KR102506204B1 - 3d flash memory, operating method of the same and manufacturing method of the same - Google Patents
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Abstract
Description
아래의 실시예들은 3차원 플래시 메모리에 대한 것으로, 보다 상세하게는 메모리 동작 속도, 메모리 신뢰성 및 내구성을 개선하고, 넓은 메모리 윈도우를 구현한 3차원 플래시 메모리에 관한 기술이다.The following embodiments relate to a 3D flash memory, and more specifically, a technology related to a 3D flash memory that improves memory operation speed, memory reliability and durability, and implements a wide memory window.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.A flash memory device is an electrically erasable programmable read only memory (EEPROM) by electrically controlling input and output of data by Fowler-Nordheimtunneling or hot electron injection. , can be commonly used in computers, digital cameras, MP3 players, game systems, memory sticks, and the like.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.In such a flash memory device, a three-dimensional structure in which memory cell transistors are arranged in a vertical direction to form a cell string has been proposed to increase the degree of integration in order to meet the excellent performance and low price demanded by consumers.
기존의 3차원 플래시 메모리는 채널 패턴과 접촉하며 수직 방향으로 연장 형성되는 ONO(blocking Oxide-Nitride-tunneling Oxide)를 데이터 저장층으로 사용함으로써, ONO내 터널링 옥사이드에 인가되는 강한 전기장으로 F-N 터널링을 유도하여 전자를 나이트라이드에 트랩시키는 방식으로 데이터의 입출력을 제어하는 바, ONO 내 터널링 옥사이드를 통해 전자의 이동이 빈번히 발생하여 동작 속도가 느리고 내구성이 열화되는 문제를 갖는다.Existing 3D flash memories use ONO (blocking oxide-nitride-tunneling oxide), which extends in the vertical direction in contact with the channel pattern, as a data storage layer, inducing F-N tunneling with a strong electric field applied to the tunneling oxide in the ONO. Therefore, since the movement of electrons occurs frequently through the tunneling oxide in the ONO, the operating speed is slow and the durability is deteriorated.
상기 문제를 해결하기 위한 기술로 데이터 저장층인 ONO를 강유전체 패턴으로 대체하는 기술이 제안되었으나, 상기 기술은 수직 방향으로 연장 형성되는 강유전체 패턴의 구조적 한계로 인해, 강유전체 패턴의 커패시턴스(CFE)가 채널 패턴의 측면에 형성된 유전체 패턴의 커패시턴스(CDE)보다 커져(CFE>CDE) 인가 전압의 대부분이 유전체 패턴에서의 전압 강하를 야기하여 메모리의 내구성을 열화시키는 문제를 발생시킬 수 있다.As a technology to solve the above problem, a technology of replacing the data storage layer, ONO, with a ferroelectric pattern has been proposed, but the technology has a structural limitation of the ferroelectric pattern extending in the vertical direction, so that the capacitance (C FE ) of the ferroelectric pattern is Since the capacitance (C DE ) of the dielectric pattern formed on the side of the channel pattern is greater than (C FE >C DE ), most of the applied voltage may cause a voltage drop in the dielectric pattern, thereby deteriorating durability of the memory.
따라서, 설명된 문제들을 해결하기 위한 새로운 3차원 구조가 제안될 필요가 있다.Therefore, a new three-dimensional structure needs to be proposed to solve the described problems.
일 실시예들은 집적도를 개선하는 가운데 동작 속도 및 내구성을 향상시키고자, 물리적 구조를 변경한 3차원 플래시 메모리, 이의 동작 방법 및 이의 제조 방법을 제안한다.Embodiments propose a 3D flash memory having a changed physical structure, an operation method thereof, and a manufacturing method thereof in order to improve operation speed and durability while improving integration.
보다 상세하게, 일 실시예들은 강유전체 패턴의 커패시턴스가 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 3차원 플래시 메모리, 이의 동작 방법 및 이의 제조 방법을 제안한다.More specifically, embodiments suggest a 3D flash memory having a structure in which a capacitance of a ferroelectric pattern is smaller than a capacitance of a gate dielectric pattern, an operation method thereof, and a manufacturing method thereof.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the technical problems to be solved by the present invention are not limited to the above problems, and can be variously expanded without departing from the technical spirit and scope of the present invention.
일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되는 채널 패턴, 상기 채널 패턴의 외측면을 둘러싸며 상기 수평 방향으로 연장 형성되는 게이트 유전체 패턴, 상기 게이트 유전체 패턴의 외측면을 둘러싸는 하부 전극층들 및 상기 하부 전극층들의 외측면을 둘러싸며 상기 수평 방향으로 연장 형성되는 강유전체 패턴을 각각 포함하는 수평 채널 구조체들; 및 상기 수평 채널 구조체들 각각과 직교하며 접촉되는 상부 전극층들-상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴은, 상기 상부 전극층들에 대응하는 영역들로 메모리 셀들을 구성함-을 포함할 수 있다.According to an embodiment, a 3D flash memory includes a channel pattern extending in a horizontal direction, a gate dielectric pattern surrounding an outer surface of the channel pattern and extending in a horizontal direction, and a channel pattern extending in the horizontal direction. horizontal channel structures including lower electrode layers and ferroelectric patterns that surround outer surfaces of the lower electrode layers and extend in the horizontal direction; and upper electrode layers orthogonal to and contacting each of the horizontal channel structures, wherein the ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells with regions corresponding to the upper electrode layers. .
일 측에 따르면, 상기 강유전체 패턴 중 상기 메모리 셀들을 구성하는 영역들은, 상기 상부 전극층들과 각각 일부분을 통해 접촉되는 것을 특징으로 할 수 있다.According to one aspect, regions constituting the memory cells of the ferroelectric pattern may be in contact with the upper electrode layers through respective portions.
다른 일 측에 따르면, 상기 강유전체 패턴 중 상기 메모리 셀들을 구성하는 영역들이 상기 상부 전극층들과 각각 접촉되는 일부분의 면적은, 상기 강유전체 패턴의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 할 수 있다.According to another aspect, an area of a portion of the ferroelectric pattern in which regions constituting the memory cells come into contact with the upper electrode layers is adjusted such that a capacitance of the ferroelectric pattern is smaller than a capacitance of the gate dielectric pattern. can be done with
또 다른 일 측에 따르면, 상기 강유전체 패턴 중 상기 메모리 셀들을 구성하는 영역들이 상기 상부 전극층들과 각각 접촉되는 일부분의 면적은, 상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체 패턴의 커패시턴스 사이의 비율이 상기 강유전체 패턴 중 상기 메모리 셀들을 구성하는 영역들이 상기 상부 전극층들과 각각 접촉되는 일부분의 면적에 반비례하는 특성에 기초하여, 기 설정된 값 이하로 조절되는 것을 특징으로 할 수 있다.According to another aspect, the ratio between the capacitance of the gate dielectric pattern and the capacitance of the ferroelectric pattern is the area of a portion of the ferroelectric pattern in which the regions constituting the memory cells contact the upper electrode layers, respectively. It may be characterized in that the regions constituting the memory cells in the pattern are adjusted to a predetermined value or less based on a characteristic inversely proportional to an area of a portion of the pattern in contact with the upper electrode layers, respectively.
또 다른 일 측에 따르면, 상기 게이트 유전체 패턴이 상기 채널 패턴과 접촉되는 면적은, 상기 강유전체 패턴의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 할 수 있다.According to another aspect, an area where the gate dielectric pattern contacts the channel pattern may be adjusted such that a capacitance of the ferroelectric pattern is smaller than a capacitance of the gate dielectric pattern.
또 다른 일 측에 따르면, 상기 게이트 유전체 패턴이 상기 채널 패턴과 접촉되는 면적은, 상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체 패턴의 커패시턴스 사이의 비율이 상기 게이트 유전체 패턴이 상기 채널 패턴과 접촉되는 면적에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 조절되는 것을 특징으로 할 수 있다.According to another aspect, the area where the gate dielectric pattern contacts the channel pattern is such that the ratio between the capacitance of the gate dielectric pattern and the capacitance of the ferroelectric pattern corresponds to the area where the gate dielectric pattern contacts the channel pattern. Based on the proportional characteristic, it may be characterized in that it is adjusted to a predetermined value or more.
또 다른 일 측에 따르면, 상기 강유전체 패턴은, 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the ferroelectric pattern is HfOx having an orthorhombic crystal structure, HfOx doped with at least one of Al, Zr, or Si to represent data values with voltage changes due to polarization. , PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, It may be formed of at least one of Ti)O3), barium titanate (BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx, or InOx.
또 다른 일 측에 따르면, 상기3차원 플래시 메모리는, 상기 수평 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 수평 채널 구조체의 비트 라인에 인가되는 프로그램 전압과 상기 선택된 수평 채널 구조체에 연결된 SSL(String Selection Line)에 인가되는 전원 전압 사이의 차이로 GIDL(Gate Induced Drain Leakage)을 발생시켜, 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory may include a program voltage applied to a bit line of a selected horizontal channel structure including a target memory cell to be programmed from among the horizontal channel structures and the selected horizontal channel structure. It may be characterized in that a program operation is performed by generating Gate Induced Drain Leakage (GIDL) with a difference between power supply voltages applied to a String Selection Line (SSL) connected to .
일 실시예에 따르면, 수평 방향으로 연장 형성되는 채널 패턴, 상기 채널 패턴의 외측면을 둘러싸며 상기 수평 방향으로 연장 형성되는 게이트 유전체 패턴, 상기 게이트 유전체 패턴의 외측면을 둘러싸는 하부 전극층들 및 상기 하부 전극층들의 외측면을 둘러싸며 상기 수평 방향으로 연장 형성되는 강유전체 패턴을 각각 포함하는 수평 채널 구조체들; 및 상기 수평 채널 구조체들 각각과 직교하며 접촉된 채 워드 라인들로 사용되는 상부 전극층들-상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴은, 상기 상부 전극층들에 대응하는 영역들로 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 수평 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 수평 채널 구조체의 비트 라인에 프로그램 전압을 인가하는 단계; 상기 선택된 수평 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계; 상기 선택된 수평 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 접지 전압을 인가하는 단계; 상기 선택된 수평 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 이외의 비선택된 워드 라인들 각각을 플로팅시키는 단계; 상기 선택된 수평 채널 구조체에 연결된 상기 비트 라인에 인가되는 상기 프로그램 전압과 상기 SSL에 인가되는 상기 전원 전압 사이의 차이로 GIDL을 발생시켜, 상기 선택된 수평 채널 구조체의 상기 채널 패턴에 홀을 주입 및 확산시키는 단계; 및 상기 선택된 수평 채널 구조체의 상기 채널 패턴에 상기 홀이 주입 및 확산되고 상기 선택된 워드 라인에만 접지 전압이 인가됨에 응답하여, 상기 강유전체 패턴 중 상기 대상 메모리 셀을 구성하는 영역에 분극 현상을 발생시켜 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계를 포함할 수 있다.According to an embodiment, a channel pattern extending in a horizontal direction, a gate dielectric pattern surrounding an outer surface of the channel pattern and extending in the horizontal direction, lower electrode layers surrounding an outer surface of the gate dielectric pattern, and the horizontal channel structures each including a ferroelectric pattern extending in the horizontal direction and surrounding outer surfaces of the lower electrode layers; and upper electrode layers used as word lines while being orthogonal to and in contact with each of the horizontal channel structures - a ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells in regions corresponding to the upper electrode layers. A method of operating a program of a 3D flash memory including a group includes: applying a program voltage to a bit line of a selected horizontal channel structure including a target memory cell to be programmed from among the horizontal channel structures; applying a power supply voltage to a String Selection Line (SSL) connected to the selected horizontal channel structure; applying a ground voltage to a selected word line corresponding to the target memory cell among word lines corresponding to the selected horizontal channel structure; floating each of non-selected word lines other than the selected word line among word lines corresponding to the selected horizontal channel structure; Injecting and diffusing holes into the channel pattern of the selected horizontal channel structure by generating GIDL with a difference between the program voltage applied to the bit line connected to the selected horizontal channel structure and the power supply voltage applied to the SSL. step; and generating a polarization phenomenon in a region constituting the target memory cell of the ferroelectric pattern in response to injection and diffusion of the hole into the channel pattern of the selected horizontal channel structure and application of a ground voltage only to the selected word line. A step of performing the program operation on the target memory cell may be included.
일 측에 따르면, 상기 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 수평 채널 구조체들 중 상기 선택된 수평 채널 구조체를 제외한 비선택된 수평 채널 구조체들에 대해 상기 GIDL을 발생시키지 않음에 응답하여 상기 비선택된 수평 채널 구조체들 각각의 상기 채널 패턴에 상기 홀을 주입 및 확산시키지 않는 단계를 더 포함할 수 있다.According to one aspect, the program operation method of the 3D flash memory may include the non-selected horizontal channel structure in response to not generating the GIDL for unselected horizontal channel structures other than the selected horizontal channel structure among the horizontal channel structures. The method may further include not injecting and diffusing the hole into the channel pattern of each of the channel structures.
일 실시예에 따르면, 수평 방향으로 연장 형성되는 채널 패턴, 상기 채널 패턴의 외측면을 둘러싸며 상기 수평 방향으로 연장 형성되는 게이트 유전체 패턴, 상기 게이트 유전체 패턴의 외측면을 둘러싸는 하부 전극층들 및 상기 하부 전극층들의 외측면을 둘러싸며 상기 수평 방향으로 연장 형성되는 강유전체 패턴을 각각 포함하는 수평 채널 구조체들; 및 상기 수평 채널 구조체들 각각과 직교하며 접촉된 채 워드 라인들로 사용되는 상부 전극층들-상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴은, 상기 상부 전극층들에 대응하는 영역들로 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 상기 수평 채널 구조체들 중 소거 동작의 대상이 되는 블록 내에 포함되는 일부 수평 채널 구조체들의 비트 라인들 각각에 접지 전압을 인가하는 단계; 상기 일부 수평 채널 구조체들에 연결된 SSL(String Selection Line)들 각각에 전원 전압을 인가하는 단계; 상기 일부 수평 채널 구조체들에 대응하는 워드 라인들 각각에 소거 전압을 인가하는 단계; 및 상기 일부 수평 채널 구조체들의 상기 비트 라인들 각각에 상기 접지 전압이 인가되고 상기 일부 수평 채널 구조체들에 연결된 상기 SSL들 각각에 상기 전원 전압이 인가되며 상기 일부 수평 채널 구조체들에 대응하는 상기 워드 라인들 각각에 상기 소거 전압이 인가됨에 응답하여, 상기 일부 수평 채널 구조체들에 포함되는 메모리 셀들에 대한 소거 동작을 수행하는 단계를 포함할 수 있다.According to an embodiment, a channel pattern extending in a horizontal direction, a gate dielectric pattern surrounding an outer surface of the channel pattern and extending in the horizontal direction, lower electrode layers surrounding an outer surface of the gate dielectric pattern, and the horizontal channel structures each including a ferroelectric pattern extending in the horizontal direction and surrounding outer surfaces of the lower electrode layers; and upper electrode layers used as word lines while being orthogonal to and in contact with each of the horizontal channel structures - a ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells in regions corresponding to the upper electrode layers. An erase operation method of a 3D flash memory including a box may include applying a ground voltage to each of bit lines of some horizontal channel structures included in a block to be erased from among the horizontal channel structures; applying a power supply voltage to each of String Selection Lines (SSLs) connected to some of the horizontal channel structures; applying an erase voltage to each of word lines corresponding to some of the horizontal channel structures; and wherein the ground voltage is applied to each of the bit lines of the partial horizontal channel structures and the power supply voltage is applied to each of the SSLs connected to the partial horizontal channel structures and the word line corresponding to the partial horizontal channel structures. and performing an erase operation on memory cells included in some of the horizontal channel structures in response to the application of the erase voltage to each of the horizontal channel structures.
일 실시예에 따르면, 수평 방향으로 연장 형성되는 채널 패턴, 상기 채널 패턴의 외측면을 둘러싸며 상기 수평 방향으로 연장 형성되는 게이트 유전체 패턴, 상기 게이트 유전체 패턴의 외측면을 둘러싸는 하부 전극층들 및 상기 하부 전극층들의 외측면을 둘러싸며 상기 수평 방향으로 연장 형성되는 강유전체 패턴을 각각 포함하는 수평 채널 구조체들; 및 상기 수평 채널 구조체들 각각과 직교하며 접촉된 채 워드 라인들로 사용되는 상부 전극층들-상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴은, 상기 상부 전극층들에 대응하는 영역들로 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 수평 채널 구조체들 중 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 수평 채널 구조체의 비트 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계; 상기 선택된 수평 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계; 상기 선택된 수평 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 판독 전압을 인가하는 단계; 상기 선택된 수평 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 이외의 비선택된 워드 라인들 각각에 패스 전압을 인가하는 단계; 및 상기 선택된 수평 채널 구조체의 상기 비트 라인에 상기 제1 전압이 인가되고 상기 선택된 수평 채널 구조체에 연결된 상기 SSL에 상기 전원 전압이 인가되며 상기 선택된 워드 라인에 상기 판독 전압이 인가되고 상기 비선택된 워드 라인들 각각에 상기 패스 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계를 포함할 수 있다.According to an embodiment, a channel pattern extending in a horizontal direction, a gate dielectric pattern surrounding an outer surface of the channel pattern and extending in the horizontal direction, lower electrode layers surrounding an outer surface of the gate dielectric pattern, and the horizontal channel structures each including a ferroelectric pattern extending in the horizontal direction and surrounding outer surfaces of the lower electrode layers; and upper electrode layers used as word lines while being orthogonal to and in contact with each of the horizontal channel structures - a ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells in regions corresponding to the upper electrode layers. A read operation method of a 3D flash memory comprising a - applies a first voltage higher than a ground voltage to a bit line of a selected horizontal channel structure including a target memory cell to be subjected to a read operation among the horizontal channel structures. doing; applying a power supply voltage to a String Selection Line (SSL) connected to the selected horizontal channel structure; applying a read voltage to a selected word line corresponding to the target memory cell among word lines corresponding to the selected horizontal channel structure; applying a pass voltage to each of non-selected word lines other than the selected word line among word lines corresponding to the selected horizontal channel structure; and wherein the first voltage is applied to the bit line of the selected horizontal channel structure, the power supply voltage is applied to the SSL connected to the selected horizontal channel structure, the read voltage is applied to the selected word line, and the non-selected word line is applied. and performing a read operation on the target memory cell in response to application of the pass voltage to each of the memory cells.
일 실시예에 따르면, 기판 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 희생층들 및 채널층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 수직 트렌치들을 상기 수직 방향으로 형성하는 단계; 상기 반도체 구조체에서 상기 희생층들을 제거하여 상기 채널층들 각각으로 채널 패턴들을 연장 형성하는 단계; 상기 채널 패턴들의 외측면을 각각 둘러싸는 게이트 유전체 패턴들을 연장 형성하는 단계; 상기 게이트 유전체 패턴들 각각의 외측면을 둘러싸는 하부 전극층들을 형성하는 단계; 상기 게이트 유전체 패턴들에 대해 상기 게이트 유전체 패턴들 각각에 형성된 상기 하부 전극층들의 외측면을 둘러싸는 강유전체 패턴들을 연장 형성하는 단계; 및 상기 채널 패턴들, 상기 게이트 유전체 패턴들, 상기 게이트 유전체 패턴들 각각에 형성된 상기 하부 전극층들 및 상기 강유전체 패턴들을 각각 포함하는 수평 채널 구조체들 각각과 직교하며 접촉되는 상부 전극층들을 형성하는 단계를 포함할 수 있다.According to one embodiment, preparing a semiconductor structure that extends in a horizontal direction on a substrate and includes sacrificial layers and channel layers alternately stacked along a vertical direction; forming vertical trenches in the semiconductor structure in the vertical direction; forming channel patterns extending to each of the channel layers by removing the sacrificial layers from the semiconductor structure; forming gate dielectric patterns extending and surrounding outer surfaces of the channel patterns, respectively; forming lower electrode layers surrounding outer surfaces of each of the gate dielectric patterns; extending and forming ferroelectric patterns surrounding outer surfaces of the lower electrode layers formed on each of the gate dielectric patterns with respect to the gate dielectric patterns; and forming upper electrode layers orthogonal to and contacting each of the horizontal channel structures including the channel patterns, the gate dielectric patterns, the lower electrode layers formed on each of the gate dielectric patterns, and the ferroelectric patterns, respectively. can do.
일 측에 따르면, 상기 상부 전극층들을 형성하는 단계는, 상기 강유전체 패턴 중 메모리 셀들을 구성하는 영역들-상기 메모리 셀들은, 상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴 중 상기 상부 전극층들에 대응하는 영역들로 구성됨-이 상기 상부 전극층들 각각과 일부분을 통해 접촉되도록 상기 상부 전극층들을 형성하는 단계인 것을 특징으로 할 수 있다.According to one aspect, the forming of the upper electrode layers may include regions constituting memory cells of the ferroelectric pattern—the memory cells correspond to the upper electrode layers of the ferroelectric patterns included in each of the horizontal channel structures. It may be characterized in that the step of forming the upper electrode layers so that the region is in contact with each of the upper electrode layers through a portion.
일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되는 채널 패턴, 게이트 유전체 패턴, 하부 전극층들 및 강유전체 패턴을 각각 포함하는 수평 채널 구조체들; 및 상부 전극층들-상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴은, 상기 상부 전극층들에 대응하는 영역들로 메모리 셀들을 구성함-을 포함하고, 상기 강유전체 패턴에 상기 상부 전극층들 또는 상기 하부 전극층들이 접촉되는 면적은, 상기 강유전체 패턴의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키도록 조절되는 것을 특징으로 할 수 있다.According to one embodiment, a 3D flash memory may include horizontal channel structures each including a channel pattern extending in a horizontal direction, a gate dielectric pattern, lower electrode layers, and a ferroelectric pattern; and upper electrode layers—the ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells with regions corresponding to the upper electrode layers, wherein the upper electrode layers or the lower electrode layer are included in the ferroelectric pattern. The contact area may be adjusted to satisfy a condition that the capacitance of the ferroelectric pattern is smaller than the capacitance of the gate dielectric pattern.
일 실시예들은 물리적 구조를 변경함으로써, 집적도를 개선하는 가운데 동작 속도 및 내구성을 향상시키는 기술적 효과를 도모하는 3차원 플래시 메모리, 이의 동작 방법 및 이의 제조 방법을 제안할 수 있다.Embodiments may propose a 3D flash memory, an operation method thereof, and a manufacturing method thereof, which achieve technical effects of improving operating speed and durability while improving integration by changing a physical structure.
보다 상세하게, 일 실시예들은 강유전체 패턴의 커패시턴스가 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 3차원 플래시 메모리, 이의 동작 방법 및 이의 제조 방법을 제안할 수 있다.More specifically, embodiments may propose a 3D flash memory having a structure in which a capacitance of a ferroelectric pattern is smaller than a capacitance of a gate dielectric pattern, an operation method thereof, and a manufacturing method thereof.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the effects of the present invention are not limited to the above effects, and can be variously extended without departing from the technical spirit and scope of the present invention.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회도로이다.
도 2a는 일 실시예에 따른 3차원 플래시 메모리의 구조를 설명하기 위한 도면이다.
도 2b는 일 실시예에 따른 3차원 플래시 메모리를 도시한 사시도이다.
도 3a는 일 실시예에 따른 3차원 플래시 메모리를 도시한 평면도이다.
도 3b는 일 실시예에 따른 3차원 플래시 메모리를 도시한 정면 단면도로, 도 3a를 A-A'선으로 자른 단면에 해당된다.
도 3c는 일 실시예에 따른 3차원 플래시 메모리를 도시한 측면 단면도로, 도 3b를 B-B'선으로 자른 단면에 해당된다.
도 4a 내지 4b는 일 실시예에 따른 3차원 플래시 메모리에서 구조가 변경되는 조건들을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작 방법을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 9a 내지 26a는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 도시한 평면도이다.
도 9b 내지 26b는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 도시한 정면 단면도로, 도 9a 내지 26a를 A-A'선으로 자른 단면에 해당된다.1 is a simplified circuit diagram showing an array of three-dimensional flash memory according to an embodiment.
2A is a diagram for explaining the structure of a 3D flash memory according to an exemplary embodiment.
2B is a perspective view illustrating a 3D flash memory according to an exemplary embodiment.
3A is a plan view illustrating a 3D flash memory according to an exemplary embodiment.
FIG. 3B is a front cross-sectional view of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 3A cut along line A-A'.
FIG. 3C is a side cross-sectional view of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 3B taken along line BB'.
4A to 4B are diagrams for explaining conditions in which a structure is changed in a 3D flash memory according to an exemplary embodiment.
5 is a flowchart illustrating a method of operating a program of a 3D flash memory according to an exemplary embodiment.
6 is a flowchart illustrating a method of erasing a 3D flash memory according to an exemplary embodiment.
7 is a flow chart illustrating a read operation method of a 3D flash memory according to an exemplary embodiment.
8 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
9A to 26A are plan views illustrating a 3D flash memory to describe a manufacturing method of the 3D flash memory according to an exemplary embodiment.
9B to 26B are front cross-sectional views of a 3D flash memory for explaining a method of manufacturing a 3D flash memory according to an exemplary embodiment, and correspond to cross-sections taken along line AA′ of FIGS. 9A to 26A.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.In addition, terms used in this specification (terminology) are terms used to appropriately express preferred embodiments of the present invention, which may vary according to the intention of a viewer or operator or customs in the field to which the present invention belongs. Therefore, definitions of these terms will have to be made based on the content throughout this specification. For example, in this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. Also, as used herein, "comprises" and/or "comprising" means that a referenced component, step, operation, and/or element is one or more other components, steps, operations, and/or elements. The presence or addition of elements is not excluded. In addition, although terms such as first and second are used in this specification to describe various regions, directions, shapes, etc., these regions, directions, and shapes should not be limited by these terms. These terms are only used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a portion referred to as a first portion in one embodiment may be referred to as a second portion in another embodiment.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.Also, it should be understood that the various embodiments of the present invention are different from each other but are not necessarily mutually exclusive. For example, specific shapes, structures, and characteristics described herein may be implemented in one embodiment in another embodiment without departing from the spirit and scope of the present invention. In addition, it should be understood that the location, arrangement, or configuration of individual components in the scope of each embodiment presented may be changed without departing from the spirit and scope of the present invention.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리, 이의 동작 방법 및 이의 제조 방법에 대하여 상세히 설명한다. 이하 설명되는 3차원 플래시 메모리는 MFMIS(Metal-Ferroelectric-Metal-Insulator-Silicon) 구조를 기반으로 집적도를 개선하는 가운데, 강유전체 패턴의 커패시턴스가 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키는 구조를 통해 동작 속도 및 내구성을 향상시키는 것을 특징으로 한다.Hereinafter, a 3D flash memory according to embodiments, a method of operating the same, and a method of manufacturing the same will be described in detail with reference to the drawings. The three-dimensional flash memory described below improves integration based on a Metal-Ferroelectric-Metal-Insulator-Silicon (MFMIS) structure, and operates through a structure that satisfies the condition that the capacitance of the ferroelectric pattern is smaller than the capacitance of the gate dielectric pattern. It is characterized by improving speed and durability.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회도로이다.1 is a simplified circuit diagram showing an array of three-dimensional flash memory according to an embodiment.
도 1을 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL1-BL9) 및 공통 소스 라인(CSL)과 비트 라인들(BL1-BL9) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 이하, 비트 라인들(BL1-BL9)의 개수가 9개인 것으로 설명되나 이에 제한되거나 한정되지 않는다.Referring to FIG. 1 , a 3D flash memory array according to an embodiment includes a common source line CSL, a plurality of bit lines BL1 to BL9, and a common source line CSL and bit lines BL1 to BL9. ) may include a plurality of cell strings CSTR disposed between. Hereinafter, the number of bit lines BL1 to BL9 is described as nine, but is not limited or limited thereto.
셀 스트링들(CSTR)은 비트 라인들(BL1-BL9)과 공통 소스 라인(CSL) 사이에서 수평 방향 중 제1 방향(D1)으로 연장 형성된 채 수평 방향 중 제2 방향(D2) 및 수직 방향인 제3 방향(D3)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 이러한 경우 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.The cell strings CSTR extend in the first direction D1 of the horizontal direction between the bit lines BL1 to BL9 and the common source line CSL, and extend in the second direction D2 of the horizontal direction and the vertical direction. They may be spaced apart from each other along the third direction D3 and arranged two-dimensionally. Here, the first direction D1 , the second direction D2 , and the third direction D3 are orthogonal to each other and may form a rectangular coordinate system defined by X, Y, and Z axes. In this case, a plurality of common source lines CSL may be provided, and in this case, the same electrical voltage may be applied to the plurality of common source lines CSL, but is not limited thereto, and a plurality of common source lines Different voltages may be applied as each of the CSLs is electrically independently controlled.
실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL1-BL9)에 접속하는 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)(미도시)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.According to an embodiment, each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL, a string select transistor SST connected to bit lines BL1 to BL9, and a ground select transistor It may be composed of memory cell transistors MCT and erase control transistor ECT (not shown) disposed in series between GST and string select transistor SST. Also, each of the memory cell transistors MCT may include a data storage element.
일 예로, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST)을 통해 비트 라인들(BL1-BL9) 중 하나에 접속될 수 있다.For example, each of the cell strings CSTR may be connected to one of the bit lines BL1 to BL9 through a string select transistor SST.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에서 제1 방향(D1)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)(미도시)을 더 포함할 수 있다.One cell string CSTR may include a plurality of memory cell transistors MCT having different distances from the common source lines CSL. That is, the memory cell transistors MCT may be connected in series while being disposed along the first direction D1 between the string select transistor SST and the ground select transistor GST. The erase control transistor ECT may be connected between the ground select transistor GST and the common source lines CSL. Each of the cell strings CSTR is connected between the string select transistor SST and the uppermost one of the memory cell transistors MCT and between the ground select transistor GST and the lowermost one of the memory cell transistors MCT. Dummy cell transistors DMC (not shown) may be further included.
실시예에 따르면, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL1-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)(미도시)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)(미도시)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.According to an embodiment, the string select transistor SST may be controlled by the string select line SSL. The memory cell transistors MCT may be respectively controlled by a plurality of word lines WL1 to WLn, and the dummy cell transistors DMC may be respectively controlled by a dummy word line DWL (not shown). there is. The ground select transistor GST may be controlled by the ground select lines GSL, and the erase control transistor ECT may be controlled by the erase control line ECL (not shown). A plurality of erasure control transistors ECT may be provided. Common source lines CSL may be commonly connected to sources of erase control transistors ECT.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL1-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.Gate electrodes of the memory cell transistors MCT, which are provided at substantially the same distance from the common source lines CSL, may be connected in common to one of the word lines WL1 -WLn and DWL to be in an equipotential state. . However, without being limited thereto, even if the gate electrodes of the memory cell transistors MCT are provided at substantially the same level from the common source lines CSL, the gate electrodes provided in different rows or columns may be independently controlled. there is.
공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL) 및 스트링 선택 라인들(SSL)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 일부 실시예들에서, 스트링 선택 트랜지스터(SST)는 메모리 셀 어레이의 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작) 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다.The ground selection lines GSL and the string selection lines SSL provided at substantially the same level from the common source lines CSL may be electrically separated from each other. Also, erase control transistors ECT of different cell strings CSTR may be controlled by a common erase control line ECL. In some embodiments, the string select transistor SST may generate gate induced drain leakage (GIDL) during a memory operation (program operation, read operation, or erase operation) of the memory cell array.
이상 설명된 셀 스트링들(CSTR)은 후술되는 수평 채널 구조체들(HS)에 해당되며, 메모리 셀 트랜지스터들(MCT)은 수평 채널 구조체들(HS) 각각에 포함되는 강유전체 패턴(FE)이 상부 전극층들(TM)에 대응하는 영역들로 구성하는 메모리 셀들에 해당된다. 또한, 이상 설명된 메모리 셀 트랜지스터들(MCT)의 게이트 전극들인 워드 라인들(WL1-WLn)은 후술되는 상부 전극층들(TM)에 해당된다.The cell strings CSTR described above correspond to horizontal channel structures HS to be described later, and in the memory cell transistors MCT, the ferroelectric pattern FE included in each of the horizontal channel structures HS is an upper electrode layer. It corresponds to memory cells composed of regions corresponding to TM. In addition, the word lines WL1 to WLn, which are gate electrodes of the memory cell transistors MCT described above, correspond to upper electrode layers TM to be described later.
도 2a는 일 실시예에 따른 3차원 플래시 메모리의 구조를 설명하기 위한 도면이며, 도 2b는 일 실시예에 따른 3차원 플래시 메모리를 도시한 사시도이고, 도 3a는 일 실시예에 따른 3차원 플래시 메모리를 도시한 평면도이며, 도 3b는 일 실시예에 따른 3차원 플래시 메모리를 도시한 정면 단면도로, 도 3a를 A-A'선으로 자른 단면에 해당되고, 도 3c는 일 실시예에 따른 3차원 플래시 메모리를 도시한 측면 단면도로, 도 3b를 B-B'선으로 자른 단면에 해당되며, 도 4a 내지 4b는 일 실시예에 따른 3차원 플래시 메모리에서 구조가 변경되는 조건들을 설명하기 위한 도면이다.2A is a diagram for explaining the structure of a 3D flash memory according to an embodiment, FIG. 2B is a perspective view illustrating a 3D flash memory according to an embodiment, and FIG. 3A is a 3D flash memory according to an embodiment. FIG. 3B is a front cross-sectional view of a 3D flash memory according to an exemplary embodiment, corresponding to a cross-section of FIG. 3A cut along line A-A′, and FIG. 3C is a 3D flash memory according to an exemplary embodiment. A side cross-sectional view of a 3D flash memory, corresponding to a cross-section taken along line BB' in FIG. 3B, and FIGS. 4A to 4B are diagrams for explaining conditions in which a structure is changed in a 3D flash memory according to an exemplary embodiment. am.
도 2a를 참조하면, 일 실시예에 따른 3차원 플래시 메모리는, 강유전체 패턴(FE)의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDEF)보다 작은 조건을 만족시키도록 강유전체 패턴(FE)에 상부 전극층들(TM) 또는 하부 전극층들(BM)이 접촉되는 면적(
일례로, 강유전체 패턴(FE)에 상부 전극층들(TM) 또는 하부 전극층들(BM)이 접촉되는 면적(
이하, 설명된 구조의 구현 예시가 설명되나, 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고, 강유전체 패턴(FE)의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDEF)보다 작은 조건을 만족시키도록 강유전체 패턴(FE)에 상부 전극층들(TM) 또는 하부 전극층들(BM)이 접촉되는 면적(
또한, 이하 일 실시예에 따른 3차원 플래시 메모리는 강유전체 패턴(FE)의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDEF)보다 작은 조건을 만족시키는 아래, 게이트 유전체 패턴(DE)의 커패시턴스(CDE) 및 강유전체 패턴(FE)의 커패시턴스(CFE) 사이의 비율(CDE/CFE)을 다양하게 조절할 수 있다.In addition, the 3D flash memory according to an embodiment below satisfies the condition that the capacitance (C FE ) of the ferroelectric pattern ( FE ) is smaller than the capacitance (C DEF ) of the gate dielectric pattern (DE), the gate dielectric pattern (DE) The ratio (C DE /C FE ) between the capacitance (C DE ) of the ferroelectric pattern (FE) and the capacitance (C FE ) of the ferroelectric pattern (FE) may be variously adjusted.
도 2b, 3a 내지 3c를 참조하면, 3차원 플래시 메모리는 기판(SUB), 기판(SUB) 상에 배치되는 수평 채널 구조체들(HS)을 포함할 수 있다.Referring to FIGS. 2B and 3A to 3C , the 3D flash memory may include a substrate SUB and horizontal channel structures HS disposed on the substrate SUB.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다.The substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
기판(SUB) 상에는 수평 채널 구조체들(HS)이 도 1에 도시된 셀 스트링들(CSTR)로서, 제1 방향(D1)을 따라 연장 형성된 채 제2 방향(D2) 및 제3 방향(D3)을 따라 서로 이격되며 2차원적으로 배치될 수 있다. 수평 채널 구조체들(HS)의 행 또는 열들은 복수로 제공될 수 있다. 일례로, 도 2b, 3a 내지 3c에 도시된 바와 같이, 9개의 수평 채널 구조체들(HS)이 3개의 행 및 열을 이루어 기판(SUB) 상에 배치될 수 있다. 그러나 행 및 열을 이루는 수평 채널 구조체들(HS)의 개수는 설명된 예시로 제한되거나 한정되지는 않는다.On the substrate SUB, the horizontal channel structures HS are the cell strings CSTR shown in FIG. 1 , extending along the first direction D1 and extending in the second and third directions D2 and D3. They are spaced apart from each other along and may be arranged two-dimensionally. A plurality of rows or columns of the horizontal channel structures HS may be provided. For example, as shown in FIGS. 2B and 3A to 3C , nine horizontal channel structures HS may be disposed on the substrate SUB in three rows and three columns. However, the number of horizontal channel structures HS constituting rows and columns is not limited or limited to the described example.
수평 채널 구조체들(HS)의 사이에는 제1 산화물층(OX1) 또는 제2 산화물층(OX2) 및 상부 전극층들(TM)이 배치될 수 있다. 예를 들어, 제3 방향(D3)을 따라 열을 이루도록 이격되며 배치되는 수평 채널 구조체들(HS) 사이에는 제1 산화물층(OX1)이 배치될 수 있다. 다른 예를 들면, 제2 방향(D2)을 따라 행을 이루도록 이격되며 배치되는 수평 채널 구조체들(HS) 사이에는 제2 산화물층(OX2) 및 상부 전극층들(TM)이 배치될 수 있다.A first oxide layer OX1 or a second oxide layer OX2 and upper electrode layers TM may be disposed between the horizontal channel structures HS. For example, a first oxide layer OX1 may be disposed between the horizontal channel structures HS that are spaced apart and disposed in a row along the third direction D3 . For another example, the second oxide layer OX2 and the upper electrode layers TM may be disposed between the horizontal channel structures HS spaced apart from each other in a row along the second direction D2 .
수평 채널 구조체들(HS) 각각의 상면은 사각 형상을 가질 수 있다. 그러나 수평 채널 구조체들(HS) 각각의 상면은 이에 제한되거나 한정되지 않고, 원 형상, 타원 형상 또는 바(Bar) 형상을 가질 수도 있다.A top surface of each of the horizontal channel structures HS may have a quadrangular shape. However, the upper surface of each of the horizontal channel structures HS is not limited thereto, and may have a circular shape, an elliptical shape, or a bar shape.
수평 채널 구조체들(HS) 각각은 수평 방향(예컨대, 제1 방향(D1))으로 연장 형성되는 채널 패턴(CP), 채널 패턴(CP)의 외측면을 둘러싸며 수평 방향(예컨대, 제1 방향(D1))으로 연장 형성되는 게이트 유전체 패턴(DE), 게이트 유전체 패턴(DE)의 외측면을 둘러싸는 하부 전극층들(BM) 및 하부 전극층들(BM)의 외측면을 둘러싸며 수평 방향(예컨대, 제1 방향(D1))으로 연장 형성되는 강유전체 패턴(FE)을 포함할 수 있다.Each of the horizontal channel structures HS surrounds a channel pattern CP extending in a horizontal direction (eg, the first direction D1) and surrounds an outer surface of the channel pattern CP and extends in the horizontal direction (eg, the first direction D1). (D1)), the gate dielectric pattern DE extending in the horizontal direction (eg, lower electrode layers BM) surrounding the outer surface of the gate dielectric pattern DE, and the outer surface of the lower electrode layers (BM). , a ferroelectric pattern FE extending in the first direction D1).
채널 패턴(CP)은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 채널 패턴(CP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 채널 패턴(CP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 채널 패턴(CP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 채널 패턴(CP)은 워드 라인들(WL1-WLn) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 워드 라인들 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.The channel pattern CP may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage. However, without being limited thereto, the channel pattern CP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current. For example, the channel pattern CP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a group 4 semiconductor material. The channel pattern CP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO. Accordingly, the channel pattern CP may block, suppress, or minimize leakage current to the word lines WL1 -WLn or the substrate SUB, and may have transistor characteristics of at least one of the word lines (eg, Threshold voltage distribution and program/read operation speed) can be improved, and as a result, electrical characteristics of the 3D flash memory can be improved.
또한, 채널 패턴(CP)은 도면과 달리 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태로 형성됨으로써, 전하 또는 홀의 확산을 돕는 물질로 형성되는 반도체 패턴(SP)(미도시)을 내부 공간에 포함할 수도 있다. 일례로, 채널 패턴(CP)은 내부 공간에 전하, 홀 이동도(Hole mobility)가 우수한 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성되는 반도체 패턴(SP)을 포함함으로써, 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.In addition, unlike the drawings, the channel pattern CP is formed in the form of a pipe or macaroni with an open bottom, so that the semiconductor pattern SP (not shown) formed of a material that helps the diffusion of charges or holes is inserted into the inner space. may also include For example, the channel pattern CP may be a semiconductor material doped with impurities having excellent charge and hole mobility in an internal space, an intrinsic semiconductor material in an undoped state, or a polycrystalline semiconductor. By including the semiconductor pattern SP formed of a material, electrical characteristics of the 3D flash memory may be improved to increase memory operation speed.
설명된 채널 패턴(CP)은 비트 라인 콘택 플러그(BLPG)(미도시)를 통해 도 1에 도시된 비트 라인들(BL1-BL9) 중 어느 하나와 전기적으로 연결될 수 있다.The described channel pattern CP may be electrically connected to any one of the bit lines BL1 to BL9 shown in FIG. 1 through a bit line contact plug BLPG (not shown).
게이트 유전체 패턴(DE)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가지며, 내측면으로 채널 패턴(CP)과 맞닿으며 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 형성될 수 있다.The gate dielectric pattern DE has a pipe shape or macaroni shape with an open bottom, and is in contact with the channel pattern CP on the inner surface and is formed of a silicon oxide layer, a nitride layer, or an aluminum oxide layer. , Hafnium oxide film, silicon-doped hafnium oxide (Si:HfO 2 ) film, aluminum-doped hafnium oxide (Al:HfO 2 ) film, lanthanum-doped hafnium oxide (La:HfO 2 ) film , Yttrium-doped hafnium oxide (Y:HfO 2 ) film, strontium-doped hafnium oxide (Sr:HfO 2 ) film, Hafnium oxynitride film, zinc oxide film, lanthanum oxide film oxide film, a hafnium silicon oxide film, a hafnium zirconium oxide film, a barium titanate (BaTiO 3 ) film, a lead titanate (PbTiO 3 ) film, and a calcium titanate (CaTiO 3 ) film. It may be formed of at least one of a film, a potassium niobate (KNbO 3 ) film, a lead zirconate titanate (PZT) film, a SrBi2Ta2O9 film, or a bismuth ferrite (BFO) film.
하부 전극층들(BM)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가지며, 내측면으로는 게이트 유전체 패턴(DE)과 맞닿으며 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다. 그러나 하부 전극층들(BM)은 이에 제한되거나 한정되지 않고, 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.The lower electrode layers BM have a pipe shape or a macaroni shape with open bottoms, and have inner surfaces in contact with the gate dielectric pattern DE, and a conductive material (eg, doped semiconductor (ex, doped silicon, etc.) ), metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal It may be formed of a conductive material including at least one selected from nitride (ex, titanium nitride, tantalum nitride, etc.). However, the lower electrode layers BM are not limited or limited thereto, and may include at least one of all metal materials that can be formed by ALD in addition to the metal materials described above.
특히, 하부 전극층들(BM)은 게이트 유전체 패턴(DE)과 맞닿으며 배치됨에 있어, 제1 방향(D1)을 따라 서로 일정 거리 이상 이격될 수 있다. 이는 후술되는 강유전체 패턴(FE)이 서로 이격된 하부 전극층들(BM)에 각각 대응하도록 메모리 셀들을 구성하기 위한 것이다.In particular, the lower electrode layers BM may be disposed to be in contact with the gate dielectric pattern DE, and may be spaced apart from each other by a predetermined distance or more along the first direction D1. This is to configure the memory cells so that the ferroelectric patterns FE, which will be described later, respectively correspond to the lower electrode layers BM spaced apart from each other.
강유전체 패턴(FE)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가지며, 내측면으로는 하부 전극층들(BM)과 맞닿으며 수평 방향(예컨대, 제1 방향(D1))으로 연장 형성될 수 있다. 강유전체 패턴(FE)은 데이터 저장 요소로 사용되기 위해, 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성될 수 있다. 그러나 강유전체 패턴(FE)은 이에 제한되거나 한정되지 않고, 설명된 물질 이외에도 분극 현상이 발생되는 다양한 강유전성 물질로 형성될 수 있다.The ferroelectric pattern FE has a pipe shape or macaroni shape with an open bottom, and is formed to extend in a horizontal direction (eg, in the first direction D1) while contacting the lower electrode layers BM on the inner surface. can In order to be used as a data storage element, the ferroelectric pattern FE is doped with at least one of HfOx, Al, Zr, or Si having an orthorhombic crystal structure so as to represent data values with voltage changes due to polarization. HfOx, PZT (Pb(Zr, Ti)O3), PTO (PbTiO3), SBT (SrBi2Ti2O3), BLT (Bi(La, Ti)O3), PLZT (Pb(La, Zr)TiO3), BST (Bi( It may be formed of at least one of Sr, Ti)O3), barium titanate (BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx, or InOx. However, the ferroelectric pattern FE is not limited or limited thereto, and may be formed of various ferroelectric materials in which a polarization phenomenon occurs in addition to the materials described above.
이와 같은 수평 채널 구조체들(HS)은 도 1에 도시된 소거 제어 트랜지스터(ECT), 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.The horizontal channel structures HS may correspond to channels of the erase control transistor ECT, the string select transistors SST and the ground select transistor GST, and the memory cell transistors MCT shown in FIG. 1 . can
상부 전극층들(TM)은 수평 채널 구조체들(HS) 각각과 직교하며 접촉되도록 제1 방향(D1)을 따라 서로 이격되며 배치될 수 있다. 상부 전극층들(TM) 각각은 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다. 그러나 상부 전극층들(TM)은 이에 제한되거나 한정되지 않고, 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.The upper electrode layers TM may be spaced apart from each other and disposed along the first direction D1 so as to orthogonally cross and contact each of the horizontal channel structures HS. Each of the upper electrode layers TM is a conductive material (eg, doped semiconductor (ex, doped silicon, etc.), metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or a conductive metal nitride (eg, a conductive material including at least one selected from titanium nitride, tantalum nitride, etc.) . However, the upper electrode layers TM are not limited or limited thereto, and may include at least one of all metal materials that can be formed by ALD in addition to the metal materials described above.
이러한 상부 전극층들(TM)은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)의 게이트 전극들인 워드 라인들(WL1-WLn)에 해당될 수 있다. 또한, 상부 전극층들(TM)은 도 1에 도시된 워드 라인들(WL1-WLn)뿐만 아니라, 도 1을 참조하여 도시된 소거 제어 라인(ECL), 접지 선택 라인들(GSL) 또는 스트링 선택 라인들(SSL) 중 어느 하나일 수 있다. 이러한 경우, 상부 전극층들(TM) 중 최상위에 위치하는 상부 전극층이 스트링 선택 라인(SSL)에 해당되며, 상부 전극층들(TM) 중 최하단에 위치하는 상부 전극층이 접지 선택 라인(GSL)에 해당될 수 있다.These upper electrode layers TM may correspond to word lines WL1 - WLn, which are gate electrodes of the memory cell transistors MCT shown in FIG. 1 . In addition, the upper electrode layers TM include not only the word lines WL1 to WLn shown in FIG. 1 , but also the erase control line ECL, ground selection lines GSL, or string selection line shown with reference to FIG. 1 . It may be any one of (SSL). In this case, the upper electrode layer positioned at the uppermost level among the upper electrode layers TM corresponds to the string selection line SSL, and the upper electrode layer positioned at the lowermost level among the upper electrode layers TM corresponds to the ground selection line GSL. can
그러나 이에 제한되거나 한정되지 않고, 도 1을 참조하여 도시된 소거 제어 라인(ECL), 접지 선택 라인들(GSL) 및 스트링 선택 라인들(SSL)은 상부 전극층들(TM)과 별도로 구비될 수 있다.However, the erase control line ECL, the ground select lines GSL, and the string select lines SSL illustrated with reference to FIG. 1 may be provided separately from the upper electrode layers TM without being limited or limited thereto. .
설명된 바와 같이 상부 전극층들(TM)이 워드 라인들(WL1-WLn)에 해당됨에 따라, 수평 채널 구조체들(HS) 각각에 포함되는 강유전체 패턴(FE)은 상부 전극층들(TM)에 대응하는 영역들로 메모리 셀들을 구성할 수 있다. 이하, 메모리 셀들은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)로서, 상부 전극층들(TM) 및 채널 패턴(CP)에 연결된 비트 라인(BL)을 통해 인가되는 전압들에 의한 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)을 수행할 수 있다. 즉, 수평 채널 구조체들(HS) 각각에 포함되는 강유전체 패턴(FE) 중 상부 전극층들(TM)에 대응하여 메모리 셀들을 구성하는 영역들은, 상부 전극층들(TM) 및 채널 패턴(CP)에 연결된 비트 라인(BL)을 통해 인가되는 전압들에 의해 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 강유전체 패턴(FE) 중 메모리 셀들을 구성하는 영역들은, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.As described above, as the upper electrode layers TM correspond to the word lines WL1 to WLn, the ferroelectric patterns FE included in each of the horizontal channel structures HS correspond to the upper electrode layers TM. Memory cells may be configured as regions. Hereinafter, the memory cells are the memory cell transistors MCT shown in FIG. 1 , and a memory operation (program program) by voltages applied through the bit line BL connected to the upper electrode layers TM and the channel pattern CP. operation, read operation, or erase operation). That is, regions constituting memory cells corresponding to the upper electrode layers TM among the ferroelectric patterns FE included in each of the horizontal channel structures HS are connected to the upper electrode layers TM and the channel pattern CP. By maintaining the state of charges (eg, polarization state of charges) by the voltages applied through the bit line BL, it can serve as a data storage in the 3D flash memory. Regions constituting memory cells of the ferroelectric pattern FE may represent binary data values or multi-valued data values due to state changes of charges.
이와 같은 수평 채널 구조체들(HS) 및 상부 전극층들(TM)을 포함하는 3차원 플래시 메모리는, 강유전체 패턴(FE)의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키는 구조로 구현됨으로써, 집적도를 개선하는 가운데 동작 속도 및 내구성을 향상시킬 수 있다.In the 3D flash memory including the horizontal channel structures HS and the upper electrode layers TM, the capacitance C FE of the ferroelectric pattern FE is greater than the capacitance C DE of the gate dielectric pattern DE. By being implemented in a structure that satisfies the small condition (C FE <C DE ), it is possible to improve operating speed and durability while improving the degree of integration.
보다 상세하게, 강유전체 패턴(FE) 중 메모리 셀들을 구성하는 영역들이 상부 전극층들(TM)과 각각 일부분을 통해 접촉되는 구조적 특징을 통해 강유전체 패턴(FE)의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)이 만족될 수 있다. 예를 들어, 강유전체 패턴(FE) 중 메모리 셀들을 구성하는 영역들이 상부 전극층들(TM)과 각각 접촉되는 일부분의 면적(
이와 관련하여 도 4a를 참조하면, 강유전체 패턴(FE) 중 메모리 셀들을 구성하는 영역들이 상부 전극층들(TM)과 각각 접촉되는 일부분의 면적(
강유전체 패턴(FE)의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)은, 강유전체 패턴(FE) 중 메모리 셀들을 구성하는 영역들이 상부 전극층들(TM)과 각각 접촉되는 일부분의 면적(
일 실시예에 따른 3차원 플래시 메모리는 상술된 구조에 제한되거나 한정되지 않고, 채널 패턴(CP), 강유전체 패턴(FE) 및 상부 전극층들(TM)이 강유전체 패턴(FE)의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키는 구조를 갖는 것을 전제로, 다양한 구조로 구현될 수 있다. 일례로, 강유전체 패턴(FE) 중 메모리 셀들을 구성하는 영역들이 상부 전극층들(TM)과 각각 접촉되는 일부분의 면적(
또한, 일 실시예에 따른 3차원 플래시 메모리는 강유전체 패턴(FE)의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDEF)보다 작은 조건을 만족시키는 아래, 게이트 유전체 패턴(DE)의 커패시턴스(CDE) 및 강유전체 패턴(FE)의 커패시턴스(CFE) 사이의 비율(CDE/CFE)을 10:1, 9:1, 8:1 등과 같이 다양하게 조절할 수 있다.In addition, the 3D flash memory according to an embodiment satisfies a condition in which the capacitance (C FE ) of the ferroelectric pattern (FE) is smaller than the capacitance (C DEF ) of the gate dielectric pattern (DE), the gate dielectric pattern (DE) The ratio (C DE /C FE ) between the capacitance (C DE ) of the ferroelectric pattern (FE) and the capacitance (C FE ) of the ferroelectric pattern (FE) may be variously adjusted, such as 10:1, 9:1, 8:1, and the like.
이와 같은 구조의 3차원 플래시 메모리는, 수평 채널 구조체들(HS) 중 프로그램 동작의 대상이 되는 대상 메모리 셀(Target memory cell)을 포함하는 선택된 수평 채널 구조체(Sel HS)의 비트 라인(Sel BL)에 인가되는 프로그램 전압(VPGM)과 선택된 수평 채널 구조체에 연결된 SSL(String Selection Line)(Sel SSL)에 인가되는 전원 전압(VCC) 사이의 차이로 GIDL(Gate Induced Drain Leakage)을 발생시켜 프로그램 동작을 수행함을 특징으로 한다. 소거 동작 및 판독 동작 역시 프로그램 동작과 동일한 원리로 수행될 수 있다.In the 3D flash memory having such a structure, the bit line (Sel BL) of the selected horizontal channel structure (Sel HS) including the target memory cell, which is the target of the program operation, among the horizontal channel structures (HS) GIDL (Gate Induced Drain Leakage) is generated by the difference between the program voltage (V PGM ) applied to the selected horizontal channel structure and the supply voltage (V CC ) applied to the String Selection Line (SSL) (Sel SSL) connected to the selected horizontal channel structure. It is characterized by performing an operation. An erase operation and a read operation may also be performed according to the same principle as the program operation.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이다. 이하, 프로그램 동작 방법을 수행하는 주체는 도 1, 2, 3a 내지 3c를 참조하여 설명된 3차원 플래시 메모리일 수 있다.5 is a flowchart illustrating a method of operating a program of a 3D flash memory according to an exemplary embodiment. Hereinafter, a subject performing the program operation method may be the 3D flash memory described with reference to FIGS. 1, 2, and 3a to 3c.
도 5를 참조하면, 단계(S510)에서 3차원 플래시 메모리는, 수평 채널 구조체들(HS) 중 프로그램 동작의 대상이 되는 대상 메모리 셀(Target memory cell)을 포함하는 선택된 수평 채널 구조체(Sel HS)의 비트 라인(Sel BL)에 프로그램 전압(VPGM; 예컨대 15V)을 인가할 수 있다. 프로그램 전압(VPGM)인 15V는 예시에 지나지 않으며, 후술되는 선택된 수평 채널 구조체(Sel HS)에 연결된 SSL(Sel SSL)에 인가되는 전원 전압(VCC)과의 차이로 GIDL 현상을 발생시킬 수 있는 값으로 조절될 수 있다.Referring to FIG. 5, in step S510, the 3D flash memory includes a selected horizontal channel structure (Sel HS) including a target memory cell to be subjected to a program operation among horizontal channel structures (HS). A program voltage (V PGM ; for example, 15V) may be applied to the bit line Sel BL of . The program voltage (V PGM ) of 15V is just an example, and the GIDL phenomenon can occur due to a difference from the power supply voltage (V CC ) applied to the SSL (Sel SSL) connected to the selected horizontal channel structure (Sel HS) to be described later. value can be adjusted.
단계(S520)에서 3차원 플래시 메모리는, 선택된 수평 채널 구조체(Sel HS)에 연결된 SSL(String Selection Line; Sel SSL)에 전원 전압(VCC; 예컨대 2V)을 인가할 수 있다. 여기서, SSL(Sel SSL)에 인가되는 전원 전압(VCC)은 GIDL을 발생시키기 위한 전압으로서, GIDL 전압으로 지칭될 수 있다. 또한, 전원 전압(VCC)인 2V는 예시에 지나지 않으며, 비트 라인(Sel BL)에 인가되는 프로그램 전압(VPGM)과의 차이로 GIDL 현상을 발생시킬 수 있는 값으로 조절될 수 있다.In step S520, the 3D flash memory may apply a power voltage (V CC ; for example, 2V) to a String Selection Line (SSL) connected to the selected horizontal channel structure Sel HS. Here, the power supply voltage (V CC ) applied to SSL (Sel SSL) is a voltage for generating GIDL, and may be referred to as a GIDL voltage. In addition, 2V, which is the power supply voltage V CC , is merely an example, and may be adjusted to a value capable of causing the GIDL phenomenon due to a difference from the program voltage V PGM applied to the bit line Sel BL.
단계(S530)에서 3차원 플래시 메모리는, 선택된 수평 채널 구조체(Sel HS)에 대응하는 워드 라인들 중 대상 메모리 셀(Target memory cell)에 대응하는 선택된 워드 라인(Sel WL)에 접지 전압(GND; 0V)을 인가할 수 있다.In step S530, the 3D flash memory applies a ground voltage (GND; 0V) can be applied.
단계(S540)에서 3차원 플래시 메모리는, 선택된 수평 채널 구조체(Sel HS)에 대응하는 워드 라인들 중 선택된 워드 라인(Sel WL) 이외의 비선택된 워드 라인들(Unsel WLs) 각각을 플로팅(Floating)시킬 수 있다.In step S540, the 3D flash memory floats each of unselected word lines (Unsel WLs) other than the selected word line (Sel WL) among the word lines corresponding to the selected horizontal channel structure (Sel HS). can make it
단계(S550)에서 3차원 플래시 메모리는, 비트 라인(Sel BL)에 인가되는 프로그램 전압(Vpgm)과 선택된 수평 채널 구조체(Sel HS)에 연결된 SSL(Sel SSL)에 인가되는 전원 전압(Vcc) 사이의 차이로 GIDL을 발생시켜, 선택된 수평 채널 구조체(Sel HS)의 채널 패턴(CP)에 홀을 주입 및 확산시킬 수 있다.In step S550, the 3D flash memory generates a voltage between the program voltage Vpgm applied to the bit line Sel BL and the power supply voltage Vcc applied to the SSL connected to the selected horizontal channel structure Sel HS. A hole may be injected and diffused into the channel pattern CP of the selected horizontal channel structure Sel HS by generating GIDL with a difference of .
단계(S560)에서 3차원 플래시 메모리는, 선택된 수평 채널 구조체(Sel HS)의 채널 패턴(CP)에 홀이 주입 및 확산되고 선택된 워드 라인(Sel WL)에만 접지 전압(GND)이 인가됨에 응답하여, 강유전체 패턴(FE) 중 대상 메모리 셀(Target memory cell)을 구성하는 영역에 분극 현상을 발생시켜 대상 메모리 셀(Target memory cell)에 대한 프로그램 동작을 수행할 수 있다.In step S560, the 3D flash memory responds to injection and diffusion of holes into the channel pattern CP of the selected horizontal channel structure Sel HS and application of the ground voltage GND only to the selected word line Sel WL. , It is possible to perform a program operation on the target memory cell by generating a polarization phenomenon in a region constituting the target memory cell among the ferroelectric patterns FE.
또한, 이와 같은 프로그램 동작 시 GSL 및 CSL는 각각 플로팅될 수 있다.Also, during such a program operation, GSL and CSL may be floated respectively.
이상 설명된 프로그램 동작은 선택된 수평 채널 구조체(Sel HS)를 중심으로 설명된 것으로, 3차원 플래시 메모리는 수평 채널 구조체들(HS) 중 대상 메모리 셀(Target memory cell)을 포함하지 않는 비선택된 수평 채널 구조체들(Unsel HS)에 대해 GIDL을 발생시키지 않음에 응답하여 비선택된 수평 채널 구조체들(Unsel HS) 각각의 채널 패턴(CP)에 홀을 주입 및 확산시키지 않을 수 있다. 따라서, 비선택된 수평 채널 구조체들(Unsel HS)에 포함되는 메모리 셀들이 프로그램되는 것이 방지될 수 있다.The above-described program operation is centered on the selected horizontal channel structure (Sel HS), and the 3D flash memory is a non-selected horizontal channel that does not include a target memory cell among the horizontal channel structures (HS). In response to not generating the GIDL for the structures Unsel HS, holes may not be injected and diffused into the channel pattern CP of each of the unselected horizontal channel structures Unsel HS. Accordingly, memory cells included in the unselected horizontal channel structures Unsel HS may be prevented from being programmed.
선택된 수평 채널 구조체(Sel HS)의 채널 패턴(CP)에 홀을 주입 및 확산시키기 위해 비트 라인(Sel BL) 및 SSL(Sel SSL)에 전압들을 인가하는 세부 내용 및 비선택된 수평 채널 구조체들(Unsel HS) 각각의 채널 패턴(CP)에 홀을 주입 및 확산시키지 않기 위해 비트 라인(Sel BL) 및 SSL(Sel SSL)에 전압들을 인가하는 세부 내용은 아래의 표 1과 같다.Details of applying voltages to the bit line Sel BL and SSL Sel SSL to inject and diffuse holes into the channel pattern CP of the selected horizontal channel structure Sel HS and the unselected horizontal channel structures Unsel HS) Details of applying voltages to bit lines Sel BL and SSL Sel SSL in order not to inject and diffuse holes in each channel pattern CP are shown in Table 1 below.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작 방법을 나타낸 플로우 차트이다. 이하, 소거 동작 방법을 수행하는 주체는 도 1, 2, 3a 내지 3c를 참조하여 설명된 3차원 플래시 메모리일 수 있다.6 is a flowchart illustrating a method of erasing a 3D flash memory according to an exemplary embodiment. Hereinafter, a subject performing the erase operation method may be the 3D flash memory described with reference to FIGS. 1, 2, and 3A to 3C.
도 6을 참조하면, 단계(S610)에서 3차원 플래시 메모리는, 수평 채널 구조체들(HS) 중 소거 동작의 대상이 되는 블록 내에 포함되는 일부 수평 채널 구조체들(HS)의 비트 라인들(Sel BLs) 각각에 접지 전압(GND; 0V)을 인가할 수 있다.Referring to FIG. 6 , in step S610, the 3D flash memory includes bit lines Sel BLs of some horizontal channel structures HS included in a block to be erased from among the horizontal channel structures HS. ), a ground voltage (GND; 0V) may be applied to each.
단계(S620)에서 3차원 플래시 메모리는, 일부 수평 채널 구조체들(HS)에 연결된 SSL(String Selection Line)들(Sel SSLs) 각각에 전원 전압(VCC; 2V)을 인가할 수 있다.In step S620, the 3D flash memory may apply a power supply voltage (V CC ; 2V) to each of String Selection Lines (SSLs) connected to some of the horizontal channel structures HS.
단계(S630)에서 3차원 플래시 메모리는, 일부 수평 채널 구조체들(HS)에 대응하는 워드 라인들(Sel WLs) 각각에 소거 전압(VERASE; 예컨대 15V)을 인가할 수 있다.In operation S630, the 3D flash memory may apply an erase voltage V ERASE (for example, 15V) to each of the word lines Sel WLs corresponding to some of the horizontal channel structures HS.
단계(S640)에서 3차원 플래시 메모리는, 일부 수평 채널 구조체들(HS)의 비트 라인들(Sel BLs) 각각에 접지 전압(GND)이 인가되고 일부 수평 채널 구조체들(HS)에 연결된 SSL들(Sel SSLs) 각각에 전원 전압(VCC)이 인가되며 일부 수평 채널 구조체들(HS)에 대응하는 워드 라인들(Sel WLs) 각각에 소거 전압(VERASE)이 인가됨에 응답하여, 일부 수평 채널 구조체들(HS)에 포함되는 메모리 셀들에 대한 소거 동작을 수행할 수 있다.In step S640, in the 3D flash memory, the ground voltage GND is applied to each of the bit lines Sel BLs of some horizontal channel structures HS and SSLs connected to some horizontal channel structures HS ( In response to the supply voltage V CC being applied to each of the Sel SSLs and the erase voltage V ERASE being applied to each of the word lines Sel WLs corresponding to some of the horizontal channel structures HS, some horizontal channel structures An erase operation may be performed on memory cells included in HS.
또한, 이와 같은 소거 동작 시 GSL 및 CSL는 각각 플로팅될 수 있다.Also, during such an erase operation, GSL and CSL may be floated respectively.
설명된 소거 동작 시 전압들이 인가되는 세부 내용은 위에 도시된 표 1과 같다.Details of voltages applied during the described erase operation are shown in Table 1 shown above.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다. 이하, 판독 동작 방법을 수행하는 주체는 도 1, 2, 3a 내지 3c를 참조하여 설명된 3차원 플래시 메모리일 수 있다.7 is a flow chart illustrating a read operation method of a 3D flash memory according to an exemplary embodiment. Hereinafter, a subject performing the read operation method may be the 3D flash memory described with reference to FIGS. 1, 2, and 3A to 3C.
도 7을 참조하면, 단계(S710)에서 3차원 플래시 메모리는, 수평 채널 구조체들(HS) 중 판독 동작의 대상이 되는 대상 메모리 셀(Target memory cell)을 포함하는 선택된 수평 채널 구조체(Sel HS)의 비트 라인(Sel BL)에 접지 전압보다 높은 제1 전압(VBL; 예컨대 1V)을 인가할 수 있다. 제1 전압(VBL)인 1V는 예시에 지나지 않으며, 다양한 값으로 조절될 수 있다.Referring to FIG. 7 , in step S710, the 3D flash memory includes a selected horizontal channel structure (Sel HS) including a target memory cell to be subjected to a read operation among horizontal channel structures (HS) A first voltage (V BL ; for example, 1V) higher than the ground voltage may be applied to the bit line Sel BL of . 1V, which is the first voltage V BL , is merely an example and may be adjusted to various values.
단계(S720)에서 3차원 플래시 메모리는, 선택된 수평 채널 구조체(Sel HS)에 연결된 SSL(String Selection Line; Sel SSL)에 전원 전압(VCC; 예컨대 2V)을 인가할 수 있다. 전원 전압(VCC)인 2V는 예시에 지나지 않으며, 다양한 값으로 조절될 수 있다.In step S720, the 3D flash memory may apply a power supply voltage (V CC ; for example, 2V) to a String Selection Line (SSL) connected to the selected horizontal channel structure Sel HS. The power supply voltage (V CC ) of 2V is just an example and can be adjusted to various values.
단계(S730)에서 3차원 플래시 메모리는, 선택된 수평 채널 구조체(Sel HS)에 대응하는 워드 라인들 중 대상 메모리 셀(Target memory cell)에 대응하는 선택된 워드 라인(Sel WL)에 판독 전압(VREAD)을 인가할 수 있다.In step S730, the 3D flash memory generates a read voltage (V READ ) on a selected word line (Sel WL) corresponding to a target memory cell among word lines corresponding to the selected horizontal channel structure (Sel HS). ) can be applied.
단계(S740)에서 3차원 플래시 메모리는, 선택된 수평 채널 구조체(Sel HS)에 대응하는 워드 라인들 중 선택된 워드 라인(Sel WL) 이외의 비선택된 워드 라인들(Unsel WLs) 각각에 패스 전압(VPASS)을 인가할 수 있다.In step S740, the 3D flash memory generates a pass voltage (V) for each of unselected word lines (Unsel WLs) other than the selected word line (Sel WL) among word lines corresponding to the selected horizontal channel structure (Sel HS). PASS ) can be authorized.
단계(S750)에서 3차원 플래시 메모리는, 비트 라인(Sel BL)에 제1 전압(VBL)이 인가되고 선택된 수평 채널 구조체(Sel HS)에 연결된 SSL(Sel SSL)에 전원 전압(VCC)이 인가되며 선택된 워드 라인(Sel WL)에 판독 전압(VREAD)이 인가되고 비선택된 워드 라인들(Unsel WLs) 각각에 패스 전압(VPASS)이 인가됨에 응답하여, 대상 메모리 셀(Target memory cell)에 대한 판독 동작을 수행할 수 있다.In step S750, in the 3D flash memory, the first voltage V BL is applied to the bit line Sel BL and the power supply voltage V CC is applied to the SSL connected to the selected horizontal channel structure Sel HS. In response to the application of the read voltage (V READ ) to the selected word line (Sel WL) and the application of the pass voltage (V PASS ) to each of the unselected word lines (Unsel WLs), the target memory cell ) can perform a read operation.
또한, 이와 같은 프로그램 동작 시 GSL 및 CSL는 각각 플로팅될 수 있다.Also, during such a program operation, GSL and CSL may be floated respectively.
설명된 판독 동작 시 전압들이 인가되는 세부 내용은 위에 도시된 표 1과 같다.Details of voltages applied during the described read operation are shown in Table 1 shown above.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 9a 내지 24a는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 도시한 평면도이며, 도 9b 내지 24b는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 도시한 정면 단면도로, 도 9a 내지 24a를 A-A'선으로 자른 단면에 해당된다.8 is a flow chart illustrating a method of manufacturing a 3D flash memory according to an embodiment, and FIGS. 9A to 24A are plan views illustrating a 3D flash memory to explain a method of manufacturing a 3D flash memory according to an embodiment. 9B to 24B are front cross-sectional views of a 3D flash memory for explaining a method of manufacturing a 3D flash memory according to an exemplary embodiment, and correspond to cross-sections of FIGS. 9A to 24A taken along line A-A'. .
이하, 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있으며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 1, 2, 3a 내지 3c를 참조하여 설명된 3차원 플래시 메모리일 수 있다.Hereinafter, a subject performing the manufacturing method may be an automated and mechanized manufacturing system, and as a result of performing the manufacturing method, manufacturing is completed may be the 3D flash memory described with reference to FIGS. 1, 2, and 3a to 3c.
단계(S810)에서 제조 시스템은, 기판(SUB) 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 희생층들(SAC) 및 채널층들(CL)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다. 채널층들(CL)은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 하는 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다.In step S810, the manufacturing system extends in a horizontal direction on the substrate SUB and includes a semiconductor structure SEMI- including sacrificial layers SAC and channel layers CL alternately stacked in a vertical direction. STR) can be prepared. The channel layers CL may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage.
예를 들어, 제조 시스템은 도 9a, 9b에 도시된 바와 같이 준비된 기판(SUB) 상에 도 10a, 10b에 도시된 바와 같이 희생층들(SAC) 및 채널층들(CL) 교대로 적층함으로써 반도체 구조체(SEMI-STR)를 준비할 수 있다.For example, the manufacturing system is a semiconductor by alternately stacking sacrificial layers SAC and channel layers CL as shown in FIGS. 10A and 10B on a substrate SUB prepared as shown in FIGS. 9A and 9B. A structure (SEMI-STR) can be prepared.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다.The substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
이 때, 채널층들(CL) 각각의 두께는, 게이트 유전체 패턴(DE)이 채널 패턴(CP)과 접촉되는 면적(
단계(S820)에서 제조 시스템은, 도 11a, 11b에 도시된 바와 같이 반도체 구조체(SEMI-STR)에 수직 트렌치들(Trench; TR)을 수직 방향으로 형성할 수 있다. 별도의 도면으로 도시되지는 않았으나 단계(S820)는 반도체 구조체(SEMI-STR) 상에 마스크 패턴(MASK)을 형성하는 제1 단계; 및 마스크 패턴(MASK)을 식각 마스크로 이용하여 이방성 식각 공정을 수행하는 제2 단계로 세분화되어 수행될 수 있다. 그러나 이는 예시에 지나지 않으며 단계(S820)에는 다양한 식각 공정이 활용될 수 있다.In operation S820 , the manufacturing system may form vertical trenches TR in the semiconductor structure SEMI-STR in a vertical direction, as shown in FIGS. 11A and 11B . Although not shown as a separate figure, step S820 includes a first step of forming a mask pattern MASK on the semiconductor structure SEMI-STR; and a second step of performing an anisotropic etching process using the mask pattern MASK as an etching mask. However, this is merely an example and various etching processes may be used in step S820.
단계(S830)에서 제조 시스템은, 도 12a, 12b에 도시된 바와 같이 반도체 구조체(SEMI-STR)에서 희생층들(SAC)을 제거하여 채널층들(CL) 각각으로 채널 패턴들(CP)을 연장 형성할 수 있다. 채널 패턴들(CP)은 수평 방향 중 제1 방향(D1)으로 연장 형성될 수 있다. 설명된 바와 같이 채널층들(CL) 각각으로 채널 패턴들(CP)이 연장 형성되기 때문에, 채널 패턴들(CP) 각각은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 하는 단결정질의 실리콘 또는 폴리 실리콘으로 구성될 수 있다.In step S830, the manufacturing system removes the sacrificial layers SAC from the semiconductor structure SEMI-STR as shown in FIGS. 12A and 12B to form channel patterns CP as each of the channel layers CL. extension can be formed. The channel patterns CP may extend in a first direction D1 among horizontal directions. As described above, since the channel patterns CP are formed to extend into each of the channel layers CL, each of the channel patterns CP forms a channel or is boosted by an applied voltage, such as monocrystalline silicon or polysilicon. may consist of
구체적으로, 제조 시스템은 단계(S820)에서 형성된 수직 트렌치들(TR)을 이용하여 희생층들(SAC)에 대한 수평 방향으로의 식각 공정을 수행할 수 있다. 마찬가지로, 수직 트렌치들(TR)을 이용한 희생층들(SAC)에 대한 수평 방향으로의 식각 공정으로는 다양한 식각 공정이 활용될 수 있다.Specifically, the manufacturing system may perform an etching process in a horizontal direction on the sacrificial layers SAC using the vertical trenches TR formed in step S820. Similarly, various etching processes may be used as an etching process in a horizontal direction for the sacrificial layers SAC using the vertical trenches TR.
단계(S840)에서 제조 시스템은, 도 13a, 13b에 도시된 바와 같이 채널 패턴들(CP)의 외측면을 각각 둘러싸는 게이트 유전체 패턴들(DE)을 연장 형성할 수 있다. 보다 상세하게, 제조 시스템은 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 수평 방향 중 제1 방향(D1)을 따라 게이트 유전체 패턴(DE)을 연장 형성할 수 있다.In operation S840 , the manufacturing system may extend and form gate dielectric patterns DE respectively surrounding outer surfaces of the channel patterns CP, as shown in FIGS. 13A and 13B . In more detail, the manufacturing system includes a silicon oxide film, a nitride film, an aluminum oxide film, a hafnium oxide film, a silicon doped hafnium oxide (Si:HfO 2 ) film, and an aluminum doped film. hafnium oxide (Al:HfO 2 ) film, lanthanum-doped hafnium oxide (La:HfO 2 ) film, yttrium-doped hafnium oxide (Y:HfO 2 ) film, and strontium-doped hafnium oxide (Sr:HfO 2 ) film. ) film, hafnium oxynitride film, zinc oxide film, lanthanum oxide film, and hafnium silicon oxide film, hafnium zirconium oxide film, titanium Barium acid (BaTiO 3 ) film, lead titanate (PbTiO 3 ) film, calcium titanate (CaTiO 3 ) film, potassium niobate (KNbO 3 ) film, lead zirconate titanate (PZT) film, SrBi2Ta2O9 film or bismuth ferrite ( The gate dielectric pattern DE may be formed by extending at least one material of the BFO layer along the first direction D1 among the horizontal directions.
단계(S850)에서 제조 시스템은, 게이트 유전체 패턴들(DE) 각각의 외측면을 둘러싸는 하부 전극층들(BM)을 형성할 수 있다.In operation S850 , the manufacturing system may form lower electrode layers BM surrounding outer surfaces of each of the gate dielectric patterns DE.
구체적으로 단계(S850)는, 도 14a, 14b에 도시된 바와 같이 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 수평 방향 중 제1 방향(D1)을 따라 하부 전극 패턴(BMP)을 연장 형성하는 제1 단계; 도 15a, 15b에 도시된 바와 같이 하부 전극 패턴(BMP)가 연장 형성된 반도체 구조체(SEM-STR)에 제3 산화물층(OX3)을 형성하는 제2 단계; 도 16a. 16b에 도시된 바와 같이 제3 산화물층(OX3) 중 메모리 셀들에 대응하는 영역들을 남기고 그 외 나머지 영역들을 제거하는 제3 단계; 도 17a, 17b에 도시된 바와 같이 제3 산화물층(OX3)의 제거된 영역들을 통해 노출되는 하부 전극 패턴(BMP)의 일부 영역들을 제거하여 메모리 셀들에 대응하는 하부 전극층들(BM)을 형성하는 제4 단계; 및 도 18a, 18b에 도시된 바와 같이 제3 산화물층(OX3)을 제거(제3 산화물층(OX3) 중 메모리 셀들에 대응하는 영역들을 제거)하는 제5 단계를 포함할 수 있다.Specifically, in step S850, as shown in FIGS. 14A and 14B, a conductive material (eg, doped semiconductor (ex, doped silicon, etc.), metal (ex, W (tungsten), Cu (copper), Al ( At least one selected from aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.) a first step of extending and forming the lower electrode pattern BMP along the first direction D1 among horizontal directions; A second step of forming a third oxide layer OX3 on the semiconductor structure SEM-STR in which the lower electrode pattern BMP extends, as shown in FIGS. 15A and 15B; Fig. 16a. As shown in FIG. 16B, a third step of leaving regions corresponding to memory cells in the third oxide layer OX3 and removing other regions; 17A and 17B , lower electrode layers BM corresponding to memory cells are formed by removing some areas of the lower electrode pattern BMP exposed through the removed areas of the third oxide layer OX3. 4th step; and a fifth step of removing the third oxide layer OX3 (removing regions corresponding to memory cells in the third oxide layer OX3) as shown in FIGS. 18A and 18B.
단계(S860)에서 제조 시스템은, 게이트 유전체 패턴들(DE)에 대해 게이트 유전체 패턴들(DE) 각각에 형성된 하부 전극층들(BM)의 외측면을 둘러싸는 강유전체 패턴들(FE)을 연장 형성할 수 있다.In step S860, the manufacturing system extends and forms ferroelectric patterns FE surrounding the outer surfaces of the lower electrode layers BM formed on each of the gate dielectric patterns DE with respect to the gate dielectric patterns DE. can
보다 상세하게, 제조 시스템은, 도 19a, 19b에 도시된 바와 같이 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 수평 방향 중 제1 방향(D1)을 따라 강유전체 패턴들(FE)을 연장 형성할 수 있다.More specifically, the manufacturing system, as shown in FIGS. 19A and 19B , at least one of HfOx, Al, Zr, or Si having an orthorhombic crystal structure to represent data values with voltage changes due to polarization. Material doped HfOx, PZT (Pb(Zr, Ti)O3), PTO (PbTiO3), SBT (SrBi2Ti2O3), BLT (Bi(La, Ti)O3), PLZT (Pb(La, Zr)TiO3), BST (Bi(Sr, Ti)O3), barium titanate (BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx, or InOx in at least one of the horizontal directions in the first direction D1 The ferroelectric patterns FE may be extended and formed along .
또한, 별도의 단계 및 도면으로 도시되지는 않았으나, 제조 시스템은 형성되는 강유전체 패턴들(FE)의 물성 정보를 다양화하고자, 단계(S860)에서 게이트 유전체 패턴들(DE) 각각에 형성된 하부 전극층들(BM)의 외측면을 둘러싸는 폴리 실리콘을 증착 후에 증착된 폴리 실리콘 상에 강유전체 패턴들(FE)을 연장 형성할 수도 있다.In addition, although not shown in separate steps and drawings, the manufacturing system is formed on the lower electrode layers formed on each of the gate dielectric patterns DE in step S860 in order to diversify the property information of the ferroelectric patterns FE to be formed. After depositing the polysilicon surrounding the outer surface of the BM, ferroelectric patterns FE may be extended and formed on the deposited polysilicon.
단계(S870)에서 제조 시스템은, 채널 패턴들(CP), 게이트 유전체 패턴들(DE), 게이트 유전체 패턴들(DE) 각각에 형성된 하부 전극층들(BM) 및 강유전체 패턴들(FE)을 각각 포함하는 수평 채널 구조체들(HS) 각각과 직교하며 접촉되는 상부 전극층들(TM)을 형성할 수 있다.In step S870, the manufacturing system includes channel patterns CP, gate dielectric patterns DE, lower electrode layers BM and ferroelectric patterns FE formed on each of the gate dielectric patterns DE, respectively. Upper electrode layers TM orthogonal to and in contact with each of the horizontal channel structures HS may be formed.
구체적으로, 단계(S870)는, 도 20a, 20b에 도시된 바와 같이 강유전체 패턴들(FE)이 연장 형성된 반도체 구조체(SEMI-STR)에 제1 산화물층(OX1)을 형성하는 제1 단계; 도 21a, 21b에 도시된 바와 같이 제1 산화물층(OX1)이 형성된 반도체 구조체(SEMI-STR)에 수평 채널 구조체들(HS)이 배치되는 영역을 제외한 나머지 영역에 트렌치들(Trench; TR)을 형성하는 제2 단계; 도 22a, 22b에 도시된 바와 같이 트렌치들(TR)의 내부 공간에 제2 산화물층들(OX2) 및 제4 산화물층들(OX4)을 교대로 적층하고 반도체 구조체(SEMI-STR)의 상면에 제2 산화물층(OX2)을 적층하는 제3 단계; 도 23a, 23b에 도시된 바와 같이 제2 산화물층들(OX2) 및 제4 산화물층들(OX4)이 교대로 적층된 트렌치들(TR) 내에 보다 작은 트렌치들(S-TR)을 형성하는 제4 단계; 도 24a, 24b에 도시된 바와 같이 작은 트렌치들(S-TR)을 이용하여 제4 산화물층들(OX4)을 제거하는 제5 단계; 도 25a., 25b에 도시된 바와 같이 제4 산화물층들(OX4)이 제거된 공간들(SPC1) 및 작은 트렌치들(S-TR)의 내부 공간과, 반도체 구조체(SEM-STR) 상에 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 상부 전극 패턴(TMP)을 형성하는 제6 단계; 및 도 26a, 26b에 도시된 바와 같이 상부 전극 패턴(TMP) 중 메모리 셀들에 대응하는 영역들을 남기고 그 외 나머지 영역들을 제거하여 상부 전극층들(TM)을 형성하는 제7 단계를 포함할 수 있다.Specifically, the operation S870 includes a first step of forming a first oxide layer OX1 on the semiconductor structure SEMI-STR in which the ferroelectric patterns FE are extended, as shown in FIGS. 20A and 20B; 21A and 21B , trenches (TR) are formed in the semiconductor structure SEMI-STR on which the first oxide layer OX1 is formed except for the region where the horizontal channel structures HS are disposed. The second step of forming; As shown in FIGS. 22A and 22B , second oxide layers OX2 and fourth oxide layers OX4 are alternately stacked in the inner space of the trenches TR and formed on the upper surface of the semiconductor structure SEMI-STR. a third step of depositing the second oxide layer OX2; As shown in FIGS. 23A and 23B , smaller trenches S-TR are formed in trenches TR in which second oxide layers OX2 and fourth oxide layers OX4 are alternately stacked. Step 4; A fifth step of removing the fourth oxide layers OX4 using the small trenches S-TR as shown in FIGS. 24A and 24B; As shown in FIGS. 25A and 25B , conductive conductivity is formed on the spaces SPC1 from which the fourth oxide layers OX4 are removed and the inner spaces of the small trenches S-TR and the semiconductor structure SEM-STR. Materials (e.g., doped semiconductors (ex, doped silicon, etc.), metals (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), A sixth step of forming an upper electrode pattern TMP with a conductive material including at least one selected from Ru (ruthenium), Au (gold), etc., or a conductive metal nitride (eg, titanium nitride, tantalum nitride, etc.); and a seventh step of forming upper electrode layers TM by removing other regions of the upper electrode pattern TMP, leaving regions corresponding to memory cells, as shown in FIGS. 26A and 26B.
특히 단계(S870)에서 제조 시스템은, 강유전체 패턴(FE) 중 메모리 셀들을 구성하는 영역들이 상부 전극층들(TM) 각각과 일부분을 통해 접촉되도록 상부 전극층들(TM)을 형성할 수 있다. 이를 위해, 상부 전극층들(TM) 중 강유전체 패턴(FE)과 접촉되는 부분과 관련되는 제4 산화물층들(OX4) 각각의 두께가 조절될 수 있다. 보다 상세하게, 단계(S870)의 제4 단계에서 적층되는 제4 산화물층들(OX4) 각각의 두께가, 강유전체 패턴(FE) 중 메모리 셀들을 구성하는 영역들이 상부 전극층들(TM)과 각각 접촉되는 일부분의 면적(
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.
Claims (15)
상기 수평 채널 구조체들 각각과 직교하며 접촉되는 상부 전극층들-상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴은, 상기 상부 전극층들에 대응하는 영역들로 메모리 셀들을 구성함-
을 포함하는 3차원 플래시 메모리.A channel pattern extending in the horizontal direction, a gate dielectric pattern surrounding the outer surface of the channel pattern and extending in the horizontal direction, lower electrode layers surrounding the outer surface of the gate dielectric pattern, and outer surfaces of the lower electrode layers horizontal channel structures each including ferroelectric patterns that surround and extend in the horizontal direction; and
Upper electrode layers orthogonal to and contacting each of the horizontal channel structures—The ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells with regions corresponding to the upper electrode layers—
A three-dimensional flash memory comprising a.
상기 강유전체 패턴 중 상기 메모리 셀들을 구성하는 영역들은,
상기 상부 전극층들과 각각 일부분을 통해 접촉되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
Regions constituting the memory cells of the ferroelectric pattern,
A three-dimensional flash memory, characterized in that in contact with the upper electrode layers through each portion.
상기 강유전체 패턴 중 상기 메모리 셀들을 구성하는 영역들이 상기 상부 전극층들과 각각 접촉되는 일부분의 면적은,
상기 강유전체 패턴의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 2,
The area of a portion of the ferroelectric pattern in which the regions constituting the memory cells contact the upper electrode layers, respectively,
The three-dimensional flash memory, characterized in that the capacitance of the ferroelectric pattern is adjusted to be smaller than the capacitance of the gate dielectric pattern.
상기 강유전체 패턴 중 상기 메모리 셀들을 구성하는 영역들이 상기 상부 전극층들과 각각 접촉되는 일부분의 면적은,
상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체 패턴의 커패시턴스 사이의 비율이 상기 강유전체 패턴 중 상기 메모리 셀들을 구성하는 영역들이 상기 상부 전극층들과 각각 접촉되는 일부분의 면적에 반비례하는 특성에 기초하여, 기 설정된 값 이하로 조절되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 3,
The area of a portion of the ferroelectric pattern in which the regions constituting the memory cells contact the upper electrode layers, respectively,
The ratio between the capacitance of the gate dielectric pattern and the capacitance of the ferroelectric pattern is a predetermined value based on the characteristic that the ratio of the capacitance of the ferroelectric pattern is inversely proportional to the area of the portion of the ferroelectric pattern in which the regions constituting the memory cells contact the upper electrode layers, respectively. A three-dimensional flash memory, characterized in that adjusted below.
상기 게이트 유전체 패턴이 상기 채널 패턴과 접촉되는 면적은,
상기 강유전체 패턴의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The area where the gate dielectric pattern contacts the channel pattern is
The three-dimensional flash memory, characterized in that the capacitance of the ferroelectric pattern is adjusted to be smaller than the capacitance of the gate dielectric pattern.
상기 게이트 유전체 패턴이 상기 채널 패턴과 접촉되는 면적은,
상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체 패턴의 커패시턴스 사이의 비율이 상기 게이트 유전체 패턴이 상기 채널 패턴과 접촉되는 면적에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 조절되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 5,
The area where the gate dielectric pattern contacts the channel pattern is
3D flash, characterized in that the ratio between the capacitance of the gate dielectric pattern and the capacitance of the ferroelectric pattern is adjusted to a predetermined value or more based on a characteristic proportional to an area in which the gate dielectric pattern contacts the channel pattern Memory.
상기 강유전체 패턴은,
분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The ferroelectric pattern,
HfOx, PZT (Pb(Zr, Ti)O3) doped with at least one of HfOx, Al, Zr, or Si, which has an orthorhombic crystal structure to represent data values by voltage change due to polarization, PTO (PbTiO3), SBT (SrBi2Ti2O3), BLT (Bi(La, Ti)O3), PLZT (Pb(La, Zr)TiO3), BST (Bi(Sr, Ti)O3), barium titanate (BaTiO3) ), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx, or InOx, characterized in that formed of at least one of the three-dimensional flash memory.
상기3차원 플래시 메모리는,
상기 수평 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 수평 채널 구조체의 비트 라인에 인가되는 프로그램 전압과 상기 선택된 수평 채널 구조체에 연결된 SSL(String Selection Line)에 인가되는 전원 전압 사이의 차이로 GIDL(Gate Induced Drain Leakage)을 발생시켜, 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The three-dimensional flash memory,
Between a program voltage applied to a bit line of a selected horizontal channel structure including a target memory cell subject to a program operation among the horizontal channel structures and a power supply voltage applied to a String Selection Line (SSL) connected to the selected horizontal channel structure. A three-dimensional flash memory characterized in that a program operation is performed by generating Gate Induced Drain Leakage (GIDL) with a difference of .
상기 수평 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 수평 채널 구조체의 비트 라인에 프로그램 전압을 인가하는 단계;
상기 선택된 수평 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계;
상기 선택된 수평 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 접지 전압을 인가하는 단계;
상기 선택된 수평 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 이외의 비선택된 워드 라인들 각각을 플로팅시키는 단계;
상기 선택된 수평 채널 구조체에 연결된 상기 비트 라인에 인가되는 상기 프로그램 전압과 상기 SSL에 인가되는 상기 전원 전압 사이의 차이로 GIDL을 발생시켜, 상기 선택된 수평 채널 구조체의 상기 채널 패턴에 홀을 주입 및 확산시키는 단계; 및
상기 선택된 수평 채널 구조체의 상기 채널 패턴에 상기 홀이 주입 및 확산되고 상기 선택된 워드 라인에만 접지 전압이 인가됨에 응답하여, 상기 강유전체 패턴 중 상기 대상 메모리 셀을 구성하는 영역에 분극 현상을 발생시켜 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.A channel pattern extending in the horizontal direction, a gate dielectric pattern surrounding the outer surface of the channel pattern and extending in the horizontal direction, lower electrode layers surrounding the outer surface of the gate dielectric pattern, and outer surfaces of the lower electrode layers horizontal channel structures each including ferroelectric patterns that surround and extend in the horizontal direction; and upper electrode layers used as word lines while being orthogonal to and in contact with each of the horizontal channel structures - a ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells in regions corresponding to the upper electrode layers. In the program operating method of a three-dimensional flash memory including
applying a program voltage to a bit line of a selected horizontal channel structure including a target memory cell to be subjected to a program operation among the horizontal channel structures;
applying a power supply voltage to a String Selection Line (SSL) connected to the selected horizontal channel structure;
applying a ground voltage to a selected word line corresponding to the target memory cell among word lines corresponding to the selected horizontal channel structure;
floating each of non-selected word lines other than the selected word line among word lines corresponding to the selected horizontal channel structure;
Injecting and diffusing holes into the channel pattern of the selected horizontal channel structure by generating GIDL with a difference between the program voltage applied to the bit line connected to the selected horizontal channel structure and the power supply voltage applied to the SSL. step; and
In response to injection and diffusion of holes into the channel pattern of the selected horizontal channel structure and application of a ground voltage only to the selected word line, a polarization phenomenon is generated in a region constituting the target memory cell of the ferroelectric pattern to generate the target memory cell. performing the program operation on a memory cell;
Program operating method of a three-dimensional flash memory comprising a.
상기 수평 채널 구조체들 중 상기 선택된 수평 채널 구조체를 제외한 비선택된 수평 채널 구조체들에 대해 상기 GIDL을 발생시키지 않음에 응답하여 상기 비선택된 수평 채널 구조체들 각각의 상기 채널 패턴에 상기 홀을 주입 및 확산시키지 않는 단계
를 더 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.According to claim 9,
Injecting and diffusing the hole into the channel pattern of each of the unselected horizontal channel structures in response to not generating the GIDL for unselected horizontal channel structures other than the selected horizontal channel structure among the horizontal channel structures. steps that do not
A program operating method of a three-dimensional flash memory further comprising a.
상기 수평 채널 구조체들 중 소거 동작의 대상이 되는 블록 내에 포함되는 일부 수평 채널 구조체들의 비트 라인들 각각에 접지 전압을 인가하는 단계;
상기 일부 수평 채널 구조체들에 연결된 SSL(String Selection Line)들 각각에 전원 전압을 인가하는 단계;
상기 일부 수평 채널 구조체들에 대응하는 워드 라인들 각각에 소거 전압을 인가하는 단계; 및
상기 일부 수평 채널 구조체들의 상기 비트 라인들 각각에 상기 접지 전압이 인가되고 상기 일부 수평 채널 구조체들에 연결된 상기 SSL들 각각에 상기 전원 전압이 인가되며 상기 일부 수평 채널 구조체들에 대응하는 상기 워드 라인들 각각에 상기 소거 전압이 인가됨에 응답하여, 상기 일부 수평 채널 구조체들에 포함되는 메모리 셀들에 대한 소거 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 소거 동작 방법.A channel pattern extending in the horizontal direction, a gate dielectric pattern surrounding the outer surface of the channel pattern and extending in the horizontal direction, lower electrode layers surrounding the outer surface of the gate dielectric pattern, and outer surfaces of the lower electrode layers horizontal channel structures each including ferroelectric patterns that surround and extend in the horizontal direction; and upper electrode layers used as word lines while being orthogonal to and in contact with each of the horizontal channel structures - a ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells in regions corresponding to the upper electrode layers. In the erasing operation method of a three-dimensional flash memory comprising a -,
applying a ground voltage to each of bit lines of some horizontal channel structures included in a block to be erased from among the horizontal channel structures;
applying a power supply voltage to each of String Selection Lines (SSLs) connected to some of the horizontal channel structures;
applying an erase voltage to each of word lines corresponding to some of the horizontal channel structures; and
The ground voltage is applied to each of the bit lines of the partial horizontal channel structures, the power supply voltage is applied to each of the SSLs connected to the partial horizontal channel structures, and the word lines corresponding to the partial horizontal channel structures performing an erase operation on memory cells included in some of the horizontal channel structures in response to the application of the erase voltage to each of them;
Erasing operation method of a three-dimensional flash memory comprising a.
상기 수평 채널 구조체들 중 판독 동작의 대상이 되는 대상 메모리 셀을 포함하는 선택된 수평 채널 구조체의 비트 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계;
상기 선택된 수평 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계;
상기 선택된 수평 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 판독 전압을 인가하는 단계;
상기 선택된 수평 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 이외의 비선택된 워드 라인들 각각에 패스 전압을 인가하는 단계; 및
상기 선택된 수평 채널 구조체의 상기 비트 라인에 상기 제1 전압이 인가되고 상기 선택된 수평 채널 구조체에 연결된 상기 SSL에 상기 전원 전압이 인가되며 상기 선택된 워드 라인에 상기 판독 전압이 인가되고 상기 비선택된 워드 라인들 각각에 상기 패스 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 판독 동작 방법.A channel pattern extending in the horizontal direction, a gate dielectric pattern surrounding the outer surface of the channel pattern and extending in the horizontal direction, lower electrode layers surrounding the outer surface of the gate dielectric pattern, and outer surfaces of the lower electrode layers horizontal channel structures each including ferroelectric patterns that surround and extend in the horizontal direction; and upper electrode layers used as word lines while being orthogonal to and in contact with each of the horizontal channel structures - a ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells in regions corresponding to the upper electrode layers. In the read operation method of a three-dimensional flash memory including
applying a first voltage higher than a ground voltage to a bit line of a selected horizontal channel structure including a target memory cell to be subjected to a read operation among the horizontal channel structures;
applying a power supply voltage to a String Selection Line (SSL) connected to the selected horizontal channel structure;
applying a read voltage to a selected word line corresponding to the target memory cell among word lines corresponding to the selected horizontal channel structure;
applying a pass voltage to each of non-selected word lines other than the selected word line among word lines corresponding to the selected horizontal channel structure; and
The first voltage is applied to the bit line of the selected horizontal channel structure, the power supply voltage is applied to the SSL connected to the selected horizontal channel structure, the read voltage is applied to the selected word line, and the unselected word lines performing a read operation on the target memory cell in response to the application of the pass voltage to each of the target memory cells;
A read operation method of a three-dimensional flash memory comprising a.
상기 반도체 구조체에 수직 트렌치들을 상기 수직 방향으로 형성하는 단계;
상기 반도체 구조체에서 상기 희생층들을 제거하여 상기 채널층들 각각으로 채널 패턴들을 연장 형성하는 단계;
상기 채널 패턴들의 외측면을 각각 둘러싸는 게이트 유전체 패턴들을 연장 형성하는 단계;
상기 게이트 유전체 패턴들 각각의 외측면을 둘러싸는 하부 전극층들을 형성하는 단계;
상기 게이트 유전체 패턴들에 대해 상기 게이트 유전체 패턴들 각각에 형성된 상기 하부 전극층들의 외측면을 둘러싸는 강유전체 패턴들을 연장 형성하는 단계; 및
상기 채널 패턴들, 상기 게이트 유전체 패턴들, 상기 게이트 유전체 패턴들 각각에 형성된 상기 하부 전극층들 및 상기 강유전체 패턴들을 각각 포함하는 수평 채널 구조체들 각각과 직교하며 접촉되는 상부 전극층들을 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.Preparing a semiconductor structure extending in a horizontal direction on a substrate and including sacrificial layers and channel layers alternately stacked in a vertical direction;
forming vertical trenches in the semiconductor structure in the vertical direction;
forming channel patterns extending to each of the channel layers by removing the sacrificial layers from the semiconductor structure;
forming gate dielectric patterns extending and surrounding outer surfaces of the channel patterns, respectively;
forming lower electrode layers surrounding outer surfaces of each of the gate dielectric patterns;
extending and forming ferroelectric patterns surrounding outer surfaces of the lower electrode layers formed on each of the gate dielectric patterns with respect to the gate dielectric patterns; and
Forming upper electrode layers orthogonal to and contacting each of the channel patterns, the gate dielectric patterns, the lower electrode layers formed on each of the gate dielectric patterns, and each of the horizontal channel structures including the ferroelectric patterns, respectively
Method of manufacturing a three-dimensional flash memory comprising a.
상기 상부 전극층들을 형성하는 단계는,
상기 강유전체 패턴 중 메모리 셀들을 구성하는 영역들-상기 메모리 셀들은, 상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴 중 상기 상부 전극층들에 대응하는 영역들로 구성됨-이 상기 상부 전극층들 각각과 일부분을 통해 접촉되도록 상기 상부 전극층들을 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.According to claim 13,
Forming the upper electrode layers,
Regions constituting memory cells of the ferroelectric pattern—the memory cells are composed of regions corresponding to the upper electrode layers among the ferroelectric patterns included in each of the horizontal channel structures—are each of the upper electrode layers and a portion thereof. The method of manufacturing a three-dimensional flash memory, characterized in that the step of forming the upper electrode layers to contact through.
상부 전극층들-상기 수평 채널 구조체들 각각에 포함되는 강유전체 패턴은, 상기 상부 전극층들에 대응하는 영역들로 메모리 셀들을 구성함-
을 포함하고,
상기 강유전체 패턴에 상기 상부 전극층들 또는 상기 하부 전극층들이 접촉되는 면적은,
상기 강유전체 패턴의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키도록 조절되는 것을 특징으로 하는 3차원 플래시 메모리.horizontal channel structures each including a channel pattern extending in a horizontal direction, a gate dielectric pattern, lower electrode layers, and a ferroelectric pattern; and
Upper electrode layers—The ferroelectric pattern included in each of the horizontal channel structures constitutes memory cells with regions corresponding to the upper electrode layers—
including,
The area where the upper electrode layers or the lower electrode layers contact the ferroelectric pattern is
The three-dimensional flash memory, characterized in that the capacitance of the ferroelectric pattern is adjusted to satisfy a condition smaller than the capacitance of the gate dielectric pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220003874A KR102506204B1 (en) | 2022-01-11 | 2022-01-11 | 3d flash memory, operating method of the same and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020220003874A KR102506204B1 (en) | 2022-01-11 | 2022-01-11 | 3d flash memory, operating method of the same and manufacturing method of the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113594166A (en) * | 2020-08-13 | 2021-11-02 | 台湾积体电路制造股份有限公司 | Memory array including epitaxial source lines and bit lines |
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2022
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| CN113594166A (en) * | 2020-08-13 | 2021-11-02 | 台湾积体电路制造股份有限公司 | Memory array including epitaxial source lines and bit lines |
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