KR102618332B1 - P-type multilevel element including Tellurium layers as active layers - Google Patents
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Abstract
P형 멀티레벨 소자를 제공한다. P형 멀티레벨 소자는 게이트 전극을 구비한다. 상기 게이트 전극에 중첩하는 제1 Te 액티브층, 제2 Te 액티브층, 및 상기 제1 Te 액티브층과 상기 제2 Te 액티브층을 분리하는 배리어층을 포함하고, 상기 제1 Te 액티브층과 상기 제2 Te 액티브층은 텔루륨 원소층인 액티브 구조체가 배치된다. 상기 액티브 구조체의 양측 단부들에 각각 전기적으로 접속하는 소오스 및 드레인 전극들이 배치된다. 상기 제1 Te 액티브층에 채널을 형성시키는 문턱 전압과 상기 제2 Te 액티브층에 채널을 형성시키는 문턱 전압은 서로 다른 값을 갖는다.Provides a P-type multilevel device. The P-type multilevel device has a gate electrode. A first Te active layer overlapping the gate electrode, a second Te active layer, and a barrier layer separating the first Te active layer and the second Te active layer, and the first Te active layer and the second Te active layer. 2 In the Te active layer, an active structure that is a tellurium element layer is disposed. Source and drain electrodes that are electrically connected to each other are disposed on both ends of the active structure. A threshold voltage for forming a channel in the first Te active layer and a threshold voltage for forming a channel in the second Te active layer have different values.
Description
본 발명은 반도체층 및 이를 구비하는 반도체 소자에 관한 것으로, 보다 상세하게는 멀티레벨 소자에 관한 것이다.The present invention relates to a semiconductor layer and a semiconductor device including the same, and more specifically, to a multi-level device.
최근 들어, 스마트 기기, 인공 지능 컴퓨터 기술의 발전에 따라 고성능화, 다기능화와 같은 보다 높은 성능의 소자에 대한 요구가 급격히 증가하고 있다.Recently, with the development of smart devices and artificial intelligence computer technology, the demand for devices with higher performance, such as higher performance and multi-functionality, is rapidly increasing.
그러나, 기존 반도체 산업을 이끌어온 바이너리 소자 제조 기술은 지속적인 초소형화와 고집적화를 통해 기술적, 경제적, 그리고 원리적 측면에서 극한에 얼마 남지 않았다고 예측되고 있다. 즉, 기존의 MOSFET 미세화를 통한 개발 방법은, 미세화 기술 자체의 어려움을 가지고 있기 때문에 다운 스케일링(down scaling)을 통한 접근 방식은 근본적인 한계를 가지고 있는 것으로 평가된다.However, it is predicted that the binary device manufacturing technology that has led the existing semiconductor industry is reaching its limit in technical, economic, and principle terms through continued miniaturization and high integration. In other words, since the existing development method through MOSFET miniaturization has difficulties in the miniaturization technology itself, the approach through down scaling is evaluated to have fundamental limitations.
이를 보완하기 위하여, 멀티레벨 소자에 대한 연구가 이루어지고 있다. 기존에 연구된 멀티레벨 소자기술로는 단전자트랜지스터(SET) 및 공명터널링트랜지스터(RTT)가 연구되어 왔다. 단전자트랜지스터(SET) 및 공명터널링트랜지스터(RTT)의 경우, 멀티레벨 특성이 주로 극저온에서만 관측되고, 복잡한 제조 공정을 요구하며, 회로 구현을 위한 집적화가 쉽지 않아 기술 실현에 어려움이 있다.To complement this, research on multilevel devices is being conducted. Previously researched multi-level device technologies include single-electron transistor (SET) and resonance tunneling transistor (RTT). In the case of single-electron transistors (SETs) and resonance tunneling transistors (RTTs), multi-level characteristics are mainly observed only at extremely low temperatures, require complex manufacturing processes, and are not easy to integrate for circuit implementation, making it difficult to realize the technology.
본 발명이 해결하고자 하는 과제는, 우수한 멀티레벨 특성을 제공하는 멀티레벨 소자를 제공함에 있다.The problem to be solved by the present invention is to provide a multi-level device that provides excellent multi-level characteristics.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 P형 멀티레벨 소자를 제공한다. P형 멀티레벨 소자는 게이트 전극을 구비한다. 상기 게이트 전극에 중첩하는 제1 Te 액티브층, 제2 Te 액티브층, 및 상기 제1 Te 액티브층과 상기 제2 Te 액티브층을 분리하는 배리어층을 포함하고, 상기 제1 Te 액티브층과 상기 제2 Te 액티브층은 텔루륨 원소층인 액티브 구조체가 배치된다. 상기 액티브 구조체의 양측 단부들에 각각 전기적으로 접속하는 소오스 및 드레인 전극들이 배치된다. 상기 제1 Te 액티브층에 채널을 형성시키는 문턱 전압과 상기 제2 Te 액티브층에 채널을 형성시키는 문턱 전압은 서로 다른 값을 갖는다.In order to achieve the above technical problem, one aspect of the present invention provides a P-type multilevel device. The P-type multilevel device has a gate electrode. A first Te active layer overlapping the gate electrode, a second Te active layer, and a barrier layer separating the first Te active layer and the second Te active layer, and the first Te active layer and the second Te active layer. 2 In the Te active layer, an active structure that is a tellurium element layer is disposed. Source and drain electrodes that are electrically connected to each other are disposed on both ends of the active structure. A threshold voltage for forming a channel in the first Te active layer and a threshold voltage for forming a channel in the second Te active layer have different values.
상기 제1 Te 액티브층과 상기 제2 Te 액티브층은 서로에 관계없이 3 내지 10nm의 두께를 가질 수 있다. 구체적으로, 상기 제1 Te 액티브층과 상기 제2 Te 액티브층은 서로에 관계없이 5 내지 7nm의 두께를 가질 수 있다.The first Te active layer and the second Te active layer may have a thickness of 3 to 10 nm, regardless of each other. Specifically, the first Te active layer and the second Te active layer may have a thickness of 5 to 7 nm regardless of each other.
상기 제1 Te 액티브층과 상기 제2 Te 액티브층 중 적어도 하나의 층은 비정질 매트릭스 내에 분산된 나노결정들을 가질 수 있다. 상기 나노결정들은 3 내지 8nm의 직경을 가질 수 있다. 상기 나노결정들 사이의 간격은 상기 나노결정의 직경 대비 작을 수 있다. 상기 나노결정들은 상기 제1 Te 액티브층 또는 상기 제2 Te 액티브층 내에서 해당 액티브층의 두께 방향으로 단일층으로 배열될 수 있다.At least one of the first Te active layer and the second Te active layer may have nanocrystals dispersed in an amorphous matrix. The nanocrystals may have a diameter of 3 to 8 nm. The gap between the nanocrystals may be small compared to the diameter of the nanocrystals. The nanocrystals may be arranged in a single layer within the first Te active layer or the second Te active layer in the thickness direction of the corresponding active layer.
상기 게이트 전극에 인가되는 게이트 전압이 음의 방향으로 커질 때, 상기 제1 Te 액티브층에 채널이 형성된 후, 상기 제2 Te 액티브층에 채널이 형성되기 전에, 상기 제1 Te 액티브층에 흐르는 전류는 포화될 수 있다. 상기 게이트 전극에 인가되는 게이트 전압이 음의 방향으로 커질 때, 상기 게이트 전압에 대한 상기 액티브 구조체를 흐르는 전류의 비가 제1 기울기를 갖는 제1 게이트 전압 범위, 상기 제 1 기울기 대비 낮은 제2 기울기를 갖는 제2 게이트 전압 범위, 및 상기 제2 기울기 대비 높은 제3 기울기를 갖는 제3 게이트 전압 범위로 구분될 수 있다. 상기 제2 기울기는 0일 수 있다.When the gate voltage applied to the gate electrode increases in the negative direction, the current flowing in the first Te active layer after the channel is formed in the first Te active layer and before the channel is formed in the second Te active layer. can be saturated. When the gate voltage applied to the gate electrode increases in the negative direction, the ratio of the current flowing through the active structure to the gate voltage has a first gate voltage range having a first slope and a second slope lower than the first slope. It can be divided into a second gate voltage range having a second gate voltage range, and a third gate voltage range having a third slope higher than the second slope. The second slope may be 0.
상기 배리어층은 제1 배리어층이고, 상기 액티브 구조체는 상기 게이트 전극과 제1 Te 액티브층 사이에 배치된 제2 배리어층을 더 포함하고, 상기 제1 Te 액티브층은 제1 배리어층과 제2 배리어층 사이에 개재되어 양자우물을 형성할 수 있다. 상기 배리어층은 적어도 하나의 유기 단분자층을 구비할 수 있다. 상기 배리어층이 둘 이상의 유기 단분자층들을 구비하는 경우에, 상기 유기 단분자층들 사이에 배치된 금속 원자층을 더 포함할 수 있다.The barrier layer is a first barrier layer, and the active structure further includes a second barrier layer disposed between the gate electrode and the first Te active layer, and the first Te active layer includes the first barrier layer and the second Te active layer. It can be interposed between barrier layers to form a quantum well. The barrier layer may include at least one organic monomolecular layer. When the barrier layer includes two or more organic monomolecular layers, it may further include a metal atomic layer disposed between the organic monomolecular layers.
상술한 바와 같이 본 발명의 일 실시예에 따르면, P형 멀티레벨 소자는 복수의 turn-on 전압 즉, 문턱 전압을 가질 수 있음에 따라 멀티레벨 전도도를 제공할 수 있다. As described above, according to an embodiment of the present invention, the P-type multi-level device can have a plurality of turn-on voltages, that is, threshold voltages, and thus can provide multi-level conductivity.
나아가, 본 발명의 일 실시예에 따른 멀티레벨 소자는 기존의 소자에서는 발생하지 않는 게이트 전압 범위, 즉, 게이트 전압이 증가하더라도 전류의 크기 변화가 적거나 없는 범위를 가질 수 있으므로, 멀티레벨 전도도를 안정적으로 제공할 수 있다.Furthermore, the multi-level device according to an embodiment of the present invention may have a gate voltage range that does not occur in existing devices, that is, a range in which there is little or no change in the size of the current even if the gate voltage increases, thereby providing multi-level conductivity. It can be provided stably.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below.
도 1은 본 발명의 일 실시예에 따른 멀티레벨 소자를 나타낸 단면이다. 도이다.
도 2는 본 발명의 일 실시예에 따른 멀티레벨 소자의 제조방법 중 액티브 구조체의 제조방법을 나타낸 순서도이다.
도 3은 본 발명의 일 실시예에 따른 액티브 구조체에 해당하는 도 1의 A영역을 확대하여 나타낸 개략도이다.
도 4는 도 1을 참조하여 설명한 멀티레벨소자의 전달특성을 나타낸 그래프이다.
도 5, 도 6, 및 도 7은 도 1을 참조하여 설명한 멀티레벨소자의 동작 단계별 특징을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 멀티레벨 소자를 나타낸 단면도이고, 도 9는 도 8에 따른 멀티레벨 소자의 전달특성을 나타낸 그래프이다.
도 10은 본 발명의 다른 실시예에 따른 멀티레벨 소자를 나타낸 단면도이고, 도 11은 도 10에 따른 멀티레벨 소자의 전달특성을 나타낸 그래프이다.
도 12는 멀티레벨 소자 제조예 1의 진행 중 얻어진 5nm의 두께로 형성된 Te 액티브층에 대한 X-선 회절 그래프이다.
도 13은 멀티레벨 소자 제조예 4의 진행 중 얻어진 8nm의 두께로 형성된 Te 액티브층의 단면을 촬영한 TEM (Transmission Electron Microscope) 이미지이다.
도 14 내지 도 17은 멀티레벨소자 제조예들 1 내지 4에 따라 제조된 멀티레벨 소자의 전달특성을 나타낸 ID-VG 그래프들이다.1 is a cross-section showing a multi-level device according to an embodiment of the present invention. It is also a degree.
Figure 2 is a flowchart showing a method of manufacturing an active structure among the methods of manufacturing a multi-level device according to an embodiment of the present invention.
Figure 3 is a schematic diagram showing an enlarged area A of Figure 1 corresponding to an active structure according to an embodiment of the present invention.
FIG. 4 is a graph showing the transfer characteristics of the multi-level device described with reference to FIG. 1.
FIGS. 5, 6, and 7 are cross-sectional views for explaining characteristics of each stage of operation of the multi-level device described with reference to FIG. 1.
FIG. 8 is a cross-sectional view showing a multi-level device according to another embodiment of the present invention, and FIG. 9 is a graph showing the transfer characteristics of the multi-level device according to FIG. 8.
FIG. 10 is a cross-sectional view showing a multi-level device according to another embodiment of the present invention, and FIG. 11 is a graph showing the transfer characteristics of the multi-level device according to FIG. 10.
Figure 12 is an
Figure 13 is a TEM (Transmission Electron Microscope) image of a cross-section of a Te active layer formed with a thickness of 8 nm obtained during multi-level device Manufacturing Example 4.
Figures 14 to 17 are ID-VG graphs showing the transfer characteristics of multi-level devices manufactured according to multi-level device manufacturing examples 1 to 4.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.Hereinafter, in order to explain the present invention in more detail, preferred embodiments according to the present invention will be described in more detail with reference to the attached drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. In the drawings, where a layer is referred to as being “on” another layer or substrate, it may be formed directly on the other layer or substrate, or there may be a third layer interposed between them. In the present embodiments, “first,” “second,” or “third” are not intended to impose any limitation on the components, but should be understood as terms for distinguishing the components.
본 명세서에서 "멀티레벨 소자"라 함은 0, 1 상태를 가지는 바이너리 상태가 아니라, 0, 1, 2 이상의 상태를 가질 수 있는 터너리(ternary) 이상의 상태를 가지는 소자를 의미할 수 있다. 즉, 기존의 소자가 on, off 2개의 상태만을 가질 수 있었다면, 본 발명의 일 실시 예에 따른 멀티레벨 소자는 on, off 외에 또 다른 제3의 상태를 가질 수 있다. In this specification, “multi-level device” may mean a device that has a ternary or higher state that can have 0, 1, 2 or more states, rather than a binary state that has 0, 1, or 2 states. That is, if a conventional device can only have two states, on and off, a multilevel device according to an embodiment of the present invention can have a third state in addition to on and off.
도 1은 본 발명의 일 실시예에 따른 멀티레벨 소자를 나타낸 단면이다. 도이다.1 is a cross-section showing a multi-level device according to an embodiment of the present invention. It's a degree.
도 1을 참조하면, 멀티레벨 소자(100)는 기판(110) 상에 형성될 수 있다.Referring to FIG. 1, a multi-level device 100 may be formed on a substrate 110.
상기 기판(110)은 반도체 기판, 금속 기판, 유리 기판, 또는 플렉시블 기판일 수 있다. 상기 반도체 기판은 실리콘 기판일 수 있다. 상기 플렉시블 기판은 고분자 기판, 일 예로서 PET(polyethylene terephthalate) 또는 PI (polyimide) 기판일 수 있다. 상기 기판(110) 상에는 동작회로 등을 위한 소자들이 형성되어 있거나, 상기 기판을 덮는 절연막 등의 보호층(미도시)이 형성되어 있거나, 혹은 상기 소자와 상기 소자를 덮는 보호층이 형성된 것일 수 있다. 상기 기판(110) 표면을 세척 및 필요에 따라 표면처리할 수 있다.The substrate 110 may be a semiconductor substrate, a metal substrate, a glass substrate, or a flexible substrate. The semiconductor substrate may be a silicon substrate. The flexible substrate may be a polymer substrate, for example, a polyethylene terephthalate (PET) or polyimide (PI) substrate. Elements for an operating circuit, etc. may be formed on the substrate 110, a protective layer (not shown) such as an insulating film may be formed to cover the substrate, or the element and a protective layer covering the element may be formed. . The surface of the substrate 110 can be cleaned and surface treated as needed.
상기 기판(110) 상에 일방향으로 연장되는 게이트 전극(120)을 형성할 수 있다. 상기 게이트 전극(120)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(120) 상에 게이트 절연막(130)을 형성할 수 있다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 알루미늄 산질화막, 하프늄 산화막, 하프늄 산질화막, 또는 이들의 복합막일 수 있다. 상기 게이트 절연막(130)은 원자층 증착법을 사용하여 형성할 수 있으며, 일 예로서 알루미늄 산화막일 수 있다. 상기 게이트 절연막(130)의 두께는 인가되는 게이트 전압의 동작 범위에서 절연파괴되지 않을 정도의 범위 내에 있을 수 있다. 예를 들어, 게이트 전압의 동작 범위가 낮은 경우, 게이트 절연막(130)의 두께는, 게이트 전압의 동작 범위가 높은 경우에 대비하여 얇을 수 있다.A gate electrode 120 extending in one direction may be formed on the substrate 110. The gate electrode 120 may be formed using Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy thereof. A gate insulating film 130 may be formed on the gate electrode 120. The gate insulating film 130 may be a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, a hafnium oxide film, a hafnium oxynitride film, or a composite film thereof. The gate insulating film 130 may be formed using an atomic layer deposition method and, for example, may be an aluminum oxide film. The thickness of the gate insulating layer 130 may be within a range that does not cause insulation breakdown in the operating range of the applied gate voltage. For example, when the operating range of the gate voltage is low, the thickness of the gate insulating film 130 may be thinner compared to when the operating range of the gate voltage is high.
상기 게이트 절연막(130) 상에 상기 게이트 전극(120)과 중첩하여 배치되도록 패터닝된 액티브 구조체(135)를 형성할 수 있다. 상기 액티브 구조체(135)의 양측 단부들 상에 소오스 전극(180)과 드레인 전극(185)을 형성할 수 있다. 상기 소오스 전극(180)과 드레인 전극(185)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금, 또는 금속산화물 전도성막 일 예로서, ITO(Indium Tin Oxide) 또는 니켈(Ni) 을 사용하여 형성할 수 있다. An active structure 135 patterned to overlap the gate electrode 120 may be formed on the gate insulating film 130 . A source electrode 180 and a drain electrode 185 may be formed on both ends of the active structure 135. The source electrode 180 and drain electrode 185 are made of aluminum (Al), neodymium (Nd), silver (Ag), chromium (Cr), titanium (Ti), tantalum (Ta), nickel (Ni), and molybdenum. As an example, the conductive film may be formed using at least one metal selected from (Mo), an alloy containing these metals, or a metal oxide conductive film, such as Indium Tin Oxide (ITO) or Nickel (Ni).
상기 액티브 구조체(135)는 적어도 한 층의 Te 액티브층과 적어도 한 층의 배리어층을 포함할 수 있다. 구체적으로, 상기 액티브 구조체(135)는 2 층 이상의 Te 액티브층들과 상기 서로 인접하는 Te 액티브층들 사이에 배치된 배리어층을 구비할 수 있다. 일 예로서, 상기 액티브 구조체(135)는 차례로 적층된 제1 Te 액티브층(150), 배리어층(160), 및 제2 Te 액티브층(170)을 구비할 수 있다. 이 때, 제1 Te 액티브층 하부에 배리어층을 추가적으로 더 구비할 수 있다. 이 경우, 상기 액티브 구조체(135)는 차례로 적층된 제1 배리어층(140), 제1 Te 액티브층(150), 제2 배리어층(160), 및 제2 Te 액티브층(170)을 구비할 수 있다. 다른 예로서, 상기 액티브 구조체(135)는 차례로 적층된 제1 Te 액티브층(150), 배리어층(160), 제2 Te 액티브층(170), 배리어층(미도시), 및 제3 Te 액티브층(미도시)을 구비할 수 있다. 이 때, 게이트 전극(120)으로부터 멀어질수록 Te 액티브층의 두께는 증가할 수 있다. 이와 달리, 게이트 전극(120)으로부터의 거리에 무관하게 Te 액티브층의 두께는 일정할 수 있다.The active structure 135 may include at least one Te active layer and at least one barrier layer. Specifically, the active structure 135 may include two or more Te active layers and a barrier layer disposed between the adjacent Te active layers. As an example, the active structure 135 may include a first Te active layer 150, a barrier layer 160, and a second Te active layer 170 that are sequentially stacked. At this time, a barrier layer may be additionally provided below the first Te active layer. In this case, the active structure 135 may include a first barrier layer 140, a first Te active layer 150, a second barrier layer 160, and a second Te active layer 170, which are sequentially stacked. You can. As another example, the active structure 135 includes a first Te active layer 150, a barrier layer 160, a second Te active layer 170, a barrier layer (not shown), and a third Te active layer that are sequentially stacked. It may be provided with a layer (not shown). At this time, the thickness of the Te active layer may increase as the distance from the gate electrode 120 increases. In contrast, the thickness of the Te active layer may be constant regardless of the distance from the gate electrode 120.
Te 액티브층들(150, 170)은 텔루륨 원소층으로 각 층은 3 내지 10 nm, 구체적으로 4 내지 8nm 더 구체적으로는 5 내지 7nm의 두께를 가져 두께 방향의 양자화가 가능할 수 있다. 또한, Te 액티브층들(150, 170)은 약 0.4 내지 0.7 eV 정도의 밴드갭을 갖고, p형 반도체특성을 나타낼 수 있다. The Te active layers 150 and 170 are tellurium elements, and each layer has a thickness of 3 to 10 nm, specifically 4 to 8 nm, and more specifically 5 to 7 nm, so that quantization in the thickness direction may be possible. Additionally, the Te active layers 150 and 170 have a band gap of approximately 0.4 to 0.7 eV and may exhibit p-type semiconductor characteristics.
상기 배리어층들(140, 160)은 절연층으로서, 상기 Te 액티브층들(150, 170)에 비해 밴드갭이 큰 층일 수 있다. 일 예로서, 상기 배리어층(140, 160)은 밴드갭이 6 내지 8 eV일 수 있다. 이러한 배리어층들(140, 160)은 상기 Te 액티브층들(150, 170)과 인접 계면을 형성하고, 상기 Te 액티브층(150)은 제1 배리어층(140)과 제2 배리어층(160) 사이에 개재되어 양자우물(quantum well)을 형성할 수 있다. 다른 예에서, 제1 Te 액티브층(150) 하부에 위치한 제1 배리어층(140)이 생략되더라도 제1 Te 액티브층(150)은 게이트 절연막(130)과 제2 배리어층(160) 사이에 개재되어 양자 우물을 형성할 수 있다.The barrier layers 140 and 160 are insulating layers and may have a larger band gap than the Te active layers 150 and 170. As an example, the barrier layers 140 and 160 may have a band gap of 6 to 8 eV. These barrier layers 140 and 160 form an adjacent interface with the Te active layers 150 and 170, and the Te active layer 150 is connected to the first barrier layer 140 and the second barrier layer 160. It can be interposed between them to form a quantum well. In another example, even if the first barrier layer 140 located below the first Te active layer 150 is omitted, the first Te active layer 150 is interposed between the gate insulating layer 130 and the second barrier layer 160. can form a quantum well.
상기 배리어층들(140, 160) 중 적어도 하나의 층은 유기물층, 무기물층, 혹은 유무기 복합층일 수 있다. 상기 배리어층은 상기 Te 액티브층을 보호할 수 있다. 예를 들어, 상기 제1 Te 액티브층(150) 형성 이후, 다른 층이 형성될 때, 상기 배리어층(160)은 상기 제1 Te 액티브층(150)이 의도치 않게 도핑되거나, 다른 층 증착에 따른 전구체가 상기 제1 Te 액티브층(150)으로 침투하는 것을 최소화할 수 있다. 일 실시예에 따르면, 상기 Te 액티브층과 상기 액티브층에 인접하는 배리어층은 서로 초 격자 구조(super lattice structure)를 이룰 수 있다. 초 격자 구조에 의하여 안정성이 향상될 수 있다.At least one of the barrier layers 140 and 160 may be an organic material layer, an inorganic material layer, or an organic-inorganic composite layer. The barrier layer may protect the Te active layer. For example, after forming the first Te active layer 150, when another layer is formed, the barrier layer 160 may be unintentionally doped or deposited on another layer. Penetration of the precursor into the first Te active layer 150 can be minimized. According to one embodiment, the Te active layer and the barrier layer adjacent to the active layer may form a super lattice structure. Stability can be improved by the superlattice structure.
상기 액티브 구조체 구체적으로 상기 배리어층과 Te 액티브층의 제조방법에 대한 설명은 후술하기로 한다.A description of the manufacturing method of the active structure, specifically the barrier layer and the Te active layer, will be described later.
도 1에서 박막트랜지스터의 일 예로서, 바텀게이트-탑컨택형 즉, 바텀게이트 스태거드(staggered) 박막트랜지스터를 도시하고 있으나, 이에 한정되지 않고 바텀게이트-바텀컨택형 (바텀게이트 코플라나), 탑게이트-바텀컨택형(탑게이트 스태거드), 혹은 탑게이트-탑컨택형(탑게이트 코플라나) 형태의 박막트랜지스터에도 적용가능하다. 다만, 액티브 구조체(135)의 상부면 또는 하부면 상에 게이트 전극(120)이 구비되고, 액티브 구조체(135)가 상기 게이트 전극(120)에 인접하는 면의 반대면 상에 소오스 및 드레인 전극들(180, 185)이 구비된 스태거드 형태의 박막트랜지스터가 바람직할 수 있다.As an example of a thin film transistor in Figure 1, a bottom gate-top contact type, that is, a bottom gate staggered thin film transistor is shown, but it is not limited to this and a bottom gate-bottom contact type (bottom gate coplana), It can also be applied to thin film transistors of the top gate-bottom contact type (top gate staggered) or top gate-top contact type (top gate coplanar). However, the gate electrode 120 is provided on the upper or lower surface of the active structure 135, and the active structure 135 has source and drain electrodes on the opposite side of the surface adjacent to the gate electrode 120. A staggered thin film transistor provided with (180, 185) may be preferable.
도 2는 본 발명의 일 실시예에 따른 멀티레벨 소자의 제조방법 중 액티브 구조체의 제조방법을 나타낸 순서도이다. 도 3은 본 발명의 일 실시예에 따른 액티브 구조체에 해당하는 도 1의 A영역을 확대하여 나타낸 개략도이다.Figure 2 is a flowchart showing a method of manufacturing an active structure among the methods of manufacturing a multi-level device according to an embodiment of the present invention. Figure 3 is a schematic diagram showing an enlarged area A of Figure 1 corresponding to an active structure according to an embodiment of the present invention.
도 1, 도 2, 및 도 3를 참고하면, 본 발명의 일 실시 예에 따른 멀티레벨 소자의 제조방법 중 액티브 구조체(135)의 제조방법은, 제1 배리어층 형성 단계(S110), 제1 Te 액티브층 형성 단계(S120), 제2 배리어층 형성 단계(S130) 및 제2 Te 액티브층 형성 단계(S140) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다. 이하 각 단계에 대하여 설명하기로 한다.Referring to FIGS. 1, 2, and 3, the method of manufacturing the active structure 135 among the manufacturing methods of the multi-level device according to an embodiment of the present invention includes the first barrier layer forming step (S110), the first It may include at least one of a Te active layer forming step (S120), a second barrier layer forming step (S130), and a second Te active layer forming step (S140). Each step will be described below.
제1 배리어층 형성 단계(S110)First barrier layer forming step (S110)
도 1, 도 2, 및 도 3를 참고하면, 게이트 절연막(130) 상에 제1 배리어층(140)이 형성될 수 있다. 상기 제1 배리어층(140)은 Te 액티브층(150) 대비 큰 밴드갭을 가져 Te 액티브층(150)을 양자우물 구조로 만들 수 있다.Referring to FIGS. 1, 2, and 3, a first barrier layer 140 may be formed on the gate insulating film 130. The first barrier layer 140 has a larger band gap than the Te active layer 150, so that the Te active layer 150 can be made into a quantum well structure.
본 실시예에서는 상기 제1 배리어층(140)은 적어도 한층의 유기단분자층을 포함할 수 있으며, 분자층 증착법을 사용하여 형성할 수 있다. 구체적으로, 상기 제1 배리어층(140)은 상기 게이트 절연막(130)이 형성된 기판을 반응챔버 내에 위치시키고, 금속 전구체 도징 단계, 제1 퍼지 단계, 유기 전구체 도징 단계, 및 제2 퍼지 단계를 구비하는 단위 사이클을 수 내지 수십회 반복한 후, 금속 전구체 도징 단계와 퍼지 단계 수행하여 형성할 수 있다. In this embodiment, the first barrier layer 140 may include at least one organic monolayer and may be formed using a molecular layer deposition method. Specifically, the first barrier layer 140 positions the substrate on which the gate insulating film 130 is formed in a reaction chamber, and includes a metal precursor dosing step, a first purge step, an organic precursor dosing step, and a second purge step. After repeating the unit cycle several to dozens of times, it can be formed by performing a metal precursor dosing step and a purge step.
금속 전구체 도징 단계에서는 상기 반응챔버 내에 금속 전구체를 도징하되, 첫번째 단위 사이클에서는 상기 게이트 절연막(130)의 표면 작용기에 상기 금속 전구체의 금속(M)을 화학결합시키고, 두번째 이상의 단위 사이클에서는 하기 화학식 1으로 나타낸 유기전구체의 Y1 및/또는 Y2(Y)에 상기 금속 전구체의 금속(M)을 화학결합, 구체적으로 공유결합시킬 수 있다. 제1 퍼지 단계에서는 퍼지가스를 공급하여 미반응 금속 전구체 및 반응 생성물을 퍼지할 수 있다. 유기 전구체 도징 단계에서는 하기 화학식 1으로 나타낸 하나 또는 둘 이상의 유기전구체를 도징하여 하기 화학식 1으로 나타낸 유기전구체의 X1 및/또는 X2(X)와 상기 금속 전구체의 금속(M)을 화학결합 구체적으로 공유결합시킬 수 있다. 제2 퍼지 단계에서는 퍼지가스를 공급하여 미반응 유기 전구체 및 반응 생성물을 퍼지할 수 있다. 도 3에서는 상기 단위 사이클이 2회 반복된 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 상기 배리어층(140)의 증착을 수행하는 챔버의 온도는 90 내지 120도(℃) 구체적으로 100 내지 115도(℃) 일 수 있다. In the metal precursor dosing step, a metal precursor is doped into the reaction chamber, and in the first unit cycle, the metal (M) of the metal precursor is chemically bonded to the surface functional group of the gate insulating film 130, and in the second or more unit cycles, the formula 1 below is used. The metal (M) of the metal precursor may be chemically bonded, specifically covalently bonded, to Y 1 and/or Y 2 (Y) of the organic precursor represented by . In the first purge step, a purge gas may be supplied to purge unreacted metal precursors and reaction products. In the organic precursor dosing step , one or two or more organic precursors represented by the following Chemical Formula 1 are doped to chemically bond X 1 and/or It can be covalently bonded. In the second purge step, a purge gas may be supplied to purge unreacted organic precursors and reaction products. Figure 3 shows that the unit cycle is repeated twice, but it is not limited thereto. The temperature of the chamber in which the barrier layer 140 is deposited may be 90 to 120 degrees Celsius, specifically 100 to 115 degrees Celsius.
상기 금속 전구체는 알킬금속, 금속 알콕사이드, 금속 할라이드, 금속 하이드록사이드, 및 이들의 혼합물로 이루어진 군으로부터 선택할 수 있으며, 일 예로서 TMA(trimethylaluminium), 또는 다이에틸징크 (diethylzinc (DEZ)일 수 있다.The metal precursor may be selected from the group consisting of alkyl metal, metal alkoxide, metal halide, metal hydroxide, and mixtures thereof. For example, it may be trimethylaluminium (TMA), or diethylzinc (DEZ). .
또한, 상기 유기 전구체는 하기 화학식 1로 나타낼 수 있다.Additionally, the organic precursor may be represented by the following formula (1).
[화학식 1] [Formula 1]
상기 화학식 1에서, X1, X2, Y1, 및 Y2는 서로에 관계없이 O, S, Se, NH, 또는 PH이고, a, b, c, 및 d의 각각은 1 또는 0이되, a+b는 1이상이고, c+d는 1이상이고, Ar은 적어도 하나의 방향족기를 포함하는 작용기로서, 둘 이상의 방향족기들이 구비되는 경우 이 방향족기들은 연결기를 통해 연결되어 있을 수 있다. 상기 방향족기는 C5 내지 C8의 방향족 탄화수소기 혹은 C3 내지 C7의 헤테로고리 방향족기일 수 있다. 일 예로서, 상기 방향족기는 페닐기일 수 있다. L1 및 L2는 Ar과 X1 및 X2를 각각 연결하는 작용기이고 L3 및 L4는 Ar과 Y1 및 Y2를 각각 연결하는 작용기로서, L1, L2, L3, 및 L4는 서로에 관계없이 결합 또는 C1 내지 C3의 알킬렌기일 수 있다. X1 또는 X2는 Y1 또는 Y2에 비해 반응성이 더 큰 것일 수 있다. 일 예로서, X1 또는 X2는 O일 수 있고, Y1 또는 Y2는 S, Se, NH, 또는 PH일 수 있다.In Formula 1 , X 1 , a+b is 1 or more, c+d is 1 or more, and Ar is a functional group containing at least one aromatic group. When two or more aromatic groups are provided, the aromatic groups may be connected through a linking group. The aromatic group may be a C5 to C8 aromatic hydrocarbon group or a C3 to C7 heterocyclic aromatic group. As an example, the aromatic group may be a phenyl group. L 1 and L 2 are functional groups connecting Ar with X 1 and 4 may be a bond or a C1 to C3 alkylene group regardless of each other. X 1 or X 2 may have greater reactivity than Y 1 or Y 2 . As an example, X 1 or X 2 may be O, and Y 1 or Y 2 may be S, Se, NH, or PH.
상기 화학식 1로 나타낸 유기전구체는 하기 화합물들 (18) 내지 (34) 중 어느 하나 혹은 이들 중 둘 이상의 조합일 수 있다.The organic precursor represented by Formula 1 may be any one of the following compounds (18) to (34) or a combination of two or more of them.
상기 제1 배리어층(140)의 두께는 수 내지 수십 nm로 형성할 수 있다.The first barrier layer 140 may have a thickness of several to tens of nm.
이와 같이 생성된 제1 배리어층(140)은 적어도 한층의 유기 단분자층(X-R-Y)을 구비할 수 있다. 또한, 상기 배리어층이 둘 이상의 유기 단분자층들(X-R-Y)을 구비하는 경우에, 상기 유기 단분자층들(X-R-Y) 사이에 배치된 금속 원자층(M)이 배치될 수 있다. 금속 원자층(M)는 일 예로서 알루미늄 또는 아연일 수 있고, 상기 유기 단분자층(X-R-Y)은 하기 화학식 2로 나타낼 수 있다.The first barrier layer 140 created in this way may include at least one organic monomolecular layer (X-R-Y). Additionally, when the barrier layer includes two or more organic monolayers (X-R-Y), a metal atomic layer (M) may be disposed between the organic monolayers (X-R-Y). The metal atomic layer (M) may be aluminum or zinc, for example, and the organic monomolecular layer (X-R-Y) may be represented by the following formula (2).
[화학식 2][Formula 2]
상기 화학식 2에서, Ar, X1, X2, Y1, Y2, L1, L2, L3, L4, a, b, c, 및 d는 상기 화학식 1에서 정의한 바와 같다. *는 상기 단분자층의 하부층 내의 원소와의 결합 또는 수소를 의미하되, 상기 단분자층의 하부층 내의 원소와의 결합은 1개 이상이고, #는 상기 단분자층의 상부층 내의 원소와의 결합 또는 수소를 의미하되, 상기 단분자층의 상부층 내의 원소와의 결합은 1개 이상이다. 또한, 도 3에서의 R은 상기 화학식 2에서의 (L1)(L2)Ar(L3)(L4)에 대응할 수 있다. In Formula 2 , Ar , _ _ * means a bond or hydrogen with an element in the lower layer of the monomolecular layer, but the bond with an element in the lower layer of the monomolecular layer is one or more, # means a bond or hydrogen with an element in the upper layer of the monomolecular layer, but the There is one or more bonds with elements in the upper layer of the monomolecular layer. Additionally, R in FIG. 3 may correspond to (L 1 )(L 2 )Ar(L 3 )(L 4 ) in Formula 2 above.
상기 화학식 2로 나타낸 물질은 하기 화합물들 (1) 내지 (17) 중 어느 하나 혹은 이들 중 둘 이상의 조합일 수 있다.The substance represented by Formula 2 may be any one of the following compounds (1) to (17) or a combination of two or more of them.
이러한 배리어층(140) 내에서 서로 인접하여 배치된 상기 화학식 2로 나타낸 분자들은, 인접하는 분자들에 포함된 방향족기들 간의 π-π결합에 의해 안정화될 수 있다.Molecules represented by Formula 2 arranged adjacent to each other within the barrier layer 140 may be stabilized by π-π bonds between aromatic groups included in adjacent molecules.
상기 제1 배리어층(140)을 형성하는 방법은 위에 한정되는 것은 아니며, 상기 제1 배리어층(140)은 유기막, 무기막 혹은 다른 유무기 복합막일 수도 있다.The method of forming the first barrier layer 140 is not limited to the above, and the first barrier layer 140 may be an organic layer, an inorganic layer, or another organic-inorganic composite layer.
제1 Te 액티브층 형성 단계 (S120)First Te active layer forming step (S120)
상기 제1 배리어층(140) 상에 증발법을 사용하여 3 내지 10 nm, 구체적으로 4 내지 8nm 더 구체적으로는 5 내지 7nm의 Te막을 증착하여 제1 Te 액티브층(150)을 형성할 수 있다. 상기 Te막을 증착할 때 챔버 내 온도는 50 내지 150도일 수 있다.The first Te active layer 150 can be formed by depositing a Te film of 3 to 10 nm, specifically 4 to 8 nm, more specifically 5 to 7 nm, using an evaporation method on the first barrier layer 140. . When depositing the Te film, the temperature within the chamber may be 50 to 150 degrees.
제2 배리어층 형성 단계(S130)Second barrier layer forming step (S130)
제1 Te 액티브층(150) 상에 제2 배리어층(160)이 증착될 수 있다. 상기 제2 배리어층(160)은 상기 제1 배리어층(140)과 함께 제1 Te 액티브층(150) 대비 큰 밴드갭을 가져 제1 Te 액티브층(150)을 양자우물 구조로 만들 수 있다. 제2 배리어층(160)은 앞서 설명한 제1 배리어층(140)과 거의 동일한 방법(S110)에 의해 형성할 수 있으므로, 구체적인 설명을 생략하기로 한다. 그러나, 이에 한정되지 않고, 상기 제2 배리어층(160)은 도 4를 참조하여 후술되는 바와 같이 게이트 전극에 게이트 전압이 걸릴 때 제1 Te 액티브층(150)과 제2 Te 액티브층(170)이 서로 구분되는 턴-온 전압을 가질 수 있도록 적절한 전압강하를 제공할 수 있는 절연막이면, 상기 제1 배리어층(140)과는 다른 유무기 복합막이거나 혹은 유기막 또는 무기막일 수 있다.A second barrier layer 160 may be deposited on the first Te active layer 150. The second barrier layer 160, together with the first barrier layer 140, has a larger band gap than the first Te active layer 150, so that the first Te active layer 150 can be formed into a quantum well structure. Since the second barrier layer 160 can be formed by almost the same method (S110) as the first barrier layer 140 described above, detailed description will be omitted. However, it is not limited to this, and the second barrier layer 160 is connected to the first Te active layer 150 and the second Te active layer 170 when a gate voltage is applied to the gate electrode, as will be described later with reference to FIG. 4. As long as it is an insulating film that can provide an appropriate voltage drop so as to have distinct turn-on voltages, it may be an organic/inorganic composite film different from the first barrier layer 140, or an organic or inorganic film.
제2 Te 액티브층 형성 단계(S140)Second Te active layer forming step (S140)
제2 배리어층(160) 상에 제2 Te 액티브층(170)이 증착될 수 있다. 제2 Te 액티브층은 앞서 설명한 제1 Te 액티브층과 거의 동일한 방법(S120)에 의해 형성할 수 있으므로, 구체적인 설명을 생략하기로 한다.A second Te active layer 170 may be deposited on the second barrier layer 160. Since the second Te active layer can be formed by almost the same method (S120) as the first Te active layer described above, detailed description will be omitted.
본 발명의 일 실시예에 따른 Te 액티브층들(150, 170) 중 적어도 하나의 액티브층은 도 13의 TEM 사진에서 확인되는 바와 같이, 비정질 영역(Amorphous Region) 및 상기 비정질 영역에 의하여 둘러싸이는 복수의 결정립들 혹은 결정질 영역들을 포함하는 막일 있다. 다시 말해서, 상기 액티브층 내에는, 비정질 영역 혹은 비정질 매트릭스 내에 결정질 영역이 아일랜드 형상(island shape)으로 불규칙하게 분산되어 배치될 수 있다. 상기 결정질 영역은 대략 구의 형태를 나타낼 수 있다. 상기 비정질 영역 혹은 비정질 매트릭스 및 결정질 영역 모두 Te이되, 원자 배열 상태만 달리하는 것일 수 있다.As confirmed in the TEM image of FIG. 13, at least one of the Te active layers 150 and 170 according to an embodiment of the present invention has an amorphous region and a plurality of regions surrounded by the amorphous region. There is a film containing grains or crystalline regions. In other words, in the active layer, an amorphous region or a crystalline region within an amorphous matrix may be arranged irregularly distributed in an island shape. The crystalline region may have an approximately spherical shape. The amorphous region or both the amorphous matrix and the crystalline region may be Te, but only the atomic arrangement state may be different.
상기 결정질 영역 각각은 나노 사이즈로 이루어진 나노 결정(nanocrystal)으로, 양자 구속 효과(quantum confinement effect)를 가질 수 있다. 구체적으로 상기 결정질 영역은 수 nm의 크기 예를 들어, 10 nm 이하의 직경 일 예로서, 3 내지 8nm 더 구체적으로는 4 내지 6nm의 직경을 가질 수 있다. 또한, 결정질 영역들 사이의 평균 간격 또한 수 nm일 수 있으나, 결정질 영역의 직경 대비 작을 수 있다. 이러한 결정질 영역은 면내 X축 방향 및 Y축 방향, 그리고 두께 방향 즉 Z축 방향으로 양자 구속 효과를 제공할 수 있다. 다시 말해서, 결정질 영역 나아가, Te 액티브층은 3축 방향으로 양자 구속 효과를 제공할 수 있다. Each of the crystalline regions is a nanocrystal of nano size and may have a quantum confinement effect. Specifically, the crystalline region may have a size of several nm, for example, a diameter of 10 nm or less, for example, 3 to 8 nm, and more specifically, 4 to 6 nm. Additionally, the average spacing between crystalline regions may also be several nm, but may be smaller than the diameter of the crystalline region. This crystalline region can provide a quantum confinement effect in the in-plane X-axis and Y-axis directions, and in the thickness direction, that is, the Z-axis direction. In other words, the crystalline region and the Te active layer can provide a quantum confinement effect in three axes.
상기 결정질 영역들은 상기 액티브층(150, 170)의 두께 방향으로 단일층(1개의 층)으로 배열되거나 혹은 다수층 적층될 수도 있다.The crystalline regions may be arranged as a single layer (one layer) in the thickness direction of the active layers 150 and 170, or may be stacked in multiple layers.
이러한 Te 액티브층(150, 170) 내의 비정질 영역은 수많은 편재 상태(localized state)들을 가질 수 있다. 이와 달리, Te 액티브층 내의 결정질 영역은 상기 비정질 영역의 편재 상태들 보다 적은 소수의 이격화된 편재 상태(discrete localized state)들을 가질 수 있다. 이 경우, 상기 비정질 영역이 가지는 편재된 에너지 상태들 중 특정 에너지 상태와 상기 결정질 영역이 가지는 편재된 에너지 상태들 중 특정 에너지 상태가 서로 공명 에너지 매칭(resonant energy matching)을 이룰 수 있다. 상기 공명 에너지 매칭에 의한 하이브리드화(hybridization)는 양자화된 전도성 상태(quantized conduction state)를 제공할 수 있다. 상기 양자화된 전도성 상태는 불연속적인 전도성 상태를 제공하고, 또한 상기 양자화된 전도성 상태에서는 제한된 전류 이동을 제공할 수 있다. The amorphous region within the Te active layers 150 and 170 may have numerous localized states. In contrast, the crystalline region within the Te active layer may have fewer discrete localized states than the localized states of the amorphous region. In this case, a specific energy state among the localized energy states of the amorphous region and a specific energy state among the localized energy states of the crystalline region may achieve resonance energy matching. Hybridization by matching the resonance energy can provide a quantized conduction state. The quantized conductive state may provide a discontinuous conductive state and may also provide limited current movement in the quantized conductive state.
도 4는 도 1을 참조하여 설명한 멀티레벨소자의 전달특성을 나타낸 그래프이다. 도 5, 도 6, 및 도 7은 도 1을 참조하여 설명한 멀티레벨소자의 동작 단계별 특징을 설명하기 위한 단면도들이다. 후술하는 것을 제외하고는 앞서 설명한 부분을 참고하기로 한다.FIG. 4 is a graph showing the transfer characteristics of the multi-level device described with reference to FIG. 1. FIGS. 5, 6, and 7 are cross-sectional views for explaining characteristics of each stage of operation of the multi-level device described with reference to FIG. 1. Except as described later, the parts described above will be referred to.
도 4 및 도 5를 참조하면, 소오스 전극(180)에 그라운드 전압(VS)가 인가된 상태에서 드레인 전극(185)에 드레인 전압(VD)이 그리고 게이트 전극(120)에 제1 문턱전압 혹은 제1 turn-on 전압(Vth1) 이하의 전압이 인가될 때, 상기 제1 Te 액티브층(150) 내에 채널을 형성할 수 있을 정도로 정공이 충분히 축적됨에 따라 상기 제1 Te 액티브층(150)은 활성화 즉, turn-on 될 수 있다. 이에 따라, 상기 소스 전극(180) 및 상기 드레인 전극(185) 사이에는 전류(ID)가 흐를 수 있다. Referring to FIGS. 4 and 5 , while the ground voltage (V S ) is applied to the source electrode 180, the drain voltage (V D ) is applied to the drain electrode 185 and the first threshold voltage is applied to the gate electrode 120. Alternatively, when a voltage lower than the first turn-on voltage (V th1 ) is applied, holes are accumulated sufficiently to form a channel in the first Te active layer 150, thereby forming the first Te active layer 150. ) can be activated, that is, turned on. Accordingly, current I D may flow between the source electrode 180 and the drain electrode 185.
구체적으로, 상기 소스 전극(180)에서 정공이 상기 제2 Te 액티브층(170)을 지나 제2 배리어층(160)을 터널링(tunneling)한 뒤, 상기 제1 Te 액티브층(150)을 따라 흐를 수 있다. 상기 제1 Te 액티브층(150)을 흐른 정공은 다시 상기 제2 배리어층(160)을 터널링한 후 상기 제2 Te 액티브층(170)을 지나 상기 드레인 전극(185)으로 제공될 수 있다. Specifically, holes from the source electrode 180 pass through the second Te active layer 170, tunnel through the second barrier layer 160, and then flow along the first Te active layer 150. You can. Holes flowing through the first Te active layer 150 may tunnel through the second barrier layer 160 and then pass through the second Te active layer 170 to be provided to the drain electrode 185.
게이트 전극(120)에 인가되는 전압이 제1 게이트 전압 범위(R1) 내에서 서서히 음의 방향으로 증가함에 따라, 상기 제1 Te 액티브층(150) 내에 흐르는 전류의 절대값 또한 증가할 수 있다. 즉, 제1 게이트 전압 범위(R1) 내에서 게이트 전압의 변화량에 대한 상기 액티브 구조체(135)를 흐르는 전류 즉, 소스/드레인 전극 간 전류의 변화량의 비는 제1 기울기를 가질 수 있다.As the voltage applied to the gate electrode 120 gradually increases in the negative direction within the first gate voltage range R1, the absolute value of the current flowing in the first Te active layer 150 may also increase. That is, the ratio of the amount of change in the current flowing through the active structure 135, that is, the amount of change in the current between the source and drain electrodes, to the amount of change in the gate voltage within the first gate voltage range R1 may have a first slope.
이 때, 제2 Te 액티브층(170)은 비 활성화 즉, turn-off 상태일 수 있는데, 이는 제1 게이트 전압 범위(R1) 내에서 게이트 전극(120)에 인가되는 전압이 제1 Te 액티브층(150)을 흐르는 전류에 의하여 차폐되고(shielding effect), 및/또는 배리어층(160)을 통한 지연 혹은 전압강하에 의해 감소되어, 제2 Te 액티브층(170)에 미치는 전압의 실제 세기가 제2 Te 액티브층(170)을 활성화시키기에 충분하지 않기 때문이다. 이를 위해, 배리어층(160)은 적절한 두께 및/또는 유전상수를 가질 수 있다. 배리어층(160)의 적절한 두께는 게이트 전극(120)에 인가되는 전압 범위 등 여러가지 파라미터에 의해 영향을 받을 수 있으나, 일 예로서, 5 내지 수십 nm, 일 예로서 6 내지 20nm, 7 내지 15nm, 또는 8 내지 12nm일 수 있다.At this time, the second Te active layer 170 may be in an inactive state, that is, in a turn-off state, which means that the voltage applied to the gate electrode 120 within the first gate voltage range (R1) is the first Te active layer. It is shielded by the current flowing through 150 (shielding effect) and/or is reduced by delay or voltage drop through the barrier layer 160, so that the actual intensity of the voltage applied to the second Te active layer 170 is the second Te active layer 170. This is because it is not sufficient to activate the 2 Te active layer 170. To this end, the barrier layer 160 may have an appropriate thickness and/or dielectric constant. The appropriate thickness of the barrier layer 160 may be influenced by various parameters such as the voltage range applied to the gate electrode 120, but for example, 5 to several tens of nm, for example 6 to 20 nm, 7 to 15 nm, Or it may be 8 to 12 nm.
도 4 및 도 6를 참조하면, 게이트 전극(120)에 인가되는 전압이 음의 방향으로 더 증가할 때 상기 액티브 구조체(135)를 흐르는 전류 즉, 소스/드레인 전극 사이에 흐르는 전류 크기가 제1 게이트 전압 범위(R1)에서의 상기 제1 기울기보다 적은 제2 기울기로 변할 수 있다. 이 범위를 제2 게이트 전압 범위(R2)로 명명하기로 하며, 제2 게이트 전압 범위(R2)에 진입할 때의 게이트 전압을 포화전압(Vsat)로 명명하기로 한다. Referring to FIGS. 4 and 6 , when the voltage applied to the gate electrode 120 further increases in the negative direction, the current flowing through the active structure 135, that is, the magnitude of the current flowing between the source/drain electrodes is first. The second slope may be changed to be less than the first slope in the gate voltage range R1. This range will be referred to as the second gate voltage range (R2), and the gate voltage when entering the second gate voltage range (R2) will be referred to as the saturation voltage (Vsat).
구체적으로, 제2 게이트 전압 범위(R2) 내에서 소스/드레인 전극(180, 185) 사이에 흐르는 전류 크기는 거의 일정 즉, 일 예에서, 제2 기울기는 거의 0일 수 있다. 이는 제2 게이트 전압 범위(R2) 내에서는, 상기 제1 Te 액티브층(150)만 turn-on 상태일 수 있고, 앞서 설명한 바와 같은 차폐 효과 및/또는 전압 강하에 의해 제2 Te 액티브층(170)은 turn-off 상태이며, 상기 제1 Te 액티브층(150)을 흐르는 전류의 양이 거의 포화(saturation) 되었음을 의미할 수 있다. 즉, 제2 게이트 전압 범위(R2)는 게이트 전압의 절대값이 증가하더라도 전류가 거의 일정하게 유지된다는 점에서 중개(intermediate) 전압 범위로 이해될 수 있다. Specifically, the magnitude of the current flowing between the source/drain electrodes 180 and 185 within the second gate voltage range R2 is substantially constant, that is, in one example, the second slope may be approximately 0. This means that within the second gate voltage range R2, only the first Te active layer 150 may be in a turn-on state, and the second Te active layer 170 may be in a turn-on state due to the shielding effect and/or voltage drop as described above. ) is a turn-off state, which may mean that the amount of current flowing through the first Te active layer 150 is almost saturated. In other words, the second gate voltage range R2 can be understood as an intermediate voltage range in that the current remains almost constant even if the absolute value of the gate voltage increases.
도 4 및 도 7을 참조하면, 게이트 전극(120)에 인가되는 전압이 음의 방향으로 더 증가하여 제2 문턱전압 혹은 제2 turn-on 전압(Vth2)이하의 전압이 인가될 때, 상기 제2 Te 액티브층(170) 내에도 채널을 형성할 수 있을 정도로 정공이 충분히 축적됨에 따라 상기 제2 Te 액티브층(170) 또한 활성화가 즉, turn-on 될 수 있다. 즉, 제2 turn-on 전압(Vth2)이하의 전압범위 즉, 제3 게이트 전압 범위(R3) 내에서는 상기 제1 및 제2 게이트 전압 범위(R1, R2)과 달리, 제1 및 제2 Te 액티브층(150, 170)이 모두 활성화된 상태이기 때문에, 제1 게이트 전압 범위(R1) 혹은 제2 게이트 전압 범위(R2) 보다 많은 전류가 상기 소스 및 드레인 전극(180, 185) 사이에 흐를 수 있다. 상기 제3 게이트 전압 범위(R3) 내에서 게이트 전압의 절대값이 증가함에 따라, 상기 소스 및 상기 드레인 전극(180, 185) 사이에 흐르는 전류의 절대값은 제3 기울기로 증가할 수 있다. 즉, 제3 게이트 전압 범위(R3) 내의 게이트 전압 증가에 따른 전류 증가의 비는 제3 기울기로 증가할 수 있다.Referring to FIGS. 4 and 7, when the voltage applied to the gate electrode 120 increases in the negative direction and a voltage lower than the second threshold voltage or the second turn-on voltage (V th2 ) is applied, the As holes accumulate sufficiently to form a channel in the second Te active layer 170, the second Te active layer 170 may also be activated, that is, turned on. That is, in the voltage range below the second turn-on voltage (V th2 ), that is, within the third gate voltage range (R3), unlike the first and second gate voltage ranges (R1, R2), the first and second Because the Te active layers 150 and 170 are all activated, a current greater than the first gate voltage range (R1) or the second gate voltage range (R2) flows between the source and drain electrodes (180 and 185). You can. As the absolute value of the gate voltage increases within the third gate voltage range R3, the absolute value of the current flowing between the source and drain electrodes 180 and 185 may increase with a third slope. That is, the ratio of current increase according to the increase in gate voltage within the third gate voltage range R3 may increase with the third slope.
제3 게이트 전압 범위(R3)의 게이트 전압이 인가되는 경우, 도 7에 도시된 바와 같이, 필드 침투(field penetration)에 의하여 게이트 전압이 제2 Te 액티브층(170)에 미치게 된다. 이에 따라 제2 액티브층(170)이 turn-on 될 수 있다. When a gate voltage in the third gate voltage range R3 is applied, as shown in FIG. 7, the gate voltage is applied to the second Te active layer 170 due to field penetration. Accordingly, the second active layer 170 may be turned on.
정리하면, 상기 제1 게이트 전압 범위(R1)의 게이트 전압이 게이트 전극(120)에 인가되면, 제1 Te 액티브층(150)만 활성화되고, 제2 Te 액티브층(170)은 활성화되지 못할 수 있다. 이어서 상기 제1 게이트 전압 범위(R2) 보다 음의 방향으로 큰 제2 게이트 전압 범위(R2)의 게이트 전압이 인가되면, 제1 Te 액티브층(150)의 활성화 상태는 유지되되, 전류 이동은 포화 상태에 이를 수 있다. 또한 이 상태에서 제2 Te 액티브층(170)은 여전히 비 활성 상태일 수 있다. 이 후 상기 제2 게이트 전압 범위(R2)보다 음의 방향으로 큰 제3 게이트 전압 범위(R3)의 게이트 전압이 인가되면, 제1 및 제2 Te 액티브층(150, 170) 모두 활성화될 수 있다. In summary, when a gate voltage in the first gate voltage range (R1) is applied to the gate electrode 120, only the first Te active layer 150 may be activated, and the second Te active layer 170 may not be activated. there is. Subsequently, when a gate voltage of a second gate voltage range (R2) greater in the negative direction than the first gate voltage range (R2) is applied, the activated state of the first Te active layer 150 is maintained, but the current movement is saturated. state can be reached. Also, in this state, the second Te active layer 170 may still be in an inactive state. Afterwards, when the gate voltage of the third gate voltage range (R3), which is greater in the negative direction than the second gate voltage range (R2), is applied, both the first and second Te active layers 150 and 170 may be activated. .
이에 따라 본 발명의 일 실시 예에 따른 멀티레벨 소자는 복수의 turn-on 전압 즉, 문턱 전압을 가질 수 있음에 따라 멀티레벨 전도도를 제공할 수 있다. 나아가, 본 발명의 일 실시예에 따른 멀티레벨 소자는 기존의 소자에서는 발생하지 않는 제2 게이트 전압 범위, 즉, 게이트 전압이 증가하더라도 전류의 크기 변화가 적거나 없는 범위를 가질 수 있으므로, 멀티레벨 전도도를 안정적으로 제공할 수 있다. 다시 말해서, 제1 게이트 전압 범위(R1)에 의한 제1 turn on 전압과 제3 게이트 전압 범위(R3)에 의한 제2 turn on 전압이 명확히 구분될 수 있는 것이다. 따라서, 게이트 전압의 동작 마진(operating margin)을 넓게 하더라도 에러(error) 발생율을 줄일 수 있다.Accordingly, the multi-level device according to an embodiment of the present invention can provide multi-level conductivity by having a plurality of turn-on voltages, that is, threshold voltages. Furthermore, the multi-level device according to an embodiment of the present invention may have a second gate voltage range that does not occur in existing devices, that is, a range in which there is little or no change in the size of the current even if the gate voltage increases, so the multi-level device It can provide stable conductivity. In other words, the first turn on voltage based on the first gate voltage range R1 and the second turn on voltage based on the third gate voltage range R3 can be clearly distinguished. Therefore, even if the operating margin of the gate voltage is widened, the error occurrence rate can be reduced.
상술한 내용을 정리하면, 본 발명의 일 실시 예에 따른 멀티레벨 소자는 도 4에 도시된 바와 같이, 게이트 전압의 스윕(sweep)에도 불구하고 전류 크기에는 변화가 없는 제2 게이트 전압 범위(R2)를 가진다. 즉, 제2 게이트 전압 범위(R2)는 제1 및 제3 게이트 전압 범위에서, 제1 및 제3 게이트 전압 범위를 확연히 구분할 수 있다. 이는 제2 게이트 전압 범위(R2)에 의하여 멀티레벨 전도도 특성이 안정적으로 제공됨을 의미한다. To summarize the above, the multi-level device according to an embodiment of the present invention has a second gate voltage range (R2) in which the current magnitude does not change despite the sweep of the gate voltage, as shown in FIG. ) has. That is, the second gate voltage range R2 can clearly distinguish between the first and third gate voltage ranges. This means that multi-level conductivity characteristics are stably provided by the second gate voltage range (R2).
본 발명의 일 실시예에서는 상기 제2 게이트 전압 범위(R2)에서 게이트 전압이 증가하더라도 전류의 크기 변화가 거의 없을 수 있다. 구체적으로, 게이트 전압증가시 전류의 크기변화를 선형 스케일로 측정하더라도 게이트 전압에 대한 전류크기의 기울기는 0일 수 있다. 이 경우, 멀티레벨 전도도 특성은 매우 안정적으로 제공될 수 있다. 이러한 특성은 앞서 설명한 바와 같이 상기 액티브층(150, 170)이 미정질 매트릭스 내에 나노결정이 분산된 형태를 가지고 있어, 이 나노결정이 3축 방향으로 양자구속효과를 제공하는 점과, 상기 비정질 매트릭스가 가지는 편재된 에너지 상태들 중 특정 에너지 상태와 상기 나노결정이 가지는 편재된 에너지 상태들 중 특정 에너지 상태가 서로 공명 에너지 매칭(resonant energy matching)을 이뤄 상기 공명 에너지 매칭에 의한 하이브리드화(hybridization)로 인해 양자화된 전도성 상태(quantized conduction state)를 제공하기 때문에 상기 액티브층(150, 170) 내에서 전류 이동이 제한되기 때문으로 이해되었다.In one embodiment of the present invention, there may be little change in the size of the current even if the gate voltage increases in the second gate voltage range (R2). Specifically, even if the change in current size when the gate voltage increases is measured on a linear scale, the slope of the current size with respect to the gate voltage may be 0. In this case, multilevel conductivity characteristics can be provided very stably. As previously explained, the active layers 150 and 170 have nanocrystals dispersed within a microcrystalline matrix, and these nanocrystals provide a quantum confinement effect in three axes, and the amorphous matrix A specific energy state among the localized energy states that the nanocrystal has and a specific energy state among the localized energy states that the nanocrystal has resonate with each other, resulting in hybridization by the resonant energy matching. It was understood that current movement within the active layers 150 and 170 is limited because they provide a quantized conduction state.
도 8은 본 발명의 다른 실시예에 따른 멀티레벨 소자를 나타낸 단면도이고, 도 9는 도 8에 따른 멀티레벨 소자의 전달특성을 나타낸 그래프이다. 본 실시예에 따른 소자에 후술하는 것을 제외하고는 위에서 설명한 내용이 적용될 수 있다.FIG. 8 is a cross-sectional view showing a multi-level device according to another embodiment of the present invention, and FIG. 9 is a graph showing the transfer characteristics of the multi-level device according to FIG. 8. The content described above can be applied to the device according to this embodiment, except as described later.
도 8 및 도 9를 참조하면, 멀티레벨 소자는 도 1을 참조하여 설명한 제2 Te 액티브층(170) 상에 추가적으로 제3 배리어층(172)을 더 포함할 수 있다. 이 경우, 상기 소스 및 드레인 전극(180, 185)은 상기 제3 배리어층(172)과 접촉할 수 있다. 다시 말해, 상기 소스 및 드레인 전극(180, 185)은 제1 배리어층(140), 제1 Te 액티브층(150), 제2 배리어층(160), 제2 Te 액티브층(170)과는 접촉하지 않을 수 있다. Referring to FIGS. 8 and 9 , the multi-level device may further include a third barrier layer 172 on the second Te active layer 170 described with reference to FIG. 1 . In this case, the source and drain electrodes 180 and 185 may contact the third barrier layer 172. In other words, the source and drain electrodes 180 and 185 are in contact with the first barrier layer 140, the first Te active layer 150, the second barrier layer 160, and the second Te active layer 170. You may not.
상기 소스 및 드레인 전극(180, 185)이 상기 제3 배리어층(172)과 접촉하기 때문에, 제1 게이트 전압 범위 내지 제4 게이트 전압 범위(R1 내지 R4)가 제공될 수 있다. 즉, 상기 제2 Te 액티브층(170)도 제2 및 제3 배리어층(160, 172)에 의하여 양자화된 전도성 상태를 가지는 양자 우물을 제공할 수 있다. 이에 따라, 제4 게이트 전압 범위(R4)에서 게이트 전압이 음의 방향으로 증가하더라도 소스 및 드레인 전극(180, 185) 간의 전류는 일정하게 유지될 수 있다.Because the source and drain electrodes 180 and 185 are in contact with the third barrier layer 172, a first to fourth gate voltage range (R1 to R4) can be provided. That is, the second Te active layer 170 can also provide a quantum well having a conductive state quantized by the second and third barrier layers 160 and 172. Accordingly, even if the gate voltage increases in the negative direction in the fourth gate voltage range R4, the current between the source and drain electrodes 180 and 185 may be maintained constant.
도 10은 본 발명의 다른 실시예에 따른 멀티레벨 소자를 나타낸 단면도이고, 도 11은 도 10에 따른 멀티레벨 소자의 전달특성을 나타낸 그래프이다. 본 실시예에 따른 소자에 후술하는 것을 제외하고는 위에서 설명한 내용이 적용될 수 있다.FIG. 10 is a cross-sectional view showing a multi-level device according to another embodiment of the present invention, and FIG. 11 is a graph showing the transfer characteristics of the multi-level device according to FIG. 10. The content described above can be applied to the device according to this embodiment, except as described later.
도 10 및 도 11을 참조하면, 멀티레벨 소자는 도 8을 참조하여 설명한 제3 배리어층(172) 상에 제3 Te 액티브층(174)을 더 포함할 수 있다. 또한 상기 소스 및 드레인 전극(180, 185)은 제3 Te 액티브층(174)과 접촉할 수 있다. 즉, 상기 소스 및 드레인 전극(180, 185)은 제1 배리어층(140), 제1 Te 액티브층(150), 제2 배리어층(160), 제2 Te 액티브층(170) 및 제3 배리어층(172)과는 접촉하지 않을 수 있다. 제1 Te 액티브층(150) 및 제2 Te 액티브층(170), 나아가 제3 Te 액티브층(170)은 모두 도 1, 도 2, 및 도 3을 참조하여 설명한 액티브층과 동일할 수 있다.Referring to FIGS. 10 and 11 , the multi-level device may further include a third Te active layer 174 on the third barrier layer 172 described with reference to FIG. 8 . Additionally, the source and drain electrodes 180 and 185 may contact the third Te active layer 174. That is, the source and drain electrodes 180 and 185 include the first barrier layer 140, the first Te active layer 150, the second barrier layer 160, the second Te active layer 170, and the third barrier. There may be no contact with layer 172. The first Te active layer 150, the second Te active layer 170, and the third Te active layer 170 may all be the same as the active layers described with reference to FIGS. 1, 2, and 3.
본 실시예에서는 제3 Te 액티브층(174)이 추가로 제공되기 때문에, 제1 게이트 전압 범위 내지 제5 게이트 전압 범위(R1 내지 R5)가 제공될 수 있다. 즉, 상기 제2 및 제4 게이트 전압 범위(R2, R4)에서, 양자화된 전도성 상태에 의한 포화 전류가 발생할 수 있고, 상기 제5 게이트 전압 범위(R5)에서 제3 Te 액티브층(174)과 소스/드레인 전극(180, 185)의 접촉에 의하여 전류는 증가할 수 있다.In this embodiment, since the third Te active layer 174 is additionally provided, a first to fifth gate voltage range (R1 to R5) can be provided. That is, in the second and fourth gate voltage ranges (R2, R4), saturation current due to a quantized conductive state may occur, and in the fifth gate voltage range (R5), the third Te active layer 174 and The current may increase by contact with the source/drain electrodes 180 and 185.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.Below, a preferred experimental example (example) is presented to aid understanding of the present invention. However, the following experimental examples are only intended to aid understanding of the present invention, and the present invention is not limited by the following experimental examples.
멀티레벨 소자 제조예 1 Multi-level device manufacturing example 1
300nm 두께의 실리콘 웨이퍼를 기판으로 준비하고, 실리콘 웨이퍼 상에 섀도우 마스크를 사용한 열기상증착법을 사용하여 70nm 두께의 알루미늄 게이트 전극을 증착하였다. A 300 nm thick silicon wafer was prepared as a substrate, and a 70 nm thick aluminum gate electrode was deposited on the silicon wafer using thermal vapor deposition using a shadow mask.
게이트 전극 상에 게이트 절연막으로서, 산화 알루미늄(Al2O3)을 증착하였다. Al2O3층은 알루미늄 전구체인 트리에틸알루미늄 (trimethylaluminum (TMA), Aldrich, 97%)과 캐리어 가스인 아르곤의 혼합가스 제공단계, 퍼지 가스인 아르곤 제공단계, 산화제인 H2O와 캐리어 가스인 아르곤의 혼합가스 제공단계, 및 퍼지 가스인 아르곤 제공단계를 구비하는 단위 사이클을 반복하여 형성하였다. As a gate insulating film, aluminum oxide (Al 2 O 3 ) was deposited on the gate electrode. The Al 2 O 3 layer includes a step of providing a mixed gas of triethyl aluminum (TMA), Aldrich, 97%, an aluminum precursor, and argon, a carrier gas, a step of providing argon, a purge gas, and H 2 O, an oxidizing agent, and a carrier gas. A unit cycle including a step of providing a mixed gas of argon and a step of providing argon as a purge gas was formed by repeating it.
상기 게이트 절연막인 Al2O3층 상에 제1 배리어층을 증착하였다. 이를 위하여 TMA 소스 가스와 아르곤의 혼합가스를 2초간 20도의 온도에서 제공하고, 아르곤 퍼지 가스를 20초간 제공하고, 유기전구체인 4MP (4-mercaptophenol)와 캐리어 가스인 아르곤의 혼합가스를 20초간 75도의 온도에서 제공하고, 아르곤 퍼지 가스를 200초간 제공하는 단위 사이클을 20회 진행하여, 약 10nm 두께의 제1 배리어층으로 Al-DMP 층을 증착하였다.A first barrier layer was deposited on the Al 2 O 3 layer that was the gate insulating film. For this purpose, a mixed gas of TMA source gas and argon is provided at a temperature of 20 degrees for 2 seconds, an argon purge gas is provided for 20 seconds, and a mixed gas of 4MP (4-mercaptophenol), an organic precursor, and argon, a carrier gas, is provided at 75° C. for 20 seconds. The Al-DMP layer was deposited as a first barrier layer with a thickness of about 10 nm by performing 20 unit cycles of providing argon purge gas at a temperature of 100 degrees Celsius and providing argon purge gas for 200 seconds.
상기 제1 배리어층 상에 증발법을 사용하여 약 80도에서 약 5nm의 Te막을 증착하여 제1 Te 액티브층을 형성하였다. 이 후, 상기 제1 Te 액티브층 상에 상기 제1 배리어층 형성방법과 동일한 방법으로 제2 배리어층을 형성한 후, 제2 배리어층 상에 제1 Te 액티브층 형성방법과 동일한 방법으로 제2 Te 액티브층을 형성하였다.A Te film of about 5 nm was deposited on the first barrier layer at about 80 degrees using an evaporation method to form a first Te active layer. Afterwards, a second barrier layer is formed on the first Te active layer by the same method as the first barrier layer formation method, and then a second barrier layer is formed on the second barrier layer by the same method as the first Te active layer formation method. A Te active layer was formed.
이 후 섀도우 마스크를 사용한 열기상증착법을 사용하여 70nm 두께의 니켈 패턴들을 형성하여 소스 및 드레인 전극을 형성하였다.Afterwards, nickel patterns with a thickness of 70 nm were formed using thermal vapor deposition using a shadow mask to form source and drain electrodes.
멀티레벨 소자 제조예들 2 내지 4Multilevel device manufacturing examples 2 to 4
제1 Te 액티브층과 제2 Te 액티브층을 6nm (제조예 2), 7nm (제조예 3), 또는 8nm (제조예 4)로 형성한 것을 제외하고는 멀티레벨 소자 제조예 1과 동일한 방법을 사용하여 멀티레벨 소자를 제조하였다.The same method as multi-level device manufacturing example 1 was performed except that the first Te active layer and the second Te active layer were formed to be 6nm (Preparation Example 2), 7nm (Preparation Example 3), or 8nm (Preparation Example 4). A multilevel device was manufactured using this method.
도 12는 멀티레벨 소자 제조예 1의 진행 중 얻어진 5nm의 두께로 형성된 Te 액티브층에 대한 X-선 회절 그래프이다. X-선 회절 실험은 Rigaku 사의 Smartlab (모델명)을 사용하여 진행하였으며, GI-XRD 분석법을 활용하였고, 10-70°의 각도범위로 진행하되 0.05°씩 측정하였고, 입사각은 0.5°였고, 스캔 스피드는 3°/min이었으며, 타겟은 Cu-Kα(wavelength = 1.5405Å 45kV/200mA)였다.Figure 12 is an X-ray diffraction graph of a Te active layer formed with a thickness of 5 nm obtained during multi-level device manufacturing example 1. The X-ray diffraction experiment was conducted using Rigaku's Smartlab (model name), using the GI-XRD analysis method, conducted in an angle range of 10-70°, measured in increments of 0.05°, the angle of incidence was 0.5°, and the scan speed was was 3°/min, and the target was Cu-Kα (wavelength = 1.5405Å 45kV/200mA).
도 12를 참조하면, Te 액티브층은 [101] 피크강도에 대한 [100] 피크강도의 비 즉, I[100]/[101]가 0.5 이상 0.7 미만 구체적으로 0.6 이상 0.65 미만 더 구체적으로는 0.625인 것으로 나타났고, [102] 피크강도가 [110] 피크강도 대비 2배 이상인 것으로 나타났다. Referring to FIG. 12, the Te active layer has a ratio of [100] peak intensity to [101] peak intensity, that is, I [100]/[101] is 0.5 or more and less than 0.7, specifically 0.6 or more and less than 0.65, more specifically 0.625. It was found that the [102] peak intensity was more than twice that of the [110] peak intensity.
도 13은 멀티레벨 소자 제조예 4의 진행 중 얻어진 8nm의 두께로 형성된 Te 액티브층의 단면을 촬영한 TEM (Transmission Electron Microscope) 이미지이다.Figure 13 is a TEM (Transmission Electron Microscope) image of a cross-section of a Te active layer formed with a thickness of 8 nm obtained during multi-level device Manufacturing Example 4.
도 13을 참조하면, Te 액티브층은 약 8nm의 두께를 가지며, 비정질 Te 매트릭스 내에 약 0.75nm의 직경을 갖는 결정입자들이 단층으로 배열된 것을 알 수 있다. 이 때, 결정입자들은 서로 다른 결정방향을 가지고, 서로 접하는 그레인 바운더리를 형성하지 않아 결정입자들 사이에는 비정질 매트릭스가 존재함을 알 수 있다.Referring to FIG. 13, it can be seen that the Te active layer has a thickness of about 8 nm, and crystal particles with a diameter of about 0.75 nm are arranged in a single layer within the amorphous Te matrix. At this time, the crystal particles have different crystal directions and do not form grain boundaries that contact each other, indicating that an amorphous matrix exists between the crystal particles.
도 14 내지 도 17은 멀티레벨소자 제조예들 1 내지 4에 따라 제조된 멀티레벨 소자의 전달특성을 나타낸 ID-VG 그래프들이다. 도 14 내지 도 17의 (a)에는 드레인 전류(ID)가 선형스케일로 표현되어 있고, (b)에는 드레인 전류(ID)가 로그스케일로 표현되어 있다.Figures 14 to 17 are ID-VG graphs showing the transfer characteristics of multi-level devices manufactured according to multi-level device manufacturing examples 1 to 4. In Figures 14 to 17 (a), the drain current (ID) is expressed in a linear scale, and in (b), the drain current (ID) is expressed in a logarithmic scale.
도 14 내지 도 17을 참조하면, 멀티레벨소자 제조예들 1 내지 4에 따라 제조된 멀티레벨 소자들은 하기 표 1과 같은 특성을 나타낸 것으로 확인되었다.Referring to Figures 14 to 17, it was confirmed that the multi-level devices manufactured according to multi-level device manufacturing examples 1 to 4 showed the characteristics shown in Table 1 below.
전압 범위intermediate
voltage range
도 14 내지 도 17, 및 표 1을 참조하면, 멀티레벨소자 제조예들 1 내지 3에 따른 멀티레벨소자의 경우, 드레인 전류(ID)가 선형스케일로 표현되는 경우(도 14 내지 도 16의 (a))에도, 제1 Vth와 제2 Vth 사이에 드레인 전류의 증가가 거의 없는 혹은 전류증가가 없는 중개(intermediate) 전압 범위를 나타내는 것을 알 수 있다. Referring to FIGS. 14 to 17 and Table 1, in the case of multi-level devices according to multi-level device manufacturing examples 1 to 3, when the drain current (ID) is expressed in a linear scale (in FIGS. 14 to 16 ( In a)), it can be seen that there is little increase in drain current or an intermediate voltage range in which there is no increase in current between the first Vth and the second Vth.
그러나, Te 액티브층의 두께가 8 nm인 경우, 제1 Vth와 제2 Vth 사이에 드레인 전류의 증가가 지속적으로 나타나, 완벽한 중개(intermediate) 전압 범위는 나타내지 못함을 알 수 있다.However, when the thickness of the Te active layer is 8 nm, the drain current continues to increase between the first Vth and the second Vth, so it can be seen that a perfect intermediate voltage range is not shown.
이러한 결과로부터, Te 멀티레벨 소자의 Te 액티브층의 두께가 5 내지 7nm인 경우, 소자는 서로 다른 전류 레벨이 거의 완벽히 구별되는 우수한 멀티레벨 특성을 나타내는 것을 알 수 있다.From these results, it can be seen that when the thickness of the Te active layer of the Te multi-level device is 5 to 7 nm, the device exhibits excellent multi-level characteristics in which different current levels are almost completely distinguished.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.Above, the present invention has been described in detail with preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes can be made by those skilled in the art within the technical spirit and scope of the present invention. This is possible.
Claims (13)
상기 게이트 전극에 중첩하는 제1 Te 액티브층, 제2 Te 액티브층, 및 상기 제1 Te 액티브층과 상기 제2 Te 액티브층을 분리하는 배리어층을 포함하고, 상기 제1 Te 액티브층과 상기 제2 Te 액티브층은 텔루륨 원소층인 액티브 구조체; 및
상기 액티브 구조체의 양측 단부들에 각각 전기적으로 접속하는 소오스 및 드레인 전극들을 포함하되,
상기 제1 Te 액티브층에 채널을 형성시키는 문턱 전압과 상기 제2 Te 액티브층에 채널을 형성시키는 문턱 전압은 서로 다른 값을 가지고,
상기 게이트 전극에 인가되는 게이트 전압이 음의 방향으로 커질 때,
상기 제1 Te 액티브층에 채널이 형성된 후, 상기 제2 Te 액티브층에 채널이 형성되기 전에, 상기 제1 Te 액티브층에 흐르는 전류는 포화되고,
상기 텔루륨 원소층인 Te 액티브층들은 p형 반도체들이고,
상기 제1 Te 액티브층과 상기 제2 Te 액티브층은 서로에 관계없이 5 내지 7nm의 두께를 갖는 P형 멀티레벨 소자.gate electrode;
A first Te active layer overlapping the gate electrode, a second Te active layer, and a barrier layer separating the first Te active layer and the second Te active layer, and the first Te active layer and the second Te active layer. 2 Te active layer is an active structure that is a tellurium element layer; and
Includes source and drain electrodes electrically connected to both ends of the active structure, respectively,
The threshold voltage for forming a channel in the first Te active layer and the threshold voltage for forming a channel in the second Te active layer have different values,
When the gate voltage applied to the gate electrode increases in the negative direction,
After the channel is formed in the first Te active layer and before the channel is formed in the second Te active layer, the current flowing in the first Te active layer is saturated,
The Te active layers, which are the tellurium element layer, are p-type semiconductors,
The first Te active layer and the second Te active layer have a thickness of 5 to 7 nm regardless of each other.
상기 게이트 전극에 중첩하는 제1 Te 액티브층, 제2 Te 액티브층, 및 상기 제1 Te 액티브층과 상기 제2 Te 액티브층을 분리하는 배리어층을 포함하고, 상기 제1 Te 액티브층과 상기 제2 Te 액티브층은 텔루륨 원소층인 액티브 구조체; 및
상기 액티브 구조체의 양측 단부들에 각각 전기적으로 접속하는 소오스 및 드레인 전극들을 포함하되,
상기 제1 Te 액티브층에 채널을 형성시키는 문턱 전압과 상기 제2 Te 액티브층에 채널을 형성시키는 문턱 전압은 서로 다른 값을 가지고,
상기 게이트 전극에 인가되는 게이트 전압이 음의 방향으로 커질 때,
상기 게이트 전압에 대한 상기 액티브 구조체를 흐르는 전류의 비가 제1 기울기를 갖는 제1 게이트 전압 범위, 제1 기울기 대비 낮은 제2 기울기를 갖는 제2 게이트 전압 범위, 및 제2 기울기 대비 높은 제3 기울기를 갖는 제3 게이트 전압 범위로 구분되고,
상기 텔루륨 원소층인 Te 액티브층들은 p형 반도체들이고,
상기 제1 Te 액티브층과 상기 제2 Te 액티브층은 서로에 관계없이 5 내지 7nm의 두께를 갖는 P형 멀티레벨 소자.gate electrode;
A first Te active layer overlapping the gate electrode, a second Te active layer, and a barrier layer separating the first Te active layer and the second Te active layer, and the first Te active layer and the second Te active layer. 2 Te active layer is an active structure that is a tellurium element layer; and
Includes source and drain electrodes electrically connected to both ends of the active structure, respectively,
The threshold voltage for forming a channel in the first Te active layer and the threshold voltage for forming a channel in the second Te active layer have different values,
When the gate voltage applied to the gate electrode increases in the negative direction,
The ratio of the current flowing through the active structure to the gate voltage is set to a first gate voltage range having a first slope, a second gate voltage range having a second slope lower than the first slope, and a third slope higher than the second slope. It is divided into a third gate voltage range with,
The Te active layers, which are the tellurium element layer, are p-type semiconductors,
The first Te active layer and the second Te active layer have a thickness of 5 to 7 nm regardless of each other.
상기 제1 Te 액티브층과 상기 제2 Te 액티브층 중 적어도 하나의 층은 비정질 매트릭스 내에 분산된 나노결정들을 갖는 P형 멀티레벨 소자.In claim 1 or claim 2,
At least one of the first Te active layer and the second Te active layer has nanocrystals dispersed in an amorphous matrix.
상기 나노결정들은 3 내지 8nm의 직경을 갖는 P형 멀티레벨 소자.In claim 5,
The nanocrystals are P-type multilevel devices having a diameter of 3 to 8 nm.
상기 나노결정들 사이의 간격은 상기 나노결정의 직경 대비 작은 P형 멀티레벨 소자.In claim 5,
A P-type multilevel device in which the gap between the nanocrystals is smaller than the diameter of the nanocrystals.
상기 나노결정들은 상기 제1 Te 액티브층 또는 상기 제2 Te 액티브층 내에서 해당 액티브층의 두께 방향으로 단일층으로 배열된 P형 멀티레벨 소자.In claim 5,
The nanocrystals are arranged in a single layer in the first Te active layer or the second Te active layer in the thickness direction of the active layer.
상기 제2 기울기는 0인 P형 멀티레벨 소자.In claim 2,
A P-type multilevel device wherein the second slope is 0.
상기 배리어층은 제1 배리어층이고,
상기 액티브 구조체는 상기 게이트 전극과 제1 Te 액티브층 사이에 배치된 제2 배리어층을 더 포함하여,
상기 제1 Te 액티브층은 제1 배리어층과 제2 배리어층 사이에 개재되어 양자우물을 형성하는 P형 멀티레벨 소자.In claim 1 or claim 2,
The barrier layer is a first barrier layer,
The active structure further includes a second barrier layer disposed between the gate electrode and the first Te active layer,
The first Te active layer is interposed between the first barrier layer and the second barrier layer to form a quantum well.
상기 배리어층은 적어도 하나의 유기 단분자층을 구비하는 P형 멀티레벨 소자.In claim 1 or claim 2,
A P-type multilevel device wherein the barrier layer includes at least one organic monomolecular layer.
상기 배리어층이 둘 이상의 유기 단분자층들을 구비하는 경우에, 상기 유기 단분자층들 사이에 배치된 금속 원자층을 더 포함하는 P형 멀티레벨 소자.In claim 1 or claim 2,
When the barrier layer includes two or more organic monomolecular layers, the P-type multilevel device further includes a metal atomic layer disposed between the organic monomolecular layers.
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