KR102615274B1 - 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 구동 장치는 제1 노드 및 제2 노드에 인가된 전압에 대응하여 출력단으로 제1 전압 또는 제1 전압보다 더 낮은 제2 전압을 공급하기 위한 출력부, 제1 입력단 및 제2 입력단의 신호에 대응하여, 제2 노드의 전압을 제어하기 위한 제1 구동부, 제3 입력단 및 제2 노드의 전압에 대응하여, 제1 노드의 전압을 제어하기 위한 제2 구동부, 그리고 제1 노드 또는 제2 노드에 제1 전압보다 더 낮은 제3 전압을 인가하는 제1 트랜지스터를 포함한다.

Description

구동 장치 및 이를 포함하는 표시 장치{DRIVING APPARATUS AND DISPLAY DEVICE INCLUDING THE SAME}
본 개시는 구동 장치 및 이를 포함하는 표시 장치에 관한 것이다.
스마트폰(smartphone), 랩탑(laptop) 컴퓨터, 태블릿(tablet) PC 등과 같은, 실생활에 널리 이용되는 다양한 전자 기기들의 배터리 소모를 최소화하기 위한 연구가 계속되고 있다.
이러한 전자 기기들은 표시 패널을 포함할 수 있다. 표시 패널의 소비 전력을 최소화함으로써, 전자 기기들의 배터리 소모가 최소화될 수 있다. 예를 들어, 표시 패널의 소비 전력을 저감하기 위해, 표시 패널을 상대적으로 저주파수로 구동하는 저주파 구동 방식이 제안된다.
표시 패널이 저주파 구동 방식으로 구동되는 경우, 강건하고 신뢰성 확보가 가능한 구동부가 요구된다.
실시예들은 저주파 구동 시에 동일한 레벨의 신호를 상대적으로 긴 기간 동안 인가할 수 있는, 구동 장치 및 이를 포함하는 표시 장치를 제공하기 위한 것이다.
실시예들은 저주파 구동 시에 클록 신호 인가 없이도 동일한 레벨의 신호를 인가할 수 있는, 구동 장치 및 이를 포함하는 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 구동 장치는 제1 노드 및 제2 노드에 인가된 전압에 대응하여 출력단으로 제1 전압 또는 제1 전압보다 더 낮은 제2 전압을 공급하기 위한 출력부, 제1 입력단 및 제2 입력단의 신호에 대응하여, 제2 노드의 전압을 제어하기 위한 제1 구동부, 제3 입력단 및 제2 노드의 전압에 대응하여, 제1 노드의 전압을 제어하기 위한 제2 구동부, 그리고 제1 노드 또는 제2 노드에 제1 전압보다 더 낮은 제3 전압을 인가하는 제1 트랜지스터를 포함한다.
제1 입력단은 이전 스테이지의 출력단으로부터 출력된 신호 또는 시작 신호를 입력받고, 제2 입력단은 제1 클록 신호를 입력받으며, 제3 입력단은 제1 클록 신호와 동일한 주기를 가지며 위상이 서로 중첩되지 않는 제2 클록 신호를 입력받을 수 있다.
출력부는, 제1 전압과 출력단 사이에 위치하며, 게이트가 제1 노드에 연결되어 있는 제2 트랜지스터, 출력단과 제2 입력단 사이에 위치하며, 게이트가 제2 노드에 연결되어 있는 제3 트랜지스터, 제2 노드와 출력단 사이에 연결되어 있는 제1 커패시터, 그리고 제1 노드와 제1 전압 사이에 연결되어 있는 제2 커패시터를 포함할 수 있다.
제1 트랜지스터는 제1 노드와 제3 전압 사이에 위치하고, 게이트가 제4 입력단에 연결되어 있으며, 제4 입력단은 마지막 스테이지의 출력단으로부터 신호가 출력된 후에 이네이블 레벨을 갖는 홀딩 제어 신호를 입력받을 수 있다.
제1 구동부는 제3 입력단의 신호에 더 대응하여, 제2 노드의 전압을 제어하고, 제1 구동부는, 제1 입력단과 제2 노드 사이에 위치하며, 게이트가 제3 입력단에 연결되어 있는 제4 트랜지스터, 그리고 제2 노드와 제1 전압 사이에 직렬로 위치하는 제5 트랜지스터 및 제6 트랜지스터를 포함하며, 제5 트랜지스터의 게이트는 제2 입력단에 연결되어 있고, 제6 트랜지스터의 게이트는 제1 노드에 연결되어 있다.
제2 구동부는, 제1 노드와 제3 입력단 사이에 위치하며, 게이트가 제2 노드에 연결되어 있는 제7 트랜지스터, 그리고 제1 노드와 제3 전압 사이에 위치하며, 게이트가 제3 입력단에 연결되어 있는 제8 트랜지스터를 포함할 수 있다.
제1 구동부는 제3 입력단의 신호에 더 대응하여, 제2 노드의 전압을 제어하고, 제1 구동부는, 제1 입력단과 제3 노드 사이에 위치하며, 게이트가 제3 입력단에 연결되어 있는 제4 트랜지스터, 그리고 제3 노드와 제1 전압 사이에 직렬로 위치하는 제5 트랜지스터 및 제6 트랜지스터를 포함하며, 제5 트랜지스터의 게이트는 제2 입력단에 연결되어 있고, 제6 트랜지스터의 게이트는 제1 노드에 연결되어 있다.
제2 구동부는, 제1 노드와 제3 입력단 사이에 위치하며, 게이트가 제3 노드에 연결되어 있는 제7 트랜지스터, 제1 노드와 제3 전압 사이에 위치하며, 게이트가 제3 입력단에 연결되어 있는 제8 트랜지스터, 그리고 제2 노드와 제3 노드 사이에 위치하며, 게이트가 제3 전압에 연결되어 있는 제9 트랜지스터를 포함할 수 있다.
제1 입력단은 이전 스테이지의 출력단으로부터 출력된 신호 또는 시작 신호를 입력받고, 제2 입력단은 제1 클록 신호를 입력받으며, 제3 입력단은 제1 클록 신호와 동일한 주기를 가지며 위상이 서로 중첩되지 않는 제2 클록 신호를 입력받을 수 있다.
출력부는, 제1 전압과 제1 노드 사이에 위치하며, 게이트가 제2 노드에 연결되어 있는 제2 트랜지스터, 제1 전압과 출력단 사이에 위치하며, 게이트가 제1 노드에 연결되어 있는 제3 트랜지스터, 제3 전압과 출력단 사이에 위치하며, 게이트가 제2 노드에 연결되어 있는 제4 트랜지스터, 그리고 제1 노드와 제1 전압 사이에 연결되어 있는 제1 커패시터를 포함할 수 있다.
제1 트랜지스터는 제2 노드와 제3 전압 사이에 위치하고, 게이트가 제4 입력단에 연결되어 있으며, 제4 입력단은 마지막 스테이지의 출력단으로부터 신호가 출력된 후에 이네이블 레벨을 갖는 홀딩 제어 신호를 입력받을 수 있다.
제1 구동부는, 제1 입력단과 제2 노드 사이에 위치하고, 게이트가 제2 입력단에 연결되어 있는 제5 트랜지스터, 제2 입력단과 제3 노드 사이에 위치하고, 게이트가 제2 노드에 연결되어 있는 제6 트랜지스터, 그리고 제3 노드와 제3 전압 사이에 위치하고, 게이트가 제2 입력단에 연결되어 있는 제7 트랜지스터를 포함할 수 있다.
제2 구동부는, 제1 전압과 제2 노드 사이에 직렬로 위치하는 제8 트랜지스터 및 제9 트랜지스터, 제4 노드와 제2 입력단 사이에 위치하고, 게이트가 제3 노드에 연결되어 있는 제10 트랜지스터, 제4 노드와 제1 노드 사이에 위치하고, 게이트가 제2 입력단에 연결되어 있는 제11 트랜지스터, 제2 노드와 제2 입력단 사이에 연결되어 있는 제2 커패시터, 그리고 제3 노드와 제4 노드 사이에 연결되어 있는 제3 커패시터를 포함하고, 제8 트랜지스터의 게이트는 제2 입력단에 연결되어 있고, 제9 트랜지스터의 게이트는 제3 노드에 연결되어 있다.
제1 입력단은 이전 스테이지의 출력단으로부터 출력된 신호 또는 시작 신호를 입력받고, 제2 입력단은 제1 클록 신호를 입력받으며, 제3 입력단은 제1 클록 신호와 동일한 주기를 가지며 위상이 서로 중첩되지 않는 제2 클록 신호를 입력받고, 제4 입력단은 제1 클록 신호 및 제2 클록 신호와 상이한 주기를 갖는 스캔 클록 신호를 입력받을 수 있다.
출력부는, 제4 입력단과 제1 노드 사이에 위치하며, 게이트가 제2 노드에 연결되어 있는 제2 트랜지스터, 제4 입력단과 출력단 사이에 위치하며, 게이트가 제1 노드에 연결되어 있는 제3 트랜지스터, 제3 전압과 출력단 사이에 위치하며, 게이트가 제2 노드에 연결되어 있는 제4 트랜지스터, 그리고 제1 노드와 제4 입력단 사이에 연결되어 있는 제1 커패시터를 포함할 수 있다.
제1 트랜지스터는 제2 노드와 제3 전압 사이에 위치하고, 게이트가 제4 입력단에 연결되어 있으며, 제4 입력단은 마지막 스테이지의 출력단으로부터 신호가 출력된 후에 이네이블 레벨을 갖는 홀딩 제어 신호를 입력받을 수 있다.
제1 구동부는, 제1 입력단과 제2 노드 사이에 직렬로 위치하는 제5 트랜지스터 및 제6 트랜지스터, 제2 입력단과 제3 노드 사이에 위치하고, 게이트가 제2 노드에 연결되어 있는 제7 트랜지스터, 그리고 제3 노드와 제3 전압 사이에 위치하고, 게이트가 제2 입력단에 연결되어 있는 제8 트랜지스터를 포함하고, 제5 트랜지스터의 게이트는 제4 입력단에 연결되어 있고, 제6 트랜지스터의 게이트는 제2 입력단에 연결되어 있다.
제2 구동부는 제1 전압과 제2 노드 사이에 직렬로 위치하는 제9 트랜지스터 및 제10 트랜지스터, 제4 노드와 제3 입력단 사이에 위치하고, 게이트가 제3 노드에 연결되어 있는 제11 트랜지스터, 제4 노드와 제1 노드 사이에 위치하고, 게이트가 제3 입력단에 연결되어 있는 제12 트랜지스터, 제9 트랜지스터 및 제10 트랜지스터가 연결되어 있는 노드와 제2 노드 사이에 연결되어 있는 제2 커패시터, 그리고 제3 노드와 제4 노드 사이에 연결되어 있는 제3 커패시터를 포함하고, 제9 트랜지스터의 게이트는 제2 노드에 연결되어 있고, 제10 트랜지스터의 게이트는 제3 노드에 연결되어 있다.
일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시부, 복수의 화소에 연결된 복수의 스캔선에 각각 연결되어, 제1 노드 및 제2 노드에 인가된 전압에 대응하여 스캔 신호로서 제1 전압 또는 제1 전압보다 더 낮은 제2 전압을 공급하는 스테이지를 복수개 포함하는 스캔 구동부, 그리고 스캔 구동부가 저주파 구동 시에 이네이블 레벨의 스캔 신호를 출력하지 않도록, 스캔 구동부를 제어하는 홀딩부를 포함하고, 홀딩부는 제1 노드에 제1 전압보다 더 낮은 제3 전압을 인가할 수 있다.
복수의 화소에 연결된 복수의 발광 제어선에 각각 연결되어, 제3 노드 및 제4 노드에 인가된 전압에 대응하여 발광 제어 신호로서 제1 전압 또는 제2 전압을 공급하는 스테이지를 복수개 포함하는 발광 구동부를 더 포함하고, 홀딩부는 발광 구동부가 저주파 구동 시에 이네이블 레벨의 발광 제어 신호의 출력을 유지하도록, 발광 구동부를 제어하며, 제3 노드에 제3 전압을 인가할 수 있다.
표시부는 복수의 화소가 위치하는 표시 영역과 표시 영역 주변의 비표시 영역을 갖고, 스캔 구동부와 홀딩부는 비표시 영역에 위치하며, 홀딩부는 스캔 구동부와 공간적으로 이격되어 있다.
실시예들에 따르면, 표시 장치의 표시 품질을 향상시킬 수 있는 장점이 있다.
실시예들에 따르면, 표시 장치의 소비 전력을 저감할 수 있는 장점이 있다.
실시예들에 따르면, 표시 장치가 안정적으로 동작할 수 있는 장점이 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타낸 회로도이다.
도 3은 도 1의 표시 장치의 구동 방식을 설명하기 위한 도면이다.
도 4는 도 1의 표시 장치의 저주파 구동 방식을 나타낸 타이밍도이다.
도 5는 일 실시예에 따른 스캔 구동부를 나타낸 도면이다.
도 6은 일 실시예에 따른 스캔 구동부에 포함된 스테이지의 일 예를 나타낸 회로도이다.
도 7은 일 실시예에 따른 스캔 구동부의 구동 방식을 나타낸 타이밍도이다.
도 8은 일 실시예에 따른 스캔 구동부에 포함된 스테이지의 다른 예를 나타낸 회로도이다.
도 9는 일 실시예에 따른 발광 구동부를 나타낸 도면이다.
도 10은 일 실시예에 따른 발광 구동부에 포함된 스테이지의 일 예를 나타낸 회로도이다.
도 11은 일 실시예에 따른 발광 구동부의 구동 방식을 나타낸 타이밍도이다.
도 12는 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 13은 도 12의 표시 장치에 포함되는 화소의 일 예를 나타낸 회로도이다.
도 14는 도 12의 표시 장치의 저주파 구동 방식을 나타낸 타이밍도이다.
도 15는 다른 실시예에 따른 스캔 구동부를 나타낸 도면이다.
도 16은 다른 실시예에 따른 스캔 구동부에 포함된 스테이지의 일 예를 나타낸 회로도이다.
도 17은 다른 실시예에 따른 스캔 구동부의 구동 방식을 나타낸 타이밍도이다.
도 18은 또 다른 실시예에 따른 홀딩부를 포함하는 표시 장치를 나타낸 개략도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 연결되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도(block diagram)이다.
표시 장치는 표시부(10), 스캔 구동부(20), 데이터 구동부(30), 발광 구동부(40), 전원 공급부(50), 및 신호 제어부(60)를 포함한다. 도 1에 도시된 구성요소들은 표시 장치를 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서 상에서 설명되는 표시 장치는 위에서 열거된 구성요소들 보다 많거나, 또는 적은 구성요소들을 포함할 수 있다.
표시부(10)는 복수의 스캔선(PS1~PSn) 중 대응하는 스캔선들, 복수의 데이터선(D1~Dm) 중 대응하는 데이터선, 및 복수의 발광 제어선(EM1~EMn) 중 대응하는 발광 제어선 라인에 연결된 화소(PX)를 복수 개 포함한다. 복수의 화소(PX) 각각이 해당 화소에 전달되는 데이터 신호에 따라 발광함으로써, 표시부(10)는 영상을 표시할 수 있다.
복수의 스캔선(PS1~PSn)은 대략 행 방향으로 연장되어 서로가 거의 평행하다. 복수의 발광 제어선(EM1~EMn)도 대략 행 방향으로 연장되어 서로가 거의 평행하다. 복수의 데이터선(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다.
복수의 화소(PX) 각각은 전원 공급부(50)로부터 전원 전압들(ELVDD, ELVSS)을 공급받는다.
스캔 구동부(20)는 복수의 스캔선(PS1~PSn)을 통해 표시부(10)에 연결된다. 스캔 구동부(20)는 제어 신호(CONT2)에 따라 복수의 스캔 신호를 생성하여 복수의 스캔선(PS1~PSn) 중 대응하는 스캔선에 전달한다.
제어 신호(CONT2)는 신호 제어부(60)에서 생성하여 전달되는 스캔 구동부(20)의 동작 제어 신호이다. 제어 신호(CONT2)는 스캔 시작 신호, 서로 상이한 타이밍에 로우 레벨로 스위칭하는 클록 신호들, 홀딩 제어 신호 등을 포함할 수 있다. 스캔 시작 신호는 한 프레임의 영상을 표시하기 위한 첫 번째 스캔 신호를 발생시키기 위한 신호이다. 제어 신호(CONT2)에 포함된 클록 신호들은 복수의 스캔선(PS1~PSn)에 스캔 신호를 인가하기 위한 동기 신호이다. 홀딩 제어 신호는 저주파 구동 시에 스캔 구동부(20)가 스캔 신호를 출력하지 않도록 스캔 구동부(20)를 제어하는 신호이다.
데이터 구동부(30)는 복수의 데이터선(D1~Dm)을 통해 표시부(10)의 각 화소(PX)와 연결된다. 데이터 구동부(30)는 영상 데이터 신호(DATA)를 전달받아 제어 신호(CONT1)에 따라서 복수의 데이터선(D1~Dm) 중 대응하는 데이터선에 데이터 신호를 전달한다.
제어 신호(CONT1)는 신호 제어부(60)에서 생성하여 전달되는 데이터 구동부(30)의 동작 제어 신호이다.
데이터 구동부(30)는 영상 데이터 신호(DATA)에 따라, 계조 전압을 선택하여 데이터 신호로서 복수의 데이터선에 전달한다. 예를 들어, 데이터 구동부(30)는 제어 신호(CONT1)에 따라 입력된 영상 데이터 신호(DATA)를 샘플링 및 홀딩하고, 복수의 데이터선(D1~Dm)에 복수의 데이터 신호를 전달한다. 데이터 구동부(30)는 로우 레벨의 스캔 신호가 인가되는 동안, 소정의 전압 범위를 갖는 데이터 신호를 복수의 데이터선(D1~Dm)에 인가할 수 있다.
발광 구동부(40)는 제어 신호(CONT3)에 따라 복수의 발광 제어 신호를 생성한다. 제어 신호(CONT3)는 발광 시작 신호, 서로 상이한 타이밍에 로우 레벨로 스위칭하는 발광 클록 신호들, 홀딩 제어 신호 등을 포함할 수 있다. 발광 시작 신호는 한 프레임의 영상을 표시하기 위한 첫 번째 발광 제어 신호를 발생시키기 위한 신호이다. 제어 신호(CONT3)에 포함된 발광 클록 신호들은 복수의 발광 제어선(EM1~EMn)에 발광 제어 신호를 인가하기 위한 동기 신호이다. 홀딩 제어 신호는 저주파 구동 시에 발광 구동부(40)가 발광 신호를 계속 출력하도록 발광 구동부(40)를 제어하는 신호이다.
신호 제어부(60)는 외부로부터 입력되는 영상 신호(IS) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 영상 신호(IS)는 표시부(10)의 화소(PX) 각각의 계조(gray)로 구분되는 휘도(luminance) 정보를 포함할 수 있다.
한편, 신호 제어부(60)에 전달되는 입력 제어 신호는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록 신호(CLK) 등을 포함한다.
신호 제어부(60)는 영상 신호(IS), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 메인 클록 신호(MCLK)에 따라, 제어 신호들(CONT1~CONT4) 및 영상 데이터 신호(DATA)를 생성한다.
신호 제어부(60)는 입력되는 영상 신호(IS)와 상기의 입력 제어 신호를 기초로 영상 신호(IS)를 표시부(10) 및 데이터 구동부(30)의 동작 조건에 맞게 적절히 영상 처리한다. 구체적으로, 신호 제어부(60)는 영상 신호(IS)에 대하여 감마 보정, 휘도 보상 등의 영상 처리 과정을 거쳐 영상 데이터 신호(DATA)를 생성할 수 있다.
예를 들어, 신호 제어부(60)는 데이터 구동부(30)의 동작을 제어하는 제어 신호(CONT1)를 생성하고, 상기 영상 처리 과정을 거친 영상 데이터 신호(DATA)와 함께 데이터 구동부(30)에 전달한다. 그리고, 신호 제어부(60)는 스캔 구동부(20)의 동작을 제어하는 제어 신호(CONT2)를 스캔 구동부(20)에 전달한다. 또한, 신호 제어부(60)는 발광 제어 신호(CONT3)를 발광 구동부(40)에 전달하여 발광 구동부(40)를 구동시킬 수 있다.
그리고, 신호 제어부(60)는 전원 공급부(50)의 구동을 제어할 수 있다. 전원 공급부(50)는 각 화소(PX)의 구동을 위한 전원 전압들(ELVDD, ELVSS)을 공급할 수 있다. 일례로, 신호 제어부(60)는 제어 신호(CONT4)를 전원 공급부(50)에 전달하여 전원 공급부(50)를 구동시킬 수 있다. 전원 공급부(50)는 표시 패널(10)에 형성된 전원 라인에 연결될 수 있다.
다음으로, 도 2를 참조하여 표시 장치의 화소에 대해 구체적으로 설명한다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타낸 회로도이다.
도 2를 참조하면, 화소(PX1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(Cst), 및 유기 발광 다이오드(organic light emitting diode)(OLED)를 포함한다.
화소(PX1)를 살펴보면, 제1 트랜지스터(T1)의 게이트(gate)는 스토리지 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스(source)는 제1 전원 전압(ELVDD)에 연결되어 있으며, 제1 트랜지스터(T1)의 드레인(drain)은 제3 트랜지스터(T3)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(D[j])를 전달받아 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다.
제2 트랜지스터(T2)의 게이트는 대응하는 스캔선(PSi)과 연결되어 있고, 제2 트랜지스터(T2)의 소스는 대응하는 데이터선(Dj)과 연결되어 있으며, 제2 트랜지스터(T2)의 드레인은 스토리지 커패시터(Cst)의 일단과 제1 트랜지스터(T1)의 게이트에 함께 연결되어 있다.
이러한 제2 트랜지스터(T2)는 스캔 신호(PS[i])에 따라 턴 온되어 데이터 신호(D[j])를 스토리지 커패시터(Cst)의 일단으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트는 대응하는 발광 제어선(EMi)과 연결되어 있고, 제3 트랜지스터(T3)의 소스는 제1 트랜지스터(T1)의 드레인에 연결되어 있으며, 제3 트랜지스터(T3)의 드레인은 유기 발광 다이오드(OLED)의 애노드에 연결되어 있다.
스토리지 커패시터(Cst)의 타단은 제1 전원 전압(ELVDD)과 연결되어 있으며, 유기 발광 다이오드(OLED)의 캐소드(cathode)는 제2 전원 전압(ELVSS)과 연결되어 있다. 이에 따라, 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 표시 장치는 영상을 표시한다. 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트에 인가되는 데이터 신호에 따른 전압을 충전하고 제2 트랜지스터(T2)가 턴 오프된 뒤에도 이를 유지한다.
다음으로, 도 3을 참조하여, 저주파 구동 방식에 대해 설명한다.
도 3의 (a)에 도시된 바와 같이, 표시 장치는 일정 기간(T2) 동안 여러 개(k)의 프레임을 표시할 수 있다. 예를 들어, 표시 장치는 동영상을 표시하는 경우, 60Hz의 구동 주파수(1/T1)로 구동하여, 1초(T2)에 60개의 프레임을 표시할 수 있다.
각각의 프레임은 데이터 신호를 화소(PX)에 기입하는 스캔 기간(S)과 화소(PX)에 기입된 데이터 신호에 따라 화소(PX)가 발광하는 기간인 발광 기간(E)을 포함할 수 있다.
도 3의 (b)에 도시된 바와 같이, 표시 장치는 일정 기간(T2) 동안 한 개의 프레임을 표시할 수 있다. 예를 들어, 표시 장치는 정지 영상을 표시하는 경우, 1Hz의 구동 주파수(1/T2)로 구동하여, 1초에 1개의 프레임을 표시할 수 있다.
하나의 프레임은 데이터 신호를 화소(PX)에 기입하는 스캔 기간(S)과 화소(PX)에 기입된 데이터 신호에 따라 화소(PX)가 발광하는 기간인 발광 기간(E)을 포함할 수 있다.
발광 기간(E)의 길이는 기간(T2)에서 스캔 기간(S)을 제외한 길이를 가질 수 있으며, 발광 기간(E) 동안 표시부(10)에 전달되는 스캔 신호들은 디세이블(disable) 레벨을 갖고, 발광 제어 신호들은 이네이블(enable) 레벨을 가질 수 있다.
다음으로, 도 4를 참조하여, 표시 장치의 저주파 구동 방식에 대해 구체적으로 설명한다.
도 4는 도 1의 표시 장치의 저주파 구동 방식을 나타낸 타이밍도이다.
한 프레임 내의 t1 내지 t2 기간 동안 첫 번째 스캔선(PS1)에 로우 레벨의 스캔 신호(PS[1])이 인가되고, t2 내지 t3 기간 동안 두 번째 스캔선(PS2)에 로우 레벨의 스캔 신호(PS[2])이 인가된다. 마찬가지로 세 번째 내지 n-1번째 스캔선에도 로우 레벨의 스캔 신호가 순차적으로 인가되고, t4 내지 t5 기간 동안 스캔선(PSn)에 로우 레벨의 스캔 신호(PS[n])이 인가된다.
t1 내지 t2 기간 동안 첫 번째 스캔선(PS1)에, 로우 레벨(L)의 스캔 신호(PS[1])가 인가된 다음, t2 시점에서, 대응하는 발광 제어선(EM1)에 로우 레벨(L)의 발광 제어 신호(EM[1])가 인가된다.
t2 내지 t3 기간 동안 두 번째 스캔선(PS2)에, 로우 레벨(L)의 스캔 신호(PS[2])가 인가된 다음, t3 시점에서, 대응하는 발광 제어선(EM2)에 로우 레벨(L)의 발광 제어 신호(EM[2])가 인가된다.
t4 내지 t5 기간 동안, 마지막 스캔선(PSn)에, 로우 레벨(L)의 스캔 신호(PS[n])가 인가된 다음, t5 시점에서, 대응하는 발광 제어선(EMn)에 로우 레벨(L)의 발광 제어 신호(EM[n])가 인가된다.
모든 발광 제어선에 로우 레벨의 발광 제어 신호들이 인가된 다음, t6 시점에서 로우 레벨의 홀딩 제어 신호(BPC)가 인가된다. 로우 레벨의 홀딩 제어 신호(BPC)는 발광 기간이 종료되기 전의 t7 시점까지 유지된다.
홀딩 제어 신호(BPC)는 스캔 구동부(20)와 발광 구동부(40)에 제공되어, 스캔 구동부(20)가 하이 레벨의 스캔 신호를 복수의 스캔선(PS1~PSn)에 인가하고, 발광 구동부(40)가 로우 레벨의 발광 제어 신호를 복수의 발광 제어선(EM1~EMn)에 인가하도록, 스캔 구동부(20)와 발광 구동부(40)를 제어하는 신호이다. 이에 대해서는 도 5 내지 도 9을 참조하여 후술한다.
다음으로, 한 프레임의 발광 기간은 t8 시점에서 종료된다. 이후의 t9 내지 t10 기간 동안 다시 첫 번째 스캔선(PS1)에, 로우 레벨(L)의 스캔 신호(PS[1])가 인가됨으로써, 다음 프레임이 개시된다.
다음으로, 도 5 내지 도 8을 참조하여, 도 1의 스캔 구동부(20)에 대해 설명한다.
도 5는 일 실시예에 따른 스캔 구동부를 나타낸 도면이다.
도 5를 참조하면, 스캔 구동부(20)는 복수의 스테이지(PST1~PSTn)를 포함한다. 복수의 스테이지(PST1~PSTn) 각각은 스캔선들(PS1~PSn) 중 대응하는 하나에 연결되며, 클록 신호들(CLK1, CLK2)에 동기하여 구동된다. 복수의 스테이지(PST1~PSTn)는 동일한 회로 구성을 가질 수 있다.
복수의 스테이지(PST1~PSTn) 각각은 이전단 스테이지의 출력신호(즉, 스캔 신호) 또는 스캔 시작 신호(PSSP)를 입력받는다. 일례로, 첫 번째 스테이지(PST1)는 스캔 시작 신호(PSSP)를 입력받고, 나머지 스테이지들(PST2~PSTn)은 대응하는 이전단 스테이지의 출력신호를 입력받는다.
복수의 스테이지(PST1~PSTn)는 각각 제1 클록 신호(CLK1)와 제2 클록 신호(CLK2)를 입력 받는다. 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는다. 일례로, 하나의 스캔선으로 스캔 신호가 공급되는 기간을 1수평기간(1H) 이라고 할 때, 클록 신호들(CLK1, CLK2) 각각은 2H의 주기를 가지며 서로 상이한 수평기간에 로우 레벨(L)로 스위칭될 수 있다.
도 6은 일 실시예에 따른 스캔 구동부에 포함된 스테이지의 일 예를 나타낸 회로도이다. 도 6에서는 트랜지스터들이 P타입 트랜지스터인 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 트랜지스터들은 N타입 트랜지스터일 수도 있다.
도 6을 참조하면, 하나의 스테이지(PST1)는 제1 구동부(210), 제2 구동부(220), 출력부(230), 및 홀딩부(240)를 포함한다.
출력부(230)는 제1 노드(N1) 및 제2 노드(N2)에 인가되는 전압에 대응하여 출력단(209)으로 공급되는 스캔 신호(PS[1])의 레벨을 제어한다. 이를 위하여, 출력부(230)는 제4 트랜지스터(PT4), 제5 트랜지스터(PT5), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다.
제4 트랜지스터(PT4)는 제1 전압(VGH)과 출력단(209) 사이에 위치하며, 게이트가 제1 노드(N1)에 연결되어 있다. 제4 트랜지스터(PT4)는 제1 노드(N1)에 인가되는 전압에 대응하여 제1 전압(VGH)과 출력단(209) 사이의 연결을 제어한다. 여기서, 제1 전압(VGH)은 하이 레벨, 예를 들면 하이 레벨의 전압으로 설정된다.
제5 트랜지스터(PT5)는 출력단(209)과 제2 입력단(203) 사이에 위치하며, 게이트가 제2 노드(N2)에 연결되어 있다. 제5 트랜지스터(PT5)는 제2 노드(N2)에 인가되는 전압에 대응하여 출력단(209)과 제2 입력단(203) 사이의 연결을 제어한다.
제1 커패시터(C1)는 제2 노드(N2)와 출력단(209) 사이에 연결되어 있다. 제1 커패시터(C1)는 제5 트랜지스터(PT5)의 턴 온 및 턴 오프에 대응하는 전압을 충전한다.
제2 커패시터(C2)는 제1 노드(N1)와 제1 전압(VGH) 사이에 연결되어 있다. 제2 커패시터(C2)는 제1 노드(N1)에 인가되는 전압을 충전한다.
제1 구동부(210)는 제1 입력단(201) 내지 제3 입력단(205)으로 공급되는 신호들에 대응하여 제2 노드(N2)와 제3 노드(N3)의 전압을 제어한다. 이를 위하여, 제1 구동부(210)는 제1 트랜지스터(PT1) 내지 제3 트랜지스터(PT3)와 제8 트랜지스터(PT8)를 포함한다.
제1 트랜지스터(PT1)는 제3 입력단(205)과 제3 노드(N3) 사이에 위치하며, 게이트가 제1 입력단(201)에 연결되어 있다. 제1 트랜지스터(PT1)는 제1 입력단(201)으로 공급되는 전압에 대응하여 제3 입력단(205)과 제3 노드(N3) 사이의 연결을 제어한다.
제2 트랜지스터(PT2) 및 제3 트랜지스터(PT3)는 제3 노드(N3)와 제1 전압(VGH) 사이에 직렬로 연결되어 있다. 실제로, 제2 트랜지스터(PT2)는 제3 트랜지스터(PT3)와 제3 노드(N3) 사이에 위치하며, 게이트가 제2 입력단(203)에 연결되어 있다. 제2 트랜지스터(PT2)는 제2 입력단(203)으로 공급되는 전압에 대응하여 제3 트랜지스터(PT3)와 제3 노드(N3) 사이의 연결을 제어한다.
제3 트랜지스터(PT3)는 제2 트랜지스터(PT2)와 제1 전압(VGH) 사이에 위치하며, 게이트가 제1 노드(N1)에 연결되어 있다. 제3 트랜지스터(PT3)는 제1 노드(N1)의 전압 레벨에 대응하여 제2 트랜지스터(PT2)와 제1 전압(VGH) 사이의 연결을 제어한다.
제8 트랜지스터는 제2 노드(N2)와 제3 노드(N3) 사이에 위치하며, 게이트가 제2 전압(VGL)에 연결되어 있다. 제8 트랜지스터(PT8)는 제2 전압(VGL)에 의해 턴 온되어 제2 노드(N2)와 제3 노드(N3)를 서로 연결한다. 여기서, 제2 전압(VGL)은 로우 레벨, 예를 들면 로우 레벨 전압으로 설정된다.
제2 구동부(220)는 제1 입력단(201) 및 제3 노드(N3)의 전압 레벨에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 구동부(220)는 제6 트랜지스터(PT6) 및 제7 트랜지스터(PT7)를 포함한다.
제6 트랜지스터(PT6)는 제1 노드(N1)와 제1 입력단(201) 사이에 위치하며, 게이트가 제3 노드(N3)에 연결되어 있다. 제6 트랜지스터(PT6)는 제3 노드(N3)의 전압 레벨에 대응하여 제1 노드(N1)와 제1 입력단(201) 사이의 연결을 제어한다.
제7 트랜지스터(PT7)는 제1 노드(N1)와 제2 전압(VGL) 사이에 위치하며, 게이트가 제1 입력단(201)에 연결되어 있다. 제7 트랜지스터(PT7)는 제1 입력단(201)의 전압 레벨에 대응하여 제1 노드(N1)와 제2 전압(VGL) 사이의 연결을 제어한다.
홀딩부(240)는 제4 입력단(207)으로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 홀딩부(240)는 제9 트랜지스터(PT9)를 포함한다.
제9 트랜지스터(PT9)는 제1 노드(N1)와 제2 전압(VGL) 사이에 위치하며, 게이트가 제4 입력단(207)에 연결되어 있다. 제9 트랜지스터(PT9)는 제4 입력단(207)으로 공급되는 홀딩 제어 신호(BPC)의 레벨에 대응하여 제1 노드(N1)와 제2 전압(VGL) 사이의 연결을 제어한다.
도 7은 일 실시예에 따른 스캔 구동부의 구동 방식을 나타낸 타이밍도이다.
도 7을 참조하면, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 1H 간격으로 서로 상이한 타이밍(예를 들어, CLK1: ta1, ta5, ta9 등, CLK2: ta3, ta7, ta11 등)에 로우 레벨(L)로 스위칭된다. 그리고, 제1 입력단(201)으로 공급되는 클록 신호(CLK1 또는 CLK2)와 동기되도록 로우 레벨의 스캔 시작 신호(PSSP)가 공급된다.
동작 과정을 상세히 설명하면, ta5 시점에서, 제1 클록 신호(CLK1)가 로우 레벨(L)로 스위칭되는 때, 스캔 시작 신호(PSSP)가 로우 레벨(L)로 스위칭된다.
로우 레벨(L)의 제1 클록 신호(CLK1)가 공급되면, 제1 트랜지스터(PT1) 및 제7 트랜지스터(PT7)가 턴 온된다. 제1 트랜지스터(PT1)가 턴 온되면 제3 입력단(205)과 제3 노드(N3)가 전기적으로 연결된다. 제3 입력단(205)로 공급되는 로우 레벨의 스캔 시작 신호(PSSP)에 의해 제3 노드(N3)가 로우 레벨 전압으로 설정된다. 제3 노드(N3)가 로우 레벨 전압으로 설정되면 제6 트랜지스터(PT6)가 턴 온된다.
또한, 턴 온된 제8 트랜지스터(PT8)를 통해 제2 노드(N2)도 로우 레벨 전압으로 설정된다. 제2 노드(N2)가 로우 레벨 전압으로 설정되면 제5 트랜지스터(PT5)가 턴 온된다.
제5 트랜지스터(PT5)가 턴 온되면 제2 입력단(203)과 출력단(209)이 전기적으로 연결된다. 여기서, 제2 입력단(203)에 인가되는 제2 클록 신호(CLK2)가 하이 레벨을 가지므로, 이에 따라 출력단(209)으로도 하이 레벨 전압이 출력된다.
제6 트랜지스터(PT6)가 턴 온되면 제1 입력단(201)과 제1 노드(N1)가 전기적으로 연결된다. 그러면, 제1 입력단(201)으로 공급되는 제1 클록 신호(CLK1)의 전압, 즉 로우 레벨 전압이 제1 노드(N1)에 공급된다. 추가적으로, 제1 클록 신호(CLK1)에 대응하여 제7 트랜지스터(PT7)가 턴 온되어 제1 노드(N1)로는 제2 전압(VGL)의 전압이 공급된다. 여기서, 제2 전압(VGL)의 전압은 제1 클록 신호(CLK1)의 로우 레벨과 동일(또는 유사)한 전압으로 설정되고, 이에 따라 제1 노드(N1)는 안정적으로 로우 레벨 전압을 유지한다.
제1 노드(N1)에 로우 레벨 전압이 공급되면 제4 트랜지스터(PT4) 및 제3 트랜지스터(PT3)가 턴 온된다. 제3 트랜지스터(PT3)가 턴 온되면 제1 전압(VGH)과 제2 트랜지스터(PT2)가 전기적으로 연결된다. 여기서, 제2 트랜지스터(PT2)가 오프 상태로 설정되기 때문에 제3 트랜지스터(PT3)가 턴 온되더라도 제3 노드(N3)는 안정적으로 로우 레벨 전압을 유지한다. 제4 트랜지스터(PT4)가 턴 온되면 출력단(209)으로 제1 전압(VGH)이 공급된다. 여기서, 제1 전압(VGH)은 제2 입력단(203)으로 공급되는 하이 레벨 전압과 동일한 전압으로 설정되고, 이에 따라 출력단(209)은 안정적으로 하이 레벨을 유지한다.
ta6 시점에서, 스캔 시작 신호(PSSP) 및 제1 클록 신호(CLK1)가 하이 레벨로 스위칭된다. 그러면 제1 트랜지스터(PT1) 및 제7 트랜지스터(PT7)가 턴 오프된다. 이때, 제1 커패시터(C1)에 저장된 전압에 대응하여 제5 트랜지스터(PT5) 및 제6 트랜지스터(PT6)는 턴 온 상태를 유지한다.
제5 트랜지스터(PT5)가 턴 온 상태를 유지하는 경우 출력단(209)과 제2 입력단(203)은 전기적 연결을 유지한다. 따라서, 출력단(209)은 제2 입력단(203)으로부터 하이 레벨 전압을 공급받는다.
한편, 제6 트랜지스터(PT6)가 턴 온 상태를 유지하기 때문에 제1 노드(N1)와 제1 입력단(201)는 전기적으로 연결된다. 여기서, 제1 입력단(201)의 전압은 하이 레벨의 제1 클록 신호(CLK1)에 대응하여 하이 레벨 전압으로 설정되고, 이에 따라 제1 노드(N1)도 하이 레벨 전압으로 설정된다. 제1 노드(N1)로 하이 레벨 전압이 공급되면 제4 트랜지스터(PT4)가 턴 오프된다.
ta7 시점에서, 제2 클록 신호(CLK2)가 로우 레벨로 스위칭된다. 제2 입력단(203)으로 로우 레벨의 제2 클록 신호(CLK2)가 공급된다. 이때, 제5 트랜지스터(PT5)가 턴 온 상태로 설정되기 때문에 제2 입력단(203)으로 공급된 제2 클록 신호(CLK2)는 출력단(209)으로 공급된다. 이 경우, 출력단(209)은 제2 클록 신호(CLK2)를 스캔 신호(PS[1])로서 스캔선(PS1)으로 출력한다.
스캔선(PS1)으로 스캔 신호(PS[1])가 출력된 후에, ta9 시점에서, 제1 클록 신호(CLK1)가 로우 레벨로 스위칭된다. 로우 레벨의 제1 클록 신호(CLK1)가 공급되면 제1 트랜지스터(PT1) 및 제7 트랜지스터(PT7)가 턴 온된다. 제1 트랜지스터(PT1)가 턴 온되면 제3 입력단(205)과 제3 노드(N3)가 전기적으로 연결된다. 이때, 공급되는 스캔 시작 신호(PSSP)는 하이 레벨이므로, 이에 따라 제3 입력단(205)은 하이 레벨 전압으로 설정된다. 따라서, 제1 트랜지스터(PT1)가 턴 온되면 제3 노드(N3)로 하이 레벨 전압이 공급되고, 이에 따라 제5 트랜지스터(PT5) 및 제6 트랜지스터(PT6)가 턴 오프된다.
제7 트랜지스터(PT7)가 턴 온되면 제2 전압(VGL)이 제1 노드(N1)로 공급되고, 이에 따라 제3 트랜지스터(PT3) 및 제4 트랜지스터(PT4)가 턴 온된다. 제4 트랜지스터(PT4)가 턴 온되면 출력단(209)으로 제1 전압(VGH)의 전압이 공급된다. 이후, 제4 트랜지스터(PT4) 및 제3 트랜지스터(PT3)는 제2 커패시터(C2)에 충전된 전압에 대응하여 턴 온 상태를 유지하고, 이에 따라 출력단(209)는 제1 전압(VGH)의 전압을 안정적으로 공급받는다.
추가적으로 ta11 시점에서 제2 클록 신호(CLK2)가 로우 레벨로 스위칭되는 때, 제2 트랜지스터(PT2)가 턴 온된다. 이때, 제3 트랜지스터(PT3)가 턴 온 상태로 설정되기 때문에 제3 노드(N3)로 제1 전압(VGH)의 전압이 공급된다. 이 경우, 제5 트랜지스터(PT5) 및 제6 트랜지스터(PT6)는 안정적으로 오프 상태를 유지한다.
스캔선들(PS1~PSn)로 로우 레벨의 스캔 신호(PS[1]~PS[n])의 출력이 ta14 시점에서 완료된다. 그러면, ta15 시점에서 홀딩 제어 신호(BPC)가 로우 레벨로 스위칭된다. 이때, 제1 클록 신호(CLK1)와 제2 클록 신호(CLK)는 클록킹(clocking)을 중지할 수 있다.
홀딩 제어 신호(BPC)가 로우 레벨로 스위칭되면, 제1 노드(N1)에 제2 전압(VGL)이 공급되므로, 제4 트랜지스터(PT4)는 턴 온된다. 그러면, 턴 온된 제4 트랜지스터(PT4)를 통해 제1 전압(VGH)이 출력단(209)에 공급된다. 즉, 스캔 구동부(20)의 모든 스테이지(PST1~PSTn)는 로우 레벨의 스캔 신호(PS[1]~PS[n])를 출력하지 않는다.
그러므로, 일 실시예에 따른 스캔 구동부(20)는 표시 장치의 저주파 구동을 위해, 스캔 신호(PS[1]~PS[n])를 소정 기간 동안 안정적으로 하이 레벨로 유지할 수 있다.
도 8은 일 실시예에 따른 스캔 구동부에 포함된 스테이지의 다른 예를 나타낸 회로도이다.
도 8에 도시된 스테이지(PST1')는 도 6에 도시된 스테이지(PST1)와 비교하여 제8 트랜지스터(PT8)을 제외한 제1 내지 제7 트랜지스터(PT1~PT7), 제9 트랜지스터(PT9), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함하며, 구동 방식은 도 7의 구동 방식과 동일하므로 설명을 생략한다.
도 8의 스테이지(PST1')의 경우에도, 홀딩 제어 신호(BPC)가 로우 레벨로 스위칭되어 턴 온된 제9 트랜지스터(PT9)를 통해, 제1 노드(N1)에 제2 전압(VGL)이 공급되어, 제4 트랜지스터(PT4)는 턴 온된다. 그러면, 턴 온된 제4 트랜지스터(PT4)를 통해 제1 전압(VGH)이 출력단(209)에 공급된다. 즉, 스캔 구동부(20)의 모든 스테이지(PST1'~PSTn')는 로우 레벨의 스캔 신호(PS[1]~PS[n])를 출력하지 않는다.
그러므로, 일 실시예에 따른 스캔 구동부(20)는 표시 장치의 저주파 구동을 위해, 스캔 신호(PS[1]~PS[n])를 소정 기간 동안 하이 레벨로 유지할 수 있다.
다음으로 도 9 내지 도 11을 참조하여, 도 1의 발광 구동부(40)에 대해 설명한다.
도 9는 일 실시예에 따른 발광 구동부를 나타낸 도면이다.
발광 구동부(40)는 복수의 스테이지(EST1~ESTn)을 포함한다. 복수의 스테이지(EST1~ESTn) 각각은 발광 제어선들(EM1~EMn) 중 대응하는 하나에 연결되며, 클록 신호들(CLK1, CLK2)에 동기하여 구동된다. 복수의 스테이지(EST1~ESTn)는 동일한 회로 구성을 가질 수 있다.
복수의 스테이지(EST1~ESTn)는 발광 제어 신호들을 순차적으로 출력한다. 발광 제어 신호들은 소정 기간 동안 서로 중첩하여 출력된다.
복수의 스테이지(EST1~ESTn) 각각은 이전단 스테이지의 출력신호(즉, 발광 제어 신호) 또는 발광 시작 신호(ESP)를 입력받는다. 일례로, 첫 번째 스테이지(EST1)는 스캔 발광 시작 신호(ESP)를 입력받고, 나머지 스테이지들(EST2~ESTn)은 대응하는 이전단 스테이지의 출력신호를 입력받는다.
복수의 스테이지(EST1~ESTn)는 각각 제1 클록 신호(CLK1)와 제2 클록 신호(CLK2)를 입력 받는다. 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는다.
도 10은 일 실시예에 따른 발광 구동부에 포함된 스테이지의 일 예를 나타낸 회로도이다. 도 10에서는 트랜지스터들이 P타입 트랜지스터인 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 트랜지스터들은 N타입 트랜지스터일 수도 있다.
도 10을 참조하면, 하나의 스테이지(EST1)는 제1 구동부(310), 제2 구동부(320), 출력부(330), 및 홀딩부(340)를 포함한다.
출력부(330)는 제1 노드(N11) 및 제3 노드(N13)에 인가되는 전압에 대응하여, 출력단(309)으로 공급되는 발광 제어 신호(EM[1])의 레벨을 제어한다. 이를 위하여, 출력부(330)는 제8 트랜지스터(ET8), 제9 트랜지스터(ET9), 제10 트랜지스터(ET10), 및 제3 커패시터(EC3)를 포함한다.
제8 트랜지스터(ET8)는 제1 전압(VGH)과 제1 노드(N11) 사이에 위치하며, 게이트가 제3 노드(N13)에 연결되어 있다. 제8 트랜지스터(ET8)는 제2 노드(N12)에 인가되는 전압에 대응하여 제1 전압(VGH)과 제1 노드(N11) 사이의 연결을 제어한다. 여기서, 제1 전압(VGH)은 하이 레벨, 예를 들면 하이 레벨의 전압으로 설정된다.
제9 트랜지스터(ET9)는 제1 전압(VGH)과 출력단(309) 사이에 위치하며, 게이트가 제1 노드(N11)에 연결되어 있다. 제9 트랜지스터(ET9)는 제1 노드(N11)에 인가되는 전압에 대응하여 제1 전압(VGH)과 출력단(309) 사이의 연결을 제어한다.
제10 트랜지스터(ET10)는 출력단(309)과 제2 전압(VGL) 사이에 위치하며, 게이트가 제2 노드(N12)에 연결되어 있다. 제10 트랜지스터(ET10)는 제2 노드(N12)에 인가되는 전압에 대응하여 출력단(309)과 제2 전압(VGL) 사이의 연결을 제어한다. 여기서, 제2 전압(VGL)은 로우 레벨, 예를 들면 로우 레벨 전압으로 설정된다.
제3 커패시터(EC3)는 제1 노드(N11)와 제1 전압(VGH) 사이에 연결되어 있다. 제3 커패시터(EC3)는 제1 노드(N11)에 인가되는 전압을 충전한다.
제1 구동부(310)는 제1 입력단(301) 및 제3 입력단(305)으로 공급되는 신호들에 대응하여 제2 노드(N12)와 제3 노드(N13)의 전압을 제어한다. 이를 위하여, 제1 구동부(210)는 제1 트랜지스터(ET1) 내지 제3 트랜지스터(ET3)를 포함한다.
제1 트랜지스터(ET1)는 제3 입력단(305)과 제2 노드(N12) 사이에 위치하며, 게이트가 제1 입력단(301)에 연결되어 있다. 제1 트랜지스터(ET1)는 제1 입력단(301)으로 공급되는 전압에 대응하여 제3 입력단(305)과 제2 노드(N12) 사이의 연결을 제어한다.
제2 트랜지스터(ET2)는 제3 노드(N13)와 제1 입력단(301) 사이에 위치하며, 게이트가 제2 노드(N12)에 연결되어 있다. 제2 트랜지스터(ET2)는 제2 노드(N12)의 전압 레벨에 대응하여 제1 입력단(301)과 제3 노드(N13) 사이의 연결을 제어한다.
제3 트랜지스터(ET3)는 제3 노드(N13)와 제2 전압(VGL) 사이에 위치하며, 게이트가 제1 입력단(301)에 연결되어 있다. 제3 트랜지스터(ET3)는 제1 입력단(301)으로 공급되는 전압에 대응하여 제3 노드(N13)와 제2 전압(VGL) 사이의 연결을 제어한다.
제2 구동부(320)는 제2 입력단(303) 및 제3 노드(N13)의 전압 레벨에 대응하여 제1 노드(N11), 제2 노드(N12), 및 제4 노드(N14)의 전압을 제어한다. 이를 위하여, 제2 구동부(320)는 제4 트랜지스터(ET4), 제5 트랜지스터(ET5), 제6 트랜지스터(ET6), 제7 트랜지스터(ET7), 제1 커패시터(EC1), 및 제2 커패시터(EC2)를 포함한다.
제4 트랜지스터(ET4) 및 제5 트랜지스터(ET5)는 제2 노드(N12)와 제1 전압(VGH) 사이에 직렬로 연결되어 있다. 실제로, 제4 트랜지스터(ET4)는 제5 트랜지스터(ET5)와 제2 노드(N12) 사이에 위치하며, 게이트가 제2 입력단(303)에 연결되어 있다. 제4 트랜지스터(ET4)는 제3 입력단(303)으로 공급되는 전압에 대응하여 제5 트랜지스터(ET5)와 제2 노드(N12) 사이의 연결을 제어한다.
제5 트랜지스터(ET5)는 제4 트랜지스터(ET4)와 제1 전압(VGH) 사이에 위치하며, 게이트가 제3 노드(N13)에 연결되어 있다. 제5 트랜지스터(ET5)는 제3 노드(N13)의 전압 레벨에 대응하여 제4 트랜지스터(ET4)와 제1 전압(VGH) 사이의 연결을 제어한다.
제6 트랜지스터(ET6)는 제4 노드(N14)와 제2 입력단(303) 사이에 위치하며, 게이트가 제3 노드(N13)에 연결되어 있다. 제6 트랜지스터(ET6)는 제3 노드(N13)의 전압 레벨에 대응하여 제4 노드(N14)와 제2 입력단(303) 사이의 연결을 제어한다.
제7 트랜지스터(ET7)는 제4 노드(N14)와 제1 노드(N11) 사이에 위치하며, 게이트가 제2 입력단(303)에 연결되어 있다. 제7 트랜지스터(ET7)는 제2 입력단(303)의 전압 레벨에 대응하여 제4 노드(N14)와 제1 노드(N11) 사이의 연결을 제어한다.
제1 커패시터(EC1)는 제2 노드(N12)와 제2 입력단(303) 사이에 연결되어 있고, 제2 커패시터(EC2)는 제1 노드(N11)와 제4 노드(N14) 사이에 연결되어 있다.
홀딩부(340)는 제4 입력단(307)으로 공급되는 신호에 대응하여 제2 노드(N12)의 전압을 제어한다. 이를 위하여, 홀딩부(340)는 제11 트랜지스터(ET11)를 포함한다.
제11 트랜지스터(ET11)는 제2 노드(N12)와 제2 전압(VGL) 사이에 위치하며, 게이트가 제4 입력단(307)에 연결되어 있다. 제11 트랜지스터(ET11)는 제4 입력단(307)으로 공급되는 홀딩 제어 신호(BPC)의 레벨에 대응하여 제2 노드(N12)와 제2 전압(VGL) 사이의 연결을 제어한다.
도 11은 일 실시예에 따른 발광 구동부의 구동 방식을 나타낸 타이밍도이다.
도 11을 참조하면, 제1 클록 신호(ECLK1) 및 제2 클록 신호(ECLK2)는 서로 상이한 타이밍(예를 들어, ECLK1: tb1, tb5, tb9 등, ECLK2: tb3, tb7, tb11 등)에 로우 레벨(L)로 스위칭된다. 그리고, 제1 입력단(301)으로 공급되는 클록 신호(ECLK1 또는 ECLK2)와 동기되도록 하이 레벨의 발광 시작 신호(ESP)가 공급된다.
동작 과정을 상세히 설명하면, tb1 시점에서, 제1 클록 신호(ECLK1)가 로우 레벨(L)로 스위칭되는 때, 발광 시작 신호(ESP)가 하이 레벨(H)로 스위칭된다. 발광 시작 신호(ESP)는 제1 스테이지(EST1)에만 제공되며, tb1 내지 tb9 기간 동안 하이 레벨을 유지할 수 있다.
로우 레벨(L)의 제1 클록 신호(ECLK1)가 공급되면, 제1 트랜지스터(ET1)와 제3 트랜지스터(ET3)가 턴 온된다.
제1 트랜지스터(ET1)가 턴 온되면 제3 입력단(305)과 제2 노드(N12)가 전기적으로 연결된다. 제3 입력단(305)로 공급되는 하이 레벨의 발광 시작 신호(ESP)에 의해 제2 노드(N12)가 하이 레벨 전압으로 설정된다. 제2 노드(N12)가 하이 레벨 전압으로 설정되면 제2 트랜지스터(ET2), 제8 트랜지스터(ET8), 및 제10 트랜지스터(ET10)가 턴 오프된다.
제3 트랜지스터가 턴 온되면, 제3 노드(N13)와 제2 전압(VGL)이 전기적으로 연결되어, 제2 전압(VGL)이 제3 노드(N13)에 공급된다. 여기서, 제2 전압(VGL)의 전압은 제1 클록 신호(ECLK1)의 로우 레벨과 동일(또는 유사)한 전압(L)으로 설정된다.
제3 노드(N13)가 로우 레벨 전압으로 설정되면 제5 트랜지스터(ET5)와 제6 트랜지스터(ET6)가 턴 온된다.
제5 트랜지스터(ET5)가 턴 온되면, 제1 전압(VGH)과 제4 트랜지스터(ET4)가 전기적으로 연결된다. 여기서, 제4 트랜지스터(ET4)가 오프 상태로 설정되기 때문에 제5 트랜지스터(ET5)가 턴 온되더라도 제2 노드(N12)는 하이 레벨을 유지한다.
제6 트랜지스터(ET6)가 턴 온되면, 제2 입력단(303)과 제4 노드(N14)가 전기적으로 연결된다. 여기서, 제2 입력단(303)에 인가되는 제2 클록 신호(ECLK2)가 하이 레벨을 가지므로, 이에 따라 제4 노드(N14)로도 하이 레벨 전압이 출력된다.
하이 레벨을 갖는 제2 클록 신호(ECLK2)에 의해 제7 트랜지스터(ET7)는 오프 상태에 있다. 제1 노드(N11)의 전압은 제3 커패시터(EC3)에 의해 하이 레벨을 유지한다. 제1 노드(N11)의 전압은 하이 레벨을 유지하므로, 제9 트랜지스터(ET9)는 오프 상태에 있다. 따라서, 발광 제어 신호(EM[1])는 로우 레벨 전압을 유지한다.
tb3 시점에서, 제2 클록 신호(ECLK2)가 로우 레벨로 스위칭된다. 발광 시작 신호(ESP)와 제1 클록 신호(ECLK1)은 하이 레벨을 유지한다.
하이 레벨을 갖는 제1 클록 신호(ECLK1)에 의해 제1 트랜지스터(ET1) 및 제3 트랜지스터(ET3)는 오프 상태에 있다. 제2 노드(N12)의 전압은 하이 레벨을 유지하므로 제2 트랜지스터(ET2), 제8 트랜지스터(ET8), 및 제10 트랜지스터(ET10)는 오프 상태에 있다.
제2 입력단(303)으로 로우 레벨의 제2 클록 신호(ECLK2)가 공급된다. 이때, 제4 트랜지스터(ET4)와 제7 트랜지스터(ET7)가 턴 온된다. 또한, 제3 노드(N13)의 전압이 로우 레벨을 가지므로, 제5 트랜지스터(ET5) 및 제6 트랜지스터(ET6)는 온 상태에 있다.
제3 노드(N13)의 전압은 제2 커패시터(EC2)의 커플링에 의해 제2 클록 신호(ECLK2)의 전위 변화량만큼 부트 스트랩(boot strap)된다. 즉, 제2 클록 신호(ECLK2)의 로우 레벨 구간(tb3 내지 tb4)에서 제3 노드(N13)의 전압은 로우 레벨(L)보다 더 낮은 레벨(L2)을 갖는다.
턴 온된 제6 및 제7 트랜지스터들(ET6, ET7)을 통해 로우 레벨을 갖는 제2 클록 신호(ECLK2)가 제1 노드(N11)에 제공된다. 따라서, tb3 시점에서 제1 노드(N11)의 전압은 로우 레벨을 갖는다. 제1 노드(N11)의 전압이 로우 레벨을 가지므로, 제9 트랜지스터(ET9)는 턴 온된다.
제9 트랜지스터(ET9)가 턴 온되고, 제10 트랜지스터(ET10)가 오프 상태에 있으므로, 발광 제어 신호(EM[1])는 하이 레벨로 스위칭된다.
tb9 시점에서, 제1 클록 신호(ECLK2)가 로우 레벨로 스위칭되고, 발광 시작 신호(ESP)가 하이 레벨로 스위칭된다. 제2 클록 신호(ECLK2)은 하이 레벨을 유지한다.
로우 레벨을 갖는 제1 클록 신호(ECLK1)는 제1 트랜지스터(ET1)의 게이트 및 제3 트랜지스터(ET3)의 게이트에 제공된다. 따라서, 제1 트랜지스터(ET1) 및 제3 트랜지스터(ET3)는 턴 온된다.
턴 온된 제1 트랜지스터(ET1)를 통해 로우 레벨을 갖는 발광 시작 신호(ESP)는 제2 트랜지스터(ET2)의 게이트 및 제2 노드(N12)에 제공된다. 따라서, 제2 노드(N12)의 전압은 로우 레벨을 갖고, 제2 트랜지스터(ET2)는 턴 온된다.
턴 온된 제2 트랜지스터(ET2)를 통해 로우 레벨을 갖는 제1 클록 신호(ECLK1)와 턴 온된 제3 트랜시터(ET3)를 통해 제1 전압(VGL)이 제3 노드(N13)에 제공된다. 따라서, 제3 노드(N13)의 전압은 로우 레벨을 갖는다.
하이 레벨을 갖는 제2 클록 신호(ECLK2)는 제4 트랜지스터(ET4) 및 제7 트랜지스터(ET7)에 제공된다. 따라서, 제4 및 제7 트랜지스터들(ET4, ET7)은 오프 상태에 있다.
제2 노드(N12)의 전압이 로우 레벨을 가지므로, 제8 트랜지스터(ET8)는 턴 온된다. 턴 온된 제8 트랜지스터(ET8)를 통해 제1 전압(VGH)이 제1 노드(N11)에 제공된다. 따라서, 제1 노드(N11)의 전압은 하이 레벨을 갖는다. 제1 노드(N11)의 전압은 하이 레벨을 가지므로 제9 트랜지스터(ET9)는 턴 오프된다.
제2 노드(N12)의 전압이 로우 레벨을 가지므로, 제10 트랜지스터(ET10)는 턴 온된다. 턴 온된 제10 트랜지스터(ET10)에 의해 제2 전압(VGL)이 출력단(309)에 제공된다. 따라서, 제1 발광 제어 신호(EM[1])는 로우 레벨을 갖는다.
tb19 시점에서 마지막 스테이지(ESTn)에서 발광 제어선(EMn)으로 로우 레벨의 스캔 신호(EM[n])의 출력이 시작된다. 그러면, tb21 시점에서 홀딩 제어 신호(BPC)가 로우 레벨로 스위칭된다. 이때, 제1 클록 신호(ECLK1)와 제2 클록 신호(ECLK2)는 클록킹을 중지할 수 있다. 도 11에서의 tb21 시점은 도 7에서의 ta15 시점과 동일한 시점일 수 있다.
홀딩 제어 신호(BPC)가 로우 레벨로 스위칭되면, 제2 노드(N12)에 제2 전압(VGL)이 공급되므로, 제10 트랜지스터(ET10)는 턴 온된다. 그러면, 턴 온된 제10 트랜지스터(ET10)를 통해 제2 전압(VGL)이 출력단(309)에 공급된다. 즉, 발광 구동부(40)의 모든 스테이지(EST1~ESTn)는 로우 레벨의 발광 제어 신호(EM[1]~EM[n])의 출력을 유지한다.
그러므로, 일 실시예에 따른 발광 구동부(40)는 표시 장치의 저주파 구동을 위해, 발광 제어 신호(EM[1]~EM[n])를 소정 기간 동안 안정적으로 로우 레벨로 유지할 수 있다.
이하에서는 도 12 내지 도 17을 참조하여 다른 실시예에 따른 표시 장치에 대해 설명한다.
도 12는 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
표시 장치는 표시부(11), 제1 스캔 구동부(21), 제2 스캔 구동부(22), 데이터 구동부(31), 발광 구동부(41), 전원 공급부(51), 및 신호 제어부(61)를 포함한다. 도 12에 도시된 구성요소들은 표시 장치를 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서 상에서 설명되는 표시 장치는 위에서 열거된 구성요소들 보다 많거나, 또는 적은 구성요소들을 포함할 수 있다.
도 12에 도시된 표시 장치의 구성요소 중 도 1의 표시 장치의 구성요소와 동일하거나 유사한 구성요소에 대한 설명은 생략한다.
표시부(11)는 복수의 제1 스캔선(PS0~PSn) 중 대응하는 제1 스캔선들, 복수의 제2 스캔선(NS0~NSn) 중 대응하는 제2 스캔선들, 복수의 데이터선(D1~Dm) 중 대응하는 데이터선, 및 복수의 발광 제어선(EM1~EMn) 중 대응하는 발광 제어선 라인에 연결된 화소(PX)를 복수 개 포함한다. 복수의 화소(PX) 각각이 해당 화소에 전달되는 데이터 신호에 따라 발광함으로써, 표시부(11)는 영상을 표시할 수 있다.
복수의 제1 스캔선(PS1~PSn)은 대략 행 방향으로 연장되어 서로가 거의 평행하다. 복수의 제2 스캔선(NS1~NSn)은 대략 행 방향으로 연장되어 서로가 거의 평행하다. 복수의 발광 제어선(EM1~EMn)도 대략 행 방향으로 연장되어 서로가 거의 평행하다. 복수의 데이터선(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다.
복수의 화소(PX) 각각은 전원 공급부(51)로부터 초기화 전압(Vint), 전원 전압들(ELVDD, ELVSS)을 공급받는다.
제2 스캔 구동부(22)는 복수의 제2 스캔선(NS1~NSn)을 통해 표시부(10)에 연결된다. 제2 스캔 구동부(22)는 제어 신호(CONT2)에 따라 복수의 스캔 신호를 생성하여 복수의 스캔선(PS1~PSn) 중 대응하는 스캔선에 전달한다.
신호 제어부(61)는 외부로부터 입력되는 영상 신호(IS) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 신호 제어부(61)는 영상 신호(IS), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 메인 클록 신호(MCLK)에 따라, 제어 신호들(CONT11~CONT15) 및 영상 데이터 신호(DATA)를 생성한다.
그리고, 신호 제어부(61)는 전원 공급부(51)의 구동을 제어할 수 있다. 전원 공급부(51)는 표시부(10)의 각 화소(PX)에 포함되는 제1 트랜지스터의 게이트와 유기 발광 다이오드의 애노드를 소정 전압으로 초기화하는 초기화 전압(Vint)와 각 화소(PX)의 구동을 위한 전원 전압들(ELVDD, ELVSS)을 공급할 수 있다. 일례로, 신호 제어부(61)는 제어 신호(CONT15)를 전원 공급부(51)에 전달하여 전원 공급부(51)를 구동시킬 수 있다. 전원 공급부(51)는 표시 패널(11)에 형성된 전원 라인에 연결될 수 있다.
다음으로, 도 13를 참조하여 표시 장치의 화소에 대해 구체적으로 설명한다.
도 13은 도 12의 표시 장치에 포함되는 화소의 일 예를 나타낸 회로도이다.
도 13을 참조하면, 다른 실시예에 따른 표시 장치의 화소(PX2)는 제1 내지 제7 트랜지스터(T11, T12, T13, T14, T15, T16, T17), 스토리지 커패시터(storage capacitor, Cst), 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.
화소(PX2)를 살펴보면, 제1 트랜지스터(T11)의 게이트는 스토리지 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T11)의 소스는 제5 트랜지스터(T15)를 경유하여 제1 전원 전압(ELVDD)에 연결되어 있으며, 제1 트랜지스터(T11)의 드레인은 제6 트랜지스터(T16)를 경유하여 유기 발광 다이오드(OLED)의 애노드와 전기적으로 연결되어 있다. 제1 트랜지스터(T11)는 제2 트랜지스터(T12)의 스위칭 동작에 따라 데이터 신호(D[j])를 전달받아 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
제2 트랜지스터(T12)의 게이트는 대응하는 제1 스캔선(PSi)과 연결되어 있고, 제2 트랜지스터(T12)의 소스는 대응하는 데이터선(Dj)과 연결되어 있으며, 제2 트랜지스터(T12)의 드레인은 제1 트랜지스터(T11)의 소스와 연결되어 있으면서 제5 트랜지스터(T15)를 경유하여 제1 전원 전압(ELVDD)에 연결되어 있다.
이러한 제2 트랜지스터(T12)는 스캔 신호(PS[i])에 따라 턴 온되어 데이터 신호(D[j])를 제1 트랜지스터(T11)의 소스로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트는 대응하는 제2 스캔선(NSi)에 연결되어 있고, 제3 트랜지스터(T13)의 소스는 제1 트랜지스터(T11)의 드레인과 연결되어 있으면서 제6 트랜지스터(T16)를 경유하여 유기 발광 다이오드(OLED)의 애노드와 연결되어 있으며, 제3 트랜지스터(T13)의 드레인은 스토리지 커패시터(Cst)의 일단, 제4 트랜지스터(T14)의 드레인 및 제1 트랜지스터(T11)의 게이트와 함께 연결되어 있다.
이러한 제3 트랜지스터(T13)는 대응하는 제2 스캔선(NSi)을 통해 전달받은 제2 스캔 신호(NS[i])에 따라 턴 온되어 제1 트랜지스터(T11)의 게이트와 드레인을 서로 연결함으로써, 제1 트랜지스터(T11)를 다이오드 연결시킨다.
제4 트랜지스터(T14)의 게이트는 이전단 제2 스캔선(NSi-1)과 연결되어 있고, 제4 트랜지스터(T4)의 드레인은 초기화 전압(Vint)에 연결되어 있으며, 제4 트랜지스터(T4)의 소스는 제3 트랜지스터(T13)의 드레인과 연결되어 있다.
이러한 제4 트랜지스터(T14)는 이전단 스캔선(NSi-1)을 통해 전달받은 스캔 신호(NS[i-1])에 따라 턴 온되어 초기화 전압(Vint)을 제1 트랜지스터(T11)의 게이트에 전달함으로써, 제1 트랜지스터(T11)의 게이트의 전압을 초기화시키는 초기화 동작을 수행한다.
제5 트랜지스터(T15)의 게이트는 대응하는 발광 제어선(EMi)과 연결되어 있고, 제5 트랜지스터(T15)의 소스는 제1 전원 전압(ELVDD)에 연결되어 있으며, 제5 트랜지스터(T15)의 드레인은 제1 트랜지스터(T11)의 소스 및 제2 트랜지스터(T12)의 드레인과 연결되어 있다.
제6 트랜지스터(T16)의 게이트는 대응하는 발광 제어선(EMi)과 연결되어 있고, 제6 트랜지스터(T16)의 소스는 제1 트랜지스터(T11)의 드레인 및 제3 트랜지스터(T13)의 소스와 연결되어 있으며, 제6 트랜지스터(T16)의 드레인은 유기 발광 다이오드(OLED)의 애노드 및 제7 트랜지스터(T17)의 소스와 함께 연결되어 있다.
이러한 제5 트랜지스터(T15) 및 제6 트랜지스터(T16)는 발광 제어선(EMi)을 통해 전달받은 발광 제어 신호(EM[i])에 따라 동시에 턴 온되며, 이때 제1 전원 전압(ELVDD)과 스토리지 커패시터(Cst)에 저장된 전압에 의해 유기 발광 다이오드(OLED)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T17)의 게이트는 이전단 스캔선(PSi-1)과 연결되어 있고, 제7 트랜지스터(T17)의 드레인은 초기화 전압(Vint)에 연결되어 있으며, 제7 트랜지스터(T17)의 소스는 유기 발광 다이오드(OLED)의 애노드 및 제6 트랜지스터(T16)의 드레인과 함께 연결되어 있다.
이러한 제7 트랜지스터(T17)는 이전단 스캔선(PSi-1)을 통해 전달받은 스캔 신호(S[i-1])에 따라 턴 온되어 초기화 전압(Vint)으로 유기 발광 다이오드(OLED)의 애노드의 전압을 초기화시키는 초기화 동작을 수행한다.
스토리지 커패시터(Cst)의 타단은 제1 전원 전압(ELVDD)과 연결되어 있으며, 유기 발광 다이오드(OLED)의 캐소드(cathode)는 제2 전원 전압(ELVSS)과 연결되어 있다. 이에 따라, 유기 발광 다이오드(OLED)는 제1 트랜지스터(T11)로부터 구동 전류를 전달받아 발광함으로써 표시 장치는 영상을 표시한다.
화소(PX2)는 산화물 반도체 박막 트랜지스터 및 LTPS(Low Temperature Poly-Silicon) 박막 트랜지스터를 포함한다.
산화물 반도체 박막 트랜지스터는 게이트, 소스 및 드레인을 포함한다. 산화물 반도체 박막 트랜지스터는 산화물 반도체로 형성된 액티브층을 포함한다. 여기서, 산화물 반도체는 비정질 또는 결정질 산화물 반도체를 포함할 수 있다. 산화물 반도체 박막 트랜지스터는 N타입 트랜지스터로 구성될 수 있다.
LTPS 박막 트랜지스터는 게이트, 소스 및 드레인을 포함한다. LTPS 박막 트랜지스터는 폴리 실리콘으로 형성된 액티브층을 포함한다. 이와 같은 LTPS 박막 트랜지스터는 P타입 박막 트랜지스터 또는 N타입 박막 트랜지스터로 구성될 수 있다. 본 발명의 실시예에서는 LTPS 박막 트랜지스터가 P타입 트랜지스터로 구성되었다고 가정하기로 한다.
LTPS 박막 트랜지스터는 높은 전자 이동도를 가지며, 이에 따라 빠른 구동 특성을 갖는다.
산화물 반도체 박막 트랜지스터는 저온 공정이 가능하며, LTPS 박막 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 이와 같은 산화물 반도체 박막 트랜지스터는 오프 전류 특성이 우수하다.
상기의 제1 트랜지스터(T11), 제2 트랜지스터(T12), 제5 트랜지스터(T15), 제6 트랜지스터(T16), 및 제7 트랜지스터(T17)는 P타입 LTPS 박막 트랜지스터일 수 있고, 제3 트랜지스터(T13) 및 제4 트랜지스터(T14)는 N타입 산화물 반도체 박막 트랜지스터일 수 있다.
실시예에서는 제2 노드(NA2)와 접속된 제3 트랜지스터(T13) 및 제4 트랜지스터(T14)가 산화물 반도체 박막 트랜지스터로 형성되면, 제2 노드(NA2)로부터의 누설전류가 최소화되고, 이에 따라 원하는 휘도의 영상을 표시할 수 있다.
또한, 상술한 본 발명의 실시예에서는 유기 발광 다이오드(OLED)로 전류를 공급하기 위한 전류 공급경로에 위치된 제1 트랜지스터(T11), 제6 트랜지스터(T16), 및 제7 트랜지스터(T17)을 LTPS 박막 트랜지스터로 형성한다. 이와 같이 전류 공급경로에 위치된 트랜지스터들(T11, T16, T17)을 LTPS 박막 트랜지스터로 형성하면 빠른 구동 특성에 의하여 안정적으로 유기 발광 다이오드(OLED)로 전류를 공급할 수 있다.
다음으로, 도 14를 참조하여, 도 12의 표시 장치의 저주파 구동 방식에 대해 구체적으로 설명한다.
도 14는 도 12의 표시 장치의 저주파 구동 방식을 나타낸 타이밍도이다.
한 프레임 내의 t0 내지 t1 기간 동안 더미 제1 스캔선(PS0)에 로우 레벨의 제1 스캔 신호(PS[0])이 인가되고, 더미 제2 스캔선(NS0)에 로우 레벨의 제2 스캔 신호(NS[0])이 인가된다. t1 내지 t2 기간 동안 첫 번째 제1 스캔선(PS1)에 로우 레벨의 제1 스캔 신호(PS[1])이 인가되고, 첫 번째 제2 스캔선(PS2)에 로우 레벨의 제2 스캔 신호(NS[1])이 인가된다. 마찬가지로 두 번째 내지 n-1번째 제1 스캔선에도 로우 레벨의 제1 스캔 신호가 순차적으로 인가되고, 두 번째 내지 n-1번째 제2 스캔선에도 로우 레벨의 제2 스캔 신호가 순차적으로 인가되며, t4 내지 t5 기간 동안 n번째 제1 스캔선(PSn)에 로우 레벨의 제1 스캔 신호(PS[n])이 인가되고, n번째 제2 스캔선(NSn)에 로우 레벨의 제2 스캔 신호(NS[n])이 인가된다.
t1 내지 t2 기간 동안 첫 번째 제1 스캔선(PS1)과 첫 번째 제2 스캔선(NS1)에 각각, 로우 레벨(L)의 제1 스캔 신호(PS[1])와 하이 레벨(H)의 제2 스캔 신호(NS[1])가 인가된 다음, t2 시점에서, 대응하는 발광 제어선(EM1)에 로우 레벨(L)의 발광 제어 신호(EM[1])가 인가된다.
t2 내지 t3 기간 동안, 두 번째 제1 스캔선(PS2)과 두 번째 제2 스캔선(NS2)에 각각, 로우 레벨(L)의 제1 스캔 신호(PS[2])와 하이 레벨(H)의 제2 스캔 신호(NS[2])가 인가된 다음, t3 시점에서, 대응하는 발광 제어선(EM2)에 로우 레벨(L)의 발광 제어 신호(EM[2])가 인가된다.
t4 내지 t5 기간 동안, 마지막 제1 스캔선(PSn)과 마지막 제2 스캔선(NSn)에 각각, 로우 레벨(L)의 제1 스캔 신호(PS[n])와 하이 레벨(H)의 제2 스캔 신호(NS[n])가 인가된 다음, t5 시점에서, 대응하는 발광 제어선(EMn)에 로우 레벨(L)의 발광 제어 신호(EM[n])가 인가된다.
모든 발광 제어선에 로우 레벨의 발광 제어 신호들이 인가된 다음, t6 시점에서 로우 레벨의 홀딩 제어 신호(BPC)가 인가된다. 로우 레벨의 홀딩 제어 신호(BPC)는 발광 기간이 종료되기 전의 t7 시점까지 유지된다.
홀딩 제어 신호(BPC)는 제1 및 제2 스캔 구동부(21, 22)와 발광 구동부(41)에 제공되어, 제1 스캔 구동부(21)가 하이 레벨의 제1 스캔 신호를 복수의 스캔선(PS1~PSn)에 인가하고, 제2 스캔 구동부(22)가 로우 레벨의 제2 스캔 신호를 복수의 스캔선(NS1~NSn)에 인가하며, 발광 구동부(41)가 로우 레벨의 발광 제어 신호를 복수의 발광 제어선(EM1~EMn)에 인가하도록, 제1 및 제2 스캔 구동부(21, 22)와 발광 구동부(41)를 제어하는 신호이다.
다음으로, 한 프레임의 발광 기간은 t8 시점에서 종료된다. 이후의 t9 내지 t10 기간 동안 다시 더미 제1 스캔선(PS0)과 더미 제2 스캔선(NS0)에 각각, 로우 레벨(L)의 제1 스캔 신호(PS[0])와 하이 레벨(H)의 제2 스캔 신호(NS[0])가 인가됨으로써, 다음 프레임이 개시된다.
다음으로, 도 15 내지 도 18을 참조하여, 도 12의 스캔 구동부(22)에 대해 설명한다.
도 15는 다른 실시예에 따른 스캔 구동부를 나타낸 도면이고, 도 16은 다른 실시예에 따른 스캔 구동부에 포함된 스테이지의 일 예를 나타낸 회로도이다.
도 15를 참조하면, 제2 스캔 구동부(22)는 복수의 스테이지(NST0~NSTn)를 포함한다. 복수의 스테이지(NST0~NSTn) 각각은 스캔선들(NS0~NSn) 중 대응하는 하나에 연결되며, 클록 신호들(ECLK1, ECLK2, NCLK)에 동기하여 구동된다. 복수의 스테이지(NST0~NSTn)는 동일한 회로 구성을 가질 수 있다.
복수의 스테이지(NST0~NSTn) 각각은 이전단 스테이지의 출력신호(즉, 제2 스캔 신호) 또는 제2 스캔 시작 신호(NSSP)를 입력받는다. 일례로, 첫 번째 스테이지(NST0)는 스캔 시작 신호(NSSP)를 입력받고, 나머지 스테이지들(NST1~NSTn)은 대응하는 이전단 스테이지의 출력신호를 입력받는다.
복수의 스테이지(NST0~NSTn)는 각각 제1 클록 신호(ECLK1)와 제2 클록 신호(ECLK2)를 입력 받는다. 제1 클록 신호(ECLK1) 및 제2 클록 신호(ECLK2)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는다.
복수의 스테이지(NST0~NSTn)는 스캔 클록 신호(NCLK)를 입력받는다. 스캔 클록 신호(NCLK)는 제1 클록 신호(ECLK1) 및 제2 클록 신호(ECLK2)와 상이한 주기를 갖는다. 하나의 스캔선(NS0)으로 스캔 신호가 공급되는 기간을 1수평기간(1H) 이라고 할 때, 스캔 클록 신호(NCLK)는 1H의 주기를 가지고 하이 레벨(H)로 스위칭될 수 있다.
도 16을 함께 참조하면, 하나의 스테이지(NST0)는 제1 구동부(410), 제2 구동부(420), 출력부(430), 및 홀딩부(440)를 포함한다. 도 16에서는 트랜지스터들이 P타입 트랜지스터인 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 트랜지스터들은 N타입 트랜지스터일 수도 있다.
출력부(330)는 제1 노드(N21) 및 제2 노드(N23)에 인가되는 전압에 대응하여, 출력단(409)으로 공급되는 스캔 신호(NS[0])의 레벨을 제어한다. 이를 위하여, 출력부(430)는 제8 트랜지스터(NT8), 제9 트랜지스터(NT9), 제10 트랜지스터(NT10), 및 제3 커패시터(NC3)를 포함한다.
제8 트랜지스터(NT8)는 제1 전압(VGH)과 제1 노드(N21) 사이에 위치하며, 게이트가 제2 노드(N22)에 연결되어 있다. 제8 트랜지스터(NT8)는 제2 노드(N12)에 인가되는 전압에 대응하여 제1 전압(VGH)과 제1 노드(N21) 사이의 연결을 제어한다. 여기서, 제1 전압(VGH)은 하이 레벨, 예를 들면 하이 레벨의 전압으로 설정된다.
제9 트랜지스터(NT9)는 제1 전압(VGH)과 출력단(409) 사이에 위치하며, 게이트가 제1 노드(N21)에 연결되어 있다. 제9 트랜지스터(NT9)는 제1 노드(N21)에 인가되는 전압에 대응하여 제1 전압(VGH)과 출력단(409) 사이의 연결을 제어한다.
제10 트랜지스터(NT10)는 출력단(409)과 제2 전압(VGL) 사이에 위치하며, 게이트가 제2 노드(N22)에 연결되어 있다. 제10 트랜지스터(NT10)는 제2 노드(N22)에 인가되는 전압에 대응하여 출력단(409)과 제2 전압(VGL) 사이의 연결을 제어한다. 여기서, 제2 전압(VGL)은 로우 레벨, 예를 들면 로우 레벨 전압으로 설정된다.
제3 커패시터(NC3)는 제1 노드(N21)와 제1 전압(VGH) 사이에 연결되어 있다. 제3 커패시터(NC3)는 제1 노드(N21)에 인가되는 전압을 충전한다.
제1 구동부(410)는 제1 입력단(401), 제3 입력단(405), 및 제4 입력단(NCLK)으로 공급되는 신호들에 대응하여 제2 노드(N22)와 제2 노드(N23)의 전압을 제어한다. 이를 위하여, 제1 구동부(210)는 제11 트랜지스터(NT11), 및 제1 트랜지스터(NT1) 내지 제3 트랜지스터(NT3)를 포함한다.
제11 트랜지스터(NT11)는 제3 입력단(405)과 제1 트랜지스터(NT1) 사이에 위치하며, 게이트가 제4 입력단(NCLK)에 연결되어 있다. 제11 트랜지스터(NT11)는 제4 입력단(NCLK)으로 공급되는 전압에 대응하여 제3 입력단(405)과 제1 트랜지스터(NT1) 사이의 연결을 제어한다.
제1 트랜지스터(NT1)는 제11 트랜지스터(NT11)와 제2 노드(N22) 사이에 위치하며, 게이트가 제1 입력단(401)에 연결되어 있다. 제1 트랜지스터(NT1)는 제1 입력단(401)으로 공급되는 전압에 대응하여 제11 트랜지스터(NT11)와 제2 노드(N22) 사이의 연결을 제어한다.
즉, 제11 트랜지스터(NT11)와 제1 트랜지스터(NT1)는 스캔 클록 신호(NCLK)와 제1 클록 신호(ECLK1)의 레벨에 따라, 스캔 시작 신호(NSSP)를 제2 노드(N22)에 전달할 수 있다.
제2 트랜지스터(NT2)는 제3 노드(N23)와 제1 입력단(401) 사이에 위치하며, 게이트가 제2 노드(N22)에 연결되어 있다. 제2 트랜지스터(NT2)는 제2 노드(N22)의 전압 레벨에 대응하여 제1 입력단(401)과 제3 노드(N23) 사이의 연결을 제어한다.
제3 트랜지스터(NT3)는 제2 노드(N22)와 제2 전압(VGL) 사이에 위치하며, 게이트가 제1 입력단(401)에 연결되어 있다. 제3 트랜지스터(PT3)는 제1 입력단(401)으로 공급되는 전압에 대응하여 제2 노드(N22)와 제2 전압(VGL) 사이의 연결을 제어한다.
제2 구동부(420)는 제2 입력단(403) 및 제2 노드(N22)의 전압 레벨에 대응하여 제1 노드(N21), 제2 노드(N22), 및 제4 노드(N24)의 전압을 제어한다. 이를 위하여, 제2 구동부(420)는 제4 트랜지스터(NT4), 제5 트랜지스터(NT5), 제6 트랜지스터(NT6), 제7 트랜지스터(NT7), 제1 커패시터(NC1), 및 제2 커패시터(NC2)를 포함한다.
제4 트랜지스터(NT4)는 제2 입력단(403)과 제5 트랜지스터(NT5) 사이에 위치하며, 게이트가 제2 노드(N22)에 연결되어 있다. 제4 트랜지스터(NT4)는 제2 노드(N22)의 전압 레벨에 대응하여 제5 트랜지스터(NT5)와 제2 입력단(403) 사이의 연결을 제어한다.
제5 트랜지스터(NT5)는 제4 트랜지스터(NT4)와 제1 전압(VGH) 사이에 위치하며, 게이트가 제3 노드(N23)에 연결되어 있다. 제5 트랜지스터(NT5)는 제3 노드(N23)의 전압 레벨에 대응하여 제4 트랜지스터(NT4)와 제1 전압(VGH) 사이의 연결을 제어한다.
제6 트랜지스터(NT6)는 제4 노드(N24)와 제2 입력단(403) 사이에 위치하며, 게이트가 제3 노드(N23)에 연결되어 있다. 제6 트랜지스터(NT6)는 제3 노드(N23)의 전압 레벨에 대응하여 제4 노드(N24)와 제2 입력단(403) 사이의 연결을 제어한다.
제7 트랜지스터(NT7)는 제4 노드(N24)와 제1 노드(N21) 사이에 위치하며, 게이트가 제2 입력단(403)에 연결되어 있다. 제7 트랜지스터(NT7)는 제2 입력단(403)의 전압 레벨에 대응하여 제4 노드(N24)와 제1 노드(N21) 사이의 연결을 제어한다.
제1 커패시터(NC1)는 제4 트랜지스터(NT4)와 제5 트랜지스터(NT5)의 사이 노드 및 제2 노드(N22) 사이에 연결되어 있고, 제2 커패시터(NC2)는 제1 노드(N21)와 제4 노드(N24) 사이에 연결되어 있다.
홀딩부(440)는 제5 입력단(411)으로 공급되는 신호에 대응하여 제2 노드(N22)의 전압을 제어한다. 이를 위하여, 홀딩부(440)는 제12 트랜지스터(NT12)를 포함한다.
제12 트랜지스터(NT12)는 제2 노드(N22)와 제2 전압(VGL) 사이에 위치하며, 게이트가 제5 입력단(411)에 연결되어 있다. 제12 트랜지스터(NT12)는 제5 입력단(411)으로 공급되는 홀딩 제어 신호(BPC)의 레벨에 대응하여 제2 노드(N22)와 제2 전압(VGL) 사이의 연결을 제어한다.
도 17은 다른 실시예에 따른 스캔 구동부의 구동 방식을 나타낸 타이밍도이다.
도 17을 참조하면, 제1 클록 신호(ECLK1) 및 제2 클록 신호(ECLK2)는 서로 상이한 타이밍(예를 들어, ECLK1: tc1, tc5, tc9 등, ECLK2: tc3, tc7, tc11 등)에 로우 레벨(L)로 스위칭된다. 그리고, 제1 입력단(401)으로 공급되는 클록 신호(ECLK1 또는 ECLK2)와 동기되도록 하이 레벨의 스캔 시작 신호(NSSP)가 공급된다.
동작 과정을 상세히 설명하면, tc1에서, 제1 클록 신호(ECLK1)는 로우 레벨로 스위칭되고, 스캔 시작 신호(NSSP), 스캔 클록 신호(NCLK)는 로우 레벨을 유지하며, 제2 클록 신호(ECLK2)는 하이 레벨을 유지한다. 또한 제1 노드(N21)와 제2 노드(N22)의 전압은 로우 레벨을 갖는다.
제2 노드(N22)의 전압이 로우 레벨을 가지므로, 제2 트랜지스터(NT2), 제4 트랜지스터(NT4), 제8 트랜지스터(NT8), 및 제10 트랜지스터(NT10)는 온 상태에 있다.
온 상태인 제2 트랜지스터(NT2)에 의해, 하이 레벨의 제2 클록 신호(ECLK2)가 제3 노드(N23)에 제공된다. 즉, 제3 노드(N23)의 전압은 하이 레벨(H)을 갖는다.
온 상태인 제10 트랜지스터(NT10)에 의해, 제2 전압(VGL)이 출력단(409)에 공급된다. 스캔 구동부(22)의 스테이지(NST0)는 로우 레벨의 제2 스캔 신호(NS[0])를 출력하고 있다.
온 상태인 제8 트랜지스터(NT8)에 의해, 로우 레벨의 스캔 클록 신호(NCLK)가 제1 노드(N21)에 공급된다. 제1 노드(N21)의 전압은 로우 레벨을 안정적으로 유지한다.
제1 노드(N21)의 전압이 로우 레벨을 가지므로, 제9 트랜지스터(NT9)는 온 상태에 있다. 온 상태인 제9 트랜지스터(NT9)에 의해, 로우 레벨의 스캔 클록 신호(NCLK)가 출력단(409)에 공급된다. 스캔 구동부(22)의 스테이지(NST0)는 로우 레벨의 제2 스캔 신호(NS[0])를 안정적으로 출력하고 있다.
tc1 내지 tc2 기간 동안, 제1 입력단(401)으로 로우 레벨의 제1 클록 신호(ECLK1)가 공급된다. 온 상태인 제4 트랜지스터(NT4)에 의해, 제1 커패시터(NC1)의 일단의 전압이 제1 클록 신호(ECLK1)의 전위 변화량만큼 변화한다. 제2 노드(N22)의 전압은 제1 커패시터(NC1)의 커플링에 의해 제1 클록 신호(ECLK1)의 전위 변화량만큼 부트 스트랩된다. 즉, 제1 클록 신호(ECLK1)의 로우 레벨 구간(tc1 내지 tc2)에서 제2 노드(N22)의 전압은 로우 레벨(L)보다 더 낮은 레벨(L4)을 갖는다.
로우 레벨의 제1 클록 신호(ECLK1)에 의해, 제7 트랜지스터(NT7)가 턴 온된다. 턴 온된 제7 트랜지스터(NT7)에 의해, 제1 노드(N21)와 제4 노드(N24)가 전기적으로 연결된다. 제1 노드(N21)의 전압이 로우 레벨을 가지므로, 제4 노드(N24)의 전압도 로우 레벨을 갖게 된다.
그러면 제2 커패시터(NC2)는 제2 노드(N23)의 하이 레벨(H)과 제4 노드(N24) 로우 레벨 사이의 전압차를 충전한다.
tc3 시점에서, 제2 클록 신호(ECLK2)가 로우 레벨(L)로 스위칭된다. 스캔 클록 신호(NCLK)는 로우 레벨을 유지하며, 제1 클록 신호(ECLK1)는 하이 레벨을 유지한다.
제2 클록 신호(ECLK2)가 로우 레벨(L)로 스위칭되기 전에, 스캔 시작 신호(NSSP)가 하이 레벨(H)로 스위칭된다. 스캔 시작 신호(NSSP)는 제1 스테이지(NST0)에만 제공되며, tc3 내지 tc7 기간 내에서 하이 레벨을 유지할 수 있다. 제1 클록 신호(ECLK1)은 하이 레벨을 유지한다.
로우 레벨(L)의 스캔 클록 신호(NCLK)에 의해, 제11 트랜지스터(NT11)가 온 상태에 있다. 로우 레벨(L)의 제2 클록 신호(ECLK2)가 공급되면, 제1 트랜지스터(NT1)와 제3 트랜지스터(NT3)가 턴 온된다. 그러면, 턴 온된 제1 트랜지스터(NT1)를 통해, 하이 레벨(H)의 스캔 시작 신호(NSSP)가 제2 노드(N22)에 제공되고, 턴 온된 제3 트랜지스터(NT3)를 통해, 제2 전압(VGL)이 제3 노드(N23)에 공급된다. 따라서, 제2 노드(N22)의 전압은 하이 레벨을 갖게 되고, 제3 노드(N23)의 전압은 로우 레벨을 갖게 된다.
제3 노드(N23)의 전압이 로우 레벨을 가지므로, 제5 트랜지스터(NT5)와 제6 트랜지스터(NT6)는 턴 온된다. 턴 온된 제5 트랜지스터(NT5)를 통해 제1 전압(VGH)이 제4 트랜지스터(NT4)와 연결되어 있는 제1 커패시터(NC1)의 일단으로 제공되므로, 제1 커패시터(NC1)의 양단에는 모두 하이 레벨의 전압이 인가되어 방전된다.
턴 온된 제6 트랜지스터(NT6)를 통해, 하이 레벨(H)의 제1 클록 신호(ECLK1)이 제4 노드(N24)에 제공된다. 그러면 제2 커패시터(NC2)는 제1 클록 신호(ECLK1)의 하이 레벨(H)과 제3 노드(N23) 로우 레벨 사이의 전압차를 충전한다.
tc5 시점에서, 제1 클록 신호(ECLK1)가 로우 레벨(L)로 스위칭된다. 제1 클록 신호(ECLK1)와 스캔 시작 신호(NSSP)는 하이 레벨을 유지한다.
제1 클록 신호(ECLK1)가 로우 레벨(L)로 스위칭되기 전에, 스캔 클록 신호(NCLK)가 하이 레벨(H)로 스위칭된다. 스캔 클록 신호(NCLK)는 tc5 내지 tc9 기간 내에서 하이 레벨을 유지할 수 있다.
하이 레벨을 갖는 스캔 클록 신호(NCLK)에 의해 제11 트랜지스터(NT11)가 턴 오프된다.
또한, 제1 클록 신호(ECLK1)가 로우 레벨(L)로 스위칭되기 전에, 제2 노드(N22)의 전압은 하이 레벨을 갖고, 제3 노드(N23)의 전압은 로우 레벨을 갖는다.
제2 노드(N22)의 전압이 하이 레벨을 가지므로, 제2 트랜지스터(NT2), 제4 트랜지스터(NT4), 제8 트랜지스터(NT8), 및 제10 트랜지스터(NT10)는 오프 상태에 있다.
제3 노드(N23)의 전압이 로우 레벨을 가지므로, 제5 트랜지스터(NT5)와 제6 트랜지스터(NT6)는 온 상태에 있다.
온 상태인 제5 트랜지스터(NT5)를 통해 제1 전압(VGH)이 제4 트랜지스터(NT4)와 연결되어 있는 제1 커패시터(NC1)의 일단으로 제공된다.
온 상태인 제6 트랜지스터(NT6)에 의해, 제2 커패시터(NC2)의 일단의 전압이 제1 클록 신호(ECLK1)의 전위 변화량만큼 변화한다. 제3 노드(N23)의 전압은 제2 커패시터(NC2)의 커플링에 의해 제1 클록 신호(ECLK1)의 전위 변화량만큼 부트 스트랩된다. 즉, 제1 클록 신호(ECLK1)의 로우 레벨 구간(tc5 내지 tc6)에서 제2 노드(N23)의 전압은 로우 레벨(L)보다 더 낮은 레벨(L5)을 갖는다.
또한, 온 상태인 제6 트랜지스터(NT6)에 의해, 제4 노드(N24)에 로우 레벨의 제1 클록 신호(ECLK1)이 제공된다.
로우 레벨의 제1 클록 신호(ECLK1)에 의해, 제7 트랜지스터(NT7)가 턴 온된다. 턴 온된 제7 트랜지스터(NT7)에 의해 제4 노드(N24)와 제1 노드(N21)이 전기적으로 연결된다.
제4 노드(N24)의 전압이 로우 레벨을 가지므로, 제1 노드(N21)의 전압도 로우 레벨을 유지한다.
제1 노드(N21)의 전압이 로우 레벨을 가지므로, 제9 트랜지스터(NT9)는 온 상태에 있다. 온 상태인 제9 트랜지스터(NT9)에 의해, 하이 레벨의 스캔 클록 신호(NCLK)가 출력단(409)에 제공된다. 그러면, 스캔 구동부(22)의 스테이지(NST0)는 하이 레벨의 제2 스캔 신호(NS[0])를 출력한다.
tc7 시점에서, 제2 클록 신호(ECLK2)가 로우 레벨(L)로 스위칭된다. 스캔 클록 신호(NCLK)는 하이 레벨을 유지하며, 제1 클록 신호(ECLK1)는 하이 레벨을 유지한다.
제2 클록 신호(ECLK2)가 로우 레벨(L)로 스위칭되기 전에, 스캔 시작 신호(NSSP)가 로우 레벨(L)로 스위칭된다.
하이 레벨의 제1 클록 신호(ECLK1)에 의해, 제7 트랜지스터(NT7)는 오프 상태에 있고, 하이 레벨(H)의 스캔 클록 신호(NCLK)에 의해, 제11 트랜지스터(NT11)는 오프 상태에 있다.
로우 레벨(L)의 제2 클록 신호(ECLK2)가 공급되면, 제1 트랜지스터(NT1)와 제3 트랜지스터(NT3)가 턴 온된다. 그러면, 턴 온된 제1 트랜지스터(NT1)는 제11 트랜지스터(NT11)와 제2 노드(N22)을 전기적으로 연결하고, 턴 온된 제3 트랜지스터(NT3)를 통해, 제2 전압(VGL)이 제3 노드(N23)에 공급된다. 따라서, 제2 노드(N22)의 전압은 하이 레벨(H)을 유지하고, 제3 노드(N23)의 전압은 로우 레벨을 유지한다.
제3 노드(N23)의 전압이 로우 레벨을 가지므로, 제5 트랜지스터(NT5)와 제6 트랜지스터(NT6)는 턴 온된다. 턴 온된 제5 트랜지스터(NT5)를 통해 제1 전압(VGH)이 제4 트랜지스터(NT4)와 연결되어 있는 제1 커패시터(NC1)의 일단으로 제공되므로, 제1 커패시터(NC1)의 양단에는 모두 하이 레벨의 전압이 인가되어 방전된다.
턴 온된 제6 트랜지스터(NT6)를 통해, 하이 레벨(H)의 제1 클록 신호(ECLK1)이 제4 노드(N24)에 제공된다. 그러면 제2 커패시터(NC2)는 제1 클록 신호(ECLK1)의 하이 레벨(H)과 제3 노드(N23) 로우 레벨 사이의 전압차를 충전한다.
tc8 시점 이후에, 스캔 클록 신호(NCLK)가 로우 레벨로 스위칭된다. 그러면, 온 상태의 제9 트랜지스터(NT9)를 통해 로우 레벨의 스캔 클록 신호(NCLK)가 출력단(409)에 제공된다. 즉, 스캔 구동부(22)의 스테이지(NST0)는 로우 레벨의 제2 스캔 신호(NS[0])를 출력한다.
tc18 시점 이후에, 스캔 클록 신호(NCLK)가 로우 레벨로 스위칭되면, 마지막 스테이지(NSTn)에서 제2 스캔선(NSn)으로 하이 레벨의 스캔 신호(NS[n])의 출력이 종료된다. 그러면, tc23 시점에서 홀딩 제어 신호(BPC)가 로우 레벨로 스위칭된다. 이때, 제1 클록 신호(ECLK1), 제2 클록 신호(ECLK2), 및 스캔 클록 신호(NCLK)는 클록킹을 중지할 수 있다.
홀딩 제어 신호(BPC)가 로우 레벨로 스위칭되면, 제2 노드(N22)에 제2 전압(VGL)이 공급되므로, 제10 트랜지스터(ET10)는 턴 온된다. 그러면, 턴 온된 제10 트랜지스터(ET10)를 통해 제2 전압(VGL)이 출력단(409)에 공급된다. 즉, 제2 스캔 구동부(22)의 모든 스테이지(NST0~NSTn)는 로우 레벨의 제2 스캔 신호(NS[0]~NS[n])의 출력을 유지한다.
그러므로, 일 실시예에 따른 제2 스캔 구동부(22)는 표시 장치의 저주파 구동을 위해, 제2 스캔 신호(NS[0]~NS[n])를 소정 기간 동안 안정적으로 로우 레벨로 유지할 수 있다.
다음으로, 도 18을 참조하여 스캔 구동부(20, 21, 22)와 발광 구동부(40, 41) 각각의 홀딩부들(240, 340, 440)이 하나의 구성요소로서 구비되는 경우에 대해 설명한다.
도 18은 또 다른 실시예에 따른 홀딩부를 포함하는 표시 장치를 나타낸 개략도이다.
도시된 바와 같이, 표시 장치의 표시 패널(100)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함한다.
비표시 영역(NDA)에는 스캔 구동부(20)와 발광 구동부(40)가 위치할 수 있다. 스캔 구동부(20)는 복수의 스테이지(PST1, PST2, PST3,…)를 포함하고, 발광 구동부(40)도 복수의 스테이지(EST1, EST2, EST3,…)를 포함한다.
또한, 비표시 영역(NDA)에는 홀딩부(70)가 더 위치할 수 있다. 홀딩부(70)는 스캔 구동부(20) 및 발광 구동부(40)와 공간적으로 이격되어 위치할 수 있다.
홀딩부(70)는 적어도 하나의 트랜지스터를 포함하고, 홀딩선들(HL1, HL2)에 연결되어 있다. 홀딩선(HL1)은 발광 구동부(40)의 각 (EST1, EST2, EST3,…)에 모두 연결되어 있고, 홀딩선(HL2)는 스캔 구동부(20)의 각 스테이지(PST1, PST2, PST3,…)에 모두 연결되어 있다.
예를 들어, 홀딩선(HL1)은 도 10에 도시된 스테이지(EST1)의 제2 노드(N12)에 연결되어 있다. 홀딩선(HL2)은 도 6에 도시된 스테이지(PST1)의 제1 노드(N1)에 연결되어 있다. 또한, 홀딩선(HL2)은 도 16에 도시된 스테이지(NST1)의 제2 노드(N22)에 연결되어 있다.
그러면, 홀딩부(70)는 홀딩 제어 신호(BPC)의 레벨에 따라, 홀딩선들(HL1, HL2)에 제2 전압(VGL)을 제공할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 제1 노드 및 제2 노드에 인가된 전압에 대응하여 출력단으로 제1 전압 또는 상기 제1 전압보다 더 낮은 제2 전압을 공급하기 위한 출력부,
    제1 입력단 및 제2 입력단의 신호에 대응하여, 상기 제2 노드의 전압을 제어하기 위한 제1 구동부,
    제3 입력단 및 상기 제2 노드의 전압에 대응하여, 상기 제1 노드의 전압을 제어하기 위한 제2 구동부, 그리고
    상기 제1 노드 또는 상기 제2 노드에 상기 제1 전압보다 더 낮은 제3 전압을 인가하는 제1 트랜지스터
    를 포함하고,
    상기 제1 입력단은 이전 스테이지의 출력단으로부터 출력된 신호 또는 시작 신호를 입력받고, 상기 제2 입력단은 제1 클록 신호를 입력받으며, 상기 제3 입력단은 상기 제1 클록 신호와 동일한 주기를 가지며 위상이 서로 중첩되지 않는 제2 클록 신호를 입력받고,
    상기 제1 구동부는 상기 제3 입력단의 신호에 더 대응하여, 상기 제2 노드의 전압을 제어하고,
    상기 제1 구동부는,
    상기 제1 입력단과 상기 제2 노드 사이에 위치하며, 게이트가 상기 제3 입력단에 연결되어 있는 제4 트랜지스터, 그리고
    상기 제2 노드와 상기 제1 전압 사이에 직렬로 위치하는 제5 트랜지스터 및 제6 트랜지스터를 포함하며,
    상기 제5 트랜지스터의 게이트는 상기 제2 입력단에 연결되어 있고, 상기 제6 트랜지스터의 게이트는 상기 제1 노드에 연결되어 있는,
    구동 장치.
  2. 제1항에 있어서,
    상기 출력부는,
    상기 제1 전압과 상기 출력단 사이에 위치하며, 게이트가 상기 제1 노드에 연결되어 있는 제2 트랜지스터,
    상기 출력단과 상기 제2 입력단 사이에 위치하며, 게이트가 상기 제2 노드에 연결되어 있는 제3 트랜지스터,
    상기 제2 노드와 상기 출력단 사이에 연결되어 있는 제1 커패시터, 그리고
    상기 제1 노드와 상기 제1 전압 사이에 연결되어 있는 제2 커패시터를 포함하는,
    구동 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는 상기 제1 노드와 상기 제3 전압 사이에 위치하고, 게이트가 제4 입력단에 연결되어 있으며,
    상기 제4 입력단은 마지막 스테이지의 출력단으로부터 신호가 출력된 후에 이네이블 레벨을 갖는 홀딩 제어 신호를 입력받는,
    구동 장치.
  4. 제1항에 있어서,
    상기 제2 구동부는,
    상기 제1 노드와 상기 제3 입력단 사이에 위치하며, 게이트가 상기 제2 노드에 연결되어 있는 제7 트랜지스터, 그리고
    상기 제1 노드와 상기 제3 전압 사이에 위치하며, 게이트가 상기 제3 입력단에 연결되어 있는 제8 트랜지스터를 포함하는,
    구동 장치.
  5. 제1 노드 및 제2 노드에 인가된 전압에 대응하여 출력단으로 제1 전압또는 상기 제1 전압보다 더 낮은 제2 전압을 공급하기 위한 출력부,
    제1 입력단 및 제2 입력단의 신호에 대응하여, 상기 제2 노드의 전압을 제어하기 위한 제1 구동부,
    제3 입력단 및 상기 제2 노드의 전압에 대응하여, 상기 제1 노드의 전압을 제어하기 위한 제2 구동부, 그리고
    상기 제1 노드 또는 상기 제2 노드에 상기 제1 전압보다 더 낮은 제3 전압을 인가하는 제1 트랜지스터
    를 포함하고,
    상기 제1 입력단은 이전 스테이지의 출력단으로부터 출력된 신호 또는 시작 신호를 입력받고, 상기 제2 입력단은 제1 클록 신호를 입력받으며, 상기 제3 입력단은 상기 제1 클록 신호와 동일한 주기를 가지며 위상이 서로 중첩되지 않는 제2 클록 신호를 입력받고,

    상기 출력부는,
    상기 제1 전압과 상기 제1 노드 사이에 위치하며, 게이트가 상기 제2 노드에 연결되어 있는 제2 트랜지스터,
    상기 제1 전압과 상기 출력단 사이에 위치하며, 게이트가 상기 제1 노드에 연결되어 있는 제3 트랜지스터,
    상기 제3 전압과 상기 출력단 사이에 위치하며, 게이트가 상기 제2 노드에 연결되어 있는 제4 트랜지스터, 그리고
    상기 제1 노드와 상기 제1 전압 사이에 연결되어 있는 제1 커패시터를 포함하는,
    구동 장치.
  6. 제5항에 있어서,
    상기 제1 트랜지스터는 상기 제2 노드와 상기 제3 전압 사이에 위치하고, 게이트가 제4 입력단에 연결되어 있으며,
    상기 제4 입력단은 마지막 스테이지의 출력단으로부터 신호가 출력된 후에 이네이블 레벨을 갖는 홀딩 제어 신호를 입력받는,
    구동 장치.
  7. 제5항에 있어서,
    상기 제1 구동부는,
    상기 제1 입력단과 상기 제2 노드 사이에 위치하고, 게이트가 상기 제2 입력단에 연결되어 있는 제5 트랜지스터,
    상기 제2 입력단과 제3 노드 사이에 위치하고, 게이트가 상기 제2 노드에 연결되어 있는 제6 트랜지스터, 그리고
    상기 제3 노드와 상기 제3 전압 사이에 위치하고, 게이트가 상기 제2 입력단에 연결되어 있는 제7 트랜지스터를 포함하는,
    구동 장치.
  8. 제7항에 있어서,
    상기 제2 구동부는,
    상기 제1 전압과 상기 제2 노드 사이에 직렬로 위치하는 제8 트랜지스터 및 제9 트랜지스터,
    제4 노드와 상기 제2 입력단 사이에 위치하고, 게이트가 상기 제3 노드에 연결되어 있는 제10 트랜지스터,
    상기 제4 노드와 상기 제1 노드 사이에 위치하고, 게이트가 상기 제2 입력단에 연결되어 있는 제11 트랜지스터,
    상기 제2 노드와 상기 제2 입력단 사이에 연결되어 있는 제2 커패시터, 그리고
    상기 제3 노드와 상기 제4 노드 사이에 연결되어 있는 제3 커패시터를 포함하고,
    상기 제8 트랜지스터의 게이트는 상기 제2 입력단에 연결되어 있고, 상기 제9 트랜지스터의 게이트는 상기 제3 노드에 연결되어 있는,
    구동 장치.
  9. 제1 노드 및 제2 노드에 인가된 전압에 대응하여 출력단으로 제1 전압또는 상기 제1 전압보다 더 낮은 제2 전압을 공급하기 위한 출력부,
    제1 입력단 및 제2 입력단의 신호에 대응하여, 상기 제2 노드의 전압을 제어하기 위한 제1 구동부,
    상기 제3 입력단 및 상기 제2 노드의 전압에 대응하여, 상기 제1 노드의 전압을 제어하기 위한 제2 구동부, 그리고
    상기 제1 노드 또는 상기 제2 노드에 상기 제1 전압보다 더 낮은 제3 전압을 인가하는 제1 트랜지스터
    를 포함하고,
    상기 제1 입력단은 이전 스테이지의 출력단으로부터 출력된 신호 또는 시작 신호를 입력받고, 상기 제2 입력단은 제1 클록 신호를 입력받으며, 상기 제3 입력단은 상기 제1 클록 신호와 동일한 주기를 가지며 위상이 서로 중첩되지 않는 제2 클록 신호를 입력받고, 제4 입력단은 상기 제1 클록 신호 및 상기 제2 클록 신호와 상이한 주기를 갖는 스캔 클록 신호를 입력받는,
    구동 장치.
  10. 제9항에 있어서,
    상기 출력부는,
    상기 제4 입력단과 상기 제1 노드 사이에 위치하며, 게이트가 상기 제2 노드에 연결되어 있는 제2 트랜지스터,
    상기 제4 입력단과 상기 출력단 사이에 위치하며, 게이트가 상기 제1 노드에 연결되어 있는 제3 트랜지스터,
    상기 제3 전압과 상기 출력단 사이에 위치하며, 게이트가 상기 제2 노드에 연결되어 있는 제4 트랜지스터, 그리고
    상기 제1 노드와 상기 제4 입력단 사이에 연결되어 있는 제1 커패시터를 포함하는,
    구동 장치.
  11. 제10항에 있어서,
    상기 제1 트랜지스터는 상기 제2 노드와 상기 제3 전압 사이에 위치하고, 게이트가 제4 입력단에 연결되어 있으며,
    상기 제4 입력단은 마지막 스테이지의 출력단으로부터 신호가 출력된 후에 이네이블 레벨을 갖는 홀딩 제어 신호를 입력받는,
    구동 장치.
  12. 제10항에 있어서,
    상기 제1 구동부는,
    상기 제1 입력단과 상기 제2 노드 사이에 직렬로 위치하는 제5 트랜지스터 및 제6 트랜지스터,
    상기 제2 입력단과 제3 노드 사이에 위치하고, 게이트가 상기 제2 노드에 연결되어 있는 제7 트랜지스터, 그리고
    상기 제3 노드와 상기 제3 전압 사이에 위치하고, 게이트가 상기 제2 입력단에 연결되어 있는 제8 트랜지스터를 포함하고,
    상기 제5 트랜지스터의 게이트는 상기 제4 입력단에 연결되어 있고, 상기 제6 트랜지스터의 게이트는 상기 제2 입력단에 연결되어 있는,
    구동 장치.
  13. 제12항에 있어서,
    상기 제2 구동부는 상기 제1 전압과 상기 제2 노드 사이에 직렬로 위치하는 제9 트랜지스터 및 제10 트랜지스터,
    제4 노드와 상기 제3 입력단 사이에 위치하고, 게이트가 상기 제3 노드에 연결되어 있는 제11 트랜지스터,
    상기 제4 노드와 상기 제1 노드 사이에 위치하고, 게이트가 상기 제3 입력단에 연결되어 있는 제12 트랜지스터,
    상기 제9 트랜지스터 및 상기 제10 트랜지스터가 연결되어 있는 노드와 상기 제2 노드 사이에 연결되어 있는 제2 커패시터, 그리고
    상기 제3 노드와 상기 제4 노드 사이에 연결되어 있는 제3 커패시터를 포함하고,
    상기 제9 트랜지스터의 게이트는 상기 제2 노드에 연결되어 있고, 상기 제10 트랜지스터의 게이트는 상기 제3 노드에 연결되어 있는,
    구동 장치.
  14. 복수의 화소를 포함하는 표시부,
    상기 복수의 화소에 연결된 복수의 스캔선에 각각 연결되어, 제1 노드 및 제2 노드에 인가된 전압에 대응하여 스캔 신호로서 제1 전압 또는 제1 전압보다 더 낮은 제2 전압을 공급하는 스테이지를 복수개 포함하는 스캔 구동부, 그리고
    상기 스캔 구동부가 저주파 구동 시에 이네이블 레벨의 스캔 신호를 출력하지 않도록, 상기 스캔 구동부를 제어하는 홀딩부를 포함하고,
    상기 홀딩부는 상기 제1 노드에 상기 제1 전압보다 더 낮은 제3 전압을 인가하는,
    표시 장치.
  15. 제14항에 있어서,
    상기 복수의 화소에 연결된 복수의 발광 제어선에 각각 연결되어, 제3 노드 및 제4 노드에 인가된 전압에 대응하여 발광 제어 신호로서 상기 제1 전압 또는 상기 제2 전압을 공급하는 스테이지를 복수개 포함하는 발광 구동부를 더 포함하고,
    상기 홀딩부는 상기 발광 구동부가 상기 저주파 구동 시에 이네이블 레벨의 발광 제어 신호의 출력을 유지하도록, 상기 발광 구동부를 제어하며, 상기 제3 노드에 상기 제3 전압을 인가하는,
    표시 장치.
  16. 제14항에 있어서,
    상기 표시부는 상기 복수의 화소가 위치하는 표시 영역과 상기 표시 영역 주변의 비표시 영역을 갖고,
    상기 스캔 구동부와 상기 홀딩부는 상기 비표시 영역에 위치하며,
    상기 홀딩부는 상기 스캔 구동부와 공간적으로 이격되어 있는,
    표시 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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