KR102612911B1 - 컨트롤러 및 컨트롤러의 동작방법 - Google Patents

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Abstract

메모리 장치를 제어하는 컨트롤러의 동작 방법은, 요청 맵 데이터를 포함하는 요청 맵 세그먼트에 포함된 복수의 맵 데이터들의 캐싱 순서를 결정하는 단계; 상기 요청 맵 세그먼트를 상기 메모리 장치로 요청하는 단계; 상기 캐싱 순서에 기초하여 결정된 마킹 영역에 데이터를 마킹하는 단계; 상기 메모리 장치로부터 독출되는 상기 복수의 맵 데이터들을 상기 캐싱 순서로 캐싱하는 단계; 및 상기 마킹 영역에 저장된 데이터의 변경 여부에 따라 상기 캐싱된 데이터 중에서 상기 요청 맵 데이터를 획득하는 단계를 포함한다.

Description

컨트롤러 및 컨트롤러의 동작방법 {CONTROLLER AND OPERATION METHOD THEREOF}
본 발명은 컨트롤러에 관한 것으로, 메모리 장치를 제어하는 컨트롤러의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
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본 발명은 메모리 장치로부터 맵 데이터를 빠르게 획득함으로써 메모리 시스템의 액세스 성능을 향상시키는 컨트롤러 및 그의 동작 방법의 제공을 목적으로 한다.
본 발명의 일 실시예에 따르면, 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 요청 맵 데이터를 포함하는 요청 맵 세그먼트에 포함된 복수의 맵 데이터들의 캐싱 순서를 결정하는 단계; 상기 요청 맵 세그먼트를 상기 메모리 장치로 요청하는 단계; 상기 캐싱 순서에 기초하여 결정된 마킹 영역에 데이터를 마킹하는 단계; 상기 메모리 장치로부터 독출되는 상기 복수의 맵 데이터들을 상기 캐싱 순서로 캐싱하는 단계; 및 상기 마킹 영역에 저장된 데이터의 변경 여부에 따라 상기 캐싱된 데이터 중에서 상기 요청 맵 데이터를 획득하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 메모리 장치를 제어하는 컨트롤러는, 맵 데이터를 캐싱하는 캐시; 요청 맵 데이터를 포함하는 요청 맵 세그먼트에 포함된 복수의 맵 데이터들의 캐싱 순서를 결정하고, 상기 요청 맵 세그먼트를 상기 메모리 장치로 요청하고, 상기 캐싱 순서에 기초하여 결정된 마킹 영역에 데이터를 마킹하는 플래시 변환 계층; 및 상기 메모리 장치로부터 독출되는 상기 복수의 맵 데이터들을 상기 캐싱 순서로 상기 캐시에 캐싱하는 메모리 인터페이스를 포함하되, 상기 플래시 변환 계층은 상기 마킹 영역에 저장된 데이터의 변경 여부에 따라 상기 캐시로부터 상기 요청 맵 데이터를 획득한다.
본 발명은 메모리 장치로부터 맵 데이터를 빠르게 획득함으로써 메모리 시스템의 액세스 성능을 향상시키는 컨트롤러 및 그의 동작 방법의 제공을 목적으로 한다.
도 1은 본 발명의 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 컨트롤러의 제어에 의해 동작하는 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 FTL이 메모리 장치로부터 요청 맵 데이터를 획득하는 과정을 설명하기 위한 도면이다.
도 4는 메모리 인터페이스의 구조를 개략적으로 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 FTL의 동작을 나타내는 흐름도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 FTL의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 컨트롤러를 포함하는 메모리 시스템의 동작을 나타내는 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 FTL의 동작을 나타내는 흐름도이다.
도 9 내지 도 10c는 본 발명의 일 실시예에 따른 FTL의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 컨트롤러를 포함하는 메모리 시스템의 동작을 나타내는 흐름도이다.
도 12 내지 도 20은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컨트롤러(130)를 포함하는 데이터 처리 시스템(100)을 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 메모리 시스템(110)은 호스트(102)의 요청에 의해 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함할 수 있다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 운영 시스템은 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있다. 예를 들면, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
도 1에서 설명한 바와 같이 메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조에 대해서는 도 2에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) (132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스(132)는, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스(132)는, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스(142)는, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스(142)는, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
메모리 인터페이스(142)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하는 ECC 유닛(미도시)을 포함할 수 있다.
ECC 유닛은 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛은 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스(142)를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장한다. 도 1에서 설명된 캐시(146)는 메모리(144)에 포함될 수 있다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 도 1에서 설명된 FTL(136)이 프로세서(134)에서 펌웨어(firmware)로서 구동될 수 있다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
한편, 메모리 장치(150), 일 예로 플래시 메모리 장치는 덮어쓰기를 지원하지 않을 수 있다. 또한, 메모리 장치(150)의 라이트(write) 수행 단위보다 이레이즈(erase) 수행 단위가 더 클 수 있다. 따라서 메모리 장치(150)가 내부에 저장된 데이터를 갱신하는 경우 실제로 해당 데이터가 저장된 영역에 대해 이레이즈를 수행하는 대신, 기존 데이터를 무효화하고 다른 메모리 영역에 새로운 데이터를 저장할 수 있다. 이로 인해 호스트(102)의 논리 주소와 메모리 장치(150)의 물리 주소가 불일치할 수 있다.
FTL(136)은 호스트(102)로부터 논리 주소를 수신하면, 상기 논리 주소를 물리 주소로 변환할 수 있다. 따라서 컨트롤러(130)는 호스트(102)로부터의 액세스 요청에 응하여 메모리 장치(150)의 상기 물리 주소로 액세스할 수 있다.
상기 논리 주소와 물리 주소를 연관시키기 위한 맵 데이터, 예컨대 L2P(Logical to Physical)는 메모리 장치(150)에 저장되어있을 수 있다. FTL(136)은 논리 주소를 물리 주소로 변환하기 위해 상기 맵 데이터를 메모리 장치(150)로부터 획득할 수 있다.
한편, 메모리 장치(150)는 복수의 맵 데이터들을 맵 세그먼트 단위로 저장할 수 있다. 메모리 장치(150)는 복수의 맵 세그먼트를 포함할 수 있다. 본 명세서에서는 FTL(136)이 필요로 하는 맵 데이터를 요청 맵 데이터로 정의하고, 상기 요청 맵 데이터를 포함하는 맵 세그먼트를 요청 맵 세그먼트로 정의한다.
FTL(136)은 상기 요청 맵 데이터를 메모리 장치(150)로부터 획득하기 위해 메모리 인터페이스(142)를 제어할 수 있다. 메모리 인터페이스(142)는 FTL(136)의 제어에 응하여 상기 요청 맵 세그먼트를 리드하도록 메모리 장치(150)를 제어할 수 있다. 메모리 인터페이스(142)는 메모리 장치(150)로부터 독출된 상기 요청 맵 세그먼트를 캐시(146)에 캐싱할 수 있다. FTL(136)은 상기 캐싱된 요청 맵 세그먼트로부터 상기 요청 맵 데이터를 획득할 수 있다.
한편, 요청 맵 세그먼트에 포함된 복수의 맵 데이터들은 소정의 캐싱 순서대로 캐싱될 수 있다. 따라서 상기 복수의 맵 데이터들 전부에 대한 캐싱이 완료되기 이전에 요청 맵 데이터가 캐시(146)에 캐싱될 수 있다. FTL(136)은 상기 요청 맵 데이터가 캐싱된 경우, 상기 요청 맵 세그먼트 전체에 대한 캐싱이 완료되기 전이라도 상기 요청 맵 데이터를 획득할 수 있다. 이에 대해서는 도 3 내지 도 7에서 상세히 설명된다.
나아가, 본 발명의 일 실시예에 따르면, FTL(136)은 맵 데이터를 요청하기 이전에, 요청 맵 세그먼트에서 요청 맵 데이터가 저장된 위치에 기초하여 상기 캐싱 순서를 결정할 수 있다. FTL(136)은 상기 요청 맵 데이터를 요청하면서, 상기 결정된 캐싱 순서에 기초하여 결정된 마킹 영역에 데이터를 마킹할 수 있다. FTL(136)은 상기 마킹 영역에 저장된 데이터의 변경 여부에 따라 상기 요청 맵 세그먼트 전체에 대한 캐싱이 완료되기 전이라도, 구체적으로 상기 요청 맵 세그먼트 전체의 절반 이하로 캐싱이 수행된 경우라도 상기 요청 맵 데이터를 획득할 수 있다. 이러한 본 발명의 일 실시예에 따르면, FTL(136)이 맵 데이터를 빠르게 획득함으로써 메모리 시스템(110)의 액세스 성능이 향상될 수 있다.
도 2는 본 발명의 실시 예에 따른 컨트롤러(130)의 제어에 의해 동작하는 메모리 장치(150)의 일 예를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
도 3은 FTL(136)이 메모리 장치(150)로부터 요청 맵 데이터를 획득하는 과정을 설명하기 위한 도면이다.
메모리 장치(150)는 복수의 맵 세그먼트들을 저장할 수 있다. 도 3은 메모리 블록(152)에 제1 내지 제4 맵 세그먼트(Map Segment1 내지 Map Segment4)가 저장되어 있음을 예시하고 있다.
상기 복수의 맵 세그먼트들 각각은 복수의 맵 데이터들을 포함할 수 있다. 예컨대, 하나의 맵 세그먼트는 서로 연속하는 복수의 논리 주소에 대한 복수의 맵 데이터들을 포함할 수 있다. 하나의 맵 세그먼트는 메모리 블록의 한 페이지 또는 수 페이지에 걸쳐 저장되어있을 수 있다. 하나의 맵 데이터는 데이터 버스(bus) 크기, 즉 하나의 워드(word) 크기일 수 있다. 그러나 맵 세그먼트 및 맵 데이터의 크기는 이에 한정되지 않는다. 도 3은 하나의 맵 세그먼트가 메모리 블록(152)의 하나의 페이지에 저장되어 있고, 여덟 개의 맵 데이터(Map Data1 내지 Map Data8)를 포함할 수 있음을 예시하고 있다.
FTL(136)은 요청 맵 데이터를 획득하기 위해 메모리 인터페이스(142)로 디스크립터(descriptor)를 제공할 수 있다. 디스크립터는 메모리 장치(150)를 제어하기 위해서 메모리 인터페이스(142)가 처리해야 할 작업이 기술된 작업 지시서(work order)를 의미할 수 있다. 메모리 인터페이스(142)는 상기 디스크립터에 응하여, 상기 요청 맵 데이터를 포함하는 요청 맵 세그먼트를 리드하도록 메모리 장치(150)를 제어할 수 있다.
상기 디스크립터는 상기 요청 맵 세그먼트가 저장된 위치에 대응하는 메모리 장치(150)의 물리 주소, 메모리 장치(150)로부터 독출된 상기 맵 세그먼트가 캐싱될 캐시(146)의 캐시 주소를 포함할 수 있다. 여기서, 상기 물리 주소는 사전에 상기 메모리(144)에 저장되어 있을 수 있다. FTL(136)은 상기 디스크립터를 제공하기 위해 요청 맵 세그먼트가 저장되어 있는 메모리 장치(150)의 물리 주소를 메모리(144)로부터 획득할 수 있다.
설명의 편의를 위하여, 상기 요청 맵 세그먼트가 제1 맵 세그먼트(Map Segment1), 요청 맵 데이터가 상기 제1 맵 세그먼트의 제4 맵 데이터(Map Data4)인 경우를 예로 들어 설명한다.
메모리 인터페이스(142)는 상기 디스크립터에 응하여 메모리 장치(150)로부터 독출된 제1 맵 세그먼트를 제1 캐시 영역(302)에 캐싱할 수 있다. 구체적으로, 메모리 인터페이스(142)는 상기 제1 맵 세그먼트에 포함된 복수의 맵 데이터들을 소정의 캐싱 순서로 캐싱할 수 있다. 여기서, 도 3의 제1 캐시 영역(302)은 상기 디스크립터에 포함된 캐시 주소에 대응하는 영역일 수 있다.
일 실시예에서, 메모리 인터페이스(142)는 내부의 ECC 유닛(미도시)을 이용하여 상기 독출된 제1 맵 세그먼트에 대해 에러 정정을 수행하고, 상기 에러 정정된 제1 맵 세그먼트를 제1 캐시 영역(302)에 상기 캐싱 순서로 캐싱할 수 있다.
도 4는 도 3에서 설명된 메모리 인터페이스(142)의 구조를 개략적으로 도시한 도면이다.
메모리 인터페이스(142)는 내부 동작에 필요한 레지스터를 포함할 수 있다. 예컨대 메모리 인터페이스(142)는 디스크립터 큐 레지스터(402), 어드레스 레지스터(406) 및 워드 카운트 레지스터(408)를 포함할 수 있다.
디스크립터 큐 레지스터(402)는 FTL(136)로부터 수신한 디스크립터를 큐잉할 수 있다. 이때 메모리 인터페이스(142)는 상기 수신한 디스크립터에 디스크립터 번호(미도시)를 할당할 수 있고, 상기 할당된 번호를 FTL(136)로 제공할 수 있다. 도 5의 예에서 제1 맵 세그먼트에 대한 리드 요청을 포함하는 디스크립터(Load Map Segment1)가 디스크립터 큐 레지스터(402)에 큐잉되어 있고, 상기 디스크립터에 디스크립터 번호 '1'이 할당되어 있다.
어드레스 레지스터(406)는 현재 캐싱을 수행하고자 하는 캐시 주소를 저장할 수 있다. 상기 요청 맵 세그먼트의 캐싱이 시작될 때, 상기 메모리 인터페이스(142)는 상기 캐싱이 시작될 시작 캐시 주소를 저장할 수 있다. 워드 카운트 레지스터(408)는 캐싱되어야 하는 데이터 크기를 예컨대 하나의 워드 단위로 저장할 수 있다.
도 3의 예에서, 상기 시작 캐시 주소는 제1 캐시 영역(302)의 시작 주소일 수 있다. 메모리 인터페이스(142)는 한 워드의 데이터에 대한 캐싱이 완료될 때마다 어드레스 레지스터(406)의 데이터를 증가시키고 워드 카운트 레지스터(408)의 데이터를 감소시키고 다음 워드의 데이터에 대한 캐싱을 수행할 수 있다. 예컨대 하나의 맵 데이터가 하나의 워드 크기인 경우, 메모리 인터페이스(142)는 하나의 맵 데이터에 대한 캐싱이 완료되면 어드레스 레지스터(406)의 값을 증가시키고 워드 카운트 레지스터(408)의 값을 감소시키고, 다음 맵 데이터에 대한 캐싱을 수행할 수 있다.
메모리 인터페이스(142)는 워드 카운트 레지스터(408)의 값을 감소시키는 상기의 동작을 워드 카운트 레지스터(408)의 값이 '0'이 될 때까지, 즉 캐싱되어야 하는 데이터에 대한 캐싱이 전부 완료될 때까지 반복할 수 있다. 즉, 메모리 인터페이스(142)는 제1 캐시 영역(302)에 복수의 맵 데이터를 소정의 캐싱 순서대로 캐싱할 수 있다.
상기 캐싱 순서는 복수의 맵 데이터들이 상기 요청 맵 세그먼트에 위치한 순서와 동일할 수 있다.
상기 요청 맵 세그먼트는 서로 연속하는 복수의 논리 주소에 대한 복수의 맵 데이터를 포함할 수 있다. 메모리 인터페이스(142)는 상기 복수의 맵 데이터를 논리 주소 순서대로 캐싱할 수 있다.
도 3의 예에서, 메모리 인터페이스(142)는 어드레스 레지스터(406) 및 워드 카운트 레지스터(408)의 데이터를 변경하면서 제1 캐시 영역(302)에 제1 맵 데이터부터 제8 맵 데이터를 차례로 캐싱할 수 있다.
FTL(136)은 캐시(146)의 제1 캐시 영역(302)으로 액세스하여 요청 맵 데이터인 제4 맵 데이터를 획득할 수 있다.
상기 요청 맵 데이터인 제4 맵 데이터는 상기 복수의 맵 데이터 전부에 대한 캐싱이 완료되기 이전에 이미 캐시(146)에 캐싱될 수 있다. 그러나, 종래기술에 따르면 FTL(136)은 상기 복수의 맵 데이터 전부에 대한 캐싱이 완료되고, 상기 디스크립터의 동작 수행 완료가 확인되어야 캐시(146)로 액세스하여 요청 맵 데이터를 획득한다.
구체적으로, 메모리 인터페이스(142)는 디스크립터 큐 레지스터(402)에 큐잉된 디스크립터의 동작 수행이 완료되면 이에 대한 응답을 FTL(136)로 제공할 수 있다. 예컨대 메모리 인터페이스(142)가 도 5의 디스크립터 큐 레지스터(402)의 데이터를 변경함으로써 응답(Response)을 제공하면, FTL(136)은 디스크립터 큐 레지스터(402)에 메모리 맵 입출력(Memory Mapped Input/Output, MMIO) 방식으로 액세스함으로써 디스크립터의 동작 수행의 완료 여부를 확인할 수 있다.
나아가, 상기 디스크립터의 동작 수행이 완료되기 이전에 상기 디스크립터에 할당된 디스크립터 번호가 다른 디스크립터의 동작 수행을 위해 할당되는 경우가 있다. 이 경우, FTL(136)은 상기 디스크립터의 동작 수행의 완료 여부를 확인할 수 없고, 상기 다른 디스크립터의 동작 수행의 완료가 확인된 후에야 캐시(146)로 액세스하여 요청 맵 데이터를 획득할 수 있다. 이러한 종래기술에 따르면, 메모리 시스템(110)의 액세스 성능이 저하될 수 있다.
따라서, 상기 디스크립터의 동작 수행 완료가 확인되기 이전이라도 FTL(136)이 상기 요청 맵 데이터가 캐싱될 영역에 맵 데이터가 캐싱되어 있는지를 확인하여 상기 요청 맵 데이터를 획득할 수 있다.
도 5는 본 발명의 일 실시예에 따른 FTL(136)의 동작을 나타내는 흐름도이다. 도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 FTL(136)의 동작을 설명하기 위한 도면이다.
도 5 내지 도 6c에서는, 도 3에서와 마찬가지로 상기 요청 맵 세그먼트가 제1 맵 세그먼트(Map Segment1), 요청 맵 데이터가 제4 맵 데이터(Map Data4)인 경우를 예로 들어 설명한다.
도 5 및 도 6a를 참조하면, 단계 S502에서, FTL(136)은 요청 맵 데이터를 포함하는 요청 맵 세그먼트를 메모리 장치(150)로 요청할 수 있다. FTL(136)은 상술한 대로 메모리 인터페이스(142)로 상기 요청 맵 세그먼트에 대응하는 메모리 장치(150)의 물리 주소, 메모리 장치(150)로부터 독출된 상기 맵 세그먼트가 캐싱될 제1 캐시 영역(302)에 대응하는 캐시 주소를 포함하는 디스크립터를 제공할 수 있다.
한편, 도 3 및 도 4에서 설명된 바와 같이 메모리 인터페이스(142)는 제1 캐시 영역(302)에 복수의 맵 데이터를 소정의 캐싱 순서로 캐싱할 수 있다. 예컨대 메모리 인터페이스(142)는 상기 복수의 맵 데이터들이 상기 요청 맵 세그먼트에 위치한 순서대로 상기 복수의 맵 데이터들을 제1 캐시 영역(302)에 캐싱할 수 있다.
따라서 요청 맵 데이터인 제4 맵 데이터가 캐싱될 캐시 주소에 대응하는 캐시 영역이 상기 캐싱 순서에 기초하여 결정될 수 있다. 제4 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 주소에 대응하는 캐시 영역도 마찬가지로 상기 캐싱 순서에 기초하여 결정될 수 있다.
단계 S504에서, FTL(136)은 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역, 예컨대 예컨대 제5 맵 데이터가 캐싱될 캐싱 영역을 마킹 영역(604)으로 결정하고, 상기 마킹 영역(604)에 데이터를 마킹할 수 있다. 상기 마킹된 데이터는 상기 캐시 영역에 맵 데이터가 캐싱되었는지를 확인하기 위한 표식이다.
마킹 영역(604)에 더미 데이터를 저장함으로써 상기 마킹을 수행할 수 있다.
한편, 맵 데이터는 일정 범위의 데이터를 가질 수 있다. 일 실시예에서, 상기 더미 데이터는 상기 일정 범위를 제외한 범위의 데이터를 가질 수 있다. 즉, 상기 더미 데이터는 맵 데이터와 혼동되지 않는 데이터일 수 있다.
단계 S506에서, FTL(136)은 상기 마킹 영역(604)에 저장된 데이터의 변경 여부를 확인할 수 있다.
FTL(136)은 상기 데이터 변경 여부를 주기적으로 확인할 수 있다.
FTL(136)은 폴링 방식에 의하여 상기 데이터 변경 여부를 확인할 수 있다.
도 6b 및 도 6c는, 도 6a에서 마킹 영역(604)에 마킹이 수행된 이후, 맵 데이터가 제1 맵 데이터부터 상기 캐싱 순서대로 제1 캐시 영역(302)에 캐싱되는 상황을 예시하고 있다.
구체적으로, 도 6b는 제1 캐시 영역(302)에 제1 맵 데이터 내지 제4 맵 데이터가 캐싱되었으며, 아직 더미 데이터가 변경되지 않은 상태를 예시하고 있다.
구체적으로, 도 6c는 제1 캐시 영역(302)에 제5 맵 데이터가 더 캐싱되어, 마킹 영역(604)의 더미 데이터가 제5 맵 데이터로 변경된 상태를 예시하고 있다. 마킹 영역(604)에 저장된 데이터가 맵 데이터로 변경되었음이 확인되면, 상기 캐싱 순서에 따라 제5 맵 데이터의 이전에 캐싱이 수행된 제4 맵 데이터에 대해서는 캐싱이 완료되었음이 확인될 수 있다.
따라서 단계 S508에서, 마킹 영역(604)에 저장된 데이터의 변경이 확인되면 FTL(136)은 제1 캐시 영역(302)에 액세스하여 요청 맵 데이터인 제4 맵 데이터를 획득할 수 있다.
도 7은 본 발명의 일 실시예에 따른 컨트롤러(130)를 포함하는 메모리 시스템(110)의 동작을 나타내는 흐름도이다.
단계 S702에서, FTL(136)은 메모리 인터페이스(142)로 요청 맵 데이터를 포함하는 요청 맵 세그먼트를 요청하는 디스크립터를 제공할 수 있다. 상기 디스크립터는 요청 맵 데이터를 포함하는 요청 맵 세그먼트에 대응하는 메모리 장치(150)의 물리 주소, 제1 캐시 영역(302)에 대응하는 캐시 주소를 포함할 수 있다.
단계 S704에서, FTL(136)은 캐시(146)에서 상기 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역을 마킹 영역(604)으로 결정하고, 마킹 영역(604)에 마킹을 수행할 수 있다. 상기 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역은 소정의 캐싱 순서에 기초하여 결정될 수 있다.
단계 S706에서, FTL(136)은 마킹 영역(604)에 저장된 데이터의 변경 여부를 주기적으로 확인할 수 있다. 일 실시예에서, FTL(136)은 캐시(146)를 주기적으로 폴링할 수 있다.
한편, 단계 S708에서 메모리 인터페이스(142)는 상기 디스크립터에 응하여 상기 메모리 장치(150)가 요청 맵 세그먼트를 리드하도록 제어할 수 있다.
단계 S710에서, 메모리 장치(150)는 메모리 인터페이스(142)의 제어에 응하여 상기 요청 맵 세그먼트를 리드할 수 있고, 단계 S712에서 상기 요청 맵 세그먼트를 메모리 인터페이스(142)로 독출할 수 있다
단계 S714에서, 메모리 인터페이스(142)는 상기 독출된 요청 맵 세그먼트를 소정의 캐싱 순서로 캐시(146)에 캐싱할 수 있다. 일 실시예에서, 메모리 인터페이스(142)는 내부의 ECC 유닛(미도시)을 이용하여 상기 독출된 요청 맵 세그먼트에 대해 에러 정정을 수행하고, 상기 에러 정정된 요청 맵 세그먼트를 상기 캐싱 순서로 캐시(146)에 캐싱할 수 있다.
단계 S706의 주기적인 확인에 의해 상기 더미 데이터의 변경이 확인되면, 단계 S716에서 FTL(136)은 캐시(146)에서 요청 맵 데이터를 획득할 수 있다.
FTL(136)이 호스트(102)의 액세스 요청에 대응하여 단계 S702 내지 단계 S716의 동작을 수행하였을 수 있다. 이때, FTL(136)은 상기 요청 맵 데이터를 획득하여 호스트(102)의 액세스 요청에 포함된 논리 어드레스를 메모리 장치(150)의 물리 어드레스로 변환할 수 있다. FTL(136)은 상기 액세스 요청에 응하여, 메모리 장치(150)의 상기 변환된 물리 어드레스로 액세스할 수 있다.
한편, FTL(136)이 상기 요청 맵 데이터를 획득한 이후에도 메모리 인터페이스(142)는 상기 맵 세그먼트에 대한 캐싱 동작을 수행하여 맵 세그먼트 전부에 대한 캐싱을 완료할 수 있다.
FTL(136)은 요청 맵 세그먼트를 요청하면서 마킹 영역(604)에 더미 데이터를 마킹하고, 상기 마킹된 더미 데이터의 변경 여부를 확인함으로써 상기 요청 맵 세그먼트 전부에 대한 캐싱이 완료되기 이전이라도 상기 요청 맵 데이터가 캐싱되었는지 여부를 확인할 수 있다. 따라서, FTL(136)이 요청 맵 데이터를 빠르게 획득함으로써 메모리 시스템(110)의 액세스 성능이 향상될 수 있다.
한편, 도 3의 예에서 요청 맵 데이터가 제1 맵 세그먼트의 제8 맵 데이터인 경우가 있다. 메모리 인터페이스(142)가 상기 복수의 맵 데이터들이 상기 요청 맵 세그먼트에 포함된 순서대로 상기 복수의 맵 데이터들을 제1 캐시 영역(302)에 캐싱하는 경우, 제8 맵 데이터는 제일 마지막에 캐싱될 수 있다.
요청 맵 데이터가 요청 맵 세그먼트의 복수의 맵 데이터들 중 가장 마지막에 위치한 경우, 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역이 존재하지 않으므로 FTL(136)은 마킹 영역을 설정할 수 없다. 따라서 FTL(136)은 요청 맵 세그먼트가 모두 캐싱된 이후, 디스크립터의 동작 수행이 완료되었음이 확인되어야 요청 맵 데이터를 획득할 수 있다.
또한, 요청 맵 세그먼트에서 요청 맵 데이터가 저장된 위치가 요청 맵 세그먼트의 중간 위치보다 뒤서는 경우, 메모리 인터페이스(142)가 상기 요청 맵 세그먼트의 절반 이상을 캐싱한 이후에야 상기 요청 맵 데이터를 획득할 수 있다.
따라서 본 발명의 일 실시예에 따르면, 메모리 인터페이스(142)는 상기 요청 맵 세그먼트에서 상기 요청 맵 데이터가 저장된 위치에 기초하여 상기 복수의 맵 데이터들이 상기 요청 맵 세그먼트에 위치한 순서대로, 혹은 상기 위치한 순서의 역순으로 캐싱 순서를 결정할 수 있다. 메모리 인터페이스(142)는 상기 결정된 캐싱 순서에 기초하여, 상기 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역을 마킹 영역으로 하여 마킹을 수행하고, 상기 마킹 영역에 저장된 데이터의 변경 여부에 따라 상기 요청 맵 데이터를 획득할 수 있다. 이러한 본 발명의 실시예가 도 4 및 도 8 내지 도 11에서 자세히 설명된다.
다시 도 4를 참조하면, 메모리 인터페이스(142)는 어드레스 레지스터(406) 및 워드 카운트 레지스터(408)의 데이터를 변경하면서 복수의 맵 데이터들을 요청 맵 세그먼트에 위치한 순서대로 캐싱할 수 있다.
상술한 도 3의 예에서, 상기 시작 캐시 주소는 제1 캐시 영역(302)의 시작 주소일 수 있다. 메모리 인터페이스(142)는 한 워드의 데이터에 대한 캐싱이 완료될 때마다 어드레스 레지스터(406)의 데이터를 증가시키고 워드 카운트 레지스터(408)의 데이터를 감소시키고 다음 워드의 데이터에 대한 캐싱을 수행할 수 있다.
다른 일 예로, 상기 시작 캐시 주소는 제1 캐시 영역(302)의 마지막 주소일 수 있다. 메모리 인터페이스(142)는 한 워드의 데이터에 대한 캐싱이 완료될 때마다 어드레스 레지스터(406)의 데이터를 감소시키고, 워드 카운트 레지스터(408)의 데이터를 감소시키면서 다음 워드의 데이터에 대한 캐싱을 수행할 수 있다.
메모리 인터페이스(142)는 워드 카운트 레지스터(408)의 값을 감소시키는 상기의 동작을 워드 카운트 레지스터(408)의 값이 '0'이 될 때까지, 즉 캐싱되어야 하는 데이터에 대한 캐싱이 전부 완료될 때까지 반복할 수 있다. 즉, 메모리 인터페이스(142)는 제1 캐시 영역(302)에 복수의 맵 데이터들이 상기 요청 맵 세그먼트에 위치한 순서의 역순으로 상기 복수의 맵 데이터들을 캐싱할 수 있다.
예컨대 하나의 맵 데이터가 하나의 워드 크기인 경우, 메모리 인터페이스(142)는 하나의 맵 데이터에 대한 캐싱이 완료되면 어드레스 레지스터(406)의 값을 증가시키고 워드 카운트 레지스터(408)의 값을 감소시키고, 다음 맵 데이터에 대한 캐싱을 수행할 수 있다.
실시예에서, 상기 요청 맵 세그먼트가 서로 연속하는 복수의 논리 주소에 대한 복수의 맵 데이터들을 포함하는 경우, 메모리 인터페이스(142)는 상기 복수의 맵 데이터들을 논리 주소 순서의 역순으로 캐싱할 수 있다.
정리하면, 메모리 인터페이스(142)는 어드레스 레지스터(406) 및 워드 카운트 레지스터(408)의 데이터를 변경하며, 제1 캐시 영역(302)에 제1 맵 세그먼트에 포함된 복수의 맵 데이터들을 맵 세그먼트에 위치한 순서대로 캐싱할 수 있을 뿐만 아니라, 맵 세그먼트에 위치한 순서의 역순으로 캐싱할 수 있다. 즉, 상기 캐싱 순서는 복수의 맵 데이터들이 맵 세그먼트에 위치한 순서 또는 상기 복수의 맵 데이터들이 위치한 순서의 역순일 수 있다.
한편, 복수의 맵 데이터들이 역순으로 캐싱되는 경우라 하여도, 복수의 맵 데이터들 각각이 상기 캐시에 캐싱되는 위치는 상기 요청 맵 세그먼트에 상기 복수의 맵 데이터들이 저장된 위치와 다르지 않음에 유의해야 한다. 즉, 순서대로(in order) 캐싱하는 경우와 역순으로 캐싱하는 경우 모두 동일 캐시 위치에 동일 맵 데이터가 캐싱될 것이다. 그러나 순서대로 캐싱하는 경우와 역순으로 캐싱하는 경우는 어느 맵 데이터가 먼저 캐싱되는지의 순서가 서로 반대일 뿐이다.
도 8은 본 발명의 일 실시예에 따른 FTL(136)의 동작을 나타내는 흐름도이다.
도 9 내지 도 10c는 본 발명의 일 실시예에 따른 FTL(136)의 동작을 설명하기 위한 도면이다.
설명의 편의를 위하여, 상기 요청 맵 세그먼트가 제1 맵 세그먼트(Map Segment1), 요청 맵 데이터가 제8 맵 데이터(Map Data8)인 경우를 예로 들어 설명한다.
단계 S802에서, FTL(136)은 요청 맵 세그먼트를 메모리 장치(150)로 요청하기 이전에 상기 요청 맵 세그먼트가 제1 캐시 영역(302)에 캐싱될 캐싱 순서를 결정할 수 있다.
도 4에서 설명된 바와 같이, 상기 캐싱 순서는 요청 맵 세그먼트에 복수의 맵 데이터들이 위치한 순서 또는 상기 복수의 맵 데이터들이 위치한 순서의 역순 중 어느 하나일 수 있다.
FTL(136)은 상기 요청 맵 세그먼트에서 상기 요청 맵 데이터가 저장된 위치에 기초하여 상기 캐싱 순서를 결정할 수 있다.
도 9을 참조하면, 제1 맵 세그먼트(Map Segment1)에서 첫 번째 위치(First Position)에 저장된 제1 맵 데이터부터 마지막 위치(Last Position)에 저장된 제8 맵 데이터까지, 복수의 맵 데이터들이 순서대로 저장되어있을 수 있다. 상기 첫 번째 위치 및 마지막 위치로부터 중간 위치(Middle Position)가 결정될 수 있다. 도 7의 예에서, 상기 중간 위치보다 앞서는(Front) 맵 데이터들은 제1 맵 데이터 내지 제4 맵 데이터이고, 상기 중간 위치보다 뒤서는(Back) 맵 데이터들은 제5 맵 데이터 내지 제8 맵 데이터이다.
상기 요청 맵 세그먼트에서 상기 요청 맵 데이터가 저장된 위치가 중간 위치보다 앞서는 경우 상기 캐싱 순서는 상기 복수의 맵 세그먼트들이 위치한 순서로 결정될 수 있다.
반대로, 상기 요청 맵 데이터가 저장된 순서가 중간 위치보다 뒤서는 경우 상기 캐싱 순서는 상기 복수의 맵 세그먼트들이 저장된 순서의 역순으로 결정될 수 있다. 즉, 도 9의 예에서 상기 요청 맵 데이터가 제5 맵 데이터 내지 제8 맵 데이터 중 어느 하나인 경우, FTL(136)은 제8 맵 데이터부터 역순으로 캐싱하도록 상기 캐싱 순서를 결정할 수 있다.
단계 S804에서, FTL(136)은 요청 맵 데이터를 포함하는 요청 맵 세그먼트를 메모리 장치(150)로 요청할 수 있다. FTL(136)은 메모리 인터페이스(142)로 상기 요청 맵 세그먼트에 대응하는 메모리 장치(150)의 물리 주소, 메모리 장치(150)로부터 독출된 상기 맵 세그먼트가 캐싱될 제1 캐시 영역(302)에 대응하는 캐시 주소 및 상기 결정된 캐싱 순서를 포함하는 디스크립터를 제공할 수 있다.
단계 S806에서, FTL(136)은 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역을 마킹 영역으로 결정하고, 상기 마킹 영역에 마킹을 수행할 수 있다.
도 10a를 참조하면, FTL(136)은 제8 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 영역으로서, 예컨대 제7 맵 데이터가 캐싱될 영역을 마킹 영역(804)으로 결정하고, 상기 마킹 영역(1004)에 데이터를 마킹할 수 있다.
일 실시예에서, 마킹 영역(1004)에 더미 데이터를 저장함으로써 상기 마킹을 수행할 수 있다.
한편, 맵 데이터는 일정 범위의 데이터를 가질 수 있다. 일 실시예에서, 상기 더미 데이터는 상기 일정 범위를 제외한 범위의 데이터를 가질 수 있다. 즉, 상기 더미 데이터는 맵 데이터와 혼동되지 않는 데이터일 수 있다.
단계 S808에서, FTL(136)은 상기 마킹 영역(1004)에 저장된 데이터의 변경 여부를 확인할 수 있다.
일 실시예에서, FTL(136)은 상기 데이터 변경 여부를 주기적으로 확인할 수 있다.
일 실시예에서, FTL(136)은 폴링 방식에 의하여 상기 데이터 변경 여부를 확인할 수 있다.
도 10b 및 도 10c는, 도 10a에서 마킹 영역(404)에 마킹이 수행된 이후, 맵 데이터가 제8 맵 데이터부터 상기 캐싱 순서대로 제1 캐시 영역(302)에 캐싱되는 상황을 예시하고 있다.
구체적으로, 도 10b는 제1 캐시 영역(302)에 제8 맵 데이터가 캐싱되었으며, 아직 더미 데이터가 변경되지 않은 상태를 예시하고 있다.
구체적으로, 도 10c는 제1 캐시 영역(302)에 제7 맵 데이터가 더 캐싱되어, 마킹 영역(1004)의 더미 데이터가 제7 맵 데이터로 변경된 상태를 예시하고 있다. 마킹 영역(1004)에 저장된 데이터가 맵 데이터로 변경되었음이 확인되면, 상기 캐싱 순서에 따라 제7 맵 데이터의 이전에 캐싱이 수행된 제8 맵 데이터에 대해서는 캐싱이 완료되었음이 확인될 수 있다.
따라서 단계 S810에서, 마킹 영역(1004)에 저장된 데이터의 변경이 확인되면 FTL(136)은 캐시(146)에 액세스하여 요청 맵 데이터인 제8 맵 데이터를 획득할 수 있다.
도 11은 본 발명의 일 실시예에 따른 컨트롤러(130)를 포함하는 메모리 시스템(110)의 동작을 나타내는 흐름도이다.
단계 S1102에서, FTL(136)은 요청 맵 세그먼트를 메모리 장치로 요청하기 이전에 상기 캐싱 순서를 결정할 수 있다.
상술한 대로, FTL(136)은 상기 요청 맵 세그먼트에서 상기 요청 맵 데이터가 저장된 위치에 기초하여, 상기 캐싱 순서를 상기 요청 맵 데이터에서 상기 복수의 맵 세그먼트들이 위치한 순서 또는 상기 위치한 순서의 역순으로 결정할 수 있다.
단계 S1104에서, FTL(136)은 메모리 인터페이스(142)로 맵 데이터를 요청하는 디스크립터를 제공할 수 있다. 상기 디스크립터는 요청 맵 데이터를 포함하는 요청 맵 세그먼트에 대응하는 메모리 장치(150)의 물리 주소, 제1 캐시 영역(302)에 대응하는 캐시 주소 및 상기 결정된 캐싱 순서를 포함할 수 있다.
단계 S1106에서, FTL(136)은 캐시(146)에서 상기 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역을 마킹 영역(1004)으로 결정하고, 마킹 영역(1004)에 마킹을 수행할 수 있다. 상기 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역은 상기 캐싱 순서에 기초하여 결정될 수 있다.
단계 S1108에서, FTL(136)은 마킹 영역(1004)에 저장된 데이터의 변경 여부를 주기적으로 확인할 수 있다. 일 실시예에서, FTL(136)은 캐시(146)를 주기적으로 폴링할 수 있다.
한편, 단계 S1110에서 메모리 인터페이스(142)는 상기 디스크립터에 응하여 상기 메모리 장치(150)가 요청 맵 세그먼트를 리드하도록 제어할 수 있다.
단계 S1112에서, 메모리 장치(150)는 메모리 인터페이스(142)의 제어에 응하여 상기 요청 맵 세그먼트를 리드할 수 있고, 단계 S1114에서 상기 요청 맵 세그먼트를 메모리 인터페이스(142)로 독출할 수 있다
단계 S1116에서, 메모리 인터페이스(142)는 상기 독출된 요청 맵 세그먼트를 상기 캐싱 순서로 캐시(146)에 캐싱할 수 있다. 일 실시예에서, 메모리 인터페이스(142)는 내부의 ECC 유닛(미도시)을 이용하여 상기 독출된 요청 맵 세그먼트에 대해 에러 정정을 수행하고, 상기 에러 정정된 요청 맵 세그먼트를 상기 캐싱 순서로 캐시(146)에 캐싱할 수 있다.
단계 S1108의 주기적인 확인에 의해 상기 더미 데이터의 변경이 확인되면, 단계 S1118에서 FTL(136)은 캐시(146)에서 요청 맵 데이터를 획득할 수 있다.
FTL(136)은 호스트(102)의 액세스 요청에 대응하여 단계 S1102 내지 단계 S1118의 동작을 수행할 수 있다. 이때, FTL(136)은 상기 요청 맵 데이터를 획득하여 호스트(102)의 액세스 요청에 포함된 논리 어드레스를 메모리 장치(150)의 물리 어드레스로 변환할 수 있다. FTL(136)은 상기 액세스 요청에 응하여, 메모리 장치(150)의 상기 변환된 물리 어드레스로 액세스할 수 있다.
한편, FTL(136)이 상기 요청 맵 데이터를 획득한 이후에도 메모리 인터페이스(142)는 상기 맵 세그먼트에 대한 캐싱 동작을 수행하여 맵 세그먼트 전부에 대한 캐싱을 완료할 수 있다.
상술한 본 발명의 일 실시예에 따르면, FTL(136)은 맵 데이터를 요청하면서, 요청 맵 세그먼트에서 요청 맵 데이터가 저장된 위치에 기초하여 상기 캐싱 순서를 결정할 수 있다. FTL(136)은 상기 결정된 캐싱 순서에 기초하여 결정된 마킹 영역에 데이터를 마킹할 수 있다. FTL(136)은 상기 마킹 영역에 저장된 데이터의 변경 여부에 따라 상기 요청 맵 데이터를 획득할 수 있다.
이러한 본 발명의 일 실시예에 따르면, FTL(136)은 상기 요청 맵 세그먼트에 포함된 복수의 맵 데이터들 중 절반 이하에 대한 캐싱이 수행된 경우에 요청 맵 데이터를 획득할 수 있다. 즉, FTL(136)이 요청 맵 데이터를 빠르게 획득함으로써 메모리 시스템(110)의 액세스 성능이 향상될 수 있다.
그러면 이하에서는, 도 12 내지 도 20을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 11에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 12를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 13을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 13에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(미도시)에 대응하며, ECC 유닛과 동일하게 동작할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 14를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 도 1에서 설명된 메모리(144)와 대응될 수 있으며, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함한 맵 데이터를 임시 저장한다. 도 14에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 도 1에서 설명된 ECC 유닛(미도시)과 대응되며, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 15은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 15을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ?, UFS 인터페이스가 될 수 있다.
전술한 바와 같이, 도 12 내지 15에서 설명한 메모리 컨트롤러(6120), 메모리 컨트롤러(6220), 컨트롤러(6320) 및 컨트롤러(6430) 각각은 적어도 하나의 프로세서와 적어도 하나의 메모리 소자를 포함할 수 있다. 상기 각각의 프로세서는 캐싱 순서를 결정하고, 맵 데이터를 요청하면서 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역에 데이터를 마킹하고, 상기 마킹된 데이터의 변경 여부를 확인함으로써 상기 요청 맵 데이터가 포함된 맵 세그먼트 절반에 대한 캐싱이 완료되기 이전이라도 상기 요청 맵 데이터를 획득할 수 있어 메모리 시스템의 액세스 성능이 향상될 수 있다.
도 16 내지 도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16 내지 도 19는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다. 도 1 내지 15에서 설명하는 다양한 실시예의 메모리 시스템은 도 16 내지 도 19에서 설명된 UFS에 적용될 수 있다.
도 16 내지 도 19을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 13 내지 도 16에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 9에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 16에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(switching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 17에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 18에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 19에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 20은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 20을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 14 내지 도 19에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다. 실시예에 따라, 스토리지 모듈(6950)은 요청 맵 데이터를 빠르게 획득하기 위해, 캐싱 순서를 결정하고, 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 캐시 영역에 데이터를 마킹하고, 상기 마킹된 데이터의 변경 여부를 확인하는 장치를 포함할 수 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    요청 맵 데이터를 포함하는 요청 맵 세그먼트에 포함된 복수의 맵 데이터들의 캐싱 순서를 결정하는 단계;
    상기 요청 맵 세그먼트를 상기 메모리 장치로 요청하는 단계;
    상기 캐싱 순서에 기초하여 캐시의 결정된 마킹 영역에 상기 복수의 맵 데이터들에 의해 변경될 더미 데이터를 마킹하는 단계;
    상기 메모리 장치로부터 독출되는 상기 복수의 맵 데이터들을 상기 캐싱 순서로 캐싱하는 단계;
    상기 요청 맵 데이터로 상기 더미 데이터를 변경하는 단계; 및
    상기 마킹 영역에 저장된 상기 더미 데이터가 변경될 때 상기 캐싱된 데이터 중에서 상기 요청 맵 데이터를 획득하는 단계
    를 포함하는 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 캐싱 순서를 결정하는 단계는
    상기 요청 맵 데이터가 저장된 위치에 기초하여 수행되는
    동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 캐싱 순서는 상기 요청 맵 세그먼트에 복수의 맵 세그먼트들이 위치한 순서 및 상기 복수의 맵 세그먼트들이 위치한 순서의 역순 중 어느 하나인
    동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 캐싱 순서를 결정하는 단계는
    상기 요청 맵 데이터가 저장된 위치가 중간 위치보다 앞서는 경우 상기 캐싱 순서를 상기 복수의 맵 세그먼트들이 위치한 순서로 결정하는 단계; 및
    상기 요청 맵 데이터가 저장된 위치가 중간 위치보다 뒤서는 경우 상기 캐싱 순서를 상기 복수의 맵 세그먼트들이 위치한 순서의 역순으로 결정하는 단계
    를 포함하는 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 요청 맵 세그먼트는 서로 연속하는 복수의 논리 주소에 대한 복수의 맵 데이터들을 포함하는
    동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 캐싱 순서는
    상기 복수의 맵 데이터들의 논리 주소 순서 및 상기 논리 주소 순서의 역순 중 어느 하나인
    동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 마킹 영역에 저장된 상기 더미 데이터의 변경 여부를 주기적으로 확인하는 단계
    를 더 포함하는 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 마킹 영역에 저장된 상기 더미 데이터의 변경 여부를 주기적으로 확인하는 단계는
    폴링(polling)에 의하여 수행되는
    동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 상기 캐시의 캐시 영역을 상기 마킹 영역으로 결정하는 단계를 더 포함하는
    동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    호스트로부터 액세스 요청을 수신하는 단계;
    상기 획득한 요청 맵 데이터에 기초하여 상기 호스트의 액세스 요청에 포함된 논리 어드레스를 상기 메모리 장치의 물리 어드레스로 변환하는 단계; 및
    상기 액세스 요청에 응하여 상기 메모리 장치의 상기 변환된 물리 어드레스로 액세스하는 단계
    를 더 포함하는 동작 방법.
  11. 메모리 장치를 제어하는 컨트롤러에 있어서,
    맵 데이터를 캐싱하는 캐시;
    요청 맵 데이터를 포함하는 요청 맵 세그먼트에 포함된 복수의 맵 데이터들의 캐싱 순서를 결정하고, 상기 요청 맵 세그먼트를 상기 메모리 장치로 요청하고, 상기 캐싱 순서에 기초하여 결정된 마킹 영역에 상기 복수의 맵 데이터들에 의해 변경될 더미 데이터를 마킹하는 플래시 변환 계층; 및
    상기 메모리 장치로부터 독출되는 상기 복수의 맵 데이터들을 상기 캐싱 순서로 상기 캐시에 캐싱하고, 상기 요청 맵 데이터로 상기 더미 데이터를 변경하는 메모리 인터페이스를 포함하되,
    상기 플래시 변환 계층은 상기 마킹 영역에 저장된 상기 더미 데이터가 변경될 때 상기 캐시로부터 상기 요청 맵 데이터를 획득하는
    컨트롤러.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 플래시 변환 계층은
    상기 요청 맵 데이터가 저장된 위치에 기초하여 상기 캐싱 순서를 결정하는
    컨트롤러.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 캐싱 순서는 상기 요청 맵 세그먼트에 복수의 맵 세그먼트들이 위치한 순서 및 상기 복수의 맵 세그먼트들이 위치한 순서의 역순 중 어느 하나인
    컨트롤러.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 플래시 변환 계층은
    상기 요청 맵 데이터가 저장된 위치가 중간 위치보다 앞서는 경우 상기 캐싱 순서를 상기 복수의 맵 세그먼트들이 위치한 순서로 결정하고,
    상기 요청 맵 데이터가 저장된 위치가 중간 위치보다 뒤서는 경우 상기 캐싱 순서를 상기 복수의 맵 세그먼트들이 위치한 순서의 역순으로 결정하는
    컨트롤러.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 요청 맵 세그먼트는 서로 연속하는 복수의 논리 주소에 대한 복수의 맵 데이터들을 포함하는
    컨트롤러.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 캐싱 순서는
    상기 복수의 맵 데이터들의 논리 주소 순서 및 상기 논리 주소 순서의 역순 중 어느 하나인
    컨트롤러.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 플래시 변환 계층은
    상기 마킹 영역에 마킹된 상기 더미 데이터의 변경 여부를 주기적으로 확인하는
    컨트롤러.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 플래시 변환 계층은
    폴링(polling)에 의하여 상기 마킹 영역에 마킹된 상기 더미 데이터의 변경 여부를 주기적으로 확인하는
    컨트롤러.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 플래시 변환 계층은
    상기 요청 맵 데이터가 캐싱된 이후에 맵 데이터가 캐싱될 상기 캐시의 캐시 영역을 상기 마킹 영역으로 결정하는
    컨트롤러.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 플래시 변환 계층은
    상기 획득한 요청 맵 데이터에 기초하여 호스트의 액세스 요청에 포함된 논리 어드레스를 상기 메모리 장치의 물리 어드레스로 변환하고, 상기 액세스 요청에 응하여 상기 메모리 장치의 상기 변환된 물리 어드레스로 액세스하는
    컨트롤러.

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113126915B (zh) * 2021-03-26 2022-07-22 山东英信计算机技术有限公司 一种基于Trim指令的SSD表更新方法、系统及装置
CN114036089B (zh) * 2021-11-17 2022-10-14 海光信息技术股份有限公司 数据处理方法、装置、缓存器、处理器及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016224708A (ja) * 2015-05-29 2016-12-28 株式会社東芝 メモリシステム
US20170109042A1 (en) * 2015-10-15 2017-04-20 Silicon Motion, Inc. Data storage device and data maintenance method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6385706B1 (en) * 1998-12-31 2002-05-07 Emx Corporation Apparatus and methods for copying a logical object to a primary storage device using a map of storage locations
US8489817B2 (en) * 2007-12-06 2013-07-16 Fusion-Io, Inc. Apparatus, system, and method for caching data
KR100880425B1 (ko) 2007-02-13 2009-01-29 삼성전자주식회사 메모리 맵 테이블 서치 타임을 최소화 또는 줄일 수 있는방법 및 그에 따른 반도체 메모리 장치
US8176252B1 (en) * 2007-11-23 2012-05-08 Pmc-Sierra Us, Inc. DMA address translation scheme and cache with modified scatter gather element including SG list and descriptor tables
KR101533744B1 (ko) * 2008-10-16 2015-07-10 삼성전자주식회사 플래시 메모리 시스템 및 그것의 플래시 변환 계층 설계 방법
US8478799B2 (en) * 2009-06-26 2013-07-02 Simplivity Corporation Namespace file system accessing an object store
US9069678B2 (en) * 2011-07-26 2015-06-30 International Business Machines Corporation Adaptive record caching for solid state disks
US20140304453A1 (en) * 2013-04-08 2014-10-09 The Hong Kong Polytechnic University Effective Caching for Demand-based Flash Translation Layers in Large-Scale Flash Memory Storage Systems
KR20180041898A (ko) * 2016-10-17 2018-04-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200025821A (ko) * 2018-08-31 2020-03-10 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016224708A (ja) * 2015-05-29 2016-12-28 株式会社東芝 メモリシステム
US20170109042A1 (en) * 2015-10-15 2017-04-20 Silicon Motion, Inc. Data storage device and data maintenance method thereof

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