KR102605706B1 - Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof - Google Patents

Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof Download PDF

Info

Publication number
KR102605706B1
KR102605706B1 KR1020200141837A KR20200141837A KR102605706B1 KR 102605706 B1 KR102605706 B1 KR 102605706B1 KR 1020200141837 A KR1020200141837 A KR 1020200141837A KR 20200141837 A KR20200141837 A KR 20200141837A KR 102605706 B1 KR102605706 B1 KR 102605706B1
Authority
KR
South Korea
Prior art keywords
oxide layer
layer
blocking oxide
taper angle
value
Prior art date
Application number
KR1020200141837A
Other languages
Korean (ko)
Other versions
KR20220057034A (en
Inventor
김태환
이준규
정우제
박재현
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020200141837A priority Critical patent/KR102605706B1/en
Publication of KR20220057034A publication Critical patent/KR20220057034A/en
Application granted granted Critical
Publication of KR102605706B1 publication Critical patent/KR102605706B1/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들; 상기 복수의 워드 라인들을 관통하며 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 및 상기 적어도 하나의 채널층을 감싸도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 포함하고, 상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)은, 서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖는 것을 특징으로 한다.A three-dimensional flash memory for mitigating tapered channel effect and a manufacturing method thereof are disclosed. According to one embodiment, a three-dimensional flash memory includes a plurality of word lines that extend in the horizontal direction on a substrate and are sequentially stacked in the vertical direction; at least one channel layer penetrating the plurality of word lines and extending in a direction perpendicular to the plurality of word lines; and at least one Oxide-Nitride-Oxide (ONO) layer extending in a direction perpendicular to the plurality of word lines to surround the at least one channel layer, and a blocking layer included in the at least one ONO layer. The blocking oxide layer is characterized by having different taper angles on the outer surface and inner taper angles.

Description

테이퍼드 채널 효과를 완화하기 위한 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY FOR MITIGATING TAPERED CHANNEL EFFECT AND MANUFACTURING METHOD THEREOF}3D flash memory for mitigating tapered channel effect and manufacturing method thereof {THREE DIMENSIONAL FLASH MEMORY FOR MITIGATING TAPERED CHANNEL EFFECT AND MANUFACTURING METHOD THEREOF}

아래의 실시예들은 3차원 플래시 메모리에 관한 기술로, 보다 상세하게는, 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 구조의 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다,The following embodiments relate to technologies related to 3D flash memory, and more specifically, to 3D flash memory structured to alleviate the tapered channel effect and a method of manufacturing the same.

플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, FN 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.Flash memory is an electrically erasable programmable read only memory (EEPROM) that electrically controls the input and output of data by Fowler-Nordheim tunneling or hot electron injection. do.

특히, 플래시 메모리와 관련하여, 최근 반도체 공정 기술의 발달로 인하여 저장 능력이 대용량화되고 있으며, 2차원을 벗어나 수직으로 메모리 셀들이 적층되는 3차원 구조에 대한 연구가 활발히 진행되고 있다.In particular, with regard to flash memory, storage capacity is increasing due to recent developments in semiconductor processing technology, and research is being actively conducted on three-dimensional structures in which memory cells are stacked vertically rather than two-dimensionally.

이에, 기존의 3차원 플래시 메모리를 나타낸 단면도인 도 1과 도 1에 도시된 120 영역을 확대한 단면도인 도 2와 같이, 수직 방향으로 연장 형성되는 채널층(111)과 채널층(111)을 감싸도록 수직 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide)층(112)을 포함하는 스트링(110) 구조의 3차원 플래시 메모리(100)가 제안되었다.Accordingly, as shown in FIG. 1, which is a cross-sectional view showing an existing three-dimensional flash memory, and FIG. 2, which is an enlarged cross-sectional view of area 120 shown in FIG. 1, a channel layer 111 extending in the vertical direction is formed. A three-dimensional flash memory 100 having a string 110 structure including an ONO (Oxide-Nitride-Oxide) layer 112 extending in the vertical direction to surround the 3D flash memory 100 has been proposed.

그러나 이러한 기존의 3차원 플래시 메모리(100)의 스트링(110)은, 스트링110)이 형성될 수직 홀을 RIE(Reactive Ion Etching) 방식을 기반으로 에칭하는 과정에서 홀의 하부에 도달하는 식각을 위한 이온(Neutrals radicals and ions)이 홀의 상부에 비해 양이 적어 발생되는 테이퍼 각도(Taper angle)(110-1, 110-2)를 가진 채 형성되게 된다.However, the string 110 of the existing three-dimensional flash memory 100 uses ions for etching that reach the bottom of the hole during the process of etching the vertical hole where the string 110 will be formed based on the RIE (Reactive Ion Etching) method. (Neutrals radicals and ions) are formed with a taper angle (110-1, 110-2) caused by a smaller amount compared to the upper part of the hole.

이 때, 기존의 3차원 플래시 메모리(100)의 ONO층(112)(보다 정확하게는, ONO층(112) 중 블로킹 산화물층)이 내외면에서 동일한 테이퍼 각도(110-1, 110-2)를 갖기 때문에, 스트링(110)의 상부에 위치하는 메모리 셀과 하부에 위치하는 메모리 셀의 채널 반경이 다른 테이퍼드 채널 효과(Tapered channel effect)로 인해 상하부 메모리 셀의 문턱 전압 윈도우의 차이가 증가될 수 있으며, 이에 따라 기존의 3차원 플래시 메모리(100)는 메모리 셀 간의 전기적 특성 차이가 발생되는 문제점을 갖는다.At this time, the ONO layer 112 (more precisely, the blocking oxide layer of the ONO layer 112) of the existing three-dimensional flash memory 100 has the same taper angles (110-1, 110-2) on the inner and outer surfaces. Therefore, the difference between the threshold voltage windows of the upper and lower memory cells may increase due to a tapered channel effect in which the channel radii of the memory cells located above and below the string 110 are different. Accordingly, the existing three-dimensional flash memory 100 has a problem in that differences in electrical characteristics between memory cells occur.

따라서, 테이퍼드 채널 효과를 완화하기 위한 기술이 제안될 필요가 있다.Therefore, a technique for mitigating the tapered channel effect needs to be proposed.

일 실시예들은 하드웨어적인 구조 변경을 통해 테이퍼드 채널 효과(Tapered channel effect)를 완화하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.One embodiment proposes a three-dimensional flash memory and a manufacturing method thereof that alleviate the tapered channel effect by changing the hardware structure.

보다 상세하게, 일 실시예들은 적어도 하나의 ONO(Oxide-Nitride-Oxide)층에 포함되는 블로킹 산화물층(Blocking oxide layer)의 내외면의 테이퍼 각도(Taper angle)를 조절하는 하드웨어적인 구조 변경을 통해 테이퍼드 채널 효과를 완화하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.More specifically, one embodiment changes the hardware structure to adjust the taper angle of the inner and outer surfaces of the blocking oxide layer included in at least one ONO (Oxide-Nitride-Oxide) layer. We propose a 3D flash memory and its manufacturing method that alleviate the tapered channel effect.

일 실시예에 따르면, 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들; 상기 복수의 워드 라인들을 관통하며 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 및 상기 적어도 하나의 채널층을 감싸도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 포함하고, 상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)은, 서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖는 것을 특징으로 한다.According to one embodiment, a three-dimensional flash memory for mitigating a tapered channel effect includes a plurality of word lines extending in the horizontal direction on a substrate and sequentially stacked in the vertical direction; at least one channel layer penetrating the plurality of word lines and extending in a direction perpendicular to the plurality of word lines; and at least one Oxide-Nitride-Oxide (ONO) layer extending in a direction perpendicular to the plurality of word lines to surround the at least one channel layer, and a blocking layer included in the at least one ONO layer. The blocking oxide layer is characterized by having different taper angles on the outer surface and inner taper angles.

일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층이 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 것을 특징으로 할 수 있다.According to one aspect, the taper angle of the outer surface of the blocking oxide layer may be smaller than the taper angle of the inner surface of the blocking oxide layer so that the blocking oxide layer has a thinner thickness from the bottom to the top.

다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.617 내지 0.936의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 0.5°의 값보다 작은 0.38° 내지 0.48°의 값을 갖는 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer is such that, when the thickness of the lowest end of the blocking oxide layer is set to a reference value of 1, the thickness of the uppermost end of the blocking oxide layer has a value of 0.617 to 0.936. It may be characterized as having a value of 0.38° to 0.48°, which is smaller than the value of 0.5°, which is the taper angle of the inner surface of the oxide layer.

또 다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.681 내지 0.936의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1°의 값보다 작은 0.90° 내지 0.98°의 값을 갖는 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer is such that the thickness of the uppermost end of the blocking oxide layer has a value of 0.681 to 0.936 when the thickness of the lowermost end of the blocking oxide layer is set to a reference value of 1. It may be characterized as having a value of 0.90° to 0.98°, which is less than the value of 1°, which is the taper angle of the inner surface of the blocking oxide layer.

또 다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.808의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1.5°의 값보다 작은 1.44°의 값을 갖는 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer is such that when the thickness of the lowest end of the blocking oxide layer is set to a reference value of 1, the thickness of the uppermost end of the blocking oxide layer has a value of 0.808. It may be characterized as having a value of 1.44°, which is smaller than the value of 1.5°, which is the taper angle of the inner surface of the layer.

또 다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.872의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 2°의 값보다 작은 1.96°의 값을 갖는 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer is such that when the thickness of the lowest end of the blocking oxide layer is set to a reference value of 1, the thickness of the uppermost end of the blocking oxide layer has a value of 0.872. It may be characterized as having a value of 1.96°, which is smaller than the value of 2°, which is the taper angle of the inner surface of the layer.

또 다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 적어도 하나의 ONO층이 구성하는 복수의 메모리 셀들 각각에서의 문턱 전압의 윈도우가 균일하도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer is the taper angle of the inner surface of the blocking oxide layer such that the window of the threshold voltage in each of the plurality of memory cells constituting the at least one ONO layer is uniform. It may be characterized as smaller.

또 다른 일 측면에 따르면, 상기 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각은, 서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖는 것을 특징으로 할 수 있다.According to another aspect, each of the tunneling oxide layer and the nitride layer included in the at least one ONO layer has an outer taper angle and an inner taper angle that are the same as each other. can do.

일 실시예에 따르면, 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들 및 상기 복수의 워드 라인들 사이에 교번하며 개재되는 절연층들을 포함하는 반도체 구조체를 준비하는 단계; 및 상기 복수의 워드 라인들을 관통하는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계를 포함하고, 상기 적어도 하나의 ONO층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계는, 상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)이 서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖도록 상기 블로킹 산화물층을 연장 형성하는 단계를 포함하는 것을 특징으로 한다.According to one embodiment, a method of manufacturing a three-dimensional flash memory for mitigating the tapered channel effect includes a plurality of word lines extending in the horizontal direction on a substrate and sequentially stacked in the vertical direction, and the Preparing a semiconductor structure including insulating layers alternately interposed between a plurality of word lines; and forming at least one channel layer penetrating the plurality of word lines and at least one Oxide-Nitride-Oxide (ONO) layer surrounding the at least one channel layer extending in a direction perpendicular to the plurality of word lines. A step of forming the at least one ONO layer extending in a direction perpendicular to the plurality of word lines may include forming a blocking oxide layer included in the at least one ONO layer on different outer surfaces. It characterized by comprising the step of extending and forming the blocking oxide layer to have a taper angle and an inner taper angle.

일 측면에 따르면, 상기 블로킹 산화물층을 연장 형성하는 단계는, 상기 블로킹 산화물층이 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 외면의 테이퍼 각도보다 큰 상기 블로킹 산화물층의 내면의 테이퍼 각도로 상기 블로킹 산화물층을 연장 형성하는 단계인 것을 특징으로 할 수 있다.According to one aspect, the step of extending and forming the blocking oxide layer includes forming a taper angle on the inner surface of the blocking oxide layer that is greater than the taper angle on the outer surface of the blocking oxide layer so that the blocking oxide layer has a thinner thickness from the bottom to the top. It may be characterized as a step of extending and forming the blocking oxide layer.

또 다른 일 측면에 따르면, 상기 적어도 하나의 ONO층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계는, 상기 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각이 서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖도록 상기 터널링 산화물층 및 상기 질화물층을 연장 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, forming the at least one ONO layer to extend in a direction perpendicular to the plurality of word lines includes forming a tunneling oxide layer and a nitride included in the at least one ONO layer. It may be characterized by comprising the step of extending and forming the tunneling oxide layer and the nitride layer so that each layer (nitride layer) has the same outer taper angle and the same inner taper angle.

일 실시예들은 하드웨어적인 구조 변경을 통해 테이퍼드 채널 효과(Tapered channel effect)를 완화하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.Embodiments may propose a three-dimensional flash memory and a manufacturing method thereof that alleviate the tapered channel effect by changing the hardware structure.

보다 상세하게, 일 실시예들은 적어도 하나의 ONO(Oxide-Nitride-Oxide)층에 포함되는 블로킹 산화물층(Blocking oxide layer)의 내외면의 테이퍼 각도(Taper angle)를 조절하는 하드웨어적인 구조 변경을 통해 테이퍼드 채널 효과를 완화하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.More specifically, one embodiment changes the hardware structure to adjust the taper angle of the inner and outer surfaces of the blocking oxide layer included in at least one ONO (Oxide-Nitride-Oxide) layer. A three-dimensional flash memory and its manufacturing method that alleviate the tapered channel effect can be proposed.

도 1은 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 2는 도 1에 도시된 120 영역을 확대한 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이다.
도 4는 도 3에 도시된 340 영역을 확대한 단면도이다.
도 5는 도 3에 도시된 블로킹 산화물층의 내외면 테이퍼 각도에 따른 문턱 전압의 윈도우를 나타낸 그래프이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.Figure 1 is a cross-sectional view showing an existing three-dimensional flash memory.
FIG. 2 is an enlarged cross-sectional view of area 120 shown in FIG. 1.
Figure 3 is a cross-sectional view showing a three-dimensional flash memory according to one embodiment.
FIG. 4 is an enlarged cross-sectional view of area 340 shown in FIG. 3.
FIG. 5 is a graph showing a window of threshold voltage according to the inner and outer surface taper angles of the blocking oxide layer shown in FIG. 3.
Figure 6 is a flow chart showing a method of manufacturing a 3D flash memory according to an embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the attached drawings. However, the present invention is not limited or limited by the examples. Additionally, the same reference numerals in each drawing indicate the same members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terminology used in this specification is a term used to appropriately express preferred embodiments of the present invention, and may vary depending on the intention of the user or operator or the customs of the field to which the present invention belongs. Therefore, definitions of these terms should be made based on the content throughout this specification.

도 3은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이고, 도 4는 도 3에 도시된 340 영역을 확대한 단면도이며, 도 5는 도 3에 도시된 블로킹 산화물층의 내외면 테이퍼 각도에 따른 문턱 전압의 윈도우를 나타낸 그래프이다.FIG. 3 is a cross-sectional view showing a three-dimensional flash memory according to an embodiment, FIG. 4 is an enlarged cross-sectional view of area 340 shown in FIG. 3, and FIG. 5 is a cross-sectional view showing the inner and outer surface taper angles of the blocking oxide layer shown in FIG. 3. This is a graph showing the window of the threshold voltage.

도 3, 4 및 5를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 복수의 워드 라인들(310), 적어도 하나의 채널층(320) 및 적어도 하나의 ONO층(330)을 포함한다.3, 4, and 5, the three-dimensional flash memory 300 according to one embodiment includes a plurality of word lines 310, at least one channel layer 320, and at least one ONO layer 330. Includes.

복수의 워드 라인들(310)은, 기판(미도시) 상 수평 방향(예컨대, X축 또는 Y축 방향)으로 연장 형성된 채 수직 방향(예컨대, Z축 방향)으로 순차적으로 적층되어, 적어도 하나의 채널층(320) 및 적어도 하나의 ONO층(330)에 전압을 인가하는 역할을 한다. 이에, 복수의 워드 라인들(310) 각각은 도전성 물질로 형성된 채 적어도 하나의 ONO층(330)과 연결될 수 있다. 일례로, 도전성 물질로는 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금)와 같은 금속 물질 또는 다결정 실리콘 등이 사용될 수 있다.The plurality of word lines 310 are formed to extend in the horizontal direction (e.g., X-axis or Y-axis direction) on a substrate (not shown) and are sequentially stacked in the vertical direction (e.g., Z-axis direction) to form at least one It serves to apply voltage to the channel layer 320 and at least one ONO layer 330. Accordingly, each of the plurality of word lines 310 may be formed of a conductive material and connected to at least one ONO layer 330. For example, the conductive material may be a metal material such as tungsten (W), titanium (Ti), tantalum (Ta), copper (Cu), or gold (Au), or polycrystalline silicon.

이러한 복수의 워드 라인들(310)은 사이에 교번하며 개재되는 절연층들(311)에 의해 각각이 분리될 수 있다. 이에, 복수의 워드 라인들(310) 각각은, 서로 분리된 채 적어도 하나의 채널층(320) 및 적어도 하나의 ONO층(330)과 함께 복수의 메모리 셀들을 구성할 수 있다.These plurality of word lines 310 may be separated from each other by insulating layers 311 alternately interposed therebetween. Accordingly, each of the plurality of word lines 310 may form a plurality of memory cells together with at least one channel layer 320 and at least one ONO layer 330 while being separated from each other.

적어도 하나의 채널층(320)은 복수의 워드 라인들(310)을 관통하며 복수의 워드 라인들(310)에 대해 수직 방향(예컨대, Z축 방향)으로 연장 형성되어, 복수의 워드 라인들(310)에 인가되는 전압에 따른 전하를 적어도 하나의 ONO층(330)에 공급하는 역할을 한다. 따라서, 적어도 하나의 채널층(320)은 단결정 실리콘, 다결정 실리콘, 다결정 실리콘 게르마늄(Poly-SiGe)과 같은 반도체 물질로 형성될 수 있으며, 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수 있다. 이러한 매립막은 절연 물질로 형성됨으로써 적어도 하나의 채널층(320)의 게인(Gain)으로 인한 전하 이동(Charge migration)을 감소시킬 수 있다. 그러나 적어도 하나의 채널층(320)은 이에 제한되거나 한정되지 않고 도면과 같이 내부가 비어있지 않은 원기둥 형태로 형성될 수도 있다.At least one channel layer 320 penetrates the plurality of word lines 310 and extends in a direction perpendicular to the plurality of word lines 310 (e.g., Z-axis direction), forming a plurality of word lines ( It serves to supply charges according to the voltage applied to 310 to at least one ONO layer 330. Accordingly, at least one channel layer 320 may be formed of a semiconductor material such as single crystal silicon, polycrystalline silicon, or polycrystalline silicon germanium (Poly-SiGe), and is formed in the shape of an empty tube with a buried film (not shown) inside. ) may further be included. This buried film can reduce charge migration due to the gain of at least one channel layer 320 by being formed of an insulating material. However, the at least one channel layer 320 is not limited or limited thereto and may be formed in a cylindrical shape with an empty interior as shown in the drawing.

적어도 하나의 ONO층(330)은, 적어도 하나의 채널층(320)을 감싸도록 복수의 워드 라인들(310)에 대해 수직 방향(예컨대, Z축 방향)으로 연장 형성된 채, 복수의 워드 라인들(310)에 인가되는 전압에 의해 적어도 하나의 채널층(320)으로부터 이동되는 전하를 트랩 및 저장하는 데이터 저장 기능을 갖는다. 이를 위해, 적어도 하나의 ONO층(330)은 블로킹 산화물층(Blocking oxide layer)(331), 질화물층(Nitride layer)(332) 및 터널링 산화물층(Tunneling oxide layer)(333)으로 구성될 수 있다.At least one ONO layer 330 is formed to extend in a direction perpendicular to the plurality of word lines 310 (e.g., Z-axis direction) to surround at least one channel layer 320, and is formed along the plurality of word lines. It has a data storage function of trapping and storing charges moved from at least one channel layer 320 by the voltage applied to 310. To this end, at least one ONO layer 330 may be composed of a blocking oxide layer 331, a nitride layer 332, and a tunneling oxide layer 333. .

여기서, 적어도 하나의 ONO층(330)이 전하를 트랩 및 저장하는 것은, 복수의 워드 라인들(310)에 인가되는 전압의 프린징 효과로 발생되는 FN 터널링을 이용할 수 있다.Here, the at least one ONO layer 330 may use FN tunneling generated by the fringing effect of the voltage applied to the plurality of word lines 310 to trap and store charges.

이와 같은 3차원 플래시 메모리(300)에서 적어도 하나의 ONO층(330)에 포함되는 블로킹 산화물층(331)은, 서로 상이한 외면의 테이퍼 각도 θ1와 내면의 테이퍼 각도 θ2를 가질 수 있다. 보다 상세하게, 블로킹 산화물층(331)은 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 외면의 테이퍼 각도 θ1가 내면의 테이퍼 각도 θ2보다 작은 것(θ2>θ1)을 특징으로 한다. 이에, 블로킹 산화물층(331)은 최하단의 두께가 고정된 채(예컨대, 7nm의 두께), 설명된 조건의 외면의 테이퍼 각도 θ1 및 내면의 테이퍼 각도 θ2에 따라 상단으로 갈수록 두께가 얇아지는 구조를 갖게 될 수 있다.In such a three-dimensional flash memory 300, the blocking oxide layer 331 included in at least one ONO layer 330 may have different outer surface taper angles θ 1 and inner inner taper angles θ 2 . More specifically, the blocking oxide layer 331 is characterized by a taper angle θ 1 of the outer surface that is smaller than a taper angle θ 2 of the inner surface (θ 2 >θ 1 ) so that the blocking oxide layer 331 has a thinner thickness from the bottom to the top. Accordingly, the blocking oxide layer 331 has a fixed thickness at the bottom (e.g., a thickness of 7 nm), and the thickness becomes thinner toward the top according to the taper angle θ 1 of the outer surface and the taper angle θ 2 of the inner surface under the described conditions. It can have a structure.

블로킹 산화물층(331)에서 최상단의 두께를 고정한 채, 하단으로 갈수록 두께를 두꺼워지는 구조는, 전체 영역에 걸쳐 메모리 셀 자체의 문턱 전압 윈도우가 감소되기 때문에, 적절하지 않다.A structure in which the thickness of the blocking oxide layer 331 is fixed at the top and becomes thicker toward the bottom is not appropriate because the threshold voltage window of the memory cell itself is reduced over the entire area.

기존의 3차원 플래시 메모리에서는 스트링의 상부에 위치하는 메모리 셀과 하부에 위치하는 메모리 셀의 채널 반경이 다른 테이퍼드 채널 효과로 인해 상부에 위치하는 메모리 셀의 문턱 전압의 윈도우보다 하부에 위치하는 메모리 셀의 문턱 전압의 윈도우가 커질 수 있다.In existing 3D flash memory, the memory cells located at the top of the string and the memory cells located at the bottom have different channel radii due to the tapered channel effect, so the memory cells are located below the window of the threshold voltage of the memory cells located at the top. The window of the cell's threshold voltage may become larger.

그러나 일 실시예에 따른 3차원 플래시 메모리(300)는 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 블로킹 산화물층(331)을 구성함으로써 프로그램 동작 시 하단에 위치하는 질화물층(332)보다 상단에 위치하는 질화물층(332)에 더 많은 양의 전하가 트랩 및 저장되어 상부에 위치하는 메모리 셀의 문턱 전압의 윈도우가 증가될 수 있다.However, the three-dimensional flash memory 300 according to one embodiment configures the blocking oxide layer 331 to have a thinner thickness from the bottom to the top, so that during a program operation, the nitride layer 332 located at the top is lower than the nitride layer 332 located at the bottom. As a larger amount of charge is trapped and stored in the layer 332, the window of the threshold voltage of the memory cell located on the upper portion may be increased.

예를 들어, 내면의 테이퍼 각도 θ2가 0.5°인 경우 도면과 같이 메모리 셀 높이간 문턱 전압 윈도우의 성능 차이 σ(△VT)는, 내면의 테이퍼 각도와 외면의 테이퍼 각도 사이의 차이(θ2-θ1)가 0.02° 내지 0.12°의 값일 때 최소화 될 수 있다. 이에, 내면의 테이퍼 각도 θ2가 0.5°인 경우 외면의 테이퍼 각도 θ1는, 0.5°보다 작은 0.38° 내지 0.48°로 조절됨으로써, 블로킹 산화물층(311)의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.617 내지 0.936의 값을 갖게 하여, 메모리 셀의 높이에 따른 문턱 전압 윈도우의 성능 차이를 개선할 수 있다.For example, when the inner taper angle θ 2 is 0.5°, the performance difference σ (△V T ) of the threshold voltage window between memory cell heights as shown in the figure is the difference between the inner taper angle and the outer surface taper angle (θ It can be minimized when 2 -θ 1 ) is a value of 0.02° to 0.12°. Accordingly, when the inner taper angle θ 2 is 0.5°, the outer taper angle θ 1 is adjusted to 0.38° to 0.48°, which is less than 0.5°, so that when the lowest thickness of the blocking oxide layer 311 is set to the reference value of 1 By setting the thickness of the top to a value of 0.617 to 0.936, the difference in performance of the threshold voltage window according to the height of the memory cell can be improved.

다른 예를 들면, 내면의 테이퍼 각도 θ2가 1°인 경우 도면과 같이 메모리 셀 높이간 문턱 전압 윈도우의 성능 차이 σ(△VT)는, 내면의 테이퍼 각도와 외면의 테이퍼 각도 사이의 차이(θ2-θ1)가 0.02° 내지 0.10°의 값일 때 최소화 될 수 있다. 이에, 내면의 테이퍼 각도 θ2가 1°인 경우 외면의 테이퍼 각도 θ1는, 1°보다 작은 0.90° 내지 0.98°로 조절됨으로써, 블로킹 산화물층(311)의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.681 내지 0.936의 값을 갖게 하여, 메모리 셀의 높이에 따른 문턱 전압 윈도우의 성능 차이를 개선할 수 있다.For another example, when the inner taper angle θ 2 is 1°, the performance difference σ (△V T ) of the threshold voltage window between memory cell heights as shown in the figure is the difference between the inner taper angle and the outer taper angle ( It can be minimized when θ 2 -θ 1 ) is a value of 0.02° to 0.10°. Accordingly, when the inner taper angle θ 2 is 1°, the outer taper angle θ 1 is adjusted to 0.90° to 0.98°, which is less than 1°, so that when the lowest thickness of the blocking oxide layer 311 is set to the reference value of 1. By setting the thickness of the top to a value of 0.681 to 0.936, the difference in performance of the threshold voltage window according to the height of the memory cell can be improved.

또 다른 예를 들면, 내면의 테이퍼 각도 θ2가 1.5°인 경우 도면과 같이 메모리 셀 높이간 문턱 전압 윈도우의 성능 차이 σ(△VT)는, 내면의 테이퍼 각도와 외면의 테이퍼 각도 사이의 차이(θ2-θ1)가 0.06°의 값일 때 최소화 될 수 있다. 이에, 내면의 테이퍼 각도 θ2가 1.5°인 경우 외면의 테이퍼 각도 θ1는, 1.5°보다 작은 1.44°로 조절됨으로써, 블로킹 산화물층(311)의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.808의 값을 갖게 하여, 메모리 셀의 높이에 따른 문턱 전압 윈도우의 성능 차이를 개선할 수 있다.For another example, when the inner taper angle θ 2 is 1.5°, the performance difference σ (△V T ) of the threshold voltage window between memory cell heights is the difference between the inner taper angle and the outer surface taper angle, as shown in the figure. It can be minimized when (θ 2 -θ 1 ) is a value of 0.06°. Accordingly, when the inner taper angle θ 2 is 1.5°, the outer taper angle θ 1 is adjusted to 1.44°, which is less than 1.5°, so that when the lowest thickness of the blocking oxide layer 311 is set to the reference value of 1, the top thickness By having a value of 0.808, the difference in performance of the threshold voltage window according to the height of the memory cell can be improved.

또 다른 예를 들면, 내면의 테이퍼 각도 θ2가 2°인 경우 도면과 같이 메모리 셀 높이간 문턱 전압 윈도우의 성능 차이 σ(△VT)는, 내면의 테이퍼 각도와 외면의 테이퍼 각도 사이의 차이(θ2-θ1)가 0.04°의 값일 때 최소화 될 수 있다. 이에, 내면의 테이퍼 각도 θ2가 2°인 경우 외면의 테이퍼 각도 θ1는, 2°보다 작은 1.96°로 조절됨으로써, 블로킹 산화물층(311)의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.872의 값을 갖게 하여, 메모리 셀의 높이에 따른 문턱 전압 윈도우의 성능 차이를 개선할 수 있다.For another example, when the inner taper angle θ 2 is 2°, the performance difference σ (△V T ) of the threshold voltage window between memory cell heights is the difference between the inner taper angle and the outer surface taper angle, as shown in the figure. It can be minimized when (θ 2 -θ 1 ) is a value of 0.04°. Accordingly, when the inner taper angle θ 2 is 2°, the outer taper angle θ 1 is adjusted to 1.96°, which is less than 2°, so that when the lowest thickness of the blocking oxide layer 311 is set to the reference value of 1, the top thickness By having a value of 0.872, the difference in performance of the threshold voltage window according to the height of the memory cell can be improved.

이처럼 블로킹 산화물층(331)에서 외면의 테이퍼 각도 θ1가 내면의 테이퍼 각도 θ2보다 작게 되면, 블로킹 산화물층(331)은 하단으로부터 상단으로 갈수록 얇은 두께를 갖게 되고 이로 인해 적어도 하나의 ONO층(330)이 구성하는 복수의 메모리 셀들 각각에서의 문턱 전압이 균일하게 됨으로써 테이퍼드 채널 효과가 완화되어 메모리 셀들이 위치하는 높이에 따른 전기적 특성 차이가 개선될 수 있다.In this way, when the taper angle θ 1 of the outer surface of the blocking oxide layer 331 is smaller than the taper angle θ 2 of the inner surface, the blocking oxide layer 331 becomes thinner from the bottom to the top, resulting in at least one ONO layer ( By making the threshold voltage of each of the plurality of memory cells of 330) uniform, the tapered channel effect can be alleviated and the difference in electrical characteristics depending on the height of the memory cells can be improved.

반면에, 적어도 하나의 ONO층(330)에 포함되는 질화물층(332) 및 터널링 산화물층(333) 각각은, 서로 동일한 외면의 테이퍼 각도 및 내면의 테이퍼 각도를 가질 수 있다. 즉, 질화물층(332) 및 터널링 산화물층(333) 각각에서 외면의 테이퍼 각도와 내면의 테이퍼 각도는 동일할 수 있다.On the other hand, each of the nitride layer 332 and the tunneling oxide layer 333 included in at least one ONO layer 330 may have the same outer taper angle and inner taper angle. That is, the taper angle of the outer surface and the inner taper angle of each of the nitride layer 332 and the tunneling oxide layer 333 may be the same.

이상 설명된 일 실시예에 따른 3차원 플래시 메모리(300)의 제조 방법에 대한 상세한 설명은 아래의 도 6, 7a 내지 7h를 참조하여 기재하기로 한다.A detailed description of the manufacturing method of the three-dimensional flash memory 300 according to the embodiment described above will be described with reference to FIGS. 6 and 7A to 7H below.

도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 설명되는 제조 방법을 통해 제조되는 3차원 플래시 메모리는 도 3, 4, 5를 참조하여 전술된 3차원 플래시 메모리의 구조를 갖게 되며, 제조 방법의 주체는 자동화 및 기계화된 제조 시스템일 수 있다.Figure 6 is a flow chart showing a method of manufacturing a 3D flash memory according to an embodiment. The three-dimensional flash memory manufactured through the manufacturing method described below will have the structure of the three-dimensional flash memory described above with reference to FIGS. 3, 4, and 5, and the subject of the manufacturing method may be an automated and mechanized manufacturing system. .

도 6을 참조하면, 제조 시스템은 단계(S610)에서, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들 및 복수의 워드 라인들 사이에 교번하며 개재되는 절연층들을 포함하는 반도체 구조체를 준비할 수 있다.Referring to FIG. 6, in step S610, the manufacturing system includes a plurality of word lines that extend in the horizontal direction on the substrate and are sequentially stacked in the vertical direction, and insulating layers alternately interposed between the plurality of word lines. A semiconductor structure containing a semiconductor structure can be prepared.

그 후, 제조 시스템은 단계(S620)에서, 복수의 워드 라인들을 관통하는 적어도 하나의 채널층 및 적어도 하나의 채널층을 감싸는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 복수의 워드 라인들에 대해 수직 방향으로 연장 형성할 수 있다.Thereafter, in step S620, the manufacturing system forms at least one channel layer penetrating the plurality of word lines and at least one Oxide-Nitride-Oxide (ONO) layer surrounding the at least one channel layer to the plurality of word lines. It can be formed to extend in a direction perpendicular to .

특히 단계(S620)에서 제조 시스템은, 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)이 서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖도록 블로킹 산화물층을 연장 형성함을 특징으로 한다. 보다 상세하게, 제조 시스템은, 블로킹 산화물층이 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 블로킹 산화물층의 외면의 테이퍼 각도보다 큰 블로킹 산화물층의 내면의 테이퍼 각도로 블로킹 산화물층을 연장 형성할 수 있다.In particular, in step S620, the manufacturing system extends the blocking oxide layer so that the blocking oxide layer included in at least one ONO layer has different outer and inner taper angles. It is characterized by: More specifically, the manufacturing system can form the blocking oxide layer by extending it with a taper angle on the inner surface of the blocking oxide layer that is greater than the taper angle on the outer surface of the blocking oxide layer so that the blocking oxide layer has a thinner thickness from the bottom to the top.

예를 들어, 제조 시스템은 블로킹 산화물층의 내면의 테이퍼 각도 θ2를 0.5°로, 외면의 테이퍼 각도 θ1를 0.5°보다 작은 0.38° 내지 0.48°로 조절함으로써, 블로킹 산화물층의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.617 내지 0.936의 값을 갖도록 할 수 있다.For example, the manufacturing system adjusts the taper angle θ 2 on the inner surface of the blocking oxide layer to 0.5° and the taper angle θ 1 on the outer surface to 0.38° to 0.48°, which is less than 0.5°, based on the lowest thickness of the blocking oxide layer. When the value is set to 1, the thickness of the top can be set to have a value of 0.617 to 0.936.

다른 예를 들면, 제조 시스템은 블로킹 산화물층의 내면의 테이퍼 각도 θ2를 1°로, 외면의 테이퍼 각도 θ1를 1°보다 작은 0.90° 내지 0.98°로 조절함으로써, 블로킹 산화물층의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.681 내지 0.936의 값을 갖도록 할 수 있다.For another example, the manufacturing system adjusts the taper angle θ 2 on the inner surface of the blocking oxide layer to 1° and the taper angle θ 1 on the outer surface to 0.90° to 0.98°, which is less than 1°, thereby reducing the bottom thickness of the blocking oxide layer. When the standard value is 1, the thickness of the top can be set to have a value of 0.681 to 0.936.

또 다른 예를 들면, 제조 시스템은 블로킹 산화물의 내면의 테이퍼 각도 θ2를 1.5°로, 외면의 테이퍼 각도 θ1를 1.5°보다 작은 1.44°로 조절함으로써, 블로킹 산화물층의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.808의 값을 갖도록 할 수 있다.As another example, the manufacturing system adjusts the taper angle θ 2 on the inner surface of the blocking oxide to 1.5° and the taper angle θ 1 on the outer surface to 1.44°, which is less than 1.5°, so that the lowest thickness of the blocking oxide layer is set to the reference value of 1. When doing so, the thickness at the top can be set to a value of 0.808.

또 다른 예를 들면, 제조 시스템은 블로킹 산화물의 내면의 테이퍼 각도 θ2를 2°로, 외면의 테이퍼 각도 θ1를 1.5°보다 작은 1.96°로 조절함으로써, 블로킹 산화물층의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.872의 값을 갖도록 할 수 있다.As another example, the manufacturing system adjusts the taper angle θ 2 on the inner surface of the blocking oxide to 2° and the taper angle θ 1 on the outer surface to 1.96°, which is less than 1.5°, so that the lowest thickness of the blocking oxide layer is set to the reference value of 1. When doing so, the thickness at the top can be set to a value of 0.872.

이 때 단계(S620)에서 제조 시스템은, 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각이 서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖도록 터널링 산화물층 및 질화물층을 연장 형성할 수 있다.At this time, in step S620, the manufacturing system performs tunneling so that each of the tunneling oxide layer and nitride layer included in at least one ONO layer has the same outer taper angle and inner taper angle. An oxide layer and a nitride layer can be formed in an extended manner.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, various modifications and variations can be made by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.

Claims (11)

삭제delete 삭제delete 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리에 있어서,
기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들;
상기 복수의 워드 라인들을 관통하며 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 및
상기 적어도 하나의 채널층을 감싸도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층
을 포함하고,
상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)은,
최하단의 두께를 고정한 채 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 상기 블로킹 산화물층의 외면의 테이퍼 각도를 가지며,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.617 또는 0.936의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 0.5°의 값보다 작은 0.38° 또는 0.48°의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.In a three-dimensional flash memory to alleviate the tapered channel effect,
A plurality of word lines extending in the horizontal direction on the substrate and sequentially stacked in the vertical direction;
at least one channel layer penetrating the plurality of word lines and extending in a direction perpendicular to the plurality of word lines; and
At least one Oxide-Nitride-Oxide (ONO) layer extending in a direction perpendicular to the plurality of word lines to surround the at least one channel layer
Including,
A blocking oxide layer included in the at least one ONO layer,
Having a taper angle on the outer surface of the blocking oxide layer that is smaller than the taper angle on the inner surface of the blocking oxide layer so that the thickness becomes thinner from the bottom to the top while fixing the thickness at the bottom,
The taper angle of the outer surface of the blocking oxide layer is,
When the thickness of the lowest end of the blocking oxide layer is set to the reference value of 1, the thickness of the uppermost end of the blocking oxide layer has a value of 0.617 or 0.936, or 0.38°, which is less than the value of 0.5°, which is the taper angle of the inner surface of the blocking oxide layer. A three-dimensional flash memory characterized by having a value of 0.48°. 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리에 있어서,
기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들;
상기 복수의 워드 라인들을 관통하며 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 및
상기 적어도 하나의 채널층을 감싸도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층
을 포함하고,
상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)은,
최하단의 두께를 고정한 채 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 상기 블로킹 산화물층의 외면의 테이퍼 각도를 가지며,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.681 또는 0.936의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1°의 값보다 작은 0.90° 또는 0.98°의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.In a three-dimensional flash memory to alleviate the tapered channel effect,
A plurality of word lines extending in the horizontal direction on the substrate and sequentially stacked in the vertical direction;
at least one channel layer penetrating the plurality of word lines and extending in a direction perpendicular to the plurality of word lines; and
At least one Oxide-Nitride-Oxide (ONO) layer extending in a direction perpendicular to the plurality of word lines to surround the at least one channel layer
Including,
A blocking oxide layer included in the at least one ONO layer,
Having a taper angle on the outer surface of the blocking oxide layer that is smaller than the taper angle on the inner surface of the blocking oxide layer so that the thickness becomes thinner from the bottom to the top while fixing the thickness at the bottom,
The taper angle of the outer surface of the blocking oxide layer is,
When the thickness of the lowest end of the blocking oxide layer is set to the reference value of 1, the thickness of the uppermost end of the blocking oxide layer has a value of 0.681 or 0.936, which is 0.90° or less than the value of 1°, which is the inner taper angle of the blocking oxide layer. A three-dimensional flash memory characterized by having a value of 0.98°. 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리에 있어서,
기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들;
상기 복수의 워드 라인들을 관통하며 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 및
상기 적어도 하나의 채널층을 감싸도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층
을 포함하고,
상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)은,
최하단의 두께를 고정한 채 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 상기 블로킹 산화물층의 외면의 테이퍼 각도를 가지며,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.808의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1.5°의 값보다 작은 1.44°의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.In a three-dimensional flash memory to alleviate the tapered channel effect,
A plurality of word lines extending in the horizontal direction on the substrate and sequentially stacked in the vertical direction;
at least one channel layer penetrating the plurality of word lines and extending in a direction perpendicular to the plurality of word lines; and
At least one Oxide-Nitride-Oxide (ONO) layer extending in a direction perpendicular to the plurality of word lines to surround the at least one channel layer
Including,
A blocking oxide layer included in the at least one ONO layer,
Having a taper angle on the outer surface of the blocking oxide layer that is smaller than the taper angle on the inner surface of the blocking oxide layer so that the thickness becomes thinner from the bottom to the top while fixing the thickness at the bottom,
The taper angle of the outer surface of the blocking oxide layer is,
When the thickness of the lowest end of the blocking oxide layer is set to the reference value of 1, the value of 1.44° is smaller than the value of 1.5°, which is the inner taper angle of the blocking oxide layer, so that the thickness of the uppermost end of the blocking oxide layer has a value of 0.808. A three-dimensional flash memory characterized by having. 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리에 있어서,
기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들;
상기 복수의 워드 라인들을 관통하며 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 및
상기 적어도 하나의 채널층을 감싸도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층
을 포함하고,
상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)은,
최하단의 두께를 고정한 채 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 상기 블로킹 산화물층의 외면의 테이퍼 각도를 가지며,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.872의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 2°의 값보다 작은 1.96°의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.In a three-dimensional flash memory to alleviate the tapered channel effect,
A plurality of word lines extending in the horizontal direction on the substrate and sequentially stacked in the vertical direction;
at least one channel layer penetrating the plurality of word lines and extending in a direction perpendicular to the plurality of word lines; and
At least one Oxide-Nitride-Oxide (ONO) layer extending in a direction perpendicular to the plurality of word lines to surround the at least one channel layer
Including,
A blocking oxide layer included in the at least one ONO layer,
Having a taper angle on the outer surface of the blocking oxide layer that is smaller than the taper angle on the inner surface of the blocking oxide layer so that the thickness becomes thinner from the bottom to the top while fixing the thickness at the bottom,
The taper angle of the outer surface of the blocking oxide layer is,
When the thickness of the lowest end of the blocking oxide layer is set to the reference value of 1, a value of 1.96° is smaller than the value of 2°, which is the inner taper angle of the blocking oxide layer, so that the thickness of the uppermost end of the blocking oxide layer has a value of 0.872. A three-dimensional flash memory characterized by having. 제3항 내지 제6항 중 어느 한 항에 있어서,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 적어도 하나의 ONO층이 구성하는 복수의 메모리 셀들 각각에서의 문턱 전압의 윈도우가 균일하도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 것을 특징으로 하는 3차원 플래시 메모리.According to any one of claims 3 to 6,
The taper angle of the outer surface of the blocking oxide layer is,
A three-dimensional flash memory, wherein the window of the threshold voltage in each of the plurality of memory cells constituting the at least one ONO layer is smaller than the taper angle of the inner surface of the blocking oxide layer so that the window is uniform. 제3항 내지 제6항 중 어느 한 항에 있어서,
상기 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각은,
서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖는 것을 특징으로 하는 3차원 플래시 메모리.According to any one of claims 3 to 6,
Each of the tunneling oxide layer and nitride layer included in the at least one ONO layer,
A three-dimensional flash memory characterized by having the same outer taper angle and inner taper angle. 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리의 제조 방법에 있어서,
기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들 및 상기 복수의 워드 라인들 사이에 교번하며 개재되는 절연층들을 포함하는 반도체 구조체를 준비하는 단계; 및
상기 복수의 워드 라인들을 관통하는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계
를 포함하고,
상기 적어도 하나의 ONO층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계는,
상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)이 최하단의 두께를 고정한 채 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 상기 블로킹 산화물층의 외면의 테이퍼 각도를 갖는 상기 블로킹 산화물층을 연장 형성하는 단계
를 포함하며,
상기 블로킹 산화물층을 연장 형성하는 단계는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.617 또는 0.936의 값을 갖도록 상기 블로킹 산화물층의 외면의 테이퍼 각도를 상기 블로킹 산화물층의 내면의 테이퍼 각도인 0.5°의 값보다 작은 0.38° 또는 0.48°의 값으로 조절하는 단계;
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.681 또는 0.936의 값을 갖도록 상기 블로킹 산화물층의 외면의 테이퍼 각도를 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1°의 값보다 작은 0.90° 또는 0.98°의 값으로 조절하는 단계;
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.808의 값을 갖도록 상기 블로킹 산화물층의 외면의 테이퍼 각도를 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1.5°의 값보다 작은 1.44°의 값으로 조절하는 단계; 또는
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.872의 값을 갖도록 상기 블로킹 산화물층의 외면의 테이퍼 각도를 상기 블로킹 산화물층의 내면의 테이퍼 각도인 2°의 값보다 작은 1.96°의 값으로 조절하는 단계
중 어느 하나의 단계를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.In a method of manufacturing a three-dimensional flash memory to alleviate the tapered channel effect,
Preparing a semiconductor structure including a plurality of word lines extending in the horizontal direction on a substrate and sequentially stacked in the vertical direction, and insulating layers alternately interposed between the plurality of word lines; and
Forming at least one channel layer penetrating the plurality of word lines and at least one Oxide-Nitride-Oxide (ONO) layer surrounding the at least one channel layer extending in a direction perpendicular to the plurality of word lines.
Including,
Forming the at least one ONO layer to extend in a direction perpendicular to the plurality of word lines includes:
The outer surface of the blocking oxide layer is smaller than the taper angle of the inner surface of the blocking oxide layer so that the blocking oxide layer included in the at least one ONO layer has a thinner thickness from the bottom to the top while keeping the thickness at the bottom fixed. Extending and forming the blocking oxide layer with a taper angle of
Includes,
The step of extending and forming the blocking oxide layer,
When the thickness of the lowest end of the blocking oxide layer is set to the reference value of 1, the taper angle of the outer surface of the blocking oxide layer is adjusted so that the thickness of the uppermost end of the blocking oxide layer has a value of 0.617 or 0.936. adjusting to a value of 0.38° or 0.48°, which is less than the value of 0.5°;
When the thickness of the lowest end of the blocking oxide layer is set to the reference value of 1, the taper angle of the outer surface of the blocking oxide layer is adjusted so that the thickness of the uppermost end of the blocking oxide layer has a value of 0.681 or 0.936. adjusting to a value of 0.90° or 0.98°, which is less than the value of 1°;
When the thickness of the lowest end of the blocking oxide layer is set to a reference value of 1, the taper angle of the outer surface of the blocking oxide layer is set to 1.5, which is the taper angle of the inner surface of the blocking oxide layer, so that the thickness of the uppermost end of the blocking oxide layer has a value of 0.808. adjusting to a value of 1.44°, which is smaller than the value of °; or
When the thickness of the lowest end of the blocking oxide layer is set to the reference value of 1, the taper angle of the outer surface of the blocking oxide layer is set to 2, which is the taper angle of the inner surface of the blocking oxide layer, so that the thickness of the uppermost end of the blocking oxide layer has a value of 0.872. Step of adjusting to a value of 1.96°, which is smaller than the value of °
A method of manufacturing a three-dimensional flash memory comprising any one of the following steps. 삭제delete 제9항에 있어서,
상기 적어도 하나의 ONO층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계는,
상기 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각이 서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖도록 상기 터널링 산화물층 및 상기 질화물층을 연장 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.According to clause 9,
Forming the at least one ONO layer to extend in a direction perpendicular to the plurality of word lines includes:
Extending the tunneling oxide layer and the nitride layer so that each of the tunneling oxide layer and the nitride layer included in the at least one ONO layer has the same outer taper angle and inner taper angle. steps to do
A method of manufacturing a three-dimensional flash memory comprising:
KR1020200141837A 2020-10-29 2020-10-29 Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof KR102605706B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200141837A KR102605706B1 (en) 2020-10-29 2020-10-29 Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200141837A KR102605706B1 (en) 2020-10-29 2020-10-29 Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20220057034A KR20220057034A (en) 2022-05-09
KR102605706B1 true KR102605706B1 (en) 2023-11-23

Family

ID=81582557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200141837A KR102605706B1 (en) 2020-10-29 2020-10-29 Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR102605706B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120319172A1 (en) 2009-08-26 2012-12-20 Nirmal Ramaswamy Charge-trap based memory
US20160233231A1 (en) 2015-02-06 2016-08-11 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102248205B1 (en) * 2014-06-25 2021-05-04 삼성전자주식회사 Semiconductor device having vertical channel and air gap
KR102619875B1 (en) * 2016-07-08 2024-01-03 삼성전자주식회사 Semiconductor device including a dielectric layer
KR102664686B1 (en) * 2018-10-22 2024-05-08 삼성전자주식회사 Nonvolatile memory device and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120319172A1 (en) 2009-08-26 2012-12-20 Nirmal Ramaswamy Charge-trap based memory
US20160233231A1 (en) 2015-02-06 2016-08-11 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
최기환, Flash memory의 기술 동향, 전자공학회지 제39권 제7호, 2012.07.

Also Published As

Publication number Publication date
KR20220057034A (en) 2022-05-09

Similar Documents

Publication Publication Date Title
US7714379B2 (en) SONOS floating trap memory device formed in recess with the lower surface of the conductive gate formed higher that the upper surface of the active region
TWI584411B (en) Structure and method of operation for improved gate capacity for 3d nor flash memory
EP1909311A2 (en) Charge trap memory device
US7923335B2 (en) Non-volatile memory device and manufacturing method thereof
KR101985590B1 (en) Three dimensional flash memory for increasing integration density and manufacturing method thereof
US11195847B2 (en) Memory device and method for forming the same
KR102193690B1 (en) Three dimensional flash memory with horizontal charge storage layer and operation method thereof
US20160322377A1 (en) Semiconductor memory device
KR102605706B1 (en) Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof
KR102352361B1 (en) Three dimensional flash memory based on horizontally arranged charge storage layer and operation method thereof
KR102210331B1 (en) Three dimensional flash memory based on horizontal charge storage layer with nonsymmetric structure and operation method thereof
US9384989B2 (en) Sonos device and method for fabricating the same
EP2983196A1 (en) A method for manufacturing a floating gate memory element
KR20190009937A (en) Three-dimensional NAND flash memory and manufacturing method thereof
KR102578436B1 (en) 3 dimensional flash memory for improving contact resistance of igzo channel
US11469245B2 (en) Memory device and method for forming the same
KR102521776B1 (en) 3d flash memory based on horizontall charge storage
KR102493068B1 (en) Three dimensional flash memory with dual gate structure and operation method thereof
KR101872108B1 (en) Three dimensional flash memory for increasing cell current and manufacturing method thereof
KR102617313B1 (en) Manufacturing method of 3d flash memory based on ferroelectric
KR102578390B1 (en) Three dimensional flash memory including air gap
KR102578437B1 (en) 3d flash memory with improved stack connection and manufacturing method thereof
KR102207215B1 (en) Three dimensional flash memory for integrating and manufacturing method thereof
US7075830B2 (en) Method for programming single-bit storage SONOS type memory
KR20220085355A (en) 3d flash memory based on horizontal charge storage layer and manufacturing method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant