KR20220057034A - Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof - Google Patents

Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof Download PDF

Info

Publication number
KR20220057034A
KR20220057034A KR1020200141837A KR20200141837A KR20220057034A KR 20220057034 A KR20220057034 A KR 20220057034A KR 1020200141837 A KR1020200141837 A KR 1020200141837A KR 20200141837 A KR20200141837 A KR 20200141837A KR 20220057034 A KR20220057034 A KR 20220057034A
Authority
KR
South Korea
Prior art keywords
oxide layer
taper angle
layer
blocking oxide
flash memory
Prior art date
Application number
KR1020200141837A
Other languages
Korean (ko)
Other versions
KR102605706B1 (en
Inventor
김태환
이준규
정우제
박재현
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020200141837A priority Critical patent/KR102605706B1/en
Publication of KR20220057034A publication Critical patent/KR20220057034A/en
Application granted granted Critical
Publication of KR102605706B1 publication Critical patent/KR102605706B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • H01L27/11568—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Disclosed are a three-dimensional flash memory for mitigating a tapered channel effect and a manufacturing method thereof. According to an embodiment, a three-dimensional flash memory comprises: a plurality of word lines sequentially stacked in a vertical direction while extending in a horizontal direction on a substrate; at least one channel layer passing through the plurality of word lines and extending in a vertical direction with respect to the plurality of word lines; and at least one oxide-nitride-oxide (ONO) layer extending in the vertical direction with respect to the plurality of word lines to surround the at least one channel layer. A blocking oxide layer included in the at least one ONO layer has an outer surface taper angle and an inner surface taper angle which are different from each other.

Description

테이퍼드 채널 효과를 완화하기 위한 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY FOR MITIGATING TAPERED CHANNEL EFFECT AND MANUFACTURING METHOD THEREOF}THREE DIMENSIONAL FLASH MEMORY FOR MITIGATING TAPERED CHANNEL EFFECT AND MANUFACTURING METHOD THEREOF

아래의 실시예들은 3차원 플래시 메모리에 관한 기술로, 보다 상세하게는, 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 구조의 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다,The following embodiments relate to a 3D flash memory technology, and more particularly, to a 3D flash memory having a structure for mitigating a tapered channel effect and a manufacturing method thereof,

플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, FN 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.Flash memory is an Electrically Erasable Programmable Read Only Memory (EEPROM) that electrically controls input and output of data through Fowler-Nordheim tunneling or hot electron injection. do.

특히, 플래시 메모리와 관련하여, 최근 반도체 공정 기술의 발달로 인하여 저장 능력이 대용량화되고 있으며, 2차원을 벗어나 수직으로 메모리 셀들이 적층되는 3차원 구조에 대한 연구가 활발히 진행되고 있다.In particular, in relation to flash memory, the storage capacity is increasing due to the recent development of semiconductor processing technology, and research on a three-dimensional structure in which memory cells are vertically stacked out of two dimensions is being actively conducted.

이에, 기존의 3차원 플래시 메모리를 나타낸 단면도인 도 1과 도 1에 도시된 120 영역을 확대한 단면도인 도 2와 같이, 수직 방향으로 연장 형성되는 채널층(111)과 채널층(111)을 감싸도록 수직 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide)층(112)을 포함하는 스트링(110) 구조의 3차원 플래시 메모리(100)가 제안되었다.Accordingly, the channel layer 111 and the channel layer 111 extending in the vertical direction as shown in FIG. A three-dimensional flash memory 100 having a string 110 structure including an oxide-nitride-oxide (ONO) layer 112 extending in a vertical direction to surround it has been proposed.

그러나 이러한 기존의 3차원 플래시 메모리(100)의 스트링(110)은, 스트링110)이 형성될 수직 홀을 RIE(Reactive Ion Etching) 방식을 기반으로 에칭하는 과정에서 홀의 하부에 도달하는 식각을 위한 이온(Neutrals radicals and ions)이 홀의 상부에 비해 양이 적어 발생되는 테이퍼 각도(Taper angle)(110-1, 110-2)를 가진 채 형성되게 된다.However, the string 110 of the conventional 3D flash memory 100 has ions for etching that reach the bottom of the hole in the process of etching the vertical hole where the string 110 is to be formed based on the RIE (Reactive Ion Etching) method. (Neutrals radicals and ions) are formed with a taper angle (110-1, 110-2) generated because the amount is small compared to the upper part of the hole.

이 때, 기존의 3차원 플래시 메모리(100)의 ONO층(112)(보다 정확하게는, ONO층(112) 중 블로킹 산화물층)이 내외면에서 동일한 테이퍼 각도(110-1, 110-2)를 갖기 때문에, 스트링(110)의 상부에 위치하는 메모리 셀과 하부에 위치하는 메모리 셀의 채널 반경이 다른 테이퍼드 채널 효과(Tapered channel effect)로 인해 상하부 메모리 셀의 문턱 전압 윈도우의 차이가 증가될 수 있으며, 이에 따라 기존의 3차원 플래시 메모리(100)는 메모리 셀 간의 전기적 특성 차이가 발생되는 문제점을 갖는다.At this time, the ONO layer 112 (more precisely, the blocking oxide layer of the ONO layer 112) of the conventional three-dimensional flash memory 100 has the same taper angles 110-1 and 110-2 on the inner and outer surfaces. Therefore, the difference between the threshold voltage windows of the upper and lower memory cells may increase due to a tapered channel effect in which the channel radius of the memory cell positioned above the string 110 is different from that of the memory cell positioned below the string 110 . Accordingly, the conventional three-dimensional flash memory 100 has a problem in that electrical characteristics are different between memory cells.

따라서, 테이퍼드 채널 효과를 완화하기 위한 기술이 제안될 필요가 있다.Therefore, a technique for mitigating the tapered channel effect needs to be proposed.

일 실시예들은 하드웨어적인 구조 변경을 통해 테이퍼드 채널 효과(Tapered channel effect)를 완화하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.One embodiment proposes a three-dimensional flash memory for mitigating a tapered channel effect through a hardware structural change, and a method of manufacturing the same.

보다 상세하게, 일 실시예들은 적어도 하나의 ONO(Oxide-Nitride-Oxide)층에 포함되는 블로킹 산화물층(Blocking oxide layer)의 내외면의 테이퍼 각도(Taper angle)를 조절하는 하드웨어적인 구조 변경을 통해 테이퍼드 채널 효과를 완화하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.More specifically, one embodiment is through a hardware structure change to control the taper angle of the inner and outer surfaces of the blocking oxide layer (Blocking oxide layer) included in at least one ONO (Oxide-Nitride-Oxide) layer A three-dimensional flash memory for mitigating the tapered channel effect and a method for manufacturing the same are proposed.

일 실시예에 따르면, 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들; 상기 복수의 워드 라인들을 관통하며 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 및 상기 적어도 하나의 채널층을 감싸도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 포함하고, 상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)은, 서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖는 것을 특징으로 한다.According to an embodiment, a 3D flash memory for mitigating a tapered channel effect includes: a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked in a vertical direction; at least one channel layer passing through the plurality of word lines and extending in a vertical direction with respect to the plurality of word lines; and at least one Oxide-Nitride-Oxide (ONO) layer extending in a vertical direction with respect to the plurality of word lines to surround the at least one channel layer, wherein the blocking included in the at least one ONO layer The oxide layer (blocking oxide layer) is characterized in that it has a taper angle of an outer surface and a taper angle of an inner surface that are different from each other.

일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층이 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 것을 특징으로 할 수 있다.According to one aspect, the taper angle of the outer surface of the blocking oxide layer is smaller than the taper angle of the inner surface of the blocking oxide layer so that the blocking oxide layer has a thinner thickness from the bottom to the top.

다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.617 내지 0.936의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 0.5°의 값보다 작은 0.38° 내지 0.48°의 값을 갖는 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer is, when the thickness of the lowest end of the blocking oxide layer is the reference value 1, the blocking oxide layer has a thickness of 0.617 to 0.936. It may be characterized in that it has a value of 0.38° to 0.48° which is smaller than a value of 0.5°, which is a taper angle of the inner surface of the oxide layer.

또 다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.681 내지 0.936의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1°의 값보다 작은 0.90° 내지 0.98°의 값을 갖는 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer is such that the thickness of the uppermost end of the blocking oxide layer has a value of 0.681 to 0.936 when the thickness of the lowest end of the blocking oxide layer is set to a reference value of 1. It may be characterized in that it has a value of 0.90° to 0.98° which is smaller than a value of 1°, which is a taper angle of the inner surface of the blocking oxide layer.

또 다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.808의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1.5°의 값보다 작은 1.44°의 값을 갖는 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer may be such that the thickness of the uppermost end of the blocking oxide layer has a value of 0.808 when the thickness of the lowermost end of the blocking oxide layer is set to a reference value of 1. It may be characterized as having a value of 1.44° which is smaller than a value of 1.5°, which is a taper angle of the inner surface of the layer.

또 다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.872의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 2°의 값보다 작은 1.96°의 값을 갖는 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer may be such that the thickness of the uppermost end of the blocking oxide layer has a value of 0.872 when the thickness of the lowermost end of the blocking oxide layer is set to a reference value of 1. It may be characterized as having a value of 1.96° which is smaller than a value of 2°, which is a taper angle of the inner surface of the layer.

또 다른 일 측면에 따르면, 상기 블로킹 산화물층의 외면의 테이퍼 각도는, 상기 적어도 하나의 ONO층이 구성하는 복수의 메모리 셀들 각각에서의 문턱 전압의 윈도우가 균일하도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 것을 특징으로 할 수 있다.According to another aspect, the taper angle of the outer surface of the blocking oxide layer is a taper angle of the inner surface of the blocking oxide layer so that the threshold voltage window in each of the plurality of memory cells constituting the at least one ONO layer is uniform. It can be characterized as smaller.

또 다른 일 측면에 따르면, 상기 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각은, 서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖는 것을 특징으로 할 수 있다.According to another aspect, each of the tunneling oxide layer and the nitride layer included in the at least one ONO layer has the same outer surface taper angle and inner surface taper angle. can do.

일 실시예에 따르면, 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들 및 상기 복수의 워드 라인들 사이에 교번하며 개재되는 절연층들을 포함하는 반도체 구조체를 준비하는 단계; 및 상기 복수의 워드 라인들을 관통하는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계를 포함하고, 상기 적어도 하나의 ONO층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계는, 상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)이 서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖도록 상기 블로킹 산화물층을 연장 형성하는 단계를 포함하는 것을 특징으로 한다.According to an embodiment, a method of manufacturing a 3D flash memory for mitigating a tapered channel effect includes: a plurality of word lines sequentially stacked in a vertical direction while extending in a horizontal direction on a substrate; preparing a semiconductor structure including insulating layers alternately interposed between a plurality of word lines; and at least one channel layer passing through the plurality of word lines and at least one oxide-nitride-oxide (ONO) layer surrounding the at least one channel layer extending in a vertical direction with respect to the plurality of word lines. Including the step of forming the at least one ONO layer extending in a vertical direction with respect to the plurality of word lines, blocking oxide layers included in the at least one ONO layer are different from each other. and extending and forming the blocking oxide layer to have a taper angle and a taper angle of the inner surface.

일 측면에 따르면, 상기 블로킹 산화물층을 연장 형성하는 단계는, 상기 블로킹 산화물층이 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 외면의 테이퍼 각도보다 큰 상기 블로킹 산화물층의 내면의 테이퍼 각도로 상기 블로킹 산화물층을 연장 형성하는 단계인 것을 특징으로 할 수 있다.According to one aspect, in the step of extending the blocking oxide layer, the taper angle of the inner surface of the blocking oxide layer is greater than the taper angle of the outer surface of the blocking oxide layer so that the blocking oxide layer has a thinner thickness from the bottom to the top. It may be characterized in that the step of extending the blocking oxide layer.

또 다른 일 측면에 따르면, 상기 적어도 하나의 ONO층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계는, 상기 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각이 서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖도록 상기 터널링 산화물층 및 상기 질화물층을 연장 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the forming of the at least one ONO layer extending in a vertical direction with respect to the plurality of word lines may include a tunneling oxide layer and a nitride included in the at least one ONO layer. and extending the tunneling oxide layer and the nitride layer so that each of the nitride layers has the same outer taper angle and inner taper angle.

일 실시예들은 하드웨어적인 구조 변경을 통해 테이퍼드 채널 효과(Tapered channel effect)를 완화하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.Embodiments may propose a 3D flash memory for mitigating a tapered channel effect through a hardware structural change and a method of manufacturing the same.

보다 상세하게, 일 실시예들은 적어도 하나의 ONO(Oxide-Nitride-Oxide)층에 포함되는 블로킹 산화물층(Blocking oxide layer)의 내외면의 테이퍼 각도(Taper angle)를 조절하는 하드웨어적인 구조 변경을 통해 테이퍼드 채널 효과를 완화하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.More specifically, one embodiment is through a hardware structure change to control the taper angle of the inner and outer surfaces of the blocking oxide layer (Blocking oxide layer) included in at least one ONO (Oxide-Nitride-Oxide) layer A three-dimensional flash memory for mitigating the tapered channel effect and a method for manufacturing the same can be proposed.

도 1은 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 2는 도 1에 도시된 120 영역을 확대한 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이다.
도 4는 도 3에 도시된 340 영역을 확대한 단면도이다.
도 5는 도 3에 도시된 블로킹 산화물층의 내외면 테이퍼 각도에 따른 문턱 전압의 윈도우를 나타낸 그래프이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.1 is a cross-sectional view showing a conventional three-dimensional flash memory.
FIG. 2 is an enlarged cross-sectional view of area 120 illustrated in FIG. 1 .
3 is a cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
FIG. 4 is an enlarged cross-sectional view of area 340 shown in FIG. 3 .
FIG. 5 is a graph illustrating a threshold voltage window according to an inner and outer taper angle of the blocking oxide layer shown in FIG. 3 .
6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification are terms used to properly express the preferred embodiment of the present invention, which may vary depending on the intention of a user or operator or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the content throughout this specification.

도 3은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이고, 도 4는 도 3에 도시된 340 영역을 확대한 단면도이며, 도 5는 도 3에 도시된 블로킹 산화물층의 내외면 테이퍼 각도에 따른 문턱 전압의 윈도우를 나타낸 그래프이다.3 is a cross-sectional view showing a three-dimensional flash memory according to an embodiment, FIG. 4 is an enlarged cross-sectional view of area 340 shown in FIG. 3, and FIG. 5 is an inner and outer surface taper angle of the blocking oxide layer shown in FIG. It is a graph showing the window of the threshold voltage according to the

도 3, 4 및 5를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 복수의 워드 라인들(310), 적어도 하나의 채널층(320) 및 적어도 하나의 ONO층(330)을 포함한다.3, 4 and 5 , the 3D flash memory 300 according to an embodiment includes a plurality of word lines 310 , at least one channel layer 320 , and at least one ONO layer 330 . includes

복수의 워드 라인들(310)은, 기판(미도시) 상 수평 방향(예컨대, X축 또는 Y축 방향)으로 연장 형성된 채 수직 방향(예컨대, Z축 방향)으로 순차적으로 적층되어, 적어도 하나의 채널층(320) 및 적어도 하나의 ONO층(330)에 전압을 인가하는 역할을 한다. 이에, 복수의 워드 라인들(310) 각각은 도전성 물질로 형성된 채 적어도 하나의 ONO층(330)과 연결될 수 있다. 일례로, 도전성 물질로는 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금)와 같은 금속 물질 또는 다결정 실리콘 등이 사용될 수 있다.The plurality of word lines 310 are sequentially stacked in a vertical direction (eg, Z-axis direction) while extending in a horizontal direction (eg, X-axis or Y-axis direction) on a substrate (not shown) to form at least one It serves to apply a voltage to the channel layer 320 and the at least one ONO layer 330 . Accordingly, each of the plurality of word lines 310 may be connected to at least one ONO layer 330 while being formed of a conductive material. For example, as the conductive material, a metal material such as W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper) or Au (gold) or polycrystalline silicon may be used.

이러한 복수의 워드 라인들(310)은 사이에 교번하며 개재되는 절연층들(311)에 의해 각각이 분리될 수 있다. 이에, 복수의 워드 라인들(310) 각각은, 서로 분리된 채 적어도 하나의 채널층(320) 및 적어도 하나의 ONO층(330)과 함께 복수의 메모리 셀들을 구성할 수 있다.The plurality of word lines 310 may be separated from each other by insulating layers 311 interposed therebetween. Accordingly, each of the plurality of word lines 310 may constitute a plurality of memory cells together with at least one channel layer 320 and at least one ONO layer 330 while being separated from each other.

적어도 하나의 채널층(320)은 복수의 워드 라인들(310)을 관통하며 복수의 워드 라인들(310)에 대해 수직 방향(예컨대, Z축 방향)으로 연장 형성되어, 복수의 워드 라인들(310)에 인가되는 전압에 따른 전하를 적어도 하나의 ONO층(330)에 공급하는 역할을 한다. 따라서, 적어도 하나의 채널층(320)은 단결정 실리콘, 다결정 실리콘, 다결정 실리콘 게르마늄(Poly-SiGe)과 같은 반도체 물질로 형성될 수 있으며, 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수 있다. 이러한 매립막은 절연 물질로 형성됨으로써 적어도 하나의 채널층(320)의 게인(Gain)으로 인한 전하 이동(Charge migration)을 감소시킬 수 있다. 그러나 적어도 하나의 채널층(320)은 이에 제한되거나 한정되지 않고 도면과 같이 내부가 비어있지 않은 원기둥 형태로 형성될 수도 있다.At least one channel layer 320 passes through the plurality of word lines 310 and extends in a vertical direction (eg, Z-axis direction) with respect to the plurality of word lines 310 to form a plurality of word lines ( 310 serves to supply a charge according to the voltage applied to the at least one ONO layer 330 . Accordingly, the at least one channel layer 320 may be formed of a semiconductor material such as single-crystal silicon, polycrystalline silicon, or poly-SiGe, and is formed in the form of a hollow tube inside and a buried film (not shown). ) may be further included. Since the buried layer is formed of an insulating material, it is possible to reduce charge migration due to a gain of the at least one channel layer 320 . However, the at least one channel layer 320 is not limited thereto and may be formed in a non-empty cylindrical shape as shown in the drawings.

적어도 하나의 ONO층(330)은, 적어도 하나의 채널층(320)을 감싸도록 복수의 워드 라인들(310)에 대해 수직 방향(예컨대, Z축 방향)으로 연장 형성된 채, 복수의 워드 라인들(310)에 인가되는 전압에 의해 적어도 하나의 채널층(320)으로부터 이동되는 전하를 트랩 및 저장하는 데이터 저장 기능을 갖는다. 이를 위해, 적어도 하나의 ONO층(330)은 블로킹 산화물층(Blocking oxide layer)(331), 질화물층(Nitride layer)(332) 및 터널링 산화물층(Tunneling oxide layer)(333)으로 구성될 수 있다.The at least one ONO layer 330 is formed to extend in a vertical direction (eg, a Z-axis direction) with respect to the plurality of word lines 310 so as to surround the at least one channel layer 320 , and includes the plurality of word lines. It has a data storage function of trapping and storing charges moved from the at least one channel layer 320 by the voltage applied to the 310 . To this end, at least one ONO layer 330 may include a blocking oxide layer 331 , a nitride layer 332 , and a tunneling oxide layer 333 . .

여기서, 적어도 하나의 ONO층(330)이 전하를 트랩 및 저장하는 것은, 복수의 워드 라인들(310)에 인가되는 전압의 프린징 효과로 발생되는 FN 터널링을 이용할 수 있다.Here, the at least one ONO layer 330 trapping and storing charges may use FN tunneling generated by a fringing effect of a voltage applied to the plurality of word lines 310 .

이와 같은 3차원 플래시 메모리(300)에서 적어도 하나의 ONO층(330)에 포함되는 블로킹 산화물층(331)은, 서로 상이한 외면의 테이퍼 각도 θ1와 내면의 테이퍼 각도 θ2를 가질 수 있다. 보다 상세하게, 블로킹 산화물층(331)은 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 외면의 테이퍼 각도 θ1가 내면의 테이퍼 각도 θ2보다 작은 것(θ2>θ1)을 특징으로 한다. 이에, 블로킹 산화물층(331)은 최하단의 두께가 고정된 채(예컨대, 7nm의 두께), 설명된 조건의 외면의 테이퍼 각도 θ1 및 내면의 테이퍼 각도 θ2에 따라 상단으로 갈수록 두께가 얇아지는 구조를 갖게 될 수 있다.In the three-dimensional flash memory 300 , the blocking oxide layer 331 included in the at least one ONO layer 330 may have an outer taper angle θ 1 and an inner taper angle θ 2 different from each other. More specifically, the blocking oxide layer 331 is characterized in that the taper angle θ 1 of the outer surface is smaller than the taper angle θ 2 of the inner surface so as to have a thinner thickness from the bottom to the top (θ 2 >θ 1 ). Accordingly, the blocking oxide layer 331 has a fixed thickness at the bottom (eg, a thickness of 7 nm), and the thickness decreases toward the top according to the taper angle θ 1 of the outer surface and the taper angle θ 2 of the inner surface of the described conditions. can have a structure.

블로킹 산화물층(331)에서 최상단의 두께를 고정한 채, 하단으로 갈수록 두께를 두꺼워지는 구조는, 전체 영역에 걸쳐 메모리 셀 자체의 문턱 전압 윈도우가 감소되기 때문에, 적절하지 않다.A structure in which the thickness of the uppermost layer of the blocking oxide layer 331 is fixed and the thickness increases toward the lower end is not appropriate because the threshold voltage window of the memory cell itself is reduced over the entire area.

기존의 3차원 플래시 메모리에서는 스트링의 상부에 위치하는 메모리 셀과 하부에 위치하는 메모리 셀의 채널 반경이 다른 테이퍼드 채널 효과로 인해 상부에 위치하는 메모리 셀의 문턱 전압의 윈도우보다 하부에 위치하는 메모리 셀의 문턱 전압의 윈도우가 커질 수 있다.In the conventional 3D flash memory, the memory cell positioned at the upper part of the string and the memory cell positioned at the lower part of the string have different channel radii due to the tapered channel effect, which is a memory positioned lower than the threshold voltage window of the upper memory cell. The window of the threshold voltage of the cell may be increased.

그러나 일 실시예에 따른 3차원 플래시 메모리(300)는 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 블로킹 산화물층(331)을 구성함으로써 프로그램 동작 시 하단에 위치하는 질화물층(332)보다 상단에 위치하는 질화물층(332)에 더 많은 양의 전하가 트랩 및 저장되어 상부에 위치하는 메모리 셀의 문턱 전압의 윈도우가 증가될 수 있다.However, in the 3D flash memory 300 according to an embodiment, the blocking oxide layer 331 is formed to have a thinner thickness from the bottom to the top, so that the nitride positioned at the top of the nitride layer 332 positioned at the bottom during the program operation. A larger amount of charges may be trapped and stored in the layer 332 to increase the threshold voltage window of the memory cell located thereon.

예를 들어, 내면의 테이퍼 각도 θ2가 0.5°인 경우 도면과 같이 메모리 셀 높이간 문턱 전압 윈도우의 성능 차이 σ(△VT)는, 내면의 테이퍼 각도와 외면의 테이퍼 각도 사이의 차이(θ2-θ1)가 0.02° 내지 0.12°의 값일 때 최소화 될 수 있다. 이에, 내면의 테이퍼 각도 θ2가 0.5°인 경우 외면의 테이퍼 각도 θ1는, 0.5°보다 작은 0.38° 내지 0.48°로 조절됨으로써, 블로킹 산화물층(311)의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.617 내지 0.936의 값을 갖게 하여, 메모리 셀의 높이에 따른 문턱 전압 윈도우의 성능 차이를 개선할 수 있다.For example, when the taper angle θ 2 of the inner surface is 0.5°, as shown in the figure, the performance difference σ(ΔV T ) of the threshold voltage window between memory cell heights is the difference (θ) between the taper angle of the inner surface and the taper angle of the outer surface. 2 -θ 1 ) can be minimized when the value is 0.02° to 0.12°. Accordingly, when the taper angle θ 2 of the inner surface is 0.5°, the taper angle θ 1 of the outer surface is adjusted to 0.38° to 0.48° smaller than 0.5°. By setting the thickness of the top to have a value of 0.617 to 0.936, it is possible to improve the performance difference of the threshold voltage window according to the height of the memory cell.

다른 예를 들면, 내면의 테이퍼 각도 θ2가 1°인 경우 도면과 같이 메모리 셀 높이간 문턱 전압 윈도우의 성능 차이 σ(△VT)는, 내면의 테이퍼 각도와 외면의 테이퍼 각도 사이의 차이(θ2-θ1)가 0.02° 내지 0.10°의 값일 때 최소화 될 수 있다. 이에, 내면의 테이퍼 각도 θ2가 1°인 경우 외면의 테이퍼 각도 θ1는, 1°보다 작은 0.90° 내지 0.98°로 조절됨으로써, 블로킹 산화물층(311)의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.681 내지 0.936의 값을 갖게 하여, 메모리 셀의 높이에 따른 문턱 전압 윈도우의 성능 차이를 개선할 수 있다.As another example, when the taper angle θ 2 of the inner surface is 1°, as shown in the figure, the performance difference σ(ΔV T ) of the threshold voltage window between the heights of the memory cells is the difference between the taper angle of the inner surface and the taper angle of the outer surface ( When θ 2 -θ 1 ) is a value of 0.02° to 0.10°, it can be minimized. Accordingly, when the taper angle θ 2 of the inner surface is 1 °, the taper angle θ 1 of the outer surface is adjusted to 0.90 ° to 0.98 °, which is smaller than 1 °, when the lowest thickness of the blocking oxide layer 311 is set as the reference value 1. By making the uppermost thickness have a value of 0.681 to 0.936, it is possible to improve the performance difference of the threshold voltage window according to the height of the memory cell.

또 다른 예를 들면, 내면의 테이퍼 각도 θ2가 1.5°인 경우 도면과 같이 메모리 셀 높이간 문턱 전압 윈도우의 성능 차이 σ(△VT)는, 내면의 테이퍼 각도와 외면의 테이퍼 각도 사이의 차이(θ2-θ1)가 0.06°의 값일 때 최소화 될 수 있다. 이에, 내면의 테이퍼 각도 θ2가 1.5°인 경우 외면의 테이퍼 각도 θ1는, 1.5°보다 작은 1.44°로 조절됨으로써, 블로킹 산화물층(311)의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.808의 값을 갖게 하여, 메모리 셀의 높이에 따른 문턱 전압 윈도우의 성능 차이를 개선할 수 있다.As another example, when the taper angle θ 2 of the inner surface is 1.5°, the performance difference σ(ΔV T ) of the threshold voltage window between memory cell heights is the difference between the taper angle of the inner surface and the taper angle of the outer surface as shown in the figure. It can be minimized when (θ 2 -θ 1 ) has a value of 0.06°. Accordingly, when the taper angle θ 2 of the inner surface is 1.5°, the taper angle θ 1 of the outer surface is adjusted to 1.44°, which is smaller than 1.5°, so that the thickness of the upper end of the blocking oxide layer 311 is set as the reference value 1. has a value of 0.808, so that the difference in performance of the threshold voltage window according to the height of the memory cell can be improved.

또 다른 예를 들면, 내면의 테이퍼 각도 θ2가 2°인 경우 도면과 같이 메모리 셀 높이간 문턱 전압 윈도우의 성능 차이 σ(△VT)는, 내면의 테이퍼 각도와 외면의 테이퍼 각도 사이의 차이(θ2-θ1)가 0.04°의 값일 때 최소화 될 수 있다. 이에, 내면의 테이퍼 각도 θ2가 2°인 경우 외면의 테이퍼 각도 θ1는, 2°보다 작은 1.96°로 조절됨으로써, 블로킹 산화물층(311)의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.872의 값을 갖게 하여, 메모리 셀의 높이에 따른 문턱 전압 윈도우의 성능 차이를 개선할 수 있다.As another example, when the taper angle θ 2 of the inner surface is 2°, the performance difference σ(ΔV T ) of the threshold voltage window between the memory cell heights is the difference between the taper angle of the inner surface and the taper angle of the outer surface as shown in the figure. It can be minimized when (θ 2 -θ 1 ) is a value of 0.04°. Accordingly, when the taper angle θ 2 of the inner surface is 2°, the taper angle θ 1 of the outer surface is adjusted to 1.96°, which is smaller than 2°, so that the thickness of the upper end when the thickness of the lowermost end of the blocking oxide layer 311 is set as the reference value 1. has a value of 0.872, thereby improving the performance difference of the threshold voltage window according to the height of the memory cell.

이처럼 블로킹 산화물층(331)에서 외면의 테이퍼 각도 θ1가 내면의 테이퍼 각도 θ2보다 작게 되면, 블로킹 산화물층(331)은 하단으로부터 상단으로 갈수록 얇은 두께를 갖게 되고 이로 인해 적어도 하나의 ONO층(330)이 구성하는 복수의 메모리 셀들 각각에서의 문턱 전압이 균일하게 됨으로써 테이퍼드 채널 효과가 완화되어 메모리 셀들이 위치하는 높이에 따른 전기적 특성 차이가 개선될 수 있다.As such, when the taper angle θ 1 of the outer surface in the blocking oxide layer 331 is smaller than the taper angle θ 2 of the inner surface, the blocking oxide layer 331 has a thinner thickness from the bottom to the top, and thereby at least one ONO layer ( Since the threshold voltage of each of the plurality of memory cells 330 is uniform, the tapered channel effect is alleviated, so that the difference in electrical characteristics according to the height at which the memory cells are located can be improved.

반면에, 적어도 하나의 ONO층(330)에 포함되는 질화물층(332) 및 터널링 산화물층(333) 각각은, 서로 동일한 외면의 테이퍼 각도 및 내면의 테이퍼 각도를 가질 수 있다. 즉, 질화물층(332) 및 터널링 산화물층(333) 각각에서 외면의 테이퍼 각도와 내면의 테이퍼 각도는 동일할 수 있다.On the other hand, each of the nitride layer 332 and the tunneling oxide layer 333 included in the at least one ONO layer 330 may have the same outer taper angle and inner taper angle. That is, in each of the nitride layer 332 and the tunneling oxide layer 333 , the taper angle of the outer surface and the taper angle of the inner surface may be the same.

이상 설명된 일 실시예에 따른 3차원 플래시 메모리(300)의 제조 방법에 대한 상세한 설명은 아래의 도 6, 7a 내지 7h를 참조하여 기재하기로 한다.A detailed description of the manufacturing method of the 3D flash memory 300 according to the above-described exemplary embodiment will be described with reference to FIGS. 6 and 7A to 7H below.

도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 설명되는 제조 방법을 통해 제조되는 3차원 플래시 메모리는 도 3, 4, 5를 참조하여 전술된 3차원 플래시 메모리의 구조를 갖게 되며, 제조 방법의 주체는 자동화 및 기계화된 제조 시스템일 수 있다.6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment. Hereinafter, the three-dimensional flash memory manufactured through the manufacturing method described will have the structure of the three-dimensional flash memory described above with reference to FIGS. 3, 4 and 5, and the subject of the manufacturing method may be an automated and mechanized manufacturing system. .

도 6을 참조하면, 제조 시스템은 단계(S610)에서, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들 및 복수의 워드 라인들 사이에 교번하며 개재되는 절연층들을 포함하는 반도체 구조체를 준비할 수 있다.Referring to FIG. 6 , in the manufacturing system, in step S610, a plurality of word lines sequentially stacked in a vertical direction while extending in a horizontal direction on a substrate and insulating layers alternately interposed between the word lines are formed. It is possible to prepare a semiconductor structure including.

그 후, 제조 시스템은 단계(S620)에서, 복수의 워드 라인들을 관통하는 적어도 하나의 채널층 및 적어도 하나의 채널층을 감싸는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 복수의 워드 라인들에 대해 수직 방향으로 연장 형성할 수 있다.Thereafter, in operation S620 , the manufacturing system forms at least one channel layer passing through the plurality of word lines and at least one oxide-nitride-oxide (ONO) layer surrounding the at least one channel layer to the plurality of word lines. It can be formed extending in the vertical direction with respect to.

특히 단계(S620)에서 제조 시스템은, 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)이 서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖도록 블로킹 산화물층을 연장 형성함을 특징으로 한다. 보다 상세하게, 제조 시스템은, 블로킹 산화물층이 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 블로킹 산화물층의 외면의 테이퍼 각도보다 큰 블로킹 산화물층의 내면의 테이퍼 각도로 블로킹 산화물층을 연장 형성할 수 있다.In particular, in step S620, the manufacturing system extends the blocking oxide layer so that the blocking oxide layer included in the at least one ONO layer has different external taper angles and internal taper angles. It is characterized by More specifically, the manufacturing system may extend the blocking oxide layer at a taper angle of the inner surface of the blocking oxide layer that is greater than the taper angle of the outer surface of the blocking oxide layer so that the blocking oxide layer has a thinner thickness from the bottom to the top.

예를 들어, 제조 시스템은 블로킹 산화물층의 내면의 테이퍼 각도 θ2를 0.5°로, 외면의 테이퍼 각도 θ1를 0.5°보다 작은 0.38° 내지 0.48°로 조절함으로써, 블로킹 산화물층의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.617 내지 0.936의 값을 갖도록 할 수 있다.For example, the manufacturing system adjusts the taper angle θ 2 of the inner surface of the blocking oxide layer to 0.5°, and the taper angle θ 1 of the outer surface to 0.38° to 0.48° smaller than 0.5°, so that the lowest thickness of the blocking oxide layer is a reference When the value is 1, the thickness of the upper end may have a value of 0.617 to 0.936.

다른 예를 들면, 제조 시스템은 블로킹 산화물층의 내면의 테이퍼 각도 θ2를 1°로, 외면의 테이퍼 각도 θ1를 1°보다 작은 0.90° 내지 0.98°로 조절함으로써, 블로킹 산화물층의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.681 내지 0.936의 값을 갖도록 할 수 있다.For another example, the manufacturing system adjusts the taper angle θ 2 of the inner surface of the blocking oxide layer to 1° and the taper angle θ 1 of the outer surface to 0.90° to 0.98° smaller than 1°, thereby reducing the lowest thickness of the blocking oxide layer When the reference value is 1, the thickness of the upper end may have a value of 0.681 to 0.936.

또 다른 예를 들면, 제조 시스템은 블로킹 산화물의 내면의 테이퍼 각도 θ2를 1.5°로, 외면의 테이퍼 각도 θ1를 1.5°보다 작은 1.44°로 조절함으로써, 블로킹 산화물층의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.808의 값을 갖도록 할 수 있다.As another example, the manufacturing system adjusts the taper angle θ 2 of the inner surface of the blocking oxide to 1.5° and the taper angle θ 1 of the outer surface to 1.44° smaller than 1.5°, thereby setting the lowest thickness of the blocking oxide layer to the reference value 1 It can be made so that the thickness of the top has a value of 0.808.

또 다른 예를 들면, 제조 시스템은 블로킹 산화물의 내면의 테이퍼 각도 θ2를 2°로, 외면의 테이퍼 각도 θ1를 1.5°보다 작은 1.96°로 조절함으로써, 블로킹 산화물층의 최하단 두께를 기준 값 1로 할 때 상단의 두께가 0.872의 값을 갖도록 할 수 있다.As another example, the manufacturing system adjusts the taper angle θ 2 of the inner surface of the blocking oxide to 2° and the taper angle θ 1 of the outer surface to 1.96° smaller than 1.5°, thereby setting the lowest thickness of the blocking oxide layer to the reference value 1 It can be made so that the thickness of the top has a value of 0.872.

이 때 단계(S620)에서 제조 시스템은, 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각이 서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖도록 터널링 산화물층 및 질화물층을 연장 형성할 수 있다.At this time, in step S620, the manufacturing system tunnels so that each of the tunneling oxide layer and the nitride layer included in the at least one ONO layer has the same external taper angle and internal taper angle. An oxide layer and a nitride layer may be formed to extend.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (11)

테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리에 있어서,
기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들;
상기 복수의 워드 라인들을 관통하며 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 및
상기 적어도 하나의 채널층을 감싸도록 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성되는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층
을 포함하고,
상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)은,
서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖는 것을 특징으로 하는 3차원 플래시 메모리.A three-dimensional flash memory for mitigating a tapered channel effect, comprising:
a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked in a vertical direction;
at least one channel layer passing through the plurality of word lines and extending in a vertical direction with respect to the plurality of word lines; and
At least one oxide-nitride-oxide (ONO) layer extending in a vertical direction with respect to the plurality of word lines to surround the at least one channel layer
including,
A blocking oxide layer included in the at least one ONO layer,
A three-dimensional flash memory, characterized in that it has a taper angle of an outer surface and a taper angle of an inner surface that are different from each other. 제1항에 있어서,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층이 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The taper angle of the outer surface of the blocking oxide layer is,
The three-dimensional flash memory, characterized in that the blocking oxide layer is smaller than the taper angle of the inner surface of the blocking oxide layer so as to have a thinner thickness from the bottom to the top. 제2항에 있어서,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.617 내지 0.936의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 0.5°의 값보다 작은 0.38° 내지 0.48°의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
The taper angle of the outer surface of the blocking oxide layer is,
When the thickness of the lowermost end of the blocking oxide layer is set as the reference value 1, the thickness of the uppermost end of the blocking oxide layer has a value of 0.617 to 0.936; A three-dimensional flash memory, characterized in that it has a value of 0.48°. 제2항에 있어서,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.681 내지 0.936의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1°의 값보다 작은 0.90° 내지 0.98°의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
The taper angle of the outer surface of the blocking oxide layer is,
When the thickness of the lowermost end of the blocking oxide layer is set as the reference value 1, the taper angle of the inner surface of the blocking oxide layer is 0.90° smaller than the value of 1° so that the uppermost thickness of the blocking oxide layer has a value of 0.681 to 0.936. A three-dimensional flash memory, characterized in that it has a value of 0.98°. 제2항에 있어서,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.808의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 1.5°의 값보다 작은 1.44°의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
The taper angle of the outer surface of the blocking oxide layer is,
When the thickness of the lowermost end of the blocking oxide layer is set as the reference value 1, the taper angle of the inner surface of the blocking oxide layer is 1.44° smaller than the value of 1.5° so that the thickness of the uppermost end of the blocking oxide layer has a value of 0.808. A three-dimensional flash memory, characterized in that it has. 제2항에 있어서,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 블로킹 산화물층의 최하단의 두께를 기준 값 1로 할 때 상기 블로킹 산화물층의 최상단의 두께가 0.872의 값을 갖도록 상기 블로킹 산화물층의 내면의 테이퍼 각도인 2°의 값보다 작은 1.96°의 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
The taper angle of the outer surface of the blocking oxide layer is,
When the thickness of the lowermost end of the blocking oxide layer is set as the reference value 1, the taper angle of the inner surface of the blocking oxide layer is 1.96° smaller than the value of 2° so that the thickness of the uppermost end of the blocking oxide layer has a value of 0.872. A three-dimensional flash memory, characterized in that it has. 제2항에 있어서,
상기 블로킹 산화물층의 외면의 테이퍼 각도는,
상기 적어도 하나의 ONO층이 구성하는 복수의 메모리 셀들 각각에서의 문턱 전압의 윈도우가 균일하도록 상기 블로킹 산화물층의 내면의 테이퍼 각도보다 작은 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
The taper angle of the outer surface of the blocking oxide layer is,
The three-dimensional flash memory of claim 1 , wherein a taper angle of an inner surface of the blocking oxide layer is smaller than a window of a threshold voltage in each of a plurality of memory cells constituting the at least one ONO layer. 제1항에 있어서,
상기 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각은,
서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
Each of the tunneling oxide layer and the nitride layer included in the at least one ONO layer,
A three-dimensional flash memory, characterized in that it has the same outer taper angle and inner taper angle. 테이퍼드 채널 효과(Tapered channel effect)를 완화하기 위한 3차원 플래시 메모리의 제조 방법에 있어서,
기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되는 복수의 워드 라인들 및 상기 복수의 워드 라인들 사이에 교번하며 개재되는 절연층들을 포함하는 반도체 구조체를 준비하는 단계; 및
상기 복수의 워드 라인들을 관통하는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 ONO(Oxide-Nitride-Oxide)층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계
를 포함하고,
상기 적어도 하나의 ONO층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계는,
상기 적어도 하나의 ONO층에 포함되는 블로킹 산화물층(Blocking oxide layer)이 서로 상이한 외면의 테이퍼 각도(Taper angle)와 내면의 테이퍼 각도를 갖도록 상기 블로킹 산화물층을 연장 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.A method of manufacturing a 3D flash memory for mitigating a tapered channel effect, the method comprising:
preparing a semiconductor structure including a plurality of word lines sequentially stacked in a vertical direction while extending in a horizontal direction on a substrate and insulating layers alternately interposed between the plurality of word lines; and
forming at least one channel layer passing through the plurality of word lines and at least one oxide-nitride-oxide (ONO) layer surrounding the at least one channel layer extending in a vertical direction with respect to the plurality of word lines;
including,
The forming of the at least one ONO layer extending in a vertical direction with respect to the plurality of word lines may include:
Extending and forming the blocking oxide layer so that the blocking oxide layer included in the at least one ONO layer has a taper angle of an outer surface and a taper angle of an inner surface that are different from each other
A method of manufacturing a three-dimensional flash memory comprising a. 제9항에 있어서,
상기 블로킹 산화물층을 연장 형성하는 단계는,
상기 블로킹 산화물층이 하단으로부터 상단으로 갈수록 얇은 두께를 갖도록 상기 블로킹 산화물층의 외면의 테이퍼 각도보다 큰 상기 블로킹 산화물층의 내면의 테이퍼 각도로 상기 블로킹 산화물층을 연장 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.10. The method of claim 9,
The step of extending the blocking oxide layer,
The step of extending the blocking oxide layer at a taper angle of the inner surface of the blocking oxide layer that is greater than the taper angle of the outer surface of the blocking oxide layer so that the blocking oxide layer has a thinner thickness from the bottom to the top 3 characterized in that the step of forming A method of manufacturing a dimensional flash memory. 제9항에 있어서,
상기 적어도 하나의 ONO층을 상기 복수의 워드 라인들에 대해 수직 방향으로 연장 형성하는 단계는,
상기 적어도 하나의 ONO층에 포함되는 터널링 산화물층(Tunneling oxide layer) 및 질화물층(Nitride layer) 각각이 서로 동일한 외면의 테이퍼 각도와 내면의 테이퍼 각도를 갖도록 상기 터널링 산화물층 및 상기 질화물층을 연장 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리.10. The method of claim 9,
The forming of the at least one ONO layer extending in a vertical direction with respect to the plurality of word lines may include:
Extending the tunneling oxide layer and the nitride layer so that each of the tunneling oxide layer and the nitride layer included in the at least one ONO layer has the same outer taper angle and inner taper angle. step to do
A three-dimensional flash memory comprising a.
KR1020200141837A 2020-10-29 2020-10-29 Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof KR102605706B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200141837A KR102605706B1 (en) 2020-10-29 2020-10-29 Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200141837A KR102605706B1 (en) 2020-10-29 2020-10-29 Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20220057034A true KR20220057034A (en) 2022-05-09
KR102605706B1 KR102605706B1 (en) 2023-11-23

Family

ID=81582557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200141837A KR102605706B1 (en) 2020-10-29 2020-10-29 Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR102605706B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120319172A1 (en) * 2009-08-26 2012-12-20 Nirmal Ramaswamy Charge-trap based memory
KR20160000703A (en) * 2014-06-25 2016-01-05 삼성전자주식회사 Semiconductor device having vertical channel and air gap
US20160233231A1 (en) * 2015-02-06 2016-08-11 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20180006574A (en) * 2016-07-08 2018-01-18 삼성전자주식회사 Semiconductor device including a dielectric layer
KR20200045112A (en) * 2018-10-22 2020-05-04 삼성전자주식회사 Nonvolatile memory device and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120319172A1 (en) * 2009-08-26 2012-12-20 Nirmal Ramaswamy Charge-trap based memory
KR20160000703A (en) * 2014-06-25 2016-01-05 삼성전자주식회사 Semiconductor device having vertical channel and air gap
US20160233231A1 (en) * 2015-02-06 2016-08-11 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20180006574A (en) * 2016-07-08 2018-01-18 삼성전자주식회사 Semiconductor device including a dielectric layer
KR20200045112A (en) * 2018-10-22 2020-05-04 삼성전자주식회사 Nonvolatile memory device and method for fabricating the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
최기환, Flash memory의 기술 동향, 전자공학회지 제39권 제7호, 2012.07. *

Also Published As

Publication number Publication date
KR102605706B1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
US7714379B2 (en) SONOS floating trap memory device formed in recess with the lower surface of the conductive gate formed higher that the upper surface of the active region
US9276009B2 (en) NAND-connected string of transistors having the electrical channel in a direction perpendicular to a surface of the substrate
US7923335B2 (en) Non-volatile memory device and manufacturing method thereof
KR101985590B1 (en) Three dimensional flash memory for increasing integration density and manufacturing method thereof
US5729496A (en) Nonvolatile semiconductor memory element and method for fabricating the same
US20170243873A1 (en) Semiconductor memory device
KR102193690B1 (en) Three dimensional flash memory with horizontal charge storage layer and operation method thereof
US20160322377A1 (en) Semiconductor memory device
CN1423343A (en) Semiconductor of storage unit storage unit storing multiple places and driving method thereof
US9384989B2 (en) Sonos device and method for fabricating the same
KR102352361B1 (en) Three dimensional flash memory based on horizontally arranged charge storage layer and operation method thereof
US20160043096A1 (en) Method for manufacturing a floating gate memory element
KR102605706B1 (en) Three dimensional flash memory for mitigating tapered channel effect and manufacturing method thereof
US6136647A (en) Method of forming interpoly dielectric and gate oxide in a memory cell
KR20220101784A (en) 3 dimensional flash memory for improving contact resistance of igzo channel
TW201535613A (en) Split gate flash memory and manufacturing method thereof
KR20210002370A (en) Three dimensional flash memory based on horizontal charge storage layer with nonsymmetric structure and operation method thereof
JP2007534157A (en) Self-aligned charge separation structure NROM flash memory
US10902921B2 (en) Flash memory bitcell erase with source bias voltage
US7223658B2 (en) Flash memory structure and method for fabricating the same
KR102521776B1 (en) 3d flash memory based on horizontall charge storage
KR102493068B1 (en) Three dimensional flash memory with dual gate structure and operation method thereof
US7553721B2 (en) Flash memory devices and methods of fabricating the same
CN103117281A (en) Semiconductor memory device and method of manufacturing the same
KR102410781B1 (en) High density three dimension flash memory based on tsv

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant