KR102597433B1

KR102597433B1 - Display device having damage monitoring pattern

Info

Publication number: KR102597433B1
Application number: KR1020180169580A
Authority: KR
Inventors: 박용석; 유재용
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-26
Filing date: 2018-12-26
Publication date: 2023-11-03
Also published as: KR20200079899A

Abstract

본 발명의 일 실시예는, 표시부 및 비표시부를 갖는 기판, 상기 비표시부 상의 구동 드라이버, 상기 표시부 상의 복수의 화소, 상기 구동 드라이버와 상기 화소를 연결하는 제1 신호선 및 상기 비표시부 상의 제1 손상 모니터링 패턴을 포함하며, 제1 손상 모니터링 패턴은 상기 제1 신호선과 동일한 재료로 이루어지며, 상기 제1 신호선과 동일한 길이, 폭 및 두께를 갖는 표시장치를 제공한다. One embodiment of the present invention includes a substrate having a display portion and a non-display portion, a driving driver on the non-display portion, a plurality of pixels on the display portion, a first signal line connecting the driving driver and the pixel, and a first damage on the non-display portion. A display device including a monitoring pattern, wherein the first damage monitoring pattern is made of the same material as the first signal line and has the same length, width, and thickness as the first signal line.

Description

Display device with damage monitoring pattern {DISPLAY DEVICE HAVING DAMAGE MONITORING PATTERN}

본 발명은 손상 모니터링 패턴을 갖는 표시장치에 관한 것으로, 정전기에 의한 배선 등의 손상을 모니터링할 수 있는 패턴을 갖는 표시장치에 관한 것이다.The present invention relates to a display device having a damage monitoring pattern, and to a display device having a pattern capable of monitoring damage to wiring, etc. due to static electricity.

표시장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있으며, 최근, 액정표시장치, 플라즈마 표시장치, 유기발광 표시장치 등의 평판 표시장치가 상용화되고 있다.The importance of display devices is increasing with the development of multimedia, and recently, flat panel displays such as liquid crystal displays, plasma displays, and organic light emitting displays have been commercialized.

표시장치는 화소를 구동하기 위한 다양한 배선 및 박막 트랜지스터를 포함한다. 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(110) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.A display device includes various wiring and thin film transistors to drive pixels. Since a thin film transistor can be manufactured on a glass or plastic substrate 110, it is used as a switching element in a display device such as a liquid crystal display device or an organic light emitting device. Alternatively, it is widely used as a driving element.

최근 표시장치가 고품질 및 고해상도화고 있으며, 표시장치에 박막 트랜지스터가 고집적도화 되고 있다. 그 결과, 한정된 영역에 많은 수의 박막 트랜지스터가 배치되어, 박막 트랜지스터 및 배선의 과밀현상이 발생한다. 박막 트랜지스터 및 배선의 과밀현상이 발생하는 경우, 표시장치의 제조과정, 불량검사 과정 및 사용과정에서 정전기에 의한 손상이 발생할 가능성이 증가한다. Recently, display devices have become higher quality and higher resolution, and thin film transistors in display devices are becoming more highly integrated. As a result, a large number of thin film transistors are placed in a limited area, resulting in overcrowding of thin film transistors and wiring. If overcrowding of thin film transistors and wiring occurs, the possibility of damage due to static electricity increases during the manufacturing process, defect inspection process, and use process of the display device.

표시장치에 있어서, 정전기 방전(Electro Static Discharge; ESD)에 의해서 박막 트랜지스터, 배선 또는 표시 소자 등이 파괴되거나 손상되는 형상이 발생될 수 있다. 따라서, 정전기 방전에 의한 박막 트랜지스터, 배선 또는 표시 소자 등의 파괴나 손상을 방지 또는 예방하는 것이 필요하다. 특히, 고품질 및 고해상도 표시장치에서 정전기가 발생할 가능성이 크기 때문에, 정전기 방전으로 인한 고품질 및 고해상도 표시장치의 손상을 방지 또는 방지하는 것이 매우 중요하다. 또한, 정전기 방전에 의한 손상이 발생하는 것을 미리 예측하여, 정전기로 인한 표시장치의 불량이나 피해를 줄이는 것이 필요하다.In display devices, electrostatic discharge (ESD) may cause thin film transistors, wiring, or display elements to be destroyed or damaged. Therefore, it is necessary to prevent or prevent destruction or damage to thin film transistors, wiring, or display elements due to electrostatic discharge. In particular, since there is a high possibility of static electricity being generated in high-quality and high-resolution display devices, it is very important to prevent or prevent damage to high-quality and high-resolution display devices due to electrostatic discharge. In addition, it is necessary to predict in advance the occurrence of damage due to electrostatic discharge and reduce defects or damage to the display device due to static electricity.

본 발명의 일 실시예는, 정전기 방전에 의한 배선 등의 손상을 모니터링 할 수 있는 표시장치를 제공하고자 한다.One embodiment of the present invention seeks to provide a display device capable of monitoring damage to wiring, etc. due to electrostatic discharge.

본 발명의 다른 일 실시예는, 정전기 방전에 의한 배선 등의 손상을 예측할 수 있는 표시장치를 제공하고자 한다.Another embodiment of the present invention seeks to provide a display device that can predict damage to wiring, etc. due to electrostatic discharge.

본 발명의 또 다른 일 실시예는, 정전기 방전에 의한 배선 등의 손상을 모니터링 또는 예측할 수 있도록 하는 손상 모니터링 패턴을 갖는 표시장치를 제공하고자 한다.Another embodiment of the present invention seeks to provide a display device having a damage monitoring pattern that allows monitoring or predicting damage to wiring, etc. due to electrostatic discharge.

본 발명의 또 다른 일 실시예는, 정전기 모니터링 패턴을 갖는 표시장치를 제공하고자 한다.Another embodiment of the present invention seeks to provide a display device having a static electricity monitoring pattern.

전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 표시부 및 비표시부를 갖는 기판, 상기 비표시부 상의 구동 드라이버, 상기 표시부 상의 복수의 화소, 상기 구동 드라이버와 상기 화소를 연결하는 제1 신호선 및 상기 비표시부 상의 제1 손상 모니터링 패턴을 포함하며, 제1 손상 모니터링 패턴은 상기 제1 신호선과 동일한 재료로 이루어지며, 상기 제1 신호선과 동일한 길이, 폭 및 두께를 갖는, 표시장치를 제공한다.One embodiment of the present invention for achieving the above-described technical problem includes a substrate having a display portion and a non-display portion, a driving driver on the non-display portion, a plurality of pixels on the display portion, and a first signal line connecting the driving driver and the pixels. and a first damage monitoring pattern on the non-display portion, wherein the first damage monitoring pattern is made of the same material as the first signal line and has the same length, width, and thickness as the first signal line. .

상기 구동 드라이버는 게이트 드라이버이다, The driving driver is a gate driver,

상게 제1 신호선은 게이트 라인, 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 어느 하나이다. Above, the first signal line is one of a gate line, a sampling control line (SCL), an emission control line (EL), and an initialization control line (ICL).

상기 제1 손상 모니터링 패턴은 상기 제1 신호선과 동일한 층에 배치된다.The first damage monitoring pattern is disposed on the same layer as the first signal line.

상기 제1 손상 모니터링 패턴은 브릿지를 갖는다.The first damage monitoring pattern has a bridge.

상기 표시장치는, 상기 제1 손상 모니터링 패턴 상에 배치된 제1 전원 공급 배선을 더 포함한다.The display device further includes a first power supply line disposed on the first damage monitoring pattern.

상기 제1 손상 모니터링 패턴은 상기 제1 전원 공급 배선과 연결된다.The first damage monitoring pattern is connected to the first power supply wire.

상기 표시장치는, 상기 구동 드라이버와 상기 화소를 연결하는 제2 신호선 및 상기 비표시부 상의 제2 손상 모니터링 패턴을 더 포함하며, 제2 손상 모니터링 패턴은 상기 제2 신호선과 동일한 재료로 이루어지며, 상기 제2 신호선과 동일한 길이, 폭 및 두께를 갖는다.The display device further includes a second signal line connecting the driving driver and the pixel and a second damage monitoring pattern on the non-display portion, wherein the second damage monitoring pattern is made of the same material as the second signal line, It has the same length, width, and thickness as the second signal line.

상게 제1 신호선은 게이트 라인, 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 어느 하나이고, 상기 제2 신호선은 게이트 라인, 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 다른 하나이다. Above, the first signal line is one of a gate line, a sampling control line (SCL), an emission control line (EL), and an initialization control line (ICL), and the second signal line is one of a gate line, a sampling control line (SCL), and an emission control line. One of the lines (EL) and the other is the initialization control line (ICL).

상기 제2 손상 모니터링 패턴은 상기 제1 손상 모니터링 패턴과 동일한 층에 배치된다. The second damage monitoring pattern is disposed on the same layer as the first damage monitoring pattern.

상기 제2 손상 모니터링 패턴은 상기 제1 손상 모니터링 패턴과 다른 층에 배치된다. The second damage monitoring pattern is disposed on a different layer from the first damage monitoring pattern.

상기 표시장치는 상기 제2 손상 모니터링 패턴 상에 배치된 제2 전원 공급 배선을 더 포함한다. The display device further includes a second power supply line disposed on the second damage monitoring pattern.

상기 제2 손상 모니터링 패턴은 상기 제2 전원 공급 배선과 연결된다. The second damage monitoring pattern is connected to the second power supply wire.

상기 표시장치는 상기 비표시부 상의 정전기 방전 회로 및 상기 정전기 방전 회로와 연결된 배선을 더 포함한다.The display device further includes an electrostatic discharge circuit on the non-display portion and a wiring connected to the electrostatic discharge circuit.

상기 제1 손상 모니터링 패턴은 상기 정전기 방전 회로와 연결된 배선과 동일한 길이, 폭 및 두께를 갖는다. The first damage monitoring pattern has the same length, width, and thickness as the wiring connected to the electrostatic discharge circuit.

상기 제1 손상 모니터링 패턴은 브릿지를 갖는다. The first damage monitoring pattern has a bridge.

상기 표시장치는, 상기 비표시부 상의 손상 테스트 패턴을 더 포함한다..The display device further includes a damage test pattern on the non-display portion.

상기 손상 테스트 패턴은, 동일한 길이 및 두께를 가지며, 각각 서로 다른 폭을 갖는 복수의 테스트 패턴을 포함한다. The damage test pattern includes a plurality of test patterns having the same length and thickness and each having a different width.

상기 손상 테스트 패턴은, 동일한 두께 및 폭을 가지며, 각각 서로 다른 길이를 갖는 복수의 테스트 패턴을 포함한다.The damage test pattern has the same thickness and width, and includes a plurality of test patterns each having different lengths.

본 발명의 일 실시예에 따르면, 비표시부에 배치된 손상 모니터링 패턴을 이용하여, 정전기 방전에 의한 배선 등의 손상을 모니터링 할 수 있고, 정전기 방전에 의한 배선 등의 손상을 예측할 수 있다.According to an embodiment of the present invention, damage to wiring, etc. due to electrostatic discharge can be monitored and damage to wiring, etc. due to electrostatic discharge can be predicted using a damage monitoring pattern disposed in the non-display portion.

또한 본 발명의 일 실시예에 따르면, 표시부를 직접 검사하지 않더라도, 정전기 방전에 의한 배선 등의 손상을 모니터링 및 예측할 수 있고, 이를 기초로 정전기 방전에 의한 배선 등의 손상을 예방할 수 있다. Additionally, according to an embodiment of the present invention, even without directly inspecting the display unit, it is possible to monitor and predict damage to wiring, etc. due to electrostatic discharge, and based on this, damage to wiring, etc. due to electrostatic discharge can be prevented.

위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the effects mentioned above, other features and advantages of the present invention are described below, or can be clearly understood by those skilled in the art from such description and description.

도 1은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 2는 게이트 드라이버와 표시부 사이의 배선 연결관계에 대한 개략도이다.
도 3은 제1 쉬프트 레지스트에 대한 개략도이다.
도 4은 도 3의 제1 쉬프트 레지스트에 구비된 스테이지에 대한 회로도이다.
도 5은 도 1의 어느 한 화소에 대한 회로도이다.
도 6은 도 5의 화소에 대한 평면도이다.
도 7은 도 6의 I-I'를 따라 자른 단면도이다.
도 8은 손상 모니터링 패턴에 대한 평면도이다.
도 9a는 도 8의 II-II'를 따라 자른 단면도이다.
도 9b는 도 8의 III-III'를 따라 자른 단면도이다.
도 9c는 도 8의 IV-IV'를 따라 자른 단면도이다.
도 10은 기판 상의 배선들과 정전기 방전 회로에 대한 평면도이다.
도 11은 정전기 방전 회로의 일 실시예에 대한 회로도이다.
도 12a, 12b 및 12c는 각각 정전기 방전 회로와 연결된 배선에 대한 손상 모니터일 패턴의 평면도이다.
도 13은 도 12a의 V-V'를 따라 자른 단면도이다.
도 14a 및 14b는 각각 손상 테스트 패턴에 대한 평면도이다.
도 15은 본 발명의 다른 일 실시예에 따른 표시장치의 화소의 일부분에 대한 단면도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 17a 내지 17e는 손상 모니터링 패턴의 제조 공정도이다.1 is a schematic diagram of a display device according to an embodiment of the present invention.
Figure 2 is a schematic diagram of the wiring connection relationship between the gate driver and the display unit.
Figure 3 is a schematic diagram of the first shift resist.
FIG. 4 is a circuit diagram of the stage provided in the first shift resist of FIG. 3.
FIG. 5 is a circuit diagram of one pixel of FIG. 1.
Figure 6 is a top view of the pixel of Figure 5.
Figure 7 is a cross-sectional view taken along line II' of Figure 6.
Figure 8 is a top view of a damage monitoring pattern.
FIG. 9A is a cross-sectional view taken along line II-II' of FIG. 8.
Figure 9b is a cross-sectional view taken along line III-III' of Figure 8.
FIG. 9C is a cross-sectional view taken along line IV-IV' of FIG. 8.
Figure 10 is a top view of the wiring on the board and the electrostatic discharge circuit.
11 is a circuit diagram of one embodiment of an electrostatic discharge circuit.
12A, 12B, and 12C are plan views of damage monitor patterns for wiring connected to an electrostatic discharge circuit, respectively.
Figure 13 is a cross-sectional view taken along line V-V' of Figure 12a.
Figures 14a and 14b are top views of damage test patterns, respectively.
Figure 15 is a cross-sectional view of a portion of a pixel of a display device according to another embodiment of the present invention.
Figure 16 is a circuit diagram of a pixel of a display device according to another embodiment of the present invention.
Figures 17a to 17e are manufacturing process diagrams of damage monitoring patterns.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms, but the present embodiments only serve to ensure that the disclosure of the present invention is complete and are within the scope of common knowledge in the technical field to which the present invention pertains. It is provided to inform those who have the scope of the invention. The invention is defined only by the scope of the claims.

본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다. The shape, size, ratio, angle, number, etc. shown in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown in the drawings. Like components may be referred to by the same reference numerals throughout the specification. Additionally, in describing the present invention, if it is determined that a detailed description of related known technology may unnecessarily obscure the gist of the present invention, the detailed description is omitted.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다. When 'includes', 'has', 'consists of', etc. mentioned in this specification are used, other parts may be added unless the expression 'only' is used. If a component is expressed in the singular, the plural is included unless specifically stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.

예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.For example, when the positional relationship between two parts is described as ‘on top’, ‘on the top’, ‘on the bottom’, ‘next to’, etc., the expressions ‘immediately’ or ‘directly’ are used. Unless otherwise specified, one or more other parts may be located between the two parts.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.Spatially relative terms such as “below, beneath,” “lower,” “above,” and “upper” refer to one element or component as shown in the drawing. It can be used to easily describe the correlation with other elements or components. Spatially relative terms should be understood as terms that include different directions of the element during use or operation in addition to the direction shown in the drawings. For example, if an element shown in the drawings is turned over, an element described as “below” or “beneath” another element may be placed “above” the other element. Accordingly, the illustrative term “down” may include both downward and upward directions. Likewise, the illustrative terms “up” or “on” can include both up and down directions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if a temporal relationship is described as 'after', 'successfully after', 'after', 'before', etc., 'immediately' or 'directly' Unless the expression is used, non-continuous cases may also be included.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical spirit of the present invention.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. The term “at least one” should be understood to include all possible combinations from one or more related items. For example, “at least one of the first, second, and third items” means each of the first, second, or third items, as well as two of the first, second, and third items. It can mean a combination of all items that can be presented from more than one.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.Each feature of the various embodiments of the present invention can be combined or combined with each other, partially or entirely, and various technical interconnections and operations are possible, and each embodiment may be implemented independently of each other or may be implemented together in a related relationship. It may be possible.

본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.In adding reference numerals to components in each drawing for explaining embodiments of the present invention, the same components may have the same reference numerals as much as possible even if they are shown in different drawings.

본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.In embodiments of the present invention, the source electrode and the drain electrode are distinguished only for convenience of explanation, and the source electrode and the drain electrode may be interchanged. The source electrode may become a drain electrode, and the drain electrode may become a source electrode. Additionally, the source electrode in one embodiment may become a drain electrode in another embodiment, and the drain electrode in one embodiment may become a source electrode in another embodiment.

본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.In some embodiments of the present invention, for convenience of explanation, a source region and a source electrode and a drain region and a drain electrode are distinguished, but the embodiments of the present invention are not limited thereto. The source region can be a source electrode, and the drain region can be a drain electrode. Additionally, the source region may be a drain electrode, and the drain region may be a source electrode.

이하, 도 1 내지 도 7을 참조하며, 본 발명의 일 실시예에 따른 표시장치(100)를 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시장치(100)의 개략도이다.Hereinafter, with reference to FIGS. 1 to 7, the display device 100 according to an embodiment of the present invention will be described in detail. Figure 1 is a schematic diagram of a display device 100 according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 표시장치(100)는, 도 1에 도시된 바와 같이, 표시부(DA) 및 비표시부(NDA)를 갖는 기판(110) 및 비표시부(NDA) 상의 구동 드라이버(게이트 드라이버 120)를 포함한다.As shown in FIG. 1, the display device 100 according to an embodiment of the present invention includes a substrate 110 having a display portion DA and a non-display portion NDA, and a driving driver (gate) on the non-display portion NDA. Includes driver 120).

기판(110)의 표시부(DA)는 화상이 표시되는 영역이며, 비표시부(NDA)는 표시부(DA)의 주위 영역이다. 기판(110)의 표시부(DA) 상에 화소(P)가 배치된다.The display portion DA of the substrate 110 is an area where an image is displayed, and the non-display portion NDA is an area surrounding the display portion DA. A pixel P is disposed on the display portion DA of the substrate 110.

본 발명의 일 실시예에 따른 표시장치(100)는, 구동 드라이버로, 게이트 드라이버(120) 및 데이터 드라이버(130)를 포함한다. 도 1을 참조하면, 구동 드라이버 중 게이트 드라이버(120)가 기판(110)의 비표시부(NDA) 상에 배치된다.The display device 100 according to an embodiment of the present invention includes a gate driver 120 and a data driver 130 as driving drivers. Referring to FIG. 1, among the driving drivers, the gate driver 120 is disposed on the non-display portion NDA of the substrate 110.

본 발명의 일 실시예에 따른 표시장치(100)는, 표시장치(100)는 복수의 화소(P)를 포함한다. 화소(P)는 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된다. 화소(P)의 구동에 의해 기판(110)의 표시부(DA)에서 영상이 표시된다. The display device 100 according to an embodiment of the present invention includes a plurality of pixels (P). The pixel P is disposed at the gate lines GL, the data lines DL, and the intersection areas of the gate lines GL and the data lines DL. An image is displayed on the display unit DA of the substrate 110 by driving the pixel P.

본 발명의 일 실시예에 따른 표시장치(100)는, 구동 드라이버인 게이트 드라이버 (120)와 화소(P)를 연결하는 하나 이상의 신호선을 포함할 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 표시장치(100)는, 구동 드라이버인 게이트 드라이버(120)와 화소(P)를 연결하는 신호선으로, 게이트 라인(GL), 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 적어도 하나를 포함할 수 있다.The display device 100 according to an embodiment of the present invention may include one or more signal lines connecting a gate driver 120, which is a driving driver, and a pixel (P). For example, the display device 100 according to an embodiment of the present invention has a signal line connecting the gate driver 120, which is a driving driver, and the pixel P, including a gate line (GL) and a sampling control line (SCL). , may include at least one of an emission control line (EL) and an initialization control line (ICL).

본 발명의 일 실시예에 따른 표시장치(100)는, 제어부(140)를 포함한다. 제어부(140)는 게이트 드라이버(120)와 데이터 드라이버(130)를 제어한다. The display device 100 according to an embodiment of the present invention includes a control unit 140. The control unit 140 controls the gate driver 120 and data driver 130.

제어부(140)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호(V, H)와 클럭 신호를 이용하여, 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS)와 데이터 드라이버(130)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(140)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(130)에 공급한다. The control unit 140 uses vertical/horizontal synchronization signals (V, H) and clock signals supplied from an external system (not shown) to generate a gate control signal (GCS) and a data driver (GCS) to control the gate driver 120. 130) outputs a data control signal (DCS) to control. Additionally, the control unit 140 samples input image data input from an external system, rearranges it, and supplies the rearranged digital image data (RGB) to the data driver 130.

게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 제1 쉬프트 레지스터(121)를 제어하기 위한 제어신호들이 포함될 수 있다.The gate control signal (GCS) includes a gate start pulse (GSP), gate shift clock (GSC), gate output enable signal (GOE), start signal (Vst), and gate clock (GCLK). Additionally, the gate control signal (GCS) may include control signals for controlling the first shift register 121.

데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다. The data control signal (DCS) includes a source start pulse (SSP), source shift clock signal (SSC), source output enable signal (SOE), and polarity control signal (POL).

데이터 드라이버(130)는 기판(110)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(130)는 제어부(140)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)에 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 데이터 라인(DL)들에 공급한다. The data driver 130 supplies data voltage to the data lines DL of the substrate 110. Specifically, the data driver 130 converts the image data (RGB) input from the control unit 140 into an analog data voltage, and generates data for one horizontal line for each horizontal period in which the gate pulse is supplied to the gate line (GL). Voltage is supplied to the data lines DL.

게이트 드라이버(120)는 적어도 하나의 쉬프트 레지스터(121, 122, 123)를 포함한다. The gate driver 120 includes at least one shift register 121, 122, and 123.

제1 쉬프트 레지스터(121)는, 제어부(140)로부터 전송된 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 기판(110)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스(GP)는, 화소(P)에 형성되어 있는 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다. The first shift register 121 sequentially sends gate pulses (GP) to the gate lines (GL) for one frame using the start signal (Vst) and gate clock (GCLK) transmitted from the control unit 140. supply. Here, one frame refers to a period during which one image is output through the substrate 110. The gate pulse (GP) has a turn-on voltage that can turn on the switching element (thin film transistor) formed in the pixel (P).

또한, 제1 쉬프트 레지스터(121)는, 1 프레임 중, 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다. In addition, the first shift register 121 provides a gate-off signal (Goff) that can turn off the switching element to the gate line (GL) during the remaining period in one frame when the gate pulse (GP) is not supplied. supply. Hereinafter, the gate pulse (GP) and the gate off signal (Goff) are collectively referred to as the scan signal (SS).

제2 쉬프트 레지스터(122)는 샘플링 제어 신호(SCS)를 생성하여, 샘플링 제어 라인(SCL)을 통하여 샘플링 제어 신호(SCS)를 화소(P)로 전달한다.The second shift register 122 generates a sampling control signal (SCS) and transmits the sampling control signal (SCS) to the pixel (P) through the sampling control line (SCL).

제3 쉬트프 레지스터(123)는 발광 제어 신호(EM)를 생성하여, 발광 제어 라인(EL)을 통하여 발광 제어 신호(EM)를 화소(P)로 전달할 수 있다.The third shift register 123 can generate the emission control signal EM and transmit the emission control signal EM to the pixel P through the emission control line EL.

게이트 드라이버(120)는, 초기화 제어 신호(ICS)를 생성하여, 초기화 제어 라인(ICL)를 통하여 초기화 제어 신호(ICS)를 화소(P)로 전달하는 쉬프트 레지스트를 더 포함할 수 있다. 제1 쉬프트 레지스터(121), 제2 쉬프트 레지스터(122) 및 제3 쉬프트 레지스터(123) 중 어느 하나가 초기화 제어 신호(ICS)를 생성할 수도 있다.The gate driver 120 may further include a shift resist that generates the initialization control signal ICS and transmits the initialization control signal ICS to the pixel P through the initialization control line ICL. Any one of the first shift register 121, the second shift register 122, and the third shift register 123 may generate the initialization control signal (ICS).

본 발명의 일 실시예에 따르면, 게이트 드라이버(120)는 기판(110)에 실장될 수 있다. 이와 같이, 게이트 드라이버(120)가 기판(110)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 이 경우, 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS)에는 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등이 포함될 수 있다. According to one embodiment of the present invention, the gate driver 120 may be mounted on the substrate 110. In this way, the structure in which the gate driver 120 is directly mounted on the substrate 110 is called a gate in panel (GIP) structure. In this case, the gate control signal (GCS) for controlling the gate driver 120 may include a start signal (Vst) and a gate clock (GCLK).

도 2는 게이트 드라이버(120)와 표시부(DA) 사이의 배선 연결관계에 대한 개략도이다. 도 2에, 배선으로, 예를 들어, 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)이 도시되어 있다. 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)은 서로 구별되며, 각각 게이트 라인(GL), 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 어느 하나일 수 있다.FIG. 2 is a schematic diagram of the wiring connection relationship between the gate driver 120 and the display unit DA. In FIG. 2 , for example, a first signal line (SL1), a second signal line (SL2), and a third signal line (SL3) are shown as wiring. The first signal line (SL1), the second signal line (SL2), and the third signal line (SL3) are distinct from each other, and are respectively a gate line (GL), a sampling control line (SCL), an emission control line (EL), and an initialization control line ( It may be any one of ICL).

구체적으로, 본 발명의 일 실시예에 따른 표시장치(100)는, 구동 드라이버인 게이트 드라이버 (120)와 화소(P)를 연결하는 제1 신호선(SL1)을 포함한다. 제1 신호선(SL1)은, 도 1에 도시된 게이트 라인(GL), 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 어느 하나일 수 있다. 또한, 본 발명의 일 실시예에 따른 표시장치(100)는, 구동 드라이버인 게이트 드라이버(120)와 화소(P)를 연결하는 제2 신호선(SL2)을 더 포함할 수도 있고, 제3 신호선(SL3)을 더 포함할 수도 있다. 이 때, 제1 신호선(SL1)은 게이트 라인(GL), 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 어느 하나일 수 있고, 제2 신호선(SL2)은 게이트 라인(GL), 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 다른 하나일 수 있고, 제3 신호선(SL1)은 게이트 라인(GL), 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 또 다른 하나일 수 있다.Specifically, the display device 100 according to an embodiment of the present invention includes a first signal line (SL1) connecting the gate driver 120, which is a driving driver, and the pixel (P). The first signal line SL1 may be any of the gate line GL, sampling control line SCL, emission control line EL, and initialization control line ICL shown in FIG. 1 . In addition, the display device 100 according to an embodiment of the present invention may further include a second signal line (SL2) connecting the gate driver 120, which is a driving driver, and the pixel (P), and a third signal line ( SL3) may be further included. At this time, the first signal line (SL1) may be any one of the gate line (GL), sampling control line (SCL), emission control line (EL), and initialization control line (ICL), and the second signal line (SL2) It may be another one of the gate line (GL), sampling control line (SCL), emission control line (EL), and initialization control line (ICL), and the third signal line (SL1) is the gate line (GL), sampling control line ( It may be another one of SCL), emission control line (EL), and initialization control line (ICL).

본 발명의 일 실시예에서, 제1 신호선(SL1)의 길이를 제1 길이(L1), 제2 신호선(SL2)의 길이를 제2 길이(L2), 제3 신호선(SL3)의 길이를 제3 길이(L3)라 할 수 있다.In one embodiment of the present invention, the length of the first signal line (SL1) is defined as the first length (L1), the length of the second signal line (SL2) is defined as the second length (L2), and the length of the third signal line (SL3) is defined as the first length (L1). It can be called 3 length (L3).

도 3은 제1 쉬프트 레지스트(121)에 대한 개략도이고, 도 4는 도 3의 제1 쉬프트 레지스트(121)에 구비된 어느 한 스테이지(ST)에 대한 회로도이다.FIG. 3 is a schematic diagram of the first shift resist 121, and FIG. 4 is a circuit diagram of one stage (ST) provided in the first shift resist 121 of FIG. 3.

본 발명의 일 실시예에 따른 제1 쉬프트 레지스터(121)는, 도 3에 도시된 바와 같이, g개의 스테이지들(ST1 내지 STg)을 포함한다. The first shift register 121 according to an embodiment of the present invention includes g stages ST1 to STg, as shown in FIG. 3.

제1 쉬프트 레지스터(121)는, 하나의 게이트 라인(GL)을 통해, 하나의 스캔신호(SS)를 하나의 게이트 라인(GL)과 연결되어 있는 화소(P)들로 전송한다. 스테이지들(ST1 내지 STg) 각각은 하나의 게이트 라인(GL)과 연결되어 있다. 따라서, 기판(110)에, g개의 게이트 라인(GL)들이 형성되어 있는 경우, 제1 쉬프트 레지스터(121)는 g개의 스테이지들(ST1 내지 STg)을 포함하며, g개의 스캔신호(SS1 내지 SSg)를 생성한다.The first shift register 121 transmits one scan signal SS to the pixels P connected to one gate line GL through one gate line GL. Each of the stages ST1 to STg is connected to one gate line GL. Accordingly, when g gate lines (GL) are formed on the substrate 110, the first shift register 121 includes g stages (ST1 to STg) and g scan signals (SS1 to SSg). ) is created.

스캔신호(SS)를 순차적으로 출력하는 각각 스테이지(ST)는, 도 4에 도시된 바와 같이, 풀업 트랜지스터(Tu), 풀다운 트랜지스터(Td), 스타트 트랜지스터(Tst), 리셋 트랜지스터(Trs) 및 인버터(I)를 포함한다.As shown in FIG. 4, each stage (ST) sequentially outputting the scan signal (SS) includes a pull-up transistor (Tu), a pull-down transistor (Td), a start transistor (Tst), a reset transistor (Trs), and an inverter. Includes (I).

풀업 트랜지스터(Tu)는 Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 턴온시 클럭신호(CLK)을 공급받아 게이트 펄스(GP)를 출력한다(Vout). The pull-up transistor (Tu) is turned on or off depending on the logic state of the Q node, and when turned on, it receives a clock signal (CLK) and outputs a gate pulse (GP) (Vout).

풀다운 트랜지스터(Td)는 풀업 트랜지스터(Tu)와 턴오프 전압(VSS1) 사이에 연결되어 있으며, 풀업 트랜지스터(Tu)가 턴온될 때 턴오프되고, 풀업 트랜지스터(Tu)가 턴오프될 때 턴온되어 게이트 오프 신호(Goff)를 출력한다(Vout). The pull-down transistor (Td) is connected between the pull-up transistor (Tu) and the turn-off voltage (VSS1), and is turned off when the pull-up transistor (Tu) is turned on, and is turned on when the pull-up transistor (Tu) is turned off and the gate Outputs an off signal (Goff) (Vout).

스타트 트랜지스터(Tst)는 이전 스테이지로부터의 전단 출력(PRE)에 응답하여 하이 레벨 전압(VD)으로 Q노드를 충전시킨다. 해당 스테이지(151)가 제1 스테이지(ST1)일 때, 전단 출력(PRE) 대신 스타트 펄스(Vst)가 공급된다.The start transistor (Tst) charges the Q node with a high level voltage (VD) in response to the previous output (PRE) from the previous stage. When the corresponding stage 151 is the first stage (ST1), a start pulse (Vst) is supplied instead of the front end output (PRE).

리셋 트랜지스터(Trs)는 다음 스테이지로부터의 후단 출력(NXT)에 응답하여 리셋용 전압인 저전위 전압(VSS)으로 Q노드를 방전시킨다. 해당 스테이지(151)가 마지막 스테이지(STg)일 때, 후단 출력(NXT) 대신 리셋 펄스(Rest)가 공급된다.The reset transistor (Trs) discharges the Q node to the low potential voltage (VSS), which is a reset voltage, in response to the rear output (NXT) from the next stage. When the corresponding stage 151 is the last stage (STg), a reset pulse (Rest) is supplied instead of the subsequent output (NXT).

리셋 트랜지스터(Trs)의 게이트 단자로 입력되는 제어신호는, 일반적으로, 상기 Q노드가 하이일 때, 로우 상태를 유지한다.The control signal input to the gate terminal of the reset transistor (Trs) generally maintains a low state when the Q node is high.

Q노드에 하이 레벨의 신호가 입력되면, 풀업 트랜지스터(Tu)가 턴온되어, 게이트 펄스(GP)가 출력된다. 이 때, 리셋 트랜지스터(Trs)가 턴오프되어야, 저전위 전압(VSS)이 리셋 트랜지스터(Trs)로 공급되지 않는다.When a high level signal is input to the Q node, the pull-up transistor (Tu) is turned on and a gate pulse (GP) is output. At this time, the reset transistor (Trs) must be turned off so that the low potential voltage (VSS) is not supplied to the reset transistor (Trs).

게이트 펄스(GP)가 출력되면, 리셋 트랜지스터(Trs)의 게이트 단자로 하이 레벨의 제어신호가 입력되어, 리셋 트랜지스터(Trs)가 턴온되고, 풀업 트랜지스터(Tu)가 턴오프된다. 그 결과, 풀업 트랜지스터(Tu)를 통해, 게이트 펄스(GP)가 출력되지 않는다.When the gate pulse (GP) is output, a high level control signal is input to the gate terminal of the reset transistor (Trs), the reset transistor (Trs) is turned on, and the pull-up transistor (Tu) is turned off. As a result, the gate pulse (GP) is not output through the pull-up transistor (Tu).

인버터(I)는, 게이트 펄스(GP)가 발생되지 않을 때, 게이트 오프 신호(Goff)를 발생시키기 위한 Qb노드 제어신호를 Qb노드를 통해 풀다운 트랜지스터(Td)로 전송하는 기능을 수행한다.The inverter (I) performs the function of transmitting a Qb node control signal for generating a gate off signal (Goff) to the pull-down transistor (Td) through the Qb node when the gate pulse (GP) is not generated.

이하, 도 5 내지 도 7을 참조하여 화소(P)의 구조를 보다 상세히 설명한다.Hereinafter, the structure of the pixel P will be described in more detail with reference to FIGS. 5 to 7 .

도 5는 도 1의 어느 한 화소(P)에 대한 회로도이다.FIG. 5 is a circuit diagram of one pixel P in FIG. 1.

도 5를 참조하면, 본 발명의 일 실시예에 따른 화소(P)는 표시 소자(710) 및 표시 소자(710)를 구동하기 위한 화소 구동 회로(PDC)를 포함한다.Referring to FIG. 5, the pixel P according to an embodiment of the present invention includes a display element 710 and a pixel driving circuit (PDC) for driving the display element 710.

표시 소자(710)로 유기발광 다이오드(OLED)가 사용될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 양자점 발광 소자, 무기 발광 소자, 마이크로 발광 다이오드 소자 등이 표시 소자(710)로 사용될 수 있다. 표시 소자(710)는 화소 구동 회로(PDC)로부터 공급되는 전류에 의해 발광한다.An organic light emitting diode (OLED) may be used as the display element 710. However, an embodiment of the present invention is not limited to this, and a quantum dot light-emitting device, an inorganic light-emitting device, a micro light-emitting diode device, etc. may be used as the display device 710. The display element 710 emits light by current supplied from the pixel driving circuit (PDC).

화소 구동 회로(PDC)는 게이트 라인(GL), 발광 제어 라인(EL), 초기화 제어 라인(ICL), 샘플링 제어 라인(SCL), 데이터 라인(DL), 화소 구동 전압 라인(PL), 초기화 전압 라인(IL), 및 레퍼런스 전압 라인(RL)과 연결되고, 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)과 대응되는 데이터 전류를 표시 소자(710)에 공급한다.The pixel driving circuit (PDC) consists of a gate line (GL), emission control line (EL), initialization control line (ICL), sampling control line (SCL), data line (DL), pixel driving voltage line (PL), and initialization voltage. It is connected to the line IL and the reference voltage line RL, and supplies a data current corresponding to the data voltage Vdata supplied to the data line DL to the display element 710.

도 5를 참조하면, 화소 구동 회로(PDC)는 제1 박막 트랜지스터(TR1), 제5 박막 트랜지스터(TR5), 제3 박막 트랜지스터(TR3), 제4 박막 트랜지스터(TR4), 제2 박막 트랜지스터(TR2), 제1 캐패시터(C1) 및 제2 커패시터(C2)를 포함한다.Referring to FIG. 5, the pixel driving circuit (PDC) includes a first thin film transistor (TR1), a fifth thin film transistor (TR5), a third thin film transistor (TR3), a fourth thin film transistor (TR4), and a second thin film transistor ( TR2), a first capacitor (C1), and a second capacitor (C2).

본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 스위칭 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 구동 트랜지스터이고, 제3 박막 트랜지스터(TR3)는 초기화 트랜지스터이고, 제4 박막 트랜지스터(TR4)는 발광 제어 트랜지스터이고, 제5 박막 트랜지스터(TR5) 레퍼런스 트랜지스터라고 할 수 있다. 또한, 제1 커패시터(C1)는 스토리지 커패시터이고, 제2 커패시터(C2)는 화소 구동 전압 라인(PL)과 중첩하는 커패시터이다.According to an embodiment of the present invention, the first thin film transistor TR1 is a switching transistor, the second thin film transistor TR2 is a driving transistor, the third thin film transistor TR3 is an initialization transistor, and the fourth thin film transistor ( TR4) is a light emission control transistor, and the fifth thin film transistor (TR5) can be said to be a reference transistor. Additionally, the first capacitor C1 is a storage capacitor, and the second capacitor C2 is a capacitor that overlaps the pixel driving voltage line PL.

제1 박막 트랜지스터(TR1)는 스캔신호(SS)에 응답하여 제2 노드(n2)에 데이터 라인(DL)으로부터 공급되는 데이터 전압(Vdata)을 공급한다. 구체적으로, 제1 박막 트랜지스터(TR1)는 데이터 라이팅 구간에 공급되는 게이트 온 전압 레벨의 스캔신호(SS)에 의해 턴-온되어 실제 데이터 전압(Vdata)을 제2 노드(n2)에 공급한다. 제1 박막 트랜지스터(TR1)는 스캔신호(SS)에 따라 데이터 라이팅 구간에서만 턴-온될 수 있다.The first thin film transistor TR1 supplies the data voltage Vdata supplied from the data line DL to the second node n2 in response to the scan signal SS. Specifically, the first thin film transistor TR1 is turned on by the scan signal SS at the gate-on voltage level supplied to the data writing section and supplies the actual data voltage Vdata to the second node n2. The first thin film transistor TR1 may be turned on only in the data writing period according to the scan signal SS.

제2 박막 트랜지스터(TR2)는 화소 구동 전압 라인(PL)과 표시 소자(710) 사이에 연결되고 제1 커패시터(C1)의 전압에 따라 스위칭됨으로써 화소 구동 전압 라인(PL)으로부터 표시 소자(710)에 흐르는 전류를 제어한다. The second thin film transistor TR2 is connected between the pixel driving voltage line PL and the display element 710 and is switched according to the voltage of the first capacitor C1 to separate the display element 710 from the pixel driving voltage line PL. Controls the current flowing through.

제3 박막 트랜지스터(TR3)는 초기화 제어 신호(ICS)에 응답하여 제2 박막 트랜지스터(TR2)와 연결된 제1 노드(n1)에, 초기화 전압 라인(IL)으로부터 공급되는 초기화 전압(Vini)을 공급한다. 제3 박막 트랜지스터(TR3)는 초기화 구간에 공급되는 게이트 온 전압 레벨의 초기화 제어 신호(ICS)에 의해 턴-온되어 초기화 전압(Vini)을 제1 노드(n1)에 공급할 수 있다. 제3 박막 트랜지스터(TR3)는 초기화 제어 신호(ICS)에 따라 초기화 구간에서만 턴-온될 수 있다.The third thin film transistor TR3 supplies the initialization voltage Vini supplied from the initialization voltage line IL to the first node n1 connected to the second thin film transistor TR2 in response to the initialization control signal ICS. do. The third thin film transistor TR3 may be turned on by the initialization control signal ICS at the gate-on voltage level supplied in the initialization period to supply the initialization voltage Vini to the first node n1. The third thin film transistor TR3 may be turned on only during the initialization period according to the initialization control signal ICS.

제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 응답하여, 제2 박막 트랜지스터(TR2)에, 화소 구동 전압 라인(PL)으로부터 공급되는 화소 구동 전압(Vdd)을 공급한다. 제4 박막 트랜지스터(TR4)는 초기화 구간 및 데이터 라이팅 구간에 공급되는 게이트 오프 전압 레벨의 발광 제어 신호(EM)에 의해 턴-오프되어 제2 박막 트랜지스터(TR2)로 공급되는 화소 구동 전압(Vdd)을 차단하고, 샘플링 구간과 오프셋 전압 형성 구간 및 발광 구간에 공급되는 게이트 온 전압 레벨의 발광 제어 신호(EM)에 의해 턴-온되어 화소 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)에 공급할 수 있다.The fourth thin film transistor TR4 supplies the pixel driving voltage Vdd supplied from the pixel driving voltage line PL to the second thin film transistor TR2 in response to the emission control signal EM. The fourth thin film transistor TR4 is turned off by the emission control signal (EM) at the gate-off voltage level supplied to the initialization period and the data writing period, and the pixel driving voltage (Vdd) is supplied to the second thin film transistor (TR2). blocks, and is turned on by the emission control signal (EM) at the gate-on voltage level supplied to the sampling section, offset voltage forming section, and light emitting section to supply the pixel driving voltage (Vdd) to the second thin film transistor (TR2). You can.

제5 박막 트랜지스터(TR5)는 샘플링 제어 신호(SCS)에 응답하여 제2 노드(n2)에 레퍼런스 전압 라인(RL)으로부터 공급되는 레퍼런스 전압(Vref)을 공급한다. 구체적으로, 제5 박막 트랜지스터(TR5)는 초기화 구간과 샘플링 구간에 공급되는 게이트 온 전압 레벨의 샘플링 제어 신호(SCS)에 의해 턴-온되어 레퍼런스 전압(Vref)을 제2 노드(n2)에 공급한다.The fifth thin film transistor TR5 supplies the reference voltage Vref supplied from the reference voltage line RL to the second node n2 in response to the sampling control signal SCS. Specifically, the fifth thin film transistor TR5 is turned on by the sampling control signal (SCS) of the gate-on voltage level supplied to the initialization period and the sampling period to supply the reference voltage (Vref) to the second node (n2). do.

제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3), 제4 박막 트랜지스터(TR4) 및 제5 박막 트랜지스터(TR5) 각각에서, 소스 전극과 드레인 전극은 전류 방향에 따라 다르게 정의될 수 있다. 전류 방향에 따라, 어느 한 실시예에서의 소스 전극이 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예에서의 드레인 전극이 다른 실시예에서 소스 전극이 될 수도 있다.In each of the first thin film transistor (TR1), the second thin film transistor (TR2), the third thin film transistor (TR3), the fourth thin film transistor (TR4), and the fifth thin film transistor (TR5), the source electrode and the drain electrode are aligned in the current direction. It may be defined differently depending on. Depending on the direction of the current, a source electrode in one embodiment may become a drain electrode in another embodiment, and a drain electrode in one embodiment may become a source electrode in another embodiment.

제1 커패시터(C1)는 제2 노드(n2)와 제1 노드(n1) 사이에 연결된다. 제1 커패시터(C1)는 화소(P)의 동작 타이밍에 따라 변화되는 제2 노드(n2)의 전압과 제1 노드(n1)의 전압 간의 차 전압을 저장하되, 최종적으로 레퍼런스 전압(Vref)과 데이터 오프셋 전압(Voffset)을 차감한 데이터 전압(Vdata-Vref-Voffset)을 저장하고, 저장된 전압으로 제2 박막 트랜지스터(TR2)를 스위칭시킨다.The first capacitor C1 is connected between the second node n2 and the first node n1. The first capacitor C1 stores the difference voltage between the voltage of the second node n2 and the voltage of the first node n1, which changes according to the operation timing of the pixel P, and finally, the reference voltage Vref and The data voltage (Vdata-Vref-Voffset) obtained by subtracting the data offset voltage (Voffset) is stored, and the second thin film transistor (TR2) is switched with the stored voltage.

도 5, 도 6 및 도 7을 참조하면, 제1 커패시터(C1)는 제1 노드(n1)에 전기적으로 연결된 제2 커패시터 전극(C12) 및 제2 노드(n2)에 전기적으로 연결된 제1 커패시터 전극(C11)을 포함한다.5, 6, and 7, the first capacitor C1 is a second capacitor electrode C12 electrically connected to the first node n1 and a first capacitor electrically connected to the second node n2. It includes an electrode (C11).

도 6은 도 5의 화소에 대한 평면도이고, 도 7은 도 6의 I-I'를 따라 자른 단면도이다.FIG. 6 is a plan view of the pixel of FIG. 5, and FIG. 7 is a cross-sectional view taken along line II' of FIG. 6.

도 6 및 도 7을 참조하면, 기판(110) 상에 버퍼층(211)이 배치된다. 기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 버퍼층(211)은 절연물질로 이루어지며, 박막 트랜지스터들 및 표시 소자(710)를 보호한다Referring to FIGS. 6 and 7 , a buffer layer 211 is disposed on the substrate 110. The substrate 110 may be made of glass or plastic. The buffer layer 211 is made of an insulating material and protects the thin film transistors and the display element 710.

버퍼층(211) 상에 제1 박막 트랜지스터(TR1)의 제1 반도체층(A1)이 배치된다. 제1 반도체층(A1)은 채널부, 소스 영역 및 드레인 영역을 포함할 수 있다. The first semiconductor layer A1 of the first thin film transistor TR1 is disposed on the buffer layer 211. The first semiconductor layer A1 may include a channel portion, a source region, and a drain region.

본 발명의 일 실시예에 따르면, 제1 반도체층(A1) 다결정 실리콘 반도체로 이루어질 수 있다. 본 발명의 일 실시예에 따르면, 다결정 실리콘 반도체층을 포함하는 제1 박막 트랜지스터(TR1)는, 제1 쉬프트 레지스터(121)를 구성하는 박막 트랜지스터들(Tst, Trs, Tu, Td)과 동일한 재료를 이용하는 동일한 공정으로 만들어질 수 있다. 또한, 제1 박막 트랜지스터(TR1)는 제1 쉬프트 레지스터(121)의 박막 트랜지스터들(Tst, Trs, Tu, Td)과 동일한 평면에 배치될 수 있다.According to one embodiment of the present invention, the first semiconductor layer (A1) may be made of a polycrystalline silicon semiconductor. According to one embodiment of the present invention, the first thin film transistor TR1 including a polycrystalline silicon semiconductor layer is made of the same material as the thin film transistors Tst, Trs, Tu, and Td constituting the first shift register 121. It can be made using the same process. Additionally, the first thin film transistor TR1 may be disposed on the same plane as the thin film transistors Tst, Trs, Tu, and Td of the first shift register 121.

마찬가지로, 제1 박막 트랜지스터(TR1)는 제2 쉬프트 레지스터(122) 및 제3 쉬프트 레지스트를 구성하는 박막 트랜지스터들과 동일한 재료에 의해 동일한 공정으로 만들어져, 동일한 층에 배치될 수 있다.Likewise, the first thin film transistor TR1 may be made of the same material and through the same process as the thin film transistors constituting the second shift register 122 and the third shift resist, and may be disposed on the same layer.

제1 반도체층(A1) 상에 제1 게이트 절연막(221)이 배치된다.A first gate insulating layer 221 is disposed on the first semiconductor layer A1.

제1 게이트 절연막(221) 상에 게이트 라인(GL), 제1 게이트 전극(G1) 및 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 게이트 전극(G1)은 게이트 라인(GL)으로부터 연장된 부분일 수도 있고, 게이트 라인(GL)의 일부일 수 있다. 도 6을 참조하면, 제1 반도체층(A1)과 중첩하는 게이트 라인(GL)의 일부가 제1 게이트 전극(G1)이 될 수 있다.The gate line GL, the first gate electrode G1, and the first capacitor electrode C11 of the first capacitor C1 are disposed on the first gate insulating layer 221. The first gate electrode G1 may be a portion extending from the gate line GL or may be a part of the gate line GL. Referring to FIG. 6 , a portion of the gate line GL overlapping the first semiconductor layer A1 may become the first gate electrode G1.

제1 게이트 전극(G1), 게이트 라인(GL) 및 제1 커패시터(C1)의 제1 커패시터 전극(C11) 상에 제1 패시베이션층(231)이 배치된다.The first passivation layer 231 is disposed on the first gate electrode G1, the gate line GL, and the first capacitor electrode C11 of the first capacitor C1.

제1 패시베이션층(231) 상에 제1 커패시터(C1)의 제2 커패시터 전극(C12)이 배치된다. 제1 커패시터 전극(C11)과 제2 커패시터 전극(C12)은 서로 중첩한다.The second capacitor electrode C12 of the first capacitor C1 is disposed on the first passivation layer 231. The first capacitor electrode C11 and the second capacitor electrode C12 overlap each other.

제1 커패시터(C1)의 제2 커패시터 전극(C12) 상에 제1 층간 절연막(241)이 배치된다. A first interlayer insulating film 241 is disposed on the second capacitor electrode C12 of the first capacitor C1.

제1 층간 절연막(241) 상에 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 배치되고, 제1 브릿지(BR1) 및 제1 연결부(CT1)가 배치된다. 제1 드레인 전극(D1)은 제1 브릿지(BR1)와 일체로 형성될 수 있다.The first source electrode (S1) and the first drain electrode (D1) of the first thin film transistor (TR1) are disposed on the first interlayer insulating film 241, and the first bridge (BR1) and the first connection portion (CT1) are It is placed. The first drain electrode D1 may be formed integrally with the first bridge BR1.

제1 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 제1 반도체층(A1)과 연결되고, 제1 드레인 전극(D1)은 제2 콘택홀(H2)을 통하여 제1 반도체층(A1)과 연결된다. The first source electrode (S1) is connected to the first semiconductor layer (A1) through the first contact hole (H1), and the first drain electrode (D1) is connected to the first semiconductor layer (A1) through the second contact hole (H2). It is connected to A1).

또한, 제1 드레인 전극(D1)과 일체로 형성된 제1 브릿지(BR1)는 제3 콘택홀(H3)을 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다. 그 결과, 제1 브릿지(BR1)를 통하여 제1 반도체층(A1)의 제1 드레인 전극(D1)과 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 서로 전기적으로 연결된다.Additionally, the first bridge BR1 formed integrally with the first drain electrode D1 is connected to the first capacitor electrode C11 of the first capacitor C1 through the third contact hole H3. As a result, the first drain electrode D1 of the first semiconductor layer A1 and the first capacitor electrode C11 of the first capacitor C1 are electrically connected to each other through the first bridge BR1.

제1 연결부(CT1)는 제4 콘택홀(H4)을 통하여 제1 커패시터(C1)의 제2 커패시터 전극(C12)와 연결된다.The first connection part CT1 is connected to the second capacitor electrode C12 of the first capacitor C1 through the fourth contact hole H4.

도 6 및 도 7에 도시되지 않았지만, 제1 층간 절연막(241) 상에 제1 전원 공급 배선(CL1)이 배치될 수 있다(도 9a 참조). 제1 전원 공급 배선(CL1)으로. 예를 들어, 공통 전원 배선 또는 화소 구동 전압 배선이 있다. 구체적으로, 제1 전원 공급 배선(CL1)은 저준위 전압(Vss)을 공급하는 공통 전원 배선일 수도 있고, 화소 구동 전압(Vdd)을 공급하는 구동 전압 배선일 수도 있다.Although not shown in FIGS. 6 and 7 , the first power supply line CL1 may be disposed on the first interlayer insulating film 241 (see FIG. 9A ). To the first power supply wire (CL1). For example, there is a common power wiring or a pixel driving voltage wiring. Specifically, the first power supply wiring CL1 may be a common power wiring supplying a low-level voltage Vss or a driving voltage wiring supplying a pixel driving voltage Vdd.

제1 소스 전극(S1), 제1 드레인 전극(D1), 제1 브릿지(BR1) 및 제1 연결부(CT1) 상에 제1 평탄화층(251)이 배치된다.A first planarization layer 251 is disposed on the first source electrode (S1), the first drain electrode (D1), the first bridge (BR1), and the first connection portion (CT1).

제1 평탄화층(251) 상에 제5 박막 트랜지스터(TR5)의 제5 반도체층(A5) 및 제2 박막 트랜지스터(TR2)의 제2 반도체층(A2)이 배치된다. 도 7에 도시되지 않았지만, 제3 박막 트랜지스터(TR3)의 제3 반도체층 및 제4 박막 트랜지스터(TR4)의 제4 반도체층 역시 제1 층간 평탄화층(251) 상에 배치될 수 있다. The fifth semiconductor layer A5 of the fifth thin film transistor TR5 and the second semiconductor layer A2 of the second thin film transistor TR2 are disposed on the first planarization layer 251. Although not shown in FIG. 7 , the third semiconductor layer of the third thin film transistor TR3 and the fourth semiconductor layer of the fourth thin film transistor TR4 may also be disposed on the first interlayer planarization layer 251 .

제2 반도체층(A2), 제3 반도체층, 제4 반도체층 및 제5 반도체층(A5)은 산화물 반도체층으로 이루어질 수 있다. 구체적으로, 제2 반도체층(A2), 제3 반도체층, 제4 반도체층 및 제5 반도체층(A5)은 산화물 반도체 물질의 증착 및 패터닝에 의하여 만들어질 수 있다.The second semiconductor layer (A2), the third semiconductor layer, the fourth semiconductor layer, and the fifth semiconductor layer (A5) may be made of an oxide semiconductor layer. Specifically, the second semiconductor layer (A2), the third semiconductor layer, the fourth semiconductor layer, and the fifth semiconductor layer (A5) may be made by depositing and patterning an oxide semiconductor material.

예를 들어, 제2 반도체층(A2), 제3 반도체층, 제4 반도체층 및 제5 반도체층(A5)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 제2 반도체층(A2)이 만들어질 수도 있다.For example, the second semiconductor layer (A2), the third semiconductor layer, the fourth semiconductor layer, and the fifth semiconductor layer (A5) are IZO (InZnO)-based, IGO (InGaO)-based, ITO (InSnO)-based, and IGZO ( It may include at least one of InGaZnO)-based, IGZTO (InGaZnSnO)-based, GZTO (GaZnSnO)-based, GZO (GaZnO)-based, and ITZO (InSnZnO)-based oxide semiconductor materials. However, the embodiment of the present invention is not limited to this, and the second semiconductor layer A2 may be made of other oxide semiconductor materials known in the art.

이와 같이, 본 발명의 일 실시예에 따르면, 서로 다른 계열의 반도체 물질로 이루어진 반도체층들(A1, A2)들이 하나의 기판(110) 상에 배치될 수 있다.As such, according to one embodiment of the present invention, semiconductor layers A1 and A2 made of different series of semiconductor materials may be disposed on one substrate 110.

제2 반도체층(A2) 및 제5 반도체층(A5) 상에 제2 게이트 절연막(222)이 배치된다.A second gate insulating layer 222 is disposed on the second semiconductor layer A2 and the fifth semiconductor layer A5.

제2 게이트 절연막(222) 상에 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2) 및 제5 박막 트랜지스터(TR5)의 제5 게이트 전극(G5)이 배치된다. 레퍼런스 전압 라인(RL), 샘플링 제어 라인(SCL), 발광 제어 라인(EL), 초기화 제어 라인(ICL) 또는 초기화 전압 라인(IL) 역시 제2 게이트 절연막(222) 상에 배치된다.The second gate electrode G2 of the second thin film transistor TR2 and the fifth gate electrode G5 of the fifth thin film transistor TR5 are disposed on the second gate insulating film 222. The reference voltage line (RL), sampling control line (SCL), emission control line (EL), initialization control line (ICL), or initialization voltage line (IL) are also disposed on the second gate insulating layer 222.

본 발명의 일 실시예에 따르면, 제2 게이트 전극(G2)은 샘플링 제어 라인(SCL)으로부터 연장된 부분일 수도 있고, 샘플링 제어 라인(SCL)의 일부일 수 있다. 도 6을 참조하면, 제2 반도체층(A2)과 중첩하는 샘플링 제어 라인(SCL)의 일부가 제2 게이트 전극(G2)이 될 수 있다.According to one embodiment of the present invention, the second gate electrode G2 may be a part extending from the sampling control line SCL or may be a part of the sampling control line SCL. Referring to FIG. 6 , a portion of the sampling control line (SCL) overlapping the second semiconductor layer (A2) may become the second gate electrode (G2).

제2 게이트 전극(G2), 제5 게이트 전극(G5) 및 샘플링 제어 라인(SCL) 상에 제2 패시베이션층(232)이 배치된다.A second passivation layer 232 is disposed on the second gate electrode G2, the fifth gate electrode G5, and the sampling control line SCL.

제2 패시베이션층(232) 상에 데이터 라인(DL), 제5 박막 트랜지스터(TR1)의 제5 드레인 전극(D5), 제2 브릿지(BR2), 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2) 및 제3 브릿지(BR3)가 배치된다. 화소 구동 전압 라인(PL) 역시 제2 패시베이션층(232) 상에 배치될 수 있다.On the second passivation layer 232, the data line DL, the fifth drain electrode D5 of the fifth thin film transistor TR1, the second bridge BR2, and the second source electrode of the second thin film transistor TR2 (S2) and the third bridge (BR3) are disposed. The pixel driving voltage line PL may also be disposed on the second passivation layer 232.

데이터 라인(DL)은 제5 코택홀(H5)을 통하여 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1)과 연결된다. The data line DL is connected to the first source electrode S1 of the first thin film transistor TR1 through the fifth contact hole H5.

제5 드레인 전극(D5)은 제6 콘택홀(H6)을 통하여 제5 반도체층(A5)과 연결된다. 본 발명의 일 실시예에 따르면, 제5 드레인 전극(D5)은 제2 브릿지(BR2)와 일체로 형성된다.The fifth drain electrode D5 is connected to the fifth semiconductor layer A5 through the sixth contact hole H6. According to one embodiment of the present invention, the fifth drain electrode D5 is formed integrally with the second bridge BR2.

제2 브릿지(BR2)는 제7 콘택홀(H7)을 통하여 제1 브릿지(BR1)와 연결되며, 제8 콘택홀(H8)을 통하여 제2 게이트 전극(G2)과 연결된다. 그 결과, 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)이 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.The second bridge BR2 is connected to the first bridge BR1 through the seventh contact hole H7 and to the second gate electrode G2 through the eighth contact hole H8. As a result, the second gate electrode (G2) of the second thin film transistor (TR2) is connected to the first capacitor electrode (C11) of the first capacitor (C1).

제2 소스 전극(S2)은 제9 콘택홀(H9)을 통하여 제2 반도체층(A2)과 연결된다. 제2 소스 전극(S2)은 제3 브릿지(BR3)와 일체로 형성된다. 제3 브릿지(BR3)는 제10 콘택홀(H10)통하여 제1 연결부(CT1)와 연결된다. 그 결과, 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)이 제1 커패시터(C1)의 제2 커패시터 전극(C12)과 연결된다.The second source electrode S2 is connected to the second semiconductor layer A2 through the ninth contact hole H9. The second source electrode S2 is formed integrally with the third bridge BR3. The third bridge BR3 is connected to the first connection part CT1 through the tenth contact hole H10. As a result, the second source electrode S2 of the second thin film transistor TR2 is connected to the second capacitor electrode C12 of the first capacitor C1.

데이터 라인(DL), 제5 드레인 전극(D5), 제2 브릿지(BR2), 제2 소스 전극(S2) 및 제3 브릿지(BR3) 상에 제2 평탄화층(252)이 배치된다.A second planarization layer 252 is disposed on the data line DL, the fifth drain electrode D5, the second bridge BR2, the second source electrode S2, and the third bridge BR3.

제2 평탄화층(252) 상에 표시 소자(710)의 제1 전극(711)이 배치된다.The first electrode 711 of the display element 710 is disposed on the second planarization layer 252.

제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.A bank layer 750 is disposed at the edge of the first electrode 711. The bank layer 750 defines the light-emitting area of the display element 710.

제1 전극(711)에 발광층(712)이 배치되고, 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 7에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.A light emitting layer 712 is disposed on the first electrode 711, and a second electrode 713 is disposed on the light emitting layer 712. Accordingly, the display element 710 is completed. The display element 710 shown in FIG. 7 is an organic light emitting diode (OLED). Accordingly, the display device 100 according to an embodiment of the present invention is an organic light emitting display device.

도 6 및 도 7을 참조하면, 제1 박막 트랜지스터(TR1)와 제5 박막 트랜지스터(TR5)가 서로 중첩하고, 게이트 라인(GL)과 샘플링 제어 라인(SCL)도 서로 중첩하여 배치된다. 그 결과, 화소(P) 내에서 배선 및 박막 트랜지스터들의 배치 면적이 감소되어, 고밀도 및 고해상도 표시장치(100)의 제조에 유리하다.Referring to FIGS. 6 and 7 , the first thin film transistor TR1 and the fifth thin film transistor TR5 overlap each other, and the gate line GL and the sampling control line SCL are also disposed to overlap each other. As a result, the arrangement area of the wiring and thin film transistors within the pixel P is reduced, which is advantageous for manufacturing the high-density and high-resolution display device 100.

다만, 도 7에 도시된 적층 구조의 표시장치(100)의 제조 공정에 있어서, 제1 박막 트랜지스터(TR1)인 다결정 실리콘 반도체 박막 트랜지스터 형성을 위한 콘택홀 형성 과정 또는 소스 전극, 드레인 전극 또는 브릿지 형성 공정에서 정전기 문제가 발행할 수 있다. However, in the manufacturing process of the display device 100 with a stacked structure shown in FIG. 7, a contact hole formation process or a source electrode, drain electrode, or bridge formation for forming a polycrystalline silicon semiconductor thin film transistor, which is the first thin film transistor TR1, is performed. Static electricity problems may occur during the process.

특히, 적층형 유기발광 표시장치는 다수의 배선을 포함하는 다층 구조로 이루어지기 때문에 이 형성되고, 금속 배선의 면적이 증가하고, 금속 배선간 중첩되는 면적이 증가하여, 금속 배선에 쌓이는 전하량이 증가되어 정전기 문제가 발생할 가능성이 크다.In particular, since the stacked organic light emitting display device is composed of a multi-layer structure containing a large number of wires, the area of the metal wires increases, the area of overlap between metal wires increases, and the amount of charge accumulated on the metal wires increases. There is a high possibility that static electricity problems will occur.

그런데, 만약, 정전기 발생 또는 정전기 방전에 의한 배선의 손상을 모니터링(monitoring) 할 수 없다면, 표시장치(100)의 완성 후 수 개월이 지난 후 정전기 방전에 의한 손상이 발견되어, 불량품을 미리 선별하지 못하는 문제가 발생한다.However, if it is not possible to monitor the generation of static electricity or damage to the wiring due to electrostatic discharge, damage due to electrostatic discharge is discovered several months after completion of the display device 100, and defective products cannot be selected in advance. Problems arise that make it impossible to do so.

이러한 문제를 해결하기 위해, 본 발명의 일 실시예에 따른 표시장치(100)는, 기판(110)의 비표시부(NDA) 상에 배치된 적어도 하나의 손상 모니터링 패턴을 포함한다. To solve this problem, the display device 100 according to an embodiment of the present invention includes at least one damage monitoring pattern disposed on the non-display portion NDA of the substrate 110.

도 8은 손상 모니터링 패턴에 대한 평면도이고, 도 9a는 도 8의 II-II'를 따라 자른 단면도이고, 도 9b는 도 8의 III-III'를 따라 자른 단면도이고, 도 9c는 도 8의 IV-IV'를 따라 자른 단면도이다.FIG. 8 is a plan view of a damage monitoring pattern, FIG. 9a is a cross-sectional view taken along II-II' of FIG. 8, FIG. 9b is a cross-sectional view taken along III-III' of FIG. 8, and FIG. 9c is a cross-sectional view taken along line IV of FIG. 8. This is a cross-sectional view cut along line ‘-IV’.

본 발명의 일 실시예에 있어서, 손상 모니터링 패턴은 정전기 방전에 의한 손상이 발생하는지 여부를 확인하기 위한 패턴이다. 이를 위해, 본 발명의 일 실시예에 따르면, 기판(110) 상의 배선과 동일한 구조와 크기로 만들어진 손상 모니터일 배선을 비표시부(NDA)에 형성하고, 손상 모니터링 패턴의 손상을 확인함으로써, 손상 모니터링 패턴과 대응되는 배선의 손상 여부를 예측할 수 있다. 손상 모니터링 패턴이 비표시부(NDA)의 소정 영역에 형성되기 때문에, 손상 모니터링 패턴의 손상 여부를 확인하기 용이하며, 그에 따라, 손상 모니터링 패턴과 대응되는 배선의 손상 여부를 용이하게 예측할 수 있다.In one embodiment of the present invention, the damage monitoring pattern is a pattern for checking whether damage due to electrostatic discharge occurs. To this end, according to an embodiment of the present invention, a damage monitor wire made of the same structure and size as the wire on the substrate 110 is formed in the non-display area (NDA), and damage is monitored by checking the damage of the damage monitoring pattern. It is possible to predict whether the wiring corresponding to the pattern is damaged. Since the damage monitoring pattern is formed in a predetermined area of the non-display area (NDA), it is easy to check whether the damage monitoring pattern is damaged, and accordingly, it is possible to easily predict whether the wiring corresponding to the damage monitoring pattern is damaged.

본 발명의 일 실시예에 따르면, 손상 모니터링 패턴은 비표시부(NDA) 상의 전원 배선 영역(119)에 배치된다. 전원 배선 영역(119)은 표시부(DA)의 화소(P)에 전원을 공급하기 위한 배선들이 배치되는 영역이다. 전원 배선 영역(119)에 제1 전원 공급 배선(CL1)이 배치될 수 있으며, 제2 전원 공급 배선(CL2)이 배치될 수도 있다. 제2 전원 공급 배선(CL2)은 생략될 수도 있다.According to one embodiment of the present invention, the damage monitoring pattern is disposed in the power wiring area 119 on the non-display area (NDA). The power wiring area 119 is an area where wires for supplying power to the pixels P of the display unit DA are arranged. A first power supply wiring CL1 and a second power supply wiring CL2 may be disposed in the power wiring area 119. The second power supply wiring CL2 may be omitted.

제1 전원 공급 배선(CL1)과 제2 전원 공급 배선(CL2)의 종류에 특별한 제한이 있는 것은 아니다. 제1 전원 공급 배선(CL1)과 제2 전원 공급 배선(CL2)은 동일한 전원을 공급할 수도 있고, 다른 전원을 공급할 수도 있다. 제1 전원 공급 배선(CL1)과 제2 전원 공급 배선(CL2)이 모두 저준위 전압(Vss)을 공급하기 위한 배선일 수도 있고, 모두 화소 구동 전압(Vdd)을 공급하기 위한 배선일 수도 있다. 또한, 제1 전원 공급 배선(CL1)과 제2 전원 공급 배선(CL2) 중 어느 하나는 저준위 전압(Vss)을 공급하고, 다른 하나는 화소 구동 전압(Vdd)을 공급할 수도 있다.There is no particular limitation on the types of the first power supply wiring (CL1) and the second power supply wiring (CL2). The first power supply wiring CL1 and the second power supply wiring CL2 may supply the same power or different power supplies. The first power supply wire CL1 and the second power supply wire CL2 may both be wires for supplying a low level voltage (Vss), or both may be wires for supplying a pixel driving voltage (Vdd). Additionally, one of the first power supply wire CL1 and the second power supply wire CL2 may supply a low level voltage (Vss), and the other may supply a pixel driving voltage (Vdd).

본 발명의 일 실시예에 따르면, 제1 전원 공급 배선(CL1)은 제1 소스 전극(S1), 제1 드레인 전극(D1), 제1 브릿지(BR1) 및 제1 연결부(CT1)와 동일한 층에 배치될 수 있다. 또한, 제2 전원 공급 배선(CL2)은 표시 소자(710)의 제2 전극(713)과 동일한 층에 배치될 수 있다. According to one embodiment of the present invention, the first power supply line (CL1) is the same layer as the first source electrode (S1), the first drain electrode (D1), the first bridge (BR1), and the first connection portion (CT1). can be placed in Additionally, the second power supply line CL2 may be disposed on the same layer as the second electrode 713 of the display element 710.

도 8을 참조하면, 손상 모니터링 패턴은 제1 손상 모니터링 패턴(ML1), 제2 손상 모니터링 패턴(ML2) 및 제3 손상 모니터링 패턴(ML3) 중 어느 하나를 포함할 수 있다.Referring to FIG. 8 , the damage monitoring pattern may include any one of a first damage monitoring pattern (ML1), a second damage monitoring pattern (ML2), and a third damage monitoring pattern (ML3).

구체적으로, 본 발명의 일 실시예에 따른 표시장치(100)는 비표시부(NDA) 상의 제1 손상 모니터링 패턴(ML1)을 포함한다.Specifically, the display device 100 according to an embodiment of the present invention includes a first damage monitoring pattern ML1 on the non-display area NDA.

제1 손상 모니터링 패턴(ML1)은 제1 신호선(SL1)과 동일한 층에 배치된다. 또한, 제1 손상 모니터링 패턴(ML1)은 제1 신호선(SL1)과 동일한 길이, 폭 및 두께를 가지며, 동일한 재료로 이루어질 수 있다. 이와 같이, 제1 손상 모니터링 패턴(ML1)이 제1 신호선(SL1)과 대응되도록 만들어짐에 따라, 제1 손상 모니터링 패턴(ML1)의 손상 여부를 관찰함으로써 제1 신호선(SL1)의 손상 여부를 확인 또는 예측할 수 있다. The first damage monitoring pattern ML1 is disposed on the same layer as the first signal line SL1. Additionally, the first damage monitoring pattern ML1 may have the same length, width, and thickness as the first signal line SL1, and may be made of the same material. In this way, as the first damage monitoring pattern ML1 is made to correspond to the first signal line SL1, it is possible to determine whether the first signal line SL1 is damaged by observing whether the first damage monitoring pattern ML1 is damaged. Can be confirmed or predicted.

마찬가지로, 제2 손상 모니터링 패턴(ML2)은 제2 신호선(SL2)과 동일한 층에 배치될 수 있으며, 제2 신호선(SL2)과 동일한 길이, 폭 및 두께를 가지며, 동일한 재료로 이루어질 수 있다. 그 결과, 제2 손상 모니터링 패턴(ML2)의 손상 여부를 관찰함으로써, 제2 신호선(SL2)의 손상 여부를 확인 또는 예측할 수 있다.Likewise, the second damage monitoring pattern ML2 may be disposed on the same layer as the second signal line SL2, have the same length, width, and thickness as the second signal line SL2, and may be made of the same material. As a result, it is possible to confirm or predict whether the second signal line SL2 is damaged by observing whether the second damage monitoring pattern ML2 is damaged.

또한, 제3 손상 모니터링 패턴(ML3)은 제3 신호선(SL3)과 동일한 층에 배치될 수 있으며, 제3 신호선(SL3)과 동일한 길이, 폭 및 두께를 가지며, 동일한 재료로 이루어질 수 있다. 그 결과, 제3 손상 모니터링 패턴(ML3)의 손상 여부를 관찰함으로써, 제3 신호선(SL3)의 손상 여부를 확인 또는 예측할 수 있다.Additionally, the third damage monitoring pattern ML3 may be disposed on the same layer as the third signal line SL3, have the same length, width, and thickness as the third signal line SL3, and may be made of the same material. As a result, it is possible to confirm or predict whether the third signal line SL3 is damaged by observing whether the third damage monitoring pattern ML3 is damaged.

제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)은 복수개의 신호선들을 구별하기 위하여 사용된 표현일 뿐, 이들 용어에 의하여 신호선의 종류가 한정되는 것은 아니다.The first signal line (SL1), the second signal line (SL2), and the third signal line (SL3) are expressions used to distinguish a plurality of signal lines, and the types of signal lines are not limited by these terms.

제1 손상 모니터링 패턴(ML1), 제2 손상 모니터링 패턴(ML2) 및 제3 손상 모니터링 패턴(ML3) 역시 복수개의 손상 모니터링 패턴들을 구별하기 위하여 사용된 표현일 뿐, 이들 용어에 의하여 손상 모니터링 패턴의 종류가 한정되는 것은 아니다.The first damage monitoring pattern (ML1), the second damage monitoring pattern (ML2), and the third damage monitoring pattern (ML3) are also expressions used to distinguish a plurality of damage monitoring patterns, and the damage monitoring patterns are defined by these terms. The type is not limited.

도 9a는 제1 손상 모니터링 패턴(ML1)의 길이 방향을 따라 자른 단면도이다.FIG. 9A is a cross-sectional view cut along the longitudinal direction of the first damage monitoring pattern ML1.

제1 손상 모니터링 패턴(ML1)은 게이트 라인(GL)과 동일한 층에 배치되며, 게이트 라인(GL)과 동일한 길이, 폭 및 두께를 가지며, 게이트 라인(GL)과 동일 공정으로 만들어질 수 있다. 제1 손상 모니터링 패턴(ML1)을 이용하여, 표시장치(100)의 제조 과정 중 게이트 라인(GL)의 손상을 확인 또는 예측할 수 있다.The first damage monitoring pattern ML1 is disposed on the same layer as the gate line GL, has the same length, width, and thickness as the gate line GL, and can be made through the same process as the gate line GL. Using the first damage monitoring pattern ML1, damage to the gate line GL can be confirmed or predicted during the manufacturing process of the display device 100.

도 9a를 참조하면, 제1 손상 모니터링 패턴(ML1) 상에 제1 전원 공급 배선(CL1)이 배치된다. 제1 손상 모니터링 패턴(ML1)은 제1 전원 공급 배선(CL1)과 연결된다. 그 결과, 제1 손상 모니터링 패턴(ML1)이 전기적으로 불안정한 플로우팅 상태로 방치되는 것이 방지된다.Referring to FIG. 9A, the first power supply line CL1 is disposed on the first damage monitoring pattern ML1. The first damage monitoring pattern ML1 is connected to the first power supply line CL1. As a result, the first damage monitoring pattern ML1 is prevented from being left in an electrically unstable floating state.

구체적으로, 제1 손상 모니터링 패턴(ML1)은 제1 신호선과 관련된 공정에서 정전기 방전에 의한 손상이 발생되었는지 여부를 확인하는 수단으로 사용되고, 해당 공정 이후에는 제1 전원 공급 배선(CL1)과 연결되어 전기적으로 안정한 상태가 될 수 있다. 이 경우, 제1 손상 모니터링 패턴(ML1)에 정전기가 발생하더라도, 제1 손상 모니터링 패턴(ML1)이 제1 전원 공급 배선(CL1)과 연결되어 있기 때문에 정전기가 용이하게 방전될 수 있으며, 다른 소자나 신호선에 영향을 주지 않는다.Specifically, the first damage monitoring pattern ML1 is used as a means to check whether damage due to electrostatic discharge occurred in a process related to the first signal line, and is connected to the first power supply wire CL1 after the process. It can be in an electrically stable state. In this case, even if static electricity occurs in the first damage monitoring pattern ML1, the static electricity can be easily discharged because the first damage monitoring pattern ML1 is connected to the first power supply wiring CL1, and other devices It does not affect the signal line.

도 9b는 제2 손상 모니터링 패턴(ML2)의 길이 방향을 따라 자른 단면도이다.FIG. 9B is a cross-sectional view cut along the longitudinal direction of the second damage monitoring pattern ML2.

제2 손상 모니터링 패턴(ML2)은 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 어느 하나와 동일한 층에 배치될 수 있다. 이하, 제2 손상 모니터링 패턴(ML2)이 샘플링 제어 라인(SCL)과 동일한 층에 배치되며, 샘플링 제어 라인(SCL)과 동일한 길이, 폭 및 두께를 가지며, 샘플링 제어 라인(SCL)과 동일 공정으로 만들어지는 경우를 예를 들어 설명한다. 이 경우, 샘플링 제어 라인(SCL)이 제2 신호선이 되며, 제2 손상 모니터링 패턴(ML2)을 이용하여, 표시장치(100)의 제조 과정 중 샘플링 제어 라인(SCL)의 손상을 확인 또는 예측할 수 있다.The second damage monitoring pattern ML2 may be disposed on the same layer as any one of the sampling control line (SCL), the emission control line (EL), and the initialization control line (ICL). Hereinafter, the second damage monitoring pattern ML2 is disposed on the same layer as the sampling control line (SCL), has the same length, width, and thickness as the sampling control line (SCL), and is processed through the same process as the sampling control line (SCL). A case in which it is created is explained as an example. In this case, the sampling control line (SCL) becomes the second signal line, and damage to the sampling control line (SCL) can be confirmed or predicted during the manufacturing process of the display device 100 using the second damage monitoring pattern (ML2). there is.

도 9b를 참조하면, 제2 손상 모니터링 패턴(ML2)은 제1 손상 모니터링 패턴(ML1)과 다른 층에 배치된다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 손상 모니터링 패턴(ML2)은 제1 손상 모니터링 패턴(ML1)과 동일한 층에 배치될 수도 있다.Referring to FIG. 9B, the second damage monitoring pattern ML2 is disposed on a different layer from the first damage monitoring pattern ML1. However, the embodiment of the present invention is not limited to this, and the second damage monitoring pattern ML2 may be disposed on the same layer as the first damage monitoring pattern ML1.

도 9b를 참조하면, 제2 손상 모니터링 패턴(ML2)상에 제2 전원 공급 배선(CL2)이 배치된다. 모니터링 기능이 끝난 후, 제2 손상 모니터링 패턴(ML2)은 제2 전원 공급 배선(CL2)과 연결될 수 있다. 그 결과, 제2 손상 모니터링 패턴(ML2)이 전기적으로 불안정한 플로우팅 상태로 방치되는 것이 방지된다.Referring to FIG. 9B, the second power supply line CL2 is disposed on the second damage monitoring pattern ML2. After the monitoring function ends, the second damage monitoring pattern ML2 may be connected to the second power supply wire CL2. As a result, the second damage monitoring pattern ML2 is prevented from being left in an electrically unstable floating state.

도 9c는 제3 손상 모니터링 패턴(ML3)의 길이 방향을 따라 자른 단면도이다.Figure 9c is a cross-sectional view cut along the longitudinal direction of the third damage monitoring pattern ML3.

제3 손상 모니터링 패턴(ML3)은 샘플링 제어 라인(SCL), 발광 제어 라인(EL) 및 초기화 제어 라인(ICL) 중 어느 하나와 동일한 층에 배치될 수 있다. 이하, 제3 손상 모니터링 패턴(ML3)이 발광 제어 라인(EL)과 동일한 층에 배치되며, 발광 제어 라인(EL)과 동일한 길이, 폭 및 두께를 가지며, 발광 제어 라인(EL)과 동일 공정으로 만들어지는 경우를 예를 들어 설명한다. 이 경우, 발광 제어 라인(EL)이 제3 신호선이 되며, 제3 손상 모니터링 패턴(ML3)을 이용하여, 표시장치(100)의 제조 과정 중 발광 제어 라인(EL)의 손상을 확인 또는 예측할 수 있다.The third damage monitoring pattern ML3 may be disposed on the same layer as any one of the sampling control line (SCL), the emission control line (EL), and the initialization control line (ICL). Hereinafter, the third damage monitoring pattern ML3 is disposed on the same layer as the emission control line EL, has the same length, width, and thickness as the emission control line EL, and is processed through the same process as the emission control line EL. A case in which it is created is explained as an example. In this case, the emission control line (EL) becomes the third signal line, and damage to the emission control line (EL) can be confirmed or predicted during the manufacturing process of the display device 100 using the third damage monitoring pattern (ML3). there is.

도 9c를 참조하면, 제3 손상 모니터링 패턴(ML3)은 제1 손상 모니터링 패턴(ML1)과 동일층에 배치된 제1 부분(ML31) 및 제2 손상 모니터링 패턴(ML2)과 동일층에 배치된 제2 부분(ML32)을 포함한다. Referring to FIG. 9C, the third damage monitoring pattern ML3 is arranged on the same layer as the first part ML31 and the second damage monitoring pattern ML2 arranged on the same layer as the first damage monitoring pattern ML1. Includes a second part (ML32).

구체적으로, 제3 쉬트프 레지스터(123)에서 생성된 발광 제어 신호(EM)는, 발광 제어 라인(EL)을 통하여 화소(P)의 제4 박막 트랜지스터(TR4)로 전달된다. 이 때, 제3 쉬트프 레지스터(123)의 박막 트랜지스터는 제1 박막 트랜지스터(TR1)와 동일한 층에 배치되는 반면, 제4 박막 트랜지스터(TR4)는 제1 박막 트랜지스터(TR1)와 다른 층에 배치된다. 따라서, 서로 다른 층 사이를 연결하는 발광 제어 라인(EL)에 단차가 발생될 수 있다. Specifically, the emission control signal EM generated in the third shift register 123 is transmitted to the fourth thin film transistor TR4 of the pixel P through the emission control line EL. At this time, the thin film transistor of the third shift register 123 is disposed on the same layer as the first thin film transistor TR1, while the fourth thin film transistor TR4 is disposed on a different layer from the first thin film transistor TR1. do. Accordingly, a step may occur in the emission control line EL connecting different layers.

예를 들어, 발광 제어 라인(EL)은 게이트 드라이버(120) 영역에서는 제1 게이트 전극(G1)과 동일한 층에 배치되고, 표시부(DA)에서는 제2 게이트 전극(G2)과 동일한 층에 배치될 수 있다. 따라서, 제3 손상 모니터링 패턴(ML3)의 제1 부분(ML31)은 제1 게이트 전극(G1)과 동일한 층에 배치되고, 제2 부분(ML32)은 제2 게이트 전극(G2)과 동일한 층에 배치될 수 있다.For example, the emission control line EL may be disposed on the same layer as the first gate electrode G1 in the gate driver 120 area, and may be disposed on the same layer as the second gate electrode G2 in the display area DA. You can. Accordingly, the first portion ML31 of the third damage monitoring pattern ML3 is disposed on the same layer as the first gate electrode G1, and the second portion ML32 is disposed on the same layer as the second gate electrode G2. can be placed.

따라서, 제3 손상 모니터링 패턴(ML3)의 제1 부분(ML31)은 제3 쉬트프 레지스트(123)에서 표시부(DA)까지의 경로에 해당되는 부분이 되고, 제2 부분(ML32)은 표시부(DA)에서 발광 제어 라인(EL) 길이에 대응되는 부분이다. 서로 다른 층에 배치된 제1 부분(ML31)과 제2 부분(ML32)은, 예를 들어, 표시부(DA)와 비표시부(NDA)의 경계 부근에서 콘택홀을 통해 서로 연결될 수 있다. Accordingly, the first part ML31 of the third damage monitoring pattern ML3 is a part corresponding to the path from the third shift resist 123 to the display unit DA, and the second part ML32 is the display unit ( This is the part corresponding to the length of the emission control line (EL) in DA). The first part ML31 and the second part ML32 arranged on different layers may be connected to each other, for example, through a contact hole near the boundary between the display part DA and the non-display part NDA.

도 9c를 참조하면, 제3 손상 모니터링 패턴(ML3)상에 제2 전원 공급 배선(CL2)이 배치된다. 모니터링 기능이 완료된 후, 제3 손상 모니터링 패턴(ML3)은 제2 전원 공급 배선(CL2)과 연결될 수 있다. 그 결과, 제3 손상 모니터링 패턴(ML3)이 전기적으로 불안정한 플로우팅 상태로 방치되는 것이 방지된다.Referring to FIG. 9C, the second power supply line CL2 is disposed on the third damage monitoring pattern ML3. After the monitoring function is completed, the third damage monitoring pattern ML3 may be connected to the second power supply line CL2. As a result, the third damage monitoring pattern ML3 is prevented from being left in an electrically unstable floating state.

본 발명의 일 실시예에 따른 표시장치(100)는, 기판(110)의 비표시부(NDA) 상에 배치된 정전기 방전 회로 및 정전기 방전 회로와 연결된 적어도 하나의 배선을 포함한다.The display device 100 according to an embodiment of the present invention includes an electrostatic discharge circuit disposed on the non-display portion NDA of the substrate 110 and at least one wire connected to the electrostatic discharge circuit.

도 10은 기판(110)의 비표시부(NDA) 상의 정전기 방전 회로(334) 및 정전기 방전 회로(334)와 연결된 배선들(332a, 332b, 332c, 332d, 332e, 332f, 332g)에 대한 평면도이다.FIG. 10 is a plan view of the electrostatic discharge circuit 334 on the non-display portion NDA of the substrate 110 and the wires 332a, 332b, 332c, 332d, 332e, 332f, and 332g connected to the electrostatic discharge circuit 334. .

도 10을 참조하면, 기판(110)의 비표시부(NDA)에 배선들(332a, 332b, 332c, 332d, 332e, 332f, 332g)이 배치된다. 이러한 배선들은 일반적으로 유리 기판 상에 배치되기 때문에 LOG(Line On Glass) 배선이라고도 한다. 정전기 방전 회로(334)는 배선들(332a, 332b, 332c, 332d, 332e, 332f, 332g) 사이에 배치되어 이웃한 배선들을 서로 연결된다. Referring to FIG. 10 , wires 332a, 332b, 332c, 332d, 332e, 332f, and 332g are disposed in the non-display area NDA of the substrate 110. Since these wirings are generally placed on a glass substrate, they are also called LOG (Line On Glass) wiring. The electrostatic discharge circuit 334 is disposed between the wires 332a, 332b, 332c, 332d, 332e, 332f, and 332g and connects neighboring wires to each other.

도 11은 정전기 방전 회로(34)의 일 실시예에 대한 회로도이다. 도 11을 참조하면, 정전기 방전 회로(34)는, 제1, 제2 및 제3 박막 트랜지스터(T1, T2, T3)를 포함한다. 제1 박막 트랜지스터(T1)는 제1 LOG 배선(332a)과 연결된 게이트 전극 및 소스 전극을 포함하고, 제2 박막 트랜지스터(T2)의 드레인 전극 및 제3 박막 트랜지스터(T3)의 게이트 전극에 연결된 드레인 전극을 포함한다. 제1 박막 트랜지스터(T1)는 제1 LOG 배선(332a)에 과전류가 흐를 때 제3 박막 트랜지스터(T3)를 턴-온시킨다. 11 is a circuit diagram of one embodiment of the electrostatic discharge circuit 34. Referring to FIG. 11, the electrostatic discharge circuit 34 includes first, second, and third thin film transistors T1, T2, and T3. The first thin film transistor T1 includes a gate electrode and a source electrode connected to the first LOG wire 332a, and a drain connected to the drain electrode of the second thin film transistor T2 and the gate electrode of the third thin film transistor T3. Contains electrodes. The first thin film transistor T1 turns on the third thin film transistor T3 when overcurrent flows through the first LOG wiring 332a.

제2 박막 트랜지스터(T2)는 제2 LOG 배선(332b)과 연결된 게이트 전극 및 소스 전극을 포함하고, 제1 박막 트랜지스터(T1)의 드레인 전극 및 제3 박막 트랜지스터(T3)의 게이트 전극에 연결된 드레인 전극을 포함한다. 제2 박막 트랜지스터(T2)는 제2 LOG 배선(332b)에 과전류가 흐를 때 턴-온되어 제3 박막 트랜지스터(T3)를 턴-온시킨다. The second thin film transistor T2 includes a gate electrode and a source electrode connected to the second LOG wire 332b, and a drain connected to the drain electrode of the first thin film transistor T1 and the gate electrode of the third thin film transistor T3. Contains electrodes. The second thin film transistor T2 is turned on when an overcurrent flows through the second LOG wiring 332b, thereby turning on the third thin film transistor T3.

제3 박막 트랜지스터(T3)는 제1 및 제2 박막 트랜지스터들(T1, T2)의 드레인전극에 연결된 게이트 전극, 제1 LOG 배선(332a)에 연결된 소스전극, 및 제2 LOG 배선(332b)에 연결된 드레인 전극을 포함한다. 제3 박막 트랜지스터(T3)는 제1 및 제2 박막 트랜지스터들(T1, T2) 중 어느 하나 이상이 과전류에 의해 턴-온될 때 상승하는 게이트 전압에 따라 턴-온되어 제1 및 제2 LOG 배선들(32a, 32b)을 연결함으로써 과전류를 이웃한 LOG 배선들(332a, 332b)로 분산시킨다.The third thin film transistor T3 is connected to a gate electrode connected to the drain electrode of the first and second thin film transistors T1 and T2, a source electrode connected to the first LOG wire 332a, and a second LOG wire 332b. It includes a connected drain electrode. The third thin film transistor T3 is turned on according to the rising gate voltage when any one or more of the first and second thin film transistors T1 and T2 are turned on by overcurrent, and is connected to the first and second LOG lines. By connecting the wires 32a and 32b, overcurrent is distributed to the neighboring LOG wires 332a and 332b.

도 11을 참조하면, 정전기 방전 회로(334)와 연결된 배선들(332a, 332b, 332c, 332d, 332e, 332f, 332g)은 다양한 형상을 가지며, 이러한 배선들(332a, 332b, 332c, 332d, 332e, 332f, 332g)은 정전기에 의하여 손상될 수 있다. Referring to FIG. 11, the wires 332a, 332b, 332c, 332d, 332e, 332f, and 332g connected to the electrostatic discharge circuit 334 have various shapes, and these wires 332a, 332b, 332c, 332d, and 332e , 332f, 332g) may be damaged by static electricity.

본 발명의 일 실시예는, 이러한 다양한 배선들의 손상을 모니터링 할 수 있는 손상 방지 모니터링 패턴을 제공한다.One embodiment of the present invention provides a damage prevention monitoring pattern that can monitor damage to various wires.

도 12a, 12b 및 12c는 각각 정전기 방전 회로와 연결된 배선에서 발생된 손상 모니터링할 수 있는 모니터링 패턴의 평면도이다. 도 12a, 12b 및 12c에 도시된 손상 모니터링 패턴을 각각 제1 손상 모니터링 패턴(EDL1), 제2 손상 모니터링 패턴(EDL2) 및 제3 손상 모니터링 패턴(EDL3)이라고 할 수 있다.Figures 12a, 12b, and 12c are plan views of monitoring patterns capable of monitoring damage occurring in wiring connected to an electrostatic discharge circuit, respectively. The damage monitoring patterns shown in FIGS. 12A, 12B, and 12C may be referred to as a first damage monitoring pattern (EDL1), a second damage monitoring pattern (EDL2), and a third damage monitoring pattern (EDL3), respectively.

도 12a는 브릿지를 갖는 제1 손상 모니터링 패턴(EDL1)을 도시한다. 제1 손상 모니터링 패턴(EDL1)은 정전기 방전 회로(334)와 연결된 배선들 중 어느 하나의 배선과 동일한 길이, 폭 및 두께를 갖는다.Figure 12a shows the first damage monitoring pattern EDL1 with a bridge. The first damage monitoring pattern EDL1 has the same length, width, and thickness as any one of the wires connected to the electrostatic discharge circuit 334.

제1 손상 모니터링 패턴(EDL1)은 제1 부분(EDL11), 제2 부분(EDL12) 및 제3 부분(EDL13)을 포함하며, 전체적으로 직선 형상을 갖는다. 제1 부분(EDL11)과 제3 부분(EDL13)은 서로 동일한 층에 배치되며, 제2 부분(EDL12)은 제1 부분(EDL11) 및 제3 부분(EDL13)과 다른 층에 배치되어, 제1 부분(EDL11)과 제3 부분(EDL13)을 연결하는 브릿지 역할을 한다. The first damage monitoring pattern EDL1 includes a first part EDL11, a second part EDL12, and a third part EDL13, and has an overall straight shape. The first portion (EDL11) and the third portion (EDL13) are disposed on the same layer, and the second portion (EDL12) is disposed on a different layer from the first portion (EDL11) and the third portion (EDL13), It serves as a bridge connecting the first part (EDL11) and the third part (EDL13).

도 12b는 브릿지를 갖는 제2 손상 모니터링 패턴(EDL2)을 도시한다. 제2 손상 모니터링 패턴(EDL2)은 정전기 방전 회로(334)와 연결된 배선들 중 어느 하나의 배선과 동일한 길이, 폭 및 두께를 갖는다.Figure 12b shows a second damage monitoring pattern EDL2 with a bridge. The second damage monitoring pattern EDL2 has the same length, width, and thickness as any one of the wires connected to the electrostatic discharge circuit 334.

제2 손상 모니터링 패턴(EDL2)은 제1 부분(EDL21), 제2 부분(EDL22) 및 제3 부분(EDL23)을 포함하며, 평면상으로 계단 형상을 갖는다. 제1 부분(EDL21)과 제3 부분(EDL23)은 서로 동일한 층에 배치되며, 제2 부분(EDL22)은 제1 부분(EDL21) 및 제3 부분(EDL23)과 다른 층에 배치되어, 제1 부분(EDL21)과 제3 부분(EDL23)을 연결하는 브릿지 역할을 한다.The second damage monitoring pattern EDL2 includes a first part EDL21, a second part EDL22, and a third part EDL23, and has a step shape in plan. The first portion (EDL21) and the third portion (EDL23) are disposed on the same layer, and the second portion (EDL22) is disposed on a different layer from the first portion (EDL21) and the third portion (EDL23), It serves as a bridge connecting the first part (EDL21) and the third part (EDL23).

도 12c는 단일층으로 이루어진 제3 손상 모니터링 패턴(EDL3)을 도시한다. 제3 손상 모니터링 패턴(EDL3)은 정전기 방전 회로(334)와 연결된 배선들 중 어느 하나의 배선과 동일한 길이, 폭 및 두께를 갖는다.FIG. 12C shows a third damage monitoring pattern (EDL3) made of a single layer. The third damage monitoring pattern EDL3 has the same length, width, and thickness as any one of the wires connected to the electrostatic discharge circuit 334.

제3 손상 모니터링 패턴(EDL3)은 단일층으로 이루어지며, 평면상으로 계단 형상을 갖는다. 제3 손상 모니터링 패턴(EDL3)은 브릿지를 갖지 않는다.The third damage monitoring pattern (EDL3) is made of a single layer and has a step shape in plan. The third damage monitoring pattern (EDL3) does not have a bridge.

도 13은 도 12a의 V-V'를 따라 자른 단면도이다.Figure 13 is a cross-sectional view taken along line V-V' of Figure 12a.

도 13을 참조하면, 제1 손상 모니터링 패턴(EDL1)의 제1 부분(EDL11)과 제3 부분(EDL13)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 동일한 층에 배치된다. 제2 부분(EDL12)은 제1 커패시터(C1)의 제2 커패시터 전극(C12)와 동일한 층에 배치되며, 콘택홀을 통해 제1 부분(EDL11)과 제3 부분(EDL13)을 서로 연결하는 브릿지 역할을 한다. Referring to FIG. 13, the first portion (EDL11) and the third portion (EDL13) of the first damage monitoring pattern (EDL1) are disposed on the same layer as the first gate electrode (G1) of the first thin film transistor (TR1). . The second part (EDL12) is disposed on the same layer as the second capacitor electrode (C12) of the first capacitor (C1), and is a bridge connecting the first part (EDL11) and the third part (EDL13) to each other through a contact hole. It plays a role.

도 13를 참조하면, 제1 손상 모니터링 패턴(EDL1) 상에 제1 전원 공급 배선(CL1)이 배치된다. 제1 손상 모니터링 패턴(EDL1)은 제1 전원 공급 배선(CL1)과 연결된다. 그 결과, 제1 손상 모니터링 패턴(EDL1)이 전기적으로 불안정한 플로우팅 상태로 방치되는 것이 방지된다.Referring to FIG. 13, the first power supply line CL1 is disposed on the first damage monitoring pattern EDL1. The first damage monitoring pattern (EDL1) is connected to the first power supply line (CL1). As a result, the first damage monitoring pattern EDL1 is prevented from being left in an electrically unstable floating state.

도 12b에 도시된 제2 손상 모니터링 패턴(EDL2)은 평면 형상만 다를 뿐, 도 12a의 제1 손상 모니터링 패턴(EDL1)과 동일층에 배치된다. 구체적으로, 제2 손상 모니터링 패턴(EDL2)의 제1 부분(EDL21), 제2 부분(EDL22) 및 제3 부분(EDL23)은 각각 제1 손상 모니터링 패턴(EDL1)은 제1 부분(EDL11), 제2 부분(EDL12) 및 제3 부분(EDL13)과 동일층에 배치된다.The second damage monitoring pattern EDL2 shown in FIG. 12B is disposed on the same layer as the first damage monitoring pattern EDL1 shown in FIG. 12A with only a different planar shape. Specifically, the first part (EDL21), the second part (EDL22), and the third part (EDL23) of the second damage monitoring pattern (EDL2) are respectively the first part (EDL11), It is disposed on the same layer as the second part (EDL12) and the third part (EDL13).

본 발명의 일 실시예에 따른 표시장치(100)는 손상 테스트 패턴을 포함한다.The display device 100 according to an embodiment of the present invention includes a damage test pattern.

도 14a 및 14b는 각각 손상 테스트 패턴에 대한 평면도이다.Figures 14a and 14b are top views of damage test patterns, respectively.

도 14a는 손상 테스트 패턴의 일 실시예에 대한 평면도이다. 도 14a의 손상 테스트 패턴은, 서로 다른 폭을 갖는 복수의 테스트 패턴(TL1, TL2, TL3)을 포함한다.Figure 14A is a top view of one embodiment of a damage test pattern. The damage test pattern of FIG. 14A includes a plurality of test patterns TL1, TL2, and TL3 having different widths.

구체적으로, 도 14a의 손상 테스트 패턴은 제1 테스트 패턴(TL1), 제2 테스트 패턴(TL2) 및 제3 테스트 패턴(TL3)을 포함한다. 제1 테스트 패턴(TL1), 제2 테스트 패턴(TL2) 및 제3 테스트 패턴(TL3)은 전원 배선 영역(119)에 배치된다. 제1 테스트 패턴(TL1), 제2 테스트 패턴(TL2) 및 제3 테스트 패턴(TL3)은 동일한 공정에 의하여 동일한 재료로 만들어져, 서로 동일한 층에 배치된다. Specifically, the damage test pattern of FIG. 14A includes a first test pattern (TL1), a second test pattern (TL2), and a third test pattern (TL3). The first test pattern TL1, the second test pattern TL2, and the third test pattern TL3 are disposed in the power wiring area 119. The first test pattern TL1, the second test pattern TL2, and the third test pattern TL3 are made of the same material through the same process and are disposed on the same layer.

도 14a의 제1 테스트 패턴(TL1), 제2 테스트 패턴(TL2) 및 제3 테스트 패턴(TL3)은 동일한 길이 및 두께를 가지며, 각각 서로 다른 폭을 갖는다. 제3 테스트 패턴(TL3)의 폭은 제2 테스트 패턴(TL2)의 폭보다 크며, 제2 테스트 패턴(TL2)의 폭은 제1 테스트 패턴(TL1)의 폭보다 크다.The first test pattern TL1, the second test pattern TL2, and the third test pattern TL3 in FIG. 14A have the same length and thickness, and each has a different width. The width of the third test pattern TL3 is greater than the width of the second test pattern TL2, and the width of the second test pattern TL2 is greater than the width of the first test pattern TL1.

도 14a의 제1 테스트 패턴(TL1), 제2 테스트 패턴(TL2) 및 제3 테스트 패턴(TL3)에서 발생된 손상을 확인함으로써, 배선의 폭과 배선의 손상에 대한 상관관계를 확인할 수 있다. 도시되지 않았지만, 제1 테스트 패턴(TL1), 제2 테스트 패턴(TL2) 및 제3 테스트 패턴(TL3)은 제1 전원 공급 배선(CL1) 또는 제2 전원 공급 배선(CL2)과 각각 연결될 수도 있다.By checking damage occurring in the first test pattern TL1, second test pattern TL2, and third test pattern TL3 of FIG. 14A, the correlation between the width of the wiring and the damage to the wiring can be confirmed. Although not shown, the first test pattern TL1, the second test pattern TL2, and the third test pattern TL3 may be connected to the first power supply wire CL1 or the second power supply wire CL2, respectively. .

도 14b는 손상 테스트 패턴의 다른 일 실시예에 대한 평면도이다. 도 14b의 손상 테스트 패턴은, 서로 다른 길이를 갖는 복수의 테스트 패턴(TL1, TL2, TL3)을 포함한다.Figure 14b is a top view of another embodiment of a damage test pattern. The damage test pattern of FIG. 14B includes a plurality of test patterns TL1, TL2, and TL3 having different lengths.

구체적으로, 도 14b의 손상 테스트 패턴은 제1 테스트 패턴(LL1), 제2 테스트 패턴(LL2) 및 제3 테스트 패턴(LL3)을 포함한다. 제1 테스트 패턴(LL1), 제2 테스트 패턴(LL2) 및 제3 테스트 패턴(LL3)은 전원 배선 영역(119)에 배치된다. 제1 테스트 패턴(LL1), 제2 테스트 패턴(LL2) 및 제3 테스트 패턴(LL3)은 동일한 공정에 의하여 동일한 재료로 만들어져, 서로 동일한 층에 배치된다. Specifically, the damage test pattern in FIG. 14B includes a first test pattern (LL1), a second test pattern (LL2), and a third test pattern (LL3). The first test pattern LL1, the second test pattern LL2, and the third test pattern LL3 are disposed in the power wiring area 119. The first test pattern LL1, the second test pattern LL2, and the third test pattern LL3 are made of the same material through the same process and are disposed on the same layer.

도 14b의 제1 테스트 패턴(LL1), 제2 테스트 패턴(LL2) 및 제3 테스트 패턴(LL3)의 동일한 두께 및 폭을 가지며, 각각 서로 다른 길이를 갖는다. 제3 테스트 패턴(LL3)은 제2 테스트 패턴(LL2)보다 길며, 제2 테스트 패턴(LL2)은 제1 테스트 패턴(LL1)보다 길다.The first test pattern LL1, the second test pattern LL2, and the third test pattern LL3 in FIG. 14B have the same thickness and width, and each has a different length. The third test pattern LL3 is longer than the second test pattern LL2, and the second test pattern LL2 is longer than the first test pattern LL1.

도 14b의 제1 테스트 패턴(LL1), 제2 테스트 패턴(LL2) 및 제3 테스트 패턴(LL3)에서 발생된 손상을 확인함으로써, 배선의 길이와 배선의 손상에 대한 상관관계를 확인할 수 있다. 도시되지 않았지만, 제1 테스트 패턴(LL1), 제2 테스트 패턴(LL2) 및 제3 테스트 패턴(LL3)은 제1 전원 공급 배선(CL1) 또는 제2 전원 공급 배선(CL2)과 각각 연결될 수도 있다.By checking damage occurring in the first test pattern LL1, second test pattern LL2, and third test pattern LL3 of FIG. 14B, the correlation between the length of the wire and the damage to the wire can be confirmed. Although not shown, the first test pattern LL1, the second test pattern LL2, and the third test pattern LL3 may be connected to the first power supply wire CL1 or the second power supply wire CL2, respectively. .

도 15는 본 발명의 다른 일 실시예에 따른 표시장치(200)의 화소의 일부분에 대한 단면도이다.Figure 15 is a cross-sectional view of a portion of a pixel of the display device 200 according to another embodiment of the present invention.

도 15를 참조하면, 제2 박막 트랜지스터(TR2)의 제2 반도체층(A2) 및 제5 박막 트랜지스터(TR5)의 제5 반도체층(A5)이 다층 구조를 갖는다. Referring to FIG. 15, the second semiconductor layer A2 of the second thin film transistor TR2 and the fifth semiconductor layer A5 of the fifth thin film transistor TR5 have a multilayer structure.

구체적으로, 도 15의 제2 반도체층(A2)은 제1층(A21) 및 제1층(A21) 상의 제2층(A22)을 포함하고, 제5 반도체층(A5)은 제1층(A51) 및 제1층(A51) 상의 제2층(A52)을 포함한다. 제1층(A21, A51) 및 제2층(A22, A52)은 동일한 반도체 물질을 포함할 수도 서로 다른 반도체 물질을 포함할 수도 있다. Specifically, the second semiconductor layer (A2) in FIG. 15 includes a first layer (A21) and a second layer (A22) on the first layer (A21), and the fifth semiconductor layer (A5) includes the first layer (A21). A51) and a second layer (A52) on the first layer (A51). The first layers (A21, A51) and the second layers (A22, A52) may include the same semiconductor material or different semiconductor materials.

제1층(A21, A51)은 제2층(A22, A52)을 지지한다. 따라서, 제1층(A21, A51)을 "지지층"이라고도 한다. 채널은 제2층(A22, A52)에 형성된다. 따라서, 제2층(A22, A52)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널이 제1층(A21, A51)에 형성될 수도 있다.The first layer (A21, A51) supports the second layer (A22, A52). Therefore, the first layers (A21, A51) are also called “support layers.” Channels are formed in the second layer (A22, A52). Therefore, the second layers (A22, A52) are also called “channel layers.” However, the embodiment of the present invention is not limited to this, and the channel may be formed in the first layer (A21, A51).

제1층(A21, A51) 및 제2층(A22, A52)을 포함하는 반도체층의 구조를 바이 레이어(bi-layer) 구조 라고도 한다. The structure of the semiconductor layer including the first layer (A21, A51) and the second layer (A22, A52) is also called a bi-layer structure.

도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(300)의 화소에 대한 회로도이다.Figure 16 is a circuit diagram of a pixel of the display device 300 according to another embodiment of the present invention.

도 16에 도시된 표시장치(300)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 표시 소자(710)는 화소 구동 회로(PDC)와 연결된다.The pixel P of the display device 300 shown in FIG. 16 includes an organic light emitting diode (OLED), which is the display element 710, and a pixel driving circuit (PDC) that drives the display element 710. The display element 710 is connected to a pixel driving circuit (PDC).

화소 구동 회로(PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다. The pixel driving circuit (PDC) includes thin film transistors (TR1, TR2, TR3, and TR4).

화소(P)에는, 화소 구동 회로(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, ICL, IL)이 배치되어 있다. In the pixel P, signal lines (DL, EL, GL, PL, ICL, IL) that supply driving signals to the pixel driving circuit (PDC) are disposed.

도 16을 참조하면, n번째 화소(P)의 게이트 라인을 "GL_n"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GL_n-1"이며, n-1번째 화소(P)의 게이트 라인 "GL_n-1"은 n번째 화소(P)의 초기화 제어 라인(ICL) 역할을 한다.Referring to FIG. 16, when the gate line of the n-th pixel (P) is called "GL _n ", the gate line of the neighboring n-1th pixel (P) is "GL _{n-1", and the gate line of the n-1th pixel (P) is "GL n-} 1". The gate line “GL _n-1 ” of the pixel (P) serves as the initialization control line (ICL) of the nth pixel (P).

제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다. The first thin film transistor TR1 is turned on by the scan signal SS supplied to the gate line GL, and the data voltage Vdata supplied to the data line DL is connected to the gate electrode of the second thin film transistor TR2. send to

제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710)의 한 전극 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 화소 구동 전압(Vdd)이 공급되는 단자와 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다. The first capacitor C1 is located between the gate electrode of the second thin film transistor TR2 and one electrode of the display element 710. Additionally, a second capacitor C2 is located between the terminals of the fourth thin film transistor TR4 to which the pixel driving voltage Vdd is supplied and one electrode of the display element 710.

제3 박막 트랜지스터(TR3)는 초기화 전압 라인(IL)에 연결되어, 초기화 제어 신호(ICS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다. The third thin film transistor TR3 is connected to the initialization voltage line IL, is turned on or off by the initialization control signal ICS, and detects the characteristics of the second thin film transistor TR2, which is a driving transistor, during the sensing period. .

제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 화소 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 화소 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다. The fourth thin film transistor TR4 transfers the pixel driving voltage (Vdd) to the second thin film transistor (TR2) or blocks the pixel driving voltage (Vdd) according to the emission control signal (EM). When the fourth thin film transistor TR4 is turned on, current is supplied to the second thin film transistor TR2, and light is output from the display element 710.

도 17a 내지 17e는 손상 모니터링 패턴의 제조 공정도이다.Figures 17a to 17e are manufacturing process diagrams of damage monitoring patterns.

도 17a를 참조하면, 기판(110) 상에 버퍼층(211)이 형성되고, 버퍼층(211) 상에 제1 게이트 절연막(221)이 형성되고, 제1 게이트 절연막(221) 상에 제1 손상 모니터링 패턴(EDL1)의 제1 부분(EDL11)과 제3 부분(EDL13)이 형성된다.Referring to FIG. 17A, a buffer layer 211 is formed on the substrate 110, a first gate insulating film 221 is formed on the buffer layer 211, and a first damage monitoring is performed on the first gate insulating film 221. A first part (EDL11) and a third part (EDL13) of the pattern (EDL1) are formed.

제1 손상 모니터링 패턴(EDL1)의 제1 부분(EDL11)과 제3 부분(EDL13)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 동일한 층에 형성된다.The first portion (EDL11) and the third portion (EDL13) of the first damage monitoring pattern (EDL1) are formed on the same layer as the first gate electrode (G1) of the first thin film transistor (TR1).

도 17b를 참조하면, 제1 손상 모니터링 패턴(EDL1)의 제1 부분(EDL11)과 제3 부분(EDL13) 상에 제1 패시베이션층(231)이 형성된다.Referring to FIG. 17B, the first passivation layer 231 is formed on the first portion (EDL11) and the third portion (EDL13) of the first damage monitoring pattern (EDL1).

도 17c를 참조하면, 제1 패시베이션층(231) 상에 제1 손상 모니터링 패턴(EDL1)의 제2 부분(EDL12)이 형성된다. Referring to FIG. 17C, the second portion (EDL12) of the first damage monitoring pattern (EDL1) is formed on the first passivation layer 231.

제1 손상 모니터링 패턴(EDL1)의 제2 부분(EDL12)은 제1 커패시터(C1)의 제2 커패시터 전극(C12)와 동일한 층에 배치되며, 콘택홀을 통해 제1 부분(EDL11)과 제3 부분(EDL13)을 서로 연결한다. 이러한 공정에 의하여, 제1 손상 모니터링 패턴(EDL1)이 형성된다.The second portion (EDL12) of the first damage monitoring pattern (EDL1) is disposed on the same layer as the second capacitor electrode (C12) of the first capacitor (C1), and the first portion (EDL11) and the third portion (EDL11) are connected through a contact hole. Connect the parts (EDL13) to each other. Through this process, the first damage monitoring pattern EDL1 is formed.

이와 같이 형성된 제1 손상 모니터링 패턴(EDL1)이 후속 공정에서 손상되는지 여부가 모니터링된다. 후속 공정에서 제1 손상 모니터링 패턴(EDL1)이 손상되는 경우, 제1 손상 모니터링 패턴(EDL1)과 대응되는 제1 신호선, 예를 들어, 게이트 라인(GL)에 손상이 발생될 가능성이 높다. 따라서, 제1 손상 모니터링 패턴(EDL1)이 손상된 경우에는 게이트 라인(GL)에 손상이 발생되었는지 여부를 정밀하게 조사할 필요가 있다.It is monitored whether the first damage monitoring pattern EDL1 formed in this way is damaged in a subsequent process. If the first damage monitoring pattern EDL1 is damaged in a subsequent process, there is a high possibility that damage will occur in the first signal line corresponding to the first damage monitoring pattern EDL1, for example, the gate line GL. Accordingly, when the first damage monitoring pattern EDL1 is damaged, it is necessary to precisely investigate whether damage has occurred in the gate line GL.

도 17d를 참조하면, 제1 손상 모니터링 패턴(EDL1)의 제2 부분(EDL12) 상에 제1 층간 절연막(241)이 형성된다. 이어서, 콘택홀 형성 공정이 이루어진다. 이러한 콘택홀 형성 공정에서 배선들이 손상될 가능성이 있다. 따라서, 제1 손상 모니터링 패턴(EDL1)이 손상되었는지 여부를 조사할 필요가 있다.Referring to FIG. 17D, a first interlayer insulating layer 241 is formed on the second portion EDL12 of the first damage monitoring pattern EDL1. Next, a contact hole forming process takes place. There is a possibility that wiring may be damaged during this contact hole forming process. Therefore, it is necessary to investigate whether the first damage monitoring pattern EDL1 is damaged.

도 17e를 참조하면, 제1 층간 절연막(241) 상에 제1 전원 공급 배선(CL1)이 형성된다. 제1 손상 모니터링 패턴(EDL1)은 콘택홀을 통하여 제1 전원 공급 배선(CL1)과 연결된다. 그 결과, 제1 손상 모니터링 패턴(EDL1)이 전기적으로 불안정한 플로우팅 상태로 방치되는 것이 방지된다.Referring to FIG. 17E, the first power supply line CL1 is formed on the first interlayer insulating film 241. The first damage monitoring pattern (EDL1) is connected to the first power supply line (CL1) through a contact hole. As a result, the first damage monitoring pattern EDL1 is prevented from being left in an electrically unstable floating state.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications and changes can be made without departing from the technical details of the present invention in the technical field to which the present invention pertains. It will be obvious to anyone with ordinary knowledge. Therefore, the scope of the present invention is indicated by the claims described below, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention.

100: 표시장치 110: 표시 패널
120: 게이트 드라이버 130: 데이터 드라이버
140: 제어부 121, 122, 123: 쉬프트 레지스트
110: 기판 211: 버퍼층
221: 제1 게이트 절연막 222: 제2 게이트 절연막
231: 제1 패시베이션층 232: 제2 패시베이션층
241: 제1 층간 절연막 251: 제1 평탄화층
252: 제2 평탄화층 710: 표시 소자
750: 뱅크층 ST: 스테이지100: display device 110: display panel
120: gate driver 130: data driver
140: Control unit 121, 122, 123: Shift register
110: substrate 211: buffer layer
221: first gate insulating film 222: second gate insulating film
231: first passivation layer 232: second passivation layer
241: first interlayer insulating film 251: first planarization layer
252: second planarization layer 710: display element
750: Bank layer ST: Stage

Claims

A substrate having a display portion and a non-display portion;
a driving driver including a gate driver and a data driver on the non-display portion;
a plurality of pixels on the display unit;
a first signal line connecting the driving driver and the pixel; and
It includes a first damage monitoring pattern on the non-display portion,
Each of the plurality of pixels includes a display element and a pixel driving circuit for driving the display element,
The first signal line is one of a gate line, a sampling control line (SCL), an emission control line (EL), and an initialization control line (ICL),
The pixel driving circuit includes a first thin film transistor as a switching transistor, a second thin film transistor as a driving transistor, a third thin film transistor as an initialization transistor, a fourth thin film transistor as an emission control transistor, and a fifth thin film transistor as a reference transistor. Includes,
The first thin film transistor overlaps the fifth thin film transistor, and the gate line and the sampling control line (SCL) are arranged to overlap each other,
The first damage monitoring pattern is made of the same material as the first signal line and has the same length, width, and thickness as the first signal line,
A first power supply wire is disposed on the first damage monitoring pattern, and the first damage monitoring pattern is connected to the first power supply wire,
The first power supply wiring is a common power wiring supplying a low-level voltage (Vss) or a driving voltage wiring supplying a pixel driving voltage (Vdd).

delete

According to paragraph 1,
The first damage monitoring pattern is disposed on the same layer as the first signal line.

According to paragraph 1,
The first damage monitoring pattern has a bridge.

delete

According to paragraph 1,
a second signal line connecting the driving driver and the pixel; and
It further includes a second damage monitoring pattern on the non-display portion,
The second damage monitoring pattern is made of the same material as the second signal line and has the same length, width, and thickness as the second signal line.

According to clause 8,
The second signal line is another one of the gate line, the sampling control line (SCL), the emission control line (EL), and the initialization control line (ICL).

According to clause 8,
The second damage monitoring pattern is disposed on the same layer as the first damage monitoring pattern.

According to clause 8,
The second damage monitoring pattern is disposed on a different layer from the first damage monitoring pattern.

According to clause 8,
The display device further comprising a second power supply wire disposed on the second damage monitoring pattern.

According to clause 12,
The second damage monitoring pattern is connected to the second power supply wiring.

According to paragraph 1,
an electrostatic discharge circuit on the non-display portion; and
A display device further comprising wiring connected to the electrostatic discharge circuit.

According to clause 14,
The first damage monitoring pattern has the same length, width, and thickness as the wiring connected to the electrostatic discharge circuit.

According to clause 15,
The first damage monitoring pattern has a bridge.

According to paragraph 1,
A display device further comprising a damage test pattern on the non-display portion.

According to clause 17,
The damage test pattern includes a plurality of test patterns having the same length and thickness and each having a different width.

According to clause 17,
The damage test pattern includes a plurality of test patterns having the same thickness and width and each having different lengths.