KR102593324B1

KR102593324B1 - 표시장치

Info

Publication number: KR102593324B1
Application number: KR1020180167937A
Authority: KR
Inventors: 오민우; 임유석; 김명오
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-21
Filing date: 2018-12-21
Publication date: 2023-10-25
Also published as: KR20200078234A

Abstract

본 발명에 의한 표시장치는 서브 픽셀이 배열된 표시 영역 및 표시 영역의 외측에 정의되며 AP 검사 구조들이 배열된 비표시 영역을 갖는 기판을 포함한다. AP 검사 구조는, 제1 AP 패드들, AP 신호 라인들, AP 트랜지스터들, AP보조 패드들, AP 보조 신호 라인들을 포함한다. 제1 AP 패드들에는 기 설정된 신호가 인가된다. AP 신호 라인들은 제1 AP패드들에 연결된다. AP 트랜지스터들은 AP 신호 라인들에 연결된다. AP 보조 패드들에는 상기 기 설정된 신호가 인가된다. AP 보조 신호 라인들은 AP 보조 패드들에 연결된다. AP 신호 라인들 중 적어도 하나는, 적어도 일 영역에서, 이웃하는 AP 트랜지스터들 사이에 위치하는 노드를 포함한다. AP 보조 신호 라인은 상기 노드에 연결된다.

Description

표시장치{Display Device}

본 발명은 표시장치에 관한 것이다.

다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 및 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.

표시장치 형성 공정은 표시패널을 제작한 후, 표시패널의 불량 여부를 판별하기 위한 검사 공정이 진행된다. 검사 공정은 표시패널의 전반에 대한 전기적 검사(배선의 단락 및 점등 검사 등)를 수행하는 오토 프로브(Auto-probe; AP) 검사를 포함할 수 있다.

오토 프로브 검사는 표시패널의 기판에 형성된 오토 프로브 검사 패드(이하 "AP 패드"라 함)에 검사용 니들(needle)을 접촉시킨 후 검사신호를 인가하는 과정 등을 통해 진행된다. 검사 신호는 AP 패드들에 연결된 검사 라인들(이하 "AP 신호 라인"이라 함)을 통해 서브 픽셀들의 서브 픽셀들에 인가되거나, AP 신호 라인 및 검사 트랜지스터들(이하 “AP 트랜지스터”이라 함)을 통해 표시패널의 서브 픽셀들에 인가될 수 있다. 서브 픽셀들에 신호를 인가한 후, 서브 픽셀들의 점등 여부를 확인함으로써, 정상 여부를 판별할 수 있다.

AP 패드를 통해 공급된 검사 신호는 길게 연장된 AP 신호 라인 및 복수 개의 AP 트랜지스터들을 거쳐, 서브 픽셀들에 인가된다. 이때, AP 신호 라인의 길이가 길어짐에 따른 저항과, AP 신호 라인에 연결된 복수의 트랜지스터들에 의한 저항 및 기생 용량에 의해, AP 신호 라인에 걸리는 로드(load)가 증가하게 된다. AP 신호 라인의 위치에 따른 로드 편차에 따라, AP 신호 라인에 연결되어 동일한 검사 신호를 공급받는 서브 픽셀들의 색감이 균일하지 못하고 상이하게 되는 색감차 불량이 발생할 수 있다. 이와 같이 동일 색의 서브 픽셀들 간 색감차 불량이 발생하는 경우, 검사 공정 중에 불량 서브 픽셀은 물론 정상 서브 픽셀도 불량으로 판별될 수 있어 문제된다.

본 발명의 목적은 AP 라인의 위치에 따른 로드 편차를 저감할 수 있는 표시장치를 제공하는 데 있다.

본 발명에 의한 표시장치는 서브 픽셀이 배열된 표시 영역 및 표시 영역의 외측에 정의되며 AP 검사 구조들이 배열된 비표시 영역을 갖는 기판을 포함한다. AP 검사 구조는, 제1 AP 패드들, AP 신호 라인들, AP 트랜지스터들, 및 적어도 하나의 우회 라인을 포함한다. 제1 AP 패드들에는 기 설정된 신호가 인가된다. AP 신호 라인들은 제1 AP패드들에 연결된다. AP 트랜지스터들은 AP 신호 라인들에 연결된다. 적어도 하나의 우회 라인은 AP 신호 라인들 중 적어도 하나에 연결된다. 우회 라인의 일단 및 타단은, AP 신호 라인의 서로 다른 위치에 연결된다.

본 발명은 신규한 AP 검사 구조를 적용함으로써, 검사 공정 중 오 검출을 최소화할 수 있는 표시장치를 제공한다. 이에 따라, 본 발명은 검사 공정의 오류를 최소화할 수 있어, 공정 수율을 개선할 수 있는 이점을 갖는다.

도 1은 유기발광 표시장치의 개략적인 블록도이다.
도 2는 서브 픽셀의 개략적인 회로 구성도이다.
도 3은 서브 픽셀의 상세 회로 구성도이다.
도 4는 본 발명에 따른 표시 패널을 나타낸 도면이다.
도 5는 본 발명에 따른 표시 패널의 서브 픽셀을 나타낸 단면도이다.
도 6은 본 발명의 비교예에 따른 것으로, 도 4의 AR 영역을 확대 도시한 도면이다.
도 7은 AP 신호 라인들과 AP 트랜지스터들의 연결 관계를 개략적으로 보여주는 회로도이다.
도 8은 본 발명의 제1 실시예에 따른 것으로, 도 4의 AR 영역을 확대 도시한 도면이다.
도 9는 AP 신호 라인들과 AP 트랜지스터들의 연결 관계를 개략적으로 보여주는 회로도이다.
도 10은 본 발명의 제2 실시예에 따른 것으로, 도 4의 AR 영역을 확대 도시한 도면이다.
도 11은 AP 신호 라인들과 AP 트랜지스터들의 연결 관계를 개략적으로 보여주는 회로도이다.
도 12는 본 발명의 제3 실시예에 따른 것으로, 도 4의 AR 영역을 확대 도시한 도면이다.
도 13은 AP 신호 라인들과 AP 트랜지스터들의 연결 관계를 개략적으로 보여주는 회로도이다.
도 14는 본 발명의 적용예에 따른, 표시장치를 나타낸 평면도이다.
도 15는 도 14를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 16은 도 14를 Ⅱ-Ⅱ'로 절취한 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 개시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에'', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명에 따른 표시장치는 기판 상에 표시소자(또는, 발광 소자)가 형성된 표시장치이다. 표시장치는, 전계발광 표시장치, 액정표시장치, 전기영동표시장치 등으로 구현될 수 있으나, 이하에서는, 설명의 편의를 위해 유기발광 다이오드를 포함하는 유기발광 표시장치인 경우를 예로 들어 설명한다.

도 1은 유기발광 표시장치의 개략적인 블록도이다. 도 2는 서브 픽셀의 개략적인 회로 구성도이다. 도 3은 서브 픽셀의 상세 회로 구성도이다.

도 1에 도시된 바와 같이, 유기발광 표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.

영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.

데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 형성된다. 이하에서는, 설명의 편의를 위해, 스캔 구동부(140)가 GIP 방식으로 형성된 경우를 예로 들어 설명한다.

표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.

서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함할 수 있다. 필요에 따라서, 서브 픽셀들(SP)은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(SP)의 발광 면적은, 발광 소자의 발광 특성 및 수명에 따라 상이할 수 있다.

도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.

스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.

보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.

도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.

스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 상부전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 하부전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다.

센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.

센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.

이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.

기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.

도 4는 본 발명에 따른 표시 패널을 나타낸 도면이다. 도 5는 본 발명에 따른 표시 패널의 서브 픽셀을 나타낸 단면도이다.

도 4를 참조하면, 본 발명의 실시예에 따른 표시 패널(150)은 사용 환경이나 용도에 따라 다양한 디자인을 갖도록 설계될 수 있다. 예를 들어, 표시 패널(150)은 장방형, 정방형, 원형 타원형 등의 형상을 가질 수 있음은 물론, 부분적인 곡면이나 노치(notch)와 같은 이형부(異形部, free form portion)를 갖는 형상을 가질 수 있다.

이하에서는, 표시 패널(150)이, 사각형의 기본 형상을 가지고 일측에 노치부(NOT)가 형성된 구조를 갖는 경우를 예로 들어 설명한다. 노치부(NOT)는 표시 패널의 일부가 제거되어 마련된 일 영역을 지칭할 수 있다. 노치부(NOT)에 대응되는 영역에는 카메라, 스피커 등이 배치될 수 있다.

표시 패널(150)은 화상을 표시하는 표시영역(DA) 및 표시 영역(DA) 외측의 비표시영역(NDA)을 포함한다. 표시 영역(DA)은 다수의 서브 픽셀들(SP)을 포함한다. 서브 픽셀들은 데이터 라인들, 게이트 라인들, 전원 라인들과 같은 구동 신호를 인가받아 발광할 수 있다. 데이터 라인들, 게이트 라인들, 전원 라인들의 교차 구조에 의해 서브 픽셀의 발광 영역이 정의될 수 있으나, 이에 한정되는 것은 아니다.

비표시영역(NDA)의 일측에는 패드부(PAD)가 배치된다. 패드부(PAD)의 패드들은, 연결 부재에 접합되어 연결 부재를 통해 구동 신호를 인가 받는다. 연결 부재는 구동 IC(Integrated Circuit)가 연성 필름에 실장된 칩 온 필름(chip on film, COF)일 수 있다. 패드부(PAD)에 인가된 구동 신호는, 패드부(PAD)에 연결된 링크 라인들을 통해, 표시 영역(DA) 공급된다.

예를 들어, 패드부(PAD)는 데이터 구동부로부터 데이터 신호를 인가받는 데이터 패드를 포함할 수 있다. 데이터 신호는 데이터 패드와 연결된 링크 라인을 통해 표시 영역(DA)의 데이터 라인에 공급될 수 있다.

비표시영역(NDA)의 일측에는, 오토 프로브 검사 공정을 수행하기 위한 제1 및 제2 AP 패드(APP1, APP2)가 각각 배치된다. 제1 및 제2 AP 패드(APP1, APP2)는 패드부(PAD)에 양측에 인접하여 배치될 수 있다. 검사 공정 공정을 위한 검사 신호는 제1 및 제2 AP 패드(APP1, APP2)에 인가되어, AP 신호 라인들(APL)을 통해 표시 영역(DA)에 공급된다.

예를 들어, 제1 AP 패드(APP1)와 제2 AP 패드(APP2)는 AP 검사를 위한 전원 패드들, 스캔 신호 패드들 및 데이터 신호 패드들을 포함한다. 전원 패드들은, 대응하는 AP 신호 라인(APL)을 통해, 표시영역(DA)의 전원 라인에 전원을 공급한다. 스캔 신호 패드들은, 대응하는 AP 신호 라인(APL)을 통해, GIP 구동부에 스캔 신호 예를 들어, 에미션클록(ECLK), 에미션스타트(EVST), 게이트클록(GCLK), 게이트스타트(GVST), 저전위전압(VEL), 고전위전압(VEH)을 공급한다. 데이터 신호 패드들은, 대응하는 AP 신호 라인(APL) 및 AP 트랜지스터(APT)을 통해, 표시 영역(DA)의 데이터 라인에 데이터 신호를 공급한다.

이하, 본 발명의 도 5을 참조하여, 표시 패널(150)의 표시영역(DA)에 배치된 서브 픽셀(SP) 영역의 단면 구조를 살펴본다.

도 5를 참조하면, 본 발명의 일시예에 따른 서브 픽셀은 기판(SUB) 상에 제1 버퍼층(BUF1)이 위치한다. 기판(SUB)은 예를 들어, 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 기판(SUB)은 유연한(flexible)한 특성을 가진다. 제1 버퍼층(BUF1)은 기판(SUB)에서 유출되는 가스나 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(BUF1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON) 중 어느 하나의 단일층이거나 이들의 다중층일 수 있다.

제1 버퍼층(BUF1) 상에 쉴드층(LS)이 위치한다. 쉴드층(LS)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하고 반도체층에 광이 조사되는 것을 차단하여 광에 의한 광전류를 차단하는 역할을 한다. 쉴드층(LS) 상에 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(BUF2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON) 중 어느 하나의 단일층이거나 이들의 다중층일 수 있다.

제2 버퍼층(BUF2) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체, 산화물 반도체 또는 유기물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.

반도체층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON) 중 어느 하나의 단일층이거나 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(ACT)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(GA)이 위치한다. 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GA)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GA)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.

게이트 전극(GA) 상에 게이트 전극(GA)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON) 중 어느 하나의 단일층이거나 이들의 다중층일 수 있다. 층간 절연막(ILD) 및 게이트 절연막(GI)의 일부 영역에 반도체층(ACT)의 일부 예를 들어 소스 영역 및 드레인 영역을 노출시키는 콘택홀들(CH)이 위치한다.

층간 절연막(ILD) 상에 드레인 전극(DE)과 소스 전극(SE)이 위치한다. 드레인 전극(DE)은 반도체층(ACT)의 드레인 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결되고, 소스 전극(SE)은 반도체층(ACT)의 소스 영역을 노출하는 콘택홀(CH)을 통해 반도체층(ACT)에 연결된다. 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(SE) 및 드레인 전극(DE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(ACT), 게이트 전극(GA), 드레인 전극(DE) 및 소스 전극(SE)을 포함하는 박막트랜지스터(TFT)가 구성된다.

박막트랜지스터(TFT)를 포함하는 기판(SUB) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON) 중 어느 하나의 단일층이거나 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.

오버코트층(OC)의 일부 영역에는 드레인 전극(DE)을 노출시키는 비어홀(VIA)이 위치한다. 오버코트층(OC) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비어홀(VIA)을 통해 박막트랜지스터(TFT)의 드레인 전극(DE)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(ANO)이 반사 전극인 경우, 제1 전극(ANO)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.

제1 전극(ANO)을 포함하는 플렉서블 기판(PI) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 화소정의부(OP)가 위치한다. 플렉서블 기판(PI) 전면에는 제1 전극(ANO)에 컨택하는 유기막층(OLE)이 위치한다. 유기막층(OLE)은 전자와 정공이 결합하여 발광하는 층으로, 유기막층(OLE)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기막층(OLE) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.

유기막층(OLE) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 표시부(A/A) 전면에 위치하고, 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.

<비교예>

도 6은 본 발명의 비교예에 따른 것으로, 도 4의 AR 영역을 확대 도시한 도면이다. 도 7은 AP 신호 라인들과 AP 트랜지스터들의 연결 관계를 개략적으로 보여주는 회로도이다.

도 6 및 도 7을 참조하면, 비교예에 따른 표시장치는 기판(SUB)의 비표시영역(NDA) 상에 배치된, 제1 AP 패드(APP1), 제2 AP 패드(APP2), AP 신호 라인(APL)들, AP 트랜지스터(APT)들, 및 AP 링크 라인(LL)들을 포함한다. 제1 AP 패드(APP1), 제2 AP 패드(APP2), AP 신호 라인(APL)들, AP 트랜지스터(APT)들, 및 AP 링크 라인(LL)들은, 전기적으로 연결되어 신호 패스(path)를 형성한다. AP 검사 공정 시, 형성된 신호 패스를 통해, 표시영역(DA)의 서브 픽셀들에 기 설정된 데이터 신호(Vdata)가 공급될 수 있다.

제1 AP 패드(APP1) 및 제2 AP 패드(APP2)는 비표시영역(NDA)의 일측에 배치된다. 예를 들어, 제1 AP 패드(APP1)는 패드부(PAD)의 일측에 인접하여 배치되고, 제2 AP 패드(APP2)는 패드부(PAD)의 타측에 인접하여 배치된다. 제1 AP 패드(APP1)와 제2 AP 패드(APP2)는 패드부(PAD)를 사이에 두고 서로 이웃하여 배치될 수 있다.

제1 AP 패드(APP1)는 제1-1 신호 패드(P1-1), 제1-2 신호 패드(P1-2), 제1-3 신호 패드(P1-3), 제1-4 신호 패드(P1-4)를 포함한다. 제1-1 신호 패드(P1-1)는 제1 색을 발광하는 서브 픽셀들에 공급하기 위한 제1 데이터 신호(Vdata1)를 인가받는다. 제1-2 신호 패드(P1-2)는 제2 색을 발광하는 서브 픽셀들에 공급하기 위한 제2 데이터 신호(Vdata2)를 인가받는다. 제1-3 신호 패드(P1-3)는 제3 색을 발광하는 서브 픽셀들에 공급하기 위한 제3 데이터 신호(Vdata3)를 인가받는다. 제1-4 신호 패드(P1-4)는 AP 트랜지스터(APT)들을 스위칭 하기 위한 스위치 제어 신호(SC)를 인가 받는다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 한정되는 것은 아니다.

제2 AP 패드(APP2)는 제2-1 신호 패드(P2-1), 제2-2 신호 패드(P2-2), 제2-3 신호 패드(P2-3), 제2-4 신호 패드(P2-4)를 포함한다. 제2-1 신호 패드(P2-1)는 제1 색을 발광하는 서브 픽셀들에 공급하기 위한 제1 데이터 신호(Vdata1)를 인가받는다. 제2-2 신호 패드(P2-2)는 제2 색을 발광하는 서브 픽셀들에 공급하기 위한 제2 데이터 신호(Vdata2)를 인가받는다. 제2-3 신호 패드(P2-3)는 제3 색을 발광하는 서브 픽셀들에 공급하기 위한 제3 데이터 신호(Vdata3)를 인가받는다. 제2-4 신호 패드(P2-4)는 AP 트랜지스터(APT)들을 스위칭 하기 위한 스위치 제어 신호(SC)를 인가 받는다.

AP 신호 라인(APL)들은 제1 신호 라인(APL1), 제2 신호 라인(APL2), 제3 신호 라인(APL3), 제4 신호 라인(APL4)을 포함한다. AP 신호 라인(APL)들은 패드부(PAD)와 표시영역(DA) 사이를 가로지르며 연장될 수 있다. AP 검사 구조는, 양측 제1 AP 패드(APP1) 및 제2 AP 패드(APP2)로부터 동일한 신호를 동시에 인가받는 더블 피딩(double feeding) 방식으로 구현될 수 있다. 이에 따라, 검사 신호의 지연을 저감할 수 있다.

좀 더 구체적으로, 제1 신호 라인(APL1)의 일단은 제1-1 신호 패드(P1-1)에 연결되고, 타단은 제2-1 신호 패드(P2-1)에 연결될 수 있다. 제1 신호 라인(APL1)은 제1-1 신호 패드(P1-1) 및 제2-1 신호 패드(P2-1)를 통해 제1 데이터 신호(Vdata1)를 동시에 인가 받을 수 있다. 제2 신호 라인(APL2)의 일단은 제1-2 신호 패드(P1-2)에 연결되고, 타단은 제2-2 신호 패드(P2-2)에 연결될 수 있다. 제2 신호 라인(APL2)은 제1-2 신호 패드(P1-2) 및 제2-2 신호 패드(P2-2)를 통해 제2 데이터 신호(Vdata2)를 동시에 인가 받을 수 있다. 제3 신호 라인(APL3)의 일단은 제1-3 신호 패드(P1-3)에 연결되고, 타단은 제2-3 신호 패드(P2-3)에 연결될 수 있다. 제3 신호 라인(APL3)은 제1-3 신호 패드(P1-3) 및 제2-3 신호 패드(P2-3)를 통해 제3 데이터 신호(Vdata3)를 인가 받을 수 있다. 제4 신호 라인(APL4)의 일단은 제1-4 신호 패드(P1-4)에 연결되고, 타단은 제2-4 신호 패드(P2-4)에 연결될 수 있다. 제4 신호 라인(APL4)은 제1-4 신호 패드(P1-4) 및 제2-4 신호 패드(P2-4)를 통해 스위치 제어 신호(SC)를 인가 받을 수 있다.

AP 트랜지스터(APT)들은 제3n-2(n은 1 이상의 자연수) 트랜지스터(T1), 제3n-1 트랜지스터(T2), 제3n 트랜지스터(T3)를 포함한다. 제3n-2 트랜지스터(T1), 제3n-1 트랜지스터(T2), 제3n 트랜지스터(T3)는 일 방향을 따라 순차적으로 교번하여 배열될 수 있다. AP 트랜지스터(APT)들은 패드부(PAD)와 표시영역(DA) 사이에 배치될 수 있다.

AP 링크 라인(LL)들은 제3n-2 링크 라인(LL1), 제3n-1 링크 라인(LL2), 제3n 링크 라인(LL3)을 포함한다. 제3n-2 링크 라인(LL1), 제3n-1 링크 라인(LL2), 제3n 링크 라인(LL3)은 일 방향을 따라 순차적으로 교번하여 배열될 수 있다. 제3n-2 링크 라인(LL1)은, 대응하는 제3n-2 트랜지스터(T1)와 데이터 라인을 전기적으로 연결한다. 제3n-1 링크 라인(LL2)은, 대응하는 제3n-1 트랜지스터(T2)와 데이터 라인을 전기적으로 연결한다. 제3n 링크 라인(LL3)은, 대응하는 제3n 트랜지스터(T3)와 데이터 라인을 전기적으로 연결한다.

AP 트랜지스터(APT)들은 제4 신호 라인(APL4)을 통해 인가 받은 스위치 제어 신호(SC)에 응답하여, 신호 라인(APL)을 통해 인가받은 데이터 신호(Vdata)를 링크 라인(LL)에 공급한다. 좀 더 구체적으로, 제3n-2 트랜지스터(T1)는 스위치 제어 신호(SC)에 응답하여, 제1 신호 라인(APL1)을 통해 인가받은 제1 데이터 신호(Vdata1)를 제3n-2 링크 라인(LL1)에 공급한다. 제3n-1 트랜지스터(T2)는 스위치 제어 신호(SC)에 응답하여, 제2 신호 라인(APL2)을 통해 인가받은 제2 데이터 신호(Vdata2)를 제3n-1 링크 라인(LL2)에 공급한다. 제3n 트랜지스터(T3)는 스위치 제어 신호(SC)에 응답하여, 제3 신호 라인(APL3)을 통해 인가받은 제3 데이터 신호(Vdata3)를 제3n 링크 라인(LL3)에 공급한다.

이와 같이 구성된 AP 검사 구조를 통해, AP 검사 공정이 진행될 수 있다. 다만, AP 패드를 통해 공급된 검사 신호는 길게 연장된 AP 신호 라인(APL) 및 복수 개의 AP 트랜지스터(APT)들을 거쳐, 서브 픽셀들에 인가된다. 이때, AP 신호 라인(APL)의 길이가 길어짐에 따른 저항과, AP 신호 라인(APL)에 연결된 복수의 AP 트랜지스터(APT)들에 의한 저항 및 기생 용량에 의해, AP 신호 라인(APL)에 걸리는 로드(load)가 증가하게 된다. AP 신호 라인(APL)의 위치에 따른 로드 편차에 따라, AP 신호 라인(APL)에 연결되어 동일한 검사 신호를 공급받는 서브 픽셀들의 색감이 균일하지 못하고 상이하게 되는 색감차 불량이 발생할 수 있다. 전술한 바와 같이, 더블 피딩(double feeding) 방식을 이용하더라도, 로드 편차를 보상하는 데에는 한계가 있다. 이와 같이 동일 색의 서브 픽셀들 간 색감차 불량이 발생하는 경우, 검사 공정 중에 불량 서브 픽셀은 물론 정상 서브 픽셀도 불량으로 판별될 수 있어 문제된다.

<제1 실시예>

도 8은 본 발명의 제1 실시예에 따른 것으로, 도 4의 AR 영역을 확대 도시한 도면이다. 도 9는 AP 신호 라인들과 AP 트랜지스터들의 연결 관계를 개략적으로 보여주는 회로도이다.

도 8 및 도 9를 참조하면, 제1 실시예에 따른 표시장치는 기판(SUB)의 비표시영역(NDA) 상에 배치된, 제1 AP 패드(APP1), 제2 AP 패드(APP2), AP 신호 라인(APL)들, AP 트랜지스터(APT)들, AP 링크 라인(LL), 보조 패드(PA)들 및 보조 신호 라인(SLA)들을 포함한다. 제1 AP 패드(APP1), 제2 AP 패드(APP2), AP 신호 라인(APL)들, AP 트랜지스터(APT)들, AP 링크 라인(LL)들, 보조 패드(PA)들 및 보조 신호 라인(SLA)은, 전기적으로 연결되어 신호 패스(path)를 형성한다. AP 검사 공정 시, 형성된 신호 패스를 통해, 표시영역(DA)의 서브 픽셀들에 기 설정된 데이터 신호(Vdata)가 공급될 수 있다.

AP 신호 라인(APL)들은 제1 신호 라인(APL1), 제2 신호 라인(APL2), 제3 신호 라인(APL3), 제4 신호 라인(APL4)을 포함한다. AP 신호 라인(APL)들은 패드부(PAD)와 표시영역(DA) 사이를 가로지르며 연장될 수 있다. 본 발명의 AP 검사 구조는, 양측 제1 AP 패드(APP1) 및 제2 AP 패드(APP2)로부터 동일한 신호를 동시에 인가받는 더블 피딩(double feeding) 방식으로 구현될 수 있다. 이에 따라, 검사 신호의 지연을 저감할 수 있다. 다만, 도시하지는 않았으나, 본 발명의 AP 검사 구조는, 제1 AP 패드(APP1) 및 제2 AP 패드(APP2) 중 어느 하나가 생략되어, 싱글 피딩(single feeding) 방식으로 구현될 수도 있다.

AP 트랜지스터(APT)들은 제3n-2(n은 1 이상의 자연수) 트랜지스터(T1), 제3n-1 트랜지스터(T2), 제3n 트랜지스터(T3)를 포함한다. 제3n-2 트랜지스터(T1), 제3n-1 트랜지스터(T2), 제3n 트랜지스터(T3)는 일 방향을 따라 순차적으로 교번하여 배열될 수 있다. AP 트랜지스터(APT)들은 패드부(PAD)와 표시영역(DA) 사이에 배치될 수 있다. AP 트랜지스터(APT)들은 도 4에 도시된 트랜지스터 구조와 동일한 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, AP 트랜지스터(APT)는 탑 게이트(Top gate), 바텀 게이트(bottom gate), 더블 게이트(double gate) 구조 등 다양한 방식으로 구현될 수 있다. AP 트랜지스터(APT)들은 도시된 바와 같이, m(m은 2 이상의 자연수) 개의 AP 트랜지스터(APT)들로 구성된 블록(BC_A, BC_B, BC_C, BC_D) 단위로 배열될 수 있고, 각 블록들은 소정 간격 이격되어 배치될 수 있다.

AP 트랜지스터(APT)들은 제4 신호 라인(APL4)을 통해 인가 받은 스위치 제어 신호(SC)에 응답하여, 신호 라인(APL)을 통해 인가받은 데이터 신호(Vdata)를 링크 라인(LL)에 공급한다. 좀 더 구체적으로, 제3n-2 트랜지스터(T1)는 스위치 제어 신호(SC)에 응답하여, 제1 신호 라인(APL1)을 통해 인가받은 제1 데이터 신호(Vdata1)를 제3n-2 링크 라인(LL1)에 공급한다. 제3n-1 트랜지스터(T2)는 스위치 제어 신호(SC)에 응답하여, 제3n-1 신호 라인(APL)을 통해 인가받은 제2 데이터 신호(Vdata2)를 제3n-1 링크 라인(LL2)에 공급한다. 제3n 트랜지스터(T3)는 스위치 제어 신호(SC)에 응답하여, 제3 신호 라인(APL3)을 통해 인가받은 제3 데이터 신호(Vdata3)를 제3n 링크 라인(LL3)에 공급한다.

본 발명의 제1 실시예에 따른 유기발광 표시장치는, 기판(SUB) 상에 배치된 보조 패드(PA)들 및 보조 신호 라인(SLA)을 더 포함한다.

보조 패드(PA)들은 제1 보조 패드(PA1), 제2 보조 패드(PA2), 제3 보조 패드(PA3), 제4 보조 패드(PA4) 중 적어도 하나 이상을 포함할 수 있다. 제1 보조 패드(PA1)는 제1 색을 발광하는 서브 픽셀들에 공급하기 위한 제1 데이터 신호(Vdata1)를 인가받는다. 제2 보조 패드(PA2)는 제2 색을 발광하는 서브 픽셀들에 공급하기 위한 제2 데이터 신호(Vdata2)를 인가받는다. 제3 보조 패드(PA3)는 제3 색을 발광하는 서브 픽셀들에 공급하기 위한 제3 데이터 신호(Vdata3)를 인가받는다. 제4 보조 패드(PA4)는 AP 트랜지스터(APT)들을 스위칭 하기 위한 스위치 제어 신호(SC)를 인가 받는다. 이하에서는, 설명의 편의를 위해, 제1 보조 패드(PA1), 제2 보조 패드(PA2), 제3 보조 패드(PA3), 제4 보조 패드(PA4) 모두를 포함하는 경우를 예로 들어 설명한다.

보조 신호 라인(SLA)들은 제1 보조 신호 라인(SLA1), 제2 보조 신호 라인(SLA2), 제3 보조 신호 라인(SLA3), 제4 보조 신호 라인(SLA4)을 포함한다.

보조 신호 라인(SLA)들은 대응하는 신호 라인(APL)에 연결된다. 신호 라인(APL)은, 적어도 일 영역에서, 이웃하는 AP 트랜지스터(APT)들 사이에 위치하는 노드를 포함할 수 있고, 보조 신호 라인(SLA)은 상기 노드에 연결될 수 있다.

제1 보조 신호 라인(SLA1)의 일단은 제1 보조 패드(PA1)에 연결되고, 타단은 제1 신호 라인(APL1)에 연결될 수 있다. 제1 보조 신호 라인(SLA1)은 제1 보조 패드(PA1)를 통해 제1 데이터 신호(Vdata1)를 인가 받아 제1 신호 라인(APL1)에 전달한다. 제1 신호 라인(APL1)은 제1-1 신호 패드(P1-1), 제2-1 신호 패드(P2-1), 제1 보조 패드(PA1)를 통해 제1 데이터 신호(Vdata1)를 동시에 인가 받을 수 있다.

제2 보조 신호 라인(SLA2)의 일단은 제2 보조 패드(PA2)에 연결되고, 타단은 제2 신호 라인(APL2)에 연결될 수 있다. 제2 보조 신호 라인(SLA2)은 제2 보조 패드(PA2)를 통해 제2 데이터 신호(Vdata2)를 인가 받아 제2 신호 라인(APL2)에 전달한다. 제2 신호 라인(APL2)은 제1-2 신호 패드(P1-2), 제2-2 신호 패드(P2-2), 제2 보조 패드(PA2)를 통해 제2 데이터 신호(Vdata2)를 동시에 인가 받을 수 있다.

제3 보조 신호 라인(SLA3)의 일단은 제3 보조 패드(PA3)에 연결되고, 타단은 제3 신호 라인(APL3)에 연결될 수 있다. 제3 보조 신호 라인(SLA3)은 제3 보조 패드(PA3)를 통해 제3 데이터 신호(Vdata3)를 인가 받아 제3 신호 라인(APL3)에 전달한다. 제3 신호 라인(APL3)은 제1-3 신호 패드(P1-3), 제2-3 신호 패드(P2-3), 제3 보조 패드(PA3)를 통해 제3 데이터 신호(Vdata3)를 동시에 인가 받을 수 있다.

제4 보조 신호 라인(SLA4)의 일단은 제4 보조 패드(PA4)에 연결되고, 타단은 제4 신호 라인(APL4)에 연결될 수 있다. 제4 보조 신호 라인(SLA4)은 제4 보조 패드(PA4)를 통해 제4 데이터 신호(Vdata)를 인가 받아 제4 신호 라인(APL4)에 전달한다. 제4 신호 라인(APL4)은 제1-4 신호 패드(P1-4), 제2-4 신호 패드(P2-4), 제4 보조 패드(PA4)를 통해 스위치 제어 신호(SC)를 동시에 인가 받을 수 있다.

이와 같이, 본 발명의 제1 실시예에 따른 AP 검사 구조는, 멀티 피딩(multi feeding) 방식으로 구현될 수 있다. 이에 따라, 본 발명의 제1 실시예는 AP 신호 라인(APL)의 위치에 따른 로드 편차를 보상할 수 있기 때문에, AP 신호 라인(APL)에 연결되어 동일한 검사 신호를 공급받는 서브 픽셀들의 색감이 균일하지 못하고 상이하게 되는 색감차 불량을 저감할 수 있다. 본 발명의 제1 실시예는, 신규한 AP 검사 구조를 적용함으로써 검사 공정 중 오 검출을 최소화할 수 있기 때문에, 공정 수율을 개선할 수 있는 이점을 갖는다.

보조 패드(PA)들 및 보조 신호 라인(SLA)들은 복수 영역에 배치될 수 있다. 예를 들어, 신호 라인(APL)은 이웃하는 AP 트랜지스터 블록들(BC_A, BC_B, BC_C, BC_D) 사이에 위치하는 노드들을 포함할 수 있고, 보조 패드(PA)에 연결된 보조 신호 라인(SLA)들은 노드들에 각각 연결될 수 있다. 이 경우, 블록들(BC_A, BC_B, BC_C, BC_D) 간 로드 편차가 최소화될 수 있기 때문에, 블록 단위로 색감차 불량이 발생하는 문제를 방지할 수 있다.

<제2 실시예>

도 10은 본 발명의 제2 실시예에 따른 것으로, 도 4의 AR 영역을 확대 도시한 도면이다. 도 11은 AP 신호 라인들과 AP 트랜지스터들의 연결 관계를 개략적으로 보여주는 회로도이다.

도 10 및 도 11을 참조하면, 제2 실시예에 따른 표시장치는 기판(SUB)의 비표시영역(NDA) 상에 배치된, 제1 AP 패드(APP1), 제2 AP 패드(APP2), AP 신호 라인(APL)들, AP 트랜지스터(APT)들, AP 링크 라인(LL)들, 및 우회 라인(BL)들을 포함한다. 제1 AP 패드(APP1), 제2 AP 패드(APP2), AP 신호 라인(APL)들, AP 트랜지스터(APT)들, 및 AP 링크 라인(LL)들은, 전기적으로 연결되어 신호 패스(path)를 형성한다. AP 검사 공정 시, 형성된 신호 패스를 통해, 표시영역(DA)의 서브 픽셀들에 기 설정된 데이터 신호(Vdata)가 공급될 수 있다.

AP 트랜지스터(APT)들은 제3n-2(n은 1 이상의 자연수) 트랜지스터(T1), 제3n-1 트랜지스터(T2), 제3n 트랜지스터(T3)를 포함한다. 제3n-2 트랜지스터(T1), 제3n-1 트랜지스터(T2), 제3n 트랜지스터(T3)는 일 방향을 따라 순차적으로 교번하여 배열될 수 있다. AP 트랜지스터(APT)들은 패드부(PAD)와 표시영역(DA) 사이에 배치될 수 있다. AP 트랜지스터(APT)들은 도 4에 도시된 트랜지스터 구조와 동일한 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, AP 트랜지스터(APT)는 탑 게이트(Top gate), 바텀 게이트(bottom gate), 더블 게이트(double gate) 구조 등 다양한 방식으로 구현될 수 있다. AP 트랜지스터(APT)들은 도시된 바와 같이, m(m은 2 이상의 자연수) 개의 AP 트랜지스터(APT)들로 구성된 블록(BC_A, BC_B, BC_C, BC_D) 단위로 배열될 수 있고, 각 블록들(BC_A, BC_B, BC_C, BC_D)은 소정 간격 이격되어 배치될 수 있다.

본 발명의 제2 실시예에 따른 유기발광 표시장치는, 기판(SUB) 상에 배치된 우회 라인(BL)들을 더 포함한다. 우회 라인(BL)들은 대응하는 신호 라인(APL)에 연결된다. 신호 라인(APL)은, 적어도 일 영역에서, 적어도 하나의 AP 트랜지스터(APT)를 사이에 두고 전단 및 후단에 각각 위치한 제1 노드 및 제2 노드를 포함할 수 있고, 우회 라인(BL)의 일단 및 타단은 각각 제1 노드 및 제2 노드에 연결될 수 있다.

좀 더 구체적으로, 우회 라인(BL)들은 제1 우회 라인(BL1), 제2 우회 라인(BL2), 제3 우회 라인(BL3), 제4 우회 라인(BL4) 중 적어도 하나 이상을 포함할 수 있다. 이하에서는, 설명의 편의를 위해, 제1 우회 라인(BL1), 제2 우회 라인(BL2), 제3 우회 라인(BL3), 제4 우회 라인(BL4) 모두를 포함하는 경우를 예로 들어 설명한다.

제1 우회 라인(BL1)의 일단 및 타단은 각각 제1 신호 라인(APL1)의 서로 다른 위치에 연결될 수 있다. 제2 우회 라인(BL2)의 일단 및 타단은 각각 제2 신호 라인(APL2)의 서로 다른 위치에 연결될 수 있다. 제3 우회 라인(BL3)의 일단 및 타단은 각각 제3 신호 라인(APL3)의 서로 다른 위치에 연결될 수 있다.

우회 라인(BL)은 대응하는 신호 라인(APL)의 서로 다른 위치를 연결하여, 신호 라인(APL)에 걸리는 로드 편차를 보상한다. 즉, 우회 라인(BL)은 신호 라인(APL)의 서로 다른 부분에 연결되어 병렬 루프를 구성하기 때문에, 신호 라인(APL)의 로드 편차를 보상할 수 있다.

이에 따라, 본 발명의 제2 실시예는 AP 신호 라인(APL)의 위치에 따른 로드 편차를 보상할 수 있기 때문에, AP 신호 라인(APL)에 연결되어 동일한 검사 신호를 공급받는 서브 픽셀들의 색감이 균일하지 못하고 상이하게 되는 색감차 불량을 저감할 수 있다. 본 발명의 제2 실시예는, 신규한 AP 검사 구조를 적용함으로써 검사 공정 중 오 검출을 최소화할 수 있기 때문에, 공정 수율을 개선할 수 있는 이점을 갖는다.

우회 라인(BL)들은 복수 영역에 배치될 수 있다. 예를 들어, 신호 라인(APL)은 적어도 하나 이상의 AP 트랜지스터(APT) 블록(BC_A, BC_B, BC_C, BC_D)을 사이에 두고 전단 및 후단에 각각 위치한 제1 노드 및 제2 노드를 포함할 수 있고, 우회 라인(BL)은 제1 노드와 제2 노드를 연결할 수 있다. 이 경우, 블록(BC_A, BC_B, BC_C, BC_D)들 간 로드 편차가 최소화될 수 있기 때문에, 블록 단위로 색감차 불량이 발생하는 문제를 방지할 수 있다.

<제3 실시예>

도 12는 본 발명의 제3 실시예에 따른 것으로, 도 4의 AR 영역을 확대 도시한 도면이다. 도 13은 AP 신호 라인들과 AP 트랜지스터들의 연결 관계를 개략적으로 보여주는 회로도이다. 제3 실시예를 설명함에 있어서, 제1 및 제2 실시예와 실질적으로 공통적인 구성에 대한 설명은 생략할 수 있다.

도 12 및 도 13을 참조하면, 본 발명의 제4 실시예에 따른 표시장치는, 제1 및 제2 실시예가 조합된 구조를 가질 수 있다. 즉, 도시된 바와 같이, 본 발명의 제3 실시예에 따른 유기발광 표시장치는, 보조 패드(PA)들, 보조 신호 라인(SLA)들, 및 우회 라인(BL)들이 조합된 구조를 가질 수 있다.

이에 따라, 본 발명의 제3 실시예는 AP 신호 라인(APL)의 위치에 따른 로드 편차를 보상할 수 있기 때문에, AP 신호 라인(APL)에 연결되어 동일한 검사 신호를 공급받는 서브 픽셀들의 색감이 균일하지 못하고 상이하게 되는 색감차 불량을 저감할 수 있다. 본 발명의 제2 실시예는, 신규한 AP 검사 구조를 적용함으로써 검사 공정 중 오 검출을 최소화할 수 있기 때문에, 공정 수율을 개선할 수 있는 이점을 갖는다.

<적용예>

도 14는 본 발명의 적용예에 따른, 표시장치를 나타낸 평면도이다. 도 15는 도 14를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 16은 도 14를 Ⅱ-Ⅱ'로 절취한 단면도이다. 이하에서는, 도 14를 참조하여, 제3 실시예에 기재된 구조의 적층 관계를 구체적으로 설명한다. 이하 설명하는 적용 예는 일 예시에 따른 것으로 본 발명의 적층 구조가 이에 한정되는 것은 아님에 주의하여야 한다.

도 5와 함께 도 14를 참조하면, 본 발명의 적용예 따른 표시장치는 기판(SUB)의 비표시영역(NDA) 상에 배치된, AP 신호 라인(APL1, APL2, APL3)들, AP 트랜지스터(T1, T2, T3)들, AP 링크 라인(LL1, LL2, LL3)들, 우회 라인(BL1. BL2, BL3), 및 보조 신호 라인(SLA)들을 포함한다.

도면에서, 도면 부호 “L1”은 도 5의 반도체층(ACT)과 동일 층에 위치한 레이어를 의미하고, 도면 부호 “L2”는 도 5의 게이트 전극(GA)과 동일 층에 위치한 레이어를 의미하며, 도면 부호 “L3”은 도 5의 소스/드레인 전극(SE, DE)과 동일 층에 위치한 레이어를 의미한다. 도면 부호 “CNT”는 절연층을 관통하여 형성되는 콘택홀 부분을 나타낸 것이다.

AP 트래지스터(T1, T2, T3)는 도 5에 도시된 트랜지스터(TFT)와 실질적으로 동일한 구조를 가질 수 있다. 즉, AP 트랜지스터(T1, T2, T3) 반도체층(ACT), 게이트 전극(GA), 소스/드레인 전극(SE, DE)을 포함할 수 있다.

AP 신호 라인(APL1, APL2, APL3)들은 제1 방향(예를 들어, x축 방향)으로 연장되며, 소정 간격 이격되어 배치된다. AP 신호 라인(APL1, APL2, APL3)들은 기판 상에 순차적으로 적층된 제1 버퍼층(BUF1), 제2 버퍼층(BUF2), 게이트 절연막(GI) 상에서, 게이트 전극(GA)과 동일층에 배치될 수 있다.

AP 신호 라인(APL1, APL2, APL3)은 적어도 하나의 AP 트랜지스터(T1, T2, T3)를 사이에 두고, 전단에 배치된 제1 노드와 후단에 배치된 제2 노드를 포함한다. 도시된 바와 같이, 제1 노드와 제2 노드는 적어도 하나의 AP 트랜지스터 블록(BC_A, BC_B, BC_C, BC_D)을 사이에 두고 AP 트랜지스터 블록(BC_A, BC_B, BC_C, BC_D)의 전단 및 후단에 배치될 수 있다. 또한, AP 신호 라인(APL1, APL2, APL3)은 적어도 일 영역에서 AP 트랜지스터(T1, T2, T3)들 사이에 위치하는 제3 노드를 포함한다. 도시된 바와 같이, 제3 노드는 적어도 일 영역에서, 이웃하는 AP 트랜지스터 블록들(BC_A, BC_B, BC_C, BC_D) 사이에 위치할 수 있다.

도 15를 더 참조하면, 우회 라인(BL1, BL2, BL3)은 대응하는 신호 라인(APL1, APL2, APL3)의 서로 다른 부분에 연결된다. 구체적으로, 우회 라인(BL1, BL2, BL3)은, 적어도 하나의 절연층을 사이에 두고, 서로 다른 층에 배치된 제1 부분(BLP1), 제2 부분(BLP2)을 포함한다. 제1 부분(BLP1)은 제1 방향과 교차하는 제2 방향(예를 들어, y축 방향)으로 연장된다. 제1 부분(BLP1)은 다른 신호 라인과의 쇼트를 방지하기 위해, 소스/드레인 전극(SE, DE)과 동일층에 배치될 수 있다. 제1 부분(BLP1)은 AP 신호 라인(APL1, APL2, APL3)의 제1 노드에 연결되는 제1-1 부분(BLP1-1)과, 제2 노드에 연결되는 제1-2 부분(BLP1-2)을 포함한다.

제2 부분(BLP2)은 제1 방향으로 AP 신호 라인(APL1, APL2, APL3)과 나란하게 연장될 수 있다. 제2 부분(BLP2)은 제1-1 부분(BLP1-1)과 제1-2 부분(BLP1-2)을 전기적으로 연결하며, 게이트 전극(GA)과 동일층에 배치될 수 있다.

예를 들어, 제1-1 부분(BLP1-1)의 일단은, 층간 절연막(ILD)을 관통하는 제1 콘택홀(CH1)을 통해 제1 신호 라인(APL1)의 제1 노드에 연결된다. 제1-1 부분(BLP1-1)의 타단은, 층간 절연막(ILD)을 관통하는 제2 콘택홀(CH2)을 통해 제2 부분(BLP2)의 일단에 연결된다. 제2 부분(BLP2)의 타단은, 층간 절연막(ILD)을 관통하는 제3 콘택홀(CH3)을 통해 제1-2 부분(BLP1-2)의 일단에 연결된다. 제1-2 부분(BLP1-2)의 타단은 층간 절연막(ILD)을 관통하는 제4 콘택홀(CH4)을 통해 제1 신호 라인(APL1)의 제2 노드에 연결된다.

이에 따라, 신호 라인(APL1, APL2, APL3)과 우회 라인(BL1, BL2, BL3)을 연결하는 신호 패스가 형성될 수 있다.

도 16을 더 참조하면, 보조 신호 라인(SLA1, SLA2, SLA3)들은 대응하는 신호 라인(APL1, APL2, APL3)에 연결된다. 보조 신호 라인(SLA1, SLA2, SLA3)은 제2 방향으로 연장되며, 소스/드레인 전극(SE, DE)과 동일 층에 배치될 수 있다. 예를 들어, 보조 신호 라인(SLA1)은 층간 절연막(ILD)을 관통하는 제5 콘택홀(CH5)을 통해 제1 신호 라인(APL1)에 연결될 수 있다.

이에 따라, 신호 라인(APL1, APL2, APL3)과 보조 신호 라인(SLA1, SLA2, SLA3)을 연결하는 신호 패스가 형성될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.

SUB : 기판 DA : 표시 영역
NDA : 비표시 영역 APP1 : 제1 패드
APP2 : 제2 패드 APL : AP 신호 라인
APT : AP 트랜지스터 LL : AP 링크 라인
PA : 보조 패드 SLA : 보조 신호 라인
BL : 우회 라인

Claims

서브 픽셀이 배열된 표시 영역 및 상기 표시 영역의 외측에 정의되며 AP 검사 구조들이 배열된 비표시 영역을 갖는 기판을 포함하고,
상기 서브 픽셀은 소스, 드레인, 게이트 전극을 포함하는 구동 트랜지스터를 포함하고,
상기 AP 검사 구조는,
기 설정된 신호가 인가되는 제1 AP 패드들;
상기 제1 AP 패드에 연결되는 AP 신호 라인들;
상기 AP 신호 라인들에 연결되는 AP 트랜지스터들;
상기 기 설정된 신호가 인가되는 AP 보조 패드들; 및
상기 AP 보조 패드들에 연결되는 AP 보조 신호 라인들을 포함하고,
상기 AP 신호 라인들은 상기 구동 트랜지스터의 상기 게이트 전극과 동일 층에 배치되고,
상기 AP 보조 신호 라인들은 상기 구동 트랜지스터의 상기 소스 및 드레인 전극과 동일 층에 배치되며,
상기 AP 신호 라인들 중 적어도 하나는,
적어도 일 영역에서, 이웃하는 상기 AP 트랜지스터들 사이에 위치하는 노드를 포함하고,
상기 AP 보조 신호 라인은,
상기 노드에 연결되는, 표시장치.
제 1 항에 있어서,
상기 제1 AP 패드들은,
제1 데이터 신호가 인가되는 제1-1 신호 패드, 제2 데이터 신호가 인가되는 제1-2 신호 패드, 제3 데이터 신호가 인가되는 제1-3 신호 패드, 스위치 제어 신호가 인가되는 제1-4 신호 패드를 포함하고,
상기 AP 신호 라인들은,
상기 제1-1 신호 패드에 연결된 제1 신호 라인, 상기 제1-2 신호 패드에 연결된 제2 신호 라인, 상기 제1-3 신호 패드에 연결된 제3 신호 라인, 상기 제1-4 신호 패드에 연결된 제4 신호 라인을 포함하며,
상기 AP 트랜지스터들은,
일 방향을 따라, 순차적으로 교번하여 배열되는, 상기 제1 신호 라인에 연결된 제3n-2(n은 1 이상의 자연수) 트랜지스터, 상기 제2 신호 라인에 연결된 제3n-1 트랜지스터, 상기 제3 신호 라인에 연결된 제3n 트랜지스터를 포함하는, 표시장치.
제 2 항에 있어서,
상기 AP 검사 구조는,
상기 AP 트랜지스터들과 상기 서브 픽셀들을 연결하는 AP 링크 라인들을 더 포함하고,
상기 AP 링크 라인들은,
일 방향을 따라, 순차적으로 교번하여 배열되는, 상기 제3n-2 트랜지스터에 연결된 제3n-2 링크 라인, 상기 제3n-1 트랜지스터에 연결된 제3n-1 링크 라인, 상기 제3n 트랜지스터에 연결된 제3n 링크 라인을 포함하며,
상기 제3n-2 트랜지스터는,
상기 스위치 제어 신호에 응답하여, 상기 제1 신호 라인을 통해 인가받은 상기 제1 데이터 신호를 제3n-2 링크 라인에 공급하고,
상기 제3n-1 트랜지스터는,
상기 스위치 제어 신호에 응답하여, 상기 제2 신호 라인을 통해 인가받은 상기 제2 데이터 신호를 제3n-1 링크 라인에 공급하며,
상기 제3n 트랜지스터는,
상기 스위치 제어 신호에 응답하여, 상기 제3 신호 라인을 통해 인가받은 제3 데이터 신호를 제3n 링크 라인에 공급하는, 표시장치.
제 1 항에 있어서,
상기 AP 트랜지스터들은,
m(m은 2 이상의 자연수)개의 AP 트랜지스터들로 구성된 블록 단위로 배열되며,
상기 노드는,
이웃하는 상기 블록들 사이에 위치하는, 표시장치.
제 1 항에 있어서,
상기 AP 검사 구조는,
상기 AP 신호 라인들 중 적어도 하나에 연결되는 적어도 하나의 우회 라인을 더 포함하고,
상기 우회 라인의 일단 및 타단은,
상기 AP 신호 라인의 서로 다른 위치에 연결되는, 표시장치.
제 5 항에 있어서,
상기 AP 신호 라인은,
적어도 일 영역에서, 적어도 하나의 상기 AP 트랜지스터를 사이에 두고, 전단 및 후단에 위치한 제1 노드 및 제2 노드를 포함하고,
상기 우회 라인의 일단 및 타단은,
각각 상기 제1 노드 및 상기 제2 노드에 연결되는, 표시장치.
제 6 항에 있어서,
상기 AP 트랜지스터들은,
m(m은 2 이상의 자연수)개의 AP 트랜지스터들로 구성된 블록 단위로 배열되며,
상기 제1 노드 및 제2 노드는,
상기 적어도 하나의 블록들의 전단 및 후단에 위치하는, 표시장치.
제 3 항에 있어서,
상기 AP 검사 구조는,
상기 기 설정된 신호가 인가되는 제2 AP 패드들을 더 포함하고,
상기 제2 AP 패드들은,
상기 제1 데이터 신호가 인가되며 상기 제1 신호 라인에 연결되는 제2-1 신호 패드, 상기 제2 데이터 신호가 인가되며 상기 제2 신호 라인에 연결되는 제2-2 신호 패드, 상기 제3 데이터 신호가 인가되며 상기 제3 신호 라인에 연결되는 제2-3 신호 패드, 상기 스위치 제어 신호가 인가되며 상기 제4 신호 라인에 연결되는 제2-4 신호 패드를 포함하는, 표시장치.
서브 픽셀이 배열된 표시 영역 및 상기 표시 영역의 외측에 정의되며 AP 검사 구조들이 배열된 비표시 영역을 갖는 기판을 포함하고,
상기 서브 픽셀은 소스, 드레인, 게이트 전극을 포함하는 구동 트랜지스터를 포함하고,
상기 AP 검사 구조는,
기 설정된 신호가 인가되는 제1 AP 패드들;
상기 제1 AP 패드에 연결되는 AP 신호 라인들;
상기 AP 신호 라인들에 연결되는 AP 트랜지스터들; 및
상기 AP 신호 라인들 중 적어도 하나에 연결되는 적어도 하나의 우회 라인을 포함하고,
상기 AP 신호 라인들은 상기 구동 트랜지스터의 상기 게이트 전극과 동일 층에 배치되고,
AP 보조 신호 라인들은 상기 구동 트랜지스터의 상기 소스 및 드레인 전극과 동일 층에 배치되며,
상기 우회 라인의 일단 및 타단은,
상기 AP 신호 라인의 서로 다른 위치에 연결되는, 표시장치.
제 9 항에 있어서,
상기 제1 AP 패드들은,
제1 데이터 신호가 인가되는 제1-1 신호 패드, 제2 데이터 신호가 인가되는 제1-2 신호 패드, 제3 데이터 신호가 인가되는 제1-3 신호 패드, 스위치 제어 신호가 인가되는 제1-4 신호 패드를 포함하고,
상기 AP 신호 라인들은,
상기 제1-1 신호 패드에 연결된 제1 신호 라인, 상기 제1-2 신호 패드에 연결된 제2 신호 라인, 상기 제1-3 신호 패드에 연결된 제3 신호 라인, 상기 제1-4 신호 패드에 연결된 제4 신호 라인을 포함하며,
상기 AP 트랜지스터들은,
일 방향을 따라, 순차적으로 교번하여 배열되는, 상기 제1 신호 라인에 연결된 제3n-2(n은 1 이상의 자연수) 트랜지스터, 상기 제2 신호 라인에 연결된 제3n-1 트랜지스터, 상기 제3 신호 라인에 연결된 제3n 트랜지스터를 포함하는, 표시장치.
제 10 항에 있어서,
상기 AP 검사 구조는,
상기 AP 트랜지스터들과 상기 서브 픽셀들을 연결하는 AP 링크 라인들을 더 포함하고,
상기 AP 링크 라인들은,
일 방향을 따라, 순차적으로 교번하여 배열되는, 상기 제3n-2 트랜지스터에 연결된 제3n-2 링크 라인, 상기 제3n-1 트랜지스터에 연결된 제3n-1 링크 라인, 상기 제3n 트랜지스터에 연결된 제3n 링크 라인을 포함하며,
상기 제3n-2 트랜지스터는,
상기 스위치 제어 신호에 응답하여, 상기 제1 신호 라인을 통해 인가받은 상기 제1 데이터 신호를 제3n-2 링크 라인에 공급하고,
상기 제3n-1 트랜지스터는,
상기 스위치 제어 신호에 응답하여, 상기 제2 신호 라인을 통해 인가받은 상기 제2 데이터 신호를 제3n-1 링크 라인에 공급하며,
상기 제3n 트랜지스터는,
상기 스위치 제어 신호에 응답하여, 상기 제3 신호 라인을 통해 인가받은 제3 데이터 신호를 제3n 링크 라인에 공급하는, 표시장치.
제 9 항에 있어서,
상기 AP 신호 라인들 중 적어도 하나는,
적어도 일 영역에서, 적어도 하나의 상기 AP 트랜지스터를 사이에 두고, 전단 및 후단에 위치한 제1 노드 및 제2 노드를 포함하고,
상기 우회 라인의 일단 및 타단은,
각각 상기 제1 노드 및 상기 제2 노드에 연결되는, 표시장치.
제 12 항에 있어서,
상기 AP 트랜지스터들은,
m(m은 2 이상의 자연수)개의 AP 트랜지스터들로 구성된 블록 단위로 배열되며,
상기 제1 노드 및 제2 노드는,
상기 적어도 하나의 블록들의 전단 및 후단에 위치하는, 표시장치.
제 9 항에 있어서,
상기 AP 검사 구조는,
상기 기 설정된 신호가 인가되는 AP 보조 패드들; 및
상기 AP 보조 패드들에 연결되는 AP 보조 신호 라인들을 더 포함하고,
상기 AP 신호 라인들 중 적어도 하나는,
적어도 일 영역에서, 이웃하는 AP 트랜지스터들 사이에 위치하는 제3 노드를 포함하고,
상기 AP 보조 신호 라인은,
상기 제3 노드에 연결되는, 표시장치.
제 14 항에 있어서,
상기 AP 트랜지스터들은,
m(m은 2 이상의 자연수)개의 AP 트랜지스터들로 구성된 블록 단위로 배열되며,
상기 제3 노드는,
이웃하는 상기 블록들 사이에 위치하는, 표시장치.
제 11 항에 있어서,
상기 AP 검사 구조는,
상기 기 설정된 신호가 인가되는 제2 AP 패드들을 더 포함하고,
상기 제2 AP 패드들은,
상기 제1 데이터 신호가 인가되며 상기 제1 신호 라인에 연결되는 제2-1 신호 패드, 상기 제2 데이터 신호가 인가되며 상기 제2 신호 라인에 연결되는 제2-2 신호 패드, 상기 제3 데이터 신호가 인가되며 상기 제3 신호 라인에 연결되는 제2-3 신호 패드, 상기 스위치 제어 신호가 인가되며 상기 제4 신호 라인에 연결되는 제2-4 신호 패드를 포함하는, 표시장치.