KR102579500B1 - 반도체 금속 디칼코제나이드의 단층 막, 그것을 만드는 방법, 및 그것의 사용 - Google Patents

반도체 금속 디칼코제나이드의 단층 막, 그것을 만드는 방법, 및 그것의 사용 Download PDF

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Abstract

금속-칼코제나이드의 적어도 하나의 단층 (예를 들어, 1 내지 10개의 단층)을 포함하는 기질 상에 배치된 금속-칼코제나이드 막. 막은 막으로 커버된 기질의 80% 이상에 걸쳐 연속적일 수 있다 (예를 들어, 구조적으로 및/또는 전기적으로 연속적이다). 막은 칼코제나이드 전구체의 농도에 비해 낮은 금속 전구체 농도에 기초한 방법에 의해 만들어질 수 있다. 방법은 낮은 물 농도에서 수행될 수 있다. 막은 디바이스 (예를 들어, 전기적 디바이스)에서 사용될 수 있다.

Description

반도체 금속 디칼코제나이드의 단층 막, 그것을 만드는 방법, 및 그것의 사용{MONOLAYER FILMS OF SEMICONDUCTING METAL DICHALCOGENIDES, METHODS OF MAKING SAME, AND USES OF SAME}
관련 출원에 대한 교차 참조
본 출원은 2015년 4월 16일에 출원된 미국 가특허 출원 번호 62/148,387에 대한 우선권을 주장하며, 이것의 발명은 본원에 참고로 포함된다.
연방 정부가 후원하는 연구에 관한 진술
본 발명은 공군 과학 연구소(Air Force Office of Scientific Research)에 의해 수여된 계약 번호 FA2386-13-1-4118 및 FA9550-11-1-0033 및 미국 국립 과학 재단(National Science Foundation) 하에 수여된 계약 번호 DMR-1120296 및 ECS-0335765 하에 정부의 지원으로 만들어졌다. 정부는 본 발명에서 일부 권한을 갖는다.
본 발명의 분야
본 발명은 일반적으로 금속-칼코제나이드 막에 관한 것이다. 더 자세하게는, 본 발명은 반도체 금속-칼코제나이드 막에 관한 것이다.
반도체형 박막의 대규모 성장은 현대의 전자 공학 및 광전자 공학의 기반이 된다. 전통적인 반도체 (예를 들어, Si 및 GaAs)에게는 어려운 한계인, 막 두께를 원자 크기, 나노미터 이하의 길이 스케일의 극한 한계로 감소시키는 것은 초박 및 플렉시블 전자공학, 광전 변환 공학(photovoltaics) 및 디스플레이 기술에서의 적용에 많은 이점을 가져올 것이다. 이를 위해서, 안정한 3원자 두께의 단층 (단분자층) (ML)을 형성할 수 있는 전이 금속 디칼코제나이드 (TMD)는 높은 전기적 담체 이동성을 가진 반도체형 재료를 제공하고, 절연 기판 상에서 그것들의 대규모 성장은 막 전달 없이 기술적으로 적절한 스케일로 원자적으로 얇은 고성능 트랜지스터 및 광검출기의 배치 성형(batch fabrication)을 가능하게 할 것이다. 이에 더하여, 그것들의 독특한 전자 띠 구조는 이러한 디바이스의 기능성을 향상시킬 새로운 방법을 제공하며, 큰 엑시톤 효과, 밴드갭(bandgap) 조절, 간접적 직접적(indirect-to-direct) 밴드갭 전이, 압전기(piezoelectricity) 및 밸리트로닉스(valleytronics)를 포함한다. 하지만, 공간적 동질성 및 높은 전기적 성능을 가진 ML TMD 막의 대규모 성장은 미해결 과제로 남아있다.
대규모 ML TMD에 대한 기존의 성장 방법은 지금까지 제한된 공간적 균일성 및 전기적 성능을 가진 재료들을 생산해왔다. 예를 들어, 금속 또는 금속 화합물의 황화는 단지 평균 층 수에 대한 제어를 제공하며, 단층, 다중층 및 제로 성장(no-growth) 영역의 공간적-비균질 혼합물을 생성한다. 고체상 전구체 (예를 들어 MoO3 , MoCl5, 또는 WO3) 기반의 화학 증착 (CVD)이 대규모에 대하여 더 양호한 두께 제어를 입증하는 한편, 선택된 구역에서 소수의 디바이스로부터 종종 보고되는, 결과로 얻은 재료의 전기적 성능은 공간적으로 균일한 높은 담체 이동성을 보여주지 못했다.
한 양태에서, 본 발명은 금속-칼코제나이드 막 (본원에서 금속-디칼코제나이드 막으로도 불림)을 제공한다. 막은 하나 이상의 금속 및/또는 하나 이상의 칼코제나이드를 가질 수 있다. 막은 기판 상에 배치된 (즉, 기판과 접촉된) 금속-칼코제나이드의 하나 이상의 단층을 포함한다. 막은 바람직한 공간적 균일성 및/또는 전기적 성능을 나타낸다. 막은 결정형이다. 막은 1 내지 10개의 금속-칼코제나이드 단층을 포함한다.
한 양태에서, 본 발명은 금속-칼코제나이드 막을 만드는 방법을 제공한다. 방법은 칼코제나이드 전구체의 농도에 비해 낮은 금속 전구체 농도를 기반으로 한다. 방법은 층간(layer-by-layer) 성장 방식을 기반으로 한다. 한 구체예에서, 막은 본 발명의 방법에 의해 형성된다.
한 구체예에서, 기판 상에서 금속-칼코제나이드 막을 만드는 방법은 금속-칼코제나이드 막이 기판 상에서 형성되도록 반응기에서 금속 전구체, 칼코제나이드 전구체, 환원성 기체 (예를 들어, 수소 기체), 및 기판을 접촉시키는 단계를 포함한다. 전구체는 반응기에서 낮은 기압에서 및 기체상으로 존재한다. 막은 전구체의 승화에 의해 형성되지 않는다.
한 양태에서, 본 발명은 본 발명의 금속-칼코제나이드 막의 사용을 제공한다. 막은 다양한 디바이스에서 사용될 수 있다. 한 구체예에서, 디바이스 (예를 들어, 전자 디바이스)는 본 발명의 하나 이상의 금속-칼코제나이드 막을 포함한다. 막은, 예를 들어, 트랜지스터, P-N 접합, 논리 회로(logic circuit), 아날로그 회로(analog circuit)에서 사용될 수 있다. 디바이스의 예는 투명한 기판 상의 레이져, 광-다이오드, 광학 변조기, 압전 디바이스, 기억 디바이스, 및 박막 트랜지스터를 포함하지만, 이에 제한되지 않는다. 막은 디바이스의 기능성을 제공할 수 있다. 예를 들어, 막은 디바이스, 제한되는 것은 아니지만, 예를 들어, 레이져, 광-다이오드, 광학 변조기, 압전 디바이스, 기억 디바이스, 및 박막 트랜지스터의 트랜지스터, P-N 접합, 논리 회로, 및 아날로그 회로에서 사용될 수 있다. 한 구체예에서, 광섬유는 본 발명의 하나 이상의 금속-칼코제나이드 막을 포함한다. 예를 들어, 광섬유는 광학 변조기에서 사용될 수 있다.
본 발명의 특징 및 목적의 더 충분한 이해를 위해서, 첨부한 도면과 함께 하기 더 상세한 설명에 대한 참조가 이루어져야 한다.
도 1. 웨이퍼(Wafer) 스케일 ML TMD 막. a-b, 각각의 원자 구조에 대한 개략도와 함께 4인치 용융 실리카 기판에서 성장한 ML MoS2 (a) 및 WS2 (b) 막의 사진. 좌반면은 비교를 위해 맨 용융 실리카 기판을 나타낸다. c, 4인치 SiO2/Si 웨이퍼 상의 패턴이 있는 ML MoS2 막의 사진 (짙은 구역은 MoS2로 커버된다). d, 1.6 내지 2.7 eV의 광자 에너지 범위에서 MOCVD 성장 ML MoS2 및 WS2 막의 광학적 흡수 스펙트럼. e, 애즈-그로운(as-grown) ML MoS2 및 WS2의 라만(Raman) 스펙트럼, 규소 피크 강도로 표준화됨. f, 애즈-그로운 ML MoS2 및 WS2의 표준화된 광 발광 (PL) 스펙트럼. 피크 위치는 박리형 샘플에서 보이는 것과 일치하며, 다이아몬드로 표시되고, d-f와 같다. g, 2-μm-크기의 구멍이 있는 SiN TEM 그리드에 걸쳐 현탁된 ML MoS2 멤브레인(membrane)의 SEM 이미지 및 PL 이미지 (하단 삽도, 1.9 eV에서) (상단 삽도에서는 현탁된 막의 개략도). 기준 자, 10 μm. h-i, 웨이퍼 스케일 패턴이 있는 막으로부터 촬영된, SiO2 상에서 패턴이 있는 ML MoS2 및 WS2 각각의 광학상 (맨 기판 영역으로 표준화됨) 및 PL 이미지 (삽도, MoS2에 대하여 1.9 eV 및 WS2에 대하여 2.0 eV에서). 기준 자, 10 μm.
도 2. 연속적 ML MoS2 막의 MOCVD 성장. a, 발명자들의 MOCVD 성장 설정의 개략도. 전구체는 개개의 질량 유량 제어기 (MFC)를 사용하여 성장 설정으로 도입된다. 짙은 회색 = Mo 또는 W 원자, 밝은 회색 = S, 흰색 = 카르보닐 또는 에틸 리간드. b, 다른 성장 시점에서 MOCVD-성장 MoS2의 광학상, t 0 은 전체 ML 커버리지(coverage)에 대한 최적의 성장 시간이다. 기준 자, 10 μm. c, 성장 시간의 함수로서 ML (θ1L) 및 다중층 영역 (θ≥2L)에 대한 커버리지 비율. d, 왼쪽에서 오른쪽으로 수소 유량에 따른 ML MoS2의 입도 변화; 5 sccm (SEM 이미지에 나타남), 20 sccm (SEM) 및 200 sccm (TEM). e, 연속적 ML MoS2 막을 나타내는 위색 DF-TEM 이미지. 기준 자, 1 μm. f, ML MoS2 막에서 측면-스티치된(laterally-stitched) 입계의 ADF-STEM 이미지, 빨간 점 및 노란 점은 각각 Mo 및 S 원자를 나타낸다. 기준 자, 1 nm.
도 3. ML TMD FET의 전기적 특성화 및 배치 성형. a, 다른 L, 채널 길이로 측정된 ML MoS2 FET의 게이트 의존성 시트 전도도(Gate-dependent sheet conductance; σ□) (명확성을 위해 바닥에서부터 이동하는 곡선). 삽도: 디바이스의 광학상, 기준 자 10 μm. b, 무작위로 추출된 위치에서 성형된 다섯 개의 MoS2 FET로부터 다른 L로 측정된 전계 효과 이동도 (Field effect mobility; μFE). CVD-성장 및 박리형 샘플에 대한 선행 결과의 데이터가 비교를 위해 나타난다 (별표는 그것들의 중간값을 나타낸다). c, 도 3a의 디바이스, 및 박리형 샘플에 대한 선행 보고로부터 측정된 μFE의 온도 의존성, 둘 다 포논 한정 고유 수송(phonon limited intrinsic transport)을 나타낸다. d, 듀얼-게이트 ML MoS2 FET에 대한 탑 게이트 (VTG) 의존성 σ□ (상부 삽도에서 나타난 디바이스). 하부 삽도: 전류 포화 및 옴 전극 접촉을 나타내는 VTG-의존성 ISD-VSD 곡선. 기준 자, 10 μm. e, μFE = 18 cm2/Vs를 나타내는 ML WS2 FET의 게이트 의존성 σ□. 삽도: 전류 포화 및 옴 전극 접촉을 나타내는 VTG-의존성 ISD-VSD 곡선. f, (왼쪽) 4인치 SiO2/Si 웨이퍼 상에서 배치 성형된 8,100개의 MoS2 FET 디바이스. f1, 100개의 디바이스를 함유하는 하나의 정사각형의 확대 이미지. f2, f3, 게이트 바이어스(bias) VBG= 50V 및 -50V 각각에서 σ□의 해당 색 지도, f2에서 검은색 블록은 단지 비-전도성 디바이스만을 나타낸다. g, 106의 중간 온-오프(on-off) 비율 및 높은 온-상태 전도성을 나타내는 100개의 듀얼-게이트 FET의 온(on)- 및 오프(off)- 상태 σ□의 막대 그래프. c를 제외한 모든 측정은 실온에서 수행되었다.
도 4. MoS2/SiO2 구조의 다중 적층. a, ML-MoS2/SiO2의 단일, 이중 및 삼중 적층의 개략도 (왼쪽) 및 광학상 (오른쪽). b, 단일, 이중 및 삼중 적층 각각에 대한 광학적 흡수 스펙트럼 (표준화된 스펙트럼이 삽도에 나타남). c, 교차 MOCVD 성장, 포토리소그래피(photolithography)를 이용한 디바이스 성형, 및 SiO2 증착을 사용하는 MoS2 디바이스/SiO2 적층의 성형에 대한 개략도. 더 상세한 설명을 위해 본문 참조. d, 제1 (하단) 및 제2 (상단) 층에 대한 MoS2 FET 어레이의 위색 SEM 이미지 (삽도에서 나타난 한 쌍의 디바이스의 확대 이미지), 기준 자 50 μm). e, 제1 및 제2 층 각각에 대한 두 개의 주변 디바이스로부터 측정된 ISD - VSD 곡선, 둘 다 n-타입 전도도 스위칭(switching)을 나타낸다.
도 5. 해당 용융 실리카 웨이퍼 상에 표시된 다른 위치에서 얻은 MoS2 (a) 및 WS2 (b) 각각에 대한 라만 스펙트럼.
도 6. 발명자들의 방법에 의해 성장한 MoS2 (밝은 회색) 및 벌크 MoS2 단일 결정 (회색)에 대한 Mo 3d 3/2, 5/2 및 S 2s 상태의 XPS 스펙트럼, 여기에서 피크 위치 및 FWHM은 거의 동일하다. b, 발명자들의 방법에 의해 성장한 MoS2 (밝은 회색), 용제 세척 후 맨 SiO2/Si 기판 (회색) 및 벌크 단일 결정 (짙은 회색)에 대한 C 1s, 세 개의 샘플은 모두 C 1s의 유사한 피크 구역을 나타내며, 이는 발명자들의 막이 MOCVD 공정 후에 유의한 잔류 탄소를 함유하지 않는다는 것을 의미한다 (명확성을 위해 바닥에서부터 이동하는 곡선).
도 7. 다른 성장 시간에 MOCVD-성장 MoS2의 광학적 반사, PL, SEM 이미지, t0은 전체 ML 커버리지에 대한 최적의 성장 시간이다.
도 8. MoS2 막의 성장 (단계 I) 및 재성장 (단계 II)의 개략도 및 해당하는 광학적 반사, PL, DF-TEM 이미지.
도 9. 온도에 따른 Mo(CO)x 및 CxHyS에 대한 잔류 기체 신호의 표준화된 강도. 각각의 점은 온도에 해당하며, 도면에서 표시된 바와 같다.
도 10. 성장 파라미터에 따른 MOCVD-성장 MoS2의 형태 변화. 입도를 분명하게 나타내기 위해서, 발명자들은 의도적으로 부분적으로 커버된 MoS2를 성장시켰다. a, 입도의 염 (건조제) 의존성. b, 입도의 DES 유속 의존성. c, 높은 Mo 증기 농도 환경, 여기에서 단층, 다중층 및 제로 성장 영역의 혼합물이 존재한다.
도 11. 8 cm 떨어진 두 위치에서 성장한 MoS2의 위색 DF-TEM 이미지, 여기에서 동일한 입도 및 핵 생성 밀도는 전체 성장 구역에 걸쳐 균질한 핵 생성을 제안한다. 기준 자, 100 nm.
도 12. a, 광역 ML MoS2로부터 측정된 전자 회절 강도 (삽도에서 나타난 회절 지도)의 극도표(polar plot) (삽도), MoS2 결정 배향의 균일한 각의 분포를 나타낸다. 그것은 세 개의 동등한 각도 도메인의 회절 강도를 평균함으로써 생성되며, 각각 120도에 걸쳐 있다. b, 도 2e에서 나타난 ML MoS2 샘플에서 발견된 모든 입계로부터 측정된 입상간 회전각의 막대 그래프, 바람직한 입상간 경사각이 없음을 제안한다. 이에 대하여, 모든 MoS2 입자에 대한 결정 배향은 처음에 다른 대물렌즈 어퍼쳐(aperture) 위치와 함께 촬영된 5개의 DF-TEM 이미지로부터 얻어졌다 (각각은 각각 0°, 12°, 24°, 36° 및 48°에서 중심에 있다). 대물렌즈 어퍼쳐 위치 θ에서 촬영된 각각의 DF-TEM 이미지에서, 발명자들은 θ (더 밝은 영역에 대하여; 정렬된 Mo 부격자로부터) 또는 θ - 60° (덜 밝은 영역에 대하여; 정렬된 S 부격자로부터)의 결정 배향을 배정한다. 입상간 회전각은 이 배정 및 -60° 내지 60°의 범위 (± 6°오차가 있음)를 사용하여 추출되었다.
도 13. a, ML MoS2 막에서 측면-스티치된 입계의 ADF-STEM 이미지. 나노미터 이하의 구멍이 전자 빔 방사선 손상으로부터 발생하고, 흐린 부분은 전달 공정 중에 발생한 표면 오염이다. b, ML MoS2 막의 고품질 ADF-STEM 이미지 및 c, 강도의 해당 선 프로파일. 이미지 강도는 대략 Zγ에 비례하며, 여기에서 Z는 원자 번호이고, 1.3 < γ <2.
도 14. 최대 3.3 mm로 구별된 4개의 다중 전극 ML MoS2 FET (도 3a 삽도에서 나타난 바와 같은 기하학적 구조)의 게이트 의존성 σ□.
도 15. a, 다른 채널 길이로 입도 3 μm의 MoS2로부터 측정된 전달 곡선. b, (a)로부터 추출된 다른 채널 길이의 전계 효과 이동도 (μFE). c, 다른 채널 길이로 입도 3 μm의 MoS2 막으로부터 측정된 μFE의 온도 의존성, 이것은 도 3c에서 나타난 바와 같은 의존성을 나타낸다.
도 16. 4개의 추가적인 ML WS2 FET의 게이트 의존성 2-말단 σ□, 이것들 중에서 추출된 이동도는 각각 14.3, 14.1, 11.6 및 10.9 cm2/Vs이다.
도 17. 각각 입도 0.4, 1.0 및 2.6 μm을 가진 MoS2 FET의 역치 전압의 막대 그래프.
도 18. 도 3g의 디바이스로부터 취해진 MoS2 FET의 전계 효과 이동도에 대한 통계 자료.
도 19. 다중 적층된 디바이스 구조에서 제1 및 제2 층의 ML MoS2 FET에 대한 게이트 의존성 σ□. 제1 및 제2 층 디바이스에 대한 총 게이트 산화물 (SiO2) 두께는 각각 285 nm 및 785 nm였다.
도 20. a-c, 각각 Al2O3, SiN 및 HfO2 커버된 Si 상에서 성장한 MoS2에 대한 라만 스펙트럼은 각각 Si를 커버한다. d-e, 각각 Al2O3/Si 및 HfO2/Si 상의 ML MoS2 FET에 대한 σ□-VBG 곡선. Al2O3 및 HfO2에 대하여 측정된 유전율(dielectric constant)은 각각 6.0 및 15.5이다. 이 MoS2 막은 어떠한 추가의 최적화 없이, 방법에서 기술된 바와 같은, SiO2 기판에 대하여 개발된 같은 조건 하에서 성장하였다.
도 21. a, 디바이스의 전기적 성능에 대하여 진공 및 어닐링(annealing)에서 측정의 효과 (진공 및 어닐링은 MoS2 디바이스를 n-도프한다(dope)). b, HfO2 캡슐화 전 및 후에 주위에 있는 같은 디바이스의 전달 특성 (캡슐화는 MoS2를 n-도프한다).
본 발명은 기판 상에서 금속-칼코제나이드의 하나 이상의 단층을 포함하는 금속-칼코제나이드 막을 제공한다. 또한 막을 만들고 막을 사용하는 방법이 제공된다.
절연 SiO2 기판에서 직접 성장하고, 전체 막에 걸쳐 바람직한 공간적 동질성을 가진, 예를 들어, ML 몰리브덴 이황화물 (MoS2) 및 텅스텐 이황화물 (WS2)의 고이동도, 4인치 웨이퍼-스케일 막이 개시된다. 막은 새로운 금속-유기 화학 증착 (MOCVD) 기술을 사용하여 성장하였고, 위치 또는 채널-길이 의존성이 거의 없이, MoS2에 대하여 실온에서 30 cm2/Vs 및 90K에서 114 cm2/Vs의 전자 이동도를 포함하는, 바람직한 전기적 성능을 나타낸다. 이 막을 사용하여, 고성능 ML MoS2 전계 효과 트랜지스터 (FET)의 웨이퍼-스케일 배치 성형이 3차원 전기회로에 대한 수직으로-적층된 트랜지스터 디바이스의 다단 성형 및 99% 디바이스 수율로 입증되었다. 이 작업은 원자적으로 얇은 집적 회로의 구체화에 대한 중요한 단계를 나타낸다.
한 양태에서, 본 발명은 금속-칼코제나이드 막을 제공한다. 막은 또한 금속-디칼코제나이드 막으로도 불릴 수 있다. 막은 하나 이상의 금속 및/또는 하나 이상의 칼코제나이드를 가질 수 있다. 금속은 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Nb, Mo, W, 또는 이것들의 조합이다. 예를 들어, 막은 크롬-, 티타늄-, 몰리브덴-, 또는 텅스텐-칼코제나이드 (예를 들어, 황화물, 셀렌화물, 텔루르화물, 또는 이것들의 조합) 막이다. 막은 기판 상에 배치된 (즉, 기판과 접촉된) 금속-칼코제나이드의 하나 이상의 단층을 포함한다. 막은 바람직한 공간적 균일성 및/또는 전기적 성능을 나타낸다. 막은 본원에서 개시된 방법에 의해 만들어질 수 있다. 따라서, 예를 들어, 막은 본원에서 개시된 방법에 의해 만들어진다.
막은 결정형이다. 막은 1 내지 10개의 금속-칼코제나이드 단층을 포함한다. 다양한 구체예에서, 막은 1, 2, 3, 4, 5, 6, 7, 8, 9, 10개의 단층을 포함한다. 막은, 예를 들어, 100 nm 내지 100 마이크론의 입도를 가지며, 그 사이의 모든 nm 값 및 범위를 포함한다. 입자는 입계에서 측면으로 연결된다. 입계 저항이 거의 관찰될 수 없거나 전혀 관찰될 수 없다. 입계 저항은 업계에 공지되어 있는 방법에 의해 측정될 수 있다. 예를 들어, 예의 입계 저항은 투과 전자 현미경 이미징에 의해 확인되는, 입계에 걸친 전자 디바이스의 성형, 및 총전도도의 측정에 의해 평가된다.
막은 광범위한 면적 및 형태 지수들을 가질 수 있다. 막의 면적 및 형태 지수는 적용 및/또는 성형 반응기를 기반으로 한다. 예를 들어, 별개의 (즉, 비연속적) 기판 상에 배치된 막은 100 평방 마이크론 내지 약 50,700 평방 센티미터의 면적을 갖는다 (254 cm 직경 원형 기판). 막은 정각형(conformal)이다. 막은 연속적일 수도 있다. 한 구체예에서, 기판은 4 인치 직경 기판이다.
막은 실질적으로 모든 기판 (예를 들어, 막으로 코팅되는 것이 요구되는 기판의 일부(들))에 걸쳐 적어도 단층 두께의 막을 제공한다. 예를 들어, 막은 막으로 커버된 기판의 80% 이상, 90% 이상, 95% 이상, 99% 이상에 걸쳐 적어도 단층 두께를 제공한다. 또 다른 예에서, 막은 막으로 커버된 기판의 100%에 걸쳐 단층 두께이다. 한 구체예에서, 막은 막으로 커버된 기판의 80% 이상, 90% 이상, 95% 이상, 99% 이상에 걸쳐 1 내지 10개의 단층 두께 막을 제공한다. 또 다른 구체예에서, 막은 막으로 커버된 기판의 100%에 걸쳐 1 내지 10개의 단층 두께이다. 다양한 구체예에서, 단층 또는 단층들은 막으로 커버된 기판의 80% 이상, 90% 이상, 95% 이상, 99% 이상에 걸쳐 구조적으로 및/또는 전기적으로 연속적이다. 예를 들어, 성장 시간에 따라, 막 커버리지 (θ=1은 단층이다)는 0 < θ ≤ 1에서 변할 수 있고 (예를 들어, 도 2b 및 c에서 나타난 바와 같음) 필름 커버리지 θ = 1일 때 결함이 관찰되지 않는다 (예를 들어, 결함 수준은 장비 해상도 하에서, 예를 들어, XPS (예를 들어, 도 6) 및 STEM (도 2F)에 따른다).
막은 바람직한 특징을 갖는다. 예를 들어, 막은 바람직한 수준의 결함 (예를 들어, 10 ppm 미만)을 갖는다. 결함의 예는 입계 및 원자 공공(atom vacancy)을 포함한다. 예를 들어, 막은 바람직한 이동도 (예를 들어, 실온에서 적어도 50 cm2V-1s-1 및 90 K에서 적어도 130 cm2V-1s- 1)를 갖는다.
다양한 기판이 사용될 수 있다. 기판은 평면 또는 비-평면일 수도 있다. 기판은 결정형 또는 무정형일 수도 있다. 기판은 섬유일 수도 있다. 기판은 연속적일 수도 있다 (즉, 롤).
적합한 기판의 예는 규소 (예를 들어, 천연 산화 규소 층 또는 이산화 규소 층 (예를 들어, PECVD 또는 증발된 이산화 규소 층을 가짐)), 석영, 용융 실리카, 운모, 질화 규소, 질화 붕소, 알루미나, 및 하프니아를 포함한다. 적합한 기판은 상업적으로 이용 가능하거나 업계에 공지되어 있는 방법에 의해 성형될 수 있다.
한 양태에서, 본 발명은 금속-칼코제나이드 막을 만드는 방법을 제공한다. 방법은 칼코제나이드 전구체의 농도에 비해 낮은 금속 전구체 농도에 기초한다. 방법은 층간 성장 방식에 기초한다. 한 구체예에서, 막은 본 발명의 방법에 의해 형성된다.
한 구체예에서, 기판 상에서 금속-칼코제나이드 막을 만드는 방법은 금속-칼코제나이드 막이 기판 상에서 형성되도록 반응기에서 금속 전구체, 칼코제나이드 전구체, 환원성 기체 (예를 들어, 수소 기체), 및 기판을 접촉시키는 단계를 포함한다. 전구체는 반응기에서 낮은 기압에서 및 기체상으로 존재한다. 막은 전구체의 승화에 의해 형성되지 않는다.
금속 전구체는 막 형성을 위한 금속의 공급원을 제공한다. 적합한 금속 전구체의 예는 금속 카르보닐 화합물을 포함한다. 적합한 Mo 전구체의 예는 Mo(CO)6, C22H22Mo2O6, C16H10Mo2O6, C10H10Cl2Mo, C11H8MoO4, 및 이것들의 조합을 포함한다. 적합한 W 전구체의 예는 W(CO)6, C18H26I2W, (C4H9NH)2W(C4H9N)2, ((CH3)3CN)2W(N(CH3)2)2, ((CH3)3CN)2W(N(CH3)2)2, C10H10Cl2W, C10H12W,(C5H4CH(CH3)2)2WH2, C8H6O3W, C12H12O4W, (NH3)3W(CO), 및 이것들의 조합을 포함한다. 적합한 금속 전구체의 예는 상기 언급된 금속 전구체를 포함하는데 금속은 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Nb, 또는 이것들의 조합이다.
칼코제나이드 전구체는 막 형성을 위한 칼코제나이드의 공급원 (예를 들어, 황화물, 셀렌화물, 또는 텔루르화물)을 제공한다. 한 구체예에서, 칼코제나이드 전구체는 다음 구조 중 하나를 갖는다:
(CxHy)zS, (CxHy)zSe, 또는 (CxHy)zTe, 여기에서 1 ≤ x ≤ 10, 1 ≤ y ≤ 20, 0 < z ≤ 2이고, x 및 y는 정수이며, z는 정수 또는 정수의 분수이다.
적합한 칼코제나이드 전구체의 예는 알킬 칼코제나이드 전구체 (예를 들어, 디알킬황화물 전구체, 디알킬셀렌화물 전구체, 및 디알킬텔루르화물 전구체)를 포함한다. 예를 들어, 전구체 상의 알킬 기는 메틸 기 및 에틸 기로부터 개별적으로 선택된다. 적합한 전구체의 예는 디메틸황화물, 디메틸셀렌화물, 디메틸텔루르화물, 디에틸황화물, 디에틸셀렌화물, 디에틸텔루르화물, 메틸에틸황화물, 메틸에틸셀렌화물, 및 메틸에틸텔루르화물을 포함한다.
금속 전구체 및 칼코제나이드 전구체의 추가적인 예는 다음을 포함한다:
Eg (eV) 금속 전구체 칼코제나이드 전구체
MoS2 1.8 ~ 1.9 Mo(CO)6 (C2H5)2S
WS2 1.9 ~ 2.0 W(CO)6 (C2H5)2S
MoSe2 1.5 ~ 1.6 Mo(CO)6 (C2H5)2Se, (CH3)2Se
WSe2 1.7 W(CO)6 (C2H5)2Se, (CH3)2Se
MoTe2 1.1 Mo(CO)6 (C2H5)2Te, (CH3)2Te
WTe2 1.1~1.2 W(CO)6 (C2H5)2Te, (CH3)2Te
CrS2 1.1 Cr(CO)6 (C2H5)2S
CrSe2 0.86 Cr(CO)6 (C2H5)2Se, (CH3)2Se
CrTe2 0.60 Cr(CO)6 (C2H5)2Te, (CH3)2Te
NiS2 0.51 Ni(C5H5)2 (C2H5)2S
TiS2 금속성 TiCl4, Ti[OCH(CH3)2]4 (C2H5)2S
TaS2 금속성 (CH3CH2O)5Ta (C2H5)2S
NbSe2 금속성 (CH3CH2O)5Nb (C2H5)2Se, (CH3)2Se
전구체는 담체 기체로 존재할 수 있다. 예를 들어, 담체 기체는 아르곤, 질소 또는 다른 비활성 기체이다. 어떠한 특정 이론에도 결부되지 않기를 바라면서, 아르곤의 사용은 바람직한 막 균일성을 제공한다.
금속 전구체는, 예를 들어, 1x10-6 Torr 내지 1x10-2 Torr에서 존재하며 (예를 들어, 반응기에서 존재하며), 그 사이의 모든 정수 Torr 값 및 범위를 포함한다. 칼코제나이드 전구체는 1x10-5 Torr 내지 1x10-1 Torr에서 존재하며, 그 사이의 모든 정수 Torr 값 및 범위를 포함한다. 금속 전구체: 칼코제나이드 전구체의 비는 1:10 내지 1:1000인 것이 바람직하며, 그 사이의 모든 정수 값 및 범위를 포함한다.
환원성 기체는, 예를 들어, 1x10-4 내지 10 Torr에서 존재하며, 그 사이의 모든 정수 Torr 값 및 범위를 포함한다. 적합한 환원성 기체의 예는 수소 기체를 포함한다.
성형 공정 중에 물의 존재는 막 형성 공정에 부정적인 영향을 미치는 것으로 간주된다. 따라서, 방법은 낮은 물 농도 (1x10-2 Torr 미만)에서 수행되는 것이 바람직하다. 한 구체예에서, 방법은 건조제의 존재시 수행된다. 예를 들어, 건조제는 방법이 수행되는 반응 챔버에 존재한다. 적합한 건조제의 예는 NaCl, KCl, 또는 NaBr을 포함한다.
막 형성 반응은 온도의 범위에서 수행된다. 예를 들어, 막 형성 반응은 300℃ 내지 700℃에서 수행되며, 그 사이의 모든 정수 ℃ 값 및 범위를 포함한다. 막 구조 (예를 들어, 입도, 형태, 및 층의 수)는 막 형성 반응이 수행되는 온도에 따라 달라질 수 있다. 전형적으로 더 높은 온도가 더 큰 입도 및 더 많은 층을 생성한다.
본원에서 개시된 다양한 구체예 및 실시예에서 기술된 방법의 단계는 본 발명의 금속-칼코제나이드 막을 만들기에 충분하다. 따라서, 한 구체예에서, 방법은 근본적으로 본원에서 개시된 방법의 단계의 조합으로 구성된다. 또 다른 구체예에서, 방법은 이러한 단계로 구성된다.
한 양태에서, 본 발명은 본 발명의 금속-칼코제나이드 막의 사용을 제공한다. 막은 다양한 디바이스에서 사용될 수 있다.
한 구체예에서, 디바이스 (예를 들어, 전자 디바이스)는 본 발명의 하나 이상의 금속-칼코제나이드 막을 포함한다. 막은, 예를 들어, 트랜지스터, P-N 접합, 논리 회로, 아날로그 회로에서 사용될 수 있다. 디바이스의 예는 투명한 기판 상의 레이져, 광-다이오드, 광학 변조기, 압전 디바이스, 기억 디바이스, 및 박막 트랜지스터를 포함하지만, 이에 제한되지 않는다. 막은 디바이스의 기능성을 제공할 수 있다. 예를 들어, 막은 디바이스, 제한되는 것은 아니지만, 예를 들어, 레이져, 광-다이오드, 광학 변조기, 압전 디바이스, 기억 디바이스, 및 박막 트랜지스터의 트랜지스터, P-N 접합, 논리 회로, 및 아날로그 회로에서 사용될 수 있다.
한 구체예에서, 광섬유는 본 발명의 금속-칼코제나이드 막을 포함한다. 예를 들어, 광섬유는 광학 변조기에서 사용될 수 있다.
하기 진술에서, 본 발명의 조성물, 방법, 및 디바이스의 다양한 예가 기술된다:
1. 기판 상에 배치된 금속-칼코제나이드 막으로서, 막은 금속-칼코제나이드의 적어도 하나의 (예를 들어, 하나의) 단층을 포함하는 금속-칼코제나이드 막.
2. 진술 1에 있어서, 금속은 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Nb, Mo, W, 또는 이것들의 조합인 금속-칼코제나이드 막.
3. 진술 1 또는 진술 2에 있어서, 칼코제나이드는 황화물, 셀렌화물, 텔루르화물, 또는 이것들의 조합인 금속-칼코제나이드 막.
4. 진술 1 내지 진술 3 중 어느 하나에 있어서, 막은 금속 칼코제나이드의 2 내지 10개의 단층을 포함하는 (또는 더 포함하는) 금속-칼코제나이드 막.
5. 진술 1 내지 진술 4 중 어느 하나에 있어서, 막은 연속적인 (예를 들어, 구조적으로 및/또는 전기적으로 연속적인) (예를 들어, 막으로 커버된 기판의 예를 들어, 80% 이상, 90% 이상, 95% 이상, 또는 100%에 걸쳐 연속적인) 금속-칼코제나이드 막.
6. 진술 1 내지 진술 5 중 어느 하나에 있어서, 기판은 섬유인 금속-칼코제나이드 막.
7. 진술 1 내지 진술 6 중 어느 하나에 있어서, 기판은 규소, 규소의 표면의 적어도 일부에 배치된 산화 규소 층 또는 이산화 규소 층을 갖는 규소, 석영, 용융 실리카, 운모, 질화 규소, 질화 붕소, 알루미나, 또는 하프니아인 금속-칼코제나이드 막.
8. 기판 상에서 금속-칼코제나이드 막을 만드는 방법으로서, 막은 진술 1 내지 진술 7 중 어느 하나의 금속-칼코제나이드의 1 내지 10개의 단층을 포함하며, 금속-칼코제나이드 막이 형성되도록 (예를 들어, 층간 성장에 의해, 예를 들어, 제1 단층 (예를 들어, 제1 단층이 막으로 커버된 기판의 약 80% 이상에 걸쳐 형성될 때까지 측면으로 연결된 입자를 포함하는 제1 단층) 및 이어서, 선택적으로 제2 단층을 형성함으로써 형성되도록) 반응기에서 금속 전구체, 칼코제나이드 전구체, 환원성 기체, 및 기판을 접촉시키는 단계를 포함하는데, 전구체는 기체상으로 존재하고 금속 전구체는 1x10-2 Torr 이하의 압력에서 존재하며 칼코제나이드 전구체는 1x10-1 Torr 이하의 압력에서 존재하는 방법.
9. 진술 8에 있어서, 접촉 단계는 건조제의 존재시 수행되는, 기판 상에서 금속-칼코제나이드 막을 만드는 방법.
10. 진술 8 또는 진술 9에 있어서, 접촉 단계는 1x10-2 Torr 미만의 물 농도에서 수행되는, 기판 상에서 금속-칼코제나이드 막을 만드는 방법.
11. 진술 1 내지 진술 8 중 어느 하나의 금속-칼코제나이드 막 또는 진술 8 내지 진술 10 중 어느 하나의 방법에 의해 만들어진 금속-칼코제나이드 막을 포함하는 디바이스.
12. 진술 11에 있어서, 디바이스는 전자 디바이스인, 금속-칼코제나이드 막을 포함하는 디바이스.
13. 진술 11 또는 진술 12에 있어서, 디바이스는 레이져, 광-다이오드, 광학 변조기, 압전 디바이스, 기억 디바이스, 또는 박막 트랜지스터인, 금속-칼코제나이드 막을 포함하는 디바이스.
14. 진술 12 또는 진술 13에 있어서, 디바이스는 트랜지스터, P-N 접합, 논리 회로, 및 아날로그 회로인, 금속-칼코제나이드 막을 포함하는 디바이스.
15. 진술 11 또는 진술 12에 있어서, 디바이스는 광섬유인, 금속-칼코제나이드 막을 포함하는 디바이스.
16. 기판 상에서 금속-칼코제나이드 막을 형성하는 방법으로서, 금속 전구체 및 칼코제나이드 전구체를 반응기로 제공하는 단계; 및 금속 전구체 및 칼코제나이드 전구체를 접촉시켜 기판 상에서 금속 칼코제나이드의 하나 이상의 단층을 가진 금속-칼코제나이드 막을 형성하는 단계를 포함하며, 기체상의 금속 전구체 및 칼코제나이드 전구체는 반응기로 제공되고, 제1 단층이 형성되도록 (예를 들어, 제1 단층의 입자는 제1 단층이 막으로 커버된 기판의 약 80% 이상에 걸쳐 형성될 때까지 측면으로 연결되도록) 금속 전구체 및 칼코제나이드 전구체의 분압이 제어되는, 방법.
17. 진술 16에 있어서, 제1 단층이 막으로 커버된 기판의 약 80% 이상에 형성된 후 제1 단층 상에 제2 단층을 형성하는 단계를 더 포함하는, 기판 상에서 금속-칼코제나이드 막을 형성하는 방법.
18. 진술 16 또는 진술 17에 있어서, 제1 단층이 막으로 커버된 기판의 약 95% 이상에 형성된 후 제2 단층이 제1 단층 상에 형성되는, 기판 상에서 금속-칼코제나이드 막을 형성하는 방법.
19. 진술 16 내지 진술 18 중 어느 하나에 있어서, 제1 단층은 연속적인 방법.
20. 진술 16 내지 진술 19 중 어느 하나에 있어서, 제1 단층은 약 100 평방 마이크론 이상의 면적을 갖는 방법.
21. 진술 16 내지 진술 20 중 어느 하나에 있어서, 금속 전구체는 칼코제나이드 전구체의 농도보다 더 낮은 농도를 갖는 방법.
22. 진술 16 내지 진술 21 중 어느 하나에 있어서, 환원성 기체를 반응기로 제공하는 단계를 더 포함하는 방법.
23. 진술 16 내지 진술 22 중 어느 하나에 있어서, 반응기의 물 농도는 건조제를 사용하여 제어되는 방법.
24. 진술 8 내지 진술 10 또는 진술 16 내지 진술 23 중 어느 하나의 방법을 포함하는, 디바이스 제조 방법.
25. 진술 8 내지 진술 10 또는 진술 16 내지 진술 23 중 어느 하나의 방법을 포함하는, 디바이스 제조 방법으로서, 장치는 진술 11 내지 진술 15 중 어느 하나의 디바이스인 방법.
하기 실시예는 본 발명을 예시하기 위해 제공된다. 그것들을 어떤 방식으로도 제한하려는 의도는 아니다.
실시예 1
이 실시예는 본 발명의 막의 성형 및 특성화를 기술한다.
4인치 웨이퍼 스케일에서 산화 규소 상에서 MoS2 및 WS2의 반도체형 ML 막의 성장을 기술하며, 바람직한 전기적 성능 및 구조적 연속성 둘 다는 전체 막에 걸쳐 균일하게 유지된다. 도 1은 연속적 TMD ML 막을 나타내고 그것들의 웨이퍼-스케일 동질성 및 고유한 광학적 성질을 나타낸다. 투명한 4인치 용융 실리카 웨이퍼 상에서 성장한 MoS2 (도 1a; 녹황색) 및 WS2 (도 1b; 노란색) 막의 사진은 TMD 성장 영역 (우반면)이 전체 기판에 걸쳐 균일하고 맨 실리카 기판 (좌반면)과 분명하게 구별 가능하다는 것을 나타낸다. 발명자들의 막으로부터 측정된 광학적 흡수, 광 발광 (PL), 및 라만 스펙트럼은 각각 ML MoS2 및 WS2 특유의 특징을 나타낸다 (도 1d-f). 이 모든 측정된 스펙트럼은, 발명자들의 막 내부의 측정 위치에 상관없이, 박리형 ML 샘플에서와 같은 피크 위치 (다이아몬드로 표시됨)를 갖는다 (도 5). 발명자들의 ML MoS2 막으로부터 취해진 X선 광전자 스펙트럼 (XPS)은 낮은 수준의 결함을 가진 벌크 단일 결정과 거의 동일한 특징을 나타내며, 발명자들의 MoS2 막의 정확한 화학적 조성 및 고품질을 더 확인한다 (도 6).
도 1c는 4인치 SiO2/Si 웨이퍼 상에서 성장한 MoS2 막의 사진을 나타낸다. 3 μm 구멍의 어레이로 MoS2 커버된 정사각형 (어두운 부분, 6 mm 너비)을 형성하기 위해 표준 포토리소그래피 및 산소 플라스마 에칭(etching)을 사용하여 ML 막을 패터닝한다. 확대, 표준화된 광학적 반사 이미지 (도 1h)는 전체 MoS2 커버된 영역에 대하여 균질한 반사 대비(reflection contrast)를 나타내며, 어디에도 갭(gap)이 없는 ML 성장을 확인한다. 이에 더하여, 도 1g는 발명자들의 MOCVD-성장 막을 구멍이 있는 SiN 그리드로 전달함으로써 성형된 완전히 현탁된 ML MoS2 멤브레인 (직경이 2 μm)의 어레이의 주사형 전자 현미경 (scanning electron microscope; SEM) 이미지를 나타낸다. 그것의 높은 성형 수율 (> 99.5%)은 막의 기계적 강도 및 연속성을 제안한다. 이 막들의 광역 PL 이미지 (삽도, 도 1g 및 1h)는 강력하고, 공간적으로 균일한 PL 신호를 나타내며, 그것들이 연속적 ML MoS2이고, 패터닝 또는 전달 후에도 그것의 고품질이 유지된다는 것을 더 확인한다. 유사하게 성장하고 패터닝된 ML WS2 막의 광학적 반사 및 PL 이미지에서 같은 공간적 균일성이 보였다 (도 1i). 동시에, 도 1의 데이터는 MoS2 및 WS2 막이 연속적인 ML이며, 고유한 광학적 성질을 가진 전체 4인치 성장 기판에 걸쳐 공간적으로 균일하다는 것을 확인한다. 아래에서, 주된 예로서 MoS2를 사용하여, 이 MOCVD-성장 막의 성장 (도 2) 및 훌륭한 전기적 성질 (도 3)이 논의된다.
도 2a는 발명자들의 MOCVD 성장을 계략적으로 설명하는데, 모두 담체 기체로서 Ar에서 희석된 Mo(CO)6, W(CO)6, (C2H5)2S, 및 H2의 기체상 전구체가 사용된다. 각 반응물의 농도는 각 반응물 (X)의 분압 (PX)을 조절함으로써 전체 성장 시간 동안 정확하게 제어될 수 있다. 따라서 설정은 ML의 면적 커버리지를 최대화하고 핵 생성 밀도 및 입상간 스티칭(stitching)을 제어함으로써 막 구조를 조작하는데 바람직한 환경을 제공한다. 도 2는 결과를 요약한다.
먼저, MoS2 막은 층간 성장 방식으로 성장하며, 이것은 대규모에 걸쳐 균일한 층 제어에 중요하다. 도 2c는 다른 성장 시점에서 광학상 (도 2b)과 함께 SiO2/Si 상에서 성장한 발명자들의 MoS2로부터 측정된 ML (θ1L) 및 다중층 (θ≥2L; 대부분 이중층) 영역의 면적 커버리지를 플롯팅한다. 그것은 SiO2 표면 상에서 초기 핵 생성 (t = 0.5 t 0 ), 그 이후 최대 ML 커버리지 근처에서 ML 성장 (0.8 t 0 ) 및 최대 ML 커버리지에서 ML 성장 (t 0 )에 이어서, 주로 입계에서 핵 생성 (1.2 t 0 ) 및 이중층 성장 (2 t 0 )을 나타낸다. 중요하게, 제1 층이 형성되는 동안 (t < t 0 일 때 θ≥2L ~ 0) 제2 층의 핵 생성이 관찰되지 않았으며, 전체 ML 커버리지 근처에서 (θ1L ~ 1) 최적의 성장 시간 t 0 을 생성한다. 다른 성장 시간 후 촬영된 추가적인 PL 및 전자 현미경 이미지는 엣지 부착(edge attachment)이 핵 생성 이후 ML 성장에 대한 주요 메커니즘이고 주변 ML 입자들이 t = t 0 에서 향상된 PL을 가진 틸트(tilt) 입계에 의해 균일하게 연결된다는 것을 제안한다 (도 7, 도 8 참조). 표준 박막 성장 모델은 이 성장 방식이 성장 종의 특정 증착 속도 아래에서 효과적이라는 것을 제안하며, 이것보다 위에서는 더 두꺼운 섬(island)을 형성하는 다른 방식을 제안한다. 실제로, MoS2 막의 층간 성장은 낮은 분압 (도 2b 및 2c에서 PMo ~ 10-4 Torr)의 Mo 증기 (Mo(CO)6의 열 분해에 의해 생성됨; 도 9 참조)가 과도한 (C2H5)2S의 존재 하에 적용될 때만 관찰되었다. 그에 반해, 더 높은 PMo에서의 성장은 더 이상 층간 성장 방식으로 되지 않으며, 대신에 ML, 다중층, 및 제로 성장 영역의 혼합물을 동시에 생성한다 (도 10). 큰 기판에 걸친 균일한 ML 성장을 위해서, 따라서 전체 성장 영역에 걸쳐 및 시간이 흐름에 따라 낮은 PMo를 일정하게 유지하는 것이 중요하며, 발명자들의 MOCVD 설정에 의해 제공된 주요 기술 능력이다 (다중인치 규모에 걸친 공간적으로 균질한 ML 핵 생성에 대하여 도 11 참조).
두 번째로, 평균 입도 및 입상간 연결을 포함하는 발명자들의 MoS2 막의 입자 구조는 H2, (C2H5)2S, 뿐만 아니라 잔류 물의 농도에 민감하게 의존한다. 대표적인 예로서, 도 2d는 H2의 두 개의 주요 효과를 나타내며, 이것들의 존재는 MOCVD 성장 중에 생성되는 탄소 종을 제거하는데 필요하다: (i) 평균 입도는 수백 nm에서 10 μm 이상으로 증가시키며 H2 흐름을 감소시키고, (ii) 더 높은 H2 흐름 하에 성장한 MoS2 입자 (도 2d, 우측 이미지)는 주변 입자와 병합되지 않으면서 대부분 완벽한 삼각형 모양을 가지며, H2 흐름이 더 적어지면서 사라지는 추세이다 (좌측 및 중간 이미지). 이 관찰은 앞서 보고된 바와 같이 (C2H5)2S의 H2 유도성 침착 (가수소분해(hydrogenolysis)로 인한 핵 생성의 증가), 및 MoS2의 에칭 (입상간 연결 방지)과 일치한다 ((C2H5)2S 및 물의 효과에 대한 추가의 논의를 위해, 도 10 참조). 큰 입도 및 고품질 입상간 스티칭을 가진 연속적 ML MoS2를 성장시키기 위해서, 발명자들은 따라서 H2 및 (C2H5)2S의 최적의 양을 흘리고 성장 환경의 수분을 제거한다.
도 2e 및 2f에서 나타난 암시야(darkfield) 투과 전자 현미경 (DF-TEM) 및 환상 암시야 스캐닝 TEM (ADF-STEM) 이미지는 상기 조건들 하에서 나노미터 및 원자 길이 스케일로 성장한 발명자들의 MoS2 막의 구조적 연속성을 확인한다. DF-TEM 이미지는 가시적 갭이 없는 한편, 0.5% 미만의 이중층 면적을 가진, 연속적 다결정 ML 막을 나타낸다. DF-TEM 및 전자 회절 데이터의 추가의 분석 (도 12 참조)은 입계에 대하여 바람직한 입상간 경사각이 없는 결정 배향의 균일한 각 분포를 확인한다. ADF-STEM 데이터 (도 2f, 도 13에서 더 많은 이미지가 나타남)는 인접한 입자들이 선행 보고에서 나타난 유사한 구조와의 고품질 측면 연결에 의해 연결될 가능성이 큰 것을 더 확인한다. 도 1에서 나타난 MoS2 막, 뿐만 아니라 도 3 및 도 4에서 그것들의 전기적 성질에 대하여 하기 연구된 것들이 성장하여, ~ 1 μm의 평균 입도를 생성한다 (도 2b 및 2e 참조). 놀랍게도, PW ~ 10-4 Torr와 거의 동일한 성장 파라미터는 도 1b 및 1i에서 나타난 바와 같이 ML WS2 막을 생성하며, 유사한 t 0 을 가진 WS2에 대하여 같은 층간 성장을 나타낸다.
발명자들의 ML MoS2 막의 전기적 성질은 두 개의 중요한 특징을 나타낸다: 대규모에 걸친 공간적 균일성 및 박리형 샘플에서 보이는 것과 유사한 훌륭한 수송 성질. 도 3 및 도 4에서 (도 3c를 제외하고) 발명자들의 모든 전기적 측정은 실온에서 수행되었다. 도 3a는 먼저 4-프로브 측정 (채널 길이 (L) = 34 μm인 점을 제외하고)을 위해 다중 전극을 가진 ML MoS2 FET로부터 측정된 시트 전도도 (σ□) 대 백게이트(backgate) 전압 (VBG) 곡선 (삽도에서 나타난 광학상)을 나타낸다. 그것은 1.6 내지 34 μm의 범위의 다른 L에 대한 여러 곡선 (명확성을 위해 바닥에서부터 이동하는 곡선)을 포함하며, 이것들 모두는 거의 동일한 행동을 나타내는데, n-형 전도도, 담체 농도 (VBG = 0 V에서 ~ 4X1012 cm-2), 및 높은 전계 효과 이동도 (μFE)를 포함한다. 도 3b는 이러한 다섯 개의 디바이스로부터 측정되고, 무작위로 추출된 위치에서 성형되고 단일 칩 상에서 최대 3.3 mm로 구별된 μFE를 더 플롯팅한다. 모든 디바이스는 유사하게 균일한 σ□-VBG 곡선을 가진 L 및 디바이스 위치에 상관없이 30 cm2/Vs 근처의 유사한 μFE를 나타내며 (도 14에서 나타남), 마이크로미터에서 밀리미터까지의 범위의 길이 스케일에서 MoS2 막의 전기적 성질의 공간적 동질성을 제안한다.
디바이스의 μFE의 분포는 두 개의 선행 보고의 다수의 디바이스의 결과와 비교되며, 각각은 박리형 또는 CVD 성장 MoS2 샘플의 개개의 입자로부터 측정된다. 놀랍게도, 발명자들의 MOCVD 막으로부터 측정된 μFE는 박리형 샘플의 중간 μFE (별표로 표시됨)와 유사한 한편 (그리고 CVD 결과보다 몇 배 더 높다), 훨씬 더 좁은 분포를 나타낸다. 이에 더하여, 도 3a에서 같은 디바이스로부터 측정된 μFE의 온도 의존성 (도 3c)은 더 낮은 온도에서 더 높은 μFE (100K에서 92 cm2/Vs) 및 고유한, 포논 한정 전자 수송을 나타내며, 박리형 샘플에서 앞서 관찰된 행동과 유사하지만 (도 3c) 결함으로부터 더 강력한 효과를 가진 CVD 샘플로부터 관찰된 것들과는 다르다. 구체적으로, 발명자들의 데이터는 150 내지 300K의 μFE ~ T-γ 의존성의 특징을 나타내고, γ = 1.6이며, 유사한 온도 범위에서 이론에 의해 예측된 값 (1.69)과 가깝고 선행 실험의 결과 (0.6 내지 1.7의 범위의 평균 값)와 일치한다. 마지막으로, 도 3d는 개개의 탑-게이트 전극 (VTG)으로 성형된 고성능 MoS2를 나타낸다. 그것은 높은 온/오프 전도도 비율 (~ 106), 상대적으로 낮은 바이어스 VSD에서 전류 포화 (하단 삽도, 도 3d), 높은 전계 효과 이동도 (~ 29 cm2/Vs) 및 큰 트랜스컨덕턴스(transconductance) (~ 2 μS/μm)를 가지며, 이것들은 모두 보고된 최고의 결과와 비슷하다. 도 3a-3d에서 연구된 디바이스는, 비교를 위해 사용된 단일 입자 샘플을 가진 디바이스와 달리, 다결정 ML MoS2 막을 사용하여 무작위로 추출된 위치에서 성형되었다. 이에 더하여, 3 μm의 더 큰 평균 입도 (도 3의 1 μm 대신에)를 가진 별도의 ML MoS2 막으로부터 측정된 전기적 성질은 거의 동일한 특징을 나타내며, μFE의 채널 길이 독립성 및 T > 150K에서 포논 한정 수송 (도 15 참조; 90K에서 114 cm2/Vs만큼 높은 저온 이동도를 가짐)을 포함한다. 전적으로, 발명자들의 데이터는 평균 입도와 상관없이 발명자들의 MoS2 FET의 공간적 균일성 및 높은 전기적 성능을 확인하며, 발명자들의 막에서 입상간 경계가 전기적 수송 성질을 크게 저하시키지 않는다는 것을 제안한다. 이것은 낮은 수준의 결함을 가진 잘 스티치된 입상간 경계의 형성 때문일 가능성이 높으며, 설명은 앞서 논의된 또한 ADF-STEM (도 2f) 및 XPS 데이터 (도 6)에 의해 지지된다. 그러므로, 발명자들의 데이터는 발명자들의 최적화된 MOCVD 성장이 전기적으로 균질한 ML MoS2 막을 제공한다는 중요한 결론으로 이어진다. 더욱이, 발명자들은 ML WS2 막을 사용하여 성공적으로 60개의 FET를 성형하고 측정하였다. ML WS2의 성장이 조심스럽게 최적화되지 않더라도, 이 디바이스들은 실온에서 18 cm2/Vs 만큼 높은 μFE를 갖는 훌륭한 전기적 성질을 나타내며 (도 3e) 중간 μFE는 5 cm2/Vs에 가깝다. 이에 더하여, 도 3e에서 WS2 디바이스는 106의 높은 온/오프 비율 및 발명자들의 MoS2 디바이스에서와 같은 전류 포화 행동를 나타낸다 (삽도, 도 3e). (추가적인 ML WS2 FET 디바이스의 데이터에 대한 도 16).
발명자들의 MoS2 막의 구조적 및 전기적 균일성은 도 3f 및 3g에서 입증된 바와 같이 고성능 FET의 웨이퍼-스케일 배치 성형을 가능하게 한다. 도 3f는 글로벌 백게이트(global back gate)와 함께 8,100개의 MoS2 FET의 사진을 나타내며, 이것들은 표준 포토리소그래피 공정을 사용하여 4인치 SiO2/Si 웨이퍼 상에서 성형된다. 도 3f-2 (3f-3)는 디바이스의 확대된 광학상 (도 3f-1)과 함께 VBG = +50 V (-50 V)에서 하나의 사각형 영역에서 100개의 MoS2 FET로부터 측정된 σ□의 컬러-스케일 맵(colour-scale map)을 나타낸다. 99%의 거의 완벽한 디바이스 수율이 관찰되었으며, 발명자들이 특성화한 (인접한 영역의 데이터 포함) 200개의 FET 중에서 단지 두 개만이 전도하지 않는다. 데이터는 또한 발명자들의 모든 디바이스에 대하여 유사한 VBG 의존성 및 높은 온-상태 디바이스 전도도를 갖는 공간적으로 균일한 n-형 트랜지스터 작동을 확인한다 (VBG에 대하여 더 큰 σ□). 다른 평균 입도를 가진 ML MoS2 막을 사용하여 성형된 FET 디바이스의 유사하게 균일한 VBG 의존성이 또한 관찰되었으며, 역치 전압의 막대그래프로 특성화된 바와 같다 (도 17). 유사하게, 100개의 개별적으로 지시 가능한 이중 게이트 MoS2 FET (도 3d의 디바이스와 유사함)는 또 다른 웨이퍼 조각에서 성형되었다. 이러한 모든 FET로부터 수거된 온-상태 σ□ (VTG = 5 V; 중간 담체 농도 ~ 7X1012 cm-2) 및 오프-상태 σ□ (VTG = -5 V)의 막대그래프 (도 3g)는 각각 10-5 S보다 높고 10-11 S 근처의 강력한 피크를 나타내며, 높은 온-상태 σ□ (> 10 μS) 및 온-오프 비율 (~ 106)로 균일한 전도도 스위칭 행동을 확인한다. 이에 더하여, 이 배치-성형된 FET의 대부분은 높은 μFE를 나타낸다 (> 10 cm2/Vs, 도 18 참조).
도 1-3에서 제공된 데이터는 본 MOCVD 방법에 의해 성장한 웨이퍼-스케일 ML MoS2 막의 구조적 및 전기적 균일성을 확인한다. 이것은 막을 기술적으로 적절한 스케일로 배치 디바이스 성형 공정과 호환 가능하게 만든다. 더욱이, SiO2는 그것의 성장을 위해 기판을 제공하기 때문에, 성장 전에 SiO2를 침착시킴으로써 다양한 기판 상에서 고품질 ML 막을 생성할 수 있다. 이 다용성(versatility)은 비-통상적 기판, 예를 들어, 금속 및 내열성 플라스틱 바로 위에서 고성능 FET의 구현을 허용한다. 이에 더하여, TMD 막 성장, 디바이스 성형, 및 SiO2 침착을 반복함으로써 MoS2 디바이스의 다중층을 통합시킬 수 있으며, 이것은 새로운 3차원 회로를 가능하게 할 수 있다.
도 4에서, 이 가능성은 다중-적층된 ML MoS2 막 뿐만 아니라 다른 수직 수준에서 성형된 전자 디바이스를 생성함으로써 입증되었다. 도 4a는 각각 다른 수준에서 성장한 단일, 이중 또는 삼중 ML MoS2 막을 가진 3개의 기판의 개략도 및 사진을 나타낸다. 첫 번째 (하단) ML 막은 용융 실리카 기판 상에서 성장하는 한편 추가적인 층은 플라스마-향상된 CVD (PECVD)를 사용하여 앞서 성장한 MoS2 ML 상에 침착된 SiO2 (100 nm 두께) 상에서 성장하였다. 각 기판에 대하여 균일하게 유지되는 기판의 색은 층의 수가 증가함에 따라 더 어두워진다. 도 4b에서 나타난 그것들의 흡수 스펙트럼은 성장한 적층의 수로 표준화되는 경우, 측정된 모든 파장에서 거의 동일한 흡수를 제공하며 (삽도 참조), 이후의 산화물 침착 및 MoS2 성장 후 ML MoS2 막의 광학적 성질의 분해가 거의 없음을 제안한다.
도 4c는 발명자들의 다중-적층된 디바이스 성형 공정의 개략도를 나타낸다: (i) SiO2/Si 웨이퍼 상에서 제1 ML MoS2 성장, (ii) FET 성형, (iii) SiO2의 침착 (500nm의 두께), (iv) 제2 ML MoS2 성장 및 FET 성형. 도 4d의 위색 SEM 이미지는 이 공정을 사용하여 성공적으로 성형된 MoS2 FET의 어레이를 나타낸다.
두 개의 다른 수직 수준에 위치한 작동 중인 MoS2 FET를 포함하며, 이것의 전도도는 글로벌 백게이트와 동시에 조절될 수 있다. 측면으로 및 수직으로 서로 옆에 위치한 두 개의 인접한 FET (삽도 참조, 도 4d)로부터 측정된 ISD-VSD 곡선은 도 4e에서 나타난다. 2개의 디바이스 모두는 각각 2.5 μS (제1 층) 및 1.5 μS (제2 층)의 온-상태 σ□와 함께 VBG 의존적 전도도 변화를 나타낸다 (제2 층에 대하여 더 작은 변화를 인지한다). 뿐만 아니라, 두 개의 디바이스로부터 유사한 μFE 값 (11.5 cm2/Vs 및 8.8 cm2/Vs)이 측정되었다 (도 19). 두 개의 ML MoS2 막은 다르게 제조된 SiO2 기판 상에서 성장하였고 제1 층 디바이스는 제2 MoS2 성장을 포함하는, 추가적인 단계를 통과하였다. 따라서 도 4의 데이터는 통상적인 박막 침착 및 다중 적층과 본 MOCVD-성장 MoS2 막의 호환성을 확인하며, 이것은 TMD 기반의 3차원 디바이스 아키텍쳐(architecture)을 개발하는데 사용될 수 있다.
고이동도 ML TMD 막은 기술적으로 적절한 다중인치 웨이퍼 스케일로 FET, 광검출기 및 발광 다이오드로 구성된 TMD-기반 집적 회로의 배치 성형에 즉시 이용될 수 있다. 이에 더하여, MOCVD 성장이 특이적 전구체/기판 화학보다는 전구체 공급의 동역학에 의해 제어되기 때문에 (전자의 예는 Cu 대 Ni에 대한 다른 그라핀(graphene) 성장 방식일 것이다), 그것의 사용은 본원에서 보고된 TMD/기판 조합에 제한되지 않는다. 대신에, 그것은 대규모에 걸친 정확한 층 제어로, 다양한 TMD 재료, 반도체 (예를 들어 MoSe2, WTe2) 및 금속 (예를 들어 NbSe2, TaS2) 둘 다의 생산에 일반화될 수 있다. 실제로, 데이터는, 초기 입증으로서, 다양한 다른 기술적으로 중요한 기판 (Al2O3, SiN, HfO2) 상에서 SiO2에 대하여 개발된 같은 성장 조건으로 ML TMD 성장이 가능하다는 것을 나타낸다 (이 비최적화된 조건 하에 이 기판들에서 MoS2 성장 및 디바이스 성형에 대하여 도 20 참조). 그러므로, 다용성 MOCVD 성장은 단일 기판에서 다른 조성 및 전기적 성질을 가진 다수의, 고품질 ML TMD 막의 성장, 패터닝 및 집적에 대한 새로운 흥미로운 수단을 제공하며, 원자적으로 얇은 집적 회로의 미래의 개발을 가능하게 한다.
ML MoS2 및 WS2 막의 MOCVD 성장. 도 2a에서 예시된 바와 같이, ML MoS2 및 WS2의 합성을 4.3인치 (내경) 열벽 석영 관상로(hot-wall quartz tube furnace)에서 수행하였다. 실온 근처에서 높은 평형 증기압을 갖는 몰리브덴 헥사카르보닐 (MHC), 텅스텐 헥사카르보닐 (THC), 디에틸 황화물 (DES)을 각각 Mo, W, S에 대한 화학적 전구체로서 선택하였고, 기체상으로 화로에 도입하였다. H2 및 Ar을 별도의 라인을 사용하여 챔버로 주입한다. 발명자들의 MOCVD 성장에서 사용된 모든 전구체들은 잘 기록된 안전 프로토콜과 함께 상업적으로 이용 가능하다 (MHC: Sigma Aldrich 577766, THC: Sigma Aldrich 472956, DES: Sigma Aldrich 107247). 이 전구체들에 대한 안전 등급은 그것들을 퓸 후드(fume hood)의 내부에서 핸들링하는 것이 필요하다. (MHC, THC: 인체 유해성에 대한 NFPA 등급 4, DES: 인체 유해성에 대한 NFPA 등급 2). ML MoS2 및 WS2 막에 대한 최적의 성장 파라미터는 다음과 같다. 발명자들은 7.5 Torr의 전압력, 550 ℃의 성장 온도 및 26시간의 성장 시간 (t 0 )을 사용한다. 전구체의 유속은 MHC 또는 THC에 대하여 0.01 sccm, DES에 대하여 0.4 sccm, H2에 대하여 5 sccm, 및 Ar에 대하여 150 sccm이며, 이것들을 개개의 질량 유량 제어기 (MFC)로 조절하였다. MHC, THC 및 DES에 대하여 낮은 유속을 층간 성장 방식에 사용하였다. 긴 성장 시간 (t 0 ~ 26시간)은 충분한 ML 성장에 필요하며, 이 체제의 낮은 성장 속도 때문이다. NaCl을 건조제로서 화로의 상류 영역에 로딩하여 성장 챔버를 탈수시켰으며, 이것은 도 10에서 논의된 바와 같이 입도를 크게 증가시킨다. 발명자들은 주 성장 기판으로서 285 nm 두께 열 SiO2와 함께 4인치 용융 실리카 웨이퍼 또는 4인치 Si 웨이퍼를 사용한다. 또한 성장은 Al2O3, HfO2, 및 SiN 상에서 가능하다 (도 20 참조).
광학적 측정. 막 패터닝 : 포토리소그래피를 수행하여 MoS2 막 상에서 구멍-어레이(hole-array) 패턴을 만들었는데, PMMA A4의 희생층을 포토레지스트(photoresist) 전에 코팅하였다. O2 플라스마 (400 W, 300 s)를 사용하여 SiO2 표면으로부터 원치 않는 MoS2 및 희생 PMMA를 제거하였다. 이어서 칩을 3시간 동안 아세톤에 배치하여 포토레지스트 및 PMMA 잔류물을 완전히 제거하였다.
광학적 흡수: 흡수 측정을 주위 조건 하에서 Shimadzu UV-Vis-NIR Spectrometer로 수행하였다. 측정된 모든 샘플을 용융 실리카 기판 상에서 성장시켰고, 맨 용융 실리카 기판을 기준으로 사용하였다.
광 발광: 광 발광 (PL) 측정을 주위 조건 하에서 532 nm 여기 레이져로 수행하였다. 샘플의 PL 스펙트럼을 CCD 카메라가 장착된 이미징 분광기로 수집하였고, PL 이미지를 MoS2에 대하여 1.9eV 및 WS2에 대하여 2.0 eV에 해당하는 중심 파장으로 밴드 패스 필터(band pass filter)를 사용하여 직접 촬영하였다.
TEM 분석. 샘플 제조: SiO2/Si 기판 상에서 성장한 ML MoS2 막을 PMMA A2 또는 A4로 코팅하였고, 이어서 기판을 90 ℃에서 KOH 1M 용액에서 에칭하였다. 탈염수로 세 번 세척한 후, PMMA 지지된 MoS2 막을 TEM 그리드에 전달하였고, PMMA를 제거하기 위해 칩을 초고진공 (10-7 Torr) 또는 대기압에서 Ar (100 sccm) 및 H2 (100 sccm) 유속으로 350 ℃에서 3시간 동안 어닐링하였다.
DF- TEM : 전자 회절 패턴과 함께, DF-TEM 이미지를 FEI Tecnai T12 Spirit을 사용하여 촬영하였고, 80 keV에서 작동하였다. 각각의 암시야 이미지에 대한 획득 시간은 10초였다.
ADF-STEM: ADF-STEM 이미지를 60 keV에서 작동된 Nion Ultra STEM 100을 사용하여 촬영하였다. 주시각(convergence angle)은 30 mrad였고, 탐침 전류는 약 50 pA였다.
디바이스 성형. FET 성형을 위해, 285 nm SiO2/Si 상에서 애즈-그로운 ML TMD 막으로 시작하였고 표준 포토리소그래피 공정에 이어서, 0.5 nm Ti/75 nm Au의 e-빔 증발을 사용하여 먼저 소스 전극(source electrode) 및 드레인 전극(drain electrode)을 한정한다. Microposit Remover 1165를 사용하여 들어올린 후, 포토리소그래피 및 O2 플라스마 에칭을 사용하여 FET 디바이스에 대한 전도성 채널을 한정하고 에칭하였다. 탑게이트 성형을 위해, 30 nm HfO2를 유전체(dielectric material)로서 원자층 침착 (ALD)에 이어서, 탑-게이트 전극 성형을 위해 같은 전극 성형 공정을 사용하여 침착시킨다 (탑게이트 WS2 FET를 위해, 발명자들은 HfO2 ALD에 대한 시딩 층(seeding layer)으로서 1 nm Al2O3을 침착시킨다). 30 nm HfO2를 백게이티드(back gated) 디바이스의 상부에 침착시켰다. 이것은 발명자들의 디바이스의 담체 도핑(doping) 수준 및 전도도를 증가시키며, 주위 조건 하에서 재현 가능한 측정을 가능하게 한다 (도 21 참조). 나중에 e-빔 리소그래피를 사용하여 추가된 추가적인 전압 프로브 (도 3a에서 다섯 개의 얇은 전극, 삽도)를 제외하고, 도 3 및 4에서 나타난 모든 디바이스를 표준 포토리소그래피 기술을 사용하여 성형하였다. 전도성 채널의 크기 (W, 너비 및 L, 길이)는 다음과 같다: W 15 μm (도 3a-3c), W 9 μm, L 19 μm (도 3d 및 3g), W 7.7 μm, L 3.3 μm (도 3e), W 7.7 μm, L 5.3 μm (도 3f), W 15 μm, L 15 μm (도 4d 및 4e). 도 4에서 다중-적층된 디바이스의 성형을 위해, SiO2는 연속 세 개의 침착으로 구성된다: 100 nm SiO2를 30 W 및 200 ℃에서 PECVD를 사용하여 침착시킨 후, 이어서 350 nm SiO2를 140 W 및 350 ℃에서 PECVD를 사용하여 침착시키고, 50 nm SiO2를 200 ℃에서 ALD를 사용하여 침착시킨다.
전기적 측정. 모든 전기적 측정 (도 3c 제외)을 주위 조건 하에서 Agilent B1500 Device Analyzer가 장착된 주문 제작된 프로브 스테이션(probe station)을 사용하여 실시하였다. 4-프로브 및 2-프로브 측정 둘 다를 사용하여 시트 전도도를 정확히 측정하였다. 4-프로브 및 2-프로브 측정의 결과와 비교하여, 접촉 저항력을 대략 50 Ω·mm인 것으로 추정한다. 온도 의존적 측정을 위해 (도 3c), FET 디바이스를 와이어로 결합시켰고 77K에 이르는 온도에서 진공에서 저온 유지 장치에서 측정하였다.
A. 층간 (LBL) 성장의 층간 메커니즘. 두 번의 실험을 실행하여 LBL 성장 메커니즘을 지지하였다. 먼저, 도 7은 광학적 반사 (OR)를 제공하고, PL 및 SEM 이미지를 다른 성장 시간 (0.8 t0, 1.0 t0, 및 1.5 t0) 후에 발명자들의 MOCVD 성장한 ML MoS2 막 (평균 입도 ~ 3 μm)으로부터 촬영하였다. 그것은 제1 층 성장이 완료될 때까지 기존의 제1 층 상에서 추가적인 핵 생성이 일어나지 않고 성장은 t < t0 동안 이미 핵이 있는 입자를 확대함으로써, 아마도 엣지 부착 성장에 의해 진행된다 것을 확인한다. t0 (충분한 제1 층 성장) 이후, 제2 층에 대한 핵 생성이 입계 (GB)에서 및 기저면에서 일어난다. PL 강도 이미지는 특히 GB에서 두드러진 행동을 나타낸다. 그것들은 t = t0에서 GB를 따라 균일하게 훨씬 더 밝은 PL 및 t > t0일 때 훨씬 더 어두운 PL을 나타낸다. t = t0에서 더 밝은 PL은 CVD 성장한 MoS2에서 틸트 GB로부터 앞서 보인 PL 행동과 일치한다. 이것은 제1 층 성장의 완료시 (t = t0), 주변 입자가 제2 층에 대한 추가의 성장이 발생하기 전에 틸트 GB에 의해 균일하게 측면으로 연결된다는 것을 제안한다. 제2 층이 제1 층의 상부에서 성장하기 시작하면, PL 신호는 특히 GB를 따라 감소하는데, MoS2의 밴드 구조가 직접적 밴드갭 (ML)에서 간접적 밴드갭 (다중층에 대하여)으로 전환되기 때문이다. 전적으로, 도 7에서 발명자들의 데이터는 MOCVD 성장에서 LBL 성장 방식 및 최적의 성장 시간 (t0)에서 고품질 균일한 입상간 연결을 확인한다. 발명자들은 또한 GB를 따라 PL 향상의 관찰이 미래에 최적의 성장 시간 t0을 발견하고 성장한 막에서 고품질 입상간 연결을 확인하는데 사용될 수 있다는 것을 주목한다.
발명자들의 MOCVD 성장에 대한 엣지 부착 성장 메커니즘은 도 8에 의해 더 지지된다. 본원에서, 발명자들은 ML MoS2의 부분적인 성장 (단계 I; t < t0) 및 재성장 (단계 II)을 수행하였으며, 단계 II을 단계 I 이후 생성된 같은 샘플에 대하여 실행하였다. 같은 막은 성장의 위치 및 형태를 관찰하기 위해 각각의 성장 단계 이후의 광학적 반사, PL, DF-TEM으로 특성화된다. 데이터는 재성장 중에, MoS2 입자가 이용 가능한 SiO2 표면 상에서 추가적인 핵 생성 부위를 생성하지 않고 엣지 부착에 의해 계속해서 성장한다는 것을 확인한다. 이것은 단계 I 및 단계 II 이후 단위 면적 (0.27 μm-2 → 0.26 μm-2) 당 같은 평균 수의 핵 (또는 제1 층의 입자)으로 확인되며, 단계 I 이후의 빈 공간이 추가적인 입자를 창조하지 않으면서 같은 결정 배향을 가진 기존의 입자의 지속적인 성장 (그것들의 엣지를 따라)에 의해 완전히 채워졌다는 것을 나타낸다.
B. 전구체의 열 분해. 발명자들은 용광로의 유출구에 연결되어 기체 잔류물의 대량의 신호를 검출하는 잔류 기체 분석기 (RGA)를 사용하여 DES 및 MHC에 대한 열 반응을 연구하였다. 도 9는 RGA의 질량 스펙트럼으로부터 추출된 해당 분자에 대한 상대적인 강도 비를 나타낸다. 먼저, 발명자들은 실온에서 증기화된 MHC를 챔버로 흘려보냈고 (파란색 원), 발명자들은 증기화된 MHC가 여러 카르보닐 몰리브덴, Mo(CO)x를 함유한다는 것을 확인하였다. 250 ℃ 이상에서는, Mo(CO)x에 대한 신호가 사라졌으며, Mo(CO)x가 완전히 분해되었다는 것을 나타낸다. DES의 경우에, 실온 (파란색 원)에서의 강도 프로파일은 성장 온도, 550 ℃ (빨간색 원)에서와 거의 같으며, 둘 다는 RGA 해상도 하에서 다양한 탄화수소 황화물 (CxHyS)을 나타낸다. 이것은 용광로에서 DES의 농도가 그것의 조성으로 인해 거의 변하지 않는다는 것을 의미한다. RGA 연구에 따라, 발명자들은 성장 온도에서 전구체의 상태를 요약한다: i) CxHyS의 농도는 층류 조건에서 용광로 내에서 균일하다. ii) MHC는 Mo로 분해되고 고유량 Ar에 의해 전달된다.
C. H2, H2O, 및 DES의 농도에 대한 입도의 의존성. 발명자들은 이미 도 2d에서 입도의 H2 농도 의존성을 보여주었다. 도 10a에서 나타난 바와 같이, 염 건조제 (NaCl, KCl, NaBr)의 존재 하에 H2O 농도에 대한 의존성을 관찰하였으며, 입도는 염의 존재/부재에 따라 100배까지 증가하였다. 또한, 도 10b는 DES의 농도가 입도에 영향을 미친다는 것을 나타낸다.
이 현상을 설명하기 위해서, 발명자들은 전구체 분해 및 핵 생성 동역학을 논의할 필요가 있다. 먼저, 가수분해 및 가수소분해에 따라, H2 및 H2O는 DES 전구체의 분해를 촉진하며, 이것은 황 증기의 농도를 향상시킨다. 또한 향 증기의 농도는 DES의 농도에 선형으로 의존적인데, DES는 특정 비의 황 증기를 함유한다. 두 번째로, 황의 농도는 핵 생성 동역학 및 입도에 영향을 미친다. 발명자들이 만든 가정은 다음과 같다: (i) 발명자들의 성장은 Mo 확산 제한된 성장인데, Mo 농도가 층간 성장을 위해 낮게 유지되기 때문이다. 그에 비해, DES의 농도는 Mo 증기의 농도보다 훨씬 더 높다. (ii) MHC의 열 분해에 의해 생성된 Mo 원자가 표면에 도달할 때, 그것은 DES의 분해에 의해 생성된 황과 반응할 때까지 확산된다. (iii) 활발하게, Mo 및 S 원자는 MoS2 엣지에서 흡수되는 것이 바람직하다. (iv) DES의 분해 속도가 빠르면, Mo 원자는 활발하게 바람직한 위치를 찾을 기회를 잃어버리고 핵 생성이 비-엣지 영역에서 발생한다. 이 가정들을 기반으로 하여, 발명자들은 DES의 분해 동역학이 더 빨라질 때 MoS2의 핵 생성 밀도가 표면 상에서 증가한다는 결론을 내렸다. 그러므로, H2 , H2O, 및 DES 농도가 높을 때, 핵 생성 밀도가 증가하고 입도는 감소한다.
본 발명이 하나 이상의 특정 구체예 및/또는 실시예에 대하여 설명되었지만, 본 발명의 다른 구체예 및/또는 실시예가 본 발명의 범위에서 벗어나지 않으면서 이루어질 수 있다고 생각되어야 할 것이다.

Claims (26)

  1. 기판 상에서 금속-칼코제나이드 막을 만드는 방법으로서, 막은 금속-칼코제나이드의 1 내지 10개의 단층을 포함하며, 방법은
    금속-칼코제나이드 막이 형성되도록 반응기에서 금속 전구체, 칼코제나이드 전구체, 환원성 기체, 및 기판을 접촉시키는 단계를 포함하고,
    금속 전구체 및 칼코제나이드 전구체는 기체상으로 존재하며 금속 전구체는 1x10-2 Torr 이하의 압력에서 존재하고 칼코제나이드 전구체는 1x10-1 Torr 이하의 압력에서 존재하고, 접촉 단계는 건조제의 존재 하에 수행되는, 방법.
  2. 제1 항에 있어서, 접촉 단계는 1x10-2 Torr 미만의 물 농도에서 수행되는 것을 특징으로 하는 방법.
  3. 제1 항에 있어서, 금속 전구체는 칼코제나이드 전구체의 농도보다 더 낮은 농도를 갖는 것을 특징으로 하는 방법.
  4. 제1 항에 있어서, 금속 전구체 및 칼코제나이드 전구체의 분압은 제1 단층이 상기 막으로 커버된 기판의 80% 이상에 걸쳐 형성될 때까지 제1 단층의 입자가 측면으로 연결되도록 제어되는 것을 특징으로 하는 방법.
  5. 제4 항에 있어서, 제1 단층이 막으로 커버된 기판의 80% 이상에 형성된 후 제1 단층 상에 제2 단층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제5 항에 있어서, 제1 단층이 막으로 커버된 기판의 95% 이상에 형성된 후 제2 단층이 제1 단층 상에 형성되는 것을 특징으로 하는 방법.
  7. 제1 항에 있어서, 상기 건조제가 염인 것을 특징으로 하는 방법.
  8. 제7 항에 있어서, 상기 염은 NaCl, KCl 또는 NaBr인 것을 특징으로 하는 방법.
  9. 기판 상에서 금속-칼코제나이드 막 형성 방법으로서,
    금속 전구체 및 칼코제나이드 전구체를 반응기로 제공하는 단계; 및
    금속 전구체 및 칼코제나이드 전구체를 접촉시켜 기판 상에서 금속 칼코제나이드의 하나 이상의 단층을 가진 금속-칼코제나이드 막을 형성하는 단계를 포함하며,
    기체상의 금속 전구체 및 칼코제나이드 전구체가 반응기로 제공되고,
    금속 전구체 및 칼코제나이드 전구체의 분압은 제1 단층이 상기 막으로 커버된 기판의 80% 이상에 걸쳐 형성될 때까지 제1 단층의 입자가 측면으로 연결되도록 제어되고, 반응기의 물 농도가 건조제를 사용하여 제어되는, 방법.
  10. 제9 항에 있어서, 제1 단층이 막으로 커버된 기판의 80% 이상에 형성된 후 제1 단층 상에서 제2 단층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제10 항에 있어서, 제2 단층은 제1 단층이 막으로 커버된 기판의 95% 이상에 형성된 후 제1 단층 상에 형성되는 것을 특징으로 하는 방법.
  12. 제9 항에 있어서, 제1 단층은 연속적인 것을 특징으로 하는 방법.
  13. 제12 항에 있어서, 제1 단층은 100 평방 마이크론 이상의 면적을 갖는 것을 특징으로 하는 방법.
  14. 제9 항에 있어서, 금속 전구체는 칼코제나이드 전구체의 농도보다 더 낮은 농도를 갖는 것을 특징으로 하는 방법.
  15. 제9 항에 있어서, 환원성 기체를 반응기로 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제9 항의 방법을 포함하는, 디바이스 제조 방법.
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