KR102578644B1 - 반도체 집적회로의 수율 예측 장치, 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

반도체 집적회로의 수율 예측 장치, 및 이를 이용한 반도체 장치 제조 방법 Download PDF

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Abstract

본 발명에는 반도체 집적회로의 수율 예측 장치가 제공된다. 반도체 집적 회로의 수율 예측 장치는, 적어도 하나의 프로세서(processor) 및 하나 이상의 비일시적 컴퓨터 판독가능한 매체(non-transitory computer-readable)를 포함하되, 프로세서는 반도체 소자(semiconductor device)의 동작 특성과 연관된 제1 변수를 입력으로 제공받아, 반도체 소자의 동작 특성에 관한 시뮬레이션을 수행하고, 시뮬레이션 수행 결과를 제공받아, 뉴럴 네트워크(Neural network) 회귀 분석을 수행하여, 제1 변수에 관한 제1 함수를 결정하고, 결정된 제1 함수를 어드밴스드 몬테 카를로(advanced Monte Carlo) 시뮬레이션의 입력으로 제공받아, 반도체 집적회로의 수율을 예측하는 것을 포함한다.

Description

반도체 집적회로의 수율 예측 장치, 및 이를 이용한 반도체 장치 제조 방법{A APPARATUS FOR PREDICTING A YIELD OF A SEMICONDUCTOR INTEGRATED CIRCUITS, AND A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은, 반도체 집적회로의 수율 예측 장치 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 구체적으로, 뉴럴 네트워크를 이용한 회귀 분석 결과를 이용하여, 반도체 집적회로의 수율을 예측하는 장치에 관한 것이다.
자연 현상, 수리 모델 또는 일정 이상의 복잡도를 지니는 시스템(예를 들어, 전달함수(Transfer function))이 존재할 때, 입력에 따른 출력의 관계를 해석하는 일은 시스템을 이해하는데 필수적이다. 현실적인 시스템의 해석을 위해 계측된 산포 입력을 적용시켰을 때, 출력(Pass, Fail)의 확률을 분석하면 해당 시스템의 실제 구현 없이 시뮬레이션 기법으로 신뢰성을 해석할 수 있다.
그러나, 집적 회로(IC; integrated circuit) 수율 분석 분야에서, 프로세스 변동 요인이 많이 존재할 때, 매우 드문 결함 사건(즉, 거의 발생하지 않는 결함 사건)을 평가하는 것이 점점 어려워지고 있다.
어레이는 수십억 싸이클의 수명 주기를 요구하고, 단지 소수의 셀의 결함만으로도 치명적일 수 있으므로, 분포의 "하이 시그마(high-sigma; 예를 들어, 6σ 이상)" 테일에서의 결함률이 중요하다. 예를 들어, 1Mb 메모리 블록에서, 90%의 수율을 달성하기 위해서, 메모리 블록의 각각의 개별 메모리 셀은 1e-7 이하의 결함률을 요구할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 뉴럴 네트워크(neural network)를 이용한 회귀 분석(regression analysis) 결과를 이용한 시뮬레이션을 통해, 반도체 집적회로의 파라메트릭 손실 수율(PLY: Parametric Loss Yield)을 통한 반도체 집적회로의 수율을 예측하는 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 뉴럴 네트워크(neural network)를 이용한 회귀 분석(regression analysis) 결과를 이용한 시뮬레이션을 통해, 반도체 집적회로의 결함 손실 수율(DLY: Defect Loss Yield)을 통한 반도체 집적회로의 수율을 예측하는 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 반도체 집적회로의 파라메트릭 손실 수율, 및 결함 손실 수율을 이용한 수율 예측 장치를 이용한 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예들에 따른 반도체 집적회로의 수율 예측 장치는, 적어도 하나의 프로세서(processor) 및 하나 이상의 비일시적 컴퓨터 판독가능한 매체(non-transitory computer-readable)를 포함하되, 프로세서는, 반도체 소자(semiconductor device)의 동작 특성과 연관된 제1 변수를 입력으로 제공받아, 반도체 소자의 동작 특성에 관한 시뮬레이션을 수행하고, 시뮬레이션 수행 결과를 제공받아, 뉴럴 네트워크(Neural network) 회귀 분석을 수행하여, 제1 변수에 관한 제1 함수를 결정하고, 결정된 제1 함수를 어드밴스드 몬테 카를로(advanced Monte Carlo) 시뮬레이션의 입력으로 제공받아, 반도체 집적회로의 수율을 예측하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예들에 따른 반도체 집적회로의 수율 예측 장치는, 적어도 하나의 프로세서(processor) 및 하나 이상의 비일시적 컴퓨터 판독가능한 매체(non-transitory computer-readable)를 포함하되, 프로세서는 반도체 집적회로의 레이아웃(layout) 특성과 연관된 제1 변수를 입력으로 제공받아, 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션(emulation)을 수행하고, 에뮬레이션 수행 결과를 제공받아, 뉴럴 네트워크 회귀 분석을 수행하여, 제1 변수에 관한 제1 함수를 결정하고, 결정된 제1 함수를 어드밴스드 몬테 카를로 시뮬레이션의 입력으로 제공받아, 반도체 집적회로의 수율을 예측하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예들에 따른 반도체 집적회로의 수율 예측 방법을 이용한 반도체 장치 제조 방법은, 반도체 소자의 구조 및 반도체 집적회로의 레이아웃을 결정하고, 수율 예측 장치를 이용하여 결정된 반도체 소자의 구조를 포함하고, 결정된 반도체 집적회로의 레이아웃을 이용한 반도체 집적회로의 수율을 예측하기 위한 시뮬레이션을 수행하고, 시뮬레이션 수행 결과, 예측된 수율이 미리 결정된 기준치 이상일 때, 결정된 반도체 소자의 구조 및 상기 결정된 반도체 집적회로의 레이아웃을 이용한 반도체 집적회로를 제조하는 것을 포함하되, 수율 예측 장치는, 적어도 하나의 프로세서(processor) 및 하나 이상의 비일시적 컴퓨터 판독가능한 매체(non-transitory computer-readable)를 포함하되, 프로세서는, 반도체 소자의 동작 특성과 연관된 제1 변수를 제공받아, 반도체 소자의 동작 특성에 관한 시뮬레이션을 수행하고, 반도체 집적회로의 레이아웃(layout) 특성과 연관된 제2 변수를 제공받아, 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션(emulation)을 수행하고, 시뮬레이션 수행 결과 및 에뮬레이션 수행 결과를 제공 받아, 뉴럴 네트워크(Neural network) 회귀 분석을 수행하여, 제1 변수에 관한 제1 함수, 및 제2 변수에 관한 제2 함수를 결정하고, 결정된 제1 및 제2 함수를 어드밴스드 몬테 카를로(advanced Monte Carlo) 시뮬레이션의 입력으로 제공받아, 반도체 집적회로의 수율을 예측하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는, 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크(neural network)를 이용한 반도체 집적회로의 수율을 예측하기 위한 방법을 실행하는 장치를 설명하는 예시적인 블록도이다.
도 1b는, 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크(neural network)를 이용한 반도체 집적회로의 수율을 예측하기 위한 방법을 설명하는 예시적인 순서도이다.
도 2a는, 본 발명의 몇몇 실시예들에 따른 반도체 소자의 구조를 설명하기 위한 예시적인 도면이다.
도 2b는, 본 발명의 몇몇 실시예들에 따른 컴팩트 모델(compact model) 및 넷리스트(netlist)를 설명하기 위한 예시적인 도면이다.
도 2c는, 본 발명의 몇몇 실시예들에 따른 반도체 집적회로의 레이아웃을 설명하기 위한 예시적인 도면이다.
도 3a 및 도 3b는 독립 변수가 1개인 비선형 회귀 모델을 설명하기 위한 도면이다.
도 4a 및 도 4b는 독립 변수가 2개인 비선형 회귀 모델을 설명하기 위한 도면이다.
도 5는, 본 발명의 몇몇 실시예들에 따른 다층 퍼셉트론의 구조를 설명하는 예시적인 도면이다.
도 6는, 일반적인 몬테 카를로 시뮬레이션을 설명하기 위한 예시적인 확률 밀도 함수이다.
도 7는, 본 발명의 몇몇 실시예들에 따른 어드밴스드 몬테 카를로(advanced Monte Carlo) 시뮬레이션을 설명하는 예시적인 순서도이다.
도 8a는, 본 발명의 몇몇 실시예들에 따른, 패일 유발 인자에 대한 범위를 설명하기 위한 예시적인 도면이다.
도 8b는, 본 발명의 몇몇 실시예들에 따른, 패일 유발 인자의 중심값을 시프트한 것을 설명하기 위한 예시적인 도면이다.
도 9는, 본 발명의 몇몇 실시예들에 따른, 패일 유발 인자의 중심값을 시프트한 것에 대한 확률 밀도 함수의 변화를 설명하기 위한 예시적인 도면이다.
도 10a 및 도 10b는, 본 발명의 몇몇 실시예들에 따른 파라메트릭 손실 수율 및 결함 손실 수율의 예시를 나타내는 도면이다.
도 11은, 본 발명의 몇몇 실시예에 따른, 반도체 수율 예측 방법을 이용한 반도체 장치의 제조 방법을 설명하기 위한 예시적인 순서도이다.
도 1a는, 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크(neural network)를 이용한 반도체 집적회로의 수율을 예측하기 위한 방법을 실행하는 장치를 설명하는 예시적인 블록도이다.
도 1a를 참조하면, 본 발명의 몇몇 실시예들에 따른 수율 예측 방법은 하나 이상의 프로세서(processor, 110), 적어도 하나의 일시적 컴퓨터 판독 가능한 매체(transitory computer readable media/medium, 120_1), 적어도 하나의 비일시적 컴퓨터 판독 가능한 매체(non-transitory computer readable media/medium, 120_2), 및 버스(BUS, 130)를 포함하는 수율 예측 장치(yield predicting device)에서 실행될 수 있다.
하나 이상의 프로세서(110)는, 컴퓨터 프로그램 명령을 실행하고, 본 명세서에서 설명된 다양한 기능을 수행하기 위해 다른 시스템 구성 요소와 상호 작용하는 프로세서일 수 있다. 프로세서(110)는 CPU(Central Processing Unit) 및/또는 GPU(Graphic Processing Unit)를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 프로세서(110)는 후술할 반도체 소자의 동작 특성에 관한 시뮬레이션(예를 들어, TCAD 시뮬레이션)을 수행할 수 있다. 또한, 본 발명의 몇몇 실시예들에 따른 프로세서(110)는 후술할 반도체 집적 회로의 레이아웃(layout) 특성에 관한 에뮬레이션(예를 들어, 3D 에뮬레이션)을 수행할 수 있다. 또한, 본 발명의 몇몇 실시예들에 따른 프로세서(110)는 후술할 뉴럴 네트워크를 이용한 회귀 분석(neural network regression analysis)을 수행할 수 있다.
일시적 컴퓨터 판독 가능한 매체(120_1)는 레지스터(register), 캐쉬(cache), SRAM(static random access memory), 및 DRAM(dynamic random access memory) 등과 같은, 일시적으로 데이터를 저장하고 기기에 의해 판독이 가능한 매체를 의미할 수 있다. 도 1a에 도시된 바와는 달리, 일시적 컴퓨터 판독 가능한 매체(120_1)는 프로세서(110)에 포함될 수 있다. 예를 들어, 프로세서(110)가 수행한 연산 결과는 프로세서(110) 내부에 포함된 일시적 컴퓨터 판독 가능한 매체(120_1)에 저장될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
비일시적 컴퓨터 판독 가능한 매체(120_2)는 CD, DVD, 하드 디스크(hard disk), 블루레이 디스크(blu-ray disk), USB, 및 ROM 등과 같은 반영구적으로 데이터를 저장하고 기기에 의해 판독이 가능한 매체를 의미할 수 있다.
컴퓨터 프로그램 명령은, 일시적 컴퓨터 판독 가능한 매체(120_1)나 비일시적 컴퓨터 판독 가능한 매체(120_2)에 저장될 수 있다. 또한, 본 발명의 몇몇 실시예들에서, 시뮬레이션 또는 에뮬레이션 결과 값들은 일시적 컴퓨터 판독 가능한 매체(120_1)나 비일시적 컴퓨터 판독 가능한 매체(120_2)에 저장될 수 있다. 또한, 본 발명의 몇몇 실시예들에서, 뉴럴 네트워크(neural network)가 학습을 진행하는 동안 발생하는 중간 값들은 일시적 컴퓨터 판독 가능한 매체(120_1)나 비일시적 컴퓨터 판독 가능한 매체(120_2)에 저장될 수 있다. 또한, 본 발명의 몇몇 실시예들에서, 최종적으로 예측된 수율, 예를 들어, 파라메트릭 손실 수율(parametric yield loss: PLY)이나 결함 손실 수율(defect yield loss: DLY)은 일시적 컴퓨터 판독 가능한 매체(120_1)나 비일시적 컴퓨터 판독 가능한 매체(120_2)에 저장될 수 있다. 그러나 본 발명이 이에 제한되지는 않는다.
버스(130)는 프로세서(110), 일시적 컴퓨터 판독 가능한 매체(120_1), 및 비일시적 컴퓨터 판독 가능한 매체(120_2) 사이의 연결 통로일 수 있다. 예를 들어, 프로세서(110)에 의해 수행된 연산 결과는 버스(130)를 통해, 일시적 컴퓨터 판독 가능한 매체(120_1) 또는 비일시적 컴퓨터 판독 가능한 매체(120_2)에 전달될 수 있다. 예를 들어, 일시적 컴퓨터 판독 가능한 매체(120_1)에 저장된 데이터는 버스(130)를 통해 비일시적 컴퓨터 판독 가능한 매체(120_2)에 전달될 수 있다.
도 1b는, 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크(neural network)를 이용한 반도체 집적회로의 수율을 예측하기 위한 방법을 설명하는 예시적인 순서도이다.
도 1b을 참조하면, 우선적으로 수율을 예측하고자 하는 반도체 소자의 구조 및 반도체 집적회로의 레이아웃(layout)을 결정한다(S100).
반도체 소자의 구조 및 반도체 집적회로의 레이아웃에 대한 구체적인 설명을 위해 도 2a 내지 도 2c를 참조하여 설명한다.
도 2a는, 본 발명의 몇몇 실시예들에 따른 반도체 소자의 구조를 설명하기 위한 예시적인 도면이다.
도 2b는, 본 발명의 몇몇 실시예들에 따른 컴팩트 모델(compact model) 및 넷리스트(netlist)를 설명하기 위한 예시적인 도면이다.
도 2c는, 본 발명의 몇몇 실시예들에 따른 반도체 집적회로의 레이아웃을 설명하기 위한 예시적인 도면이다.
도 2a에서, 설명의 편의를 위해 반도체 소자의 구조(200_1)를 FinFET의 구조로 개략적으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 반도체 소자는 저항기, 유도기, 축전기, 트랜지스터, 및/또는 다이오드일 수 있으나 이에 제한되지는 않는다. 또한, 도 2a에 도시한 FinFET의 구조 역시, 설명의 편의를 위해 개략적으로 도시한 것일뿐, FinFET의 구조가 이에 제한되는 것은 아니다.
반도체 소자의 동작 특성은, 예를 들어, 게이트 절연막의 두께(T1), 및/또는 핀의 높이(H1)에 따라 변화할 수 있다. 따라서, 반도체 소자의 동작 특성에 관한 제1 변수는 게이트 절연막의 두께(T1)와 핀의 높이(H1)일 수 있다. 예를 들어, 게이트 절연막의 두께(T1)에 따라 반도체 소자의 문턱 전압(threshold voltage) 값이 변할 수 있다. 또한, 핀의 높이(H1)에 따라 반도체 소자의 문턱 전압 값이 변할 수 있다.
그러나, 본 명세서에서, 제1 변수를 게이트 절연막의 두께(T1)와 핀의 높이(H1)으로 설정한 것은, 단지 설명의 편의를 위한 것일뿐 본 발명이 이에 제한되지는 않는다. 본 발명의 몇몇 실시예들에서, 반도체 소자의 동작 특성에 관한 제1 변수는 스페이서의 두께, 형태, 불순물의 농도 등 다양한 인자일 수 있다.
도 2b를 참조하면, 도 2a에서 결정한 반도체 소자의 구조를 이용하여, 도 2b의 컴팩트 모델(compact model) 및 넷리스트(netlist)(200)를 구성할 수 있다. 도 2b에서는, 예를 들어, 반도체 집적회로가 SRAM(Static Random Access Memory)인 것을 도시하였다.
컴팩트 모델은 반도체 소자의 시뮬레이션을 위한 간략화된 모델일 수 있다. 또한, 컴팩트 모델은 시뮬레이션을 수행하는 최소 단위일 수 있다.
넷리스트는 회로의 반도체 소자의 목록과 이들이 연결된 노드 목록일 수 있다. 도 2b에서 컴팩트 모델 및 넷리스트는, 예를 들어, SRAM의 하나의 셀을 포함할 수 있다. 도 2b에서, 복수의 트랜지스터(TR1~TR6) 중 적어도 하나는 본 발명의 몇몇 실시예들에 따른 트랜지스터, 예를 들어, 도 2a의 반도체 소자 구조(200_1)를 갖는 트랜지스터일 수 있다.
도 2a 내지 도 2c를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 집적회로의 레이아웃을 설명한다.
본 발명의 몇몇 실시예들에 따른 반도체 집적회로의 레이아웃은 복수개의 컴팩트 모델 및 넷리스트를 포함할 수 있다. 도 2c를 참조하면, 예를 들어, 본 발명의 몇몇 실시예들에 따른 반도체 집적회로의 레이아웃은 SRAM의 CELL의 배열을 포함할 수 있다. 다시 말해서, 도 2b의 컴팩트 모델 및 넷리스트(200_2)는 도 2a의 반도체 소자 구조(200_1)를 포함할 수 있고, 도 2c의 반도체 집적회로 레이아웃(210)은 도 2b의 컴팩트 모델 및 넷리스트(200_2)를 포함할 수 있다.
반도체 집적회로의 레이아웃 특성은, 예를 들어, 셀의 수평 위치 변화(OVERLAY), 및/또는 셀의 확장 정도(EXPAND)에 따라 변화할 수 있다. 따라서, 반도체 집적회로의 레이아웃 특성에 관한 제2 변수는, 예를 들어, 셀의 수평 위치 변화(OVERLAY)와 셀의 확장 정도(EXPAND)일 수 있다. 예를 들어, 셀의 수평 위치 변화(OVERLAY) 및 셀의 확장 정도(EXPAND)에 따라 셀과 배선 및/또는 셀(200_2)과 셀(212) 사이의 접합 정도가 변화할 수 있다.
그러나, 본 명세서에서, 제2 변수를 셀의 수평 위치 변화(OVERLAY) 및 셀의 확장 정도(EXPAND)로 설정한 것은, 단지 설명의 편의를 위한 것일뿐 본 발명이 이에 제한되지는 않는다. 본 발명의 몇몇 실시예들에서, 반도체 집적회로의 레이아웃 특성에 관한 제2 변수는 배선의 두께, 배선의 위치, 셀의 두께 등 다양한 인자일 수 있다.
본 발명의 몇몇 실시예들에서, 반도체 집적회로는 연산 증폭기(operator amplifier), 신호 발생기(signal generator), 컨버터(converter), 레귤레이터(regulator), RTL(Resistor-Transistor Logic), DCTL(Direct Coupled Transistor Logic), IIL(Integrated Injection Logic), DTL(Diode-Transistor logic), TTL(Transistor- Transistor Logic), S-TTL(Schottky Transistor-Transistor Logic), ECL(Emitter Coupled logic), NMOS(Negative Metal Oxide Semiconductor), PMOS(Positive Metal Oxide Semiconductor), CMOS(Complementary Metal Oxide Semiconductor), RAM(Random Access Memory), ROM(Read Only Memory), 플래시 메모리(flash memory), 및/또는 마이크로 프로세서(microprocessor)일 수 있으나, 이에 제한되지는 않는다.
다시 도 1b를 참조하면, 수율을 예측하고자 하는 반도체 소자가 결정되면, 반도체 소자의 동작 특성에 관한 시뮬레이션(simulation)을 수행할 수 있다(S112).
반도체 소자의 동작 특성에 관한 시뮬레이션의 결과는, 예를 들어, 반도체 소자의 I-V 커브(currnet-voltage curve) 또는 C-V 커브(capacitance-voltage curve)일 수 있다. 예를 들어, 반도체 소자가 트랜지스터일 경우 트랜지스터의 동작 특성에 관한 시뮬레이션 결과는, IG-VG 커브(gate current-gate voltage curve), ID-VD 커브(drain current-drain voltage curve)일 수 있다.
본 발명의 몇몇 실시예들에서, 반도체 소자의 동작 특성에 관한 시뮬레이션은 TCAD(Technology Computer Aided Design) 시뮬레이션일 수 있다.
수율을 예측하고자 하는 반도체 집적회로의 레이아웃이 결정되면, 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션(emulation)을 수행할 수 있다(S114).
반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션의 결과는, 예를 들어, 반도체 집적회로의 반도체 칩 사이 및/또는 반도체 칩과 배선 사이의 접촉 면적(dimension)일 수 있다.
본 발명의 몇몇 실시예들에서, 에뮬레이션은 3D(3-Dimension) 에뮬레이션을 포함할 수 있다.
본 발명의 몇몇 실시예들에서, 반도체 소자의 동작 특성에 관한 시뮬레이션과, 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션은 동시에, 또는 각각 따로 수행될 수 있다. 예를 들어, 반도체 소자의 동작 특성에 관한 시뮬레이션과 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션은 하나의 프로세서를 이용하여 수행될 수 있다. 또한, 예를 들어, 반도체 소자의 동작 특성에 관한 시뮬레이션은 제1 프로세서에서 수행되고, 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션은 제2 프로세서에서 수행될 수 있다.
다시 도 1b를 참조하면, 반도체 소자의 동작 특성에 관한 시뮬레이션 및 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션 결과를 이용하여, 회귀 분석(regression analysis)을 수행할 수 있다(S120).
예를 들어, 도 1a에 도시된 프로세서(110)는 반도체 소자의 동작 특성에 관한 시뮬레이션 및 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션 결과를 이용하여, 회귀 분석(regression analysis)을 수행할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 반도체 소자의 동작 특성에 관한 복수의 시뮬레이션의 결과를 입력으로 제공받아, 프로세서(110)를 이용하여, 뉴럴 네트워크 회귀 분석을 수행할 수 있다. 또한, 예를 들어, 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션을 수행하여, 복수의 에뮬레이션의 결과를 입력으로 제공받아, 프로세서(110)를 이용하여, 회귀 분석을 수행할 수 있다. 예를 들어, 프로세서(110)는 GPU(Graphic Processing Unit)일 수 있다.
본 발명의 몇몇 실시예들에 따른, 뉴럴 네트워크 회귀 분석은, 예를 들어, 다층 퍼셉트론(multi-layer perceptron)을 이용한 비선형 회귀 분석(non-linear regression analysis)일 수 있다. 구체적인 설명을 위해, 도 3a 내지 도 5를 참조하여 설명한다.
도 3a 및 도 3b는 독립 변수가 1개인 비선형 회귀 모델을 설명하기 위한 도면이다.
도 4a 및 도 4b는 독립 변수가 2개인 비선형 회귀 모델을 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하면, x와 y의 데이터 값들이 표(300)에 도시되어 있다. 표(300)에 나타나는 데이터들을 x축과 y축을 기준으로 하는 2차원 평면에 플로팅(plotting)할 수 있다. 플로팅된 점(dot)들을 가장 잘 표현하는 선이 회귀선(301)이 될 수 있다. 예를 들어, 회귀선(301)은 종속 변수 y와 독립 변수 x의 관계를 가장 잘 나타내는 하나의 함수 y=f 1(x)로 표현될 수 있다.
도 4a 및 도 4b를 참조하면, x, y, 및 z의 데이터 값들이 표(310)에 도시되어 있다. 표(310)에 나타나는 데이터들을 x, y, z축을 기준으로 하는 3차원 평면에 플로팅할 수 있다. 플로팅된 점들을 가장 잘 표현하는 면이 회귀면(311)이 될 수 있다. 예를 들어, 회귀면(311)은 종속 변수 z 와 독립 변수 x, y의 관계를 가장 잘 나타내는 하나의 함수 z=f 2(x, y)로 표현될 수 있다. 도 3a 및 도 3b에서 독립 변수를 1개, 또는 2개로 표현한 것은, 회귀 분석을 시각화하여 나타내기 위함이며, 실시예들이 이에 제한되는 것은 아니다. 회귀 분석을 이용하면, 하나 이상의 독립 변수에 대한 종속 변수의 관계를 추정할 수 있다. 다시 말해서, 회귀 분석은 하나 이상의 독립 변수와, 종속 변수와의 관계를 추정할 수 있는 자료 분석 방법을 의미할 수 있다.
도 5는, 본 발명의 몇몇 실시예들에 따른 다층 퍼셉트론의 구조를 설명하는 예시적인 도면이다.
도 5를 참조하면, 다층 퍼셉트론은 입력층(520), 은닉층(530), 출력층(540)을 포함할 수 있다. 은닉층(530)은 복수개로 이루어질 수 있다.
입력층(520)에 복수개의 독립 변수가 입력 노드(522)에 입력될 수 있다. 입력된 독립 변수는 은닉층(530)의 은닉 노드(532)에 전달될 때, 가중치가 부여될 수 있다. 은닉 노드(532)에서, 은닉 함수를 통과할 수 있다. 예를 들어, 은닉 함수는, 시그모이드 함수(sigmoid function)일 수 있다. 은닉 함수를 통과한 독립 변수는 출력층(540) 전달될 때, 가중치가 부여될 수 있다. 출력층(540)의 출력 노드(542)에서, 활성 함수(activation function)를 이용하여 출력할 수 있다. 활성 함수는, 예를 들어, 아이덴티티 함수(identity function)일 수 있다. 출력된 값과 실제 값을 비교하여, 오차를 계산하고, 계산된 오차가 감소되는 방향으로 역전파(backpropagation)를 통해, 각 가중치를 업데이트할 수 있다. 예를 들어, 오차를 계산할 때, 소프트맥스(softmax) 함수를 이용할 수 있다. 또한, 예를 들어, 오차가 감소되는 방법은 확률적 경사 하강법(SGD: Stochastic Gradient Descent)을 이용할 수 있다. 다층 퍼셉트론을 이용한 일련의 방법은 아래 수학식 1로 표현될 수 있다.
[수학식 1]
여기에서, H는 은닉 노드(532)의 개수, P는 입력 노드(522)의 개수를 의미하고, g는 은닉 함수를 의미하고, w ij 는 입력 노드(522)에서 은닉 노드(532)로 전달될 때의 가중치, w j 는, 은닉 노드(532)에서 출력 노드(542)로 전달될 때의 가중치를 의미한다.
다만, 본 발명의 몇몇 실시예들에서, 뉴럴 네트워크를 이용한 회귀 분석을 위해, 다층 퍼셉트론을 이용하는 것은 단지 예시적인 것이며, 본 발명이 이에 한정되지 않는다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 수율 예측 방법은, 뉴럴 네트워크를 이용한 회귀 분석을 수행함으로써, 작업 시간을 단축시키는데 주된 목적이 있다.
도 2a 내지 도 2c, 및 도 3a 내지 도 5를 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크 회귀 분석을 통해, 제1 변수에 대한 본 발명의 반도체 소자의 동작 특성이 함수로 표현될 수 있다. 또한, 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크 회귀 분석을 통해, 제2 변수에 대한 본 발명의 반도체 집적회로의 레이아웃 특성이 함수로 표현될 수 있다.
본 발명의 몇몇 실시예들에서, 본 발명의 반도체 소자의 문턱 전압의 산포가 제1 변수(T1, H1)에 대한 함수로 표현될 수 있다.
구체적으로, 제1 변수(T1, H1)에 대한 문턱 전압 지역 산포 함수(threshold voltage local variation function), 즉, 반도체 소자의 게이트 절연막의 두께(T1), 및 핀의 높이(H1)에 대한 반도체 소자 자체의 문턱 전압의 산포가 어떻게 변하는지가 함수로 표현될 수 있다.
더욱 구체적으로, 뉴럴 네트워크 회귀 분석 결과, 제1 변수(T1, H1)에 대한 지리적 변화량(geometry fluctuation), 일함수 변화량(workfunction fluctuation), 및 불순물 변화량(dopant fluctuation)이 함수로 표현될 수 있고, 이들의 합을 문턱 전압 지역 산포 함수로 정의할 수 있다.
또한, 본 발명의 반도체 소자 사이의(예를 들어, 도 2b의 TR1~TR6 사이의) 문턱 전압의 산포가 제1 변수(T1, H1)에 대한 함수로 표현될 수 있다.
구체적으로, 제1 변수(T1, H1)에 대한 문턱 전압 전역 산포 함수(threshold volatge global variation function), 즉, 반도체 소자의 게이트 절연막의 두께(T1), 및 핀의 높이(H1)에 대한 복수의 반도체 소자 사이의 문턱 전압의 산포가 어떻게 변하는지가 함수로 표현될 수 있다.
문턱 전압 지역 산포 함수 및 문턱 전압 전역 산포 함수는 아래 수학식 2 및 수학식 3과 같이 표현할 수 있다.
[수학식 2]
[수학식 3]
다만, 앞서 언급한 바와 같이, 상기 수학식에 대한 입력 변수, 즉 제1 변수를 게이트 절연막의 두께(T1), 및 핀의 높이(H1) 두개로 정한 것은 단지 예시적인 것이며, 본 발명이 이에 제한되지는 않는다. 실제 구현에서는 더욱 다양한 입력 변수들을 이용할 수 있다.
본 발명의 몇몇 실시예들에서, 본 발명의 반도체 집적회로의 디자인 룰(design rule) 만족 여부가 제2 변수(EXPAND, OVERLAY)에 대한 함수로 표현될 수 있다.
구체적으로, 제2 변수(EXPAND, OVERLAY)에 대한 디자인 룰 만족 여부, 즉, 셀의 확장 정도(EXPAND), 및 셀의 수평 위치 변화(OVERLAY)에 대한 반도체 집적회로의 디자인 룰의 만족 정도가 함수로 표현될 수 있다.
제2 변수(EXPAND, OVERLAY)에 대한 디자인 룰 만족도는 아래 수학식 4와 같이 표현할 수 있다.
[수학식 4]
다만, 앞서 언급한 바와 같이, 제2 변수를 셀의 확장 정도(EXPAND), 및 셀의 수평 위치 변화(OVERLAY) 두개로 정한 것은 단지 예시적인 것이며, 본 발명이 이에 제한되지는 않는다. 실제 구현에서는 더욱 다양한 입력 변수들을 이용할 수 있다.
다시 도 1b을 참조하면, 뉴럴 네트워크를 이용한 회귀 분석을 통해 산출된 함수들에 대해, 향상된 몬테 카를로(advanced Monte Carlo) 시뮬레이션을 수행할 수 있다(S130).
몬테 카를로 시뮬레이션은 난수(random value)를 이용하여, 함수의 값을 확률적으로 계산하는 알고리즘을 의미한다. 더 구체적인 설명을 위해, 도 6을 참조하여 설명한다.
도 6은, 일반적인 몬테 카를로 시뮬레이션을 설명하기 위한 예시적인 확률 밀도 함수이다.
설명의 편의를 위해, 도 2a, 2b 및 도 6을 참조하여, 반도체 소자(200_1), 컴팩트 모델 및 넷리스트(200_2)의 패일(fail) 확률을 구하는 방법을 설명한다. 본 발명의 몇몇 실시예들에서, 반도체 소자(200_1), 컴팩트 모델 및 넷리스트(200_2)의 패일 확률은 파라메트릭 손실 수율(PLY: Parametric Loss Yield)일 수 있다.
앞서 설명한 바와 같이, 및 은 게이트 절연막의 두께(T1), 및 핀의 높이(H1)에 대한 함수로 표현될 수 있다.
일반적인 몬테 카를로 시뮬레이션은, 게이트 절연막의 두께(T1), 및 핀의 높이(H1)에 대해 난수(random value)를 발생시키고, 이를, 및 에 대입하여, 발생할 수 있는 문턱 전압 값의 산포를 확률 밀도 함수(600)로 나타낼 수 있다. 도 4의 확률 밀도 함수(600)에 도시된 원(circle)들은, 문턱 전압 값에 대한 빈도수를 시각적으로 도시한 것이다.
일반적인 몬테 카를로 시뮬레이션을 이용한 확률은 다음 수학식 5 및 수학식 6을 이용하여 계산할 수 있다.
[수학식 5]
[수학식 6]
여기에서, n은 난수 발생 횟수를 의미한다.
예를 들어, 발생된 난수가 미리 결정된 문턱 전압 산포 기준치(Z)를 초과하면, 본 발명의 몇몇 실시예들에 따른 반도체 소자(200_1), 컴팩트 모델 및 넷리스트(200_2)는 패일인 것으로 결정할 수 있다. 다시 말해서, 총 난수 발생(n) 횟수가 1000회이고, 미리 결정된 문턱 전압 산포 기준치(Z)를 초과한 난수가 3개라면, 패일 확률은 3/1000이 된다.
다만, 미리 결정된 문턱 전압 산포 기준치(Z) 값이 매우 큰 값인 경우(예를 들어, 6시그마 이상), 해당 기준치(Z)를 초과하는 난수가 발생할 확률이 매우 희박하여(rare event), 유의미한 확률을 계산하기 위해서는, 일반적인 몬테 카를로 시뮬레이션의 반복 횟수는 대폭 상승할 수 밖에 없다. 따라서, 후술할 어드밴스드 몬테 카를로(advanced Monte Carlo) 시뮬레이션을 이용하여, 몬테 카를로 시뮬레이션의 반복 횟수를 감소시키는 방안을 도 5 내지 도 8b을 참조하여 설명한다.
도 7은, 본 발명의 몇몇 실시예들에 따른 어드밴스드 몬테 카를로(advanced Monte Carlo) 시뮬레이션을 설명하는 예시적인 순서도이다.
도 7을 참조하면, 우선적으로 제1 몬테 카를로 시뮬레이션을 수행한다(S131). 제1 몬테 카를로 시뮬레이션은 일반적인 몬테 카를로 시뮬레이션을 의미할 수 있다. 선행적으로 제1 몬테 카를로 시뮬레이션을 통해, 복수개의 입력 변수 중 어떠한 변수들이 본 발명의 반도체 소자 및 반도체 집적회로의 패일을 유발하는지 러프(rough)하게 확인할 수 있고, 이를 패일 유발 인자로 결정할 수 있다(S132). 예를 들어, 본 발명의 몇몇 실시예들에서, 반도체 소자의 게이트 절연막의 두께(T1), 및 핀의 높이(H1)이 본 발명의 패일 유발 인자일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
결정된 패일 유발 인자의 중심값을 시프트(shift) 함수를 이용하여 시프트한다(S133). 패일 유발 인자의 중심값을 시프트하는 것은, 극히 작은 패일 확률을 강제적으로 패일이 더 빈번하게 일어나도록 조정하는 과정일 수 있다. 더욱 구체적인 설명을 위해, 도 8a 내지 도 9를 참조하여 설명하도록 한다.
도 8a는, 본 발명의 몇몇 실시예들에 따른, 패일 유발 인자에 대한 범위를 설명하기 위한 예시적인 도면이다.
도 8b는, 본 발명의 몇몇 실시예들에 따른, 패일 유발 인자의 중심값을 시프트한 것을 설명하기 위한 예시적인 도면이다.
도 9은, 본 발명의 몇몇 실시예들에 따른, 패일 유발 인자의 중심값을 시프트한 것에 대한 확률 밀도 함수의 변화를 설명하기 위한 예시적인 도면이다.
도 8a 및 도 8b에서, 본 발명의 몇몇 실시예들에 따른 패일 인자를 제1 변수(T1, H1)인 것을 가정하여 설명한다.
도 8a를 참조하면, 제1 변수(T1, H1)의 값에 따른 패일/스펙인(spec. in) 영역을 도시하였다. 설명의 편의를 위해, 패일 영역을 시각적으로 판별할 수 있을 정도로 과장하여 크게 도시하였으나, 실제 패일 영역은 도시된 것보다 훨씬 작은 영역일 수 있다.
도 8b를 참조하면, 제1 변수(T1, H1)의 원점(O)을 패일/스펙인 영역의 경계로 시프트할 수 있다. 제1 변수(T1, H1)의 원점(O)을 패일/스펙인 영역의 경계로 시프트함으로써, 몬테 카를로 시뮬레이션에서, 상대적으로 더 빈번한 패일을 유발할 수 있다.
도 9을 참조하면, 제1 변수(T1, H1)의 원점(O)을 패일/스펙인 영역의 경계로 시프트함으로써, 확률 밀도 함수가 시프트될 수 있다. 다시 말해, 본래의 확률 밀도 함수(600)에서, 새로운 확률 밀도 함수(900)으로 시프트하는 것을 의미할 수 있다.
다시 도 7을 참조하면, 시프트된 패일 유발 인자를 이용하여 제2 몬테 카를로 시뮬레이션을 수행할 수 있다(S134). 예를 들어, 도 8b의 시프트된 제1 변수(T1, H1)의 영역에서만 난수를 발생시킴으로써, 제2 몬테 카를로 시뮬레이션은 패일로 결정되는 난수를 더욱 빈번하게 발생시킬 수 있다.
다시 말해, 시프트된 패일 유발 인자를 이용하여 제2 몬테 카를로 시뮬레이션을 수행하는 것은, 도 9의 새로운 확률 밀도 함수(900)에서, 빗금 친 영역, 즉 제1 패일 확률(first fail probability)을 구하는 것과 같다(S135).
그러나, 실제 패일 확률은 도 9의 본래의 확률 밀도 함수(600)에서, 격자 무늬의 영역, 즉 제2 패일 확률(second fail probability)이다. 따라서, 제1 패일 확률(first fail probability)로부터 제2 패일 확률(second fail probability)을 계산하기 위해, 가중 함수(weight function)를 이용한다(S136). 구체적인 설명을 위하여, 수학식 5 및 수학식 7을 참조한다.
[수학식 7]
여기에서, m은 제2 몬테 카를로 시뮬레이션에서의 총 난수 발생 횟수를 의미한다. 또한, g(x)는 시프트 함수를, w(x)는 가중 함수를 의미한다.
수학식 7에 대한 증명은, 수학식 8로 대체하도록 한다.
[수학식 8]
여기에서, 는 시프트 함수, 는 가중 함수를 의미한다.
도 6 내지 도 8b에서, 패일 유발 인자를 제1 변수(T1, H1)인 것으로 가정하여 설명하였으나, 본 발명이 이에 제한되지는 않는다. 예를 들어, 제2 변수(EXPAND, OVERLAY) 뿐만 아니라, 본 발명의 반도체 소자의 동작 특성에 대한 입력 변수들 및 반도체 집적회로의 레이아웃 특성에 대한 입력 변수들 모두 패일 유발 인자가 될 수 있다. 패일 유발 인자는 반도체 소자 및 반도체 집적회로의 설계에 따라 변할 수 있다.
다시 도 1b를 참조하면, 계산된 패일 확률을 이용하여, 반도체 집적회로의 수율을 예측한다(S140).
본 발명의 몇몇 실시예들에서, 패일 확률은 파라메트릭 손실 수율(PLY: Parametric Loss Yield) 또는 결함 손실 수율(DLY: Defect Loss Yield)일 수 있다. 파라메트릭 손실 수율은, 반도체 소자의 비-정상적인 동작을 의미할 수 있다. 또한, 결함 손실 수율은 반도체 집적회로의 비-정상적인 접촉/탈락을 의미할 수 있다. 예를 들어, 도 10a 및 도 10b을 참조한다.
도 10a 및 도 10b는, 본 발명의 몇몇 실시예들에 따른 파라메트릭 손실 수율 및 결함 손실 수율의 예시를 나타내는 도면이다.
도 10a을 참조하면, 파라메트릭 손실 수율(1000)의 경우, 예를 들어, 셀(CELL)의 데이터를 리드(read)할 때, 데이터 리드 후 셀(CELL)의 데이터가 변했다면, 이는 반도체 소자의 비-정상적인 동작일 수 있다. 또한, 예를 들어, 셀(CELL)에 데이터를 라이트(write)할 때, 데이터 라이트 후 셀(CELL)의 데이터가 변하지 않았다면, 이는 반도체 소자의 비-정상적인 동작일 수 있다. 파라메트릭 손실 수율 (1000)은, 예를 들어, 데이터가 반전될(flipped) 확률을 의미할 수 있다.
도 10b를 참조하면, 결함 손실 수율(1010)의 경우, 예를 들어, 제1 셀(CELL1) 및 제2 셀(CELL)이 비접촉되어 있어야 함에도 불구하고, 접촉되어 있는 경우, 이는 반도체 집적회로의 비-정상적인 접촉을 의미할 수 있다. 또한, 예를 들어, 제1 셀(CELL1) 및 제2 셀(CELL2)이 접촉되어 있어야 함에도 불고하고, 비접촉되어 있는 경우, 이는 반도체 집적회로의 비-정상적인 탈락을 의미할 수 있다. 결함 손실 수율(1010)은, 예를 들어, 접촉 면적량을 의미할 수 있다.
정리하면, 파라메트릭 손실 수율(1000)의 경우, 반도체 소자의 동작 특성에 관한 입력 변수로 제1 변수를 결정하여, 반도체 소자의 동작 특성에 대한 시뮬레이션, 예를 들어, TCAD 시뮬레이션을 수행할 수 있다. 반도체 소자의 동작 특성에 대한 시뮬레이션 결과는 뉴럴 네트워크를 이용하여, 반도체 소자의 동작 특성과 제1 변수에 대한 함수, 예를 들어, 제1 변수에 대한 문턱 전압의 산포 함수로 나타낼 수 있다. 제1 변수에 대한 함수를 다시 어드밴스드 몬테 카를로 시뮬레이션에 이용하여, 반도체 소자에 관한 패일 확률, 즉 파라메트릭 손실 수율(1000)을 계산할 수 있다.
결함 손실 수율(1010)의 경우, 반도체 집적회로의 레이아웃 특성에 관한 입력 변수로 제2 변수를 결정하여, 반도체 집적회로의 레이아웃에 대한 에뮬레이션, 예를 들어, 3D 에뮬레이션을 수행할 수 있다. 반도체 집적회로의 레이아웃 특성에 대한 에뮬레이션 결과는 뉴럴 네트워크를 이용하여, 반도체 집적회로의 레이아웃 특성과 제2 변수에 대한 함수, 예를 들어, 제2 변수에 대한 디자인 룰의 만족도에 관한 함수로 나타낼 수 있다. 제2 변수에 대한 함수를 다시 어드밴스드 몬테 카를로 시뮬레이션에 이용하여, 반도체 집적회로에 관한 패일 확률, 즉 결함 손실 수율(1010)을 계산할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 뉴럴 네트워크를 이용한 회귀 분석을 통해, 작업 시간을 1차적으로 단축하고, 어드밴스드 몬테 카를로 시뮬레이션을 이용하여, 작업 시간을 2차적으로 단축할 수 있다. 이를 통해, 반도체 수율 시뮬레이션 분야에서, 작업 시간을 획기적으로 단축할 수 있다.
도 11은, 본 발명의 몇몇 실시예에 따른, 반도체 수율 예측 방법을 이용한 반도체 장치의 제조 방법을 설명하기 위한 예시적인 순서도이다.
설명의 편의를 위해, 앞서 설명한 내용과 중복되는 부분은 생략하고, 차이점을 위주로 설명한다.
도 11을 참조하면, 우선, 수율을 예측하고자 하는 반도체 소자의 구조 및 반도체 집적회로의 레이아웃을 결정한다(S1100).
다음, 수율 예측 장치(100)를 이용하여, 도 1a 내지 도 10을 이용하여 설명한 반도체 소자 및 반도체 집적회로의 수율을 예측하기 위한 시뮬레이션을 수행한다(S1110).
다음, 예측된 수율을 미리 결정된 기준치와 비교한다(S1120). 만약, 예측된 수율이 미리 결정된 기준치 이하면, 반도체 소자의 구조 및/또는 반도체 집적회로의 레이아웃을 새로 결정하고(S1100), 이에 대한 시뮬레이션을 수행하는 과정(S1110)을 반복한다.
만약, 예측된 수율이 미리 결정된 기준치를 초과하면, 결정된 반도체 소자의 구조 및 반도체 집적회로의 레이아웃을 이용하여 반도체 집적회로를 제조한다(S1130).
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 프로세서 120_1: 일시적 컴퓨터 판독가능 매체
120_2: 비일시적 컴퓨터 판독 가능 매체
130: 버스

Claims (10)

  1. 적어도 하나의 프로세서(processor) 및 하나 이상의 비일시적 컴퓨터 판독가능한 매체(non-transitory computer-readable)를 포함하되,
    상기 프로세서는,
    반도체 소자(semiconductor device)의 동작 특성과 연관된 제1 변수를 입력으로 제공받아, 상기 반도체 소자의 동작 특성에 관한 시뮬레이션을 수행하고,
    상기 시뮬레이션 수행 결과를 제공받아, 뉴럴 네트워크(Neural network) 회귀 분석을 수행하여, 상기 제1 변수에 관한 제1 함수를 결정하고,
    상기 결정된 제1 함수를 몬테 카를로(Monte Carlo) 시뮬레이션의 입력으로 제공받아, 반도체 집적회로의 수율을 예측하는 것을 포함하는 수율 예측 장치.
  2. 제 1항에 있어서,
    상기 반도체 집적회로의 수율을 예측 하는 것은,
    상기 반도체 집적회로의 파라메트릭 손실 수율(PLY: Parametric Loss Yield)을 결정하는 것을 포함하는 수율 예측 장치.
  3. 제 2항에 있어서,
    상기 파라메트릭 손실 수율은 상기 반도체 집적회로에 저장된 데이터가 반전되는 것인(flipping) 수율 예측 장치.
  4. 제 1항에 있어서,
    상기 몬테 카를로 시뮬레이션은,
    시프트(shift) 함수 및 가중(weight) 함수를 이용하여, 패일 확률(fail probability)을 구하기 위한 시뮬레이션 반복 횟수를 감소시키는 것을 포함하는 수율 예측 장치.
  5. 제 4항에 있어서,
    상기 몬테 카를로 시뮬레이션은,
    제1 몬테 카를로 시뮬레이션을 수행하여, 상기 제1 변수에서, 상기 반도체 소자의 패일(fail)을 유발하는 패일 유발 인자를 결정하고,
    상기 시프트 함수를 이용하여 상기 패일 유발 인자의 중심값을 시프트하는 것을 포함하는 수율 예측 장치.
  6. 제 5항에 있어서,
    상기 몬테 카를로 시뮬레이션은,
    상기 중심값이 시프트된 패일 유발 인자를 이용하여 제2 몬테 카를로 시뮬레이션을 수행하고,
    상기 제2 몬테 카를로 시뮬레이션의 결과로부터, 상기 반도체 소자의 제1 패일 확률을 결정하고,
    상기 제1 패일 확률, 및 상기 시프트 함수와 관련된 상기 가중 함수를 이용하여, 상기 반도체 소자의 제2 패일 확률을 구하는 것을 더 포함하는 수율 예측 장치.
  7. 적어도 하나의 프로세서(processor) 및 하나 이상의 비일시적 컴퓨터 판독가능한 매체(non-transitory computer-readable)를 포함하되,
    상기 프로세서는,
    반도체 집적회로의 레이아웃(layout) 특성과 연관된 제1 변수를 입력으로 제공받아, 상기 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션(emulation)을 수행하고,
    상기 에뮬레이션 수행 결과를 제공받아, 뉴럴 네트워크 회귀 분석을 수행하여, 상기 제1 변수에 관한 제1 함수를 결정하고,
    상기 결정된 제1 함수를 몬테 카를로 시뮬레이션의 입력으로 제공받아, 상기 반도체 집적회로의 수율을 예측하는 것을 포함하는 수율 예측 장치.
  8. 제 7항에 있어서,
    상기 반도체 집적회로의 수율을 예측 하는 것은,
    상기 반도체 집적회로의 결함 손실 수율(DLY: Defect Loss Yield)을 결정하는 것을 포함하는 수율 예측 장치.
  9. 제 8항에 있어서,
    상기 결함 손실 수율은 상기 반도체 집적회로의 접촉 면적(dimension) 변화량인 수율 예측 장치.
  10. 반도체 소자의 구조 및 반도체 집적회로의 레이아웃을 결정하고,
    수율 예측 장치를 이용하여, 상기 결정된 반도체 소자의 구조를 포함하고, 상기 결정된 반도체 집적회로의 레이아웃을 이용한 반도체 집적회로의 수율을 예측하기 위한 시뮬레이션을 수행하고,
    상기 시뮬레이션 수행 결과, 예측된 수율이 미리 결정된 기준치 이상일 때,
    상기 결정된 반도체 소자의 구조 및 상기 결정된 반도체 집적회로의 레이아웃을 이용한 반도체 집적회로를 제조하는 것을 포함하되,
    상기 수율 예측 장치는,
    적어도 하나의 프로세서(processor) 및 하나 이상의 비일시적 컴퓨터 판독가능한 매체(non-transitory computer-readable)를 포함하되,
    상기 프로세서는,
    상기 반도체 소자의 동작 특성과 연관된 제1 변수를 제공받아, 상기 반도체 소자의 동작 특성에 관한 시뮬레이션을 수행하고,
    상기 반도체 집적회로의 레이아웃(layout) 특성과 연관된 제2 변수를 제공받아, 상기 반도체 집적회로의 레이아웃 특성에 관한 에뮬레이션(emulation)을 수행하고,
    상기 시뮬레이션 수행 결과 및 상기 에뮬레이션 수행 결과를 제공 받아, 뉴럴 네트워크(Neural network) 회귀 분석을 수행하여, 상기 제1 변수에 관한 제1 함수, 및 상기 제2 변수에 관한 제2 함수를 결정하고,
    상기 결정된 제1 및 상기 제2 함수를 몬테 카를로(Monte Carlo) 시뮬레이션의 입력으로 제공받아, 상기 반도체 집적회로의 수율을 예측하는 것을 포함하는 반도체 장치 제조 방법.
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