CN103577646B - 一种快速估算集成电路良率的计算方法 - Google Patents

Abstract

本发明涉及一种快速估算集成电路良率的计算方法，包括：根据待分析集成电路中电路单元内的元件或者关键元件确定输入的原始参数变量并正交化，所述参数变量的个数Y为对电路特性最敏感的工艺参数的数量；由归一化高斯分布的原始采样点确定r_max，使其在Y维空间的chi分布的累积分布函数值等于设定的采样精度；在半径为r_max的超球体内获取均匀分布的M个采样点；基于M个采样点计算所述电路单元的失效概率。这种快速估算集成电路良率的计算方法，在失效区域的搜索上更加准确可靠，仿真研究结果表明：在效率，精度和失效区域搜索上有良好的折中，能快速有效估计数字电路的良率，大幅提高效率。

Description

一种快速估算集成电路良率的计算方法

技术领域

本发明涉及集成电路测试和设计技术领域，具体涉及一种快速估算集成电路良率的计算方法。

背景技术

近年来，随着器件尺寸的不断缩小，传统金属氧化物半导体场效应器件遭遇各种小尺寸下的物理瓶颈，进一步发展受到限制。其中非常重要的一项限制因素是小尺寸下器件的工艺参数浮动。各种与工艺和器件本身相联系的参数的统计偏差随着尺寸的减小而增大，这种随机浮动导致器件电学性能参数的漂移，从而造成了电路的电学指标的统计偏差。这些偏差的直接结果是一些有着严重电学特性偏移的电路不能够达到设计要求的指标，从而成为失效的单元。在数字电路中这种失效带来巨大的成本影响。比如一个以百万为单位的静态随机存储器(SRAM,Static Random Access Memory)存储单元中，只要有一个SRAM电路失效，整片存储单元就成为没有达到指标的劣品，这种良率的下降带来了巨大的成本。基于以上技术问题，小尺寸条件下的集成电路设计带来了巨大的挑战。为了节省成本并设计出更加可靠的电路，电路良率的分析变得至关重要。传统的良率计算方法是进行蒙特卡洛模拟，从所有模拟的样本中找出失效的样本，用失效样本数目除以总样本数目得到失效比率，同时得到良率。对于存储阵列，当良率的要求为90%以上时，单个存储单元的失效率要求就需要达到百万分 之一或者更低，这种情况下由于失效区域通常位于概率密度很低的位置，蒙特卡洛方法的估算效率会很低，并制约良率估算有效性。如图1所示，在一个高斯分布中，如果失效区域位于1标准差σ位置，那么样本有较大概率落在失效区域内(～15.9%)，但是如果失效区域位于5～6σ,甚至更高的区域，大部分样本点将落在正常工作的区域，而失效区域很难出现采样点。比如图1所示，5σ对应的概率仅为0.0000287%。作为替代蒙特卡洛方法的改进办法，研究和工程人员提出了许多解决方案，最流行的通常是重要性采样[1]（参考文献[1]R.Kanj,R.Joshi,and S.Nassif,"Mixture importance sampling and its application to the analysis of SRAM designs in the presence of rare failure events,"in Proc.ACM/IEEE Design Automat.Conf.,Jun.2006.）或者基于马尔科夫链的采样办法[2]（参考文献[2]Changdao Dong,Xin Li,"Efficient SRAM failure rate prediction via Gibbs sampling,"Proceedings of the48th Design Automation Conference,June05-10,2011,San Diego,California.），然而这两种办法虽然采样样本效率高，但是前者很难解决高维采样难题和多失效区域采样的困难，后者往往有精度问题并且只对特定的情况才能发挥应有的效能。我们提出的快速估算良率算法在精度，速度和搜寻失效区域的各个指标之间达到了很好的折中，对估算多失效区域的高维低失效率问题均非常有效。

发明内容

本发明需要解决的技术问题是，如何提供一种快速估算集成电路良率的计算方法，能同时考虑到速度，精度，维度和失效区域，尤其 提高了多失效区域的高维低失效率估算效率，推动了良率导向的集成电路设计方法的发展。

本发明的上述技术问题这样解决：构建一种快速估算集成电路良率的计算方法，其特征在于，包括以下步骤：

确定正交化参数变量：根据待分析集成电路中电路单元内的元件或者关键元件确定输入的原始参数变量并正交化，所述参数变量的个数Y根据对电路特性有一定影响程度的工艺参数的数量确定，为对电路特性最敏感的工艺参数的数量；

确定采样半径r_max：由归一化高斯分布的原始采样点确定r_max，使其在Y维空间的chi分布的累积分布函数值等于设定的采样精度；

获得采样点：在半径为r_max的超球体内获取均匀分布的复数M个采样点；

计算失效概率：基于M个采样点计算所述电路单元的失效概率。

按照本发明提供的计算方法，所述获得采样点步骤重复进行M次以下均匀采样计算：

从Y维空间中取得一个遵循高斯分布的采样点向量X：X=(x₁,x₂,...,x_Y)，x_i～N(0,1)，其中：N()是高斯分布函数，自然数i∈[1，Y]；

生成X到中心原点的距离r：并赋给X，||X||是X的模，u是0到1之间的均匀随机分布的采样。

按照本发明提供的计算方法，所述chi分布即：遵从高斯分布的独立变量平方求和后再开方得到的随机变量遵从chi分布（详见参考文献[3]http://en.wikipedia.org/wiki/Chi_distribution），包括指以下公式：

k自由度下chi分布的累积分布函数的定义如下：

$F_{\mathrm{chi}}(k,x)=\frac{\mathrm{\γ}(k/2,x^2/2)}{\mathrm{\Γ}(k/2)}$

在本发明中计算时，k对应变量个数，x为采样点距中心的欧氏距离。其中Г(x)为Gamma函数，γ(s,x)为下不完全Gamma函数，定义分别如下：

$\mathrm{\Γ}\left(x\right)={\∫}_0^{\∞}{t}^{x-1}{e}^{-t}\mathrm{dt}$

$\mathrm{\γ}(s,x)={\∫}_0^x{t}^{s-1}{e}^{-t}\mathrm{dt}$

按照本发明提供的计算方法，所述计算失效概率步骤是在计算所有M个采样点向量X_j的概率密度函数w_j后求取w_j的平均值，包括：

301）计算所有采样点X_j到中心的欧式距离d_j，自然数j∈[1，M]；

$d_j=\underset{i=1}{\overset{Y}{\mathrm{\Σ}}}{X}_{\mathrm{ji}}$

X_ji为采样点X_j在第i维度分量

302）根据d_j求得该距离在chi分布中的概率密度g_j(d)和在原始的高斯分布中的概率密度p_j(d)；

303）计算加权的概率密度函数w_{j ：}w_j=p_j(d)/g_j(d)。

按照本发明提供的计算方法，待分析集成电路包括复数个相同电路单元。

按照本发明提供的计算方法，所述正交化参数变量是原本互不相关的原始参数变量。

按照本发明提供的计算方法，所述参数变量是待分析集成电路内电路单元中晶体管的阈值电压、迁移率、沟道长度或饱和速度等重要的工艺参数。

本发明提供的快速估算集成电路良率的计算方法，以多维球体中的均匀采样为基础，在空间中搜索所有可能的失效区域，并进行快速 良率估算，相对于传统的蒙特卡洛模拟方法，该方法能大幅提高效率；相对于流行的重要性采样算法，该算法在失效区域的搜索上更加准确可靠。本发明的仿真研究结果表明，该算法在效率，精度和失效区域搜索上有良好的折中，能有效快速估计数字电路的良率。在不损失精度的情况下大幅提升了本发明相对于传统蒙特卡洛模拟的良率估算效率。同时由于均匀采样的天然优良性质，使得在多失效区域的采样上有天然优势。因此本发明进一步优化了当前集成电路模拟中的良率估算方法，推动了良率导向的集成电路设计方法的发展。

附图说明

下面结合附图和具体实施例进一步对本发明进行详细说明。

图1是集成电路器件中参数浮动的分布示意图；

图2是一个2维例子中的高斯分布采样和均匀分布采样的对比示意图；

图3是本发明具体实施对应的计算机软件流程示意图；

图4是6晶体管SRAM的电路结构示意图；

图5a和5b分别是传统蒙特卡洛模拟方法的良率估算的收敛(图5a)和本发明方法的良率估算的收敛(图5b)对比；

图6是传统蒙特卡洛模拟方法和本发明方法的良率估算的收敛对比(标准差随采样次数的趋势)。

具体实施方式

首先，说明本发明快速估算集成电路良率的计算方法：

(一)原理

本发明算法的基础是在多维球状空间内进行均匀采样，然后根据每个采样点出现的位置计算加权概率推导出在原始的分布情形下的出现概率，从而计算单个单元电路的良率。以二维情形为例子简单说明如下：图2的左半部分对应是原始的高斯分布情形下随机采样点的分布。其中阴影区域为失效区域，可以看到大部分采样点集中在中间部分，失效区域内的采样点非常少，导致对失效区域的估计需要非常大量的样本总量。而在本发明提出的算法中，对应图2的右半部分，在半径为6σ的区域内，采样点均匀分布，从而同时有效覆盖了失效区域和非失效区域，得到了更加稳定和可靠的良率估算。

(二)具体实现

本发明快速估算集成电路良率的计算方法，如图3所示，包括以下步骤：

301）根据输入的Y个电路元件参数数据进行归一化(如果输入的参数有相关性，进行正交分解用独立变量的线性组合产生具有相关性的随机变量)；

302）根据归一化过后的原有分布确定均匀分布的采样半径r_max，并采样；

303）根据所有失效采样点到中心距离计算加权概率。

其中平均分布的采样样本的生成算法如下：

算法1：步骤302）中的均匀采样算法

3021）从Y维空间中取得一个遵循高斯分布的采样点X：X=(x₁,x₂,...,x_Y)，其中x_i～N(0,1)；

3022）生成该采样点到原点的距离，并将该距离赋给步骤3021）中 生成的点，采样点到原点的距离为r：r_max为采样的超球体半径，由希望获得采样精度决定。在Y维的高斯分布中，每个采样点距离原点的距离遵循chi分布，故可以由chi分布的累积分布函数决定。例如，希望采样精度达到覆盖99.999%的可能出现的采样区域的话，需要求出r_max使得在Y维下的chi分布的累积分布函数（CDF，cumulative distribution function）等于0.99999作为均匀超球体的采样半径。在进行N次均匀采样算法获得了超球体中均匀分布的采样点后，就可以基于采样点是否失效来进行良率的分析。

算法2：步骤303）中的良率分析算法

Forj=1,2,3,...，M

1.求得采样点X_j到中心的欧式距离d_j

2.由d_j求得该距离在chi分布中的概率密度g_j(d)

3.由d_j求得该距离在原始的高斯分布中的概率密度p_j(d)

4.得到加权的概率密度函数w_j=p_j(d)/g_j(d)

End For

求出w的平均值，即为单个单元的失效概率。

第二，下面结合具体实施实例和附图对本发明作进一步阐述，但本发明并不限于以下实施实例。

图4是一个6维情况下的6晶体管-SRAM例子，取每个晶体管的阈值电压作为浮动的参数，分别用普通蒙特卡洛办法和本发明提出的方法进行模拟求良率。为提高效率器件模型采用的是覆盖VDD范围内的查表模型(look-up table)。受到时间限制蒙特卡洛的模拟次数为1亿次，本发明提出的办法模拟次数到5千万次进行对比。图5a和5b是模拟的收敛曲线，其中图5a是蒙特卡洛模拟的收敛曲线，图5b是本 发明提出方法的收敛曲线。可以看到当模拟次数达到10亿次后，普通蒙特卡洛模拟办法的收敛性仍然很差。而本发明提出的办法在150万次左右的时候就达到了同等的收敛程度。图6对比了多次模拟中良率的标准差值随次数增加的趋势曲线。可以看到，本发明提出的方法在提高了约600倍的速度。

如图4所示，为一个6晶体管静态随机存储器（SRAM）的结构图。其中每个晶体管M1、M2...M6中都有参数浮动，这里考虑主要的参数浮动都体现在阈值电压上。每个晶体管中阈值电压浮动的大小可以参考文献[4]（参考文献[4]K.Takeuchi,T.Fukai,T.Tsunomura,A.T.Putra,A.Nishida,S.Kamohara,and T.Hiramoto,“Understanding random threshold voltage fluctuation by comparing multiple fabs and technologies,”in IEDM Tech.Dig.,Dec.2007,pp.467–470.）确定。当阈值电压的浮动的σ大小确定后将其作为随机数产生器的参数为每个晶体管产生随机的阈值电压浮动。如果晶体管之间的阈值电压是相关联的，则先由其协方差矩阵求出相关矩阵，进而求得特征向量和特征值使其正交化。然后在正交化之后的坐标体系内产生独立的随机数获得相关的随机变量。接下来就按照算法1、2，结合图3提出的流程求得该SRAM的良率。在本例中器件的尺寸如下表：

器件

M1

M2

M3

M4

M5

M6

长\宽(um)

0.15\0.045

0.15\0.045

0.14\0.045

0.14\0.045

0.12\0.045

0.12\0.045

表1

图4中BL和BLC上各有0.1p的负载电容。采用的模型是45nm的基于可预测性技术的模型(PTM,Predictive Technology Model)，详见参考文献[5]（参考文献[5]Predictive Technology Model:http://ptm.asu.edu/）。测量的指标是读取延时，取大于42ps的延迟为 失效。最后求得的良率为单元良率99.999951765%，对于一个128Kbits的存储单元良率为93.87%。图5和图6对比了本方法和蒙特卡洛模拟的效率。由实例可知，本发明提出的算法有效安全并且准确的预测了良率同时大幅提高了效率，成为良率导向的集成电路设计中节约成本提高竞争力的有效手段之一。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明权利要求的涵盖范围。

Claims (6)

1.一种快速估算集成电路良率的计算方法，其特征在于，包括以下步骤：

确定正交化参数变量：根据待分析集成电路中电路单元内的元件或者关键元件确定输入的原始参数变量并正交化，所述参数变量的个数Y根据对电路特性有一定影响程度的工艺参数的数量确定；

确定采样半径r_max：由归一化高斯分布的原始采样点确定r_max，使其在Y维空间的chi分布的累积分布函数值等于设定的采样精度；

获得采样点：在半径为r_max的超球体内获取均匀分布的复数M个采样点；

计算失效概率：基于M个采样点计算所述电路单元的失效概率。

2.根据权利要求1所述计算方法，其特征在于，所述获得采样点步骤重复进行M次以下均匀采样计算：

从Y维空间中取得一个遵循高斯分布的采样点向量X：X＝(x₁,x₂,...,x_Y)，x_i～N(0,1)，其中：N()是高斯分布函数，自然数i∈[1，Y]；

生成X到中心原点的距离r：并赋给X，||X||是X的模，u是0到1之间的均匀随机分布的采样。

3.根据权利要求1所述计算方法，其特征在于，所述计算失效概率步骤是在计算所有M个采样点向量X_j的加权概率密度函数w_j后求取w_j的平均值，包括：

301)计算所有采样点向量X_j到中心的欧式距离d_j，自然数j∈[1，M]；

302)根据d_j求得该距离在chi分布中的概率密度g_j(d)和在原始的高斯分布中的概率密度p_j(d)；

303)计算加权概率密度函数w_j：w_j＝p_j(d)/g_j(d)。

4.根据权利要求1所述计算方法，其特征在于，待分析集成电路包括复数个相同电路单元。

5.根据权利要求1-4中任一项所述计算方法，其特征在于，所述正交化参数变量是原本互不相关的原始参数变量。

6.根据权利要求1-4中任一项所述计算方法，其特征在于，所述参数变量包括待分析集成电路内电路单元中晶体管的阈值电压工艺参数、迁移率工艺参数、沟道长度工艺参数或饱和速度工艺参数。