KR102569871B1 - 10층 이상의 초격자 구조로 적층된 iPCM 시냅스 소자 및 그의 제작 방법 - Google Patents
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Abstract
본 발명은 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자에 관한 것으로서, LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)을 포함하고, 상기 iPCM은 적어도 10층 이상의 초격자 구조로 적층된 초격자층(Super-lattice layer)을 포함하는 것을 특징으로 한다.
Description
본 발명은 시냅스 소자 및 그 제작 방법에 관한 것으로, 보다 상세하게는 10층 이상의 초격자 구조로 적층된 메모리 소자로 구현되는 iPCM 시냅스 소자에 관한 기술이다.
시냅스(Synapse)를 모델링하는 기술은 생물학적 신경 네트워킹 시스템을 구현하기 위하여 시냅스와 유사한 동작을 하는 시냅스 모델링 회로인 시냅스 소자를 구성하는 기술로서, 기존의 시냅스 소자는 LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위해 메모리 소자인 PCM(Phase Change Materials)으로 구성된다.
여기서, PCM은 결정질로 낮은 저항성을 갖는 셋 상태와 비정질로 높은 저항성을 갖는 리셋 상태 사이에서 변화되는 상변화 특성을 갖는 물질로 형성됨으로써, 셋 상태로 전환되는 셋 동작과 리셋 상태로 전환되는 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현할 수 있다.
그러나 PCM 기반으로 시냅스 소자를 구현한 메모리 소자는, 고집적이 힘든 단점이 존재하며, 이를 극복하고자 Ge 원자의 배열 위치에 따라 낮은 저항성의 셋 상태 및 높은 저항성의 리셋 상태를 갖는 iPCM(interfacial Phase change memory) 기반의 초격자 상변화 메모리 소자가 제안되었다.
다만, 기존의 iPCM 기반의 초격자 상변화 메모리 소자는 일반적으로 8층의 iPCM 소자이므로, 펄스 폭(Pulse Width; PW)을 감소하면 점진적(Gradual) 특성을 보이나, 저항 범위(Resistance Range)가 감소하는 문제자 발생한다.
일 실시예들은 10층 이상의 초격자 구조를 갖는 iPCM 시냅스 소자를 구현한 메모리 소자를 제안한다.
보다 상세하게, 일 실시예들은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 iPCM을 이용함으로써, 적어도 10층 이상의 초격자 구조로 적층되는 초격자 상변화층을 포함한 메모리 소자를 제안한다.
일 실시예에 따른 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자에 있어서, LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)을 포함하고, 상기 iPCM은 적어도 10층 이상의 초격자 구조로 적층된 초격자층(Super-lattice layer)을 포함하는 것을 특징으로 한다.
상기 iPCM은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현할 수 있다.
상기 iPCM은 Sb 및 Te를 포함하는 씨드 레이어(Seed layer)와 Ge 및 Te를 포함하는 접착층(adhesion layer)를 포함하며, 상기 씨드 레이어 및 상기 접착층 사이에 상기 초격자층을 포함할 수 있다.
상기 초격자층은 Ge 및 Te를 포함하는 제1 층과 Sb 및 Te를 포함하는 제2 층으로 구성될 수 있다.
상기 초격자층은 상기 제1 층 및 상기 제2 층의 초격자 구조가 적어도 10층 이상으로 적층된 형태일 수 있다.
상기 제1 층은 1nm의 두께를 나타내고, 상기 제2 층은 4nm의 두께를 나타낼 수 있다.
상기 초격자층이 적어도 10층 이상의 초격자 구조로 적층되어 상기 초격자 상변화 메모리 소자의 레지스턴스 윈도우(Resistance Window)를 개선시키는 것을 특징으로 한다.
일 실시예에 따른 LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)을 포함하는 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자의 제작 방법에 있어서, 씨드 레이어(seed layer)를 증착하는 단계, 상기 씨드 레이어 상에 초격자층(Super-lattice layer)을 증착하는 단계, 상기 초격자 층 상에 접착층(adhesion layer)을 증착하는 단계, 상기 접착층 상에 상위 전극(Top electrode)을 증착하는 단계 및 패터닝(patterning) 및 이온 밀링(ion milling)하는 단계를 포함한다.
상기 씨드 레이어를 증착하는 단계는 Sb 및 Te를 포함하는 5nm의 두께의 상기 씨드 레이어를 증착할 수 있다.
상기 초격자층을 증착하는 단계는 Ge 및 Te를 포함하는 제1 층과 Sb 및 Te를 포함하는 제2 층의 초격자 구조를 포함하는 상기 초격자층을 적어도 10층 이상으로 적층할 수 있다.
상기 제1 층은 1nm의 두께를 나타내고, 상기 제2 층은 4nm의 두께를 나타낼 수 있다.
상기 접착층을 증착하는 단계는 Ge 및 Te를 포함하는 3nm의 두께의 상기 접착층을 증착할 수 있다.
일 실시예들은 10층 이상의 초격자 구조를 갖는 iPCM 시냅스 소자를 구현한 메모리 소자를 제안할 수 있다.
보다 상세하게, 일 실시예들은 결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 iPCM을 이용함으로써, 적어도 10층 이상의 초격자 구조로 적층되는 초격자 상변화층을 포함하여 점진적 특성이 개선되며, 레지스턴스 윈도우(Resistance Window)가 2배 이상 개선되는 메모리 소자를 제안할 수 있다.
도 1은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 구조를 설명하기 위한 간략도이다.
도 2a 및 도 2b는 기존의 일반적인 iPCM 소자의 구조를 설명하기 위해 도시한 것이다.
도 3a 및 도 3b는 일 실시예에 따른 10층 이상의 iPCM 시냅스 소자의 구조를 설명하기 위해 도시한 것이다.
도 4는 기존의 일반적인 iPCM 소자에 대한 실험 결과를 도시한 것이다.
도 5a 및 도 5b는 일 실시예에 따른 10층 이상의 iPCM 시냅스 소자에 대한 실험 결과를 도시한 것이다.
도 6은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 제작 방법을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 세부 구조를 설명하기 위한 사시도를 도시한 것이다.
도 8은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 제작 과정 및 시간에 따른 온도 그래프를 도시한 것이다.
도 2a 및 도 2b는 기존의 일반적인 iPCM 소자의 구조를 설명하기 위해 도시한 것이다.
도 3a 및 도 3b는 일 실시예에 따른 10층 이상의 iPCM 시냅스 소자의 구조를 설명하기 위해 도시한 것이다.
도 4는 기존의 일반적인 iPCM 소자에 대한 실험 결과를 도시한 것이다.
도 5a 및 도 5b는 일 실시예에 따른 10층 이상의 iPCM 시냅스 소자에 대한 실험 결과를 도시한 것이다.
도 6은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 제작 방법을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 세부 구조를 설명하기 위한 사시도를 도시한 것이다.
도 8은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 제작 과정 및 시간에 따른 온도 그래프를 도시한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 구조를 설명하기 위한 간략도이고, 도 2a 및 도 2b는 기존의 일반적인 iPCM 소자의 구조를 설명하기 위해 도시한 것이며, 도 3a 및 도 3b는 일 실시예에 따른 10층 이상의 iPCM 시냅스 소자의 구조를 설명하기 위해 도시한 것이다. 또한, 도 4는 기존의 일반적인 iPCM 소자에 대한 실험 결과를 도시한 것이고, 도 5a 및 도 5b는 일 실시예에 따른 10층 이상의 iPCM 시냅스 소자에 대한 실험 결과를 도시한 것이다.
도 1을 참조하면, 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자(100)는 LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)(110)을 포함한다.
iPCM(110)은 Sb 및 Te를 포함하는 씨드 레이어(Seed layer, 120)와 Ge 및 Te를 포함하는 접착층(adhesion layer, 130)으로 구성된 채, 씨드 레이어(120) 및 접착층(130) 사이에 적어도 10층 이상의 초격자 구조로 적층된 초격자층(Super-lattice layer, 140)을 포함할 수 있다. 초격자층(140)은 Ge 및 Te를 포함하는 제1 층(141)과 Sb 및 Te를 포함하는 제2 층(142)으로 구성되며, 제1 층(141) 및 제2 층(142)의 초격자 구조가 적어도 10층 이상으로 적층된 형태를 나타낸다. 이때, 제1 층(141)은 1nm의 두께를 나타내고, 제2 층(142)은 4nm의 두께를 나타낼 수 있다.
나아가, iPCM(110)은 Sb 및 Te을 포함하는 씨드 레이어(120)과 Ge 및 Te을 포함하는 접착층(130)으로 구성된 채, iPCM(110)의 양단에 배치되는 전극들(150, 160)에 의해 인가되는 펄스에 따라 접착층(130)에 포함되는 Ge 원자를 이동시켜(Ge 원자의 배열 위치를 변경하여) 결정질 및 유사 결정질 사이에서 결정 상태가 변화되어 결정질의 상태로 셋 상태(예컨대, 낮은 저항성)를 나타내고 유사 결정질의 상태로 리셋 상태(예컨대, 높은 저항성)를 나타낼 수 있다.
이에, iPCM(110)은 결정질의 셋 상태로 변환되는 셋 동작으로 시냅스 소자의 LTP 동작을 구현하고, 유사 결정질의 리셋 상태로 변환되는 리셋 동작으로 시냅스 소자의 LTD 동작을 구현할 수 있다.
여기서, 유사 결정질은 결정 상태가 비정질보다 결정질에 더 가까운 결정화 정도를 의미하는 바, 결정질과 유사 결정질은 결정화 정도가 크게 차이 나지 않는 유사한 상태일 수 있다.
이처럼 iPCM(110)은 결정 상태가 결정질 및 유사 결정질 사이에서 변화되기 때문에, 셋 상태와 리셋 상태의 결정화 정도가 크게 차이 나지 않아 셋 동작 및 리셋 동작 각각의 메커니즘이 유사한 특성을 갖게 될 수 있다.
따라서, iPCM(110)을 포함하는 메모리 소자(100)는, 셋 동작 및 리셋 동작 각각의 메커니즘이 유사한 특성을 이용하여, LTP 동작 및 LTD 동작의 대칭성을 확보할 수 있다.
이 때, 메모리 소자(100)는 LTP 동작 및 LTD 동작의 대칭성 확보를 위해 LTP 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 특성과 LTD 동작에서 적어도 하나의 iPCM(110)에 인가되는 펄스의 특성을 조절할 수 있다. 이하, LTP 동작은 적어도 하나의 iPCM(110)의 셋 동작을 의미하며, LTD 동작은 적어도 하나의 iPCM(110)의 리셋 동작을 의미할 수 있다.
여기서, 펄스의 특성은 펄스의 진폭(Amplitude) 또는 펄스 폭(Pulse width)을 포함할 수 있다.
일 실시예에 따른 시냅스 소자를 구현한 메모리 소자(100)는 적어도 10층 이상의 초격자 구조로 적층된 초격자층(140)을 포함함으로써, 초격자 상변화 메모리 소자의 레지스턴스 윈도우(Resistance Window)를 개선시키는 것을 특징으로 한다.
이와 관련하여 도 2a 및 도 2b를 참조하면, 기존의 일반적인 iPCM 소자는 Ge 및 Te를 포함하는 제1 층과 Sb 및 Te를 포함하는 제2 층의 초격자 구조를 나타내는 초격자층을 8단으로 적층함으로써, 펄스 폭(Pulse width)을 감소시켜 점진적(Gradual) 특성은 보이나 저항 범위(Resistance Range)가 감소하는 문제가 발생한다. 여기서, 점진적 특성은 전압 펄스에서 전압 변화에 따른 저항 변화의 정도가 기 설정된 범위 내에서 일정하게 유지되는 특성을 나타낸다.
반면에, 도 3a 및 도 3b에 도시된 일 실시예에 따른 메모리 소자(100)는 Ge 및 Te를 포함하는 제1 층과 Sb 및 Te를 포함하는 제2 층의 초격자 구조를 나타내는 초격자층(super-lattice layer)을 16단으로 적층함으로써, 점진적(Gradual) 특성을 개선하고, 레지스턴스 윈도우(Resistance Window)도 2배 이상 개선시킬 수 있다. 일 실시예에 따른 메모리 소자(100)는 적어도 10층 이상의 초격자층을 포함한 iPCM 시냅틱 소자를 나타내며, 시냅틱 특성 개선을 위해서 iPCM 층수를 증가시키는 구조를 나타내는 것을 특징으로 한다.
도 4는 기존의 일반적인 iPCM 소자의 펄스 폭(Pulse width)별 실험 결과를 나타낸 것이고, 도 5a는 일 실시예에 따른 메모리 소자의 펄스 폭(Pulse width)별 실험 결과를 나타낸 것이며, 도 5b는 일 실시예에 따른 메모리 소자의 진폭(Amplitude) 별 실험 결과를 나타낸 것이다. 이에 따라서, 도 4, 도 5a 및 도 5b에 도시된 바와 같이, 일 실시예에 따른 메모리 소자(100)가 기존의 일반적인 iPCM 소자에 비해 점진적 특성이 더욱 개선되며, 점진적 특성에 따라 레지스턴스 윈도우(Resistance Window)도 2배 이상 개선되는 것을 확인할 수 있다.
도 6은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 제작 방법을 나타낸 플로우 차트이다. 또한, 도 7은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 세부 구조를 설명하기 위한 사시도를 도시한 것이며, 도 8은 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자의 제작 과정 및 시간에 따른 온도 그래프를 도시한 것이다.
도 6, 도 7 및 도 8을 참조하면, 단계 S610에서, 씨드 레이어(seed layer)를 증착한다. 단계 S610은 SiO2 기판 상에 Sb 및 Te를 포함하는 5nm의 두께의 씨드 레이어를 증착하며, 도 8에 도시된 바와 같이 5nm의 씨드 레이어를 증착한 직후, 270℃의 증착 온도를 고정 후, 약 1시간을 유지할 수 있다.
단계 S620에서, 씨드 레이어 상에 초격자층(Super-lattice layer)을 증착한다. 단계 S620은 도 8에 도시된 바와 같이, 1시간 동안 유지된 270℃의 온도에서 초격자층을 증착할 수 있다.
단계 S620은 Ge 및 Te를 포함하는 제1 층과 Sb 및 Te를 포함하는 제2 층의 초격자 구조를 포함하는 초격자층을 적어도 10층 이상으로 증착하며, 본 발명의 일 실시예에 따른 시냅스 소자를 구현한 메모리 소자는 16층으로 적층된 초격자층을 포함하는 것을 특징으로 한다. 이때, 제1 층은 1nm의 두께를 나타내고, 제2 층은 4nm의 두께를 나타낸다.
단계 S630에서, 초격자층 상에 접착층(adhesion layer)을 증착한다. 도 8에 도시된 바와 같이, 접착증은 초격자층과 동일하게 270℃로 유지된 환경에서 증착될 수 있다. 이때, 단계 S630은 Ge 및 Te를 포함하는 3nm의 두께의 접착층을 증착할 수 있다.
단계 S640에서, 접착층 상에 약 50nm의 상위 전극(Top electrode)을 증착한다. 상위 전극은 초격자층 및 접착층과 달리 씨드 레이어와 동일한 온도에서 증착된다. 이후에, 단계 S650에서, 패터닝(patterning) 및 이온 밀링(ion milling)한다.
기존의 일반적인 8-layer Super-lattice iPCM 소자는 낮은 동작 전압(Vset: 0.60 V)으로 메모리 특성 측면에서 장점을 보였으나, 소자 동작 시 급격한 저항 변화로 시냅틱(synaptic) 특성 측면에서 컨덕턴스 레벨(conductance level) 확보에 어려움 존재하였다. 이에 따라서, 일 실시예에 따른 메모리 소자는 12인치 스퍼터(sputter)를 이용하여 투 스텝 성장(two-step growth) 공정 조건(Two-step growth: R.T에서 seed layer Sb2Te3 증착 + 270 ℃ 고온 증착)으로 제작된 16층 구조의 초격자층(16-layer Super-lattice) iPCM 소자를 나타낸다. 보다 세부적으로, 일 실시예에 따른 메모리 소자는 TiN BEC / Sb2Te3 5 nm / [GeTe 1 nm + Sb2Te3 4 nm]X16 / GeTe 3 nm / TiN 50 nm 구조의 iPCM 소자이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (12)
- 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자에 있어서,
LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)
을 포함하고,
상기 iPCM은 적어도 10층 이상의 초격자 구조로 적층된 초격자층(Super-lattice layer)을 포함하며,
상기 iPCM은
Sb 및 Te를 포함하는 씨드 레이어(Seed layer)와 Ge 및 Te를 포함하는 접착층(adhesion layer)를 포함하고, 상기 씨드 레이어 및 상기 접착층 사이에 Ge 및 Te를 포함하는 제1 층과 Sb 및 Te를 포함하는 제2 층으로 구성되는 상기 초격자층을 포함하며,
상기 제1 층의 두께는, 상기 접착층의 두께와 상이하고,
상기 제2 층의 두께는, 상기 씨드 레이어의 두께와 상이한 것을 특징으로 하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자. - 제1항에 있어서,
상기 iPCM은
결정질 및 유사 결정질 사이에서 결정 상태가 변화됨에 따른 셋 동작 및 리셋 동작으로 각각 LTP 동작 및 LTD 동작을 구현하는 것을 특징으로 하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자. - 삭제
- 삭제
- 제1항에 있어서,
상기 초격자층은
상기 제1 층 및 상기 제2 층의 초격자 구조가 적어도 10층 이상으로 적층된 형태인 것을 특징으로 하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자. - 제5항에 있어서,
상기 제1 층은 1nm의 두께를 나타내고, 상기 제2 층은 4nm의 두께를 나타내는 것을 특징으로 하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자. - 제1항에 있어서,
상기 초격자층이 적어도 10층 이상의 초격자 구조로 적층되어 상기 초격자 상변화 메모리 소자의 레지스턴스 윈도우(Resistance Window)를 개선시키는 것을 특징으로 하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자. - LTP(Long Term Potentiation) 동작 및 LTD(Long Term Depression) 동작을 구현하기 위한 iPCM(interfacial Phase Change Materials)을 포함하는 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자의 제작 방법에 있어서,
Sb 및 Te를 포함하는 씨드 레이어(seed layer)를 증착하는 단계;
상기 씨드 레이어 상에 초격자층(Super-lattice layer)을 증착하는 단계;
상기 초격자 층 상에 Ge 및 Te를 포함하는 접착층(adhesion layer)을 증착하는 단계;
상기 접착층 상에 상위 전극(Top electrode)을 증착하는 단계; 및
패터닝(patterning) 및 이온 밀링(ion milling)하는 단계
를 포함하고,
상기 씨드 레이어 및 상기 접착층 사이에 포함되는 상기 초격자층의 Ge 및 Te를 포함하는 제1 층의 두께는, 상기 접착층의 두께와 상이하며,
상기 씨드 레이어 및 상기 접착층 사이에 포함되는 상기 초격자층의 Sb 및 Te를 포함하는 제2 층의 두께는, 상기 씨드 레이어의 두께와 상이한 것을 특징으로 하는 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자의 제작 방법. - 제8항에 있어서,
상기 씨드 레이어를 증착하는 단계는
5nm의 두께의 상기 씨드 레이어를 증착하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자의 제작 방법. - 제9항에 있어서,
상기 초격자층을 증착하는 단계는
상기 제1 층과 상기 제2 층의 초격자 구조를 포함하는 상기 초격자층을 적어도 10층 이상으로 적층하는 것을 특징으로 하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자의 제작 방법. - 제10항에 있어서,
상기 제1 층은 1nm의 두께를 나타내고, 상기 제2 층은 4nm의 두께를 나타내는 것을 특징으로 하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자의 제작 방법. - 제10항에 있어서,
상기 접착층을 증착하는 단계는
3nm의 두께의 상기 접착층을 증착하는, 시냅스 소자를 구현한 10층 이상의 초격자 상변화 메모리 소자의 제작 방법.
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