KR102569690B1

KR102569690B1 - 전계발광표시장치

Info

Publication number: KR102569690B1
Application number: KR1020170169594A
Authority: KR
Inventors: 김현호; 이경묵; 최낙봉; 김동율; 이지수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-12-11
Filing date: 2017-12-11
Publication date: 2023-08-24
Also published as: KR20190069166A

Abstract

본 발명은 제1기판, 평탄화층, 제1전극층, 뱅크층, 역테이퍼형 스페이서, 발광층, 제2전극층 및 봉지층을 포함하는 전계발광표시장치를 제공한다. 평탄화층은 제1기판 상에 위치한다. 제1전극층은 평탄화층 상에 위치한다. 뱅크층은 제1전극층 상에 위치하고 하부로 함몰된 뱅크홈을 갖는다. 역테이퍼형 스페이서는 뱅크홈 내부에 위치한다. 발광층은 뱅크층 및 제1전극층 상에 위치한다. 제2전극층은 발광층 상에 위치한다. 봉지층은 제2전극층 상에 위치하고 복층으로 이루어진다. 봉지층의 최하위층은 역테이퍼형 스페이서의 상부 및 측부면을 모두 덮는다.

Description

전계발광표시장치{Light Emitting Display Device}

본 발명은 전계발광표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 전계발광표시장치(Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치 중 전계발광표시장치에는 복수의 서브 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동부 및 표시 패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동부에는 표시 패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시 패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

전계발광표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀의 발광다이오드가 발광을 하게 됨으로써 영상을 표시할 수 있게 된다. 전계발광표시장치는 서브 픽셀 내부에 포함된 발광다이오드로부터 생성된 빛을 기반으로 영상을 표시하므로 차세대 표시장치로 각광받는 등 다양한 장점을 지니고 있다. 그러나 종래의 전계발광표시장치는 생산수율을 높임과 더불어 수명 연장을 위한 과제가 여전히 남아 있다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 외부로부터 침투된 수분이나 산소 등의 외기가 다른 서브 픽셀로 전파되는 것을 저지함은 물론 봉지층의 박리 현상을 저지하여 생산 수율을 높이고 수명을 연장하는 것이다.

상술한 과제 해결 수단으로 본 발명은 제1기판, 평탄화층, 제1전극층, 뱅크층, 역테이퍼형 스페이서, 발광층, 제2전극층 및 봉지층을 포함하는 전계발광표시장치를 제공한다. 평탄화층은 제1기판 상에 위치한다. 제1전극층은 평탄화층 상에 위치한다. 뱅크층은 제1전극층 상에 위치하고 하부로 함몰된 뱅크홈을 갖는다. 역테이퍼형 스페이서는 뱅크홈 내부에 위치한다. 발광층은 뱅크층 및 제1전극층 상에 위치한다. 제2전극층은 발광층 상에 위치한다. 봉지층은 제2전극층 상에 위치한다. 봉지층은 역테이퍼형 스페이서의 상부 및 측부면을 모두 덮는다.

뱅크홈은 역테이퍼형 스페이서, 발광층, 제2전극층 및 봉지층이 적층되는 공간을 가질 수 있다.

발광층은 역테이퍼형 스페이서의 하부에서 분리될 수 있다.

평탄화층은 뱅크층과 대응하는 영역이 하부로 함몰될 수 있다.

뱅크층은 상부면에 위치하는 정테이퍼형 스페이서를 더 포함할 수 있다.

다른 측면에서 본 발명은 제1기판, 평탄화층, 제1전극층, 뱅크층, 복층형 스페이서, 발광층, 제2전극층 및 봉지층을 포함하는 전계발광표시장치를 제공한다. 평탄화층은 제1기판 상에 위치한다. 제1전극층은 평탄화층 상에 위치한다. 뱅크층은 제1전극층 상에 위치한다. 복층형 스페이서는 뱅크층 상에 위치한다. 발광층은 뱅크층 및 제1전극층 상에 위치한다. 제2전극층은 발광층 상에 위치한다. 봉지층은 제2전극층 상에 위치한다. 봉지층은 복층형 스페이서의 상부 및 측부면을 모두 덮는다.

복층형 스페이서는 동종의 재료 또는 이종의 재료로 이루어진 제1층 스페이서와, 제2층 스페이서를 포함할 수 있다.

제1층 스페이서는 금속 재료, 유기 재료 또는 무기 재료로 선택될 수 있다.

제1층 스페이서와 제2층 스페이서는 정테이퍼형과 역테이퍼형 중 하나 또는 이들의 조합일 수 있다.

복층형 스페이서는 뱅크층의 하부로 함몰된 뱅크홈의 내부에 위치할 수 있다.

본 발명은 외부로부터 침투된 수분이나 산소 등의 외기가 다른 서브 픽셀로 전파되는 것을 저지함은 물론 봉지층의 박리 현상을 저지할 수 있는 효과가 있다. 또한, 본 발명은 높은 접착력을 갖고 표시영역을 외기로부터 보호할 수 있는 봉지층을 기반으로 유기전계발광표시장치의 제작시 생산수율을 높임과 더불어 수명을 연장할 수 있는 효과가 있다.

도 1은 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 도 2의 일부를 구체화한 회로 구성 예시도.
도 4는 표시 패널의 평면 예시도.
도 5는 도 4의 I1-I2 영역의 단면 예시도.
도 6 및 도 7은 표시 패널의 기구적 특성을 설명하기 위한 예시도들.
도 8은 본 발명의 제1실시예에 따른 특징을 보여주기 위해 표시 패널을 구성하는 일부 층을 나타낸 단면도.
도 9는 도 8을 기반으로 한 표시 패널의 밀봉 특성을 나타낸 단면도.
도 10은 도 9의 일부 영역을 나타낸 확대도.
도 11은 본 발명의 제2실시예에 따른 특징을 보여주기 위해 표시 패널을 구성하는 일부 층을 나타낸 단면도.
도 12는 도 11을 기반으로 한 표시 패널의 밀봉 특성을 나타낸 단면도.
도 13은 도 12의 일부 영역을 나타낸 확대도.
도 14는 본 발명의 제3실시예에 따른 특징을 보여주기 위해 표시 패널을 구성하는 일부 층을 나타낸 단면도.
도 15는 도 14를 기반으로 한 표시 패널의 밀봉 특성을 나타낸 단면도.
도 16은 도 15의 일부 영역을 나타낸 확대도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과 상이할 수 있다.

소자 또는 층이 다른 소자의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자 또는 층이 다른 소자에 "접하는"으로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다. 덧붙여, 도면에 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.

또한, 이하에서 설명되는 전계발광표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰, 가상현실기기(VR), 증강현실기기(AR) 등으로 구현될 수 있다. 또한, 전계발광표시장치는 유기 발광다이오드(전계발광 표시소자)를 기반으로 한 유기전계발광표시장치(Organic Light Emitting Display Device)는 물론이고, 무기 발광다이오드를 기반으로 한 무기전계발광표시장치(Inorganic Light Emitting Display Device)에도 적용 가능하다. 그러나 이하에서는 유기전계발광표시장치를 일례로 설명한다.

도 1은 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이고, 도 3은 도 2의 일부를 구체화한 회로 구성 예시도이며, 도 4는 표시 패널의 평면 예시도이고, 도 5는 도 4의 I1-I2 영역의 단면 예시도이며, 도 6 및 도 7은 표시 패널의 기구적 특성을 설명하기 위한 예시도들이다.

도 1에 도시된 바와 같이, 유기전계발광표시장치는 타이밍 제어부(151), 데이터 구동부(155), 스캔 구동부(157), 표시 패널(110) 및 전원 공급부(153)를 포함한다.

타이밍 제어부(151)는 영상 처리부(미도시)로부터 데이터신호(DATA)와 더불어 데이터 인에이블 신호, 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호 등을 공급받는다. 타이밍 제어부(151)는 구동신호에 기초하여 스캔 구동부(157)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(155)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(151)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

데이터 구동부(155)는 타이밍 제어부(151)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(151)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 디지털 데이터신호를 아날로그 데이터신호(또는 데이터전압)로 변환하여 출력한다. 데이터 구동부(155)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(155)는 IC 형태로 형성될 수 있다.

스캔 구동부(157)는 타이밍 제어부(151)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(157)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(157)는 IC 형태로 형성되거나 표시 패널(110)에 게이트인패널(Gate In Panel) 방식(박막 공정으로 트랜지스터를 형성하는 방식)으로 형성된다.

전원 공급부(153)는 고전위전압과 저전위전압 등을 출력한다. 전원 공급부(153)로부터 출력된 고전위전압과 저전위전압 등은 표시 패널(110)에 공급된다. 고전위전압은 제1전원라인(EVDD)을 통해 표시 패널(110)에 공급되고 저전위전압은 제2전원라인(EVSS)을 통해 표시 패널(110)에 공급된다. 전원 공급부(153)는 IC 형태로 형성될 수 있다.

표시 패널(110)은 데이터 구동부(155)로부터 공급된 데이터신호(DATA), 스캔 구동부(157)로부터 공급된 스캔신호 그리고 전원 공급부(153)로부터 공급된 전원을 기반으로 영상을 표시한다. 표시 패널(110)은 영상을 표시할 수 있도록 동작하며 빛을 발광하는 서브 픽셀들(SP)을 포함한다.

서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.

도 2에 도시된 바와 같이, 하나의 서브 픽셀은 데이터라인(DL1), 스캔라인(GL1)의 교차영역에 위치하며, 구동 트랜지스터(DR)의 게이트-소스간 전압을 셋팅하기 위한 프로그래밍부(SC)와 유기 발광다이오드(OLED)를 포함한다.

유기발광 다이오드(OLED)는 애노드(ANO), 캐소드(CAT), 및 애노드(ANO)와 캐소드(CAT) 사이에 개재된 유기 발광층을 포함한다. 애노드(ANO)는 구동 트랜지스터(DR)와 접속된다.

프로그래밍부(SC)는 적어도 하나 이상의 스위칭 트랜지스터와, 적어도 하나 이상의 커패시터를 포함하는 트랜지스터부(트랜지스터 어레이)로 구현될 수 있다. 트랜지스터부는 CMOS 반도체, PMOS 반도체 또는 NMOS 반도체를 기반으로 구현된다. 트랜지스터부에 포함된 트랜지스터들은 p 타입 또는 n 타입 등으로 구현될 수 있다. 또한, 서브 픽셀의 트랜지스터부에 포함된 트랜지스터들의 반도체층은, 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다.

스위칭 트랜지스터는 스캔라인(GL1)으로부터의 스캔신호에 응답하여 턴 온 됨으로써, 데이터라인(DL1)으로부터의 데이터전압을 커패시터의 일측 전극에 인가한다. 구동 트랜지스터(DR)는 커패시터에 충전된 전압의 크기에 따라 전류량을 제어하여 유기 발광다이오드(OLED)의 발광량을 조절한다. 유기 발광다이오드(OLED)의 발광량은 구동 트랜지스터(DR)로부터 공급되는 전류량에 비례한다. 또한, 서브 픽셀은 제1전원라인(EVDD)과 제2전원라인(EVSS)에 연결되며, 이들로부터 고전위전압과 저전위전압을 공급받는다.

도 3의 (a)에 도시된 바와 같이, 서브 픽셀은 앞서 설명한 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst) 및 유기 발광다이오드(OLED) 뿐만 아니라 내부보상회로(CC)를 포함할 수 있다. 내부보상회로(CC)는 보상신호라인(INIT)에 연결된 하나 이상의 트랜지스터들을 포함할 수 있다. 내부보상회로(CC)는 구동 트랜지스터(DR)의 게이트-소스전압을 문턱전압이 반영된 전압으로 세팅하여, 유기발광 다이오드(OLED)가 발광할 때에 구동 트랜지스터(DR)의 문턱전압에 의한 휘도 변화를 배제시킨다. 이 경우, 스캔라인(GL1)은 스위칭 트랜지스터(SW)와 내부보상회로(CC)의 트랜지스터들을 제어하기 위해 적어도 2개의 스캔라인(GL1a, GL1b)을 포함하게 된다.

도 3의 (b)에 도시된 바와 같이, 서브 픽셀은 스위칭 트랜지스터(SW1), 구동 트랜지스터(DR), 센싱 트랜지스터(SW2), 커패시터(Cst) 및 유기 발광다이오드(OLED)를 포함할 수 있다. 센싱 트랜지스터(SW2)는 내부보상회로(CC)에 포함될 수 있는 트랜지스터로서, 서브 픽셀의 보상 구동을 위해 센싱 동작을 수행한다.

스위칭 트랜지스터(SW1)는 제1스캔라인(GL1a)을 통해 공급된 스캔신호에 응답하여, 데이터라인(DL1)을 통해 공급되는 데이터전압을 제1노드(N1)에 공급하는 역할을 한다. 그리고 센싱 트랜지스터(SW2)는 제2스캔라인(GL1b)을 통해 공급된 센싱신호에 응답하여, 구동 트랜지스터(DR)와 유기 발광다이오드(OLED) 사이에 위치하는 제2노드(N2)를 초기화하거나 센싱하는 역할을 한다.

한편, 앞서 도 3에서 소개된 서브 픽셀의 회로 구성은 이해를 돕기 위한 것일 뿐이다. 즉, 본 발명의 서브 픽셀의 회로 구성은 이에 한정되지 않고, 2T(Transistor)1C(Capacitor), 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수 있다.

도 4에 도시된 바와 같이, 표시 패널(110)은 제1기판(110a), 봉지층(110b), 표시영역(AA), 패드부(PAD) 등을 포함한다. 표시영역(AA)은 빛을 발광하는 서브 픽셀들(SP)로 이루어진다. 표시영역(AA)의 서브 픽셀들(SP)은 수분이나 산소 등에 취약하므로 봉지층(110b)에 의해 밀봉되지만, 패드부(PAD)는 외부 기판과의 전기적인 연결을 도모하기 위한 패드들로 이루어지므로 외부로 노출된다. 봉지층(110b) 상에는 제2기판이 더 부착될 수 있다.

표시영역(AA)은 제1기판(110a)의 거의 모든 면을 차지하도록 배치될 수 있고, 패드부(PAD)는 제1기판(110a)의 일측 외곽에 배치될 수 있다. 표시 패널(110)은 사각형 형상으로 구현된 것을 일례로 하였으나, 이는 오각형, 육각형, 다각형, 원형, 타원형 등 다양한 형상으로 구현될 수 있다.

도 4 및 도 5에 도시된 바와 같이, 표시영역(AA)은 제1기판(110a)과 봉지층(110b)에 의해 밀봉될 수 있다. 봉지층(110b)은 단층의 유기 또는 무기 재료로 이루어지거나 유기 재료 및 무기 재료가 교번 적층된 복층 등으로 이루어질 수 있다. 표시 패널(110)은 제1기판(110a) 방향으로 빛을 출사하는 하부발광(Bottom Emission), 봉지층(110b) 방향으로 빛을 출사하는 상부발광(Top Emission), 또는 기판과 봉지층(110a, 110b)의 방향으로 빛을 출사하는 양면발광(Dual Emission) 등의 형태로도 구현될 수 있다.

도 6에 도시된 바와 같이, 표시 패널(110)은 평평하게 펴진 형태를 갖지만 연성을 가지므로 구부렸다 펼 수 있다. 예컨대, 표시 패널(110)은 도 6 (a)와 같이 상부 방향으로 구부리거나 도 6 (b)와 같이 하부 방향으로 구부릴 수도 있다.

또한, 도 7에 도시된 바와 같이, 표시 패널(110)은 특정 영역을 구부려 놓은 상태로 유지될 수도 있다. 예컨대, 표시 패널(110)은 도 7 (a)와 같이 표시 패널(110)의 외곽의 일부가 구부러진 상태를 갖거나 도 7 (b)와 같이 표시 패널의 중앙이 구부러진 상태를 가질 수도 있다. 도 7에서 원형의 점선 BA은 구부러진 영역 즉 밴딩영역을 의미한다.

본 발명에 따른 표시 패널은 유연한 기구적 특성을 갖는 기판들 및 소자들을 기반으로 하게 됨에 따라 연성을 가질 수 있다. 표시 패널을 구부렸다 펼치는 등의 행위는 표시 패널을 구성하는 구조물에 많은 스트레스를 주게 된다. 그러므로 본 발명에서는 이러한 밴딩 스트레스에도 강건함을 유지할 수 있는 표시 패널을 제작하기 위해 다음과 같은 구조를 제안한다.

<제1실시예>

도 8은 본 발명의 제1실시예에 따른 특징을 보여주기 위해 표시 패널을 구성하는 일부 층을 나타낸 단면도이고, 도 9는 도 8을 기반으로 한 표시 패널의 밀봉 특성을 나타낸 단면도이며, 도 10은 도 9의 일부 영역을 나타낸 확대도이다.

도 8에 도시된 바와 같이, 본 발명의 제1실시예는 평탄화층(113) 상에 위치하는 뱅크층(BNK)에 하부로 함몰된 뱅크홈(BH)을 형성하고, 뱅크홈(BH) 내에 역테이퍼형 스페이서(ISPC)를 형성한다. 역테이퍼형 스페이서(ISPC)는 뱅크홈(BH)을 모두 채우기 보다는 다른 박막이 뱅크홈(BH)을 채울 수 있도록 공간을 남기는 크기를 가질 수 있다. 즉, 역테이퍼형 스페이서(ISPC)의 크기는 뱅크홈(BH)의 크기보다 작을 수 있으나 이에 한정되지 않는다. 역테이퍼형 스페이서(ISPC)는 뱅크층(BNK)의 높이와 동일한 것을 일례로 도시하였다. 그러나 역테이퍼형 스페이서(ISPC)의 높이는 뱅크층(BNK)의 높이보다 높거나 더 낮을 수도 있다.

뱅크홈(BH)의 내부에 배치된 역테이퍼형 스페이서(ISPC)는 제1기판(110a) 상에 복층의 필름으로 이루어진 봉지층(110b)을 형성할 때 발생할 수 있는 구조적 문제를 해소하는 역할을 하는데 이와 관련된 구체적인 설명은 이하에서 다룬다.

도 8 및 도 9에 도시된 바와 같이, 제1기판(110a) 상에는 트랜지스터부(TFTA)와 유기 발광다이오드(OLED)를 포함하는 제1 및 제2서브 픽셀(SP1, SP2)이 위치한다. 제1 및 제2서브 픽셀(SP1, SP2)의 구성물을 층별로 설명하면 다음과 같다.

제1기판(110a) 상에는 트랜지스터부(TFTA)가 위치한다. 트랜지스터부(TFTA)는 트랜지스터들 및 커패시터 등을 포함한다. 트랜지스터부(TFTA)에 포함된 트랜지스터들은 탑게이트(Top gate) 또는 바탐 게이트(Bottom gate) 등으로 이루어질 수 있음은 물론 반도체층의 재료나 제조 방법에 따라 다양한 구조를 가질 수 있는바 이는 블록으로 도시한다.

트랜지스터부(TFTA) 상에는 제1 내지 제3금속층(111a ~ 111c)이 위치한다. 제1 내지 제3금속층(111a ~ 111c) 중 제1 및 제2금속층(111a, 110b)은 트랜지스터부(TFTA)에 포함된 구동 트랜지스터의 소오스전극 및 드레인전극이거나 이들과 연결되는 연결전극들로 정의될 수 있다. 제3금속층(111c)은 커패시터를 구성하는 대향전극으로 정의될 수 있다.

제1 내지 제3금속층(111a ~ 111c) 상에는 보호층(111)이 위치한다. 보호층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 보호층(111)은 제1금속층(111a)을 노출하는 콘택홀을 갖는다.

보호층(111) 상에는 평탄화층(113)이 위치한다. 평탄화층(113)은 네거티브 오버코트층, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다. 평탄화층(113)은 보호층(111)과 더불어 제1금속층(111a)을 노출하는 콘택홀을 갖는다.

평탄화층(113) 상에는 제1전극층(114)이 위치한다. 제1전극층(114)은 유기 발광다이오드(OLED)의 애노드 또는 캐소드로 선택된다. 제1전극층(114)은 단층 또는 복층으로 이루어질 수 있다. 제1전극층(114)은 평탄화층(113)의 콘택홀을 통해 제1금속층(111a)에 전기적으로 연결된다.

평탄화층(113) 상에는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 제1전극층(114)을 덮고 일부를 노출한다. 뱅크층(BNK)에서 제1전극층(114)을 노출하는 영역은 발광영역 또는 개구부(OPN)로 정의되고, 제1전극층(114)을 덮는 영역은 비발광영역(NA)으로 정의된다. 뱅크층(BNK)은 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)의 관계처럼 인접하는 서브 픽셀들의 경계를 정의하는 역할을 한다. 뱅크층(BNK)은 뱅크홈(BH)을 갖는다. 뱅크홈(BH)은 뱅크층(BNK)의 하부에 위치하는 평탄화층(113)을 노출하도록 마련되거나 뱅크층(BNK)이 일정 깊이를 가지고 함몰된 형태를 갖도록 마련될 수도 있다. 뱅크홈(BH)의 내부에는 역테이퍼형 스페이서(ISPC)가 위치한다.

뱅크층(BNK)과 뱅크층(BNK)의 외부로 노출된 제1전극층(114) 상에는 유기발광층(115)이 위치한다. 유기 발광층(115)은 뱅크층(BNK)의 상부 및 측부면, 뱅크홈(BH)의 내부면 및 하부면, 역테이퍼형 스페이서(ISPC)의 상부면에 위치한다. 유기 발광층(115)은 백색을 발광하거나 적색, 녹색 또는 청색을 발광할 수 있는 재료로 이루어진다. 예컨대, 유기 발광층(115)이 적색, 녹색 또는 청색이 아닌 백색을 발광하는 재료로 이루어진 경우 제1기판(110a)과 봉지층(110b) 사이 또는 봉지층(110b) 상에 컬러필터층이 더 포함된다.

유기 발광층(115) 상에는 제2전극층(116)이 위치한다. 제2전극층(116)은 캐소드 또는 애노드로 선택된다. 제2전극층(116)은 단층 또는 복층으로 이루어질 수 있다. 제2전극층(116)은 뱅크층(BNK)의 상부 및 측부면, 뱅크홈(BH)의 내부면 및 하부면, 역테이퍼형 스페이서(ISPC)의 상부면에 대응하여 위치한다.

제2전극층(116) 상에는 봉지층(110b)이 위치한다. 봉지층(110b)은 화학증착법(Chemical vapor deposition; CVD) 또는 원자층 증착법(Atomic layer deposition; ALD) 등에 의해 형성될 수 있다. 봉지층(110b)은 복층으로 형성된다. 예컨대, 봉지층(110b)은 제1봉지층(최하위층)(118)과 제2봉지층(119)만 도시하였으나 그 상부에는 제3봉지층 또는 제4 내지 제M(M은 5이상 정수)봉지층이 더 포함될 수도 있다. 제1봉지층(118)은 무기 재료로 선택될 수 있고, 제2봉지층(119)은 유기 재료로 선택될 수 있고, 미 도시된 제3봉지층은 무기 재료로 선택될 수 있다. 제1봉지층(118)은 제1기판(110a) 상의 구조물을 모두 덮는다. 제2봉지층(119)은 제1봉지층(119)을 모두 덮고 표면을 평탄하게 한다.

앞서 언급한 바와 같이, 연성을 갖는 표시 패널은 구부리거나 펼칠 때마다 밴딩 스트레스를 받게 된다. 봉지층(110b)은 반복되는 밴딩 스트레스에 가장 큰 영향을 받게 된다. 그 이유는 봉지층(110b)의 최하위층인 제1봉지층(118)과 제1기판(110a) 상의 구조물 간의 접착력이 이를 지속적으로 견딜 수 있을 만큼 견고하지 않기 때문이다.

본 발명의 제1실시예는 봉지층(110b)의 최하위층인 제1봉지층(118)과 제1기판(110a) 상의 구조물 간의 접착력을 증대시키기 위해, 뱅크층(BNK)에 뱅크홈(BH)을 형성하고 뱅크홈(BH)의 내부에 역테이퍼형 스페이서(ISPC)를 배치한다. 뱅크홈(BH)은 역테이퍼형 스페이서(ISPC)는 물론이고, 유기 발광층(115), 제2전극층(116), 봉지층(110b)의 제1봉지층(118)과 제2봉지층(119)이 증착되는 공간을 갖는다.

도 10에 도시된 바와 같이, 제1봉지층(118)은 뱅크홈(BH)의 내부 공간과 역테이퍼형 스페이서(ISPC)의 상부 및 측면을 모두 덮으며 형성된다. 제1봉지층(118)은 뱅크홈(BH)의 내부 공간과 역테이퍼형 스페이서(ISPC)의 상부 및 측면을 덮게 되므로 이들이 존재하지 않았을 때보다 더 많은 접촉 면적(접촉 면적 증가)을 갖게 된다. 그러므로 본 발명의 제1실시예를 따르면, 봉지층(110b)과 제1기판(110a) 상의 구조물 간의 접착력을 높일 수 있다. 또한, 역테이퍼형 스페이서(ISPC)는 그 하부의 형상과 같이 걸리는 구조가 존재하게 됨에 따라 제1봉지층(118)과 그 상부의 제2봉지층(119) 간의 접착력 또한 향상시킬 수 있다.

또한, 뱅크홈(BH)의 내부에 존재하는 역테이퍼형 스페이서(ISPC)에 의해 유기 발광층(115)은 분리된다. 유기 발광층(115)은 역테이퍼형 스페이서(ISPC)의 하부에서 각 서브 픽셀의 영역마다 분리된다. 유기 발광층(115)은 수분이나 산소 등의 외기에 취약한 약점이 있다. 이 때문에, 외부로부터 수분이나 산소 등의 외기가 침투할 경우, 유기 발광층(115)을 통해 점점 전파된다. 그리고 이 영향으로 접착력이 약한 제1봉지층(118)의 박리 현상은 확산 된다.

하지만, 본 발명의 제1실시예를 따르면, 유기 발광층(115)은 역테이퍼형 스페이서(ISPC)에 의해 인접하는 서브 픽셀들과 분리되므로 외기의 전파는 물론이고 제1봉지층(118)의 박리 현상 또한 저지하게 된다. 그리고 설령 수분 등이 침투하더라도 침투된 수분이 뱅크홈(BH)의 내부를 일정 높이로 채울 때까지 지연시키게 된다.

<제2실시예>

도 11은 본 발명의 제2실시예에 따른 특징을 보여주기 위해 표시 패널을 구성하는 일부 층을 나타낸 단면도이고, 도 12는 도 11을 기반으로 한 표시 패널의 밀봉 특성을 나타낸 단면도이며, 도 13은 도 12의 일부 영역을 나타낸 확대도이다.

도 11에 도시된 바와 같이, 본 발명의 제2실시예는 평탄화층(113) 상에 함몰된 홈(IH)을 형성하고 함몰된 홈(IH)에 대응하도록 뱅크층(BNK)을 형성한다. 평탄화층(113)의 홈(IH) 상에 위치하는 뱅크층(BNK)에 하부로 함몰된 뱅크홈(BH)을 형성하고, 뱅크홈(BH) 내에 역테이퍼형 스페이서(ISPC)를 그리고 뱅크층(BNK)의 상부면에 정테이퍼형 스페이서(NSPC)를 형성한다. 정테이퍼형 스페이서(NSPC)는 생략될 수도 있다.

역테이퍼형 스페이서(ISPC)는 뱅크홈(BH)을 모두 채우기 보다는 다른 박막이 뱅크홈(BH)을 채울 수 있도록 공간을 남기는 크기를 가질 수 있다. 즉, 역테이퍼형 스페이서(ISPC)의 크기는 뱅크홈(BH)의 크기보다 작을 수 있으나 이에 한정되지 않는다. 역테이퍼형 스페이서(ISPC)는 뱅크층(BNK)의 높이와 동일한 것을 일례로 도시하였다. 그러나 역테이퍼형 스페이서(ISPC)의 높이는 뱅크층(BNK)의 높이보다 높거나 더 낮을 수도 있다.

정테이퍼형 스페이서(NSPC)는 역테이퍼형 스페이서(ISPC)보다 작은 크기를 갖는 것을 일례로 하였다. 그러나 정테이퍼형 스페이서(NSPC)의 크기는 역테이퍼형 스페이서(ISPC)와 같거나 그 보다 더 클 수도 있다. 정테이퍼형 스페이서(NSPC)는 증착 공정에서 사용되는 마스크를 지지하는 역할을 한다. 정테이퍼형 스페이서(NSPC)는 마스크로 인하여 역테이퍼형 스페이서(ISPC)가 눌리거나 손상되는 문제를 방지하는 역할을 한다.

도 11 및 도 12에 도시된 바와 같이, 제1기판(110a) 상에는 트랜지스터부(TFTA)와 유기 발광다이오드(OLED)를 포함하는 제1 및 제2서브 픽셀(SP1, SP2)이 위치한다. 제1 및 제2서브 픽셀(SP1, SP2)의 구성물을 층별로 설명하면 다음과 같다.

보호층(111) 상에는 평탄화층(113)이 위치한다. 평탄화층(113)은 네거티브 오버코트층, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다. 평탄화층(113)은 보호층(111)과 더불어 제1금속층(111a)을 노출하는 콘택홀을 갖는다. 평탄화층(113)은 뱅크층(BNK)이 형성되는 영역에 대응하여 함몰된 홈(IH)을 갖는다. 평탄화층(113)의 홈(IH)은 하프톤 마스크(Half-tone Mask)를 이용하여 제1전극층(114)을 형성하기 전 또는 후에 형성될 수 있다.

평탄화층(113) 상에는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 평탄화층(113)의 홈(IH)에 대응하여 형성된다. 뱅크층(BNK)은 제1전극층(114)을 덮고 일부를 노출한다. 뱅크층(BNK)에서 제1전극층(114)을 노출하는 영역은 발광영역 또는 개구부(OPN)로 정의되고, 제1전극층(114)을 덮는 영역은 비발광영역(NA)으로 정의된다. 뱅크층(BNK)은 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)의 관계처럼 인접하는 서브 픽셀들의 경계를 정의하는 역할을 한다. 뱅크층(BNK)은 뱅크홈(BH)을 갖는다. 뱅크홈(BH)은 뱅크층(BNK)의 하부에 위치하는 평탄화층(113)을 노출하도록 마련되거나 뱅크층(BNK)이 일정 깊이를 가지고 함몰된 형태를 갖도록 마련될 수도 있다. 뱅크홈(BH)의 내부에는 역테이퍼형 스페이서(ISPC)가 위치한다.

뱅크층(BNK)과 뱅크층(BNK)의 외부로 노출된 제1전극층(114) 상에는 유기발광층(115)이 위치한다. 유기 발광층(115)은 뱅크층(BNK)의 상부 및 측부면, 뱅크홈(BH)의 내부면 및 하부면, 역테이퍼형 스페이서(ISPC)의 상부면 및 정테이퍼형 스페이서(NSPC)의 표면에 위치한다. 유기 발광층(115)은 백색을 발광하거나 적색, 녹색 또는 청색을 발광할 수 있는 재료로 이루어진다. 예컨대, 유기 발광층(115)이 적색, 녹색 또는 청색이 아닌 백색을 발광하는 재료로 이루어진 경우 제1기판(110a)과 봉지층(110b) 사이 또는 봉지층(110b) 상에 컬러필터층이 더 포함된다.

제2전극층(116) 상에는 봉지층(110b)이 위치한다. 봉지층(110b)은 화학증착법(CVD) 또는 원자층 증착법(ALD) 등에 의해 형성될 수 있다. 봉지층(110b)은 복층으로 형성된다. 예컨대, 봉지층(110b)은 제1봉지층(118)과 제2봉지층(119)만 도시하였으나 그 상부에는 제3봉지층 또는 제4 내지 제M(M은 5이상 정수)봉지층이 더 포함될 수도 있다. 제1봉지층(118)은 무기 재료로 선택될 수 있고, 제2봉지층(119)은 유기 재료로 선택될 수 있고, 미 도시된 제3봉지층은 무기 재료로 선택될 수 있다. 제1봉지층(118)은 제1기판(110a) 상의 구조물을 모두 덮는다. 제2봉지층(119)은 제1봉지층(119)을 모두 덮고 표면을 평탄하게 한다.

본 발명의 제2실시예는 봉지층(110b)의 최하위층인 제1봉지층(118)과 제1기판(110a) 상의 구조물 간의 접착력을 증대시키기 위해, 뱅크층(BNK)에 뱅크홈(BH)을 형성하고 뱅크홈(BH)의 내부에 역테이퍼형 스페이서(ISPC)를 배치한다. 그리고 평탄화층(113)에 홈(IH)을 형성하고 그 상부에 뱅크층(BNK)을 형성한다. 뱅크홈(BH)은 역테이퍼형 스페이서(ISPC)는 물론이고, 유기 발광층(115), 제2전극층(116), 봉지층(110b)의 제1봉지층(118)과 제2봉지층(119)이 증착되는 공간을 갖는다.

도 13에 도시된 바와 같이, 제1봉지층(118)은 뱅크홈(BH)의 내부 공간과 역테이퍼형 스페이서(ISPC)의 상부 및 측면을 모두 덮으며 형성된다. 제1봉지층(118)은 뱅크홈(BH)의 내부 공간과 역테이퍼형 스페이서(ISPC)의 상부 및 측면을 덮게 되므로 이들이 존재하지 않았을 때보다 더 많은 접촉 면적(접촉 면적 증가)을 갖게 된다. 그러므로 본 발명의 제1실시예를 따르면, 봉지층(110b)과 제1기판(110a) 상의 구조물 간의 접착력을 높일 수 있다. 또한, 역테이퍼형 스페이서(ISPC)는 그 하부의 형상과 같이 걸리는 구조가 존재하게 됨에 따라 제1봉지층(118)과 그 상부의 제2봉지층(119) 간의 접착력 또한 향상시킬 수 있다.

하지만, 본 발명의 제2실시예를 따르면, 유기 발광층(115)은 역테이퍼형 스페이서(ISPC)에 의해 인접하는 서브 픽셀들과 분리되므로 외기의 전파는 물론이고 제1봉지층(118)의 박리 현상 또한 저지하게 된다. 그리고 설령 수분 등이 침투하더라도 침투된 수분이 뱅크홈(BH)의 내부를 일정 높이로 채울 때까지 지연시키게 된다.

또한, 본 발명의 제2실시예를 따르면, 뱅크홈(BH)의 내부에 형성되는 역테이퍼형 스페이서(ISPC)의 높이를 더 높게 하고자 할 때 마진을 제공할 수 있다. 그 이유는 평탄화층(113)의 홈(IH)으로 인하여 뱅크홈(BH)의 하부면의 높이를 가변할 수 있는 여유가 생기기 때문이다. 즉, 평탄화층(113)의 홈(IH)으로 인하여, 뱅크홈(BH)은 평탄화층(113)의 표면과 같은 높이를 갖지 않고 더 낮은 표면 높이를 갖도록 함몰될 수 있는 마진을 갖는다.

<제3실시예>

도 14는 본 발명의 제3실시예에 따른 특징을 보여주기 위해 표시 패널을 구성하는 일부 층을 나타낸 단면도이고, 도 15는 도 14를 기반으로 한 표시 패널의 밀봉 특성을 나타낸 단면도이며, 도 16은 도 15의 일부 영역을 나타낸 확대도이다.

도 14에 도시된 바와 같이, 본 발명의 제3실시예는 평탄화층(113) 상에 위치하는 뱅크층(BNK)의 상부면에 복층으로 이루어진 스페이서(CSPC)를 형성한다. 복층형 스페이서(CSPC)는 제1층 스페이서(ASPC)와 제2층 스페이서(BSPC)를 포함한다. 제1층 스페이서(ASPC)와 제2층 스페이서(BSPC)는 동종의 재료 또는 이종의 재료로 이루어질 수 있다. 제1층의 스페이서(ASPC)는 금속 재료, 유기 재료 또는 무기 재료로 선택될 수 있고 제2층의 스페이서(BSPC)는 금속 재료, 무기 재료 또는 유기 재료로 선택될 수 있다. 제1층의 스페이서(ASPC)는 유기 발광층(115)을 분리시킬 수 있는 두께(예컨대 4000Å ~ 6000Å)를 가질 수 있다. 제1층의 스페이서(ASPC)과 제2층 스페이서(BSPC)는 정테이퍼형과 역테이퍼형 중 하나 또는 이들의 조합으로 이루어질 수 있다. 역테이퍼형 스페이서는 제1 및 제2실시예의 형상을 참조한다.

뱅크층(BNK)의 상부면에 배치된 복층형 스페이서(CSPC)는 제1기판(110a) 상에 복층의 필름으로 이루어진 봉지층(110b)을 형성할 때 발생할 수 있는 구조적 문제를 해소하는 역할을 하는데 이와 관련된 구체적인 설명은 이하에서 다룬다.

도 15 및 도 16에 도시된 바와 같이, 제1기판(110a) 상에는 트랜지스터부(TFTA)와 유기 발광다이오드(OLED)를 포함하는 제1 및 제2서브 픽셀(SP1, SP2)이 위치한다. 제1 및 제2서브 픽셀(SP1, SP2)의 구성물을 층별로 설명하면 다음과 같다.

평탄화층(113) 상에는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 제1전극층(114)을 덮고 일부를 노출한다. 뱅크층(BNK)에서 제1전극층(114)을 노출하는 영역은 발광영역 또는 개구부(OPN)로 정의되고, 제1전극층(114)을 덮는 영역은 비발광영역(NA)으로 정의된다. 뱅크층(BNK)은 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)의 관계처럼 인접하는 서브 픽셀들의 경계를 정의하는 역할을 한다. 뱅크층(BNK)의 상부면에는 제1층 스페이서(ASPC) 및 제2층 스페이서(BSPC)를 갖는 복층형 스페이서(CSPC)가 위치한다.

뱅크층(BNK)과 뱅크층(BNK)의 외부로 노출된 제1전극층(114) 상에는 유기발광층(115)이 위치한다. 유기 발광층(115)은 뱅크층(BNK)의 상부 및 측부면, 제2층 스페이서(BSPC)의 상부 및 측부면에 위치한다. 유기 발광층(115)은 백색을 발광하거나 적색, 녹색 또는 청색을 발광할 수 있는 재료로 이루어진다. 예컨대, 유기 발광층(115)이 적색, 녹색 또는 청색이 아닌 백색을 발광하는 재료로 이루어진 경우 제1기판(110a)과 봉지층(110b) 사이 또는 봉지층(110b) 상에 컬러필터층이 더 포함된다.

유기 발광층(115) 상에는 제2전극층(116)이 위치한다. 제2전극층(116)은 캐소드 또는 애노드로 선택된다. 제2전극층(116)은 단층 또는 복층으로 이루어질 수 있다. 제2전극층(116)은 뱅크층(BNK)의 상부 및 측부면, 제2층 스페이서(BSPC)의 상부 및 측부면에 대응하여 위치한다.

본 발명의 제3실시예는 봉지층(110b)의 최하위층인 제1봉지층(118)과 제1기판(110a) 상의 구조물 간의 접착력을 증대시키기 위해, 뱅크층(BNK)에 정테이퍼형의 복층형 스페이서(CSPC)를 배치한다.

도 16에 도시된 바와 같이, 제1봉지층(118)은 복층형 스페이서(CSPC)에 포함된 제1층 스페이서(ASPC)의 상부면 및 측면을 모두 덮고 제2층 스페이서(BSPC)의 측면을 모두 덮으며 형성된다. 제1봉지층(118)은 제1층 스페이서(ASPC)의 상부면 및 측면을 모두 덮고 제2층 스페이서(BSPC)의 측면을 덮게 되므로 이들이 존재하지 않았을 때보다 더 많은 접촉 면적(접촉 면적 증가)을 갖게 된다. 또한, 제1층 스페이서(ASPC) 및 제2층 스페이서(BSPC) 중 적어도 하나는 제1봉지층(118)을 구성하는 재료와 동일한 재료(예: 무기 재료)로 선택될 수 있다. 동종의 재료는 이종 재료 간의 접착을 할 때보다 높은 접착력을 갖게 된다. 그러므로 본 발명의 제3실시예를 따르면, 봉지층(110b)과 제1기판(110a) 상의 구조물 간의 접착력을 높일 수 있다. 또한, 복층형 스페이서(CSPC)는 제1층 스페이서(ASPC)와 제2층 스페이서(BSPC) 간의 경계로 인한 형상과 같이 걸리는 구조가 존재하게 됨에 따라 제1봉지층(118)과 그 상부의 제2봉지층(119) 간의 접착력 또한 향상시킬 수 있다.

또한, 복층형 스페이서(CSPC) 특히, 제1층 스페이서(ASPC)에 의해 유기 발광층(115)은 분리된다. 유기 발광층(115)은 역테이퍼형 스페이서(ISPC)의 하부에서 각 서브 픽셀의 영역마다 분리된다. 유기 발광층(115)은 수분이나 산소 등의 외기에 취약한 약점이 있다. 이 때문에, 외부로부터 수분이나 산소 등의 외기가 침투할 경우, 유기 발광층(115)을 통해 점점 전파된다. 그리고 이 영향으로 접착력이 약한 제1봉지층(118)의 박리 현상은 확산 된다.

하지만, 본 발명의 제3실시예를 따르면, 유기 발광층(115)은 제1층 스페이서(ASPC)에 의해 인접하는 서브 픽셀들과 분리되므로 외기의 전파는 물론이고 제1봉지층(118)의 박리 현상 또한 저지하게 된다. 그리고 설령 수분 등이 침투하더라도 침투된 수분이 뱅크홈(BH)의 내부를 일정 높이로 채울 때까지 지연시키게 된다.

이상 본 발명에서는 제1 내지 제3실시예를 구분하여 설명하였다. 그러나 제1 내지 제3실시예에 포함된 중요 특징부 예컨대, 평탄화층부터 봉지층을 포함하는 구조물은 하나의 실시예들에 국한되지 않고 조합될 수 있다. 제1예로, 제3실시예에서, 복층형 스페이서는 뱅크층의 상부면에 위치하는 것을 일례로 하였으나 이는 제1 및 제2실시예에서와 같이 뱅크층에 마련된 뱅크홈의 내부에 배치될 수도 있다. 제2예로, 제1 및 제2실시예에서는 단층형 스페이서가 뱅크홈의 내부에 위치하는 것을 일례로 하였으나 이는 제3실시예에서와 같이 복층형 스페이서로 대체될 수도 있다.

그러므로 본 발명은 외부로부터 침투된 수분이나 산소 등의 외기가 다른 서브 픽셀로 전파되는 것을 저지함은 물론 봉지층의 박리 현상을 저지할 수 있는 효과가 있다. 또한, 본 발명은 높은 접착력을 갖고 표시영역을 외기로부터 보호할 수 있는 봉지층을 기반으로 유기전계발광표시장치의 제작시 생산수율을 높임과 더불어 수명을 연장할 수 있는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

110a: 제1기판 113: 평탄화층
BNK: 뱅크층 BH: 뱅크홈
ISPC: 역테이퍼형 스페이서 110b: 봉지층
CSPC: 복층형 스페이서 ASPC: 제1층 스페이서
BSPC: 제2층 스페이서 118: 제1봉지층
119: 제2봉지층

Claims

제1기판 상의 평탄화층;
상기 평탄화층 상의 제1전극층;
상기 평탄화층 및 상기 제1전극층 상에 위치하고 하부로 함몰된 뱅크홈을 갖는 뱅크층;
상기 뱅크홈 내부에서 상기 평탄화층 상에 배치되는 역테이퍼형 스페이서;
상기 뱅크층의 상부면 및 측부면, 상기 뱅크홈의 내부면 및 하부면, 상기 역테이퍼형 스페이서의 상부면 및 상기 제1전극층 상의 발광층;
상기 뱅크층의 상부면 및 측부면, 상기 뱅크홈의 내부면 및 하부면, 상기 역테이퍼형 스페이서의 상부면에 대응하여 상기 발광층 상에 위치한 제2전극층;
일정 두께를 가지며 상기 제1기판 상의 전체 구조물을 모두 덮으며, 상기 뱅크층 및 상기 역테이퍼형 스페이서의 상면 및 측면 형상에 따라 복수의 꺽임부를 갖는, 상기 제2전극층 상의 제1봉지층; 및
상기 제1봉지층을 덮고 평탄화하는 제2봉지층을 포함하고,
상기 제1 및 제2봉지층은 상기 역테이퍼형 스페이서의 상부면 및 측부면을 모두 덮으며,
상기 제1봉지층은 상기 뱅크홈의 내부 공간과 상기 역테이퍼형 스페이서의 상부면 및 측부면을 모두 덮는 전계발광표시장치.
제1항에 있어서,
상기 뱅크홈은
상기 역테이퍼형 스페이서, 상기 발광층, 상기 제2전극층, 상기 제1봉지층 및 상기 제2봉지층이 적층되는 공간을 갖는 전계발광표시장치.
제1항에 있어서,
상기 발광층은
상기 역테이퍼형 스페이서의 하부에서 분리된 전계발광표시장치.
제1항에 있어서,
상기 평탄화층은
상기 뱅크층과 대응하는 영역이 하부로 함몰된 전계발광표시장치.
제1항에 있어서,
상기 뱅크층은
상부면에 위치하는 정테이퍼형 스페이서를 더 포함하는 전계발광표시장치.
삭제
삭제
삭제
삭제
삭제
제1항에 있어서,
상기 역테이퍼형 스페이서의 상면의 높이와 상기 뱅크층의 상면의 높이는 동일한 전계발광표시장치.