KR102568555B1 - 메모리 셀들에 대한 온도 및 사이클링 의존적 리프레시 동작 - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 317
- 230000001351 cycling effect Effects 0.000 title 1
- 230000001419 dependent effect Effects 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 44
- 238000010168 coupling process Methods 0.000 claims description 27
- 238000005859 coupling reaction Methods 0.000 claims description 27
- 230000008878 coupling Effects 0.000 claims description 24
- 230000006870 function Effects 0.000 claims description 16
- 230000003247 decreasing effect Effects 0.000 claims description 5
- 238000011084 recovery Methods 0.000 claims 2
- 238000013459 approach Methods 0.000 abstract description 30
- 230000008859 change Effects 0.000 abstract description 15
- 239000010410 layer Substances 0.000 description 61
- 238000009826 distribution Methods 0.000 description 34
- 239000000758 substrate Substances 0.000 description 33
- 230000008569 process Effects 0.000 description 28
- 230000007423 decrease Effects 0.000 description 21
- 206010011906 Death Diseases 0.000 description 18
- 238000003860 storage Methods 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000003491 array Methods 0.000 description 9
- 238000012360 testing method Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000012795 verification Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 4
- 235000019256 formaldehyde Nutrition 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 101100481703 Arabidopsis thaliana TMK2 gene Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 1
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 239000011370 conductive nanoparticle Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
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- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
메모리 디바이스 내의 워드 라인 전압들을 주기적으로 리프레시하기 위한 장치들 및 기법들이 기술된다. 리프레시 동작을 수행하는 결정은 온도 및 프로그램-소거(P-E) 사이클들의 수에 기초하여 이루어진다. 하나의 접근법에서, P-E 사이클들의 수가 임계 수 미만이고/이거나 온도가 임계 온도 미만이면 리프레시 동작이 수행되지 않는다. 온도 및 P-E 사이클들의 수가 리프레시 동작이 수행되어야 함을 나타낼 때, 타이머는 경과된 시간이 허용된 방전 시간에 도달할 때까지 경과된 시간을 카운트한다. 허용된 방전 시간은 온도, P-E 사이클들의 수, 및 실패 비트들의 예상 수에 영향을 주는 다른 인자들에 기초할 수 있다. 허용된 방전 시간은 또한 경과된 시간의 카운팅 동안 온도가 변화함에 따라 변할 수 있다.
Description
본 기법은 저장 및 메모리 디바이스들의 동작에 관한 것이다.
반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스에서 사용된다.
플로팅 게이트 또는 전하 트래핑 재료와 같은 전하 저장 재료가 데이터 상태를 나타내는 전하를 저장하기 위하여 그러한 메모리 디바이스들에서 사용될 수 있다. 전하 트래핑 재료는 3차원(3D) 적층형 메모리 구조물로 수직으로, 또는 2차원(2D) 메모리 구조물로 수평으로 배열될 수 있다. 3D 메모리 구조물의 일례는 교번하는 전도성 및 유전체 층들의 스택(stack)을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.
메모리 디바이스는, 예를 들어, 블록들로 배열될 수 있는 메모리 셀들을 포함한다. 그러나, 그러한 메모리 디바이스들을 동작시키는 데 다양한 문제들이 나타난다.
도 1a는 예시적인 저장 디바이스의 블록도이다.
도 1b는 도 1a의 온도 감지 회로(116)의 일례를 도시한다.
도 2는 도 1a의 감지 블록(51)의 일 실시예를 도시하는 블록도이다.
도 3a는 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1a의 전력 제어 모듈(115)의 예시적인 구현예를 도시한다.
도 3b는 공통 제어 게이트 라인(417)을 도시하는, 블록들의 세트(410)에 대한 도 3의 패스 트랜지스터들(418-421)의 세트들의 예시적인 상세 사항을 도시한다.
도 4는 예시적인 3D 구성에서 도 3a 및 도 3b의 블록들 BLK0-BLK3을 포함하는 메모리 디바이스(400)의 사시도이다.
도 5는 예시적인 트랜지스터(520)를 도시한다.
도 6a는 단일 티어 구성에서 NAND 스트링들(700n, 710n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다.
도 6b는 도 6a의 스택의 영역(622)의 확대도를 도시한다.
도 6c는 2-티어 구성에서 NAND 스트링들(780n, 780n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다.
도 7은 도 4 및 도 6a 내지 도 6c와 일치하는 블록 BLK0에서의 NAND 스트링들의 예시적인 도면을 도시한다.
도 8a는 2개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다.
도 8b는 4개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다.
도 8c는 8개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다.
도 9a는 -25 C와 같은 낮은 온도에서 실패 비트들의 수 대 유휴 시간 기간을 도시한다.
도 9b는 85 C와 같은 높은 온도에서 실패 비트들의 수 대 유휴 시간 기간을 도시한다.
도 10a는 워드 라인 전압의 커플링 업을 제공하는, 프로그램-검증 반복에서 예시적인 파형들의 플롯을 도시한다.
도 10b는 도 10a에 대응하는 채널 전압(Vch)의 플롯을 도시한다.
도 10c는 워드 라인 전압의 커플링 업을 제공하는, 판독 동작에서의 예시적인 파형들의 플롯을 도시한다.
도 10d는 도 10c에 대응하는 채널 전압(Vch)의 플롯을 도시한다.
도 11a는 워드 라인 전압들을 언제 리프레시할지를 결정하는 프로세스를 도시한다.
도 11b는 리프레시 동작을 수행하기 위한 도 11a, 단계(1107)와 일치하는 프로세스를 도시한다.
도 11c는 리프레시 동작을 수행하도록 조건이 충족되는지 여부를 결정하기 위한 도 11a, 단계(1102)와 일치하는 프로세스를 도시한다.
도 11d는 리프레시 동작을 수행하도록 조건이 충족되는지 여부를 결정하기 위한 도 11a, 단계(1102)와 일치하는 다른 프로세스를 도시한다.
도 11e는 도 11c, 단계(1121)와 일치하는 P-E 사이클들의 임계 수 대 온도의 플롯을 도시한다.
도 11f는 도 11c, 단계(1123)와 일치하는, 임계 온도 대 P-E 사이클들의 수의 플롯을 도시한다.
도 12a는 도 11a, 단계들(1102 및 1104)에서의 사용을 위해 온도 및 P-E 사이클들의 상이한 조합들의 표를 도시하고, 여기서 낮은 예상 수의 실패 비트들이 있다.
도 12b는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 온도 및 P-E 사이클들의 상이한 조합들의 표를 도시하고, 여기서 높은 예상 수의 실패 비트들이 있다.
도 13a는 도 11a, 단계들(1102 및 단계 1104)에서의 사용을 위한, 실패 비트들의 예상 수에 영향을 주는 상이한 인자들의 표를 도시한다.
도 13b는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 실패 비트들의 예상 수 대 블록 내의 최종 프로그래밍된 워드 라인의 플롯을 도시한다.
도 13c는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 제1 프로그래밍된 서브-블록 SB0 내의 실패 비트들의 예상 수 대 블록 내의 최종 프로그래밍된 서브-블록의 플롯을 도시한다.
도 14a는 워드 라인 전압들을 리프레시하기 위한 도 11a 및 도 11b와 일치하는 프로세스에서 워드 라인 전압들(Vwl)의 플롯을 도시한다.
도 14b는 도 14a와 일치하는, 메모리 셀과 연관된 채널 전압(Vch)을 도시하는 플롯을 도시한다.
도 14c는 도 14a 및 도 14b와 일치하는 메모리 셀(MC)의 Vth의 플롯을 도시한다.
도 15a는 도 11a, 단계(1104a), 및 t0 내지 t3에서의 도 14a와 일치하는 프로세스에서 워드 라인 전압들(Vwl)의 플롯을 도시하는데, 여기서 허용된 방전 시간은 온도가 증가할 때 감소된다.
도 15b는 온도 대 시간의 플롯을 도시하는데, 이는 도 15a와 일치하는 온도 증가를 나타낸다.
도 15c는 도 15b와 일치하는 시간 대 온도-시간 메트릭의 플롯을 도시한다.
도 15d는 도 15a 내지 도 15c와 일치하는, 허용된 방전 시간을 변화시키기 위한 프로세스를 도시한다.
도 16a는 판독 동작에서의 선택된 워드 라인의 전압을 도시한다.
도 16b는 판독 동작에서의 선택되지 않는 워드 라인들의 전압을 도시한다.
도 16c는 판독 동작에서의 선택 게이트 트랜지스터들 및 소스 라인(SL)의 전압을 도시한다.
도 16d는 판독 동작에서의 비트 라인의 전압을 도시한다.
도 16e는 멀티-패스 감지가 사용되는 판독 동작에서 도 2의 감지 회로(60) 내의 감지 노드(171)의 전압을 도시한다.
도 1b는 도 1a의 온도 감지 회로(116)의 일례를 도시한다.
도 2는 도 1a의 감지 블록(51)의 일 실시예를 도시하는 블록도이다.
도 3a는 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1a의 전력 제어 모듈(115)의 예시적인 구현예를 도시한다.
도 3b는 공통 제어 게이트 라인(417)을 도시하는, 블록들의 세트(410)에 대한 도 3의 패스 트랜지스터들(418-421)의 세트들의 예시적인 상세 사항을 도시한다.
도 4는 예시적인 3D 구성에서 도 3a 및 도 3b의 블록들 BLK0-BLK3을 포함하는 메모리 디바이스(400)의 사시도이다.
도 5는 예시적인 트랜지스터(520)를 도시한다.
도 6a는 단일 티어 구성에서 NAND 스트링들(700n, 710n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다.
도 6b는 도 6a의 스택의 영역(622)의 확대도를 도시한다.
도 6c는 2-티어 구성에서 NAND 스트링들(780n, 780n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다.
도 7은 도 4 및 도 6a 내지 도 6c와 일치하는 블록 BLK0에서의 NAND 스트링들의 예시적인 도면을 도시한다.
도 8a는 2개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다.
도 8b는 4개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다.
도 8c는 8개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다.
도 9a는 -25 C와 같은 낮은 온도에서 실패 비트들의 수 대 유휴 시간 기간을 도시한다.
도 9b는 85 C와 같은 높은 온도에서 실패 비트들의 수 대 유휴 시간 기간을 도시한다.
도 10a는 워드 라인 전압의 커플링 업을 제공하는, 프로그램-검증 반복에서 예시적인 파형들의 플롯을 도시한다.
도 10b는 도 10a에 대응하는 채널 전압(Vch)의 플롯을 도시한다.
도 10c는 워드 라인 전압의 커플링 업을 제공하는, 판독 동작에서의 예시적인 파형들의 플롯을 도시한다.
도 10d는 도 10c에 대응하는 채널 전압(Vch)의 플롯을 도시한다.
도 11a는 워드 라인 전압들을 언제 리프레시할지를 결정하는 프로세스를 도시한다.
도 11b는 리프레시 동작을 수행하기 위한 도 11a, 단계(1107)와 일치하는 프로세스를 도시한다.
도 11c는 리프레시 동작을 수행하도록 조건이 충족되는지 여부를 결정하기 위한 도 11a, 단계(1102)와 일치하는 프로세스를 도시한다.
도 11d는 리프레시 동작을 수행하도록 조건이 충족되는지 여부를 결정하기 위한 도 11a, 단계(1102)와 일치하는 다른 프로세스를 도시한다.
도 11e는 도 11c, 단계(1121)와 일치하는 P-E 사이클들의 임계 수 대 온도의 플롯을 도시한다.
도 11f는 도 11c, 단계(1123)와 일치하는, 임계 온도 대 P-E 사이클들의 수의 플롯을 도시한다.
도 12a는 도 11a, 단계들(1102 및 1104)에서의 사용을 위해 온도 및 P-E 사이클들의 상이한 조합들의 표를 도시하고, 여기서 낮은 예상 수의 실패 비트들이 있다.
도 12b는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 온도 및 P-E 사이클들의 상이한 조합들의 표를 도시하고, 여기서 높은 예상 수의 실패 비트들이 있다.
도 13a는 도 11a, 단계들(1102 및 단계 1104)에서의 사용을 위한, 실패 비트들의 예상 수에 영향을 주는 상이한 인자들의 표를 도시한다.
도 13b는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 실패 비트들의 예상 수 대 블록 내의 최종 프로그래밍된 워드 라인의 플롯을 도시한다.
도 13c는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 제1 프로그래밍된 서브-블록 SB0 내의 실패 비트들의 예상 수 대 블록 내의 최종 프로그래밍된 서브-블록의 플롯을 도시한다.
도 14a는 워드 라인 전압들을 리프레시하기 위한 도 11a 및 도 11b와 일치하는 프로세스에서 워드 라인 전압들(Vwl)의 플롯을 도시한다.
도 14b는 도 14a와 일치하는, 메모리 셀과 연관된 채널 전압(Vch)을 도시하는 플롯을 도시한다.
도 14c는 도 14a 및 도 14b와 일치하는 메모리 셀(MC)의 Vth의 플롯을 도시한다.
도 15a는 도 11a, 단계(1104a), 및 t0 내지 t3에서의 도 14a와 일치하는 프로세스에서 워드 라인 전압들(Vwl)의 플롯을 도시하는데, 여기서 허용된 방전 시간은 온도가 증가할 때 감소된다.
도 15b는 온도 대 시간의 플롯을 도시하는데, 이는 도 15a와 일치하는 온도 증가를 나타낸다.
도 15c는 도 15b와 일치하는 시간 대 온도-시간 메트릭의 플롯을 도시한다.
도 15d는 도 15a 내지 도 15c와 일치하는, 허용된 방전 시간을 변화시키기 위한 프로세스를 도시한다.
도 16a는 판독 동작에서의 선택된 워드 라인의 전압을 도시한다.
도 16b는 판독 동작에서의 선택되지 않는 워드 라인들의 전압을 도시한다.
도 16c는 판독 동작에서의 선택 게이트 트랜지스터들 및 소스 라인(SL)의 전압을 도시한다.
도 16d는 판독 동작에서의 비트 라인의 전압을 도시한다.
도 16e는 멀티-패스 감지가 사용되는 판독 동작에서 도 2의 감지 회로(60) 내의 감지 노드(171)의 전압을 도시한다.
메모리 디바이스 내의 워드 라인 전압들을 주기적으로 리프레시하기 위한 장치들 및 기법들이 기술된다.
메모리 디바이스에서, 메모리 셀들은 도 4에 도시된 바와 같은 블록들의 시퀀스로 배열될 수 있다. 메모리 셀들은, 예를 들어, 도 7에 도시된 것과 같은 NAND 스트링들에서 서로 결합될 수 있다. 또한, 메모리 셀들은 2D 또는 3D 구조로 배열될 수 있다. 3D 메모리 구조물에서, 메모리 셀들은 스택으로 수직 NAND 스트링들에 배열될 수 있는데, 여기서 스택은 교번하는 전도성 및 유전체 층들을 포함한다. 전도성 층들은 메모리 셀들에 접속되는 워드 라인들로서 작용한다. 각각의 NAND 스트링은 메모리 셀들을 형성하기 위해 워드 라인들과 교차하는 필러의 형상을 가질 수 있다. 2D 메모리 구조에서, 메모리 셀들은 기판 상에 수평 NAND 스트링들로 배열될 수 있다. 블록 내의 메모리 셀들은 프로그램, 판독, 및 소거 동작들을 겪을 수 있다.
각각의 메모리 셀은 프로그램 커맨드에서의 기록 데이터에 따라 데이터 상태와 연관될 수 있다. 그의 데이터 상태에 기초하여, 메모리 셀은 소거 상태로 유지되거나 프로그래밍된 데이터 상태로 프로그래밍될 것이다. 예를 들어, 셀 당 1비트의 메모리 디바이스에는, 소거 상태 및 프로그래밍된 상태를 포함하는 2개의 데이터 상태들이 존재한다. 도 8a를 참조한다. 셀 당 2비트의 메모리 디바이스에는, 소거 상태, 및 A, B 및 C 데이터 상태들로 지칭되는 3개의 더 높은 데이터 상태들을 포함하는 4개의 데이터 상태들이 존재한다. 도 8b를 참조한다. 셀 당 3비트의 메모리 디바이스에는, 소거 상태, 및 A, B, C, D, E, F 및 G 데이터 상태들로 지칭되는 7개의 더 높은 데이터 상태들을 포함하는 8개의 데이터 상태들이 존재한다. 도 8c를 참조한다. 셀 당 4비트의 메모리 디바이스에는, 소거 상태, 및 15개의 더 높은 데이터 상태들을 포함하는 16개의 데이터 상태들이 존재한다.
메모리 셀들이 프로그래밍된 후, 데이터는 판독 동작에서 재판독(read back)될 수 있다. 판독 동작은 감지 회로부가 선택된 워드 라인에 접속된 셀들이 전도성(턴 온됨) 상태에 있는지 또는 비전도성(턴 오프됨) 상태에 있는지 여부를 결정하는 동안 선택된 워드 라인에 일련의 판독 전압들을 인가하는 것을 수반할 수 있다. 셀이 비전도성 상태에 있는 경우, 메모리 셀의 Vth는 판독 전압을 초과한다. 판독 전압들은 인접한 데이터 상태들의 임계 전압 레벨들 사이에 있을 것으로 예상되는 레벨들에서 설정된다. 판독 동작 동안, 8 내지 9 V와 같은 패스 전압이 선택되지 않는 워드 라인들에 인가되어, 연관된 메모리 셀들을 강한 전도성 상태로 제공한다.
그러나, 메모리 셀들의 Vth는 메모리 셀들이 유휴일 때, 프로그램 또는 판독 동작들 사이에서 워드 라인 전압의 변화들에 기초하여 변할 수 있다. 특히, 판독 동작 또는 프로그램 동작의 검증 테스트와 같은 감지 동작 동안 워드 라인에 패스 전압이 인가되고, 이어서 0 V로 램프 다운될 때, 예를 들어, 램프 다운은 채널 전압에서의 다운 커플링을 야기한다. 다운 커플링은 후속적으로 소산되고, 채널 전압은 0 V에 가까운 공칭 레벨로 증가하는 반면, 워드 라인 전압은 플로팅(floating)된다. 이는 약 4 내지 5 V와 같은 포지티브 전압으로 워드 라인 전압의 커플링 업을 초래한다. 도 10a 내지 도 10d를 참조한다. 포지티브 워드 라인 전압은 메모리 셀들의 Vth를 안정적인 레벨로 유지하는 경향이 있기 때문에 바람직하다. 시간이 지남에 따라, 예컨대 수 분 동안, 워드 라인 전압은 방전되어, 메모리 셀들의 Vth의 시프트를 초래한다. 도 8a 내지 도 8c를 참조한다.
블록의 워드 라인 전압들이 방전될 때, 블록은 제1 판독 또는 콜드(cold) 판독 상태에 있다. 이는 메모리 디바이스가 전원이 켜질 때, 또는 커플링 업된 워드 라인 전압이 감지 동작 후에 방전되었을 때 발생할 수 있다. 블록의 워드 라인 전압들이 커플링 업되어 있을 때, 블록은 제2 판독 또는 웜(warm) 판독 상태에 있다. 이는 감지 동작이 수행된 직후에 발생할 수 있다.
유휴 시간 동안 포지티브 워드 라인 전압을 유지하기 위해 리프레시 동작이 주기적으로 수행될 수 있다. 리프레시 동작은 프로그램 또는 판독 동작 동안 사용되는 패스 전압을 모방하는 전압 펄스를 워드 라인들에 인가하는 것 및 후속적으로 워드 라인 전압들을 플로팅하는 것을 수반할 수 있다. 도 14a 내지 도 14c를 참조한다. 제2 판독 상태에서 워드 라인 전압들을 유지함으로써, 메모리 셀들의 Vth 레벨들은 일관된 레벨들로 유지된다. 판독 전압들은 워드 라인 전압들이 제2 판독 상태에 있다는 가정에 기초하여 설정될 수 있다. 워드 라인 전압들이 제1 판독 상태에 있을 때 판독 동작이 발생해야 하는 경우, 이는 정정불가능한 판독 에러들을 초래할 수 있다.
그러나, 리프레시 동작은 시간 및 전력을 소비한다. 이는 저용량 솔리드 스테이트 드라이브들에서 특히 문제가 된다.
본 명세서에서 제공되는 기법들은 상기 및 다른 문제들을 해결한다. 일 양태에서, 리프레시 동작을 수행하는 결정은 온도 및 프로그램-소거 사이클들의 수에 기초하여 이루어진다. 이들 인자들은 워드 라인 전압들의 방전 레이트에 강하게 영향을 미친다. 특히, 방전 레이트는 온도가 더 높고 P-E 사이클들의 수가 더 클 때 더 크다. 하나의 접근법에서, P-E 사이클들의 수가 임계 수 미만이고/이거나 온도가 임계 온도 미만이면 리프레시 동작이 수행되지 않는다. 그 결과, 워드 라인 전압들의 방전 레이트가 비교적 낮을 것으로 예상되는 경우에 리프레시 동작이 회피될 수 있다.
다른 양태에서, 온도 및 프로그램-소거 사이클들 및 수가 리프레시 동작이 수행되어야 함을 나타낼 때, 타이머는 경과된 시간이 허용된 방전 시간에 도달할 때까지 경과된 시간을 카운트한다. 허용된 방전 시간은 온도, 프로그램-소거 사이클들의 수, 및 실패 비트들의 예상 수, 예를 들어 판독 에러를 갖는 다수의 메모리 셀들에 영향을 주는 다른 인자들에 기초할 수 있다. 이들 다른 인자들은 셀 당 비트들의 수, 프로그래밍되는 블록의 워드 라인들의 일부분, 프로그래밍되는 블록의 서브-블록들의 일부분, 에러 정정 코드(ECC)의 강도, 사전 판독 전압 펄스의 지속기간, 및 판독 정확도를 포함할 수 있다. 판독 정확도는, 예를 들어, 전압 정착 시간 및 감지 패스들의 수에 기초할 수 있다.
다른 양태에서, 다음 리프레시 동작이 수행될 때까지 기다리는 허용된 방전 시간은 경과된 시간의 카운팅 동안 온도가 변화함에 따라 변경될 수 있다. 예를 들어, 온도가 증가할 때 허용된 방전 시간은 단축될 수 있다.
이들 및 다른 특징부들이 아래에서 추가로 논의된다.
도 1a는 예시적인 저장 디바이스의 블록도이다. 비휘발성 저장 시스템과 같은 메모리 디바이스(100)는 하나 이상의 메모리 다이들(108)을 포함할 수 있다. 메모리 다이(108) 또는 칩은 메모리 셀들의 메모리 구조물(126), 예컨대, 메모리 셀들의 어레이, 제어 회로부(110), 및 판독/기록 회로들(128)을 포함한다. 메모리 구조물(126)은 로우(row) 디코더(124)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기록 회로들(128)은 다수의 감지 블록들(51, 52, ... 53)(감지 회로부)을 포함하고, 메모리 셀들의 페이지가 동시에 판독 또는 프로그래밍되게 한다. 전형적으로, 제어기(122)가 하나 이상의 메모리 다이들(108)과 동일한 메모리 디바이스(100)(예컨대, 착탈식 저장 카드) 내에 포함된다. 제어기는 메모리 다이와는 별개일 수 있다. 커맨드들 및 데이터가 데이터 버스(120)를 통하여 호스트(140)와 제어기(122) 사이에서 전달되고, 라인들(118)을 통하여 제어기와 하나 이상의 메모리 다이들(108) 사이에서 전달된다.
메모리 구조물은 2D 또는 3D일 수 있다. 메모리 구조물은 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조물은 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 (그리고 그 내에는 형성되지 않는) 모놀리식(monolithic) 3D 메모리 구조물을 포함할 수 있다. 메모리 구조물은 실리콘 기판 위에 활성 영역이 배치된 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨에 모놀리식으로 형성되는 임의의 타입의 비휘발성 메모리를 포함할 수 있다. 메모리 구조물은, 연관된 회로부가 기판 위에 있든 기판 내에 있든, 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.
제어 회로부(110)는 메모리 구조물(126) 상에서 메모리 동작들을 수행하기 위해 판독/기록 회로들(128)과 협력하고, 상태 머신, 온-칩 어드레스 디코더(114), 전력 제어 모듈(115)(전력 제어 회로), 온도 감지 회로(116), 시간 카운팅 회로(117), P-E 사이클 카운팅 및 분류 회로(119) 및 실패 비트 결정 회로(127)를 포함한다. 저장 영역(113)이, 예컨대, 동작 파라미터들 및 소프트웨어/코드를 위해 제공될 수 있다. 일 실시예에서, 상태 머신은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다.
온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(115)은 메모리 동작들 동안 워드 라인들, 선택 게이트 라인들, 비트 라인들 및 소스 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 드라이버들을 포함할 수 있다. 또한, 도 3a를 참조한다. 감지 블록들은 하나의 접근법에서 비트 라인 드라이버들을 포함할 수 있다. 온도 감지 회로(116)는 메모리 디바이스의 수명 동안, 예를 들어, 매 분마다, 메모리 디바이스의 온도를 검출할 수 있다. 시간 카운팅 회로(117)는 시간을 카운팅하고, 경과된 시간이 허용된 방전 시간을 초과할 때를 결정하여, 예컨대 본 명세서에 논의된 바와 같은 블록에 대한 리프레시 동작을 개시할 수 있다.
P-E 사이클 카운팅 및 분류 회로(119)는 블록의 프로그램-소거(P-E) 사이클들의 수를 추적하고 P-E 사이클들의 수에 기초하여 블록을 카테고리로 분류할 수 있다. 예를 들어, 제1, 제2 및 제3 카테고리들은 비교적 낮은, 중간 또는 비교적 많은 수의 P-E 사이클들을 표현할 수 있다. 예를 들어, 제1, 제2 및 제3 카테고리들은 각각 0 내지 1000 사이클들, 1001 내지 2000 사이클들 및 2001 회 이상의 사이클들을 포함할 수 있다. 제1, 제2 및 제3 카테고리들은 블록의 시작, 중간 및 수명 종료 각각을 각각 표현할 수 있다. 또한, 블록들은 주기적으로 재분류될 수 있고, 그룹당 블록들의 수는 시간 경과에 따라 변할 수 있다.
실패 비트 결정 회로(127)는 메모리 셀들의 세트에 대한 실패 비트들 또는 판독 에러들의 예상 수를 결정할 수 있다. 결정은 도 13a와 관련하여 논의된 바와 같은 다양한 인자들에 기초할 수 있다.
온도 감지 회로의 예시적인 구현예에 대해서는 도 1b를 참조한다. 회로들(116, 117, 119)은 본 명세서에 기술된 프로세스들을 수행하기 위한 하드웨어, 소프트웨어 및/또는 펌웨어를 포함할 수 있다.
일부 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조물(126) 이외의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 본 명세서에 기술된 프로세스들의 단계들을 포함하는 본 명세서에 기술된 기법들을 수행하도록 구성된 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114, 132), 전력 제어 모듈(115), 온도 감지 회로(116), 시간 카운팅 회로(117), P-E 사이클 카운팅 및 분류 회로(119), 실패 비트 결정 회로(127), 감지 블록들(51, 52, ..., 53), 판독/기록 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.
오프-칩 제어기(122)(이는 일 실시예에서 전기 회로임)는 프로세서(122e), ROM(122a) 및 RAM(122b)과 같은 메모리 및 에러 정정 코드(ECC) 엔진(245)을 포함할 수 있다. ECC 엔진은 다수의 판독 에러들을 정정할 수 있다. RAM(122b)은 비-위임된 데이터에 대한 저장 위치(122c)를 포함하는 DRAM일 수 있다. 프로그래밍 동안, 프로그래밍이 성공적으로 완료될 때까지 프로그래밍될 데이터의 사본이 저장 위치(122c)에 저장된다. 성공적인 완료에 응답하여, 데이터는 저장 위치로부터 소거되고 메모리 셀들의 블록에 위임되거나 해제된다. 저장 위치(122c)는 데이터의 하나 이상의 워드 라인들을 저장할 수 있다.
메모리 인터페이스(122d)가 또한 제공될 수 있다. ROM, RAM 및 프로세서와 통신 상태에 있는 메모리 인터페이스는 제어기와 메모리 다이 사이에 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스는 신호들의 포맷 또는 타이밍을 변경시킬 수 있고, 버퍼를 제공할 수 있고, 서지(surge)들로부터 격리될 수 있고, I/O를 래칭(latching)할 수 있고, 등일 수 있다. 프로세서는 메모리 인터페이스(122d)를 통하여 제어 회로부(110)(또는 메모리 다이의 임의의 다른 컴포넌트)로 커맨드들을 발행할 수 있다.
ROM(122a) 및 RAM(122b)과 같은 제어기(122) 내의 메모리는 한 세트의 명령어들과 같은 코드를 포함하고, 프로세서는 본 명세서에서 설명되는 기능을 제공하기 위하여 한 세트의 명령어들을 실행하도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인들 내의 메모리 셀들의 예약된 영역과 같은 메모리 구조물의 서브세트(126a)로부터의 코드에 액세스할 수 있다.
예를 들어, 코드는, 예컨대, 프로그래밍, 판독, 및 소거 동작들을 위해 메모리 구조물에 액세스하도록 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 한 세트의 명령어들)를 포함할 수 있다. 부트 코드는, 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조물에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조물들을 제어하기 위해 제어기에 의해 사용될 수 있다. 전력공급 시, 프로세서(122e)는 실행을 위해 ROM(122a) 또는 서브세트(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 처리의 우선 순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하는 드라이버들을 포함한다.
제어기, 예를 들어, RAM(122b) 및/또는 제어 회로부(110)는 블록 내의 실패 비트들의 예상 수를 나타내는 파라미터들을 저장할 수 있다. 이들 파라미터들은, 예를 들어, 메모리 셀들에 저장된 셀 당 비트들의 수, 블록 또는 서브-블록 내에 프로그래밍되는 워드 라인들의 일부분, 블록 내에 프로그래밍되는 서브-블록들의 일부분, 블록 내의 데이터를 저장 및 판독하는 데 사용되는 ECC 프로세스의 강도, 사용되는 경우, 사전 판독 전압 펄스의 지속기간, 및 판독 정확도, 예컨대 비트 라인 또는 워드 라인 전압 정착 시간 및 감지 패스들의 수를 포함할 수 있다.
대체적으로, 제어 코드는, 아래에서 추가로 논의되는 흐름도들의 단계들을 포함하는 본 명세서에서 설명되는 기능들을 수행하고, 아래에서 추가로 논의되는 것들을 포함하는 전압 파형들을 제공하기 위한 명령어들을 포함할 수 있다. 제어 회로는 본 명세서에 기술된 기능들을 수행하기 위한 명령어들을 실행하도록 구성될 수 있다.
일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에서 설명되는 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독가능 코드(예를 들어, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능 m 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 추가 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.
NAND 플래시 메모리에 더하여 다른 타입의 비휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스들은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, ReRAM(resistive random access memory), EEPROM(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), FRAM(ferroelectric random access memory), 및 MRAM(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 메모리 디바이스의 각각의 유형은 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합들로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이들은 일부 실시예들에서, 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로, 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 또한, 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이들은 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 접속되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 접속된 메모리 요소들을 포함한다. NAND 스트링은, SG 트랜지스터들 및 메모리 셀들을 포함하는 직렬로 접속된 트랜지스터들의 세트의 일례이다.
NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 스트링은, 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예컨대, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들은 2D 메모리 구조물 또는 3D 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다.
2D 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2D 메모리 구조물에서, 메모리 요소들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예컨대, x-y 방향 평면) 내에 배열된다. 기판은 메모리 요소들의 층이 상부에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은, 복수의 로우(row)들 및/또는 컬럼(column)들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 규칙적이지 않은(non-regular) 또는 직교하지 않는(non-orthogonal) 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 콘택트 라인들을 가질 수 있다.
3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원으로 (즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 형성한다.
비제한적인 예로서, 3D 메모리 구조물은 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 컬럼들)로서 배열될 수 있다. 컬럼들은 2D 구성으로, 예컨대, x-y 평면 내에 배열될 수 있어서, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3D 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소들은 함께 커플링되어, 단일 수평(예컨대, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 가로질러 가는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통하여 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.
2D 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 또한, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.
연관된 회로부가 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 전형적으로 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 이러한 기법이 설명된 2D 및 3D의 예시적인 구조물들로 제한되는 것이 아니라 본 명세서에서 설명되는 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기법의 사상 및 범주 내의 모든 관련된 메모리 구조들을 포함한다는 것을 인식할 것이다.
도 1b는 도 1a의 온도 감지 회로(116)의 일례를 도시한다. 회로는 pMOSFET들(131a, 131b, 134), 양극성 트랜지스터들(133a, 133b) 및 저항기들(R1, R2, R3)을 포함한다. I1, I2 및 I3은 전류들을 나타낸다. Voutput은 아날로그-디지털(ADC) 변환기(129)에 제공되는 온도 기반 출력 전압이다. Vbg는 온도 독립(temperature-independent) 전압이다. 전압 레벨 생성 회로(135)는 Vbg를 사용하여 다수의 전압 레벨들을 설정한다. 예를 들어, 기준 전압은 저항 분할기 회로에 의해 여러 레벨들로 분할될 수 있다.
ADC는 Voutput을 전압 레벨들과 비교하고 전압 레벨들 중에서 가장 가까운 매칭물을 선택하여, 대응하는 디지털 값(VTemp)을 프로세서(122e)로 출력한다. 이는 메모리 디바이스의 온도를 나타내는 데이터이다. ROM 퓨즈들(123)은 하나의 접근법에서 매칭 전압 레벨을 온도에 상관시키는 데이터를 저장한다. 프로세서는 이어서 예컨대 비교 회로를 사용함으로써 온도를 사용하여 메모리 디바이스 내의 온도 기반 파라미터들을 설정한다.
Vbg는 트랜지스터(131b)에 걸친 베이스-이미터 전압(Vbe) 및 저항기(R2)에 걸친 전압 강하를 추가함으로써 얻어진다. 양극성 트랜지스터(133a)는 트랜지스터(133b)보다 (인자 N 만큼) 더 큰 면적을 갖는다. PMOS 트랜지스터들(131a, 131b)은 크기가 동일하고 전류 미러 구성으로 배열되어 전류들(I1, I2)이 실질적으로 동일하다. Vbg=Vbe+R2xI2이고 I1=Ve/R1이므로, I2=Ve/R1이다. 결과적으로, Vbg=Vbe+R2xkT ln(N)/R1xq이며, 여기서, T는 온도이고, k는 볼츠만 상수(Boltzmann's constant)이고, q는 전하의 단위이다. 트랜지스터(134)의 소스는 공급 전압(Vdd)에 접속되고, 트랜지스터의 드레인과 저항기(R3) 사이의 노드는 출력 전압(Voutput)이다. 트랜지스터(134)의 게이트는 트랜지스터들(131a, 131b)의 게이트들과 동일한 단자에 접속되고, 트랜지스터(134)를 통하는 전류는 트랜지스터들(131a, 131b)을 통하는 전류를 그대로 반영한다(mirror).
도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다. 개별 감지 블록(51)은 감지 회로들(60 내지 63) 또는 감지 증폭기들로 지칭되는 하나 이상의 코어 부분들, 및 관리 회로(190)로 지칭되는 공통 부분으로 분할된다. 일 실시예에서, 각각의 비트 라인/NAND 스트링에 대한 별개의 감지 회로 및 한 세트의 다수의, 예컨대 4개 또는 8개의 감지 회로들에 대한 하나의 공통 관리 회로(190)가 있을 것이다. 그룹 내의 감지 회로들 각각은 데이터 버스(172)를 통해 연관된 관리 회로와 통신한다. 따라서, 한 세트의 저장 요소들(메모리 셀들)의 감지 회로들과 통신하는 하나 이상의 관리 회로들이 있다.
감지 회로(60)는, 일례로서, 접속된 비트 라인 내의 전도 전류가 사전결정된 임계 레벨을 초과하는지 또는 그 미만인지를 결정함으로써 감지를 수행하는 감지 회로부(170)를 포함한다. 감지는 판독 또는 검증 동작에서 발생할 수 있다. 감지 회로는 또한, 프로그램 동작에서 프로그램 전압의 인가 동안 비트 라인 전압을 공급한다.
감지 회로부는 Vbl 셀렉터(173), 감지 노드(171), 비교 회로(175) 및 트립 래치(trip latch)(174)를 포함할 수 있다. 프로그램 전압의 인가 동안, Vbl 셀렉터(173)는 프로그래밍되는 것이 억제되는 메모리 셀에 접속된 비트 라인으로 Vbl_unsel(예컨대, 2 V)를 패스할 수 있거나, 또는 현재 프로그램-검증 반복에서 프로그래밍되고 있는 메모리 셀에 접속된 비트 라인으로 0 V를 패스할 수 있다. 트랜지스터(55)(예컨대, nMOS)는, 트랜지스터의 제어 게이트 전압을 충분히 높게, 예를 들어 Vbl 셀렉터로부터 패스된 Vbl보다 높게 설정함으로써 Vbl 셀렉터(173)로부터 Vbl을 패스시키기 위한 패스 게이트로서 구성될 수 있다. 예를 들어, 셀렉터(56)는 전력 공급원 전압(Vdd), 예컨대 3 내지 4 V를 트랜지스터(55)의 제어 게이트로 패스할 수 있다.
판독 및 검증 동작들과 같은 감지 동작들 동안, 비트 라인 전압은 셀렉터(56)에 의해 패스되는 전압에 기초하여 트랜지스터(55)에 의해 설정된다. 비트 라인 전압은 트랜지스터의 제어 게이트 전압에서 그것의 Vth(예컨대, 1 V)를 뺀 것과 대략 동일하다. 예를 들어, Vbl+Vth가 셀렉터(56)에 의해 패스되면, 비트 라인 전압은 Vbl일 것이다. 이는 소스 라인이 0 V에 있다고 상정한다. 트랜지스터(55)는 제어 게이트 전압에 따라 비트 라인 전압을 클램핑하고 패스 게이트보다는 소스-팔로워(source-follower)로서 작용한다. Vbl 셀렉터(173)는 트랜지스터(55) 상의 제어 게이트 전압보다 높은 Vdd와 같은 비교적 높은 전압을 패스하여 소스-팔로워 모드를 제공할 수 있다. 따라서, 감지 동안 트랜지스터(55)는 비트 라인을 충전한다.
하나의 접근법에서, 각각의 감지 회로의 셀렉터(56)는 Vbl 또는 Vdd를 패스하기 위해 다른 감지 회로들의 셀렉터들과는 별개로 제어될 수 있다. 각각의 감지 회로의 Vbl 셀렉터(173)는 또한, 다른 감지 회로들의 Vbl 셀렉터들과는 별개로 제어될 수 있다.
감지 동안, 감지 노드(171)는 3 V와 같은 초기 전압까지 충전된다. 감지 노드는 이어서 트랜지스터(55)를 통해 비트 라인에 접속되고, 감지 노드의 감쇠의 양은 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정하는 데 사용된다. 비교 회로(175)는 감지 시간에 감지 노드 전압을 트립 전압과 비교하는 데 사용된다. 감지 노드 전압이 트립 전압(Vtrip) 미만으로 감쇠하는 경우, 메모리 셀은 전도성 상태에 있고 그것의 Vth는 검증 신호의 전압 이하이다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는 경우, 메모리 셀은 비전도성 상태에 있고 그것의 Vth는 검증 신호의 전압을 초과한다. 또한, 도 16e를 참조한다. 감지 회로(60)는 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지에 기초하여 비교 회로(175)에 의해 설정되는 트립 래치(174)를 포함한다. 트립 래치에서의 데이터는 프로세서(192)에 의해 판독되는 비트일 수 있다.
관리 회로(190)는 프로세서(192), 데이터 래치들(194 내지 197)의 4개의 예시적인 세트들, 및 데이터 래치들(194)의 세트와 데이터 버스(120) 사이에 커플링된 I/O 인터페이스(196)를 포함한다. 예를 들어, 개별 래치들 LDL, MDL 및 UDL을 포함하는 3개의 데이터 래치들의 하나의 세트가 각각의 감지 회로에 대해 제공될 수 있다. 일부 경우들에서, 상이한 수의 데이터 래치들이 사용될 수 있다. 셀 당 3비트 실시예에서, LDL은 데이터의 하부 페이지에 대한 비트를 저장하고, MDL은 데이터의 중간 페이지에 대한 비트를 저장하고, UDL은 데이터의 상부 페이지에 대한 비트를 저장한다.
프로세서(192)는, 예컨대 감지된 메모리 셀에 저장된 데이터를 결정하고 결정된 데이터를 데이터 래치들의 세트에 저장하기 위해, 계산들을 수행한다. 데이터 래치들(194 내지 197)의 각각의 세트는 판독 동작 동안 프로세서(192)에 의해 결정된 데이터 비트들을 저장하는 데, 그리고 기록 데이터가 메모리 내로 프로그래밍되려는 것을 나타내는 프로그램 동작 동안 데이터 버스(120)로부터 불러오는 데이터 비트들을 저장하는 데 사용된다. I/O 인터페이스(196)는 데이터 래치들(194 내지 197)과 데이터 버스(120) 사이에 인터페이스를 제공한다.
판독 동안, 시스템의 동작은 어드레싱된 메모리 셀에 대한 상이한 제어 게이트 전압들의 공급을 제어하는 상태 머신(112)의 제어 하에 있다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 사전정의된 제어 게이트 전압들을 통해 스텝형으로 진행됨에 따라, 감지 회로는 이들 전압들 중 하나에서 트리핑할 수 있고, 대응하는 출력이 데이터 버스(172)를 통해 감지 회로로부터 프로세서(192)에 제공될 것이다. 그 시점에서, 프로세서(192)는 감지 회로의 트리핑 이벤트(들) 및 상태 머신으로부터 입력 라인들(193)을 통해 인가된 제어 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 이어서, 그것은 메모리 상태에 대한 이진 인코딩을 계산하고, 결과의 데이터 비트들을 데이터 래치들(194 내지 197)에 저장한다.
일부 구현예들은 다수의 프로세서들(192)을 포함할 수 있다. 일 실시예에서, 각각의 프로세서(192)는 출력 라인(도시되지 않음)을 포함하여 출력 라인들 각각이 함께 와이어드-OR(wired-OR)되게 한다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 접속되기 전에 반전된다. 이러한 구성은, 와이어드-OR를 수신하는 상태 머신이, 프로그래밍되고 있는 모든 비트들이 원하는 레벨에 도달했을 때를 결정할 수 있기 때문에, 프로그램 검증 테스트 동안 프로그래밍 프로세스가 완료될 때의 빠른 결정을 가능하게 한다. 예를 들어, 각각의 비트가 그의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 0이 와이어드-OR 라인으로 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0 (또는 반전된 데이터 1)을 출력할 때, 상태 머신은 프로그래밍 프로세스를 종료하는 것을 알고 있다. 각각의 프로세서가 8개의 감지 회로들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 8회 판독할 필요가 있거나, 또는 상태 머신이 와이어드-OR 라인을 1회만 판독하면 되도록 로직이 프로세서(192)에 추가되어 연관된 비트 라인들의 결과들을 누산한다. 유사하게, 로직 레벨들을 정확하게 선택함으로써, 글로벌 상태 머신은 제1 비트가 그의 상태를 변경하는 때를 검출할 수 있고 그에 따라서 알고리즘들을 변경할 수 있다.
메모리 셀들에 대한 프로그램 또는 검증 동작들 동안, 프로그래밍될 데이터(기록 데이터)는 데이터 버스(120)로부터 데이터 래치들(194 내지 197)의 세트에 저장된다.
프로그램 동작은, 상태 머신의 제어 하에서, 일련의 프로그래밍 전압 펄스들을 어드레싱된 메모리 셀들의 제어 게이트들에 인가한다. 각각의 전압 펄스는 증분식 스텝 펄스 프로그래밍으로 지칭되는 프로세스에서 스텝 크기만큼 이전의 프로그램 펄스로부터 크기가 스텝형으로 증가될 수 있다. 각각의 프로그램 전압 다음에는 메모리 셀들이 원하는 메모리 상태로 프로그래밍되었는지를 결정하도록 검증 동작이 뒤따른다. 일부 경우들에서, 프로세서(192)는 원하는 메모리 상태에 대한 재판독된 메모리 상태를 모니터링한다. 두 상태들이 일치할 때, 프로세서(192)는, 예컨대 그의 래치들을 업데이트함으로써 비트 라인을 프로그램 금지 모드로 설정한다. 이것은 비트 라인에 커플링된 메모리 셀을 추가로 프로그래밍하는 것을, 그의 제어 게이트에 추가 프로그램 펄스들이 인가되더라도, 금지한다.
데이터 래치들(194 내지 197)의 각각의 세트는 각각의 감지 회로에 대한 데이터 래치들의 스택으로서 구현될 수 있다. 일 실시예에서, 감지 회로(60)당 3개의 데이터 래치들이 있다. 일부 구현들에서, 데이터 래치들은 그에 저장된 병렬 데이터가 데이터 버스(120)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현된다. 메모리 셀들의 판독/기록 블록에 대응하는 데이터 래치들 모두는, 데이터의 블록이 직렬 전송(serial transfer)에 의해 입력 또는 출력될 수 있도록, 블록 시프트 레지스터를 형성하기 위해 함께 접속될 수 있다. 특히, 판독/기록 회로들의 뱅크는 그의 데이터 래치들의 세트 각각이, 이들이 마치 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인 것처럼, 순차적으로 데이터 버스 내로 또는 데이터 버스 외부로 데이터를 시프트하도록 구성된다.
데이터 래치들은 연관된 메모리 셀이 프로그램 동작들에서 소정 이정표(milepost)들에 언제 도달했는지를 식별한다. 예를 들어, 래치들은 메모리 셀의 Vth가 특정 검증 전압 미만임을 식별할 수 있다. 데이터 래치들은 메모리 셀이 현재 데이터의 페이지로부터 하나 이상의 비트들을 저장하는지 여부를 나타낸다. 예를 들어, LDL 래치들은 하부 페이지의 데이터를 저장하는 데 사용될 수 있다. LDL 래치는 하부 페이지 비트가 연관된 메모리 셀에 저장될 때 (예를 들어, 0에서 1로) 플립된다. 셀 당 3비트의 경우, 중간 또는 상부 페이지 비트가 각각 연관된 메모리 셀에 저장될 때 MDL 또는 UDL 래치가 플립된다. 이는 연관된 메모리 셀이 프로그래밍을 완료할 때 발생한다.
도 3a는 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1a의 전력 제어 모듈(115)의 예시적인 구현예를 도시한다. 본 예에서, 메모리 구조물(126)은 4개의 관련 블록들(BLK0 내지 BLK3)의 세트(410), 및 4개의 관련 블록들(BLK4 내지 BLK7)의 다른 세트(411)를 포함한다. 블록은 하나 이상의 평면들 내에 있을 수 있다. 도 1a의 로우 디코더(124)는 패스 트랜지스터들(422)을 통해 워드 라인들 및 각각의 블록의 선택 게이트들에 전압들을 제공한다. 로우 디코더는 로우 디코더에 블록들을 접속시키는 패스 트랜지스터들에 제어 신호를 제공한다. 하나의 접근법에서, 블록들의 각각의 세트의 패스 트랜지스터들은 공통 제어 게이트 전압에 의해 제어된다. 따라서, 블록의 세트에 대한 패스 트랜지스터들은 주어진 시간에 모두 온 또는 오프이다. 패스 트랜지스터들이 온인 경우, 로우 디코더로부터의 전압은 각자의 제어 게이트 라인들 또는 워드 라인들에 제공된다. 패스 트랜지스터들이 오프인 경우, 로우 디코더는 각자의 제어 게이트 라인들 또는 워드 라인들에서 전압이 플로팅되도록 각자의 제어 게이트 라인들 또는 워드 라인들로부터 접속해제된다.
예를 들어, 제어 게이트 라인(412)은 패스 트랜지스터들(413-416)의 세트들에 접속되고, 이는 이어서 BLK4-BLK7의 제어 게이트 라인들에 각각 접속된다. 제어 게이트 라인(417)은 패스 트랜지스터들(418-421)의 세트들에 접속되고, 이는 이어서 BLK0-BLK3의 제어 게이트 라인들에 각각 접속된다.
전형적으로, 프로그램 또는 판독 동작들은 한 번에 하나의 선택된 블록에서 그리고 블록의 하나의 선택된 서브블록에서 수행된다. 소거 동작이 선택된 블록 또는 서브블록에서 수행될 수 있다. 로우 디코더는 글로벌 제어 라인들(402)을 로컬 제어 라인들(403)에 접속시킬 수 있다. 제어 라인들은 전도성 경로들을 나타낸다. 전압들은 다수의 전압 드라이버들로부터 글로벌 제어 라인들 상에 제공된다. 전압 드라이버들의 일부는 글로벌 제어 라인들에 접속되는 스위치들(450)에 전압들을 제공할 수 있다. 패스 트랜지스터들(424)은 전압 드라이버들로부터 스위치들(450)로 전압들을 패스시키도록 제어된다.
전압 드라이버들은 프로그램 또는 판독 동작 동안 선택된 데이터 워드 라인에 전압을 제공하는 선택된 데이터 워드 라인(WL) 드라이버(447)를 포함할 수 있다. 선택되지 않는 워드 라인 드라이버(448)는 선택되지 않는 데이터 워드 라인들 상에 전압을 제공하는 데 사용될 수 있다. 더미 워드 라인 드라이버(449)는 도 6a의 더미 워드 라인들(WLDD, WLDS) 상에 전압들을 제공하는 데 사용될 수 있다.
전압 드라이버들은 또한 각각의 서브블록을 위한 별개의 SGD 드라이버들을 포함할 수 있다. 예를 들어, SGD 드라이버들(446, 446a, 446b, 446c)은, 도 7에서와 같이, SB0, SB1, SB2 및 SB3에 대해 각각 제공될 수 있다. 하나의 옵션에서, SGS 드라이버(445)가 블록 내의 상이한 서브블록들에 공통적이다.
로우 디코더를 포함하는 다양한 컴포넌트들은 상태 머신(112) 또는 제어기(122)와 같은 제어기로부터 커맨드들을 수신하여 본 명세서에 기술된 기능들을 수행할 수 있다.
웰 전압 드라이버(430)는 제어 라인들(432)을 통해 기판 내의 웰 영역(611a)(도 6a)에 전압(Vsl)을 제공한다. 웰 전압 드라이버(430)는 소스 라인 드라이버의 일례이며, 여기서 웰 영역(611a)은 소스 라인, 예컨대 NAND 스트링들의 소스 단부들에 접속된 전도성 경로이다. 하나의 접근법에서, 웰 영역(611a)은 블록들에 공통적이다. 한 세트의 비트 라인들(442)이 또한 블록들에 의해 공유된다. 비트 라인 전압 드라이버(440)가 전압들을 비트 라인들에 제공한다. 도 4 내지 도 8b에 도시된 바와 같은 적층된 메모리 디바이스에서, 접속된 메모리 셀들의 세트들은 기판으로부터 수직 상향으로 연장되는 NAND 스트링들 내에 배열될 수 있다. 하나의 접근법에서, 각각의 NAND 스트링의 하단(또는 소스 단부)은 기판, 예컨대, 웰 영역과 접촉하고, 각각의 NAND 스트링의 상단 단부(또는 드레인 단부)는 각자의 비트 라인에 접속된다.
도 3b는 공통 제어 게이트 라인(417)을 도시하는, 블록들의 세트(410)에 대한 도 3의 패스 트랜지스터들(418-421)의 세트들의 예시적인 상세사항들을 도시한다. 패스 트랜지스터들의 각각의 세트는 각자의 블록의 각각의 각자의 제어 게이트 라인에 대한 별개의 패스 트랜지스터를 포함할 수 있다. 예를 들어, 세트(418)는 BLK0 내의 제어 게이트 라인들(WL93-SGD0(0))에 대한 예시적인 패스 트랜지스터들(418a-418e)을 포함하고, 세트(419)는 BLK1 내의 제어 게이트 라인들(WL93-SGD0(0))에 대한 예시적인 패스 트랜지스터들(419a-418e)을 포함하고, 세트(420)는 BLK2 내의 제어 게이트 라인들(SGS, WLDS, WL0, WL1 및 WL93-SGD0(0))에 대한 예시적인 패스 트랜지스터들(420a-420d, 및 420e-420i)을 포함하고, 세트(421)는 BLK3 내의 제어 게이트 라인들(SGS, WLDS, WL0, WL1 및 WL93-SGD0(0))에 대한 예시적인 패스 트랜지스터들(421a-421d, 및 421e-421i)을 포함한다. 예시적인 패스 트랜지스터들(420i, 421i)은 제어 게이트들(420cg, 421cg)을 각각 포함한다. 간략함을 위해, 일부 패스 트랜지스터들 및 제어 게이트 라인들은 도면으로부터 생략된다.
블록들(BLK0-BLK3)은 그들의 패스 트랜지스터들이 공통 제어 게이트 라인(417) 상의 공통 전압에 의해 구동된다는 점에서 관련된다. 제어 라인은 블록들의 세트 내의 패스 트랜지스터들의 제어 게이트들이 서로 접속되도록 각각의 패스 트랜지스터의 제어 게이트에 접속된다. 이 예는 4개의 관련 블록들을 포함하지만, 원리는 둘 이상의 관련 블록들에 적용된다. 상이한 블록들에서 패스 트랜지스터들을 접속시키는 목적은 메모리 디바이스에서 사용되는 제어 라인들의 수를 감소시키는 것이다.
다른 옵션에서, 패스 트랜지스터들은 각각의 블록에서 독립적으로 구동될 수 있다.
도 4는 예시적인 3D 구성에서 도 3a 및 도 3b의 블록들 BLK0-BLK3을 포함하는 메모리 디바이스(400)의 사시도이다. 기판 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0-BLK3), 및 블록들에 의한 사용을 위한 회로부를 갖는 주변 영역들이 있다. 주변 영역(404)이 각각의 블록의 에지를 따라서 이어지는 한편, 주변 영역(405)은 블록들의 세트의 단부에 있다. 회로부는 블록들의 제어 게이트 층들, 비트 라인들 및 소스 라인들에 접속될 수 있는 전압 드라이버들을 포함할 수 있다. 하나의 접근법에서, 블록들 내의 공통 높이에 있는 제어 게이트 층들이 공통적으로 구동된다. 기판(451)은 또한, 블록들 아래의 회로부 및 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화되는 하나 이상의 하부 금속 층들을 보유할 수 있다. 블록들은 메모리 디바이스의 중간 영역(452)에 형성된다. 메모리 디바이스의 상부 영역(453)에는, 하나 이상의 상부 금속 층이 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 표현한다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 층형(tiered) 측면들을 가지며, 이로부터 수직 접점들이 상부 금속 층으로 상향으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 일례로서 4개의 블록들이 도시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.
하나의 가능한 접근법에서, 블록들은 평면 내에 있고, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 표현하고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 표현한다. z-방향은 메모리 디바이스의 높이를 표현한다. 블록들은 또한 다수의 평면들로 배열될 수 있다.
도 5는 예시적인 트랜지스터(520)를 도시한다. 트랜지스터는 제어 게이트(CG), 드레인(D), 소스(S) 및 채널(CH)을 포함하고, 예를 들어, 메모리 셀 또는 선택 게이트 트랜지스터를 나타낼 수 있다. 트랜지스터의 드레인 단부는 NAND 스트링 내의 하나 이상의 다른 트랜지스터들을 통해 선택적으로 비트 라인(BL)에 접속되고, 트랜지스터의 소스 단부는 NAND 스트링 내의 하나 이상의 다른 트랜지스터들을 통해 선택적으로 소스 라인(SL)에 접속된다.
도 6a는 단일 티어 구성에서 NAND 스트링들(700n, 710n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다. 이 예에서, NAND 스트링들(700n, 710n)은 상이한 서브-블록들에 있다. 또한, 도 7을 참조한다. 블록은 교번하는 전도성 층들(워드 라인 층들) 및 유전체 층들의 스택(610)을 포함한다. 층들은 z 방향의 높이, y 방향의 폭, 및 x 방향의 길이를 갖는 직사각형 플레이트들일 수 있다.
스택은 하나의 티어를 포함하는 것으로 도시되지만, 선택적으로 교번하는 전도성 및 유전체 층들의 하나 이상의 티어들을 포함할 수 있다. 예시적인 2-티어 구성에 대해서는 도 6c를 참조한다. 스택은 제조 프로세스에서 메모리 홀이 형성되는 교번하는 전도성 및 유전체 층들의 세트를 포함한다.
전도성 층들은 SGS, WLDS, WL0-WL95, WLDD 및 SGD(0)를 포함한다. WLDS 및 WLDD는 더미 메모리 셀들에 접속된 더미 워드 라인들 또는 전도성 층들이며, 이는 사용자 데이터를 저장할 수 없다. 더미 메모리 셀은 데이터 메모리 셀과 동일한 구성을 가질 수 있지만, 제어기에 의해 사용자 데이터를 포함하는 임의의 타입의 데이터를 저장하는 데 적격이 아닌 것으로 간주된다. 하나 이상의 더미 메모리 셀들은 채널 전압 그레디언트(gradient)의 점진적인 전이를 제공하기 위해 메모리 셀들의 NAND 스트링의 드레인 및/또는 소스 단부들에 제공될 수 있다. WL0-WL95는 사용자 데이터를 저장할 수 있는 데이터 메모리 셀들에 접속된 데이터 워드 라인들이다. 단지 예로서, 스택은 96개의 데이터 워드 라인들을 포함한다. DL은 예시적인 유전체 층이다.
WL95는 최상부 데이터 워드 라인 또는 전도성 층이고, WL0는 최하부 데이터 워드 라인 또는 전도성 층이다.
NAND 스트링들 각각은 메모리 홀(618 또는 619)을 각각 포함하고, 이는 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 예를 들어, 도 6b에 더 상세히 도시되어 있는 스택의 영역(622)을 참조한다. 메모리 홀들은 테이퍼진 형상을 갖는 경향이 있고, 메모리 홀들을 생성하는 데 사용되는 에칭 프로세스로 인해 스택의 하단을 향해 더 좁아진다.
스택은 기판(611) 상에 형성된다. 하나의 접근법에서, 웰 영역(611a)은 기판 내의 n-타입 소스 확산 층 또는 웰이다. 웰 영역은 블록 내의 메모리 셀들의 각각의 스트링의 소스 단부와 접촉한다. 하나의 가능한 구현예에서, n-타입 웰 영역(611a)은 p-타입 웰 영역(611b) 내에 형성되고, 이는 이어서 n-타입 웰 영역(611c) 내에 형성되고, 이는 이어서 p-타입 반도체 기판(611d) 내에 형성된다. n-타입 소스 확산 층은, 하나의 접근법에서, 평면 내의 모든 블록들에 의해 공유될 수 있고, 블록의 각각의 NAND 스트링의 소스 단부에 전압을 제공하는 소스 라인(SL)을 형성할 수 있다.
NAND 스트링(700n)은 스택(610)의 하단(616b)에서 소스 단부(613)를 그리고 스택의 상단(616a)에서 드레인 단부(615)를 갖는다. 금속 충전 슬릿들은 스택을 가로질러서 로컬 상호접속부들로서 주기적으로 제공되고, 이들은 스택을 관통하여 연장되어, 예컨대 소스 라인을 스택 위의 라인에 접속시킨다. 슬릿들은 워드 라인들의 형성 동안 사용될 수 있고, 후속으로, 금속으로 충전될 수 있다. 비아들은 일 단부에서 NAND 스트링들의 드레인 단부들에 그리고 다른 단부에서 비트 라인에 접속될 수 있다.
하나의 접근법에서, 메모리 셀들의 블록은 교번하는 제어 게이트 층들 및 유전체 층들의 스택을 포함하고, 메모리 셀들은 스택 내의 수직으로 연장되는 메모리 홀들에 배열된다.
하나의 접근법에서, 각각의 블록은, 수직 상호접속부들이 SGS, WL 및 SGD 층들을 포함하는 각각의 층에 접속되고 전압 드라이버들에 대한 수평 경로들로 상향으로 연장되는 테라스형(terraced) 에지를 포함한다.
도 6b는 도 6a의 스택의 영역(622)의 확대도를 도시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교차부에 스택의 상이한 레벨들에서 형성된다. SGD(0)에 접속된 SGD 트랜지스터(716), WLDD에 접속된 더미 메모리 셀(715) 및 WL93-WL95에 접속된 데이터 메모리 셀들(712-714)이 각각 도시되어 있다.
다수의 층들이, 예컨대 원자층 침착을 이용하여, 메모리 홀(629)의 측벽(SW)을 따라서 그리고/또는 각각의 워드 라인 층 내에 침착될 수 있다. 예를 들어, 재료들에 의해 메모리 홀 내에 형성되는 각각의 필러(685) 또는 컬럼은 차단 산화물 층(663), 질화규소(Si3N4) 또는 다른 질화물과 같은 전하 트래핑 층(664) 또는 필름, 터널링 층(665)(예컨대, 게이트 산화물), 채널(660)(예를 들어, 폴리실리콘을 포함하고 플로팅 바디 채널을 형성함), 및 유전체 코어(666)(예를 들어, 실리콘 이산화물을 포함함)를 포함할 수 있다. 워드 라인 층은 금속 배리어(661), 및 제어 게이트로서 텅스텐과 같은 전도성 금속(662)을 포함할 수 있다. 예를 들어, 제어 게이트들(690 내지 694)이 제공된다. 본 예에서, 금속을 제외한 층들 모두가 메모리 홀 내에 제공된다. 다른 접근법들에서, 층들 중 일부는 제어 게이트 층 내에 있을 수 있다. 추가 필러들이 상이한 메모리 홀들에 유사하게 형성된다. 필러는 NAND 스트링의 컬럼 활성 영역(AA)을 형성할 수 있다.
각각의 NAND 스트링 또는 접속된 트랜지스터들의 세트는 하나 이상의 소스-단 선택 게이트 트랜지스터들로부터 하나 이상의 드레인-단 선택 게이트 트랜지스터들로 연속적으로 연장되는 채널을 포함한다. 예를 들어, 채널들(700a, 710a, 720a, 730a)은 NAND 스트링들(700n, 710n, 720n, 730n)에서 각각 소스 단부로부터 각각의 NAND 스트링의 드레인 단부까지 연속적으로 연장된다.
메모리 홀들 각각은 차단 산화물 층, 전하 트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 환형 층들로 충전될 수 있다. 메모리 홀들 각각의 코어 영역은 바디 재료로 충전되고, 복수의 환형 층들은 메모리 홀들 각각에서 코어 영역과 워드 라인 사이에 있다.
NAND 스트링은 일정 길이의 채널이 기판 상에 형성되지 않고 그 전압이 플로팅할 수 있기 때문에 플로팅 바디 채널을 갖는 것으로 간주될 수 있다. 플로팅 바디 채널은 기판의 평면에 수직인 메모리 디바이스 내에서 수직으로 연장될 수 있다. 또한, NAND 스트링은 복수의 워드 라인 층들에 의해 스택에서 서로의 위에 제공되고, 유전체 층들에 의해 서로로부터 분리된다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부에 저장된다. 이러한 전자들은 채널로부터 전하 트래핑 층 내로 그리고 터널링 층을 통해 인출된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, 전자들이 채널로 복귀된다.
위의 예는 수직으로 연장되는 NAND 스트링들을 갖는 3D 메모리 디바이스에 관한 것이지만, 본 명세서에 제공된 기술들은 또한 NAND 스트링들이 기판 상에서 수평으로 연장되는 2D 메모리 디바이스에 적용가능하다. 2D 및 3D NAND 스트링들 둘 모두는 결정립 경계 트랩(grain boundary trap)들을 갖는 폴리실리콘 채널을 가질 수 있다. 더욱이, 이 기법들은 다른 채널 재료들을 또한 갖는 메모리 디바이스들에 적용될 수 있다.
도 6c는 2-티어 구성에서 NAND 스트링들(780n, 790n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다. 스택(610a)은 하단 티어(610b), 계면(IF) 영역 및 상부 티어(610t)를 포함한다. 하단 티어 및 계면 영역의 교번하는 층들이 초기에 제조된다. 메모리 홀들(618b, 619b)들은 제1 에칭 공정에서 하단 티어에 형성되고, 계면에서 확대된 영역들(618e, 619e)을 갖는다. 이어서, 상부 티어의 교번하는 층들이 형성된다. 메모리 홀들(618t, 619t)은 상부 티어에 형성되고, 메모리 홀들(618b, 619b)과 각각 정렬되어, 스택의 상단으로부터 하단까지 연장되는 연속적인 메모리 홀들이 형성된다. 각각의 티어에서 개별적으로 메모리 홀들을 에칭함으로써, 낮은 종횡비가 달성될 수 있다.
아래에서 추가로 논의되는 바와 같이, 예를 들어, 도 13b와 관련하여, 판독 에러들의 가능성은 하단 티어에서보다 상단 티어에서의 메모리 셀들에 대해 더 크다. 따라서, 최적의 허용가능한 방전 시간은 블록 내의 최종 프로그래밍된 워드 라인이 하단 티어에 있는지 또는 상단 티어에 있는지 여부에 의해 영향을 받을 수 있다.
다른 접근법에서는, 2개 초과의 티어들이 사용된다. 일반적으로, 최종 프로그래밍된 워드 라인이 더 높은 티어에 있을 때, 워드 라인 프로그램 방향이 하단 티어로부터 상단 티어로 가진다고 가정하면 더 작을 수 있다.
도 7은 도 4 및 도 6a 내지 도 6c와 일치하는 블록 BLK0에서의 NAND 스트링들의 예시적인 도면을 도시한다. NAND 스트링들은 3D 구성에서 블록의 서브-블록들에 배열된다. 각각의 서브블록은 다수의 NAND 스트링들을 포함하는데, 여기서는 하나의 예시적인 NAND 스트링이 도시되어 있다. 예를 들어, SB0, SB1, SB2 및 SB3은 예시적인 NAND 스트링들(700n, 710n, 720n, 730n)을 각각 포함한다. NAND 스트링들은 도 6a 및 도 6c와 일치하는 데이터 워드 라인들, 더미 워드 라인들, 및 선택 게이트 라인들을 갖는다. 각각의 서브-블록은 x 방향으로 연장되고 공통 SGD 라인 또는 제어 게이트 층을 갖는 NAND 스트링들의 세트를 포함한다. NAND 스트링들(700n, 710n, 720n, 730n)은 각각 서브블록들(SB0, SB1, SB2, SB3) 내에 있다. 블록의 프로그래밍은 워드 라인 및 서브-블록 프로그래밍 순서에 기초하여 발생할 수 있다. 하나의 옵션은, 다음 워드 라인의 메모리 셀들을 프로그래밍하기 전에, 상이한 서브-블록들에 있는, 한 번에 하나의 서브블록로 워드 라인의 상이한 부분들에서의 메모리 셀들을 프로그래밍하는 것이다. 예를 들어, 이것은 SB0, SB1, SB2 및 이어서 SB2에서 WL0을 프로그래밍하는 것, 이어서 SB0, SB1, SB2 및 이어서 SB2에서 WL1을 프로그래밍하는 것 등을 수반할 수 있다. 워드 라인 프로그래밍 순서는, 예를 들어, WL0, 소스 단부 워드 라인에서 시작할 수 있고, WL95, 드레인 단부 워드 라인에서 종료할 수 있다.
다른 옵션은 다음 서브-블록으로 진행하기 전에 각각의 서브-블록을 프로그래밍하는 것이다. 예를 들어, SB0은 WL0-WL95에서 프로그래밍될 수 있고, 이어서 SB1은 WL0-WL95에서 프로그래밍될 수 있는 등등이다.
NAND 스트링들(700n, 710n, 720n, 730n)은 채널들(700a, 710a, 720a, 730a)을 각각 갖는다. 추가적으로, NAND 스트링(700n)은 SGS 트랜지스터(701), 더미 메모리 셀(702), 데이터 메모리 셀들(703-714), 더미 메모리 셀(715) 및 SGD 트랜지스터(716)를 포함한다. NAND 스트링(710n)은 SGS 트랜지스터(721), 더미 메모리 셀(722), 데이터 메모리 셀들(723-734), 더미 메모리 셀(735) 및 SGD 트랜지스터(736)를 포함한다. NAND 스트링(720n)은 SGS 트랜지스터(741), 더미 메모리 셀(742), 데이터 메모리 셀들(743-754), 더미 메모리 셀(755) 및 SGD 트랜지스터(756)를 포함한다. NAND 스트링(730n)은 SGS 트랜지스터(761), 더미 메모리 셀(762), 데이터 메모리 셀들(763-774), 더미 메모리 셀(775) 및 SGD 트랜지스터(776)를 포함한다.
이 예는 각각의 NAND 스트링의 드레인 단부에서의 하나의 SGD 트랜지스터, 및 각각의 NAND 스트링의 소스 단부에서의 하나의 SGS 트랜지스터를 도시한다. SB0, SB1, SB2 및 SB3 내의 SGD 트랜지스터들은 하나의 접근법에서, 별개의 제어 라인들(SGD(0), SGD(1), SGD(2), SGD(3))에 의해 각각 구동될 수 있다. 다른 접근법에서, 다수의 SGD 및/또는 SGS 트랜지스터들이 NAND 스트링 내에 제공될 수 있다.
아래에서 추가로 논의되는 바와 같이, 예를 들어, 도 13c와 관련하여, 판독 에러들의 가능성은 SB0 내의 메모리 셀들에 대해 더 크다. 또한, SB0에서의 판독 에러들의 가능성은 주어진 워드 라인에 대한 최종 프로그래밍된 서브-블록이 SB3일 때 더 크고, 프로그래밍은 한 번에 하나의 블록으로 진행한다. 따라서, 최적의 허용가능한 방전 시간은 최종 프로그래밍된 서브-블록의 위치에 의해 영향받을 수 있다.
도 8a는 2개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다. 이것은 메모리 셀 당 데이터의 하나의 비트를 저장하는 단일 레벨 셀(SLC) 프로그래밍의 일례이다. 도 8a 내지 도 8c에서, 수직축은 로그 스케일에서의 메모리 셀들의 수를 표현하고, 수평축은 볼트 단위의 Vth를 표현한다. 또한, 점선을 갖는 Vth 분포들은 워드 라인 전압들이 방전된 제1 판독 상태를 표현하고, 실선을 갖는 Vth 분포들은 워드 라인 전압들이 커플링 업된 제2 판독 상태를 표현한다.
프로그래밍 동작 동안, 최종 Vth 분포는 하나 이상의 프로그래밍 패스들을 사용함으로써 달성될 수 있다. 각각의 패스는 예를 들어 증분식 스텝 펄스 프로그래밍(incremental step pulse programming)을 사용할 수 있다. 프로그래밍 패스 동안, 프로그램 검증 반복들이 선택된 워드 라인에 대해 수행된다. 프로그램 검증 반복은 프로그램 전압이 워드 라인에 인가되는 프로그램 부분 및 그에 이어지는 하나 이상의 검증 테스트들이 수행되는 검증 부분을 포함한다. 각각의 프로그래밍된 상태는 상태에 대한 검증 테스트에서 사용되는 검증 전압을 갖는다.
Vth 분포(800)는 소거 상태(Er)를 표현하고, Vth 분포(801)는 제2 판독 상태에서의 프로그래밍된 데이터 상태(P)를 표현하고, Vth 분포(801a)는 제1 판독 상태에서의 P를 표현한다. 더 높은 Vth 분포(801)는, 예컨대 커플링 업된 워드 라인 전압으로 인한 소프트 프로그래밍에 의해 야기된다. 하부 Vth 분포(801a)는, 예컨대 워드 라인 전압이 방전됨에 따라 감소된 게이트-대-채널 전압에 의해 야기된다.
프로그래밍된 상태에 대한 검증 전압은 Vv이고, 2개의 상태들 사이를 구별하기 위한 판독 전압은 Vr이다. M1은 2개의 Vth 분포들 사이의 간격 또는 마진이다.
도 8b는 4개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다. 이것은 메모리 셀 당 데이터의 2개의 비트들을 저장하는 멀티 레벨 셀(MLC) 프로그래밍의 일례이다. 데이터 상태들은 제2 판독 상태에서 각각 ER, A, B 및 C 상태들에 대한 Vth 분포들(810, 811, 812, 813)에 의해, 그리고 제1 판독 상태에서 각각 ER, A, B 및 C 상태에 대한 Vth 분포들(810a, 811a, 812a, 813a)에 의해 표현된다. 검증 전압은 VvA, VvB 및 VvC이고, 판독 전압은 VrA, VrB 및 VrC이다. 제2 판독 상태에서 각각 ER, A 및 B 상태들에 대한 Vth 분포들(810, 811, 812)은 커플링 업된 워드 라인 전압들로 인한 Vth 업시프트를 갖는다. 또한, A 상태에 대한 업시프트는 B 상태에 대한 것보다 더 크다. 대조적으로, 제1 판독 상태에서 Vth 분포들(810a, 811a, 812a)은 Vth 업시프트를 갖지 않는다.
그러나, 제2 판독 상태에서 C 상태에 대한 Vth 분포(813)는 제1 판독 상태의 Vth 분포(813a)에 비해 Vth 다운시프트를 갖는다. 일반적으로, 더 높은 데이터 상태들의 경우, 채널과 워드 라인 사이의 커플링 업 전압(coupling up voltage)은 전형적으로 메모리 셀의 전하 트래핑 층에서 더 많은 전자들을 트래핑하기에 충분히 강하지 않다. 이는 메모리 셀의 전하 트래핑 층에 이미 존재하고 높은 Vth를 제공하는 전자들의 스크리닝 효과로 인한 것이다. 대신에, 전하 트래핑 층 내의 전자들은 채널로부터 더 멀리, 제어 게이트/워드 라인을 향해 더 끌어당겨져, Vth 다운시프트를 초래한다. 데이터 유지 효과는 또한 전하 트래핑 층으로부터 전하가 손실되어 Vth 다운시프트를 초래하는 더 높은 데이터 상태들에 대해 존재할 수 있다.
M2 < M1은 Vth 분포들 사이의 예시적인 간격 또는 마진이다.
도 8c는 8개의 데이터 상태들이 사용되고 Vth의 시프트가 관찰되는, 메모리 셀들의 예시적인 Vth 분포들을 도시한다. 이것은 메모리 셀 당 3개의 비트들의 데이터를 저장하는 멀티 레벨 셀(MLC) 프로그래밍의 일례이다. A-G 상태들의 검증 전압들은 각각 VvA-VvG이다. A-G 상태들에 대한 판독 전압들의 세트는 VrA-VrG를 각각 포함한다. 판독 전압들은 하나의 접근법에서 제2 판독 상태에 대해 최적화될 수 있다. 이 예에서, ER, A, B, C 및 D 상태들에 대한 Vth 분포들(820, 821, 822, 823, 824)은 커플링 업된 워드 라인 전압들로 인한 Vth 업시프트를 갖는다. ER, A, B, C 및 D 상태들에 대한 Vth 분포들(820a, 821a, 822a, 823a, 824a)은 각각 이러한 Vth 업시프트를 갖지 않는다. F 및 G 상태들에 대한 Vth 분포들(826, 827)은 각각 제2 판독 상태에서 Vth 다운시프트를 갖는다. F 및 G 상태들에 대한 Vth 분포들(826a, 827a)은 각각 Vth 다운시프트를 갖지 않는다. E 상태에 대한 Vth 분포들(825, 825a)은 제1 및 제2 판독 상태들 사이에서 본질적으로 Vth 업시프트 또는 다운시프트가 없음을 나타낸다.
M3 < M2는 Vth 분포들 사이의 예시적인 간격 또는 마진이다. 일반적으로, 인접한 Vth 분포들 사이의 간격은 데이터 상태들의 수 및 셀 당 비트들의 수가 더 클 때 더 작다. 더 작은 간격은 판독 에러들의 더 큰 가능성을 초래한다.
도 9a는 -25 C와 같은 낮은 온도에서 실패 비트들의 수 대 유휴 시간 기간(분 단위)의 플롯들을 도시한다. 블록에 대한 유휴 시간 기간은 프로그램, 판독 또는 리프레시와 같은 동작들이 블록에 대해 수행되고 있지 않는 시간이다. 예를 들어, 유휴 시간은 감지 동작 또는 리프레시 동작이 완료된 후에 시작할 수 있다. 이때, 워드 라인 전압들은 그들의 완전히 커플링 업된 레벨로부터 완전히 방전된 레벨로 방전된다. 이는 예를 들어 약 60 분에 걸쳐 발생할 수 있다.
도 9a 및 도 9b에서, 수평은 유휴 시간을 나타내고, 수직축은 실패 비트들의 수를 나타낸다. 실패 비트들의 수는 판독 동작의 정규화된 실패 비트 카운트의 관점에서 표현된다. 플롯들(900, 901, 902)은 수명 시작(BOL), 수명 중간(MOL) 및 수명 종료(EOL)에서의 메모리 셀들의 블록들을 각각 표현한다. 에러 레이트들은 매우 유사하며, 전형적인 ECC에 의해 정정될 수 있는 비교적 낮은 레벨에 있다. 일반적으로, 저온은 낮은 에러 레이트와 상관된다.
도 9b는 85 C와 같은 높은 온도에서 실패 비트들의 수 대 유휴 시간 기간(분 단위)의 플롯들을 도시한다. 플롯들(910, 911, 912)은 각각 BOL, MOL 및 EOL에서의 메모리 셀들의 블록들을 표현한다. 에러 레이트들은 대략 일정하며, 약 10 분까지 서로 유사하다. 에러 레이트들은 약 10 내지 20 분에서 빠르게 증가한다. 이어서, 에러 레이트들은 20 내지 60 분에서 훨씬 더 빠르게 증가하며, 여기서 EOL 블록에 대한 증가 레이트는 MOL 블록에 대한 것보다 더 크고, MOL 블록에 대한 증가 레이트는 BOL 블록에 대한 것보다 크다. 5개의 실패 비트의 에러 레이트가 가장 높은 허용가능한 에러 레이트인 것으로 가정하면, EOL 및 MOL 블록들은 리프레시 동작이 충분히 빨리 수행되지 않으면 이 레이트를 초과할 것이다. 한편, BOL 블록은 유휴 시간이 증가함에 따라서도 이 레이트를 초과하지 않는다. 이는 일부 경우들에서 심지어 더 높은 온도에서도 리프레시 동작이 필요하지 않음을 나타낸다. 특히, 리프레시 동작은 BOL 블록들에 대해 생략될 수 있고, 그에 의해 메모리 디바이스의 수명에 걸쳐 상당한 시간 및 전력을 절약할 수 있다.
가장 높은 허용가능한 에러 레이트가 6개의 실패 비트들인 경우, 잠재적으로 리프레시 동작이 MOL 블록들에 대해 또한 생략될 수 있어서, 추가적인 절약들을 초래할 수 있다.
가장 높은 허용가능한 에러 레이트가 충분히 낮은 것, 예컨대 3.5 개 미만의 실패 비트들인 경우, BOL 블록들이 리프레시 동작들에 또한 포함되는 것이 가능하다.
리프레시 동작을 트리거하는 시간 지속기간은 P-E 사이클들 및 온도에 기초하여 변할 수 있다. 이 예에서, 지속기간은 짧은 파선들로 나타낸 바와 같이 EOL 블록들에 대해 약 42 분이고, MOL 블록들에 대해서는 61 분이다. 따라서, 지속기간은 온도 및 P-E 사이클들과 같은 인자들에 기초하여 최적화될 수 있다.
도 10a는 워드 라인 전압의 커플링 업을 제공하는, 프로그램-검증 반복에서 예시적인 파형들의 플롯을 도시한다. 언급된 바와 같이, 메모리 셀들의 제어 게이트 또는 워드 라인 전압은 감지 동작 후에 4 내지 5 V와 같은 레벨로 커플링 업될 수 있다.
도시된 시간 기간은 하나의 프로그램-검증 반복을 표현한다. 전형적으로, 프로그램 동작은 여러 프로그램-검증 반복들을 포함할 것이다. 수평축은 시간을 도시하고, 수직축은 워드 라인 전압(Vwl)을 도시한다. t0-t4로 프로그램 펄스(1000)가 선택된 워드 라인에 인가되고 Vpgm의 크기에 도달한다. 프로그램 펄스는 원하지 않는 커플링 효과들을 가질 수 있는 단일의 큰 전이를 회피하기 위해 Vpass와 같은 중간 레벨에서 일시적으로 일시정지할 수 있다. t0-t11로 패스 전압 신호(1005)가 선택되지 않은 워드 라인들에 인가되고 Vpass의 크기에 도달하며, 이는 선택된 워드 라인의 메모리 셀들에 대해 감지(예를 들어, 검증 테스트) 동작들이 발생할 수 있도록 연관된 메모리 셀들을 전도성 상태로 제공하도록 충분히 높다. 패스 전압 신호는 증가 부분, Vpass에서의 고정된 진폭 부분, 및 감소 부분을 포함한다. 선택적으로, 패스 전압 신호는 t0 이전에 Vpass에 도달하도록 프로그램 펄스에 비해 더 빨리 증가될 수 있다.
선택된 워드 라인에 검증 전압 신호(1010)가 인가된다. 이 예에서, 3개의 검증 전압들(VvE-VvG)이, 각각 t6, t7 및 t8에서, 도 8c와 일치하도록 하나씩 적용된다. 검증 테스트를 수행하기 위해 감지 회로들은 각각의 검증 전압 동안 활성화될 수 있다. t9-t10으로의 검증 전압 신호는 VvG로부터 0 V까지, 또는 다른 정상 상태 레벨까지 감소한다.
선택되지 않는 워드 라인들에 대해, t11에서 시작하는 패스 전압 신호의 감소는 메모리 셀들이 전도성 상태로부터 비전도성 상태로 전이하게 할 것이다. 특히, 패스 전압 신호가 컷오프 레벨, 즉, t12에서 Vcutoff 미만으로 떨어지면, 메모리 셀의 채널은 컷오프가 되는데, 예를 들어, 메모리 셀은 비전도성이 된다. 셀이 비전도성이 되는 경우, 그것은 제어 게이트가 하나의 플레이트이고 채널이 다른 플레이트인 커패시터로서 작용한다. Vcutoff는 이 예에서 G 상태 Vth 분포의 상부 꼬리의 전압을 표현한다. 패스 전압 신호(1005)가 Vcutoff로부터 0 V로 추가로 감소함에 따라, 도 10b에서 플롯(1015)에 의해 표현되는 바와 같이, 채널이 용량적으로 커플링 다운(coupling down)된다.
채널이 컷오프되는 동안의 전압 스윙은 Vsl이 더 클 때 더 클 것이다. 그러나, Vch=Vsl이기 때문에, Vch의 최소 다운 커플링된 레벨은 본질적으로 Vsl에 독립적일 것이다. 예를 들어, Vsl=1 V인 워드 라인 전압에서의 6 V 스윙(예를 들어, Vcutoff=6 V)은, Vsl=0 V인 워드 라인 전압에서의 5 V 스윙(예를 들어, Vcutoff=5 V)과 거의 동일한 최소 다운 커플링된 레벨 Vch를 초래할 것이다.
플롯(1012)은 t13-t14로의 워드 라인 전압들의 커플링 업을 표현한다. 커플링 업이 비교적 신속하게 발생하는 것으로 도시되지만, 이는 반드시 축척대로 작성되는 것은 아니다. 실제로, 예를 들어 t5-t10으로, 검증 동작은 약 100 마이크로초를 소비할 수 있는 한편, 워드 라인의 커플링 업은 10 밀리초와 같이, 밀리초 범위 내에서 상당히 더 길 수 있다.
도 10b는 도 10a에 대응하는 채널 전압(Vch)의 플롯을 도시한다. 선택되지 않는 NAND 스트링(현재 프로그램-검증 반복에서 프로그래밍된 메모리 셀을 갖지 않는 NAND 스트링)의 경우, Vch는 프로그램 전압 동안, 예를 들어 t0-t4로 8 V(도시되지 않음)와 같은 레벨로 부스팅될 것이다. 구체적으로, Vch는 워드 라인들의 전압들이 0 V에서 Vpass 또는 Vpgm 으로 상승될 때, 워드 라인들로부터의 용량성 커플링으로 인해 더 높게 커플링된다. 커플링은 플로팅 바디 채널과 일치하는, Vch가 플로팅하게 함으로써 용이하게 된다. Vch는 NAND 스트링의 단부들이 컷오프일 때 플로팅할 수 있어서, 채널은 소스 라인 및 비트 라인으로부터 접속해제된다. NAND 스트링의 단부들은 결국, 선택되지 않는 NAND 스트링의 SGD 및 SGS 트랜지스터들의 제어 게이트 전압들이 낮은 레벨(SGD 및 SGS 트랜지스터들의 Vth 보다 작음)로 설정될 때 컷오프되는데, 이는 SGD 및 SGS 트랜지스터들이 비-전도성 상태에 있게 한다.
선택된 NAND 스트링(현재 프로그램-검증 반복에서 프로그래밍된 셀을 갖는 NAND 스트링)에 대해, Vch는 전형적으로 프로그램 전압 동안 도시된 바와 같이 접지된다. Vch는 비트 라인을 접지시키고 SGD 트랜지스터의 제어 게이트 전압을 높은 레벨(SGD 트랜지스터의 Vth 초과)로 설정함으로써 접지될 수 있어서, SGD 트랜지스터가 전도성 상태에 있게 하여 채널이 비트 라인과 통신할 수 있게 한다.
검증 전압 신호 동안, Vch는, 예를 들어 선택된 NAND 스트링에 대해, 초기에 약 1 V일 수 있다. Vch는 선택된 NAND 스트링들의 채널들에 대한 Vsl과 대략 동일하다. Vsl은 사용되는 감지의 타입에 기초하여 설정된다. 예들로는 Vsl이 약 1 V인 음의(negative) 감지 및 Vsl이 약 0 V이고 음의 워드 라인 전압이 사용되는 양의 감지가 포함된다. 본 명세서에 기술된 기법들은 Vsl의 레벨 또는 사용된 감지의 타입에 관계없이 적용된다.
t12에서 t13까지 채널은 최소 레벨까지 용량적으로 커플링 다운되고, 이어서, t13에서 t14까지, 예를 들어 0 V의 최종 정상 상태 레벨로 복귀하기 시작한다. 워드 라인들의 전압들이 t13에서 시작하여 플로팅되도록 허용되면, 전압들(플롯(1012))은 Vch의 증가에 의해 더 높게 용량적으로 커플링된다. t13에서의 플로팅 시작은 t11에서의 패스 전압 신호의 감소의 시작 후의 지정된 시간이다. 워드 라인들의 전압들은 Vwl_coupled_up의 피크 레벨, 예컨대, 약 5 V로 플로팅하여, 제2 판독 상태에 도달한다. 예를 들어, Vcutoff는 6 V일 수 있어서, 채널에 커플링되는 워드 라인 전압의 6 V 변화, 예컨대 6 내지 0 V가 존재한다. 1 V의 Vch의 초기 값과 90%의 커플링 비(coupling ratio)를 가질 때, 최소 Vch는 예를 들어, 약 1-6x0.9=-4.4 V일 수 있다. 따라서, 메모리 셀들의 워드 라인, 예를 들어 제어 게이트에 커플링되는 Vch는 4.4 V 증가한다. Vwl_coupled_up은 약 4.4 × 0.9=4 V일 수 있다. 워드 라인들의 전압들은, 도 3a 및 도 3b와 관련하여 논의된 바와 같이, 워드 라인 드라이버로부터 워드 라인들을 접속해제함으로써 플로팅된다.
도 10c는 워드 라인 전압의 커플링 업을 제공하는, 판독 동작에서의 예시적인 파형들의 플롯을 도시한다. 선택적인 사전 판독 전압 펄스(1005)가 또한 도시되어 있다. 판독 동작은 검증 동작과 유사한데, 이는 둘 모두 감지 동작들이고 워드 라인 전압들의 커플링 업을 제공할 수 있기 때문이다. 수평축은 시간을 도시하고, 수직축은 워드 라인 전압(Vwl)을 도시한다. t0에서 t3까지, t4에서 t8까지, 그리고 t9에서 t12까지, 패스 전압 신호들(1030, 1031, 1032)은 선택되지 않는 워드 라인들에 각각 인가되며, Vpass의 크기를 갖는다. 패스 전압 신호는 증가 부분, Vpass에서의 부분, 및 감소 부분을 포함한다. 판독 전압 신호는 도 8c와 일치하는, 각각 하위, 중간 및 상위 페이지의 각각에 대해, (VrA 및 VrE의 레벨들에서의) 파형(1020), (VrB, VrD 및 VrF의 레벨들에서의) 파형(1021) 및 (VrC 및 VrG의 레벨들에서의) 파형(1022)을 각각 포함한다. 판독 전압들은 선택된 워드 라인에 인가된다. 이 예에서, 8-레벨 메모리 디바이스가 사용된다.
선택되지 않는 워드 라인들에 대해, 패스 전압 신호의 감소는 논의된 바와 같이, 메모리 셀들로 하여금 전도성 상태로부터 비전도성 상태로 전이하게 할 것이다. t13에서의 점선은 G 상태 셀이 비전도성이 되는 때를 나타낸다. 패스 전압 신호(1032)가 Vcutoff로부터 0 V로 감소함에 따라, 도 10d에서 플롯(1035)에 의해 표현되는 바와 같이, 채널이 유사한 양만큼 용량적으로 커플링 다운된다. t14 후에 채널 전압이 증가함에 따라, 워드 라인 전압들은 플로팅되고, Vwl_coupled_up으로 더 높게 커플링된다.
선택적인 사전 판독 전압 펄스(1005)는 판독 파형들 직전에 판독 동작에서 선택된 워드 라인에 인가된다. 그 결과, 워드 라인 전압들이 채널로부터 커플링 업될 시간이 본질적으로 없다. 대신에, 사전 판독 전압 펄스는 선택된 워드 라인에 접속된 메모리 셀들의 약한 프로그래밍을 제공할 수 있다. 이는 후속 판독 동작에서의 판독 에러들을 감소시키기 위해, 더 낮은 상태 셀들의 Vth를, 특히, 제2 판독 상태로 증가시키는 것을 돕는다. 워드 라인 커플링 업 없이 이러한 사전 판독 전압 펄스는 효과적인데, 그 이유는 대부분의 판독 에러들이 더 낮은 상태들, 특히 소거 상태 및 최저 프로그래밍 상태(예컨대, Er 및 A 상태)를 수반하기 때문이다.
사전 판독 전압 펄스(1005)는 예를 들어 Vpass의 크기를 가질 수 있다. 일반적으로, 전압은 더 큰 크기 및/또는 지속기간을 가질 때 소프트 프로그래밍을 통해 메모리 셀들의 Vth를 증가시키는 데 더 큰 효과를 가질 것이다. 따라서, 더 큰 크기 및/또는 지속기간이 또한 더 적은 수의 실패 비트들과 연관된다. 전압은, 예를 들어, 판독 커맨드에 응답하여, t0a에서 시작하는 초기 레벨로부터 램프 업하고, 피크 레벨에 도달하고, t0b까지로부터 지정된 지속기간 동안 피크 레벨을 유지하고, t0b에서 t0c까지 피크 레벨로부터 최종 레벨로 램프 다운된다. 이 예에서, 최종 레벨 및 초기 레벨은 동일하며, 예컨대 0 V이다. 사전 판독 전압 펄스가 0 V로 램프 다운한 후, 예를 들어, 판독 동작은 t0에서 시작한다. 또한, 전압 펄스와 판독 동작 사이의 지연을 최소화하여 전체 판독 시간을 최소화할 수 있다. 상승된 레벨까지의 램프 업의 시작으로부터, 상승된 레벨로부터의 램프 다운의 시작까지의, 사전 판독 전압 펄스의 시간 기간 또는 지속기간은 TP이다.
도 10d는 도 10c에 대응하는 채널 전압(Vch)의 플롯을 도시한다. t13에서 t14까지 채널은 최소 레벨 Vch_min까지 용량적으로 커플링 다운되고, 이어서, t14에서 t15까지, 예를 들어 0 V의 최종 레벨로 복귀하기 시작한다. 워드 라인들의 전압들이 t14에서 시작하여 플로팅되도록 허용되면, 전압들(플롯(1032))은 Vch의 증가에 의해 더 높게 용량적으로 커플링된다(플롯(1035)). 워드 라인들의 전압들은 논의된 바와 같이 Vwl_coupled_up의 피크 레벨로 플로팅된다.
도 11a는 워드 라인 전압들을 언제 리프레시할지를 결정하는 프로세스를 도시한다. 단계(1101)는 블록에 대해 프로그램 또는 판독 동작을 수행하는 것을 포함한다. 이러한 동작들은 워드 라인 전압들의 커플링 업을 초래하는 감지를 포함한다. 예를 들어, 프로그래밍 동작이 도 10a 및 도 10b에 도시되어 있고, 판독 동작이 도 10c 및 도 10d에 도시되어 있다.
판정 단계(1102)는 블록의 각자의 워드 라인들에 대한 리프레시 동작을 수행하도록 조건이 충족되는지 여부를 결정한다. 구현 단계(1102)에 대한 예시적인 상세사항들이 도 11c 및 도 11d에 제공되어 있다. 판정 단계(1102)가 거짓이면, 대기 단계(1103)가 구현된다. 예를 들어, 1 분 또는 수 분의 대기 기간이 구현될 수 있다. 대기 기간 동안, 주변 온도와 같은 인자들이 변경될 수 있고, 이는 리프레시 동작을 트리거한다. 또한, 대기 기간 동안, 프로그램 또는 판독 커맨드가 단계(1101)로 복귀하도록 발행될 수 있다. 판정 단계(1102)가 참이면, 단계(1104)는 온도, P-E 사이클들의 수 및/또는 실패 비트들의 예상 수에 기초하여 허용된 방전 시간을 결정하고, 경과된 시간을 카운팅하기 시작한다. 추가의 상세 사항을 위해 도 12a 내지 도 13c를 참조한다. 허용된 방전 시간은 도 10a의 t11과 같은 검증 테스트를 수반하는 감지 동작의 종료, 도 10c의 t12와 같은 판독 동작의 종료, 또는 도 14a의 t1과 같은 이전 리프레시 동작의 종료, 및 후속 리프레시 동작의 시작, 예컨대 도 14a의 t4 사이의 시간일 수 있다. 단계(1104)는 선택적으로, 도 15a 및 도 15b와 관련하여 추가로 논의되는 바와 같이, 증가하는 온도에 기초하여 경과된 시간의 카운팅 동안 허용된 방전 시간을 조정하는 단계(1104a)를 포함할 수 있다.
실패 비트들의 예상 수는 판독 동작에서 판독 에러를 가질 것으로 예상되는 메모리 셀들의 수를, 예를 들어, 판독되는 데이터의 페이지에서 표현할 수 있다. 실패 비트들의 예상 수는, 예를 들어, 테스트 또는 모델들에 의해 결정되는 바와 같은 에러 확률에 기초할 수 있다. 메모리 셀들의 세트 내의 실패 비트들의 예상 수는 메모리 셀들의 세트의 에러에 대한 취약성을 나타낸다.
단계(1104) 후에, 단계(1105 또는 1106)에 도달된다. 단계(1105)는 경과된 시간이 허용된 방전 시간에 도달하기 전에 프로그램 또는 판독 커맨드가 발행되었음을 나타낸다. 이 경우에, 단계(1101)는 리프레시 동작을 수행하지 않으면서 블록에 대한 다른 프로그램 또는 판독 동작을 수행하도록 다시 도달된다. 반면에, 단계(1106)는 경과된 시간이 허용된 방전 시간에 도달한다는 것을 나타내며, 이 경우에 단계(1107)는 블록의 워드 라인 전압들에 대한 리프레시 동작을 수행하는 것을 포함한다.
도 11b는 리프레시 동작을 수행하기 위한 도 11a, 단계(1107)와 일치하는 프로세스를 도시한다. 단계(1110)는 선택된 블록에 대한 패스 트랜지스터들을 턴 온시키는 단계를 포함한다. 예를 들어, 패스 트랜지스터들의 세트(418)가 BLK0과 연관되는 도 3a 및 도 3b를 참조한다. 패스 트랜지스터들이 nMOS 트랜지스터들인 경우, 이들은 제어 게이트 라인(417) 상의 제어 게이트에 고전압을 인가함으로써 턴 온될 수 있다.
단계(1111)는 크기 Vpass의 전압 펄스, 예컨대 8 내지 9 V를 워드 라인들에 인가하는 것을 포함하며, 여기서 전압 펄스의 하강 에지는 채널을 다운 커플링시킨다. 각각 t0-t1 및 t4-t5로 인가된 플롯들(1400, 1404)의 전압 펄스들 및 도 14a를 참조한다. 하나의 접근법에서, 패스 트랜지스터들이 턴 온되는 동안 전압 드라이버의 전압 출력은 0 V 로부터 Vpass까지 증가되고, 특정된 시간 동안 Vpass에서 유지되고, 이어서 Vpass부터 0 V로 감소된다. 워드 라인 전압의 감소는 채널의 다운 커플링, 이어서 워드 라인들의 업 커플링을 초래한다. 예를 들어, 도 14a에서, 패스 트랜지스터들은 t0에 또는 그 전에 턴 온되고 t1에 또는 그 후에 턴 오프될 수 있다. 전압 펄스는 워드 라인들의 전압들을 원하는 레벨로 리프레시하거나 증가시키기 때문에 리프레시 전압인 것으로 간주될 수 있다.
하나의 접근법에서, 전압 리프레시 동작을 수행하기 위해, 제어 회로는 워드 라인들의 세트의 전압들을 상승된 레벨(예컨대, Vpass)까지 증가시키고, 이어서 워드 라인들의 세트의 전압들을 최종 레벨(예컨대, 0 V)까지 감소시키고, 이어서 워드 라인들의 세트의 전압들을 플로팅시키도록 구성된다.
다른 접근법에서, 전압 드라이버는 패스 트랜지스터들이 턴 오프되는 동안 Vpass에서 정상 전압을 출력한다. 패스 트랜지스터들은 턴 온되고 이어서 턴 오프되어 워드 라인이 Vpass의 전압 레벨만을 보지만, 0 V로부터 Vpass로의 증가 및 Vpass로부터 0 V로의 감소를 보지 않는다. 예를 들어, 도 14a에서, 플롯(1400)이 Vpass의 피크 레벨에 있을 때 패스 트랜지스터들은 턴 온되고 턴 오프될 수 있다. 예를 들어, 턴 온은 t0 이후일 수 있고 턴 오프는 t1 이전일 수 있다. 이러한 접근법은, 채널의 다운 커플링에 이어 워드 라인들의 업 커플링을 통해서보다는 워드 라인들을 직접 구동시킴으로써 워드 라인 전압들을 리프레시할 수 있다. 이 접근법은 패스 트랜지스터를 통해 데이터 메모리 셀의 제어 게이트에 접속된 전압 드라이버에 의해 구현될 수 있고, 리프레시 회로는, 데이터 메모리 셀의 제어 게이트의 전압을 반복적으로 증가시키기 위해, 패스 트랜지스터가 턴 온되는 동안 포지티브 전압(Vpass)을 출력하도록 전압 드라이버를 반복적으로 제어하고, 이어서 전압 드라이버가 포지티브 전압을 출력하는 동안 패스 트랜지스터를 턴 오프시키도록 구성된다.
단계(1112)는 워드 라인들 및 선택 게이트 라인들의 전압들을 플로팅하기 위해 패스 트랜지스터들을 턴 오프시키는 것을 포함한다. 패스 트랜지스터들이 nMOS 트랜지스터들인 경우, 이들은 제어 게이트 라인(417) 상의 제어 게이트에 저전압을 인가함으로써 턴 오프될 수 있다. 플로팅은 예를 들어 도 14a의 t1-t3 및 t5-t7로 발생한다.
도 11c는 리프레시 동작을 수행하도록 조건이 충족되는지 여부를 결정하기 위한 도 11a, 단계(1102)와 일치하는 프로세스를 도시한다. 이 예에서, 조건이 충족되는지 여부의 판정은 주변 온도 및 P-E 사이클들의 수에 기초한다. 도 9a 및 도 9b와 관련하여 언급된 바와 같이, 온도가 비교적 낮고/낮거나 P-E 사이클들의 수가 비교적 낮을 때 리프레시 작동이 필요하지 않을 수 있다. 도 9b는 P-E 사이클들의 수가 비교적 낮기만 한다면 온도가 비교적 높을 때에도 리프레시 동작이 필요하지 않을 수 있음을 나타낸다.
단계(1120)는 블록에 대한 P-E 사이클들의 수 또는 분류를 결정하는 것을 수반한다. 분류는, 예를 들어, P-E 사이클들의 수가 블록의 BOL, MOL 또는 EOL과 일치하는지 여부를 나타낼 수 있다. 도 1a의 P-E 사이클 및 카운팅 및 분류 회로(119)는 이러한 목적을 위해 사용될 수 있다. 판정 단계(1121)는 P-E 사이클들이 임계 수를 초과하는지, 또는 유사하게 분류가 MOL과 같은 특정 클래스 이상인지 여부를 결정한다. 판정 단계(1121)가 거짓이면, 단계(1125)는 리프레시 동작을 수행하기 위한 조건이 충족되지 않음을 나타낸다. 즉, 리프레시 동작을 중지하는 결정이 이루어진다. 판정 단계(1121)가 참인 경우, 단계(1122)는 메모리 디바이스의 현재 주변 온도를 결정한다. 도 1a의 온도 감지 회로(116)는 이러한 목적을 위해 사용될 수 있다. 판정 단계(1123)는 온도(Temp.)가 임계 온도를 초과하는지 여부를 결정한다. 이는 실온, 예를 들어 25 C와 같은 일부 중간 범위 온도일 수 있다. 판정 단계(1123)가 거짓이면, 단계(1125)는 리프레시 동작을 수행하기 위한 조건이 충족되지 않음을 나타낸다. 판정 단계(1123)가 참이면, 단계(1124)는 리프레시 동작을 수행하기 위한 조건이 충족됨을 나타낸다.
이 예에서, 온도 및 P-E 사이클들의 수 둘 모두는 수행될 리프레시 동작에 대한 임계값을 초과해야 한다. 이러한 접근법은 리프레시 동작이 수행되는 상황들을 제한하기 때문에 효율적이다. 다른 옵션에서, P-E 사이클들의 수가 아닌 온도는 수행될 리프레시 동작에 대한 임계치를 초과해야 한다. 다른 옵션에서, 온도가 아닌 P-E 사이클들의 수가 수행될 리프레시 동작에 대한 임계치를 초과해야 한다. 이러한 마지막 2개의 접근법들은 구현하기가 더 용이할 수 있다.
도 11d는 리프레시 동작을 수행하도록 조건이 충족되는지 여부를 결정하기 위한 도 11a, 단계(1102)와 일치하는 다른 프로세스를 도시한다. 이 경우에, 단계(1130)는 실패 비트들의 예상 수를 결정한다. 이는 하나 이상의 인자들을 수반할 수 있다. 예를 들어, 온도 및 P-E 사이클들의 수는 인자들일 수 있다. 도 12a 및 도 12b를 참조한다. 다른 인자들은 셀 당 비트들의 수, 프로그래밍되는 블록의 워드 라인들의 일부분, 프로그래밍되는 블록의 서브-블록들의 일부분, ECC의 강도, 사전 판독 전압 펄스의 지속기간, 및 판독 정확도를 포함할 수 있다. 판독 정확도는, 예를 들어, 전압 정착 시간 및 감지 패스들의 수에 기초할 수 있다. 도 13a 내지 도 13c를 참조한다. 실패 비트들의 예상된 수는, 예를 들어 데이터의 페이지를 판독할 때, 가능한 수의 판독 에러들을 표현할 수 있다. 임계치는 예를 들어 정정불가능한 에러들이 없도록 ECC를 사용하여 여전히 모든 에러들이 정정될 수 있게 하는 에러들의 최대 수를 표현할 수 있다.
단계(1131)는 실패 비트들의 예상 수가 임계치를 초과하는지 여부를 결정한다. 예를 들어, 도 9a 및 도 9b에서, 5개의 실패 비트들의 임계치를 사용하였다. 판정 단계(1131)가 참이면, 단계(1132)는 리프레시 동작을 수행하기 위한 조건이 충족됨을 나타낸다. 판정 단계(1131)가 거짓이면, 단계(1133)는 리프레시 동작을 수행하기 위한 조건이 충족되지 않음을 나타낸다.
이 예에서, 실패 비트들의 예상 수는 리프레시 동작이 수행될 임계치를 초과해야 한다. 이러한 접근법은 리프레시 동작이 수행되는 상황들을 제한하면서 정정불가능한 에러들을 여전히 회피하기 때문에 효율적이다.
도 11e는 도 11c, 단계(1121)와 일치하는 P-E 사이클들의 임계 수 대 온도의 플롯을 도시한다. 하나의 옵션에서, P-E 사이클들의 임계 수(PE_th)는 온도가 비교적 더 낮을 때 비교적 더 높게 조정될 수 있다. 예시적인 구현예에서, 제어 회로는 온도의 함수로서 P-E 사이클들의 임계 수를 설정하도록 구성되고, P-E 사이클들의 임계 수는 온도가 더 낮을 때 더 높다.
도 11f는 도 11c, 단계(1123)와 일치하는, 임계 온도 대 P-E 사이클들의 수의 플롯을 도시한다. 하나의 옵션에서, 임계 온도(Temp_th)는 P-E 사이클들의 수가 비교적 더 낮을 때 비교적 더 높게 조정될 수 있다. 예시적인 구현예에서, 제어 회로는 프로그램-소거 사이클들의 수의 분류의 함수로서 임계 온도를 설정하도록 구성되고, 임계 온도는 프로그램-소거 사이클들의 수가 더 작을 때 더 높다.
도 11e 및 도 11f의 접근법들은 리프레시 동작을 수행하기 위한 조건이 충족되는지 여부에서 조정이 이루어지도록 함으로써 유연성을 제공한다.
도 12a는 도 11a, 단계들(1102 및 1104)에서의 사용을 위해 온도 및 P-E 사이클들의 상이한 조합들의 표를 도시하고, 여기서 낮은 예상 수의 실패 비트들이 있다. 도 12a 및 도 12b에서, Temp1은 제1 임계 온도이고, Temp2는 제2 임계 온도이고, 여기서 Temp2 > Temp1이다. DT는 허용된 방전 시간을 나타낸다. DT=n/a(적용가능하지 않음)인 경우, 리프레시 동작은 수행되지 않는다. DT1-DT4는 상이한 방전 시간들이며, 여기서 DT1 > DT2 > DT3 > DT4이다. 실패 비트들의 더 적은 예상 수가 있을 때 더 긴 방전 시간이 사용될 수 있다.
제1 경우에, 온도는 비교적 낮으며, 예를 들어 Temp<Temp1이다. P-E 클래스(P-E 사이클의 수에 기초한 블록의 분류)가 BOL, MOL 또는 EOL일 때, DT=n/a이며, 이는 리프레시 동작이 수행되지 않음을 나타낸다.
제2 경우에, 온도는 중간 범위 레벨, 예컨대, Temp1<=Temp<Temp2이다. P-E 클래스가 BOL일 때, DT=n/a이고, 이는 리프레시 동작이 수행되지 않음을 나타낸다. P-E 클래스가 MOL일 때, DT=DT1이고, 이는 리프레시 동작이 가장 긴 방전 기간을 사용하여 수행됨을 나타낸다. P-E 클래스가 EOL일 때, DT=DT2이고, 이는 리프레시 동작이 두번째로 긴 방전 기간을 사용하여 수행됨을 나타낸다.
제3 경우에, 온도는 비교적 높은 레벨, 예컨대 Temp>=Temp2이다. P-E 클래스가 BOL일 때, DT=n/a이고, 이는 리프레시 동작이 여전히 수행되지 않음을 나타낸다. P-E 클래스가 MOL일 때, DT=DT2이고, 이는 리프레시 동작이 두번째로 긴 방전 기간을 사용하여 수행됨을 나타낸다. P-E 클래스가 EOL일 때, DT=DT3이고, 이는 리프레시 동작이 세번째로 긴 방전 기간을 사용하여 수행됨을 나타낸다.
제2 및 제3 경우에, 리프레시 동작은 비교적 낮은 예상 수의 실패 비트들이 있기 때문에, 온도가 비교적 높을 때에도 BOL 블록에 대해 수행되지 않는다. 예를 들어, 실패 비트들의 예상 수는, 예상된 정정불가능한 실패 비트들이 없도록 ECC에 의해 모두 정정가능할 수 있다.
도 12b는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 온도 및 P-E 사이클들의 상이한 조합들의 표를 도시하고, 여기서 높은 예상 수의 실패 비트들이 있다. 제1 경우에, 온도는 비교적 낮으며, 예를 들어 Temp<Temp1이다. P-E 클래스가 BOL 또는 MOL일 때, DT=n/a이고, 이는 리프레시 동작이 수행되지 않음을 나타낸다. 그러나, P-E 클래스가 EOL일 때, DT=DT1이고, 이는 리프레시 동작이 가장 긴 방전 기간이 경과된 후에 수행됨을 나타낸다. 도 12a와 비교한 차이는 EOL 경우에 리프레시 동작이 수행된다는 것이다.
제2 경우에, 온도는 중간 범위 레벨, 예컨대, Temp1<=Temp<Temp2이다. P-E 클래스가 BOL, MOL 또는 EOL일 때, 각각 DT= DT1, DT2 및 DT3이고, 이는 각각 가장 긴, 두번째로 긴 및 세번째로 긴 방전 기간들이 경과한 후에 리프레시 동작이 수행됨을 나타낸다. 도 12a와 비교한 차이는 BOL 경우에 리프레시 동작이 수행되고 방전 시간이 MOL 및 EOL 경우들에 대해 1 레벨 더 짧다는 것이다.
제3 경우에, 온도는 비교적 높은 레벨, 예컨대 Temp>=Temp2이다. P-E 클래스가 BOL, MOL 또는 EOL일 때, 각각 DT= DT2, DT3 및 DT4이고, 이는 각각 두번째로, 세번째 및 네번째로 긴 방전 기간들이 경과한 후에 리프레시 동작이 수행됨을 나타낸다. 도 12a와 비교한 차이는 BOL 경우에 리프레시 동작이 수행되고 방전 시간이 MOL 및 EOL 경우들에 대해 1 레벨 더 짧다는 것이다.
도 12a 및 도 12b는 셀 당 비트들의 수, 프로그래밍되는 블록의 워드 라인들의 일부분, 프로그래밍되는 블록의 서브-블록들의 일부분, ECC의 강도, 사전 판독 전압 펄스의 지속기간, 및 판독 정확도를 포함하는, 실패 비트들의 예상 수에 영향을 주는 인자들을 고려함으로써 전개될 수 있다.
도 13a는 도 11a, 단계들(1102 및 단계 1104)에서의 사용을 위한, 실패 비트들의 예상 수에 영향을 주는 상이한 인자들의 표를 도시한다. 도 1a의 실패 비트 결정 회로(127)는 실패 비트들의 예상 수를 결정하기 위해 이들 인자들 중 하나 이상으로 구성될 수 있다. 온도, P-E 사이클들의 수, 셀 당 비트들, 프로그래밍된 워드 라인들의 일부분 또는 프로그래밍된 서브-블록들의 부분들이 비교적 낮거나 높은 경우, 실패 비트들의 예상 수는 각각 비교적 낮거나 높다. ECC의 강도, 사전 판독 전압 펄스의 지속기간, 전압 정착 시간에 의해 표시되는 판독 정확도 또는 감지 패스들의 수에 의해 표시되는 판독 정확도가 비교적 낮거나 높은 경우, 실패 비트들의 예상 수는 각각 비교적 높거나 낮다.
실패 비트들의 예상 수에 대한 온도의 영향들은, 예를 들어, 도 9a 및 도 9b와 관련하여 논의되었다.
실패 비트들의 예상 수에 대한 셀 당 비트들의 효과에 관하여, 예를 들어, 도 8a 및 도 8b를 참조한다. 셀 당 비트들의 수가 비교적 높을 때, 인접한 데이터 상태의 Vth 분포들 사이의 마진(M1-M3)은 비교적 작은데, 그 이유는 더 많은 데이터 상태들이 제한된 Vth 범위 내에 맞춰져야 하기 때문이다. 그 결과, 메모리 셀이 인접한 데이터 상태에 있는 것으로 부정확하게 판독될 가능성이 더 커서, 실패 비트들의 예상 수가 비교적 높다.
블록 내에 프로그래밍된 워드 라인들의 부분에 관하여, 블록이 통상적으로, 블록의 소스 측으로부터 시작하여 블록의 드레인 측으로 진행하는 워드 라인 프로그래밍 순서로 프로그래밍될 수 있음을 상기한다. 블록 전체에 대해, 또는 블록 내의 서브-블록에 대해, 선택된 워드 라인에 프로그램 펄스의 적용 동안 감소된 양의 채널 부스팅 때문에 블록의 드레인 측에 비교적 가까운 메모리 셀들에 대한 프로그램 교란의 가능성이 더 크다. 특히, 프로그래밍되지 않는 선택되지 않은 NAND 스트링의 경우, 선택된 워드 라인의 소스 측 상의 미리 프로그래밍된 메모리 셀들의 비교적 큰 수로 인해, 패스 전압 신호가 선택되지 않는 NAND 스트링의 채널을 승압하기가 비교적 어렵다. 이는 선택된 워드 라인에 접속된 선택되지 않는 NAND 스트링 내의 메모리 셀들의 프로그램 교란에 대한 더 큰 기회를 초래한다. 도 13b를 참조한다.
프로그래밍되는 서브-블록들의 부분에 관하여, 블록의 프로그래밍은 제1 서브-블록(SB0)으로부터 시작하여, 예를 들어 도 7과 일치하는 마지막 서브-블록(SB3)으로 진행하는 서브-블록 프로그램 순서로 진행할 수 있다. 제1 프로그래밍된 서브-블록(SB0) 내의 메모리 셀들에 대한 프로그램 교란의 가능성이 더 큰데, 그 이유는 이들 메모리 셀들이 선택되지 않고, 이후 프로그래밍된 블록들(SB1 내지 SB3) 각각의 프로그래밍 동안 프로그램 펄스에 영향을 받기 때문이다. 도 13c를 참조한다.
ECC의 강도에 관하여, 이는 예를 들어 데이터의 페이지를 판독할 때 정정될 수 있는 에러들의 수에 관하여 측정될 수 있다. 이는 ECC의 유형 및 코드에 의해 사용되는 오버헤드 데이터의 양의 함수이다. 더 강한 ECC는 더 적은 수의 실패 비트들과 연관된다.
또한, 일부 경우에, ECC는 사용되지 않는다. 예를 들어, SLC 블록들은 블록들로부터의 SLC 데이터의 페이지들이 단일 MLC 블록으로 복사되는 폴딩(folding) 동작에 사용될 수 있다. 일부 경우들에, ECC 프로세스의 오버헤드 비용을 피하기 위해, ECC를 수행하지 않고 복사가 발생한다. 다른 경우들에, 데이터는 ECC가 수행되고 이어서 MLC 블록으로 전송되는 제어기에 복사된다. 이 경우에, ECC의 사용은 더 적은 수의 실패 비트들과 연관되고, ECC의 회피는 더 많은 수의 실패 비트들과 연관된다.
사전 판독 전압 펄스의 지속기간에 관하여, 도 10c의 지속기간 TP를 갖는 사전 판독 전압 펄스(1005)를 참조한다. 언급된 바와 같이, 사전 판독 전압 펄스는 하위 상태 메모리 셀들의 Vth를 제2 판독 상태로 증가시키는 것을 돕는 소프트 프로그래밍을 제공한다. 또한, 더 긴 사전 판독 전압 펄스는 더 큰 Vth 증가를 제공한다. 따라서, 더 긴 사전 판독 전압 펄스는 판독 에러들의 더 낮은 가능성을 초래한다. 더 높은 크기의 사전 판독 전압 펄스가 또한 더 큰 Vth 증가를 제공한다. 따라서, 더 높은 크기의 사전 판독 전압 펄스는 판독 에러들의 더 낮은 가능성을 초래한다.
판독 정확도 및 전압 정착 시간에 관하여, 도 16a 내지 도 16e는 판독 동작에서의 다양한 전압 전이들을 도시한다. 각각의 전이에 대해 시간이 할당된다. 예를 들어, 도 16a에서, 선택된 워드 라인 전압이 0 V 로부터 VrA로 증가하도록 시간 기간 t2-t3이 할당되고, 선택된 워드 라인 전압이 VrA로부터 VrE로 증가하도록 시간 기간 t7-t8이 할당된다. 회로 내의 제어 라인 또는 노드에 대한 전압이 변하는 경우, RC 지연들과 같은 인자들로 인해 변화가 완전히 영향을 받기 위한 유한한 양의 시간이 필요하다. 판독 정확도는 변화가 발생할 시간을 더 많이 허용함으로써 증가될 수 있는데, 이는 전압이 예상 레벨들에 있는 것을 보장하기 때문이다. 다시 말하면, 전압 정착 시간이 더 클 때 실패 비트들의 예상 수는 더 낮다.
판독 정확도 및 감지 패스들의 수에 관하여, 도 16a 내지 도 16e는 각각의 제어 게이트 판독 레벨에 대해 2개의 감지 패스들이 수행되는 예를 도시한다. 때때로 스트로브(strobe)로 지칭되는 감지 패스는 NAND 스트링들에서의 전류들이 감지되는 시간 기간일 수 있다. 전형적으로, 하나의 감지 패스는 메모리 셀의 상태를 확인하기에 충분하다. 그러나, 다수의 감지 패스들이 더 큰 정확도를 제공할 수 있다. 예를 들어, 제1 감지 패스는 소거 상태 또는 제어 게이트 판독 전압에 의해 테스트되고 있는 데이터 상태 미만인 다른 데이터 상태들에서의 메모리 셀들을 식별하는 데 사용될 수 있다. 예를 들어, 제어 게이트 판독 전압이 VrA일 때, 제1 감지 패스는 소거 상태의 메모리 셀들을 식별하는 데 사용될 수 있다. 제어 게이트 판독 전압이 VrE일 때, 제1 감지 패스는 Er-D 상태들의 메모리 셀들을 식별하는 데 사용될 수 있다. 제2 감지 패스에서, NAND 스트링들은 제어 게이트 판독 전압에 의해 테스트되고 있는 데이터 상태 미만인 데이터 상태를 갖는 메모리 셀들에 대해 턴 오프될 수 있다. 이러한 NAND 스트링들이 턴 오프되는 경우, 이들은 전류를 운반하지 않는데, 이는 감지되고 턴 오프되지 않는 인접한 NAND 스트링에 대한 용량성 커플링을 야기할 수 있다. 그 결과, 제2 감지 패스는, 인접한 NAND 스트링들에 의해 야기되는 간섭을 회피하기 때문에, 판독되고 있는 메모리 셀들의 Vth의 보다 정확한 결정을 제공할 수 있다.
실패 비트들의 예상 수는 예를 들어 테스트들 또는 모델들로부터 결정될 수 있다.
실패 비트들의 예상 수는 다양한 인자들이 변할 때 블록에 대해 변화할 수 있음에 유의한다. 예를 들어, 메모리 셀 당 저장된 비트들의 수를 변경하기 위해 블록이 재구성될 수 있다. 또는, P-E 사이클들의 수는 블록에 대해 증가할 수 있어서, 예를 들어 BOL로부터 MOL으로의 전이, MOL로부터 EOL로의 전이에서 새로운 클래스로 재분류된다.
위의 다양한 인자들은 예를 들어 제어기(122) 또는 제어 회로부(110)에 의해 추적될 수 있다.
도 13b는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 실패 비트들의 예상 수 대 블록 내의 최종 프로그래밍된 워드 라인의 플롯을 도시한다. 워드 라인 넘버링은 도 6a 내지 도 7과 일치한다. 마지막 프로그래밍된 워드 라인은 블록 내에 프로그래밍된 워드 라인들의 일부분을 표현한다. 마지막 프로그래밍된 워드 라인이 더 클 때, 블록 내에 프로그래밍된 워드 라인들의 부분은 더 크고, 실패 비트들의 예상 수는 더 크다. 이 예에서, 실패 비트들(파선)의 예상 수는, 마지막 프로그래밍된 워드 라인이 워드 라인들의 처음 2/3를 표현하는 WL0-WL65일 때 비교적 낮은 레벨에서 평평하다. 이어서, 마지막 프로그래밍된 워드 라인이 WL65-WL95로부터 증가함에 따라, 실패 비트들(파선)의 예상 수가 증가하여, 예를 들어 워드 라인들의 나머지 1/3을 표현한다. 이 예는 단일-티어 스택에 대한 것이다.
2-티어 스택에 대해, 실패 비트들(실선)의 예상 수는 계면에 의해 야기되는 감소된 부스팅으로 인해 하단 티어보다 상단 티어에서 더 높은 경향이 있다. 계면의 길이는 전하들이 유동하는 것을 어렵게 만든다. 실패 비트들의 예상 수는 또한 선택된 워드 라인이 블록의 드레인 단부에 더 가까워짐에 따라 증가하는 경향이 있다. WL48은 도 6c와 일치하는, 상단 티어 내의 최저 데이터 워드 라인이다. 더 낮은 티어에서 실패 비트들의 예상 수는 단일-계층 스택의 경우와 유사할 수 있다.
도 13c는 도 11a, 단계들(1102 및 1104)에서의 사용을 위한, 제1 프로그래밍된 서브-블록 SB0 내의 실패 비트들의 예상 수 대 블록 내의 최종 프로그래밍된 서브-블록의 플롯을 도시한다. 언급된 바와 같이, 실패 비트들의 예상된 수는 제1 프로그래밍된 서브-블록에서 가장 큰 경향이 있는데, 그 이유는 그것이 다른 서브-블록들보다 더 자주 프로그램 교란을 받을 수 있기 때문이다. 그 결과, SB0 내의 실패 비트들의 예상 수는 프로그래밍된 블록 내의 서브-블록들의 부분이 더 클 때 증가한다. 다시 말하면, 최악의 경우의 서브-블록 SB0의 에러 레이트 면에서, 블록 내의 실패 비트들의 예상된 수는, SB0이 더 큰 후에 프로그래밍된 서브-블록들의 수가 더 클 때 증가한다. 이는 프로그래밍이, 예를 들어, SB0에서 시작하여 SB3에서 종료하는 시간에 하나의 서브-블록을 진행한다고 가정한다.
도 14a는 워드 라인 전압들을 리프레시하기 위한 도 11a 및 도 11b와 일치하는 프로세스에서 워드 라인 전압들(Vwl)의 플롯을 도시한다.
도 14a 내지 도 14c에서, 수평축들은 공통 시간 스케일을 나타내고, 수직 축들은 전압을 나타낸다. 도시된 시간 기간은 일례로서 (t0-t2 및 t4-t6에서의) 2개의 리프레시 동작들, 및 워드 라인 전압들이 감쇠되는 후속 유휴 시간들(t2-t3 및 t6-t7)을 표현한다. 전형적으로, 많은 연속적인 리프레시 동작들이 발생할 수 있다. 크기 Vpass의 리프레시 전압 펄스(플롯(1400)), 예컨대, 8-9 V가 워드 라인들에 인가될 때 t0에서 시작하는 제1 리프레시 동작이 발생한다. 전압 펄스가 t1에서 램프 다운될 때, 도 14b의 플롯(1410)에 의해 표현되는 연관된 채널 전압(Vch)이 또한 감소하는데, 예컨대 Vch가 다운 커플링된다. Vch가 복귀되고 t1-t2로 증가함에 따라, Vwl은 논의된 바와 같이 Vwl_coupled_up, 예컨대 약 4-5 V에 커플링 업된다. Vwl_coupled_up은 워드 라인들의 피크 커플링 업된 레벨을 표현한다. 워드 라인들은 패스 트랜지스터들을 턴 오프시킴으로써 t1에서 연관된 전압 드라이버들로부터 접속해제된다. 이는 워드 라인 전압들이 t1-t3로 플로팅하게 하고, 이 시점에서 데이터 워드 라인들은 채널에 의해 커플링 업되고 이어서 Vwl_coupled_min으로의 전압 방전을 겪는다(플롯(1402)).
시간 카운팅 회로는 t1에서의 경과된 시간을 카운팅하기 시작한다. 경과된 시간이 t3에서 허용된 방전 시간에 도달할 때, 다음 리프레시 동작이 시작된다. 시간 기간(t3-t4)은 전압 펄스(플롯(1404))가 t4-t5로 인가되기 전에 워드 라인 전압들이 0 V로 리셋되게 한다. 크기 Vpass의 전압 펄스(플롯(1404))가 워드 라인들에 인가될 때 t4에서 시작하는 제2 리프레시 동작이 발생한다. 전압 펄스가 t5에서 램프 다운될 때, 도 14b의 플롯(1412)으로 표현된 Vch가 또한 감소한다. Vch가 복귀되고 t5-t6으로 증가함에 따라, Vwl_data는 다시 Vwl_coupled_up으로 커플링 업된다. 워드 라인들은 t5에서 연관된 전압 드라이버들로부터 접속해제되어, 데이터 워드 라인 전압들이 t5-t7로 플로팅하게 하고, 이 시점에서 데이터 워드 라인들은 채널에 의해 커플링 업되고 이어서 Vwl_coupled_min으로의 전압 방전을 겪는다(플롯(1406)). 리프레시 동작을 반복하기 위한 시간은 논의된 바와 같이, 허용가능한 워드 라인 전압 방전의 양뿐만 아니라 방전 레이트에 영향을 주는 다른 인자들에 기초하여 설정될 수 있다.
워드 라인 전압들이 0 V로 또는 그에 가깝게 방전될 때 블록이 제1 판독 상태에 있는 것으로 간주된다. 이러한 조건은 전형적으로 바람직하지 않는데, 그 이유는 Vth 분포들이 프로그래밍 직후에 달성된 레벨들로부터 다운시프팅되어 잠재적으로 판독 에러들을 초래할 수 있기 때문이다. 블록은 워드 라인 전압들이 Vwl_coupled_up의 피크 커플링 업된 레벨과 Vwl_coupled_min의 최소 방전된 레벨 사이에 있을 때 제2 판독 상태에 있는 것으로 간주된다. 이러한 조건은 Vth 분포들이 프로그래밍 직후 달성되는 레벨들에 가깝기 때문에 바람직하다.
도 14b는 도 14a와 일치하는, 메모리 셀과 연관된 채널 전압(Vch)을 도시하는 플롯을 도시한다. Vch는 전압 펄스로부터의 워드 라인 전압이 램프 다운될 때, 명목상 그리고 주기적으로 -4 V와 같은 네거티브 전압에 다운 커플링된 약 0 V일 수 있다. 다운 커플링은 워드 라인에 인접한 채널의 부분에서, 그 워드 라인의 전압이 램프 다운될 때 발생한다. 블록 내의 워드 라인 전압들 모두가 함께 램프 다운되는 경우, 다운 커플링은 채널의 연속적인 부분에서 발생할 것이다.
도 14c는 도 14a 및 도 14b와 일치하는 메모리 셀(MC)의 Vth의 플롯을 도시한다. 커플링 업된 레벨을 유지하고 워드 라인 전압들의 방전을 제한함으로써, 리프레시 동작은 메모리 셀의 Vth를 안정화시키고 그의 Vth의 시프트를 감소시키는 것을 도울 수 있다. Vth는 예시적인 메모리 셀에 대해 도시되어 있고, 초기에 Vth_initial_data로 지칭되는 레벨이다. 예를 들어, A 상태 메모리 셀의 경우, Vth_initial_data는 Vth 분포들(도 8b의 811 또는 도 8c의 821) 내에 있을 수 있다. 상이한 데이터 상태들에서의 메모리 셀들은 상이한 Vth를 가질 것이다. 워드 라인이 커플링 업될 때, 메모리 셀의 Vth는 안정화될 것이다. Vth에서의 작은 업시프트는 워드 라인 전압이 (예컨대, t1-t2 및 t5-t6으로) 커플링 업될 때 발생할 수 있고, 이어서 워드 라인 전압이 (예컨대, t2-t3 및 t6-t7로) 방전할 때 Vth에서의 작은 다운시프트가 발생할 수 있다. Vth는 Vth_coupled_up으로 지칭되는 레벨에 커플링 업될 수 있고 Vth_discharged로 지칭되는 레벨로 방전될 수 있다(플롯들(1420, 1422)). 이러한 업-커플링 및 방전의 사이클이 연속적으로 반복될 수 있다. 리프레시 동작은 메모리 셀이 정확하게 판독될 수 있도록 메모리 셀의 Vth를 비교적 작은 범위로 유지한다.
도 14a 내지 도 14c의 예에서, 리프레시 동작들을 수행하기 위한 조건들은 온도, P-E 사이클들의 수 및/또는 실패 비트들의 예상 수와 같은 인자들에 기초하여 충족되었다.
도 15a는 도 11a, 단계(1104a), 및 t0 내지 t3에서의 도 14a와 일치하는 프로세스에서 워드 라인 전압들(Vwl)의 플롯을 도시하는데, 여기서 허용된 방전 시간은 온도가 증가할 때 감소된다. 언급된 바와 같이, 허용된 방전 시간은 증가하는 온도에 기초하여 경과된 시간의 카운팅 동안 조절될 수 있다. 특히, 온도는 감지 동작의 완료시 제1 레벨(Temp1) 미만일 수 있다. 허용된 방전 시간은 이러한 온도에 기초하여 제1 시간(DT1)으로 설정될 수 있다. 이어서, 다음 수 분에 걸쳐, 예를 들어, 온도는 제2 레벨(Temp2)을 초과하여 증가한다. 이는 워드 라인 전압들의 더 빠른 방전을 초래할 것이다. 따라서, 허용된 방전 시간은 제1 시간보다 작은 제2 시간(DT2)으로 감소될 수 있다. 이는 방전 시간을 최적화하는 데 도움을 준다. 온도가 증가함에 따라 방전 시간이 감소되지 않았다면, 워드 라인 전압들은 Vth 레벨들을 정정불가능한 판독 에러들이 발생하는 지점으로 시프트시키는 과도한 양만큼 방전될 수 있다.
온도가 감소하면, 허용된 방전 시간이 또한 증가할 수 있다. 그러나, 보수적 접근법은 온도의 피크 레벨에 기초하여 방전 시간을 설정하는 것이다. 온도는, 예를 들어, 허용된 방전 시간에 대한 다수의 업데이트들을 허용하도록 매 분마다 모니터링될 수 있다. 하나의 옵션에서, 허용된 방전 시간은 온도 이력에 기초하여 업데이트된다. 마지막 리프레시 동작의 마지막 감지 동작 이후로 경과된 시간의 카운팅 동안 상이한 온도 값들을 기록함으로써 이력이 획득될 수 있다. 허용된 방전 시간은 예를 들어 온도가 상이한 온도 범위들 내에 있는 상이한 시간 기간들에 기초하여 설정될 수 있다. 도 15b를 참조한다.
예시적인 구성에서, 제어 회로는 감지 동작의 완료시의 온도에 기초하여 허용된 방전 시간을 제1 레벨로 설정하도록 구성되고; 카운팅 회로에 의한 경과된 시간의 카운팅 동안 온도가 임계 온도를 초과하여 증가하면, 허용된 방전 시간을 제1 레벨 미만으로 감소시킨다.
도 15a는 t0-t1에서 워드 라인들에 인가되는 크기 Vpass의 리프레시 전압 펄스(플롯(1500))를 도시한다. 전압 펄스가 t1에서 램프 다운될 때, 연관된 채널 전압(Vch)이 또한 감소하여, 도 14b와 일치한다. Vch가 복귀되고 증가함에 따라, Vwl은 논의된 바와 같이 Vwl_coupled_up에 커플링 업된다.
시간 카운팅 회로는 t1에서의 경과된 시간을 카운팅하기 시작한다. 허용된 방전 시간(DT1)은 그 때의 온도에 기초하여 설정된다. 도 15b는 온도가 t1에서 제1 임계 온도(Temp1) 초과이지만 제2 임계 온도(Temp2) 미만인 온도를 도시한다. 따라서, 허용된 방전 시간은 제1 방전 시간(DT1)으로 설정된다. 그러나, 온도는 t2a에서 Temp2 초과로 증가할 때까지의 시간의 카운팅 동안 증가한다. 이 때, 허용된 방전 시간은 제2 방전 시간, DT2 < DT1으로 감소된다. 플롯(1502)은 t2-t2b로의 워드 라인 전압들의 방전을 표현한다. 허용된 방전 시간이 DT2일 때, 플롯(1502a)은, 다음 리프레시 동작을 위한 준비에서, t2b에서 0 V로 다시 구동되는 워드 라인 전압들을 표현한다. 플롯(1502b)은 t2b-t3으로의 워드 라인 전압들의 방전을 표현한다. 허용된 방전 시간이 DT1일 때, 플롯(1502c)은, 다음 리프레시 동작을 위한 준비에서, t3에서 0 V로 다시 구동되는 워드 라인 전압들을 표현한다.
메모리 디바이스의 온도는 다양한 상황들에서 수 분에 걸쳐 상당히 변화할 수 있다. 예를 들어, 메모리 디바이스의 최종 사용자는 공조 건물(air conditioned building)로부터 따뜻한 외부 환경으로 이동할 수 있다. 또는, 메모리 장치는 태양광으로 가열되는 위치에 있을 수 있다. 그러한 온도 변화들을 고려함으로써, 허용된 방전 시간이 최적화될 수 있다.
도 15b는 온도 대 시간의 플롯(1510)을 도시하는데, 이는 도 15a와 일치하는 온도 증가를 나타낸다. 언급된 바와 같이, 온도는 t1에서의 리프레시 전압 동작의 종료 후에 시간 경과에 따라 증가한다. 온도는 초기에 Temp1 초과이지만 Temp2 미만이다. 후속적으로, 온도는 t2a에서 Temp2를 초과할 때까지 증가한다. 이 때, 언급된 바와 같이, 허용된 방전 시간은 DT1로부터 DT2로 감소된다. 온도는 후속하여 t2b에서 Temp2a로 증가하지만, Temp3의 제3 임계 온도를 초과하지 않는다.
도 15a 및 도 15b의 예는 리프레시 동작들 사이에서, 또는 감지 동작과 리프레시 동작 사이에서 허용된 방전 시간을 1 회 변경하는 것을 도시한다. 일반적으로, 허용된 방전 시간은 리프레시 동작들 사이에서, 또는 감지 동작과 리프레시 동작 사이에서 1 회를 초과하여 변할 수 있다.
도 15c는 도 15b와 일치하는 온도-시간 메트릭 대 시간의 플롯(1520)을 도시한다. 언급된 바와 같이, 허용된 방전 시간은 온도 이력에 기초하여 업데이트될 수 있는데, 이는 방전 시간에서의 상이한 시간 기간들에 대해, 예컨대 도-분(degree-minute)과 같은 온도-시간 메트릭에 의해 측정될 수 있다. 시간 기간 동안의 온도-시간 메트릭은 시간 기간 동안의 대표 온도(Trep)를 시간 기간의 지속기간과 곱하고, 이러한 결과를, 방전 시간 동안, 존재하는 경우 이전 시간 기간들로부터의 온도-시간 메트릭의 값과 합산함으로써 획득될 수 있다. 예를 들어, 도 15c에서, 이력은 시점 t2c 및 t2d에서 온도-시간 메트릭을 평가함으로써 획득될 수 있다. 이들은 DT1의 최장 허용된 방전 시간의 1/3 및 2/3를 표현한다. 소정 시간 기간 동안의 대표적인 온도는 시간 기간 내의 피크, 최소, 평균 또는 중간 온도일 수 있다.
예를 들어, t2c의 제1 체크 포인트에서, 온도-시간 메트릭은 TT_th1의 제1 임계 온도-시간 메트릭을 초과하지만 TT_th2의 제2 임계 온도-시간 메트릭을 초과하지 않는 포인트(1521)에 의해 표현된다. 포인트(1521)는 tp3을 곱한 시간 기간 tp3 동안의 대표 온도(Trep1)를 표현한다. 온도-시간 메트릭이 TT_th1을 초과하기 때문에, 방전 시간은 예를 들어 DT1로부터 DT2로 감소될 수 있다.
t2d의 제2 체크 포인트에서, 온도-시간 메트릭은 포인트(1522)로 표현되며, 포인트(1522)는 TT_th1을 초과하지만 TT_th2는 초과하지 않는다. 포인트(1522)는 시간 기간 tp4 동안의 대표 온도(Trep2)에 tp4를 곱하고 Trep1 × tp3을 합한 것을 표현한다. 온도-시간 메트릭이 TT_th2를 초과하지 않기 때문에, 방전 시간이 추가로 감소되지 않는다.
도 15d는 도 15a 내지 도 15c와 일치하는, 허용된 방전 시간을 변화시키기 위한 프로세스를 도시한다. 일반적으로, 허용된 방전 시간은 방전 시간 동안의 온도에서 감소 또는 증가에 각각 기초하여 증가 또는 감소될 수 있다. 단계(1550)는 워드 라인들의 세트에 접속된 메모리 셀들의 세트에 대한 감지 동작을 수행하는 것을 수반한다. 대안적으로, 이 단계는 리프레시 동작을 수행하는 것을 수반한다. 판정 단계(1551)는 온도가 제1 임계치를 초과하는지 여부를 결정한다. 판정 단계(1551)가 거짓이면, 단계는 온도를 계속해서 모니터링하여 온도가 제1 임계치를 초과하는지 여부를 결정한다. 판정 단계(1551)가 참인 경우, 단계(1552)는 제1 허용된 방전 시간을 설정하고, 온도 및/또는 온도-시간 메트릭(예컨대, 온도 이력)을 모니터링한다. 단계(1553)는 경과된 시간을 카운팅한다. 선택적으로, 경과된 시간의 카운팅이 현재 온도에 관계없이 시작되도록 단계(1551)가 생략된다.
판정 단계(1554)는 경과된 시간이 허용된 방전 시간에 도달하는지 여부를 결정한다. 판정 단계(1554)가 참인 경우, 단계(1555)는 워드 라인들의 세트에 대해 전압 리프레시 동작을 수행한다. 판정 단계(1554)가 거짓이면, 단계(1553)는 경과된 시간을 계속 카운트한다.
병렬 프로세싱 경로에서, 단계(1556)는 온도가 임계치를 초과하는지 여부를 결정하여, 허용된 방전 시간의 변화가 보장되게 한다. 판정 단계(1556)가 거짓인 경우, 단계의 결정은 단계(1558)에서 대기 후에 반복될 수 있다. 판정 단계(1556)가 참인 경우, 단계(1557)는 허용된 방전 시간을 제2의 허용된 방전 시간으로 변경한다. 제2의 허용된 방전 시간은 온도가 증가하는 경우 제1 허용 방전 시간보다 작을 수 있거나, 제2 허용된 방전 시간은 온도가 감소하는 경우 제1 허용된 방전 시간보다 클 수 있다. 이어서 단계(1554)가 도달된다.
단계(1556)에서, 온도가 임계치를 가로지르는지 여부를 결정하는 것은, 경과된 시간의 카운팅 동안 메모리 셀들의 세트에 대한 온도-시간 메트릭을 결정하고 온도-시간 메트릭이 임계치를 가로지르는지 여부를 결정하는 것을 포함할 수 있다.
단계(1556)에서 온도가 임계치를 가로지르는지 여부를 결정하는 것은, 예컨대, 도 15c의 t2c 및 t2d에서, 메모리 셀들의 세트에 대한 온도-시간 메트릭이 경과된 시간의 카운팅 동안 적어도 2 회 임계치들을 가로지르는지 여부를 결정하는 것을 포함할 수 있다.
단계(1556)에서 온도가 임계치를 가로지르는지 여부를 결정하는 것은 온도가 제1 임계 온도보다 높은 제2 임계 온도를 초과하여 증가하는지 여부를 결정하는 것을 포함할 수 있다.
단계(1556)에서 임계치의 교차는 온도의 증가에 의해 야기될 수 있는데, 이 경우에 제2 허용된 방전 시간은 제1 허용된 방전 시간보다 작다. 또는 임계치의 교차는 온도의 감소에 의해 야기될 수 있는데, 이 경우에 제2 허용된 방전 시간은 제1 허용된 방전 시간보다 크다.
도 16a 내지 도 16e는 데이터의 페이지의 판독과 같은, 판독 동작에서 공통 시간 축을 따른 전압 신호들을 도시한다. 수평 방향은 시간을 표현하고, 수직 방향은 전압을 표현한다.
도 16a는 판독 동작에서의 선택된 워드 라인의 전압(WL_sel)을 도시한다. 이 예에서, 데이터의 페이지는 VrA 및 VrE의 제어 게이트 판독 전압들을 사용하여 판독된다. 전압 신호는 초기에 0 V에 있고, t2에서 0 V로부터 VrA로 증가하고, t7에서 VrA로부터 VrE로 증가하고, t12에서 VrE로부터 0 V로 감소한다.
도 16b는 판독 동작에서의 선택되지 않는 워드 라인들의 전압을 도시한다. 전압 신호는 초기에 0 V에 있고, t0에서 0 V로부터 Vpass로 증가하고, t12에서 Vpass로부터 0 V로 감소한다. 패스 전압은 선택되지 않는 워드 라인에 접속된 선택되지 않는 메모리 셀들을 제공하여, 전도성 상태에서, 선택된 워드 라인에 접속된 선택된 메모리 셀들에 대해 감지가 발생하게 한다.
도 16c는 판독 동작에서의 선택 게이트 트랜지스터들 및 소스 라인(SL)의 전압을 도시한다. 선택된 NAND 스트링들의 SGD 트랜지스터들에 대해 그리고 SGS 트랜지스터들에 대해, 전압 신호(실선)는 t0에서 0 V로부터 5-6 V까지 증가하고 t12에서 5-6 V로부터 0 V까지 감소한다. 이 전압은 전도성 상태에 있는 연관된 SGD 트랜지스터들을 제공하여, 선택된 NAND 스트링들의 선택된 메모리 셀들에 대해 감지가 발생하게 한다.
선택되지 않는 NAND 스트링들의 SGD 트랜지스터들에 대해, 전압 신호(파선)는 0 V로 유지된다. 이 전압은 비-전도성 상태에 있는 연관된 SGD 트랜지스터들을 제공하여 선택되지 않는 NAND 스트링들에서 선택된 메모리 셀들의 감지를 방지한다.
도 16d는 판독 동작에서의 비트 라인의 전압을 도시한다. 전압 신호는 초기에 0 V에 있고, t1에서 0 V로부터 2-3 V로 증가하고, t12에서 2-3 V로부터 0 V로 감소한다. 이러한 전압은 선택된 NAND 스트링들에 대한 감지 프로세스에서 사용된다.
도 16e는 멀티-패스 감지가 사용되는 판독 동작에서 도 2의 감지 회로(60) 내의 감지 노드(171)의 전압(Vsense)을 도시한다. 앞서 언급된 바와 같이, 예를 들어, 도 13a와 관련하여, 판독 정확도는 다수의 감지 패스들을 사용함으로써 개선될 수 있는데, 여기서 각각의 감지 패스는 판독되고 있는 메모리 셀들이 전도성 상태에 있는지 또는 비전도성 상태에 있는지 여부를 결정한다. 도 16a 내지 도 16e는 각각의 제어 게이트 판독 레벨에 대해 2개의 감지 패스들이 수행되는 예를 도시한다.
예를 들어, VrA가 t3-t7로 선택된 워드 라인에 적용될 때, t4에서 제1 감지가 발생하고 t6에서 제2 감지가 발생한다. 제1 감지에서, 플롯(1610)은, 예를 들어, 도 2와 관련하여 언급된 바와 같이, 0 V로부터 3 V로 증가하는 Vsense를 도시한다. 감지 노드는 이어서 비트 라인에 접속되고 감지 노드의 감쇠량이 t4에서 측정되어 메모리 셀이 전도성 상태에 있는지 비전도성 상태에 있는지 여부가 결정된다. 감지 노드 전압이 트립 전압 Vtrip 미만으로 감쇠하는 경우(플롯(1611)), 메모리 셀은 전도성 상태에 있다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는 경우(플롯(1610)), 메모리 셀은 비전도성 상태에 있다. 제2 감지에서, 플롯(1620)은 0 V로부터 3 V까지 증가하는 Vsense를 도시한다. 감지 노드는 이어서 비트 라인에 접속되고 감지 노드의 감쇠량이 t6에서 측정되어 메모리 셀이 전도성 상태에 있는지 비전도성 상태에 있는지 여부가 결정된다. 감지 노드 전압이 Vtrip 미만으로 감쇠하는 경우(플롯(1621)), 메모리 셀은 전도성 상태에 있다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는 경우(플롯(1620)), 메모리 셀은 비전도성 상태에 있다.
유사하게, VrE가 t8-t12로 선택된 워드 라인에 적용될 때, t9에서 제1 감지가 발생하고 t11에서 제2 감지가 발생한다. 제1 감지에서, 플롯(1630)은 0 V로부터 3 V까지 증가하는 Vsense를 도시한다. 감지 노드는 이어서 비트 라인에 접속되고 감지 노드의 감쇠량이 t9에서 측정되어 메모리 셀이 전도성 상태에 있는지 비전도성 상태에 있는지 여부가 결정된다. 감지 노드 전압이 Vtrip 미만으로 감쇠하는 경우(플롯(1631)), 메모리 셀은 전도성 상태에 있다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는 경우(플롯(1630)), 메모리 셀은 비전도성 상태에 있다. 제2 감지에서, 플롯(1640)은 0 V로부터 3 V까지 증가하는 Vsense를 도시한다. 감지 노드는 이어서 비트 라인에 접속되고 감지 노드의 감쇠량이 t11에서 측정되어 메모리 셀이 전도성 상태에 있는지 비전도성 상태에 있는지 여부가 결정된다. 감지 노드 전압이 Vtrip 미만으로 감쇠하는 경우(플롯(1641)), 메모리 셀은 전도성 상태에 있다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는 경우(플롯(1640)), 메모리 셀은 비전도성 상태에 있다.
또한 앞서 언급된 바와 같이, 예컨대, 도 13a와 관련하여, 판독 정확도는 예컨대 비트 라인 전압 및/또는 선택된 워드 라인 전압, 예컨대 제어 게이트 판독 전압에 대해 더 긴 전압 정착 시간을 사용함으로써 개선될 수 있다. 0 V에서 VrA로의 선택된 워드 라인 전압의 증가에 대한 허용된 정착 시간은 t2-t3이다. VrA에서 VrB로의 선택된 워드 라인 전압의 증가에 대한 허용된 정착 시간은 t7-t8이다. 0 V에서 2-3 V로의 비트 라인 전압의 증가에 대한 허용된 정착 시간은 t1-t2이다. 판독 정확도는 이러한 전압들이 정착하도록 할당된 시간을 증가시킴으로써 개선될 수 있다.
따라서, 일 구현예에서, 장치는 워드 라인들의 세트; NAND 스트링들에 배열되고 워드 라인들의 세트에 접속되는 메모리 셀들의 세트 - 각각의 NAND 스트링은 채널을 포함함 -; 온도 감지 회로; 및 메모리 셀들의 세트 및 온도 감지 회로에 접속된 제어 회로를 포함함을 알 수 있다. 제어 회로는, 메모리 셀들의 세트에 대해 다수의 프로그램-소거 사이클들을 분류하고; 워드 라인들의 세트에 대해 전압 리프레시 동작을 수행하도록 조건이 충족되는지 여부를 결정하고 - 조건은, 프로그램-소거 사이클들의 수가 임계 수를 초과하고 온도가 임계 온도를 초과함을 온도 감지 회로가 나타내면 충족됨 -, 조건이 충족되는 경우, 경과된 시간을 카운팅하기 시작하고 경과된 시간이 허용된 방전 시간에 도달할 때 워드 라인들의 세트에 대한 전압 리프레시 동작을 수행하도록 구성된다.
다른 구현예에서, 방법은, NAND 스트링들에 배열되고 워드 라인들의 세트에 접속되는 메모리 셀들의 세트에 대한 감지 동작을 수행하는 단계 - 각각의 NAND 스트링은 채널을 포함함 -; 감지 동작의 완료시, 경과된 시간을 카운팅하기 시작하고, 허용된 방전 시간을 제1 허용된 방전 시간으로 설정하는 단계; 온도가 허용된 방전 시간에서 임계치를 가로지르는지 여부를 결정하는 단계; 온도가 허용된 방전 시간에서 임계치를 가로지르는 경우, 경과된 시간이 제1 허용된 방전 시간에 도달할 때 워드 라인들의 세트에 대한 전압 리프레시 동작을 수행하는 단계; 및 온도가 허용된 방전 시간에서 임계치를 가로지르는 경우, 허용된 방전 시간을 제2 허용된 방전 시간으로 변경하고, 경과된 시간이 제2 허용된 방전 시간에 도달할 때 워드 라인들의 세트에 대한 전압 리프레시 동작을 수행하는 단계를 포함한다.
다른 구현예에서, 장치는 NAND 스트링들에 배열된 메모리 셀들의 세트 - 각각의 NAND 스트링은 채널을 포함함 -; 메모리 셀들의 세트에 대한 마지막 감지 동작 이후의 경과된 시간을 추적하도록 구성된 제어 회로; 메모리 셀들의 세트에 대한 판독 동작에서 실패 비트들의 예상 수를 결정하기 위한 수단; 및 경과된 시간이 허용된 방전 시간에 도달한 후에 NAND 스트링들의 채널들의 전압들을 부스팅하기 위한 수단을 포함하고, 여기서, 허용된 방전 시간은 실패 비트들의 예상 수를 결정하기 위한 수단의 함수이다.
실패 비트들의 예상 수를 결정하기 위한 수단은 마이크로프로세서, 마이크로제어기, 상태 머신, FPGA 또는 단계(1104)를 포함하는 도 11a의 프로세스들을 수행하는 제어 로직과 조합된 다른 유형의 프로세서에 의해 구현될 수 있다. 일부 실시예들에서, 실패 비트들의 예상 수를 결정하기 위한 수단은 도 13a 내지 도 13c와 관련하여 논의된 인자들 중 하나 이상을 사용할 수 있다. 일부 실시예들에서, 실패 비트들의 예상 수를 결정하기 위한 수단은 도 1a의 제어 회로부(110) 및 제어기(122)를 포함할 수 있다.
채널들의 전압들을 승압하기 위한 수단은 마이크로프로세서, 마이크로제어기, 상태 머신, FPGA 또는 도 11b의 프로세스들을 수행하는 제어 로직과 조합된 다른 유형의 프로세서에 의해 구현될 수 있다. 일부 실시예들에서, 채널들의 전압들을 승압하기 위한 수단은 로우 디코더, 워드 라인 드라이버들 및 트랜지스터들을 포함하는, 도 3a 및 도 3b의 회로부를 포함할 수 있다. 일부 실시예들에서, 채널들의 전압들을 승압하기 위한 수단은 도 1a의 제어 회로부(110) 및 제어기(122)를 포함할 수 있다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.
Claims (18)
- 장치로서,
워드 라인들(WL0-WL95)의 세트;
NAND 스트링들(700n, 710n, 720n, 730n)에 배열된 메모리 셀들의 세트(703-714, 723-734, 743-754, 763-774) - 각각의 NAND 스트링은 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각의 메모리 셀은 상기 워드 라인들의 세트의 각각의 워드 라인에 접속되며, 각각의 NAND 스트링은 채널(660)을 포함함 -;
복수의 패스 트랜지스터들 - 상기 복수의 패스 트랜지스터들의 각각의 패스 트랜지스터는 상기 워드 라인들의 세트의 각각의 워드 라인 및 워드 라인 전압 드라이버에 접속됨 -;
온도의 표시를 제공하도록 구성된 온도 감지 회로(116); 및
상기 워드 라인들의 세트, 상기 온도 감지 회로, 및 상기 복수의 패스 트랜지스터들에 접속하도록 구성된 제어 회로(110, 122)를 포함하고, 상기 제어 회로는,
상기 메모리 셀들의 세트에 대한 프로그램-소거 사이클들의 수가 임계 수를 초과한다고 결정하고;
상기 온도의 표시가 제1 임계 온도를 초과한다고 결정하며;
상기 프로그램-소거 사이클들의 수가 상기 임계 수를 초과한다는 결정과 상기 온도의 표시가 상기 제1 임계 온도를 초과한다는 결정에 기초하여, 상기 워드 라인들의 세트에 대해 전압 리프레시 동작을 수행하도록 조건이 충족된다고 결정하고; 그리고
상기 조건이 충족된다는 결정에 기초하여, 경과된 시간을 카운팅하기 시작하고 상기 경과된 시간이 허용된 방전 시간(DT)에 도달할 때 상기 워드 라인들의 세트에 대해 상기 전압 리프레시 동작을 수행하도록 구성되며,
상기 전압 리프레시 동작을 수행하기 위해, 상기 제어 회로는 상기 워드 라인 전압 드라이버가 상기 워드 라인들의 세트에 전압 펄스를 인가하는 동안 상기 복수의 패스 트랜지스터들에 턴 온 전압을 인가하고, 이어서 상기 워드 라인들의 세트의 전압들을 플로팅(floating)시키기 위해 상기 복수의 패스 트랜지스터들에 턴 오프 전압을 인가하도록 구성되는, 장치. - 제1항에 있어서, 상기 프로그램-소거 사이클들의 수가 상기 임계 수 초과이고, 상기 온도가 상기 제1 임계 온도를 초과하지 않음을 상기 온도 감지 회로가 나타내는 경우, 상기 제어 회로는,
상기 온도가 상기 제1 임계 온도 미만으로부터 상기 제1 임계 온도 초과까지 증가한다고 결정함으로써 조건이 충족된다고 결정하도록 구성되는, 장치. - 제1항에 있어서, 상기 제어 회로는,
상기 조건이 충족되지 않는 경우 상기 워드 라인들의 세트에 대한 상기 전압 리프레시 동작의 수행을 중지하도록 구성되는, 장치. - 제1항에 있어서,
상기 전압 펄스는 증가 부분과 뒤따르는 감소 부분을 포함하고;
상기 감소 부분은 상기 채널들의 전압들의 다운 커플링, 이어서 상기 채널들의 전압들의 회복을 초래하며;
상기 채널들의 전압들의 회복은 상기 워드 라인들의 전압들의 업 커플링을 초래하는, 장치. - 제1항에 있어서,
상기 제어 회로는 상기 허용된 방전 시간을 상기 프로그램-소거 사이클들의 수의 함수로서 설정하도록 구성되고;
상기 허용된 방전 시간은 상기 프로그램-소거 사이클의 수가 더 작을 때 더 큰, 장치. - 제1항에 있어서,
상기 제어 회로는 상기 제1 임계 온도를 상기 프로그램-소거 사이클들의 수의 함수로서 설정하도록 구성되고;
상기 제1 임계 온도는 상기 프로그램-소거 사이클의 수가 더 작을 때 더 큰, 장치. - 제1항에 있어서,
상기 제어 회로는 상기 허용된 방전 시간을 상기 메모리 셀들의 세트에 저장된 셀 당 비트들의 수의 함수로서 설정하도록 구성되고;
상기 허용된 방전 시간은 상기 셀 당 비트들의 수가 더 작을 때 더 큰, 장치. - 제1항에 있어서,
상기 제어 회로는 상기 제1 임계 온도를 상기 메모리 셀들의 세트에 저장된 셀 당 비트들의 수의 함수로서 설정하도록 구성되고;
상기 제1 임계 온도는 상기 셀 당 비트들의 수가 더 클 때 더 작은, 장치. - 제1항에 있어서, 상기 제어 회로는,
상기 허용된 방전 시간을 상기 온도에 기초하여 제1 방전 시간(DT1)으로 설정하고;
상기 온도가 상기 경과된 시간의 카운팅 동안 제2 임계 온도를 초과하여 증가한다고 결정하며;
상기 온도가 상기 경과된 시간의 카운팅 동안 상기 제2 임계 온도를 초과하여 증가한다는 결정에 기초하여, 상기 허용된 방전 시간을 상기 제1 방전 시간보다 작은 제2 방전 시간(DT2)으로 감소시키도록 구성되는, 장치. - 제1항에 있어서,
상기 복수의 패스 트랜지스터들의 각각의 패스 트랜지스터는 제어 게이트를 포함하고;
상기 복수의 패스 트랜지스터들의 제어 게이트들은 공통 제어 게이트 라인에 접속되며;
상기 제어 회로는 상기 공통 제어 게이트 라인에 상기 턴 온 전압 및 상기 턴 오프 전압을 인가하도록 구성되는, 장치. - 장치로서,
메모리 셀들의 세트에 접속하도록 구성된 제어 회로
를 포함하고,
상기 메모리 셀들의 세트는 NAND 스트링들에 배열되며, 각각의 NAND 스트링은 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각의 메모리 셀은 워드 라인들의 세트의 각각의 워드 라인에 접속되며, 각각의 NAND 스트링은 채널을 포함하고, 상기 제어 회로는 복수의 패스 트랜지스터들에 접속하도록 추가로 구성되며, 상기 복수의 패스 트랜지스터들의 각각의 패스 트랜지스터는 상기 워드 라인들의 세트의 각각의 워드 라인 및 워드 라인 전압 드라이버에 접속되고, 상기 제어 회로는 온도 감지 회로에 접속하도록 추가로 구성되며, 상기 온도 감지 회로는 온도의 표시를 제공하도록 구성되고, 상기 제어 회로는,
상기 메모리 셀들의 세트에 대한 프로그램-소거 사이클들의 수가 임계 수를 초과한다고 결정하고;
상기 온도의 표시가 제1 임계 온도를 초과한다고 결정하며;
상기 프로그램-소거 사이클들의 수가 상기 임계 수를 초과한다는 결정과 상기 온도의 표시가 상기 제1 임계온도를 초과한다는 결정에 기초하여, 상기 워드 라인들의 세트에 대해 전압 리프레시 동작을 수행하도록 조건이 충족된다고 결정하고; 그리고
상기 조건이 충족된다는 결정에 기초하여, 경과된 시간을 카운팅하기 시작하고 상기 경과된 시간이 허용된 방전 시간에 도달할 때 상기 워드 라인들의 세트에 대해 상기 전압 리프레시 동작을 수행하도록 추가로 구성되며,
상기 전압 리프레시 동작을 수행하기 위해, 상기 제어 회로는 상기 워드 라인 전압 드라이버가 상기 워드 라인들의 세트에 전압 펄스를 인가하는 동안 상기 복수의 패스 트랜지스터들에 턴 온 전압을 인가하고, 이어서 상기 워드 라인들의 세트의 전압들을 플로팅시키기 위해 상기 복수의 패스 트랜지스터들에 턴 오프 전압을 인가하도록 구성되는, 장치. - 제11항에 있어서,
상기 전압 펄스는 증가 부분과 뒤따르는 감소 부분을 포함하고;
상기 감소 부분은 상기 채널들의 전압들의 다운 커플링, 이어서 상기 채널들의 전압들의 회복을 초래하며;
상기 채널들의 전압들의 회복은 상기 워드 라인들의 전압들의 업 커플링을 초래하는, 장치. - 제11항에 있어서,
상기 제어 회로는 상기 허용된 방전 시간을 상기 프로그램-소거 사이클들의 수의 함수로서 설정하도록 구성되고;
상기 허용된 방전 시간은 상기 프로그램-소거 사이클의 수가 더 작을 때 더 큰, 장치. - 제11항에 있어서,
상기 제어 회로는 상기 제1 임계 온도를 상기 프로그램-소거 사이클들의 수의 함수로서 설정하도록 구성되고;
상기 제1 임계 온도는 상기 프로그램-소거 사이클의 수가 더 작을 때 더 큰, 장치. - 제11항에 있어서,
상기 제어 회로는 상기 허용된 방전 시간을 상기 메모리 셀들의 세트에 저장된 셀 당 비트들의 수의 함수로서 설정하도록 구성되고;
상기 허용된 방전 시간은 상기 셀 당 비트들의 수가 더 작을 때 더 큰, 장치. - 제11항에 있어서,
상기 제어 회로는 상기 제1 임계 온도를 상기 메모리 셀들의 세트에 저장된 셀 당 비트들의 수의 함수로서 설정하도록 구성되고;
상기 제1 임계 온도는 상기 셀 당 비트들의 수가 더 클 때 더 작은, 장치. - 제11항에 있어서, 상기 제어 회로는,
상기 허용된 방전 시간을 상기 온도에 기초하여 제1 방전 시간으로 설정하고;
상기 온도가 상기 경과된 시간의 카운팅 동안 제2 임계 온도를 초과하여 증가한다고 결정하며;
상기 온도가 상기 경과된 시간의 카운팅 동안 상기 제2 임계 온도를 초과하여 증가한다는 결정에 기초하여, 상기 허용된 방전 시간을 상기 제1 방전 시간보다 작은 제2 방전 시간으로 감소시키도록 구성되는, 장치. - 제11항에 있어서,
상기 복수의 패스 트랜지스터들의 각각의 패스 트랜지스터는 제어 게이트를 포함하고;
상기 복수의 패스 트랜지스터들의 제어 게이트들은 공통 제어 게이트 라인에 접속되며;
상기 제어 회로는 상기 공통 제어 게이트 라인에 상기 턴 온 전압 및 상기 턴 오프 전압을 인가하도록 구성되는, 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/704,817 US11037641B1 (en) | 2019-12-05 | 2019-12-05 | Temperature and cycling dependent refresh operation for memory cells |
| US16/704,817 | 2019-12-05 | ||
| PCT/US2020/024114 WO2021112904A1 (en) | 2019-12-05 | 2020-03-22 | Temperature and cycling dependent refresh operation for memory cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210079393A KR20210079393A (ko) | 2021-06-29 |
| KR102568555B1 true KR102568555B1 (ko) | 2023-08-21 |
Family
ID=76209211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217018879A KR102568555B1 (ko) | 2019-12-05 | 2020-03-22 | 메모리 셀들에 대한 온도 및 사이클링 의존적 리프레시 동작 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11037641B1 (ko) |
| KR (1) | KR102568555B1 (ko) |
| WO (1) | WO2021112904A1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540399A (zh) * | 2019-02-01 | 2020-08-14 | 爱思开海力士有限公司 | 存储器系统及其操作方法 |
| US11526295B2 (en) * | 2020-07-21 | 2022-12-13 | Micron Technology, Inc. | Managing an adjustable write-to-read delay of a memory sub-system |
| US11894051B2 (en) | 2022-05-24 | 2024-02-06 | Sandisk Technologies Llc | Temperature-dependent word line voltage and discharge rate for refresh read of non-volatile memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2019512116A (ja) | 2016-03-09 | 2019-05-09 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | フラッシュメモリデバイスをリフレッシュする方法および装置 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4335659B2 (ja) * | 2003-12-19 | 2009-09-30 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US7450456B2 (en) | 2005-03-30 | 2008-11-11 | Intel Corporation | Temperature determination and communication for multiple devices of a memory module |
| JP5661227B2 (ja) | 2007-02-07 | 2015-01-28 | 株式会社メガチップス | メモリコントローラ |
| US8938655B2 (en) | 2007-12-20 | 2015-01-20 | Spansion Llc | Extending flash memory data retension via rewrite refresh |
| WO2010054670A1 (en) | 2008-11-11 | 2010-05-20 | Nokia Corporation | Method and device for temperature-based data refresh in non-volatile memories |
| US8208310B2 (en) | 2010-05-04 | 2012-06-26 | Sandisk Technologies Inc. | Mitigating channel coupling effects during sensing of non-volatile storage elements |
| KR101784999B1 (ko) * | 2011-04-08 | 2017-11-06 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 행 디코더 |
| US8650353B2 (en) | 2011-07-01 | 2014-02-11 | Intel Corporation | Apparatus, system, and method for refreshing non-volatile memory |
| US9176862B2 (en) | 2011-12-29 | 2015-11-03 | Sandisk Technologies Inc. | SLC-MLC wear balancing |
| KR102223158B1 (ko) * | 2014-09-12 | 2021-03-05 | 삼성전자주식회사 | 넓은 온도 범위에서 작동할 수 있는 메모리 장치와 이를 포함하는 데이터 처리 시스템 |
| US9852799B2 (en) | 2014-11-19 | 2017-12-26 | Sandisk Technologies Llc | Configuration parameter management for non-volatile data storage |
| KR102396422B1 (ko) * | 2015-02-11 | 2022-05-11 | 삼성전자주식회사 | 불휘발성 메모리 및 불휘발성 메모리를 포함하는 스토리지 장치 |
| US9349431B1 (en) * | 2015-03-17 | 2016-05-24 | Qualcomm Incorporated | Systems and methods to refresh storage elements |
| KR102372730B1 (ko) | 2015-08-25 | 2022-03-10 | 삼성전자주식회사 | 비휘발성 메모리 장치, 이의 동작 방법 및 이를 포함하는 에스에스디 |
| US9857999B2 (en) * | 2015-11-09 | 2018-01-02 | Western Digital Technologies, Inc. | Data retention charge loss sensor |
| US9911500B2 (en) | 2016-04-18 | 2018-03-06 | Sandisk Technologies Llc | Dummy voltage to reduce first read effect in memory |
| KR102571497B1 (ko) * | 2016-05-10 | 2023-08-29 | 삼성전자주식회사 | 멀티 스택 칩 패키지를 포함하는 데이터 저장 장치 및 그것의 동작 방법 |
| US9715937B1 (en) | 2016-06-15 | 2017-07-25 | Sandisk Technologies Llc | Dynamic tuning of first read countermeasures |
| US10199115B2 (en) * | 2016-06-20 | 2019-02-05 | Qualcomm Incorporated | Managing refresh for flash memory |
| US9711231B1 (en) | 2016-06-24 | 2017-07-18 | Sandisk Technologies Llc | System solution for first read issue using time dependent read voltages |
| US9952944B1 (en) | 2016-10-25 | 2018-04-24 | Sandisk Technologies Llc | First read solution for memory |
| US10262743B2 (en) | 2016-10-25 | 2019-04-16 | Sandisk Technologies Llc | Command sequence for first read solution for memory |
| US10026486B1 (en) | 2017-03-06 | 2018-07-17 | Sandisk Technologies Llc | First read countermeasures in memory |
| KR20190036893A (ko) * | 2017-09-28 | 2019-04-05 | 삼성전자주식회사 | 메모리 장치 및 그것의 제어 방법 |
| US10235294B1 (en) | 2018-04-23 | 2019-03-19 | Sandisk Technologies Llc | Pre-read voltage pulse for first read error handling |
-
2019
- 2019-12-05 US US16/704,817 patent/US11037641B1/en active Active
-
2020
- 2020-03-22 WO PCT/US2020/024114 patent/WO2021112904A1/en active Application Filing
- 2020-03-22 KR KR1020217018879A patent/KR102568555B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019512116A (ja) | 2016-03-09 | 2019-05-09 | ホアウェイ・テクノロジーズ・カンパニー・リミテッド | フラッシュメモリデバイスをリフレッシュする方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210174886A1 (en) | 2021-06-10 |
| US11037641B1 (en) | 2021-06-15 |
| KR20210079393A (ko) | 2021-06-29 |
| WO2021112904A1 (en) | 2021-06-10 |
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|---|---|---|---|
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