KR102565214B1

KR102565214B1 - 디스플레이 패널, 게이트 구동 회로 구동 방법, 및 디스플레이 장치

Info

Publication number: KR102565214B1
Application number: KR1020217019065A
Authority: KR
Inventors: 지안 타오
Original assignee: 우한 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2020-06-19
Filing date: 2020-07-23
Publication date: 2023-08-08
Also published as: EP4170640A4; KR20210157468A; JP2022541692A; US11120763B1; EP4170640A1; EA202190908A1

Abstract

본 출원은 디스플레이 패널, 게이트 구동 회로 구동 방법, 및 디스플레이 장치를 개시한다. 상기 디스플레이 패널은 화소 구동 회로 및 게이트 구동 회로를 포함한다; 상기 게이트 구동 회로는 제1 전압단 및 제2 전압단과 연결되고, 상기 제1 전압단은 상기 화소 구동 회로 중 상기 게이트 구동 회로의 출력단과 연결되는 구동 트랜지스터를 차단하도록 구성됨으로써 상기 구동 트랜지스터의 임계 전압 드리프트를 억제하고 상기 구동 트랜지스터의 신뢰도 및 디스플레이 패널의 오차 허용성을 향상시킨다.

Description

디스플레이 패널, 게이트 구동 회로 구동 방법, 및 디스플레이 장치

본 출원은 디스플레이 기술 영역에 관한 것으로서, 특히, 디스플레이 패널, 게이트 구동 회로 구동 방법, 및 디스플레이 장치에 관한 것이다.

저온 다결정 산화물 기술을 이용하여 제조되는 백플레이트는 저온 다결정 실리콘 백플레이트 기술과 산화물 백플레이트 기술의 이점을 조합한 것으로서, 이를 통해 제조된 디스플레이 장치는 고저주파 전환을 구현할 수 있으므로, 디스플레이 장치의 전력 소모를 줄이고 디스플레이 화질을 향상시키는 목적에 유리하다. 하지만, 저온 다결정 실리콘과 산화물 사이에는 상이한 전기적 특성이 존재하여, 산화물 트랜지스터가 장시간 바이어스되거나 고온 작동하는 경우에는 임계 전압 드리프트가 발생하게 된다. 임계 전압 드리프트를 억제하기 위해서는 게이트 전압을 조절해야 한다. 하지만, 게이트 전압을 조절하면 주변의 저온 다결정 실리콘 트랜지스터의 특성에 영향을 줄 수 있고, 디스플레이 장치의 정상적인 동작에 악영향을 미치게 된다.

본 출원의 실시예는 화소 구동 회로 중 구동 트랜지스터의 임계 전압 드리프트를 억제할 수 있고, 상기 구동 트랜지스터의 신뢰도 및 디스플레이 패널의 오차 허용성을 향상시킬 수 있는 디스플레이 패널, 게이트 구동 회로 구동 방법, 및 디스플레이 장치를 제공한다.

본 출원의 실시예는 표시 영역 및 비표시 영역을 포함하는 디스플레이 패널을 제공하며, 상기 디스플레이 패널은 상기 표시 영역에 위치하는 화소 구동 회로 및 상기 비표시 영역에 위치하는 게이트 구동 회로를 포함한다.

이 때, 상기 게이트 구동 회로는 제1 전압단 및 제2 전압단과 연결되고, 상기 제1 전압단은 상기 화소 구동 회로 중 상기 게이트 구동 회로의 출력단과 연결되는 구동 트랜지스터를 차단하도록 구성되며, 상기 제2 전압단은 상기 게이트 구동 회로 중의 출력 트랜지스터를 차단하도록 구성된다.

상기 디스플레이 패널에서, 상기 게이트 구동 회로는 캐스케이드된 다중레벨 서브 회로를 포함한다. 상기 다중레벨 서브 회로 중의 제n 레벨 서브 회로는 다음을 포함한다:

스캔 제어 신호에 따라 순방향 스캔 또는 역방향 스캔을 구현하도록 구성되는 스캔 제어 모듈;

상기 스캔 제어 모듈과 연결되고, 상기 스캔 제어 모듈에 따라 풀다운 모듈의 작동 상태를 제어하도록 구성되는 풀다운 제어 모듈.

상기 풀다운 모듈은 상기 풀다운 제어 모듈 및 출력 모듈과 연결되고, 상기 풀다운 모듈은 상기 제1 전압단 및 상기 제2 전압단에 접속한다. 상기 풀다운 모듈은 리셋 단계에서 상기 제2 전압단을 이용하여 상기 출력 모듈에 위치하는 상기 출력 트랜지스터를 차단시키고, 상기 제1 전압단을 이용하여 상기 출력 모듈의 출력단에 접속함으로써 상기 출력 모듈의 출력단을 풀다운하여, 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 차단시킨다.

상기 출력 모듈은 상기 스캔 제어 모듈 및 상기 풀다운 모듈에 연결된다. 상기 출력 모듈은 제N 레벨 클럭 신호에 접속되고, 게이트 구동 신호의 출력에 사용된다.

상기 디스플레이 패널에서, 상기 풀다운 모듈은 다음을 포함한다:

풀다운 트랜지스터. 상기 풀다운 트랜지스터의 게이트는 상기 풀다운 제어 모듈에 연결된다. 상기 풀다운 트랜지스터의 제1 극은 상기 출력 모듈에 연결되고, 상기 풀다운 트랜지스터의 제2 극은 상기 제2 전압단에 접속된다. 상기 풀다운 트랜지스터는 상기 리셋 단계에서 상기 출력 트랜지스터를 차단하도록 하여 상기 출력 모듈의 출력단이 상기 제N 레벨 클럭 신호의 인가하는 것을 정지시킨다;

리셋 트랜지스터. 상기 리셋 트랜지스터의 게이트는 상기 풀다운 트랜지스터의 게이트에 연결된다. 상기 리셋 트랜지스터의 제1 극은 상기 출력 모듈의 출력단과 서로 연결되고, 상기 리셋 트랜지스터의 제2 극은 상기 제1 전압단에 접속된다. 상기 리셋 트랜지스터는 상기 리셋 단계에서 상기 출력 모듈의 출력단을 풀다운하도록 하여 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 차단시킨다;

제1 저장 커패시터. 상기 제1 저장 커패시터의 일단이 상기 풀다운 트랜지스터의 게이트에 연결되고, 상기 제1 저장 커패시터의 타단이 상기 제2 전압단에 연결된다. 상기 제1 저장 커패시터는 상기 풀다운 트랜지스터 및 상기 리셋 트랜지스터의 게이트 전압을 유지하도록 구성된다.

상기 디스플레이 패널에서, 상기 풀다운 제어 모듈은 다음을 포함한다:

제1 트랜지스터. 상기 제1 트랜지스터의 게이트는 상기 스캔 제어 모듈에 연결되고, 상기 제1 트랜지스터의 제1 극은 제3 전압단에 접속되며, 상기 제1 트랜지스터의 제2 극은 상기 풀다운 트랜지스터의 게이트에 연결된다. 상기 제1 트랜지스터는 상기 리셋 단계에서 상기 풀다운 모듈이 작동하게 하도록 구성된다;

제2 트랜지스터. 상기 제2 트랜지스터의 게이트는 상기 풀다운 트랜지스터의 제1 극에 연결된다. 상기 제2 트랜지스터의 제1 극은 상기 제1 트랜지스터의 제2 극에 연결되고, 상기 제2 트랜지스터의 제2 극은 상기 제2 전압단에 접속된다. 상기 제2 트랜지스터는 입력 단계, 출력 단계 및 풀다운 단계에서 상기 풀다운 모듈을 차단 상태로 유지하도록 함으로써 상기 출력 모듈의 출력단이 상기 제N 레벨 클럭 신호를 인가하게 된다.

상기 디스플레이 패널에서, 상기 스캔 제어 신호는 순방향 스캔 제어 신호 및 역방향 스캔 제어 신호를 포함한다. 상기 스캔 제어 모듈은 다음을 포함한다:

제3 트랜지스터. 상기 제3 트랜지스터의 게이트는 시동 신호 또는 제N-2 레벨 게이트 구동 신호에 접속된다. 상기 제3 트랜지스터의 제1 극은 상기 순방향 스캔 제어 신호에 접속되고, 상기 제3 트랜지스터의 제2 극은 상기 제2 트랜지스터의 게이트와 연결된다. 상기 제3 트랜지스터는 상기 입력 단계에서 상기 풀다운 제어 모듈 및 상기 출력 모듈이 작동하도록 구성됨으로써, 상기 출력 모듈의 출력단이 상기 제N 레벨 클럭 신호를 인가하도록 한다;

제4 트랜지스터. 상기 제4 트랜지스터의 게이트가 제N+2 레벨 게이트 구동 신호에 접속된다. 상기 제4 트랜지스터의 제1 극은 상기 제3 트랜지스터의 제2 극에 연결되고, 상기 제4 트랜지스터의 제2 극은 상기 역방향 스캔 제어 신호에 접속된다. 상기 제4 트랜지스터는 상기 리셋 단계에서 상기 풀다운 제어 모듈이 상기 풀다운 모듈의 작동을 제어하도록 구성된다;

제5 트랜지스터. 상기 제5 트랜지스터의 게이트가 상기 순방향 스캔 제어 신호에 접속된다. 상기 제5 트랜지스터의 제1 극은 제N+2 레벨 클럭 신호에 접속되고, 상기 제5 트랜지스터의 제2 극은 상기 제1 트랜지스터의 게이트에 연결된다;

제6 트랜지스터. 상기 제6 트랜지스터의 게이트가 상기 역방향 스캔 제어 신호에 접속된다. 상기 제6 트랜지스터의 제1 극은 제N-2 레벨 클럭 신호에 접속되고, 상기 제6 트랜지스터의 제2 극은 상기 제5 트랜지스터의 제2 극에 연결된다.

상기 디스플레이 패널에서, 상기 출력 모듈은 다음을 포함한다:

제7 트랜지스터. 상기 제7 트랜지스터의 게이트가 상기 제3 전압단에 접속된다. 상기 제7 트랜지스터의 제1 극은 상기 제3 트랜지스터의 제2 극에 연결된다.

상기 출력 트랜지스터. 상기 출력 트랜지스터의 상기 게이트가 상기 제7 트랜지스터의 제2 극에 접속된다. 상기 출력 트랜지스터의 제1 극은 제N 레벨 클럭 신호에 접속되고, 상기 출력 트랜지스터의 제2 극은 상기 리셋 트랜지스터의 제1 극에 연결된다;

제2 저장 커패시터. 상기 제2 저장 커패시터의 일단이 상기 제7 트랜지스터의 제1 극에 연결되고, 상기 제2 저장 커패시터의 타단이 상기 제2 전압단에 연결된다. 상기 제2 저장 커패시터는 상기 입력 단계, 상기 출력 단계 및 상기 풀다운 단계에서 상기 출력 트랜지스터가 통전된 상태를 유지하도록 함으로써, 상기 출력 모듈의 출력단이 상기 제N 레벨 클럭 신호를 인가하도록 한다.

상기 디스플레이 패널에서, 상기 게이트 구동 회로는 다음을 더 포함한다:

블랙 스위핑 모듈. 상기 블랙 스위핑 모듈이 상기 풀다운 모듈 및 상기 출력 모듈에 연결된다. 상기 블랙 스위핑 모듈은 블랙 스위핑 제어 신호에 접속되고, 상기 블랙 스위핑 모듈은 종료 순간에 디스플레이 화면에 대해 블랙 스위핑을 진행하도록 구성된다.

상기 디스플레이 패널에서, 상기 블랙 스위핑 모듈은 다음을 포함한다:

제9 트랜지스터. 상기 제9 트랜지스터의 게이트는 상기 블랙 스위핑 제어 신호에 접속된다. 상기 제9 트랜지스터의 제1 극은 상기 풀다운 모듈에 접속되고, 상기 제9 트랜지스터의 제2 극은 상기 제2 전압단에 접속된다;

제10 트랜지스터. 상기 제10 트랜지스터의 게이트와 제1 극은 상기 제9 트랜지스터의 게이트에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 출력 모듈의 출력단에 연결된다.

상기 디스플레이 패널에서, 상기 제9 트랜지스터의 제1 극은 상기 풀다운 모듈 중의 리셋 트랜지스터의 게이트에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 출력 모듈 중의 출력 트랜지스터의 제2 극에 연결된다.

상기 디스플레이 패널에서, 상기 제1 전압단은 직류 저전원이며, 상기 제2 전압단은 직류 저전원이다.

상기 디스플레이 패널에서, 상기 제3 전압단은 직류 고전원이다.

상기 디스플레이 패널에서, 상기 순방향 스캔 제어 신호는 고레벨 신호이고, 상기 역방향 스캔 제어 신호는 저레벨 신호이다.

상기 디스플레이 패널에서, 상기 화소 구동 회로에 위치하는 복수의 트랜지스터는 산화물 트랜지스터일 수 있고, 상기 게이트 구동 회로에 위치하는 복수의 트랜지스터는 저온 다결정 실리콘 트랜지스터일 수 있다.

한편, 본 출원은 상기 디스플레이 패널 중의 게이트 구동 회로를 구동하기 위한 게이트 구동 회로의 구동 방법을 제공한다.

상기 게이트 구동 방법은 다음의 단계를 포함한다:

입력 단계로서, 상기 게이트 구동 회로 중 스캔 제어 모듈이 연결되는 스캔 제어 신호가 상기 게이트 구동 회로 중의 출력 모듈 및 풀다운 제어 모듈을 작동시켜, 상기 풀다운 제어 모듈이 상기 게이트 구동 회로 중의 풀다운 모듈을 차단 상태로 유지하고, 상기 게이트 구동 회로 중의 출력 모듈의 출력단이 제N 레벨 클럭 신호를 인가하는 단계;

출력 단계로서, 상기 제N 레벨 클럭 신호는 상기 출력 모듈로 하여금 부트스트랩 효과를 발생하도록 하고, 상기 출력 모듈의 출력단은 게이트 구동 신호를 출력하며, 상기 게이트 구동 신호는 상기 화소 구동 회로 중의 상기 구동 트랜지스터의 작동을 구동하는 단계;

풀다운 단계로서, 상기 출력 모듈은 작동을 유지하고, 상기 출력 모듈의 출력단은 상기 풀다운 제어 모듈 및 상기 제N 레벨 클럭 신호를 통해 상기 제N 레벨 클럭 신호를 인가하는 단계; 및

리셋 단계로서, 상기 스캔 제어 신호는 상기 풀다운 제어 모듈을 작동시키고, 상기 풀다운 제어 모듈은 상기 풀다운 모듈이 작동 상태에 있도록 제어하고, 상기 제2 전압단은 상기 출력 모듈에 위치하는 상기 출력 트랜지스터를 차단시키고, 상기 출력 모듈의 출력단은 상기 제1 전압단에 접속되며, 상기 구동 트랜지스터는 차단하는 단계.

한편, 본 출원은 디스플레이 패널을 포함하는 디스플레이 장치를 제공한다.

종래 기술에 대해, 본 출원의 실시예는 디스플레이 패널 및 게이트 구동 회로의 구동 방법, 디스플레이 장치를 제공한다. 상기 디스플레이 패널은 표시 영역 및 비표시 영역을 포함한다. 상기 디스플레이 패널은 상기 표시 영역에 위치하는 화소 구동 회로 및 상기 비표시 영역에 위치하는 게이트 구동 회로를 포함한다. 이 때, 상기 게이트 구동 회로는 제1 전압단 및 제2 전압단과 연결되며, 상기 제1 전압단은 상기 화소 구동 회로 중 상기 게이트 구동 회로의 출력단과 연결되는 구동 트랜지스터를 차단하도록 구성되고, 상기 제2 전압단은 상기 게이트 구동 회로 중의 출력 트랜지스터를 차단하도록 구성됨으로써, 상기 화소 구동 회로 중의 상기 구동 트랜지스터의 임계 전압 드리프트를 억제할 수 있고, 상기 구동 트랜지스터의 신뢰도 및 디스플레이 패널의 오차 허용성을 향상시킬 수 있다.

도 1은 본 출원의 실시예에 따른 디스플레이 패널의 구조를 개략적으로 나타내는 도면이다.
도 2a 및 2b는 본 출원의 실시예에 따른 게이트 구동 회로의 원리를 나타내는 도면이다.
도 3a 및 3b는 본 출원의 실시예에 따른 게이트 구동 회로의 구조를 개략적으로 나타내는 도면이다.
도 3c는 본 출원의 실시예에 따른 게이트 구동 회로의 작동을 나타내는 타이밍 다이어그램이다.
도 4는 본 출원의 실시예에 따른 게이트 구동 회로의 구조를 개략적으로 나타내는 도면이다.

본 출원의 과제, 수단 및 효과를 명료하고 명확히 하기 위하여, 이하, 도면 및 실시예들을 참조하여 본 출원을 더욱 상세히 설명한다. 본 명세서에 설명된 구체적인 실시예들은 본 출원의 이해를 돕기 위한 것일 뿐, 본 출원을 제한하는 것은 아님을 유의하여야 한다.

구체적으로, 도 1은 본 출원의 실시예에 따른 디스플레이 패널의 구조를 개략적으로 나타내는 도면이다. 도 2a 및 2b는 본 출원의 실시예에 따른 게이트 구동 회로의 원리를 나타내는 도면이다. 도 3a 및 3b는 본 출원의 실시예에 따른 게이트 구동 회로의 구조를 개략적으로 나타내는 도면이다. 도 3c는 본 출원의 실시예에 따른 게이트 구동 회로의 작동을 나타내는 타이밍 다이어그램이다.

상기 디스플레이 패널은 표시 영역(100a) 및 비표시 영역(100b)를 포함한다. 상기 디스플레이 패널은 상기 표시 영역(100a)에 위치하는 화소 구동 회로 및 상기 비표시 영역(100b)에 위치하는 게이트 구동 회로를 포함한다.

이 때, 상기 게이트 구동 회로는 제1 전압단(VSS) 및 제2 전압단(VGL)에 연결된다. 상기 제1 전압단(VSS)은 상기 화소 구동 회로에서 상기 게이트 구동 회로의 출력단(Gate(N))에 연결된 구동 트랜지스터를 차단하도록 구성되고, 상기 제2 전압단(VGL)은 상기 게이트 구동 회로 중의 출력 트랜지스터(T8)를 차단하도록 구성됨으로써, 상기 화소 구동 회로 중에 위치하는 상기 구동 트랜지스터의 임계 전압 드리프트를 억제하고, 상기 구동 트랜지스터의 신뢰도 및 상기 디스플레이 패널의 오차 허용성을 향상시킨다.

구체적으로, 도 2a와 2b 및 도 3a 내지 3c를 참조하면, 상기 게이트 구동 회로는 캐스케이드된 다중레벨 서브 회로를 포함한다. 상기 다중레벨 서브 회로 중의 제n 레벨 서브 회로는 다음을 포함한다:

스캔 제어 신호에 따라 순방향 스캔 또는 역방향 스캔을 구현하도록 구성되는 스캔 제어 모듈(100);

상기 스캔 제어 모듈(100)에 연결되고, 상기 스캔 제어 모듈(100)에 따라 풀다운 모듈(300)의 작동 상태를 제어하도록 구성되는 풀다운 제어 모듈(200);

상기 풀다운 모듈(300)은 상기 풀다운 제어 모듈(200) 및 출력 모듈(400)에 연결된다. 상기 풀다운 모듈(300)은 상기 제1 전압단(VSS) 및 상기 제2 전압단(VGL)에 접속된다. 상기 풀다운 모듈(300)은 리셋 단계(S4)에서 상기 제2 전압단(VGL)을 이용하여 상기 출력 모듈(400)에 위치하는 상기 출력 트랜지스터(T8)를 차단시키고, 상기 제1 전압단(VSS)을 이용하여 상기 출력 모듈(400)의 출력단(Gate(N))에 접속함으로써 상기 출력 모듈(400)의 출력단(Gate(N))을 풀다운하여, 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 차단시킨다;

상기 출력 모듈(400)은 상기 스캔 제어 모듈(100) 및 상기 풀다운 모듈(300)에 연결된다. 상기 출력 모듈(400)은 제N 레벨 클럭 신호(CK(N))에 접속된다. 상기 출력 모듈(400)은 게이트 구동 신호의 출력에 사용된다.

상기 리셋 단계(S4)에서 상기 풀다운 모듈(300)을 이용함으로써 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 제1 전압단(VSS)에 접속되도록 하므로, 상기 출력 모듈(400)의 출력단(Gate(N))이 풀다운된다. 따라서, 표시 영역 내에 있는 상기 화소 구동 회로 중의 상기 구동 트랜지스터의 게이트 전압이 조정되어, 상기 구동 트랜지스터에 위치하여 장기적인 바이어스가 발생하게 되어 임계 전압 드리프트가 야기되는 문제점을 방지하게 되며, 상기 구동 트랜지스터의 신뢰도를 높이게 된다. 상기 구동 트랜지스터의 임계 전압 드리프트를 억제하는 동시에 상기 게이트 구동 회로에 미치는 영향을 방지한다.

이 때, 센터 제어 보드를 통해 상기 제1 전압단(VSS)을 변조할 수 있다. 상기 제1 전압단(VSS)의 전압값은 신뢰도 실험을 통해 확정 가능하므로, 상기 구동 트랜지스터를 적절히 차단하는 전압값을 얻게 된다.

상기 표시 영역 내에 위치하는 상기 화소 구동 회로 중의 복수의 트랜지스터는 전계 효과 트랜지스터일 수 있다. 또한, 상기 표시 영역 내에 위치하는 상기 화소 구동 회로 중의 복수의 트랜지스터는 박막 트랜지스터일 수 있다. 또한, 상기 표시 영역 내에 위치하는 상기 화소 구동 회로 중의 복수의 트랜지스터는 산화물 박막 트랜지스터일 수 있다.

한편, 본 출원은 상기 디스플레이 패널 중의 상기 게이트 구동 회로를 구동하기 위한 게이트 구동 회로의 구동 방법을 제공하며, 상기 게이트 구동 방법은 다음을 포함한다:

입력 단계(S1)에서, 상기 게이트 구동 회로 중 상기 스캔 제어 모듈(100)이 연결되는 상기 스캔 제어 신호가 상기 출력 모듈(400) 및 상기 풀다운 제어 모듈(200)을 작동시켜, 상기 풀다운 제어 모듈(200)은 상기 풀다운 모듈(300)이 차단 상태에 있도록 유지하고, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 제N 레벨 클럭 신호(CK(N))를 인가하는 단계;

출력 단계(S2)에서, 상기 제N 레벨 클럭 신호(CK(N))가 상기 출력 모듈(400)로 하여금 부트스트랩 효과를 발생하도록 하고, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 게이트 구동 신호를 출력하며, 상기 게이트 구동 신호는 상기 화소 구동 회로 중의 상기 구동 트랜지스터의 작동을 구동하는 단계;

풀다운 단계(S3)에서, 상기 출력 모듈(400)이 작동을 유지하고, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 풀다운 제어 모듈(200) 및 상기 제N 레벨 클럭 신호(CK(N))를 통해 상기 제N 레벨 클럭 신호(CK(N))를 인가하는 단계; 및

리셋 단계(S4)에서, 상기 스캔 제어 신호가 상기 풀다운 제어 모듈(200)을 작동시키고, 상기 풀다운 제어 모듈(200)은 상기 풀다운 모듈(300)이 작동 상태에 있도록 제어하고, 제2 전압단(VGL)은 상기 출력 모듈(400) 중의 출력 트랜지스터(T8)를 차단시키고, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 제1 전압단(VSS)에 접속되며, 상기 구동 트랜지스터는 차단하는 단계.

계속하여 도 2a와 2b 및 도 3a 내지 3c를 참조하면, 상기 풀다운 모듈(300)은 다음을 포함한다:

풀다운 트랜지스터(T11). 상기 풀다운 트랜지스터(T11)의 게이트가 상기 풀다운 제어 모듈(200)에 연결된다. 상기 풀다운 트랜지스터(T11)의 제1 극은 상기 출력 모듈(400)에 연결되고, 상기 풀다운 트랜지스터(T11)의 제2 극은 상기 제2 전압단(VGL)에 접속된다. 상기 풀다운 트랜지스터(T11)는 상기 리셋 단계(S4)에서 상기 출력 트랜지스터(T8)를 차단하도록 하여, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 제N 레벨 클럭 신호(CK(N))를 인가하는 것을 정지시킨다.

리셋 트랜지스터(T12). 상기 리셋 트랜지스터(T12)의 게이트가 상기 풀다운 트랜지스터(T11)의 게이트에 연결된다. 상기 리셋 트랜지스터(T12)의 제1 극은 상기 출력 모듈(400)의 출력단(Gate(N))과 서로 연결되고, 상기 리셋 트랜지스터(T12)의 제2 극은 상기 제1 전압단(VSS)에 접속된다. 상기 리셋 트랜지스터(T12)는 상기 리셋 단계(S4)에서 상기 출력 모듈(400)의 출력단(Gate(N))을 풀다운하여 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 차단시킨다.

제1 저장 커패시터(C1). 상기 제1 저장 커패시터(C1)의 일단이 상기 풀다운 트랜지스터(T11)의 게이트에 연결되고, 상기 제1 저장 커패시터(C1)의 타단이 상기 제2 전압단(VGL)에 접속된다. 상기 제1 저장 커패시터(C1)는 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)의 게이트 전압을 유지하도록 구성된다.

상기 풀다운 제어 모듈(200)은 다음을 포함한다:

제1 트랜지스터(T1). 상기 제1 트랜지스터(T1)의 게이트가 상기 스캔 제어 모듈(100)과 연결된다. 상기 제1 트랜지스터(T1)의 제1 극은 제3 전압단(VGH)에 접속되고, 상기 제1 트랜지스터(T1)의 제2 극은 상기 풀다운 트랜지스터(T11)의 게이트에 연결된다. 상기 제1 트랜지스터(T1)는 상기 리셋 단계(S4)에서 상기 풀다운 모듈(300)이 작동을 하도록 구성된다.

제2 트랜지스터(T2). 상기 제2 트랜지스터(T2)의 게이트가 상기 풀다운 트랜지스터(T11)의 제1 극에 연결된다. 상기 제2 트랜지스터(T2)의 제1 극은 상기 제1 트랜지스터(T1)의 제2 극에 연결되고, 상기 제2 트랜지스터(T2)의 제2 극은 상기 제2 전압단(VGL)에 접속된다. 상기 제2 트랜지스터(T2)는 입력 단계(S1), 출력 단계(S2) 및 풀다운 단계(S3)에서 상기 풀다운 모듈(300)이 차단 상태로 유지하도록 함으로써, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 제N 레벨 클럭 신호를 인가하도록 한다.

상기 스캔 제어 신호는 순방향 스캔 제어 신호(U2D) 및 역방향 스캔 제어 신호(D2U)를 포함한다. 상기 스캔 제어 모듈(100)은 다음을 포함한다:

제3 트랜지스터(T3). 상기 제3 트랜지스터(T3)의 게이트가 제N-2 레벨 게이트 구동 신호(Gate(N-2))에 접속된다. 상기 제3 트랜지스터(T3)의 제1 극은 상기 순방향 스캔 제어 신호(U2D)에 접속되고, 상기 제3 트랜지스터(T3)의 제2 극은 상기 제2 트랜지스터(T2)의 게이트에 연결된다. 상기 제3 트랜지스터(T3)는 상기 입력 단계(S1)에서 상기 풀다운 제어 모듈(200) 및 상기 출력 모듈 (400)이 작동하도록 구성됨으로써, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 제N 레벨 클럭 신호를 인가하도록 한다.

제4 트랜지스터(T4). 상기 제4 트랜지스터(T4)의 게이트가 제N+2 레벨 게이트 구동 신호(Gate(N+2))에 접속된다. 상기 제4 트랜지스터(T4)의 제1 극은 상기 제3 트랜지스터(T3)의 제2 극에 연결되고, 상기 제4 트랜지스터(T4)의 제2 극은 상기 역방향 스캔 제어 신호(D2U)에 접속된다. 상기 제4 트랜지스터(T4)는 상기 리셋 단계(S4)에서 상기 풀다운 제어 모듈(200)이 상기 풀다운 모듈(300)의 작동을 제어하도록 구성된다.

제5 트랜지스터(T5). 상기 제5 트랜지스터(T5)의 게이트가 상기 순방향 스캔 제어 신호(U2D)에 접속된다. 상기 제5 트랜지스터(T5)의 제1 극은 제N+2 레벨 클럭 신호(CK(N+2))에 접속되고, 상기 제5 트랜지스터(T5)의 제2 극은 상기 제1 트랜지스터(T1)의 게이트와 연결된다.

제6 트랜지스터(T6). 상기 제6 트랜지스터(T6)의 게이트가 상기 역방향 스캔 제어 신호(D2U)에 접속된다. 상기 제6 트랜지스터(T6)의 제1 극은 제N-2 레벨 클럭 신호(CK(N-2))에 접속되고, 상기 제6 트랜지스터(T6)의 제2 극은 상기 제5 트랜지스터(T5)의 제2 극에 연결된다.

상기 출력 모듈(400)은 다음을 포함한다:

제7 트랜지스터(T7). 상기 제7 트랜지스터(T7)의 게이트가 상기 제3 전압단(VGH)에 접속되고, 상기 제7 트랜지스터(T7)의 제1 극은 상기 제3 트랜지스터(T3)의 제2 극에 연결된다.

상기 출력 트랜지스터(T8). 상기 출력 트랜지스터(T8)의 상기 게이트가 상기 제7 트랜지스터(T7)의 제2 극에 연결된다. 상기 출력 트랜지스터(T8)의 제1 극은 상기 제N 레벨 클럭 신호(CK(N))에 접속되고, 상기 출력 트랜지스터(T8)의 제2 극은 상기 리셋 트랜지스터(T12)의 제1 극에 연결된다.

제2 저장 커패시터(C2). 상기 제2 저장 커패시터(C2)의 일단이 상기 제7 트랜지스터(T7)의 제1 극에 연결되고, 상기 제2 저장 커패시터(C2)의 타단이 상기 제2 전압단(VGL)에 접속된다. 상기 제2 저장 커패시터(C2)는 상기 입력 단계(S1), 상기 출력 단계(S2) 및 상기 풀다운 단계(S3)에서 상기 출력 트랜지스터(T8)의 통전을 유지하도록 구성함으로써, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 제N 레벨 클럭 신호(CK(N))를 인가한다.

이 때, 상기 제1 전압단(VSS)은 직류 저전원이고; 상기 제2 전압단(VGL)은 직류 저전원이며; 상기 제3 전압단(VGH)은 직류 고전원이다.

상기 게이트 구동 회로에 위치하는 복수의 트랜지스터는 전계 효과 트랜지스터일 수 있다; 또한, 상기 게이트 구동 회로에 위치하는 복수의 트랜지스터는 박막 트랜지스터일 수 있다; 또한, 상기 게이트 구동 회로에 위치하는 복수의 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터일 수 있다. 트랜지스터 중 게이트 전극 이외의 소스 전극과 드레인 전극을 구별하는 경우, 본 출원의 상기 제1 극은 드레인 혹은 소스 중 하나일 수 있다. 따라서, 상기 제2 극은 소스 또는 드레인 중 다른 하나에 해당한다.

계속하여 도 3a 내지 3c를 참조하면, 상기 게이트 구동 회로 중의 각 트랜지스터는 N형 트랜지스터이고, 상기 순방향 스캔 제어 신호(U2D)는 고레벨이고, 상기 역방향 스캔 제어 신호(D2U)는 저레벨인 경우 상기 제1 전압단(VSS)은 직류 저전원이고, 상기 제2 전압단(VGL)은 직류 저전원이고, 상기 제3 전압단(VGH)은 직류 고전원인 것을 예로 들면, 상기 게이트 구동 회로의 작동 원리는 다음을 포함한다:

상기 입력 단계(S1)에서: 상기 제N-2 레벨 게이트 구동 신호(Gate(N-2))가 고레벨인 경우, 상기 스캔 제어 모듈(100) 중의 상기 제3 트랜지스터(T3)가 통전되고, 상기 풀다운 제어 모듈(200) 중의 상기 제2 트랜지스터(T2)가 통전된다; 동시에, 상기 출력 모듈(400) 중의 상기 제7 트랜지스터(T7)는 상기 제3 전압단(VGH)이 직류 고전원으로 통전되기 때문에, 상기 제7 트랜지스터(T7)의 제1 극은 상기 순방향 스캔 제어 신호(U2D)를 인가하고 상기 제2 저장 커패시터(C2)를 충전하여, 상기 제7 트랜지스터(T7)의 제1 극과 제2 극(즉, Q1 점 및 Q2 점) 모두가 상기 순방향 스캔 제어 신호(U2D)를 인가하게 되고, 상기 출력 트랜지스터(T8)가 통전되며, 상기 출력 모듈(400)의 출력단(Gate(N))이 상기 제N 레벨 클럭 신호(CK(N))를 인가한다; 상기 풀다운 제어 모듈(200) 중의 상기 제2 트랜지스터(T2)가 통전하여, 상기 풀다운 모듈(300) 중의 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)의 게이트가 상기 제2 전압단(VGL)의 신호를 인가하고, 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)가 차단된다.

상기 제N-2 레벨 게이트 구동 신호(Gate(N-2))가 저레벨인 경우에는, 상기 스캔 제어 모듈(100) 중의 상기 제3 트랜지스터(T3)가 차단된다. 상기 제3 전압단(VGH)이 직류 고전원이므로, 상기 출력 모듈(400) 중의 상기 제7 트랜지스터(T7)가 통전을 유지하고, 상기 제2 저장 커패시터(C2)에 저장된 신호는 Q1 점 및 Q2 점에서의 전위를 유지하며, 상기 출력 트랜지스터(T8)는 통전을 유지한다; 이와 동시에, 상기 제2 저장 커패시터(C2)에 저장된 신호는 상기 풀다운 제어 모듈(200) 중의 상기 제2 트랜지스터(T2)가 통전되는 것을 유지한다; 상기 출력 모듈(400)의 출력단(Gate(N))은 상기 제N 레벨 클럭 신호(CK(N))를 계속 인가한다; 상기 풀다운 모듈(300) 중의 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)의 게이트가 상기 제2 전압단(VGL)의 신호를 계속 인가하며, 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)가 차단된다.

상기 출력 단계(S2)에서: 상기 제2 저장 커패시터(C2)에 저장된 신호는 Q1 점 및 Q2 점에서의 전위를 유지하므로, 상기 출력 트랜지스터(T8)는 통전을 유지한다; 이와 동시에, 상기 제2 저장 커패시터(C2)에 저장된 신호는 상기 풀다운 제어 모듈(200) 중의 상기 제2 트랜지스터(T2)가 통전되는 것을 유지한다; 상기 풀다운 모듈(300) 중의 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)의 게이트가 상기 제2 전압단(VGL)의 신호를 계속 인가하며, 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)가 차단된다. 상기 출력 트랜지스터(T8)는 통전을 유지함으로써, 상기 제N 레벨 클럭 신호(CK(N))가 고레벨인 경우 상기 출력 트랜지스터(T8)의 게이트(즉, Q2 점)에서 부트스트랩 효과를 발생하도록 한다. Q2 점에서의 전위는 2*VGH-VGL까지 상승한다; 출력 트랜지스터(T8)는 완전히 턴-온되고, 출력 모듈(400)의 출력단(Gate(N))은 제N 레벨 클럭 신호(CK(N))에 로딩된 고레벨 신호를 인가함으로써, 표시 영역 내의 상기 화소 구동 회로의 상기 구동 트랜지스터에 게이트 구동 신호를 제공한다.

상기 풀다운 단계(S3)에서: 상기 제N 레벨 클럭 신호(CK(N))는 고레벨에서 저레벨로 변화하고, 상기 출력 트랜지스터(T8)의 게이트(즉, Q2 점)에서 부트스트랩 효과가 제거되며, 상기 제2 저장 커패시터(C2)에 저장된 신호는 Q1 점 및 Q2 점에서의 전위를 계속 유지하고, 상기 출력 트랜지스터(T8)는 여전히 통전을 유지하고, 상기 풀다운 제어 모듈(200) 중의 상기 제2 트랜지스터(T2)가 여전히 통전을 유지한다; 상기 풀다운 모듈(300) 중의 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)는 여전히 차단 상태를 유지한다; 상기 출력 모듈(400)의 상기 출력단(Gate(N))은 제N 레벨 클럭 신호(CK(N))에 로딩된 저레벨 신호를 인가한다.

상기 리셋 단계(S4)에서: 상기 제N+2 레벨 게이트 구동 신호(Gate(N+2))가 고레벨인 경우, 상기 스캔 제어 모듈(100) 중의 상기 제4 트랜지스터(T4)는 통전된다; 이와 동시에, 상기 제N-2 레벨 클럭 신호(CK(N-2)) 및 상기 제N+2레벨 클럭 신호(CK(N+2))가 고레벨이므로, 상기 순방향 스캔 제어 신호(U2D)는 고레벨이며, 상기 스캔 제어 모듈(100) 중의 상기 제5 트랜지스터(T5)는 통전된다. 상기 제4 트랜지스터(T4)가 통전되어 상기 풀다운 제어 모듈(200) 중의 상기 제2 트랜지스터(T2)의 게이트가 상기 역방향 스캔 제어 신호(D2U)에 로딩된 저레벨 신호를 인가하고, 상기 제2 트랜지스터(T2)가 차단된다; 상기 제4 트랜지스터(T4)가 통전되어 상기 출력 모듈(400) 중의 상기 제7 트랜지스터(T7)의 제1 극은 상기 역방향 스캔 제어 신호(D2U)에 로딩된 저레벨 신호를 인가한다. 상기 제5 트랜지스터(T5)가 통전됨으로써 상기 풀다운 제어 모듈(200) 중의 상기 제1 트랜지스터(T1)가 통전되고, 상기 풀다운 모듈(300) 중의 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)의 게이트가 상기 제3 전압단(VGH)에 접속되며, 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)가 통전된다. 상기 제1 저장 커패시터(C1)는 충전되고 상기 풀다운 트랜지스터(T11) 및 상기 리셋 트랜지스터(T12)의 게이트 전위를 유지한다. 상기 출력 모듈(400) 중의 상기 제7 트랜지스터(T7)의 제1 극 및 제2 극(즉, Q1 점 및 Q2 점)이 상기 제2 전압단(VGL)에 연결되어 있기 때문에, 상기 출력 트랜지스터(T8)가 차단된다; 상기 리셋 트랜지스터(T12)가 통전됨으로써 상기 출력 모듈(400)의 상기 출력단(Gate(N))가 상기 제1 전압단(VSS)과 동일한 전위로 낮아지며, 이로 인해 상기 출력 모듈(400)의 출력단(Gate(N))이 출력하는 상기 게이트 구동 신호는 상기 표시 영역 내의 상기 화소 구동 회로 중의 상기 구동 트랜지스터의 게이트 전압이 조정되도록 하여, 표시 영역 내에 위치하는 상기 트랜지스터에 장기적인 바이어스가 발생함으로써 임계 전압 드리프트가 야기되는 문제점을 방지하게 되며, 상기 화소 구동 회로 중의 상기 구동 트랜지스터 및 기타 트랜지스터의 신뢰도를 향상시키게 된다.

이 때, 상기 스캔 제어 모듈(100)의 상기 제3 트랜지스터(T3)의 게이트도 시동 신호(STV)에 접속되어 상기 제N-2 레벨 게이트 구동 신호(Gate(N-2))를 대신할 수 있다. 상기 제3 트랜지스터(T3)의 게이트가 상기 시동 신호(STV)에 접속된 경우, 상기 게이트 구동 회로의 작동 원리는 상기 제3 트랜지스터(T3)의 게이트가 상기 제N-2 레벨 게이트 구동 신호(Gate(N-2))에 접속될 때와 유사하므로, 여기에서는 중복 설명하지 않는다.

계속하여 도 2b 및 3b를 참조하면, 상기 게이트 구동회로는 다음을 더 포함한다:

블랙 스위핑 모듈(500). 상기 블랙 스위핑 모듈(500)은 상기 풀다운 모듈(300) 및 상기 출력 모듈(400)에 연결되고, 상기 블랙 스위핑 모듈(500)은 블랙 스위핑 제어 신호(GAS)에 접속되고, 상기 블랙 스위핑 모듈(500)은 종료 순간에 디스플레이 화면에 대해 블랙 스위핑을 진행하도록 구성된다.

또한, 상기 블랙 스위핑 모듈(500)은 다음을 포함한다:

제9 트랜지스터(T9). 상기 제9 트랜지스터(T9)의 게이트가 상기 블랙 스위핑 제어 신호(GAS)에 접속된다. 상기 제9 트랜지스터(T9)의 제1 극은 상기 풀다운 모듈(300)에 연결되고, 상기 제9 트랜지스터(T9)의 제2 극은 상기 제2 전압단(VGL)에 접속된다.

제10 트랜지스터(T10). 상기 제10 트랜지스터(T10)의 게이트 및 제1 극은 상기 제9 트랜지스터(T9)의 게이트에 연결되고, 상기 제10 트랜지스터(T10)의 제2 극은 상기 출력 모듈(400)의 출력단(Gate(N))에 연결된다.

또한, 상기 제9 트랜지스터(T9)의 제1 극은 상기 풀다운 모듈(300) 중의 리셋 트랜지스터(T12)의 게이트에 연결되고, 상기 제10 트랜지스터(T10)의 제2 극은 상기 출력 모듈(400) 중의 상기 출력 트랜지스터(T8)의 제2 극에 연결된다.

턴-오프 순간 상기 블랙 스위핑 제어 신호(GAS)를 제어하는 것은 고레벨 신호이고, 나머지 각각의 입력 신호(예컨대, 상기 제N-2 레벨 클럭 신호(CK(N-2)), 상기 순방향 스캔 제어 신호(U2D) 등)는 모두 저레벨이다. 상기 블랙 스위핑 모듈(500) 중의 상기 제9 트랜지스터(T9) 및 상기 제10 트랜지스터(T10)가 통전되고, 상기 출력 모듈(400)의 출력단(Gate(N))이 출력하는 상기 게이트 구동 신호로 인해 디스플레이 패널은 표시 화면을 블랙 스위핑한다.

도 3a 및 도 3b에 도시된 바와 같은 상기 게이트 구동 회로에서, 각 트랜지스터는 N형 트랜지스터인 것으로 예를 들어 설명한다. 해당 분야에 속하는 통상의 지식을 가진 자는 N형 트랜지스터를 P형 트랜지스터로 대체하여, 그에 대응하도록 신호의 위상을 반전시킴으로써 분석 결과를 획득할 수 있다. 따라서, 본 출원의 실시예는 P형 트랜지스터를 사용하는 게이트 구동 회로 및 그 구동 방법에 대해 더 이상의 설명을 생략한다.

도 4는 본 출원의 실시예에 따른 게이트 구동 회로의 구조를 개략적으로 나타내는 도면이다. 본 출원은 캐스케이드된 다중레벨 서브 회로를 포함하는 게이트 구동 회로를 더 제공하며, 상기 다중레벨 서브 회로 중의 제n 레벨 서브 회로는 다음을 포함한다:

제1 트랜지스터(T1). 상기 제1 트랜지스터(T1)의 드레인(D1)이 제3 전압단(VGH)에 접속된다;

제2 트랜지스터(T2). 상기 제2 트랜지스터(T2)의 드레인(D2)이 상기 제1 트랜지스터(T1)의 소스(S1)에 연결되고, 상기 제2 트랜지스터(T2)의 소스(S2)가 제2 전압단(VGL)에 접속된다;

제3 트랜지스터(T3). 상기 제3 트랜지스터(T3)의 게이트가 제N-2 레벨 게이트 구동 신호(Gate(N-2)) 또는 시동 신호(STV)에 접속되고, 상기 제3 트랜지스터(T3)의 드레인(D3)이 순방향 스캔 제어 신호(U2D)에 접속되며, 상기 제3 트랜지스터(T3)의 소스(S3)가 상기 제2 트랜지스터(T2)의 게이트에 연결된다;

제4 트랜지스터(T4). 상기 제4 트랜지스터(T4)의 게이트가 제N+2 레벨 게이트 구동 신호(Gate(N+2))에 접속되고, 상기 제4 트랜지스터(T4)의 드레인(D4)이 상기 제3 트랜지스터(T3)의 소스(S3)에 연결되며, 상기 제4 트랜지스터(T4)의 소스(S4)가 역방향 스캔 제어 신호(D2U)에 접속된다;

제5 트랜지스터(T5). 상기 제5 트랜지스터(T5)의 게이트가 상기 순방향 스캔 제어 신호(U2D)에 접속되고, 상기 제5 트랜지스터(T5)의 드레인(D5)이 제N+2 레벨 클럭 신호(CK(N+2))에 접속되며, 상기 제5 트랜지스터(T5)의 소스(S5)가 상기 제1 트랜지스터(T1)의 게이트와 연결된다;

제6 트랜지스터(T6). 상기 제6 트랜지스터(T6)의 게이트가 상기 역방향 스캔 제어 신호(D2U)에 접속되고, 상기 제6 트랜지스터(T6)의 드레인(D6)이 제N-2 레벨 클럭 신호(CK(N-2))에 접속되며, 상기 제6 트랜지스터(T6)의 소스(S6)가 상기 제5 트랜지스터(T5)의 소스(S5)에 연결된다;

제7 트랜지스터(T7). 상기 제7 트랜지스터(T7)의 게이트가 상기 제3 전압단(VGH)에 접속되고, 상기 제7 트랜지스터(T7)의 드레인(D7)이 상기 제3 트랜지스터(T3)의 소스(S3)에 연결된다;

제8 트랜지스터(T8). 상기 제8 트랜지스터(T8)의 상기 게이트가 상기 제7 트랜지스터(T7)의 소스(S7)에 연결되고, 상기 제8 트랜지스터(T8)의 드레인(D8)이 제N 레벨 클럭 신호(CK(N))에 접속된다;

제9 트랜지스터(T9). 상기 제9 트랜지스터(T9)의 게이트가 블랙 스위핑 제어 신호(GAS)에 접속되고, 상기 제9 트랜지스터(T9)의 소스(S9)가 상기 제2 전압단(VGL)에 접속된다;

제10 트랜지스터(T10). 상기 제10 트랜지스터(T10)의 게이트 및 드레인(D10)이 상기 제9 트랜지스터(T9)의 게이트에 연결되고, 상기 제10 트랜지스터(T10)의 소스(S10)가 상기 제8 트랜지스터(T8)의 소스(S8)에 연결된다;

제11 트랜지스터(T11). 상기 제11 트랜지스터(T11)의 게이트가 상기 제9 트랜지스터(T9)의 드레인(D9)에 연결되고 상기 제1 트랜지스터(T1)의 소스(S1)에 연결되며, 상기 제11 트랜지스터(T11)의 드레인(D11)이 상기 제7 트랜지스터(T7)의 드레인(D7)에 연결되고, 상기 제11 트랜지스터(T11)의 소스(S11)가 상기 제2 전압단(VGL)에 접속된다;

제12 트랜지스터(T12). 상기 제12 트랜지스터(T12)의 게이트가 상기 제11 트랜지스터(T11)의 게이트에 연결되고, 상기 제12 트랜지스터(T12)의 드레인(D12)이 상기 제8 트랜지스터(T8)의 소스(S8)에 연결되며, 상기 제12 트랜지스터(T12)의 소스(S12)가 상기 제1 전압단(VSS)에 접속된다;

제1 저장 커패시터(C1). 상기 제1 저장 커패시터(C1)의 일단이 상기 제11 트랜지스터(T11)의 게이트에 연결되고, 상기 제1 저장 커패시터(C1)의 타단이 상기 제2 전압단(VGL)에 접속된다;

제2 저장 커패시터(C2). 상기 제2 저장 커패시터(C2)의 일단이 상기 제7 트랜지스터(T7)의 드레인(D7)에 연결되고, 상기 제2 저장 커패시터(C2)의 타단이 상기 제2 전압단(VGL)에 접속된다.

본 출원에서의 상기 게이트 구동 회로에서, 멀티 레벨 서브 회로 중의 제n 레벨 서브 회로만을 예시적으로 설명하였다. 상기 게이트 구동 회로 중 나머지 레벨의 상기 멀티 레벨 서브 회로는 상기 제n 레벨 서브 회로와 유사하므로, 여기에서는 중복 설명하지 않는다.

상기 디스플레이 장치는 액정 디스플레이 장치, 연성 디스플레이 장치 등일 수 있다. 또한, 상기 게이트 구동 회로는 고해상도의 디스플레이 장치에 활용된다. 또한, 상기 연성 디스플레이 장치는 발광 소자를 포함할 수 있다. 또한, 상기 발광 소자는 유기 발광 다이오드, 서브밀리미터 발광다이오드, 및 미니 발광 다이오드를 포함할 수 있다.

구체적으로, 상기 디스플레이 장치는 이동형 디스플레이 장치 또는 이동 불가형 디스플레이 장치일 수 있으며, 휴대폰, 태블릿 PC, 데스크탑 PC, 손목밴드, 학습기 등의 디스플레이 장치를 포함한다.

상기 디스플레이 장치에서, 상기 게이트 구동 회로를 이용하여 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 구동함으로써, 상기 구동 트랜지스터가 장기간 바이어스된 상태에 있는 것을 방지하고, 상기 구동 트랜지스터의 임계 전압 드리프트를 개선하며, 상기 표시 영역 내에 위치하는 복수의 트랜지스터의 신뢰도를 향상시킬 수 있다. 그 외에도, 상기 제1 전압단(VSS)은 실제 필요에 따라 조절할 수 있기 때문에, 상기 표시 영역 내의 복수의 트랜지스터의 바이어스 전압이 조절 가능하도록 하며, 상기 디스플레이 장치의 오차 허용성을 향상시킬 수 있게 된다.

본 출원은 디스플레이 패널, 게이트 구동 회로 구동 방법, 및 디스플레이 장치를 제공한다. 상기 디스플레이 패널은 표시 영역(100a) 및 비표시 영역(100b)를 포함하며, 상기 디스플레이 패널은 상기 표시 영역(100a)에 위치하는 화소 구동 회로 및 상기 비표시 영역(100b)에 위치하는 게이트 구동 회로를 포함한다; 이 때, 상기 게이트 구동 회로는 제1 전압단(VSS) 및 제2 전압단(VGL)에 연결되고, 상기 제1 전압단(VSS)은 상기 화소 구동 회로에서 상기 게이트 구동 회로의 출력단(Gate(N))에 연결된 구동 트랜지스터를 차단하도록 구성되며, 상기 제2 전압단(VGL)은 상기 게이트 구동 회로 중의 출력 트랜지스터(T8)를 차단하도록 구성됨으로써, 상기 화소 구동 회로 중에 위치하는 구동 트랜지스터의 임계 전압 드리프트를 억제하고, 상기 구동 트랜지스터의 신뢰도 및 디스플레이 패널의 오차 허용성을 향상시킨다.

상기 실시예에서, 각각의 실시예에 대한 설명에는 그에 해당하는 강조 사항이 존재하므로, 일부 실시 예에서 상세히 설명되지 않는 부분은 다른 실시예의 관련 설명을 참조할 수 있다.

이상으로, 본 출원의 실시예에 제공되는 디스플레이 패널, 게이트 구동 회로 구동 방법, 및 디스플레이 장치에 관하여 상세하게 설명을 하였다. 본 명세서에서는 구체적인 사례들을 사용하여 본 출원의 원리 및 실시 양태를 상세히 언급하였으나, 상기 실시예에 따른 설명은 단지 본 출원의 기술 방안 및 핵심적인 사상에 관한 이해를 돕기 위한 것으로서, 해당 기술 분야에 속하는 통상의 지식을 가진 자라면 전술한 각 실시예에 기재된 기술 방안은 여전히 변형 및 변경이 가능하거나 일부 기술 특징에 대해서 등가적인 치환이 가능하며, 이러한 변형, 변경 및 치환은 해당 기술 방안이 본 출원의 본질적 사상을 벗어나지 않는 범위에서 가능하다는 것을 당연히 이해할 수 있을 것이다.

Claims

표시 영역 및 비표시 영역을 포함하는 디스플레이 패널로서,
상기 표시 영역에 위치하는 화소 구동 회로 및 상기 비표시 영역에 위치하는 게이트 구동 회로를 포함하며,
상기 게이트 구동 회로는 제1 전압단 및 제2 전압단과 연결되고, 상기 제1 전압단은 상기 화소 구동 회로 중 상기 게이트 구동 회로의 출력단과 연결되는 구동 트랜지스터를 차단하도록 구성되며, 상기 제2 전압단은 상기 게이트 구동 회로 중의 출력 트랜지스터를 차단하도록 구성되고,
상기 게이트 구동 회로는 캐스케이드된 다중레벨 서브 회로를 포함하고, 상기 다중레벨 서브 회로 중의 제n 레벨 서브 회로는,
스캔 제어 신호에 따라 순방향 스캔 또는 역방향 스캔을 구현하도록 구성되는 스캔 제어 모듈; 및
상기 스캔 제어 모듈과 연결되고, 상기 스캔 제어 모듈에 따라 풀다운 모듈의 작동 상태를 제어하도록 구성되는 풀다운 제어 모듈을 포함하며,
상기 풀다운 모듈은 상기 풀다운 제어 모듈 및 출력 모듈과 연결되고, 상기 풀다운 모듈이 상기 제1 전압단 및 상기 제2 전압단에 접속하고,
상기 풀다운 모듈은 리셋 단계에서 상기 제2 전압단을 이용하여 상기 출력 모듈에 위치하는 상기 출력 트랜지스터를 차단시키고, 상기 제1 전압단을 이용하여 상기 출력 모듈의 출력단에 접속함으로써 상기 출력 모듈의 출력단을 풀다운하여, 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 차단시키며,
상기 출력 모듈은 상기 스캔 제어 모듈 및 상기 풀다운 모듈에 연결되고, 상기 출력 모듈이 제N 레벨 클럭 신호에 접속되고, 상기 출력 모듈은 게이트 구동 신호의 출력에 사용되고,
상기 풀다운 모듈은,
풀다운 트랜지스터 - 상기 풀다운 트랜지스터의 게이트는 상기 풀다운 제어 모듈에 연결되고, 상기 풀다운 트랜지스터의 제1 극은 상기 출력 모듈에 연결되고, 상기 풀다운 트랜지스터의 제2 극은 상기 제2 전압단에 접속되며, 상기 풀다운 트랜지스터는 상기 리셋 단계에서 상기 출력 트랜지스터를 차단하도록 하여 상기 출력 모듈의 상기 출력단의 상기 제N 레벨 클럭 신호의 인가를 정지시킴 -;
리셋 트랜지스터 - 상기 리셋 트랜지스터의 게이트는 상기 풀다운 트랜지스터의 게이트에 연결되고, 상기 리셋 트랜지스터의 제1 극은 상기 출력 모듈의 상기 출력단과 서로 연결되고, 상기 리셋 트랜지스터의 제2 극은 상기 제1 전압단에 접속되며, 상기 리셋 트랜지스터는 상기 리셋 단계에서 상기 출력 모듈의 상기 출력단을 풀다운하도록 하여 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 차단시킴 - ; 및
제1 저장 커패시터 - 상기 제1 저장 커패시터의 일단은 상기 풀다운 트랜지스터의 게이트에 연결되고 상기 제1 저장 커패시터의 타단은 상기 제2 전압단에 연결되고, 상기 제1 저장 커패시터는 상기 풀다운 트랜지스터 및 상기 리셋 트랜지스터의 게이트 전압을 유지하도록 구성됨 - 를 포함하고,
상기 풀다운 제어 모듈은,
제1 트랜지스터 - 상기 제1 트랜지스터의 게이트는 상기 스캔 제어 모듈에 연결되고, 상기 제1 트랜지스터의 제1 극은 제3 전압단에 접속되며, 상기 제1 트랜지스터의 제2 극은 상기 풀다운 트랜지스터의 게이트에 연결되며, 상기 제1 트랜지스터는 상기 리셋 단계에서 상기 풀다운 모듈이 작동을 하게 하도록 구성됨 - ; 및
제2 트랜지스터 - 상기 제2 트랜지스터의 게이트는 상기 풀다운 트랜지스터의 제1 극에 연결되고, 상기 제2 트랜지스터의 제1 극은 상기 제1 트랜지스터의 제2 극에 연결되고, 상기 제2 트랜지스터의 제2 극은 상기 제2 전압단에 접속되며, 상기 제2 트랜지스터는 입력 단계, 출력 단계 및 풀다운 단계에서 상기 풀다운 모듈을 차단 상태로 유지하도록 함으로써 상기 출력 모듈의 상기 출력단이 상기 제N 레벨 클럭 신호를 인가하도록 함 - 를 포함하고,
상기 화소 구동 회로에 위치하는 복수의 트랜지스터는 산화물 트랜지스터이고, 상기 게이트 구동 회로에 위치하는 복수의 트랜지스터는 저온 다결정 실리콘 트랜지스터이고,
상기 제1 전압단과 상기 제2 전압단은 직류 저전원인,
디스플레이 패널.
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제1항에 있어서,
상기 스캔 제어 신호는 순방향 스캔 제어 신호 및 역방향 스캔 제어 신호를 포함하고, 상기 스캔 제어 모듈은
제3 트랜지스터 - 상기 제3 트랜지스터의 게이트는 시동 신호 또는 제N-2 레벨 게이트 구동 신호에 접속되고, 상기 제3 트랜지스터의 제1 극은 상기 순방향 스캔 제어 신호에 접속되고, 상기 제3 트랜지스터의 제2 극은 상기 제2 트랜지스터의 게이트와 연결되며, 상기 제3 트랜지스터는 상기 입력 단계에서 상기 풀다운 제어 모듈 및 상기 출력 모듈이 작동하게 하도록 구성됨으로써, 상기 출력 모듈의 상기 출력단이 상기 제N 레벨 클럭 신호를 인가하도록 함 - ;
제4 트랜지스터 - 상기 제4 트랜지스터의 게이트는 제N+2 레벨 게이트 구동 신호에 접속되고, 상기 제4 트랜지스터의 제1 극은 상기 제3 트랜지스터의 제2 극에 연결되고, 상기 제4 트랜지스터의 제2 극은 상기 역방향 스캔 제어 신호에 접속되며, 상기 제4 트랜지스터는 상기 리셋 단계에서 상기 풀다운 제어 모듈이 상기 풀다운 모듈의 작동을 제어하게 하도록 구성됨 - ;
제5 트랜지스터 - 상기 제5 트랜지스터의 게이트는 상기 순방향 스캔 제어 신호에 접속되고, 상기 제5 트랜지스터의 제1 극은 제N+2 레벨 클럭 신호에 접속되고, 상기 제5 트랜지스터의 제2 극은 상기 제1 트랜지스터의 게이트에 연결됨 - ; 및
제6 트랜지스터 - 상기 제6 트랜지스터의 게이트는 상기 역방향 스캔 제어 신호에 접속되고, 상기 제6 트랜지스터의 제1 극은 제N-2 레벨 클럭 신호에 접속되고, 상기 제6 트랜지스터의 제2 극은 상기 제5 트랜지스터의 제2 극에 연결됨 -
를 포함하는, 디스플레이 패널.
제5항에 있어서,
상기 출력 모듈은
제7 트랜지스터 - 상기 제7 트랜지스터의 게이트는 상기 제3 전압단에 접속되고, 상기 제7 트랜지스터의 제1 극은 상기 제3 트랜지스터의 제2 극에 연결됨 - ;
상기 출력 트랜지스터 - 상기 출력 트랜지스터의 상기 게이트는 상기 제7 트랜지스터의 제2 극에 접속되며, 상기 출력 트랜지스터의 제1 극은 제N 레벨 클럭 신호에 접속되고 상기 출력 트랜지스터의 제2 극은 상기 리셋 트랜지스터의 제1 극에 연결됨 - ; 및
제2 저장 커패시터 - 상기 제2 저장 커패시터의 일단은 상기 제7 트랜지스터의 제1 극에 연결되고, 상기 제2 저장 커패시터의 타단은 상기 제2 전압단에 연결되며, 상기 제2 저장 커패시터는 상기 입력 단계, 상기 출력 단계 및 상기 풀다운 단계에서 상기 출력 트랜지스터가 통전된 상태를 유지하도록 함으로써, 상기 출력 모듈의 상기 출력단이 상기 제N 레벨 클럭 신호를 인가하도록 함 -
를 포함하는, 디스플레이 패널.
제1항에 있어서,
상기 게이트 구동 회로는
블랙 스위핑 모듈 - 상기 블랙 스위핑 모듈은 상기 풀다운 모듈 및 상기 출력 모듈에 연결되고, 상기 블랙 스위핑 모듈은 블랙 스위핑 제어 신호에 접속되며, 상기 블랙 스위핑 모듈은 종료 순간에 디스플레이 화면에 대해 블랙 스위핑을 진행하도록 구성됨 - 을 더 포함하는, 디스플레이 패널.
제7항에 있어서,
상기 블랙 스위핑 모듈은
게이트는 상기 블랙 스위핑 제어 신호에 접속되고, 제1 극은 상기 풀다운 모듈에 접속되고, 제2 극은 상기 제2 전압단에 접속되는 제9 트랜지스터; 및
게이트와 제1 극은 상기 제9 트랜지스터의 게이트에 연결되고, 제2 극은 상기 출력 모듈의 상기 출력단에 연결되는 제10 트랜지스터를 포함하는, 디스플레이 패널.
제8항에 있어서,
상기 제9 트랜지스터의 제1 극은 상기 풀다운 모듈 중의 리셋 트랜지스터의 게이트에 연결되고, 상기 제10 트랜지스터의 제2 극은 상기 출력 모듈 중의 출력 트랜지스터의 제2 극에 연결되는, 디스플레이 패널.
삭제
제1항에 있어서,
상기 제3 전압단은 직류 고전원인, 디스플레이 패널.
제5항에 있어서,
상기 순방향 스캔 제어 신호는 고레벨 신호이고, 상기 역방향 스캔 제어 신호는 저레벨 신호인, 디스플레이 패널.
삭제
제1항에 따른 디스플레이 패널 중의 게이트 구동 회로를 구동하기 위한 게이트 구동 회로 구동 방법으로서, 상기 게이트 구동 회로 구동 방법은
입력 단계로서, 상기 게이트 구동 회로 중 스캔 제어 모듈에 연결되는 스캔 제어 신호가 상기 게이트 구동 회로 중의 출력 모듈 및 풀다운 제어 모듈을 작동시켜, 상기 풀다운 제어 모듈이 상기 게이트 구동 회로 중의 풀다운 모듈을 차단 상태로 유지하고, 상기 게이트 구동 회로 중의 출력 모듈의 출력단이 제N 레벨 클럭 신호를 인가하는 단계;
출력 단계로서, 상기 제N 레벨 클럭 신호는 상기 출력 모듈로 하여금 부트스트랩 효과를 발생하도록 하고, 상기 출력 모듈의 출력단은 게이트 구동 신호를 출력하며, 상기 게이트 구동 신호는 상기 화소 구동 회로 중의 상기 구동 트랜지스터의 작동을 구동하는 단계;
풀다운 단계로서, 상기 출력 모듈은 작동을 유지하고, 상기 출력 모듈의 출력단은 상기 풀다운 제어 모듈 및 상기 제N 레벨 클럭 신호를 통해 상기 제N 레벨 클럭 신호를 인가하는 단계; 및
리셋 단계로서, 상기 스캔 제어 신호는 상기 풀다운 제어 모듈을 작동시키고, 상기 풀다운 제어 모듈은 상기 풀다운 모듈이 작동 상태에 있도록 제어하고, 제2 전압단은 상기 출력 모듈에 위치하는 상기 출력 트랜지스터를 차단시키고, 상기 출력 모듈의 출력단은 상기 제1 전압단에 접속되며, 상기 구동 트랜지스터는 차단되는 단계를 포함하는, 게이트 구동 회로 구동 방법.
표시 영역 및 비표시 영역을 포함하는 디스플레이 패널을 포함하고, 상기 디스플레이 패널은 상기 표시 영역에 위치하는 화소 구동 회로 및 상기 비표시 영역에 위치하는 게이트 구동 회로를 포함하며,
상기 게이트 구동 회로는 제1 전압단 및 제2 전압단과 연결되며, 상기 제1 전압단은 상기 화소 구동 회로 중 상기 게이트 구동 회로의 출력단과 연결되는 구동 트랜지스터를 차단하도록 구성되고, 상기 제2 전압단은 상기 게이트 구동 회로 중의 출력 트랜지스터를 차단하도록 구성되고,
상기 게이트 구동 회로는 캐스케이드된 다중레벨 서브 회로를 포함하고,
상기 다중레벨 서브 회로 중의 제n 레벨 서브 회로는
스캔 제어 신호에 따라 순방향 스캔 또는 역방향 스캔을 구현하도록 구성되는 스캔 제어 모듈; 및
상기 스캔 제어 모듈과 연결되고, 상기 스캔 제어 모듈에 따라 풀다운 모듈의 작동 상태를 제어하도록 구성되는 풀다운 제어 모듈을 포함하며,
상기 풀다운 모듈은 상기 풀다운 제어 모듈 및 출력 모듈과 연결되고, 상기 제1 전압단 및 상기 제2 전압단에 접속하고, 리셋 단계에서 상기 제2 전압단을 이용하여 상기 출력 모듈에 위치하는 상기 출력 트랜지스터를 차단시키고, 상기 제1 전압단을 이용하여 상기 출력 모듈의 출력단에 접속함으로써 상기 출력 모듈의 출력단을 풀다운하여, 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 차단시키며,
상기 출력 모듈은 상기 스캔 제어 모듈 및 상기 풀다운 모듈에 연결되고, 제N 레벨 클럭 신호에 접속되고, 게이트 구동 신호의 출력에 사용되고,
상기 풀다운 모듈은,
풀다운 트랜지스터 - 상기 풀다운 트랜지스터의 게이트는 상기 풀다운 제어 모듈에 연결되고, 상기 풀다운 트랜지스터의 제1 극은 상기 출력 모듈에 연결되고, 상기 풀다운 트랜지스터의 제2 극은 상기 제2 전압단에 접속되며, 상기 풀다운 트랜지스터는 상기 리셋 단계에서 상기 출력 트랜지스터를 차단하도록 하여 상기 출력 모듈의 출력단이 상기 제N 레벨 클럭 신호를 인가하는 것을 정지시킴 - ;
리셋 트랜지스터 - 상기 리셋 트랜지스터의 게이트는 상기 풀다운 트랜지스터의 게이트에 연결되고, 상기 리셋 트랜지스터의 제1 극은 상기 출력 모듈의 출력단과 서로 연결되고, 상기 리셋 트랜지스터의 제2 극은 상기 제1 전압단에 접속되며, 상기 리셋 트랜지스터는 상기 리셋 단계에서 상기 출력 모듈의 출력단을 풀다운하도록 하여 상기 화소 구동 회로 중의 상기 구동 트랜지스터를 차단시킴 - ; 및
제1 저장 커패시터 - 상기 제1 저장 커패시터의 일단은 상기 풀다운 트랜지스터의 게이트에 연결되고, 상기 제1 저장 커패시터의 타단은 상기 제2 전압단에 연결되며, 상기 제1 저장 커패시터는 상기 풀다운 트랜지스터 및 상기 리셋 트랜지스터의 게이트 전압을 유지하도록 구성됨 - 를 포함하고,
상기 풀다운 제어 모듈은,
제1 트랜지스터 - 상기 제1 트랜지스터의 게이트는 상기 스캔 제어 모듈에 연결되고, 상기 제1 트랜지스터의 제1 극은 제3 전압단에 접속되고, 상기 제1 트랜지스터의 제2 극은 상기 풀다운 트랜지스터의 게이트에 연결되며, 상기 제1 트랜지스터는 상기 리셋 단계에서 상기 풀다운 모듈이 작동을 하게 하도록 구성됨 - ; 및
제2 트랜지스터 - 상기 제2 트랜지스터의 게이트는 상기 풀다운 트랜지스터의 제1 극에 연결되고, 상기 제2 트랜지스터의 제1 극은 상기 제1 트랜지스터의 제2 극에 연결되고, 상기 제2 트랜지스터의 제2 극은 상기 제2 전압단에 접속되며, 상기 제2 트랜지스터는 입력 단계, 출력 단계 및 풀다운 단계에서 상기 풀다운 모듈을 차단 상태로 유지하도록 함으로써 상기 출력 모듈의 출력단이 상기 제N 레벨 클럭 신호를 인가하도록 함 - 를 포함하고,
상기 화소 구동 회로에 위치하는 복수의 트랜지스터는 산화물 트랜지스터이고, 상기 게이트 구동 회로에 위치하는 복수의 트랜지스터는 저온 다결정 실리콘 트랜지스터이고,
상기 제1 전압단과 상기 제2 전압단은 직류 저전원인,
디스플레이 장치.
삭제
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제15항에 있어서,
상기 스캔 제어 신호는 순방향 스캔 제어 신호 및 역방향 스캔 제어 신호를 포함하고,
상기 스캔 제어 모듈은
제3 트랜지스터 - 상기 제3 트랜지스터의 게이트는 시동 신호 또는 제N-2 레벨 게이트 구동 신호에 접속되고, 상기 제3 트랜지스터의 제1 극은 상기 순방향 스캔 제어 신호에 접속되고, 상기 제3 트랜지스터의 제2 극은 상기 제2 트랜지스터의 게이트와 연결되며, 상기 제3 트랜지스터는 상기 입력 단계에서 상기 풀다운 제어 모듈 및 상기 출력 모듈이 작동하도록 구성됨으로써 상기 출력 모듈의 출력단이 상기 제N 레벨 클럭 신호를 인가하도록 함 - ;
제4 트랜지스터 - 상기 제4 트랜지스터의 게이트는 제N+2 레벨 게이트 구동 신호에 접속되고, 상기 제4 트랜지스터의 제1 극은 상기 제3 트랜지스터의 제2 극에 연결되고, 상기 제4 트랜지스터의 제2 극은 상기 역방향 스캔 제어 신호에 접속되며, 상기 제4 트랜지스터는 상기 리셋 단계에서 상기 풀다운 제어 모듈이 상기 풀다운 모듈의 작동을 제어하도록 구성됨 - ;
제5 트랜지스터 - 상기 제5 트랜지스터의 게이트는 상기 순방향 스캔 제어 신호에 접속되고, 상기 제5 트랜지스터의 제1 극은 제N+2 레벨 클럭 신호에 접속되고, 상기 제5 트랜지스터의 제2 극은 상기 제1 트랜지스터의 게이트에 연결됨 - ; 및
제6 트랜지스터 - 상기 제6 트랜지스터의 게이트는 상기 역방향 스캔 제어 신호에 접속되고, 상기 제6 트랜지스터의 제1 극은 제N-2 레벨 클럭 신호에 접속되고, 상기 제6 트랜지스터의 제2 극은 상기 제5 트랜지스터의 제2 극에 연결됨 -
를 포함하는, 디스플레이 장치.
제19항에 있어서,
상기 출력 모듈은
제7 트랜지스터 - 상기 제7 트랜지스터의 게이트는 상기 제3 전압단에 접속되고, 상기 제7 트랜지스터의 제1 극은 상기 제3 트랜지스터의 제2 극에 연결됨 - ;
상기 출력 트랜지스터 - 상기 출력 트랜지스터의 상기 게이트는 상기 제7 트랜지스터의 제2 극에 접속되며, 상기 출력 트랜지스터의 제1 극은 제N 레벨 클럭 신호에 접속되고, 상기 출력 트랜지스터의 제2 극은 상기 리셋 트랜지스터의 제1 극에 연결됨 - ; 및
제2 저장 커패시터 - 상기 제2 저장 커패시터의 일단이 상기 제7 트랜지스터의 제1 극에 연결되고, 상기 제2 저장 커패시터의 타단이 상기 제2 전압단에 연결되며, 상기 제2 저장 커패시터는 상기 입력 단계, 상기 출력 단계 및 상기 풀다운 단계에서 상기 출력 트랜지스터가 통전된 상태를 유지하도록 함으로써 상기 출력 모듈의 출력단이 상기 제N 레벨 클럭 신호를 인가하도록 함 -
를 포함하는, 디스플레이 장치.