KR102428732B1 - 스캔 구동부와 이를 포함한 표시장치 - Google Patents

스캔 구동부와 이를 포함한 표시장치 Download PDF

Info

Publication number
KR102428732B1
KR102428732B1 KR1020170181220A KR20170181220A KR102428732B1 KR 102428732 B1 KR102428732 B1 KR 102428732B1 KR 1020170181220 A KR1020170181220 A KR 1020170181220A KR 20170181220 A KR20170181220 A KR 20170181220A KR 102428732 B1 KR102428732 B1 KR 102428732B1
Authority
KR
South Korea
Prior art keywords
node
pull
gate
voltage
transistor
Prior art date
Application number
KR1020170181220A
Other languages
English (en)
Other versions
KR20190079189A (ko
Inventor
조영성
소병성
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170181220A priority Critical patent/KR102428732B1/ko
Publication of KR20190079189A publication Critical patent/KR20190079189A/ko
Application granted granted Critical
Publication of KR102428732B1 publication Critical patent/KR102428732B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 명세서는 스캔 신호의 라이징 지연을 줄일 수 있는 스캔 구동부와 이를 포함한 표시장치에 관한 것이다. 본 명세서의 일 실시예에 따른 스캔 구동부는 순차적으로 스캔 신호들을 출력하는 복수의 스테이지들을 구비한다. 복수의 스테이지들 각각은 풀-업 노드에 게이트 온 전압이 공급되는 경우 제1 클럭 단자로 인가되는 제1 클럭 신호를 출력 단자로 출력하는 풀-업 트랜지스터, 풀-다운 노드에 상기 게이트 온 전압이 공급되는 경우 제1 게이트 오프 전압 단자로 인가되는 제1 게이트 오프 전압을 출력단자로 출력하는 풀-다운 트랜지스터, 제2 클럭 단자로 인가되는 제2 클럭 신호에 따라 게이트 온 전압 단자로 인가되는 게이트 온 전압을 풀-다운 노드로 공급하는 제1 풀-다운 노드 제어부, 및 후단 캐리신호 입력단자로 인가되는 후단 캐리신호에 따라 제2 게이트 오프 전압 단자로 인가되는 제2 게이트 오프 전압을 풀-업 노드로 공급하는 제1 풀-업 노드 제어부를 포함한다. 제1 클럭 신호와 제2 클럭 신호는 서로 위상이 반대된다.

Description

스캔 구동부와 이를 포함한 표시장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 명세서는 스캔 구동부와 이를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display), 발광 표시장치(LED: Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다. 이들 중에서 발광 표시장치는 발광소자(light emitting element)로서 유기발광 다이오드(organic light emitting diode)를 이용하는 유기발광 표시장치, 발광소자로서 마이크로 발광 다이오드(micro light emitting diode)를 이용하는 발광 다이오드 표시장치 등으로 구분될 수 있다.
표시장치는 데이터라인들, 스캔 라인들, 데이터 라인들과 스캔 라인들에 접속된 복수의 화소들을 포함하는 표시패널, 스캔 라인들에 스캔 신호들을 공급하는 스캔 구동부, 및 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동부를 구비한다. 스캔 구동부는 표시패널의 비표시영역에 형성될 수 있으며, 복수의 트랜지스터(transistor)들을 갖는 스테이지들을 포함하여 스캔 라인들에 게이트 로우 전압과 게이트 하이 전압 사이에서 스윙하는 스캔 신호들을 공급한다.
스테이지들 각각은 도 1과 같이 풀-업 노드(Q)가 게이트 로우 전압(VGL)을 갖는 기간과 게이트 로우 전압(VGL)보다 더 낮은 레벨의 전압(VGL')으로 부트스트래핑된 기간 동안 클럭 단자로 입력되는 클럭 신호(CLK)를 스캔 신호(SRO)로 출력한다. 최근에 표시장치의 크기는 점점 커지고 있으며, 표시장치의 크기가 커질수록 스캔 라인의 길이가 길어지므로, 스캔 라인의 로드가 증가할 수 있다. 이로 인해, 스캔 신호(SRO)가 게이트 로우 전압에서 게이트 하이 전압으로 상승하는 라이징이 지연(delay)될 수 있다. 스캔 신호(SRO)의 라이징이 지연되는 경우, 인접한 화소의 데이터 전압이 인가될 수 있으므로, 화질이 저하되는 문제가 발생할 수 있다. 특히, 도 1과 같이 풀-업 노드(Q)가 게이트 로우 전압(VGL)을 거치지 않고 게이트 로우 전압(VGL)보다 더 낮은 레벨의 전압(VGL')에서 게이트 하이 전압(VGH)으로 바로 상승하는 경우, 클럭 신호(CLK)를 이용하여 오버 드라이빙할 수 없으므로, 스캔 신호(SRO)의 라이징 지연(rising delay)을 줄이기 어렵다.
본 명세서는 스캔 신호의 라이징 지연을 줄일 수 있는 스캔 구동부와 이를 포함한 표시장치를 제공하기 위한 것이다.
본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 스캔 구동부는 순차적으로 스캔 신호들을 출력하는 복수의 스테이지들을 구비한다. 복수의 스테이지들 각각은 풀-업 노드에 게이트 온 전압이 공급되는 경우 제1 클럭 단자로 인가되는 제1 클럭 신호를 출력 단자로 출력하는 풀-업 트랜지스터, 풀-다운 노드에 상기 게이트 온 전압이 공급되는 경우 제1 게이트 오프 전압 단자로 인가되는 제1 게이트 오프 전압을 출력단자로 출력하는 풀-다운 트랜지스터, 제2 클럭 단자로 인가되는 제2 클럭 신호에 따라 게이트 온 전압 단자로 인가되는 게이트 온 전압을 풀-다운 노드로 공급하는 제1 풀-다운 노드 제어부, 및 후단 캐리신호 입력단자로 인가되는 후단 캐리신호에 따라 제2 게이트 오프 전압 단자로 인가되는 제2 게이트 오프 전압을 풀-업 노드로 공급하는 제1 풀-업 노드 제어부를 포함한다. 제1 클럭 신호와 제2 클럭 신호는 서로 위상이 반대된다.
본 명세서의 일 실시예에 따른 표시장치는 데이터 라인들, 데이터 라인들과 교차되는 스캔 라인들, 및 데이터 라인들과 스캔 라인들에 접속되는 화소들을 포함하는 표시패널, 데이터라인들에 데이터전압들을 공급하는 데이터 구동부를 구비한다. 표시패널은 본 명세서의 일 실시예에 따른 스캔 구동부를 더 포함한다.
본 명세서의 실시예들은 스테이지의 제2 Q 노드가 게이트 로우 전압보다 낮은 레벨에서 게이트 로우 전압을 거쳐 제2 게이트 하이 전압으로 상승한다. 이로 인해, 제2 Q 노드가 게이트 로우 전압보다 낮은 레벨의 전압으로부터 게이트 로우 전압으로 상승하여 게이트 로우 전압을 유지하는 기간 동안 풀-업 트랜지스터가 턴-온되므로, 클럭 단자로 인가되는 제2 게이트 하이 전압의 클럭 신호가 출력 단자에 공급될 수 있다. 그러므로, 본 명세서의 실시예들은 출력 단자로 출력되는 출력 신호를 제1 게이트 하이 전압보다 높은 전압으로 오버 드라이빙할 수 있다. 따라서, 본 명세서의 실시예들은 스캔 라인의 로드(load) 증가로 인해 스캔 신호가 지연(delay)되는 것을 최소화할 수 있다.
또한, 본 명세서의 실시예들은 스캔 신호의 지연이 줄어드는 경우, 스캔 신호의 펄스 폭을 늘릴 수 있으므로, 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 화소 구조에서 문턱전압 샘플링 시간을 늘릴 수 있다. 따라서, 본 명세서의 실시예들은 구동 트랜지스터의 문턱전압을 보다 정확하게 샘플링할 수 있다.
나아가, 본 명세서의 실시예들은 제1 클럭 단자로 게이트 로우 전압의 제1 클럭 신호가 인가되며 QB 노드가 게이트 로우 전압을 갖는 경우 제1 Q 노드를 제2 게이트 하이 전압으로 충전하는 제3 Q 노드 제어부뿐만 아니라, 제2 클럭 단자로 게이트 로우 전압의 제2 클럭 신호가 인가되고 전단 스테이지의 QB 노드와 후단 스테이지의 QB 노드가 게이트 로우 전압을 갖는 경우 Q 노드를 게이트 하이 전압으로 충전하는 제4 Q 노드 제어부를 포함한다. 이로 인해, 본 명세서의 실시예들은 제1 클럭 신호가 게이트 로우 전압으로 인가되는 기간과 제2 클럭 신호가 게이트 로우 전압으로 인가되는 기간 모두에서 Q 노드를 제2 게이트 하이 전압으로 충전할 수 있다. 따라서, 본 명세서의 실시예들은 Q 노드가 플로팅되는 기간을 없앨 수 있으므로, Q 노드가 노이즈(noise)에 의해 영향을 받는 것을 방지할 수 있다.
도 1은 스캔 구동부의 스테이지에서 스캔 신호 출력시 풀-업 노드와 출력 노드의 전압 변화의 일 예를 보여주는 파형도이다.
도 2는 본 명세서의 일 실시예에 따른 발광 표시장치를 보여주는 사시도이다.
도 3은 본 명세서의 일 실시예에 따른 발광 표시장치를 보여주는 블록도이다.
도 4는 본 명세서의 일 실시예에 따른 화소를 상세히 보여주는 회로도이다.
도 5는 본 명세서의 일 실시예에 따른 스캔 구동부를 상세히 보여주는 블록도이다.
도 6은 본 명세서의 제1 실시예에 따른 스캔 구동부의 제k 스테이지를 상세히 보여주는 회로도이다.
도 7은 도 6의 제k 스테이지의 스타트 단자, 클럭 단자들, 후단 캐리신호 입력단자에 인가되는 신호들, 제1 Q 노드의 전압, 제2 Q 노드의 전압, QB 노드의 전압, 및 출력 단자의 출력 신호를 보여주는 파형도이다.
도 8a 내지 도 8g는 본 명세서의 제1 실시예에 따른 제k 스테이지의 제1 내지 제8 기간들 동안 동작을 설명하기 위한 회로도들이다.
도 9는 본 명세서의 제2 실시예에 따른 스캔 구동부의 제k 스테이지를 상세히 보여주는 회로도이다.
도 10은 도 9의 제k 스테이지의 스타트 단자, 클럭 단자들, 후단 캐리신호 입력단자에 인가되는 신호들, 제1 Q 노드의 전압, 제2 Q 노드의 전압, QB 노드의 전압, 및 출력 단자의 출력 신호, 제k-2 스테이지의 QB 노드의 전압, 및 제k+2 스테이지의 QB 노드의 전압을 보여주는 파형도이다.
도 11a 내지 도 11g는 본 명세서의 제2 실시예에 따른 제k 스테이지의 제1 내지 제8 기간들 동안 동작을 설명하기 위한 회로도들이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다.
도 2는 본 명세서의 일 실시예에 따른 표시장치를 보여주는 사시도이다. 도 3은 본 명세서의 일 실시예에 따른 표시장치를 보여주는 블록도이다.
도 2 및 도 3을 참조하면, 본 명세서의 일 실시예에 따른 표시장치는 발광소자로 유기발광 다이오드를 이용하는 유기발광 표시장치인 것을 중심으로 설명하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 본 명세서의 일 실시예에 따른 표시장치는 액정표시장치 또는 발광소자로 마이크로 발광 다이오드를 이용하는 마이크로 발광 표시장치일 수 있다.
본 명세서의 일 실시예에 따른 표시장치는 표시패널(10), 통합 구동부(20), 스캔 구동부(30), 발광 제어 구동부(40), 및 연성 회로보드(50)를 포함한다. 통합 구동부(20)는 데이터 구동부(22)와 타이밍 제어부(21)를 포함할 수 있다.
표시패널(10)은 제1 기판(11)과 제2 기판(12)을 포함한다. 제1 기판(11)은 플라스틱 필름(11a)과 지지 기판(11b)을 포함할 수 있다. 플라스틱 필름(11a)은 폴리이미드(polyimide) 필름일 수 있으며, 지지 기판(11b)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET)일 수 있다. 제2 기판(12)은 봉지 필름(배리어 필름)일 수 있다.
표시패널(10)은 표시영역(AA)과 표시영역(AA)의 주변에 마련된 비표시영역(NDA)을 포함한다. 표시영역(AA)은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 표시패널(10)에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수), 스캔 라인들(S1~Sn, n은 2 이상의 양의 정수), 및 발광 제어 라인들(E1~En)이 형성된다. 데이터 라인들(D1~Dm)은 스캔 라인들(S1~Sn)과 발광 제어 라인들(E1~En)과 교차되도록 형성될 수 있다. 스캔 라인들(S1~Sn)과 발광 제어 라인들(E1~En)은 서로 나란하게 형성될 수 있다. 또한, 표시패널(10)에는 제1 전원 전압을 공급하기 위한 제1 전원 라인, 제2 전원 전압을 공급하기 위한 제2 전원 라인이 형성될 수 있다.
표시패널(10)의 화소(P)들 각각은 데이터 라인들(D1~Dm) 중 어느 하나, 스캔 라인들(S1~Sn) 중 어느 두 개, 및 발광 제어 라인들(E1~En) 중 어느 하나에 접속될 수 있다. 표시패널(10)의 화소(P)들 각각은 구동 트랜지스터(transistor), 스캔 라인들의 스캔 신호들과 발광 제어 라인의 발광 제어 신호에 의해 제어되는 복수의 스위칭 트랜지스터들, 발광소자(light emitting element), 및 커패시터(capacitor)를 포함할 수 있다. 이 경우, 구동 트랜지스터와 복수의 스위칭 트랜지스터들 각각은 박막 트랜지스터(thin film transistor)일 수 있다. 화소(P)에 대한 자세한 설명은 도 3을 결부하여 후술한다.
또한, 표시패널(10)에는 스캔 구동부(30)와 발광 제어 구동부(40)가 GIP(Gate Driver in Panel) 방식으로 형성될 수 있다. 스캔 구동부(30)와 발광 제어 구동부(40)는 표시패널(10)의 일 측에만 배치되거나, 표시패널(10)의 양 측 각각에 배치될 수 있다. 또는, 스캔 구동부(30)가 표시패널(10)의 일 측에 배치되고 발광 제어 구동부(40)가 표시패널(10)의 타 측에 배치될 수 있다.
스캔 구동부(30)는 스캔 라인들(S1~Sn)에 접속되어 스캔 신호들을 공급한다. 스캔 구동부(30)는 타이밍 제어부(50)로부터 입력되는 스캔 제어신호(SCS)에 따라 스캔 라인들(S1~Sn)에 스캔 신호들을 순차적으로 공급한다.
발광 제어 구동부(40)는 발광 제어 라인들(E1~En)에 접속되어 발광 제어 신호들을 공급한다. 구체적으로, 발광 제어 구동부(40)는 타이밍 제어부(50)로부터 입력되는 발광 제어신호(ECS)에 따라 발광 제어 라인들(E1~En)에 발광 제어 신호들을 공급한다.
통합 구동부(20)는 집적회로(IC)와 같이 칩 형태로 형성되어 연성 회로보드(50)에 부착될 수 있다. 통합 구동부(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 데이터 라인들(D1~Dm)에 접속되어 데이터 전압들을 공급한다. 데이터 구동부(20)는 타이밍 제어부(50)로부터 디지털 비디오 데이터(DATA)와 소스 타이밍 제어신호(DCS)를 입력받는다. 데이터 구동부(20)는 소스 타이밍 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 데이터전압들로 변환하여 데이터라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 외부로부터 디지털 비디오 데이터(DATA)를 입력받는다. 타이밍 제어부(22)는 데이터 구동부(21), 스캔 구동부(30), 및 발광 제어 구동부(40)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 생성한다. 타이밍 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DCS), 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호(SCS), 및 발광 제어 구동부(40)의 동작 타이밍을 제어하기 위한 발광 타이밍 제어신호(ECS)를 포함한다.
타이밍 제어부(22)는 디지털 비디오 데이터(DATA)와 데이터 타이밍 제어신호(DCS)를 데이터 구동부(20)로 출력한다. 타이밍 제어부(22)는 스캔 타이밍 제어신호(SCS)를 스캔 구동부(30)로 출력한다. 타이밍 제어부(22)는 초기화 타이밍 제어신호(SENCS)를 초기화 구동부(40)로 출력한다.
통합 구동부(20)는 전원 공급부를 더 포함할 수 있다. 전원 공급부는 외부로부터 고전위 전압을 인가받고, 고전위 전압으로부터 제1 전원 전압을 생성하여 제1 전원 라인에 공급하고, 제2 전원 전압을 생성하여 제2 전원 라인에 공급한다. 또한, 전원 공급부는 구동 전압들을 통합 구동부(20), 스캔 구동부(30), 및 발광 제어 구동부(40)에 공급할 수 있다.
회로보드(50)는 연성 인쇄회로보드(flexible printed circuit board) 또는 연성필름(flexible film)일 수 있다.
도 4는 본 명세서의 일 실시예에 따른 화소를 상세히 보여주는 회로도이다.
도 4에서는 설명의 편의를 위해 제k-1(k는 2≤k≤n을 만족하는 양의 정수) 스캔 라인, 제k 스캔 라인(Sk), 제k 발광 제어 라인(Ek), 및 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터 라인(Dj)에 접속된 화소(P)를 예시하였다.
도 4를 참조하면, 화소(P)는 구동 트랜지스터(transistor)(DT), 발광소자(light emitting device), 스위칭 소자들, 커패시터(capacitor)(C) 등을 포함한다. 스위칭 소자들은 제1 내지 제5 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5)을 포함한다. 화소(P)는 초기화 전압(Vini)이 공급되는 초기화 전압 라인(VIL), 제1 전원전압(ELVSS)이 공급되는 제1 전원전압 라인(VSL), 및 제2 전원전압(ELVDD)이 공급되는 제2 전원전압 라인(VDL)에 접속될 수 있다.
구동 트랜지스터(DT)는 제1 노드(N1)의 전압에 따라 드레인-소스간 전류(Ids)를 제어한다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 드레인-소스간 전류(Ids)는 수학식 1과 같이 구동 트랜지스터(DT)의 게이트-소스 간의 전압과 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다.
Figure 112017129922085-pat00001
발광 소자(LE)는 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)에 비례할 수 있다. 발광 소자(LE)는 유기발광 다이오드(OLED)일 수 있으며, 발광 소자(LE)의 애노드 전극은 제4 스위칭 트랜지스터(ST4)의 제2 전극과 제5 스위칭 트랜지스터(ST5)의 제1 전극에 접속되며, 캐소드 전극은 제1 전원전압 라인(VSL)에 접속될 수 있다.
제1 스위칭 트랜지스터(ST1)는 제k 스캔 라인(Sk)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극을 접속시킨다. 즉, 제1 스위칭 트랜지스터(ST1)가 턴-온되는 경우, 구동 트랜지스터(DT)는 다이오드 접속될 수 있다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제k 스캔 라인(Sk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제k 스캔 라인(Sk)의 스캔 신호에 의해 턴-온되어 제2 노드(N2)에 제j 데이터 라인(Dj)의 데이터 전압을 공급한다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제k 스캔 라인(Sk)에 접속되고, 제1 전극은 제j 데이터 라인(Dj)에 접속되며, 제2 전극은 제2 노드(N2)에 접속될 수 있다.
제3 스위칭 트랜지스터(ST3)는 제k 발광 제어 라인(Ek)의 발광 신호에 의해 턴-온되어 제2 노드(N2)에 초기화 전압 라인(VIL)의 초기화 전압(Vini)을 공급한다. 제3 스위칭 트랜지스터(ST3)의 게이트 전극은 제k 발광 제어 라인(Ek)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다.
제4 스위칭 트랜지스터(ST4)는 제k 발광 제어 라인(Ek)의 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 드레인 전극과 발광 소자(LE)의 애노드 전극을 접속시킨다. 제4 스위칭 트랜지스터(ST4)의 게이트 전극은 제k 발광 제어 라인(Ek)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되며, 제2 전극은 발광 소자(LE)의 애노드 전극에 접속될 수 있다.
제5 스위칭 트랜지스터(ST5)는 제k-1 스캔 라인(Sk-1)의 스캔 신호에 의해 턴-온되어 발광 소자(LE)의 애노드 전극에 초기화 전압 라인(VIL)의 초기화 전압(Vini)을 공급한다. 제5 스위칭 트랜지스터(ST5)의 게이트 전극은 제k-1 스캔 라인(Sk-1)에 접속되고, 제1 전극은 발광 소자(LE)의 애노드 전극에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속될 수 있다.
커패시터(C)는 제1 노드(N1)와 제2 노드(N2) 사이, 즉 구동 트랜지스터(DT)의 게이트 전극과 제2 스위칭 트랜지스터(ST2)의 드레인 전극 사이에 형성된다.
제1 내지 제5 스위칭 트랜지스터(ST1, ST2, ST3, ST4, ST5), 및 구동 트랜지스터(DT) 각각의 반도체층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제5 스위칭 트랜지스터(ST1, ST2, ST3, ST4, ST5), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 4에서는 제1 내지 제5 스위칭 트랜지스터(ST1, ST2, ST3, ST4, ST5), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
또한, 제1 전원전압(ELVSS), 제2 전원전압(ELVDD), 초기화 전압(Vini)은 구동 트랜지스터(DT)의 특성, 발광 소자(LE)의 특성 등을 고려하여 설정될 수 있다.
도 4에서는 본 명세서의 일 실시예에 따른 화소(P)의 일 예를 도시하였으며, 본 명세서의 실시예들은 이에 한정되지 않음에 주의하여야 한다.
도 5는 본 명세서의 일 실시예에 따른 스캔 구동부를 상세히 보여주는 블록도이다.
스캔 구동부(30)에는 제1 스타트 신호가 공급되는 제1 스타트 신호 라인(STL1), 제2 스타트 신호가 공급되는 제2 스타트 신호 라인(STL2), 제1 클럭 신호가 공급되는 제1 클럭 라인(CL1), 제2 클럭 신호가 공급되는 제2 클럭 라인(CL2)이 배치된다. 제1 스타트 신호, 제2 스타트 신호, 제1 클럭 신호, 및 제2 클럭 신호는 타이밍 제어부(30)로부터 공급되는 스캔 제어신호(SCS)에 해당한다.
스캔 구동부(30)는 스캔 라인들(S1~Sn)에 각각 접속된 복수의 스테이지들(ST1~STn)을 포함한다. 제k 스테이지(STk)는 제k 게이트라인(Sk)에 접속되어 스캔 신호를 출력한다. 도 5에서는 설명의 편의를 위해 제1 내지 제4 스캔 라인들(S1~S4)에 접속된 제1 내지 제4 스테이지들(ST1~ST14)만을 도시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 앞에 위치한 스테이지를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 뒤에 위치한 스테이지를 지시한다. 예를 들어, 제3 스테이지(ST3)의 전단 스테이지들은 제1 및 제2 스테이지들(ST1, ST2)을 지시하고, 제3 스테이지(ST3)의 후단 스테이지들은 제4 내지 제n 스테이지들(ST4~STn)을 지시한다.
스테이지들(ST1~STn) 각각은 스타트 단자(ST), 후단 캐리신호 입력단자(NT), 제1 및 제2 클럭 단자들(CT1, CT2), 및 출력단자(OT)를 포함한다.
스테이지들(ST1~STn) 각각의 스타트 단자(ST)는 제1 스타트 신호라인(STL1), 제2 스타트 신호라인(STL2), 또는 두 번째 전단 스테이지의 출력 단자(OT)에 접속될 수 있다. 즉, 제k 스테이지(STk)의 스타트 단자(ST)는 제1 스타트 신호라인(STL1), 제2 스타트 신호라인(STL2), 또는 제k-2 스테이지(STk-2)의 출력단자(OT)에 접속될 수 있다. 이 경우, 제k 스테이지(STk)의 스타트 단자(ST)에는 제1 스타트 신호라인(STL1)의 제1 스타트 신호, 제2 스타트 신호라인(STL2)의 제2 스타트 신호, 또는 제k-2 스테이지(STk-2)의 출력단자(OT)의 출력신호가 입력될 수 있다. 예를 들어, 도 5와 같이 제1 및 제2 스테이지들(ST1~ST2)은 두 번째 전단 스테이지가 없기 때문에, 제1 스테이지(ST1)의 스타트 단자(ST)는 제1 스타트 신호라인(SL1)에 접속되어 제1 스타트 신호를 입력받고, 제2 스테이지(ST2)의 스타트 단자(ST)는 제2 스타트 신호라인(STL2)에 접속되어 제2 스타트 신호를 입력받을 수 있다. 또한, 도 5와 같이 제3 내지 제p 스테이지들(STA3~STAp) 각각의 스타트 단자(ST)는 두 번째 전단 스테이지의 출력단자(OT)에 접속되어 두 번째 전단 스테이지의 출력단자(OT)의 출력신호를 전단 캐리신호로 입력받을 수 있다.
스테이지들(ST1~STn) 각각의 후단 캐리신호 입력단자(NT)는 세 번째 후단 스테이지의 출력 단자(OT)에 접속될 수 있다. 제k 스테이지(STk)를 기준으로 세 번째 후단 스테이지는 제k+3 스테이지(STk+3)를 지시한다. 즉, 제k 스테이지(STk)의 후단 캐리신호 입력단자(NT)는 제k+3 스테이지(STk+3)의 출력단자(OT)에 접속될 수 있다. 이 경우, 제k 스테이지(STk)의 후단 캐리신호 입력단자(NT)에는 제k+3 스테이지(STk+3)의 출력단자(OT)의 출력신호가 후단 캐리신호로 입력될 수 있다. 한편, 도 5에서는 스테이지들(ST1~STn) 각각의 후단 캐리신호 입력단자(NT)가 세 번째 후단 스테이지의 출력 단자(OT)에 접속된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 스테이지들(ST1~STn) 각각의 후단 캐리신호 입력단자(NT)는 네 번째 후단 스테이지의 출력 단자(OT)에 접속될 수 있다.
스테이지들(ST1~STn) 각각의 제1 및 제2 클럭 단자들(CT1, CT2) 각각은 제1 및 제2 클럭 라인들(CL1, CL2) 중 어느 하나에 접속된다. 제1 및 제2 클럭 라인들(CL1, CL2)에 인가되는 제1 및 제2 클럭 신호들은 서로 위상이 반대되는 신호일 수 있다. 제1 및 제2 클럭 신호들은 게이트 오프 전압과 게이트 온 전압 사이에서 스윙할 수 있다.
스테이지들(ST1~STn)의 제1 및 제2 클럭 단자들(CT1, CT2)에는 제1 및 제2 클럭 라인들이 교대로 접속될 수 있다. 예를 들어, 도 5와 같이 제1 스테이지(ST1)의 제1 클럭 단자(CT1)가 제1 클럭 라인(CL1)에 접속되고 제2 클럭 단자(CT2)가 제2 클럭 라인(CL2)에 접속되는 경우, 제2 스테이지(STA)의 제1 클럭 단자(CT1)는 제2 클럭 라인(CL2)에 접속되고 제2 클럭 단자(CT2)는 제1 클럭 라인(CL1)에 접속될 수 있다. 또한, 이 경우 제3 스테이지(ST3)의 제1 클럭 단자(CT1)는 제1 클럭 라인(CL1)에 접속되고 제2 클럭 단자(CT2)는 제2 클럭 라인(CL2)에 접속될 수 있다.
스테이지들(ST1~STn) 각각의 출력단자(OT)는 스캔 라인에 접속되어 스캔 신호를 출력한다. 스테이지들(ST1~STn) 각각의 출력단자(OT)는 두 번째 후단 스테이지의 스타트 단자(ST), 및 세 번째 전단 스테이지의 후단 출력신호 입력단자(NT)에 접속될 수 있다. 제k 스테이지(STk)를 기준으로 두 번째 후단 스테이지는 제k+2 스테이지(STAk+2)를 지시하며, 세 번째 전단 스테이지는 제k-3 스테이지(STk-3)를 지시한다.
도 6은 본 명세서의 제1 실시예에 따른 스캔 구동부의 제k 스테이지를 상세히 보여주는 회로도이다.
도 6에서는 설명의 편의를 위해 풀-업 노드는 Q 노드이고, 풀-다운 노드는 QB 노드(QB)인 것으로 설명하였다. Q 노드는 제1 Q 노드(Q)와 제2 Q 노드(Q')를 포함할 수 있다. 또한, 도 6에서는 설명의 편의를 위해 제1 클럭 단자(CT1)로 제1 클럭 신호(CLK1)가 인가되고, 제2 클럭 단자(CT2)로 제2 클럭 신호(CLK2)가 인가되는 것으로 설명하였다.
도 6을 참조하면, 제k 스테이지(STk)는 출력부(100), 제1 Q 노드 제어부(200), 제2 Q 노드 제어부(300), 제3 Q 노드 제어부(400), 제1 QB 노드 제어부(500), 제2 QB 노드 제어부(600), Q 노드 연결부(700), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다. 또한, 제k 스테이지(STk)는 스타트 단자(ST), 후단 캐리신호 입력단자(NT), 제1 및 제2 클럭 단자들(CT1, CT2), 및 출력 단자(OT) 이외에 게이트 온 전압 단자(VNT), 제1 게이트 오프 전압 단자(VFT1), 및 제2 게이트 오프 전압(VFT2)을 더 포함할 수 있다. 게이트 온 전압 단자(VNT)에는 게이트 온 전압이 인가되고, 제1 게이트 오프 전압 단자(VFT1)에는 제1 게이트 오프 전압이 인가되며, 제2 게이트 오프 전압 단자(VFT2)에는 제2 게이트 오프 전압이 인가될 수 있다.
한편, 도 6에서는 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 예시하였다. 이 경우, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)은 게이트 로우 전압(VGL)이 인가되는 경우 턴-온된다. 따라서, 이하에서는, 게이트 온 전압이 게이트 로우 전압(VGL), 제1 게이트 오프 전압이 제1 게이트 하이 전압(VGH1), 제2 게이트 오프 전압이 제1 게이트 하이 전압(VGH1)보다 높은 제2 게이트 하이 전압(VGH2)인 것을 중심으로 설명하였다. 하지만, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)은 N 타입 MOSFET으로 형성될 수 있다. 이 경우, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)은 게이트 하이 전압(VGH)이 인가되는 경우 턴-온된다.
출력부(100)는 풀-업 트랜지스터(TU)와 풀-다운 트랜지스터(TD)를 포함한다.
풀-업 트랜지스터(TU)의 게이트 전극은 제2 Q 노드(Q')에 접속되고, 제1 전극은 출력 단자(OT)에 접속되며, 제2 전극은 제1 클럭 단자(CT1)에 접속될 수 있다. 풀-업 트랜지스터(TU)는 제2 Q 노드(Q')의 게이트 로우 전압(VGL)에 의해 턴-온되어 제1 클럭 단자(CT1)로 입력되는 제1 클럭 신호(CLK1)를 출력 단자(OT)로 공급한다. 따라서, 풀-업 트랜지스터(TU)가 제2 Q 노드(Q')의 게이트 로우 전압(VGL)에 의해 턴-온되고 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 제1 클럭 단자(CT1)로 입력되는 경우, 게이트 로우 전압(VGL)의 스캔 신호가 출력 단자(OT)로 출력될 수 있다.
풀-다운 트랜지스터(TD)의 게이트 전극은 QB 노드(QB)에 접속되고, 제1 전극은 제1 게이트 오프 전압 단자(VFT1)에 접속되며, 제2 전극은 출력 단자(OT)에 접속될 수 있다. 풀-다운 트랜지스터(TD)는 QB 노드(QB)의 게이트 로우 전압에 의해 턴-온되어 제1 게이트 오프 전압 단자(VFT1)로 인가되는 제1 게이트 하이 전압(VGH1)을 출력 단자(OT)로 공급한다. 따라서, 풀-다운 트랜지스터(TD)가 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온되는 경우, 제1 게이트 하이 전압(VGH1)의 스캔 신호가 출력 단자(OT)로 출력될 수 있다.
제1 Q 노드 제어부(200)는 후단 캐리신호 입력단자(NT)로 인가되는 후단 캐리신호에 따라 제2 게이트 오프 전압 단자(VFT2)로 인가되는 제2 게이트 하이 전압(VGH2)을 제1 Q 노드(Q)로 공급한다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 즉, 제1 Q 노드 제어부(200)는 Q 노드 충전부로 역할을 한다.
제1 Q 노드 제어부(200)는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 게이트 로우 전압(VGL)의 후단 캐리신호가 후단 캐리신호 입력단자(NT)로 인가되는 경우 턴-온되어 제2 게이트 오프 전압 단자(VFT2)의 제2 게이트 하이 전압(VGH2)을 제1 Q 노드(Q)로 공급한다. 제1 트랜지스터(T1)의 게이트 전극은 후단 캐리신호 입력단자(NT)에 접속되고, 제1 전극은 제2 게이트 오프 전압 단자(VFT2)에 접속되며, 제2 전극은 제1 Q 노드(Q)에 접속될 수 있다.
제2 Q 노드 제어부(300)는 스타트 단자(ST)로 인가되는 제1 스타트 신호, 제2 스타트 신호, 또는 전단 캐리신호의 게이트 로우 전압(VGL)을 제1 Q 노드(Q)로 공급한다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 게이트 로우 전압(VGL)으로 방전될 수 있다. 즉, 제2 Q 노드 제어부(300)는 Q 노드 방전부로 역할을 한다.
제2 Q 노드 제어부(300)는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)는 게이트 로우 전압(VGL)의 제1 스타트 신호, 제2 스타트 신호, 또는 전단 캐리신호가 스타트 단자(ST)로 인가되는 경우 턴-온되어 게이트 로우 전압(VGL)의 제1 스타트 신호, 제2 스타트 신호, 또는 전단 캐리신호를 제1 Q 노드(Q)로 공급한다. 제2 트랜지스터(T2)의 게이트 전극과 제2 전극은 스타트 단자(ST)에 접속되고, 제1 전극은 제1 Q 노드(Q)에 접속될 수 있다.
제3 Q 노드 제어부(400)는 제1 클럭 단자(CT1)로 인가되는 제1 클럭 신호(CLK1)와 QB 노드(QB)의 전압에 따라 제2 게이트 오프 전압 단자(VFT2)로 인가되는 제2 게이트 하이 전압(VGH2)을 제1 Q 노드(Q)로 공급한다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 즉, 제3 Q 노드 제어부(400)는 Q 노드 충전부로 역할을 한다.
제3 Q 노드 제어부(400)는 제3 및 제4 트랜지스터들(T3, T4)를 포함할 수 있다. 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK)가 제1 클럭 단자(CT1)으로 인가되는 경우 턴-온되어 제4 트랜지스터(T4)의 제2 전극과 제1 Q 노드(Q)를 접속시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제1 클럭 단자(CT1)에 접속되고, 제1 전극은 제4 트랜지스터(T4)의 제2 전극에 접속되며, 제2 전극은 제1 Q 노드(Q)에 접속될 수 있다.
제4 트랜지스터(T4)는 QB 노드(QB)가 게이트 로우 전압(VGL)을 갖는 경우 턴-온되어 제2 게이트 오프 전압 단자(VFT2)와 제3 트랜지스터(T3)의 제1 전극을 접속시킨다. 제4 트랜지스터(T4)의 게이트 전극은 QB 노드(QB)에 접속되고, 제1 전극은 제2 게이트 오프 전압 단자(VFT2)에 접속되며, 제2 전극은 제3 트랜지스터(T3)의 제1 전극에 접속될 수 있다.
제1 QB 노드 제어부(500)는 제2 클럭 단자(CT2)로 인가되는 제2 클럭 신호(CLK2)에 따라 턴-온되어 게이트 온 전압 단자(VNF)의 게이트 로우 전압(VGL)을 QB 노드(QB)로 공급한다. 이로 인해, QB 노드(QB)는 게이트 로우 전압(VGL)으로 방전될 수 있다. 즉, 제1 QB 노드 제어부(500)는 QB 노드 방전부로 역할을 한다.
제1 QB 노드 제어부(500)는 제5 트랜지스터(T5)를 포함할 수 있다. 제5 트랜지스터(T5)는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 제2 클럭 단자(CT2)로 인가되는 경우 턴-온되어 게이트 온 전압 단자(VNF)의 게이트 로우 전압(VGL)을 QB 노드(QB)로 공급한다. 제5 트랜지스터(T5)의 게이트 전극은 제2 클럭 단자(CT2)에 접속되고, 제1 전극은 QB 노드(QB)에 접속되며, 제2 전극은 게이트 온 전압 단자(VNF)에 접속될 수 있다.
제2 QB 노드 제어부(600)는 제1 Q 노드(Q)의 전압에 따라 제2 클럭 단자(CT2)로 인가되는 제2 클럭 신호(CLK2)를 QB 노드(QB)로 공급한다. 이로 인해, QB 노드(QB)는 제2 게이트 하이 전압(VGH2)으로 충전되거나 게이트 로우 전압(VGL)으로 방전될 수 있다. 즉, 제2 QB 노드 제어부(600)는 QB 노드 충방전부로 역할을 한다.
제2 QB 노드 제어부(600)는 제6 트랜지스터(T6)를 포함할 수 있다. 제6 트랜지스터(T6)는 제1 Q 노드(Q)가 게이트 로우 전압(VGL)을 갖는 경우 턴-온되어 제2 클럭 신호(CLK2)를 QB 노드(QB)로 공급한다. 제6 트랜지스터(T6)의 게이트 전극은 제1 Q 노드(Q)에 접속되고, 제1 전극은 제2 클럭 단자(CT2)에 접속되며, 제2 전극은 QB 노드(QB)에 접속될 수 있다.
Q 노드 연결부(700)는 게이트 온 전압 단자(VNF)의 게이트 로우 전압(VGL)에 의해 제1 Q 노드(Q)와 제2 Q 노드(Q')를 서로 접속시킨다. Q 노드 연결부(700)는 제7 트랜지스터(T7)를 포함할 수 있다. 제7 트랜지스터(T7)는 게이트 온 전압 단자(VNF)의 게이트 로우 전압(VGL)에 의해 턴-온되어 제1 Q 노드(Q)와 제2 Q 노드(Q')를 서로 접속시킨다. 제7 트랜지스터(T7)의 게이트 전극은 게이트 온 전압 단자(VNF)에 접속되고, 제1 전극은 제2 Q 노드(Q')에 접속되며, 제2 전극은 제1 Q 노드(Q)에 접속될 수 있다.
제2 Q 노드(Q')가 게이트 로우 전압(VGL)보다 낮은 레벨의 전압(VGL')로 낮아지는 경우, 제7 트랜지스터(T7)의 게이트-소스간 전압(Vgs)은 "VGL-VGL'"가 되므로, 제7 트랜지스터(T7)는 턴-오프된다. 따라서, 제2 Q 노드(Q')가 게이트 로우 전압(VGL)보다 낮은 레벨의 전압(VGL')로 낮아지더라도, 제1 Q 노드(Q)는 게이트 로우 전압(VGL)을 유지할 수 있다.
구체적으로, 제1 Q 노드(Q)가 게이트 로우 전압(VGL)보다 낮은 레벨의 전압(VGL')으로 낮아지는 경우, 제1 Q 노드(Q)에 접속된 제1 트랜지스터(T1)와 제3 트랜지스터(T3)의 드레인 전극에 게이트 로우 전압(VGL)보다 낮은 레벨의 전압(VGL')이 인가될 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트 전극과 제3 트랜지스터(T3)의 게이트 전극에 제2 게이트 하이 전압(VGH2)이 인가되는 경우, 제1 트랜지스터(T1)와 제3 트랜지스터(T3)의 게이트-드레인간 전압(Vds)이 매우 큰 양의 값을 가질 수 있으므로, 제1 트랜지스터(T1)와 제3 트랜지스터(T3)를 통해 오프 전류(off current)가 흐를 수 있다. 하지만, 본 명세서의 실시예들은 제2 Q 노드(Q')가 게이트 로우 전압(VGL)보다 낮은 레벨의 전압(VGL')으로 낮아지더라도 제1 Q 노드(Q)를 게이트 로우 전압(VGL)으로 유지할 수 있으므로, 제1 트랜지스터(T1)와 제3 트랜지스터(T3)를 통해 오프 전류(off current)가 흐르는 것을 최소화할 수 있다.
제1 커패시터(C1)는 제2 Q 노드(Q')와 출력 단자(OT) 사이에 접속된다. 제1 커패시터(C1)는 제2 Q 노드(Q')와 출력 단자(OT)의 차전압을 유지한다.
제2 커패시터(C2)는 QB 노드(QB)와 제2 게이트 오프 전압 단자(VFT2) 사이에 접속된다. 제2 커패시터(C2)는 QB 노드(QB)와 제2 게이트 오프 전압 단자(VFT2)의 차전압을 유지한다.
풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)의 제1 전극은 소스 전극, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다. 즉, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)의 제1 전극은 드레인 전극, 제2 전극은 소스 전극일 수 있다.
또한, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)의 반도체 층은 아모포스 실리콘(amorphous silicon, a-Si), 폴리 실리콘(poly silicon, Poly-Si), 또는 산화물(oxide) 반도체로 형성될 수 있다.
또한, 도 6에서는 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 예시하였다. 이에 따라, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)이 게이트 전극에 게이트 로우 전압(VGL)이 인가되는 경우 턴-온되는 것을 예시하였다. 하지만, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)은 N 타입 MOSFET으로 형성될 수 있으며, 이 경우 게이트 전극에 게이트 하이 전압(VGH)이 인가되는 경우 턴-온될 수 있다.
도 7은 도 6의 제k 스테이지의 스타트 단자, 클럭 단자들, 후단 캐리신호 입력단자에 인가되는 신호들, 제1 Q 노드의 전압, 제2 Q 노드의 전압, QB 노드의 전압, 및 출력 단자의 출력 신호를 보여주는 파형도이다.
도 5 및 도 7을 참조하면, 제1 클럭 라인(CL1)에 인가되는 제1 클럭 신호(CLK1)와 제2 클럭 라인(CL2)에 인가되는 제2 클럭 신호(CLK2)는 서로 위상이 반대되는 신호들일 수 있다. 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 게이트 로우 전압(VGL)과 제2 게이트 하이 전압(VGH2) 사이에서 스윙한다.
또한, 제1 스타트 신호 라인(STL1)에 인가되는 제1 스타트 신호(VST1)는 게이트 로우 전압(VGL)과 제2 게이트 하이 전압(VGH2) 사이에서 스윙한다. 제2 스타트 신호 라인(STL2)에 인가되는 제2 스타트 신호는 게이트 로우 전압(VGL)과 제2 게이트 하이 전압(VGH2) 사이에서 스윙할 수 있다. 제1 스타트 신호(VST1)의 게이트 로우 전압(VGL)의 펄스가 제2 게이트 신호의 게이트 로우 전압(VGL)의 펄스보다 앞서 발생할 수 있다. 제1 스타트 신호(VST1)의 게이트 로우 전압(VGL)의 펄스는 제2 게이트 신호의 게이트 로우 전압(VGL)의 펄스와 중첩될 수 있다.
도 7에서는 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)이 P 타입 MOSFET인 경우에 제1 및 제2 클럭 신호들(CLK1, CLK2), 제1 스타트 신호(VST1), 제1 Q 노드(Q)의 전압(VQ), 제2 Q 노드(Q')의 전압(VQ'), QB 노드(QB)의 전압(VQB), 출력 신호(SRO), 및 후단 캐리신호(VNEXT)를 예시하였다. 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 제1 내지 제7 트랜지스터들(T1~T7)이 N 타입 MOSFET인 경우, 제1 및 제2 클럭 신호들(CLK1, CLK2), 제1 스타트 신호(VST1), 제1 Q 노드(Q)의 전압(VQ), 제2 Q 노드(Q')의 전압(VQ'), QB 노드(QB)의 전압(VQB), 출력 신호(SRO), 및 후단 캐리신호(VNEXT)는 N 타입 MOSFET 특성에 맞게 수정되어야 한다.
도 8a 내지 도 8g는 본 명세서의 제1 실시예에 따른 제k 스테이지의 제1 내지 제8 기간들 동안 동작을 설명하기 위한 회로도들이다.
이하에서는, 도 8a 내지 도 8g를 결부하여 제k 스테이지(STk)에 입력되는 신호들에 따라 제1 Q 노드(Q)의 전압(VQ), 제2 Q 노드(Q')의 전압(VQ'), QB 노드(QB)의 전압(VQB), 및 출력 신호(SRO)의 파형 변화를 구체적으로 설명한다.
도 8a 내지 도 8g에서는 제k 스테이지(STk)의 제1 클럭 단자(CT1)에 제1 클럭 신호(CLK1)가 인가되고, 제2 클럭 단자(CT2)에 제2 클럭 신호(CLK2)가 인가되며, 스타트 단자(ST)에 제1 스타트 신호(VST1)가 인가되고, 후단 캐리신호 입력단자(NT)에 제k+3 스테이지(STk)의 출력 신호가 후단 캐리신호(VNEXT)로 인가되는 것을 중심으로 설명하였다. 또한, 도 8a 내지 도 8g에서는 턴-온되는 트랜지스터를 동그라미로 표시하였다.
한편, 스타트 단자(ST)에는 제1 스타트 신호(VST1) 대신에 제k-2 스테이지(STk-2)의 출력 신호인 전단 캐리신호가 인가될 수 있으며, 후단 캐리신호 입력단자(NT)에는 제k+3 스테이지(STk+3)의 출력 신호 대신에 제k+4 스테이지(STk+4)의 출력 신호가 인가될 수 있다. 후단 캐리신호 입력단자(NT)에 제k+4 스테이지(STk+4)의 출력 신호가 인가되는 경우, 제1 Q 노드(Q)의 전압(VQ)과 제2 Q 노드(Q')의 전압(VQ')은 제4 기간(t4) 동안에도 게이트 로우 전압(VGL)을 유지할 수 있다.
첫 번째로, 도 7과 같이 제1 기간(t1) 동안 스타트 단자(ST)에는 게이트 로우 전압(VGL)의 제1 스타트 신호(VST1)가 인가되고, 제1 클럭 단자(CT1)에는 제2 게이트 하이 전압(VGH2)의 제1 클럭 신호(CLK1)가 인가되며, 제2 클럭 단자(CT2)에는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 인가되고, 후단 캐리신호 입력단자(NT)에는 제2 게이트 하이 전압(VGH2)의 후단 캐리신호(VNEXT)가 인가된다. 그러므로, 도 8a와 같이 제2 트랜지스터(T2), 제4 내지 제7 트랜지스터들(T4~T7), 풀-업 트랜지스터(TU), 및 풀-다운 트랜지스터(TD)가 턴-온될 수 있다.
제2 트랜지스터(T2)는 게이트 로우 전압(VGL)의 제1 스타트 신호(VST1)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)는 게이트 로우 전압(VGL)으로 방전될 수 있다.
제4 트랜지스터(T4)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 하지만, 제3 트랜지스터(T3)가 턴-오프되므로, 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)에 접속되지 않는다.
제5 트랜지스터(T5)는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)에 의해 턴-온된다. 또한, 제6 트랜지스터(T6)는 제1 Q 노드(Q1)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, QB 노드(QB)는 게이트 로우 전압(VGL)으로 방전될 수 있다.
제7 트랜지스터(T7)는 게이트 온 전압 단자(VNT)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 서로 접속될 수 있다. 그러므로, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 모두 게이트 로우 전압(VGL)으로 방전될 수 있다.
풀-업 트랜지스터(TU)는 제2 Q 노드(Q')의 게이트 로우 전압(VGL)에 의해 턴-온된다. 또한, 풀-다운 트랜지스터(TD)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 게이트 하이 전압(VGH1)과 제2 게이트 하이 전압(VGH2) 사이의 전압(VGH')이 출력 단자(OT)로 출력될 수 있다.
두 번째로, 도 7과 같이 제2 기간(t2) 동안 스타트 단자(ST)에는 제2 게이트 하이 전압(VGH2)의 제1 스타트 신호(VST1)가 인가되고, 제1 클럭 단자(CT1)에는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 인가되며, 제2 클럭 단자(CT2)에는 제2 게이트 하이 전압(VGH2)의 제2 클럭 신호(CLK2)가 인가되고, 후단 캐리신호 입력단자(NT)에는 제2 게이트 하이 전압(VGH2)의 후단 캐리신호(VNEXT)가 인가된다. 그러므로, 도 8b와 같이 제3 트랜지스터(T3), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 풀-업 트랜지스터(TU)가 턴-온될 수 있다.
제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)에 의해 턴-온된다. 하지만, 제4 트랜지스터(T4)가 턴-오프되므로, 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)에 접속되지 않는다.
제6 트랜지스터(T6)는 제1 Q 노드(Q1)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, QB 노드(QB)는 제2 클럭 신호(CLK2)의 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 따라서, 풀-다운 트랜지스터(TD)는 턴-오프될 수 있다.
풀-업 트랜지스터(TU)는 제2 Q 노드(Q')의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 클럭 단자(CT1)의 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 출력 단자(OT)로 입력되는 경우, 제2 Q 노드(Q')는 제1 커패시터(C1)에 의해 부트 스트래핑되어 게이트 로우 전압(VGL)보다 더 낮은 레벨의 전압(VGL')을 가질 수 있다. 이로 인해, 풀-업 트랜지스터(TU)는 완전히 턴-온되므로, 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 출력 단자(OT)로 출력될 수 있다.
제7 트랜지스터(T7)의 게이트 전극에는 게이트 온 전압 단자(VNT)의 게이트 로우 전압(VGL)가 인가된다. 하지만, 제2 Q 노드(Q')가 게이트 로우 전압(VGL)보다 낮은 레벨의 전압(VGL')로 낮아지는 경우, 제7 트랜지스터(T7)의 게이트-소스간 전압(Vgs)은 "VGL-VGL'"가 되므로, 제7 트랜지스터(T7)는 턴-오프된다. 따라서, 제2 Q 노드(Q')가 게이트 로우 전압(VGL)보다 낮은 레벨의 전압(VGL')로 낮아지더라도, 제1 Q 노드(Q)는 게이트 로우 전압(VGL)을 유지할 수 있다.
세 번째로, 도 7과 같이 제3 기간(t3) 동안 스타트 단자(ST)에는 제2 게이트 하이 전압(VGH2)의 제1 스타트 신호(VST1)가 인가되고, 제1 클럭 단자(CT1)에는 제2 게이트 하이 전압(VGH2)의 제1 클럭 신호(CLK1)가 인가되며, 제2 클럭 단자(CT2)에는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 인가되고, 후단 캐리신호 입력단자(NT)에는 제2 게이트 하이 전압(VGH2)의 후단 캐리신호(VNEXT)가 인가된다. 그러므로, 도 8c와 같이 제4 내지 제7 트랜지스터들(T4~T7), 풀-업 트랜지스터(TU), 및 풀-다운 트랜지스터(TD)가 턴-온될 수 있다.
제4 트랜지스터(T4)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 하지만, 제3 트랜지스터(T3)가 턴-오프되므로, 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)에 접속되지 않는다.
제5 트랜지스터(T5)는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)에 의해 턴-온된다. 또한, 제6 트랜지스터(T6)는 제1 Q 노드(Q1)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, QB 노드(QB)는 게이트 로우 전압(VGL)으로 방전될 수 있다.
제7 트랜지스터(T7)는 게이트 온 전압 단자(VNT)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 서로 접속될 수 있다. 그러므로, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 모두 게이트 로우 전압(VGL)으로 방전될 수 있다.
풀-업 트랜지스터(TU)는 제2 Q 노드(Q')의 게이트 로우 전압(VGL)에 의해 턴-온된다. 또한, 풀-다운 트랜지스터(TD)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 게이트 하이 전압(VGH1)과 제2 게이트 하이 전압(VGH2) 사이의 전압(VGH')이 출력 단자(OT)로 출력될 수 있다.
네 번째로, 도 7과 같이 제4 기간(t4) 동안 스타트 단자(ST)에는 제2 게이트 하이 전압(VGH2)의 제1 스타트 신호(VST1)가 인가되고, 제1 클럭 단자(CT1)에는 제2 게이트 하이 전압(VGH2)의 제1 클럭 신호(CLK1)가 인가되며, 제2 클럭 단자(CT2)에는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 인가되고, 후단 캐리신호 입력단자(NT)에는 게이트 로우 전압(VGL)의 후단 캐리신호(VNEXT)가 인가된다. 그러므로, 도 8d와 같이 제1 트랜지스터(T1), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제7 트랜지스터(T7), 및 풀-다운 트랜지스터(TD)가 턴-온될 수 있다.
제1 트랜지스터(T1)는 게이트 로우 전압(VGL)의 후단 캐리신호(VNEXT)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)의 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다.
제4 트랜지스터(T4)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 하지만, 제3 트랜지스터(T3)가 턴-오프되므로, 제1 Q 노드(Q)는 제3 트랜지스터(T3)와 제4 트랜지스터(T4)를 경유하여 제2 게이트 오프 전압 단자(VFT2)에 접속되지 않는다.
제5 트랜지스터(T5)는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)에 의해 턴-온된다. 이로 인해, QB 노드(QB)는 게이트 로우 전압(VGL)으로 방전될 수 있다.
제7 트랜지스터(T7)는 게이트 온 전압 단자(VNT)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 서로 접속될 수 있다. 그러므로, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 모두 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 따라서, 풀-업 트랜지스터(TU)는 턴-오프될 수 있다.
풀-다운 트랜지스터(TD)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 게이트 하이 전압(VGH1)이 출력 단자(OT)로 출력될 수 있다.
다섯 번째로, 도 7과 같이 제5 기간(t5) 동안 스타트 단자(ST)에는 제2 게이트 하이 전압(VGH2)의 제1 스타트 신호(VST1)가 인가되고, 제1 클럭 단자(CT1)에는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 인가되며, 제2 클럭 단자(CT2)에는 제2 게이트 하이 전압(VGH2)의 제2 클럭 신호(CLK2)가 인가되고, 후단 캐리신호 입력단자(NT)에는 게이트 로우 전압(VGL)의 후단 캐리신호(VNEXT)가 인가된다. 그러므로, 도 8e와 같이 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제7 트랜지스터(T7), 및 풀-다운 트랜지스터(TD)가 턴-온될 수 있다.
제1 트랜지스터(T1)는 게이트 로우 전압(VGL)의 후단 캐리신호(VNEXT)에 의해 턴-온된다. 또한, 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)에 의해 턴-온되고, 제4 트랜지스터(T4)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)의 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다.
제7 트랜지스터(T7)는 게이트 온 전압 단자(VNT)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 서로 접속될 수 있다. 그러므로, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 모두 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 따라서, 풀-업 트랜지스터(TU)는 턴-오프될 수 있다.
풀-다운 트랜지스터(TD)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 게이트 하이 전압(VGH1)이 출력 단자(OT)로 출력될 수 있다.
여섯 번째로, 도 7과 같이 제6 기간(t6) 동안 스타트 단자(ST)에는 제2 게이트 하이 전압(VGH2)의 제1 스타트 신호(VST1)가 인가되고, 제1 클럭 단자(CT1)에는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 인가되며, 제2 클럭 단자(CT2)에는 제2 게이트 하이 전압(VGH2)의 제2 클럭 신호(CLK2)가 인가되고, 후단 캐리신호 입력단자(NT)에는 제2 게이트 하이 전압(VGH2)의 후단 캐리신호(VNEXT)가 인가된다. 그러므로, 도 8f와 같이 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제7 트랜지스터(T7), 및 풀-다운 트랜지스터(TD)가 턴-온될 수 있다.
제3 트랜지스터(T3)는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)에 의해 턴-온되고, 제4 트랜지스터(T4)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)의 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다.
제7 트랜지스터(T7)는 게이트 온 전압 단자(VNT)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 서로 접속될 수 있다. 그러므로, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 모두 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 따라서, 풀-업 트랜지스터(TU)는 턴-오프될 수 있다.
풀-다운 트랜지스터(TD)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 게이트 하이 전압(VGH1)이 출력 단자(OT)로 출력될 수 있다.
일곱 번째로, 도 7과 같이 제7 기간(t7) 동안 스타트 단자(ST)에는 제2 게이트 하이 전압(VGH2)의 제1 스타트 신호(VST1)가 인가되고, 제1 클럭 단자(CT1)에는 제2 게이트 하이 전압(VGH2)의 제1 클럭 신호(CLK1)가 인가되며, 제2 클럭 단자(CT2)에는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 인가되고, 후단 캐리신호 입력단자(NT)에는 제2 게이트 하이 전압(VGH2)의 후단 캐리신호(VNEXT)가 인가된다. 그러므로, 도 8g와 같이 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제7 트랜지스터(T7), 및 풀-다운 트랜지스터(TD)가 턴-온될 수 있다.
제4 트랜지스터(T4)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 하지만, 제3 트랜지스터(T3)가 턴-오프되므로, 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)에 접속되지 않는다.
제5 트랜지스터(T5)는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)에 의해 턴-온된다. 이로 인해, QB 노드(QB)는 게이트 로우 전압(VGL)으로 방전될 수 있다.
제7 트랜지스터(T7)는 게이트 온 전압 단자(VNT)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 서로 접속될 수 있다. 그러므로, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 모두 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 따라서, 풀-업 트랜지스터(TU)는 턴-오프될 수 있다.
풀-다운 트랜지스터(TD)는 QB 노드(QB)의 게이트 로우 전압(VGL)에 의해 턴-온된다. 이로 인해, 제1 게이트 하이 전압(VGH1)이 출력 단자(OT)로 출력될 수 있다.
제7 기간(t7) 이후에 제k 스테이지(STk)의 동작은 제6 기간(t6)과 제7 기간(t7)의 동작의 반복일 수 있으므로, 제7 기간(t7) 이후에 제k 스테이지(STk)의 동작에 대한 자세한 설명은 생략한다.
이상에서 살펴본 바와 같이, 본 명세서의 실시예들은 스테이지(STk)의 제2 Q 노드(Q')가 게이트 로우 전압(VGL)보다 낮은 레벨(VGL')에서 게이트 로우 전압(VGL)을 거쳐 제2 게이트 하이 전압(VGH2)으로 상승한다. 이로 인해, 도 7의 제5 기간(t5) 동안 풀-업 트랜지스터(TU)가 턴-온되므로, 제2 게이트 하이 전압(VGH2)의 제1 클럭 신호(CLK1)가 출력 단자(OT)에 공급될 수 있다. 그러므로, 본 명세서의 실시예들은 제5 기간(t5) 동안 출력 단자(OT)로 출력되는 출력 신호를 제1 게이트 하이 전압(VGH1)보다 높은 전압으로 오버 드라이빙할 수 있다. 따라서, 본 명세서의 실시예들은 스캔 라인의 로드(load) 증가로 인해 스캔 신호가 지연(delay)되는 것을 최소화할 수 있다.
또한, 본 명세서의 실시예들은 스캔 신호의 지연이 줄어드는 경우, 스캔 신호의 펄스 폭을 늘릴 수 있으므로, 도 4와 같이 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 화소 구조에서 문턱전압 샘플링 시간을 늘릴 수 있다. 따라서, 본 명세서의 실시예들은 구동 트랜지스터의 문턱전압을 보다 정확하게 샘플링할 수 있다.
도 9는 본 명세서의 제2 실시예에 따른 스캔 구동부의 제k 스테이지를 상세히 보여주는 회로도이다.
도 9에서는 설명의 편의를 위해 풀-업 노드는 Q 노드이고, 풀-다운 노드는 QB 노드(QB)인 것으로 설명하였다. Q 노드는 제1 Q 노드(Q)와 제2 Q 노드(Q')를 포함할 수 있다. 또한, 도 9에서는 설명의 편의를 위해 제1 클럭 단자(CT1)로 제1 클럭 신호(CLK1)가 인가되고, 제2 클럭 단자(CT2)로 제2 클럭 신호(CLK2)가 인가되는 것으로 설명하였다.
도 9를 참조하면, 제k 스테이지(STk)는 출력부(100), 제1 Q 노드 제어부(200), 제2 Q 노드 제어부(300), 제3 Q 노드 제어부(400), 제1 QB 노드 제어부(500), 제2 QB 노드 제어부(600), Q 노드 연결부(700), 제4 Q 노드 제어부(800), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다. 또한, 제k 스테이지(STk)는 스타트 단자(ST), 후단 캐리신호 입력단자(NT), 제1 및 제2 클럭 단자들(CT1, CT2), 및 출력 단자(OT) 이외에 게이트 온 전압 단자(VNT), 제1 게이트 오프 전압 단자(VFT1), 제2 게이트 오프 전압(VFT2), 전단 QB 노드 연결단자(FQT), 후단 QB 노드 연결단자(NQT)을 더 포함할 수 있다.
도 9에 도시된 출력부(100), 제1 Q 노드 제어부(200), 제2 Q 노드 제어부(300), 제3 Q 노드 제어부(400), 제1 QB 노드 제어부(500), 제2 QB 노드 제어부(600), Q 노드 연결부(700), 제1 커패시터(C1), 및 제2 커패시터(C2)는 도 6을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 중복 설명은 생략한다.
제4 Q 노드 제어부(800)는 제2 클럭 단자(CT)로 인가되는 제2 클럭 신호(CLK2), 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압, 및 제k+2 스테이지(STk+2)의 QB 노드(QB)의 전압에 따라 제2 게이트 오프 전압 단자(VFT2)로 인가되는 제2 게이트 하이 전압(VGH2)을 제1 Q 노드(Q)로 공급한다. 이로 인해, 제1 Q 노드(Q)와 제2 Q 노드(Q')는 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 즉, 제4 Q 노드 제어부(800)는 Q 노드 충전부로 역할을 한다.
제4 Q 노드 제어부(800)는 제8 내지 제10 트랜지스터들(T8~T10)을 포함할 수 있다. 제8 내지 제10 트랜지스터들(T8~T10)은 제1 Q 노드(Q)와 제2 게이트 오프 전압 단자(VFT2) 사이에서 직렬로 연결된다. 그러므로, 제8 내지 제10 트랜지스터들(T8~T10)이 모두 턴-온되어야 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)의 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다.
제8 트랜지스터(T8)는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 제2 클럭 단자(CT2)로 인가되는 경우 턴-온되어 제9 트랜지스터(T9)의 제1 전극과 제2 게이트 오프 전압 단자(VFT2)를 접속시킨다. 제8 트랜지스터(T8)의 게이트 전극은 제2 클럭 단자(CT2)에 접속되고, 제1 전극은 제2 게이트 오프 전압 단자(VFT2)에 접속되며, 제2 전극은 제9 트랜지스터(T9)의 제1 전극에 접속될 수 있다.
제9 트랜지스터(T9)는 게이트 로우 전압(VGL)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압이 전단 QB 노드 연결단자(FQT)에 인가되는 경우 턴-온되어 제8 트랜지스터(T8)의 제2 전극과 제10 트랜지스터(T10)의 제1 전극을 접속시킨다. 제9 트랜지스터(T9)의 게이트 전극은 전단 QB 노드 연결단자(FQT)에 접속되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 접속되며, 제2 전극은 제10 트랜지스터(T10)의 제1 전극에 접속될 수 있다.
제10 트랜지스터(T10)는 게이트 로우 전압(VGL)의 제k+2 스테이지(STk+2)의 QB 노드(QB)이 후단 QB 노드 연결단자(NQT)에 인가되는 경우 턴-온되어 제9 트랜지스터(T9)의 제2 전극과 제1 Q 노드(Q)를 접속시킨다. 제10 트랜지스터(T10)의 게이트 전극은 후단 QB 노드 연결단자(NQT)에 접속되고, 제1 전극은 제9 트랜지스터(T9)의 제2 전극에 접속되며, 제2 전극은 제1 Q 노드(Q)에 접속될 수 있다.
이상에서 살펴본 바와 같이, 본 명세서의 실시예들은 제1 Q 노드(Q1)를 제2 게이트 하이 전압(VGH2)으로 충전하는 Q 노드 충전부로 역할을 하는 제4 Q 노드 제어부(800)를 더 포함한다. 그 결과, 본 명세서의 실시예들은 제1 Q 노드(Q1)와 제2 Q 노드(Q2)가 노이즈에 의해 영향을 받는 것을 방지할 수 있으므로, 제1 Q 노드(Q1)와 제2 Q 노드(Q2)를 제2 게이트 하이 전압(VGH2)으로 안정적으로 유지할 수 있다.
도 10은 도 9의 제k 스테이지의 스타트 단자, 클럭 단자들, 후단 캐리신호 입력단자에 인가되는 신호들, 제1 Q 노드의 전압, 제2 Q 노드의 전압, QB 노드의 전압, 및 출력 단자의 출력 신호, 제k-2 스테이지의 QB 노드의 전압, 및 제k+2 스테이지의 QB 노드의 전압을 보여주는 파형도이다.
도 10에서는 제k-2 스테이지(STk-2)의 QB 노드의 전압(QB(k-2)), 및 제k+2 스테이지의 QB 노드의 전압(QB(k+2))이 추가된 것을 제외한 나머지 신호들과 전압들은 도 7에서 설명한 바와 실질적으로 동일하므로, 이들에 대한 중복 설명은 생략한다.
도 11a 내지 도 11g는 본 명세서의 제2 실시예에 따른 제k 스테이지의 제1 내지 제8 기간들 동안 동작을 설명하기 위한 회로도들이다.
도 11a 내지 도 11g에서 제4 Q 노드 제어부(800)의 제8 내지 제10 트랜지스터들(T8~T10)을 제외한 나머지 구성들의 제1 내지 제7 기간들(t1~t7)의 동작은 도 8a 내지 도 8g를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 중복 설명은 생략한다. 즉, 도 11a 내지 도 11g에서는 제4 Q 노드 제어부(800)의 제8 내지 제10 트랜지스터들(T8~T10)의 동작에 대해서만 상세히 설명한다. 도 11a 내지 도 11g에서는 턴-온되는 트랜지스터를 동그라미로 표시하였다.
첫 번째로, 도 7과 같이 제1 기간(t1) 동안 제2 클럭 단자(CT2)에는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 인가되고, 전단 QB 노드 연결단자(PQT)에는 제2 게이트 하이 전압(VGH2)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압이 인가되며, 후단 QB 노드 연결단자(NQT)에는 게이트 로우 전압(VGL)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압이 인가된다. 그러므로, 도 11a와 같이 제8 트랜지스터(T8)와 제10 트랜지스터(T10)는 턴-온되나, 제9 트랜지스터(T9)는 턴-온되지 않는다.
제8 내지 제10 트랜지스터들(T8~T10)은 제1 Q 노드(Q)와 제2 게이트 오프 전압 단자(VFT2) 사이에서 직렬로 연결된다. 그러므로, 제8 내지 제10 트랜지스터들(T8~T10)이 모두 턴-온되어야 제1 Q 노드(Q)가 제2 게이트 오프 전압 단자(VFT2)의 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 하지만, 제9 트랜지스터(T9)가 턴-온되지 않으므로, 제1 Q 노드(Q)는 제8 내지 제10 트랜지스터들(T8~T10)을 통해 제2 게이트 오프 전압 단자(VFT2)에 연결되지 않는다.
두 번째로, 도 7과 같이 제2 기간(t2) 동안 제2 클럭 단자(CT2)에는 제2 게이트 하이 전압(VGH2)의 제2 클럭 신호(CLK2)가 인가되고, 전단 QB 노드 연결단자(PQT)에는 게이트 로우 전압(VGL)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압(VQB(k-2))이 인가되며, 후단 QB 노드 연결단자(NQT)에는 게이트 로우 전압(VGL)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압(VQB(k+2))이 인가된다. 그러므로, 도 11b와 같이 제9 트랜지스터(T9)와 제10 트랜지스터(T10)는 턴-온되나, 제8 트랜지스터(T8)는 턴-온되지 않는다.
제8 내지 제10 트랜지스터들(T8~T10)은 제1 Q 노드(Q)와 제2 게이트 오프 전압 단자(VFT2) 사이에서 직렬로 연결된다. 그러므로, 제8 내지 제10 트랜지스터들(T8~T10)이 모두 턴-온되어야 제1 Q 노드(Q)가 제2 게이트 오프 전압 단자(VFT2)의 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 하지만, 제8 트랜지스터(T8)가 턴-온되지 않으므로, 제1 Q 노드(Q)는 제8 내지 제10 트랜지스터들(T8~T10)을 통해 제2 게이트 오프 전압 단자(VFT2)에 연결되지 않는다.
세 번째로, 도 7과 같이 제3 기간(t3)과 제4 기간(t4) 동안 제2 클럭 단자(CT2)에는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 인가되고, 전단 QB 노드 연결단자(PQT)에는 게이트 로우 전압(VGL)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압이 인가되며, 후단 QB 노드 연결단자(NQT)에는 제2 게이트 하이 전압(VGH2)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압이 인가된다. 그러므로, 도 11c 및 도 11d와 같이 제8 트랜지스터(T8)와 제9 트랜지스터(T9)는 턴-온되나, 제10 트랜지스터(T10)는 턴-온되지 않는다.
제8 내지 제10 트랜지스터들(T8~T10)은 제1 Q 노드(Q)와 제2 게이트 오프 전압 단자(VFT2) 사이에서 직렬로 연결된다. 그러므로, 제8 내지 제10 트랜지스터들(T8~T10)이 모두 턴-온되어야 제1 Q 노드(Q)가 제2 게이트 오프 전압 단자(VFT2)의 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다. 하지만, 제10 트랜지스터(T10)가 턴-온되지 않으므로, 제1 Q 노드(Q)는 제8 내지 제10 트랜지스터들(T8~T10)을 통해 제2 게이트 오프 전압 단자(VFT2)에 연결되지 않는다.
네 번째로, 도 7과 같이 제5 기간(t5), 제6 기간(t6), 및 제7 기간(t7) 동안 제2 클럭 단자(CT2)에는 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 인가되고, 전단 QB 노드 연결단자(PQT)에는 게이트 로우 전압(VGL)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압이 인가되며, 후단 QB 노드 연결단자(NQT)에는 게이트 로우 전압(VGL)의 제k-2 스테이지(STk-2)의 QB 노드(QB)의 전압이 인가된다. 그러므로, 도 11e, 도 11f, 및 도 11g와 같이 제8 내지 제10 트랜지스터들(T8~T10)은 모두 턴-온된다. 따라서, 제1 Q 노드(Q)는 제2 게이트 오프 전압 단자(VFT2)에 연결되므로, 제1 Q 노드(Q)는 제2 게이트 하이 전압(VGH2)으로 충전될 수 있다.
제7 기간(t7) 이후에 제k 스테이지(STk)의 동작은 제6 기간(t6)과 제7 기간(t7)의 동작의 반복일 수 있으므로, 제7 기간(t7) 이후에 제k 스테이지(STk)의 동작에 대한 자세한 설명은 생략한다.
본 명세서의 제1 실시예는 도 11a와 같이 제1 클럭 단자(CT1)로 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 인가되며 QB 노드(QB)가 게이트 로우 전압(VGL)을 갖는 경우 제1 Q 노드(Q)를 제2 게이트 하이 전압(VGH2)으로 충전하는 제3 Q 노드 제어부(400)만을 포함한다. 이로 인해, 본 명세서의 제1 실시예는 제1 클럭 신호(CLK1)가 제2 게이트 하이 전압(VGH2)으로 인가되는 기간 동안 제1 Q 노드(Q)가 제2 게이트 하이 전압(VGH2)으로 충전되지 않으므로, 플로팅(floating)된다. 제1 Q 노드(Q)는 도 11a와 같이 플로팅되는 기간(flt) 동안 노이즈(noise)에 의해 영향을 받을 수 있다. 이 경우, 제1 Q 노드(Q)가 제2 게이트 하이 전압(VGH2)을 유지하지 못하고 흔들릴 수 있으며, 스테이지가 비정상적으로 게이트 로우 전압(VGL)을 출력할 수 있다.
본 명세서의 제2 실시예는 제2 클럭 단자(CT2)로 게이트 로우 전압(VGL)의 제2 클럭 신호(CLK2)가 인가되고, 제k-2 스테이지(STk-2)의 QB 노드(QB)와 제k+2 스테이지(STk+2)의 QB 노드(QB)가 게이트 로우 전압(VGL)을 갖는 경우 제1 Q 노드(Q)를 게이트 하이 전압(VGH2)으로 충전하는 제4 Q 노드 제어부(800)를 더 포함한다. 이로 인해, 본 명세서의 제2 실시예는 제1 클럭 신호(CLK1)가 제2 게이트 하이 전압(VGH2)으로 인가되는 기간 동안 제2 클럭 신호(CLK2)가 게이트 로우 전압(VGTL)으로 인가되므로, 제4 Q 노드 제어부(800)를 이용하여 제1 Q 노드(Q)를 제2 게이트 하이 전압(VGH2)으로 충전할 수 있다. 따라서, 본 명세서의 제2 실시예는 도 11b와 같이 제1 Q 노드(Q)가 플로팅되는 기간을 없앨 수 있으므로, 제1 Q 노드(Q)가 노이즈(noise)에 의해 영향을 받는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 11: 제1 기판
11a: 플라스틱 필름 11b: 지지 기판
12: 제2 기판 20: 통합 구동부
21: 데이터 구동부 22: 타이밍 제어부
30: 스캔 구동부 40: 발광 제어 구동부
50: 연성 회로보드 100: 출력부
200: 제1 Q 노드 제어부 300: 제2 Q 노드 제어부
400: 제3 Q 노드 제어부 500: 제1 QB 노드 제어부
600: 제2 QB 노드 제어부 700: Q 노드 연결부
800: 제4 Q 노드 제어부

Claims (17)

  1. 순차적으로 스캔 신호들을 출력하는 복수의 스테이지들을 구비하고,
    상기 복수의 스테이지들 각각은,
    풀-업 노드에 게이트 온 전압이 공급되는 경우, 제1 클럭 단자로 인가되는 제1 클럭 신호를 출력 단자로 출력하는 풀-업 트랜지스터;
    풀-다운 노드에 상기 게이트 온 전압이 공급되는 경우, 제1 게이트 오프 전압 단자로 인가되는 제1 게이트 오프 전압을 상기 출력단자로 출력하는 풀-다운 트랜지스터;
    제2 클럭 단자로 인가되는 제2 클럭 신호에 따라 게이트 온 전압 단자로 인가되는 상기 게이트 온 전압을 상기 풀-다운 노드로 공급하는 제1 풀-다운 노드 제어부; 및
    후단 캐리신호 입력단자로 인가되는 후단 캐리신호에 따라 제2 게이트 오프 전압 단자로 인가되는 제2 게이트 오프 전압을 상기 풀-업 노드로 공급하는 제1 풀-업 노드 제어부를 포함하고,
    상기 풀-업 노드는 제1 풀-업 노드와 상기 풀-업 트랜지스터의 게이트 전극에 접속된 제2 풀-업 노드를 포함하고,
    상기 복수의 스테이지들 각각은 상기 제1 풀-업 노드와 상기 제2 풀-업 노드를 연결하는 풀-업 노드 연결부를 포함하고,
    상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 위상이 반대되는, 스캔 구동부.
  2. 제 1 항에 있어서,
    상기 제2 게이트 오프 전압은 상기 제1 게이트 오프 전압보다 높은 레벨의 전압인, 스캔 구동부.
  3. 제 1 항에 있어서,
    상기 제1 풀-업 노드 제어부는 게이트 전극이 상기 후단 캐리신호 입력단자에 접속되고, 제1 전극이 상기 제2 게이트 오프 전압 단자에 접속되며, 제2 전극이 상기 풀-업 노드에 접속되는 제1 트랜지스터를 포함하는, 스캔 구동부.
  4. 제 1 항에 있어서,
    상기 복수의 스테이지들 각각은,
    스타트 단자로 인가되는 스타트 신호 또는 전단 캐리신호의 상기 게이트 온 전압을 상기 풀-업 노드로 공급하는 제2 풀-업 노드 제어부를 더 포함하는, 스캔 구동부.
  5. 제 4 항에 있어서,
    상기 제2 풀-업 노드 제어부는 게이트 전극과 제2 전극이 상기 스타트 단자에 접속되고, 제1 전극이 상기 풀-업 노드에 접속된 제2 트랜지스터를 포함하는, 스캔 구동부.
  6. 제 1 항에 있어서,
    상기 복수의 스테이지들 각각은,
    상기 게이트 온 전압을 갖는 상기 제1 클럭 신호가 상기 제1 클럭 단자로 인가되고, 상기 풀-업 노드가 상기 게이트 온 전압을 갖는 경우, 상기 풀-업 노드에 상기 제2 게이트 오프 전압을 공급하는 제3 풀-업 노드 제어부를 더 포함하는, 스캔 구동부.
  7. 제 6 항에 있어서,
    상기 제3 풀-업 노드 제어부는,
    게이트 전극이 상기 제1 클럭 단자에 접속되고, 제2 전극이 상기 풀-업 노드에 접속되는 제3 트랜지스터; 및
    게이트 전극이 상기 풀-다운 노드에 접속되고, 제1 전극이 상기 제2 게이트 오프 전압 단자에 접속되며, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 접속되는 제4 트랜지스터를 포함하는, 스캔 구동부.
  8. 제 1 항에 있어서,
    상기 제1 풀-다운 노드 제어부는,
    게이트 전극이 상기 제2 클럭 단자에 접속되고, 제1 전극이 상기 풀-다운 노드에 접속되며, 제2 전극이 상기 게이트 온 전압 단자에 접속되는 제5 트랜지스터를 포함하는, 스캔 구동부.
  9. 제 1 항에 있어서,
    상기 복수의 스테이지들 각각은,
    상기 풀-업 노드의 전압에 따라 상기 제2 클럭 신호를 상기 풀-다운 노드로 공급하는 제2 풀-다운 노드 제어부를 더 포함하는, 스캔 구동부.
  10. 제 9 항에 있어서,
    상기 제2 풀-다운 노드 제어부는,
    게이트 전극이 상기 풀-업 노드에 접속되고, 제1 전극이 상기 제2 클럭 단자에 접속되며, 제2 전극이 상기 풀-다운 노드에 접속되는 제6 트랜지스터를 포함하는, 스캔 구동부.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 풀-업 노드 연결부는 게이트 전극이 상기 게이트 온 전압 단자에 접속되고, 제1 전극은 상기 제2 풀-업 노드에 접속되며, 제2 전극은 상기 제1 풀-업 노드에 접속되는 제7 트랜지스터를 포함하는, 스캔 구동부.
  13. 제 1 항에 있어서,
    상기 복수의 스테이지들 각각은,
    상기 제2 클럭 신호, 전단 풀-다운 노드 전압, 및 후단 풀-다운 노드 전압에 따라 상기 풀-업 노드에 상기 제2 게이트 오프 전압 단자로 인가되는 상기 제2 게이트 오프 전압을 공급하는 제4 풀-업 노드 제어부를 더 포함하는, 스캔 구동부.
  14. 제 13 항에 있어서,
    상기 제4 풀-업 노드 제어부는,
    게이트 전극이 상기 제2 클럭 단자에 접속되고, 제1 전극이 상기 제2 게이트 오프 전압 단자에 접속되는 제8 트랜지스터;
    게이트 전극이 상기 전단 풀-다운 노드에 접속되고, 제1 전극이 상기 제8 트랜지스터의 제2 전극에 접속되는 제9 트랜지스터; 및
    게이트 전극이 상기 후단 풀-다운 노드에 접속되고, 제1 전극이 상기 제9 트랜지스터의 제2 전극에 접속되며, 제2 전극이 상기 풀-업 노드에 접속되는 제10 트랜지스터를 포함하는, 스캔 구동부.
  15. 제 14 항에 있어서,
    제k(k는 3 이상의 양의 정수) 스캔 라인에 접속되어 제k 스캔 신호를 출력하는 제k 스테이지의 경우, 상기 제9 트랜지스터의 게이트 전극은 제k-2 스테이지의 풀-다운 노드에 접속되고, 상기 제10 트랜지스터의 게이트 전극은 제k+2 스테이지의 풀-다운 노드에 접속되는, 스캔 구동부.
  16. 제 1 항에 있어서,
    제k(k는 3 이상의 양의 정수) 스캔 라인에 접속되어 제k 스캔 신호를 출력하는 제k 스테이지의 경우, 스타트 단자로 인가되는 전단 캐리신호는 제k-2 스테이지의 출력 단자로 출력되는 제k-2 스캔 신호이고, 상기 후단 캐리신호는 제k+3 또는 제k+4 스테이지의 출력 단자로 출력되는 제k+3 또는 제k+4 스캔 신호인, 스캔 구동부.
  17. 데이터 라인들, 상기 데이터 라인들과 교차되는 스캔 라인들, 및 상기 데이터 라인들과 상기 스캔 라인들에 접속되는 화소들을 포함하는 표시패널; 및
    상기 데이터라인들에 데이터전압들을 공급하는 데이터 구동부를 구비하고,
    상기 표시패널은 제 1 항 내지 제 10 항 및 제 12항 내지 제 16 항 중 어느 한 항에 기재된 스캔 구동부를 더 포함하는, 표시장치.
KR1020170181220A 2017-12-27 2017-12-27 스캔 구동부와 이를 포함한 표시장치 KR102428732B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170181220A KR102428732B1 (ko) 2017-12-27 2017-12-27 스캔 구동부와 이를 포함한 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170181220A KR102428732B1 (ko) 2017-12-27 2017-12-27 스캔 구동부와 이를 포함한 표시장치

Publications (2)

Publication Number Publication Date
KR20190079189A KR20190079189A (ko) 2019-07-05
KR102428732B1 true KR102428732B1 (ko) 2022-08-02

Family

ID=67225631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170181220A KR102428732B1 (ko) 2017-12-27 2017-12-27 스캔 구동부와 이를 포함한 표시장치

Country Status (1)

Country Link
KR (1) KR102428732B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111105763A (zh) * 2019-12-19 2020-05-05 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
US10984696B1 (en) 2019-12-19 2021-04-20 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Gate on array circuit and display panel
CN114097020B (zh) * 2020-04-30 2024-03-15 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和栅极驱动方法
JP2022541692A (ja) * 2020-06-19 2022-09-27 武漢華星光電技術有限公司 表示パネル及びゲート駆動回路駆動方法、表示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101889551B1 (ko) 2010-04-15 2018-08-17 제너럴 일렉트릭 캄파니 랑데뷰 시간을 감소시키는 일반 무분할 듀플렉싱 기술

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130003252A (ko) * 2011-06-30 2013-01-09 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
KR102426457B1 (ko) * 2016-02-29 2022-07-29 삼성디스플레이 주식회사 화소 및 이를 포함하는 유기 발광 표시 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101889551B1 (ko) 2010-04-15 2018-08-17 제너럴 일렉트릭 캄파니 랑데뷰 시간을 감소시키는 일반 무분할 듀플렉싱 기술

Also Published As

Publication number Publication date
KR20190079189A (ko) 2019-07-05

Similar Documents

Publication Publication Date Title
US10614732B2 (en) Stage circuit and scan driver using the same
US10706784B2 (en) Stage circuit and scan driver using the same
US10424266B2 (en) Gate driving circuit and display device using the same
US10490133B2 (en) Shift register module and display driving circuit thereof
US10319283B2 (en) Gate driving circuit and display device including the same
KR102428732B1 (ko) 스캔 구동부와 이를 포함한 표시장치
US9514683B2 (en) Gate driving circuit, gate driving method, gate on array (GOA) circuit and display device
KR102582032B1 (ko) 발광 구동부 및 이를 포함하는 표시 장치
US10741123B2 (en) Gate driver and display device including the same
EP3159884A2 (en) Scan driver, display device, and method of driving display device
US9620063B2 (en) Gate driving circuit and organic light emitting display device having the same
KR101889951B1 (ko) 유기발광 표시장치의 발광제어신호 발생 장치
US9230482B2 (en) Shift register and method of driving the same
US9087480B2 (en) Scan lines driver and organic light emmiting display device using the same
KR102040648B1 (ko) 쉬프트 레지스터와 이를 이용한 표시장치
KR20170039051A (ko) 유기발광다이오드 표시장치
KR20190049274A (ko) 게이트 구동부 및 이를 포함하는 유기 발광 표시 장치
KR102266207B1 (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR20120024214A (ko) 발광제어부와 이를 이용한 표시장치
US11107388B2 (en) Gate driving circuit and display device using the same
US11367397B2 (en) Gate driver and organic light emitting display device including the same
KR102290820B1 (ko) 게이트 구동부와 이를 포함한 표시장치
KR102557841B1 (ko) 게이트 구동회로와 이를 이용한 표시장치
KR102649003B1 (ko) 표시장치
KR20190036137A (ko) 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant