KR102554578B1 - 플럭스 큐비트들에 대한 xx 커플러 - Google Patents

플럭스 큐비트들에 대한 xx 커플러 Download PDF

Info

Publication number
KR102554578B1
KR102554578B1 KR1020197026776A KR20197026776A KR102554578B1 KR 102554578 B1 KR102554578 B1 KR 102554578B1 KR 1020197026776 A KR1020197026776 A KR 1020197026776A KR 20197026776 A KR20197026776 A KR 20197026776A KR 102554578 B1 KR102554578 B1 KR 102554578B1
Authority
KR
South Korea
Prior art keywords
potential energy
flux qubit
flux
coupler
energy minimum
Prior art date
Application number
KR1020197026776A
Other languages
English (en)
Other versions
KR20190113963A (ko
Inventor
라이언 제이. 엡스타인
데이비드 조지 퍼거슨
Original Assignee
노스롭 그루먼 시스템즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노스롭 그루먼 시스템즈 코포레이션 filed Critical 노스롭 그루먼 시스템즈 코포레이션
Publication of KR20190113963A publication Critical patent/KR20190113963A/ko
Application granted granted Critical
Publication of KR102554578B1 publication Critical patent/KR102554578B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/20—Models of quantum computing, e.g. quantum circuits or universal quantum computers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computational Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Artificial Intelligence (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Logic Circuits (AREA)

Abstract

2개의 플럭스 큐비트들을 커플링시키기 위한 시스템들 및 방법들이 제공된다. 양자 회로 어셈블리는 적어도 2개의 포텐셜 에너지 최소치들 갖는 제1 플럭스 큐비트 및 적어도 2개의 포텐셜 에너지 최소치들을 갖는 제2 플럭스 큐비트를 포함한다. 제1 및 제2 큐비트들에 의해 형성된 시스템은 커플링 이전에 적어도 4개의 포텐셜 에너지 최소치들을 가지며, 4개의 포텐셜 에너지 최소치들 각각은 제1 플럭스 큐비트 및 제2 플럭스 큐비트를 포함하는 시스템의 적어도 하나의 고유상태를 포함한다. 커플러는, 시스템의 제1 포텐셜 에너지 최소치와 시스템의 제2 포텐셜 에너지 최소치 사이에 제1 터널링 경로 및 시스템의 제3 포텐셜 에너지 최소치와 시스템의 제4 포텐셜 에너지 최소치 사이에 제2 터널링 경로를 생성한다. 커플러는 동일한 비트 패리티의 상태들을 표현하는 포텐셜 에너지 최소치들 사이에 제1 및 제2 터널링 경로들을 생성한다.

Description

플럭스 큐비트들에 대한 XX 커플러
관련 출원들
본 출원은, 2017년 2월 15일자로 출원된 미국 특허 출원 제15/433730호로부터의 우선권을 주장하며, 그 출원은 그 전체가 본 명세서에 포함된다.
본 발명은 연방 정부의 계약 번호 제 30069353호 하에서 정부 지원으로 만들어졌다. 정부는 본 발명에서 특정한 권리들을 가질 수 있다.
본 발명은 양자 컴퓨팅에 관한 것으로, 더 상세하게는 플럭스 큐비트(flux qubit)들의 X 기저 상태(basis state)들을 커플링시키기 위한 커플러에 관한 것이다.
전통적인 컴퓨터는 전통적인 물리학 법칙들에 따라 상태를 변경시키는 정보의 바이너리 비트들을 프로세싱함으로써 동작된다. 이들 정보 비트들은 AND 및 OR 게이트들과 같은 간단한 로직 게이트들을 사용함으로써 수정될 수 있다. 바이너리 비트들은 로직 게이트의 출력에서 발생하는 높은 또는 낮은 신호 레벨에 의해 물리적으로 생성되어, 로지컬 1(예를 들어, 높은 전압) 또는 로지컬 0(예를 들어, 낮은 전압) 중 어느 하나를 표현한다. 2개의 정수들을 곱하는 것과 같은 전통적인 알고리즘은 이들 간단한 로직 게이트들의 긴 스트링으로 분해될 수 있다. 전통적인 컴퓨터와 같이, 양자 컴퓨터는 또한 비트들 및 게이트들을 갖는다. 로지컬 1들 및 0들을 사용하는 것 대신, 양자 비트("큐비트")는 둘 모두의 가능성들을 동시에 점유하기 위해 양자 역학을 사용한다. 이러한 능력 및 다른 고유한 양자 역학 특징들은 양자 컴퓨터가 전통적인 컴퓨터보다 기하급수적으로 더 빠르게 특정한 문제들을 해결할 수 있게 한다.
본 발명의 일 양상에 따르면, 양자 회로 어셈블리는 적어도 2개의 포텐셜 에너지 최소치들 갖는 제1 플럭스 큐비트 및 적어도 2개의 포텐셜 에너지 최소치들을 갖는 제2 플럭스 큐비트를 포함한다. 제1 큐비트 및 제2 큐비트에 의해 형성된 시스템은 커플링 이전에 적어도 4개의 포텐셜 에너지 최소치들을 가지며, 4개의 포텐셜 에너지 최소치들 각각은 제1 플럭스 큐비트 및 제2 플럭스 큐비트를 포함하는 시스템의 적어도 하나의 고유상태를 포함한다. 커플러는, 시스템의 제1 포텐셜 에너지 최소치와 시스템의 제2 포텐셜 에너지 최소치 사이에 제1 터널링 경로 및 시스템의 제3 포텐셜 에너지 최소치와 시스템의 제4 포텐셜 에너지 최소치 사이에 제2 터널링 경로를 생성한다. 커플러는 동일한 비트 패리티의 상태들을 표현하는 포텐셜 에너지 최소치들 사이에 제1 및 제2 터널링 경로들을 생성하여, 제1 포텐셜 에너지 최소치는 상태
Figure 112019093537539-pct00001
를 표현하고, 제2 포텐셜 에너지 최소치는 상태
Figure 112019093537539-pct00002
를 표현하고, 제3 포텐셜 에너지 최소치는 상태
Figure 112019093537539-pct00003
를 표현하며, 제4 포텐셜 에너지 최소치는 상태
Figure 112019093537539-pct00004
를 표현한다.
본 발명의 다른 양상에 따르면, 2개의 플럭스 큐비트들의 양자 상태들을 커플링시키기 위한 방법이 제공된다. 제1 플럭스 큐비트는, 제1 및 제2 큐비트에 의해 형성된 시스템과 연관된 제1 쌍의 포텐셜 에너지 최소치들 사이에 제1 터널링 경로 및 시스템과 연관된 제2 쌍의 포텐셜 에너지 최소치들 사이에 제2 터널링 경로를 생성하기 위해 적어도 하나의 튜닝가능한 조셉슨 접합부들을 포함하는 커플러를 통해 제2 플럭스 큐비트에 전기적으로 커플링된다. 제어 신호는, 제1 터널링 경로와 연관된 제1 터널링 에너지 및 제2 터널링 경로와 연관된 제2 터널링 에너지 중 하나를 튜닝하기 위해 적어도 하나의 튜닝가능한 접합부에 적용된다.
본 발명의 또 다른 양상에 따르면, 양자 회로 어셈블리는 적어도 2개의 포텐셜 에너지 최소치들 갖는 제1 플럭스 큐비트 및 적어도 2개의 포텐셜 에너지 최소치들을 갖는 제2 플럭스 큐비트를 포함한다. 제1 큐비트 및 제2 큐비트에 의해 형성된 시스템은 커플링 이전에 적어도 4개의 포텐셜 에너지 최소치들을 가지며, 4개의 포텐셜 에너지 최소치들 각각은 제1 플럭스 큐비트 및 제2 플럭스 큐비트를 포함하는 시스템의 양자 상태를 포함한다. 복수의 튜닝가능한 조셉슨 접합부들을 포함하는 커플러는, 시스템의 제1 포텐셜 에너지 최소치와 시스템의 제2 포텐셜 에너지 최소치 사이에 제1 터널링 경로 및 시스템의 제3 포텐셜 에너지 최소치와 시스템의 제4 포텐셜 에너지 최소치 사이에 제2 터널링 경로를 생성한다. 커플러는, 제1 터널링 경로와 연관된 제1 터널링 에너지 및 제2 터널링 경로와 연관된 제2 터널링 에너지를 튜닝하기 위해 복수의 튜닝가능한 접합부들 중 적어도 하나에 적용된 제어 신호를 통해 튜닝가능하다.
도 1은 2개의 커플링된 플럭스 큐비트들을 포함하는 시스템의 일 예를 예시한다.
도 2는 XX 상호작용을 생성하기 위한 양자 회로의 고레벨 개략도를 예시한다.
도 3은 2개의 플럭스 큐비트들 사이에서 XX 상호작용을 생성하기 위한 양자 회로의 일 예이다.
도 4는 페이즈 기저(phase basis)에서 도 3의 회로를 표현하는 에너지 다이어그램이다.
도 5는 2개의 플럭스 큐비트들 사이에서 XX 상호작용을 생성하기 위한 양자 회로의 다른 예이다.
도 6은 2개의 플럭스 큐비트들 사이에서 XX 상호작용을 생성하기 위한 양자 회로의 또 다른 예이다.
도 7은 2개의 플럭스 큐비트들의 양자 상태들을 커플링시키기 위한 방법의 일 예를 예시한다.
시스템들 및 방법들은 2개의 플럭스 큐비트들 사이의 XX 커플링을 제공하고 있다. 2개의 큐비트들 사이의 XX 커플링은, 제1 및 제2 큐비트들의 상태들이 X-축을 따라 동일한 방향으로 정렬되는 것을 에너지적으로 선호하게 하며, 둘 모두의 상태들 중 어느 하나는 +X 방향으로 포인팅되거나, 또는 둘 모두는 -X 방향으로 포인팅된다. 각각의 축은 큐비트의 블로흐 구(Bloch sphere)에 대해 정의된 특정 양자 상태에 대응한다. XX 상호작용들은, 일반적으로, 양자 어닐링 머신들, 2016년 8월 1일자로 출원되었고 발명의 명칭이 "Quantum Gates Via Multi-Step Adiabatic Drag"이며 이로써 인용에 의해 포함되는 공동-계류중인 출원 제 15/225,102호에 설명된 것들과 같은 다양한 양자 로직 게이트들, 및 2016년 8월 1일자로 출원되었고 발명의 명칭이 "Quantum Operations with Passive Noise Suppression"이며 이로써 인용에 의해 포함되는 공동-계류중인 출원 제 15/225,210호에 설명된 것들과 같은 다양한 수동 노이즈 억제 방식들에 대해 사용되는 ZZ 및 Z 해밀토니안 항(Hamiltonian term)들과 함께 비-확률적(non-stoquastic) 해밀토니안들을 생성하는 것을 포함하는 다수의 용도들을 갖는다.
도 1은 2개의 커플링된 플럭스 큐비트들을 포함하는 시스템(10)의 일 예를 예시한다. 시스템은, 제1 플럭스 큐비트(12), 및 XX 커플러(16)를 통해 제1 플럭스 큐비트에 동작가능하게 커플링된 제2 플럭스 큐비트(14)를 포함한다. 일반적인 표현으로, 플럭스 큐비트는 일부 수의 조셉슨 접합부들에 의해 인터럽트되는 초전도 루프이다. 바이어싱 엘리먼트가 도 1의 간략화된 예에 예시되지 않았지만, 일반적인 동작에서, 플럭스 큐비트는 초전도 플럭스 양자 Φ0 단위의 플럭스에 의해 바이어싱된다. 적용된 바이어스 플럭스가 플럭스 양자의 거의 절반일 경우 그리고 적합한 디바이스 파라미터들에 대해, 시스템의 포텐셜 에너지는 2개의 최소치들을 나타내며, 하나는 초전도 루프 내의 시계방향 전류 흐름에 대응하고, 다른 하나는 반시계방향 전류 흐름에 대응한다. 전류 흐름의 2개의 가능한 방향들은 시스템의 가장 낮은 에너지 양자 상태들을 표현한다. 바이어스 플럭스의 플럭스 양자의 절반에서도 단일 포텐셜 우물(potential well)을 갖는 것이 또한 가능하지만, 본 명세서에 설명된 이중-우물 방식은 에너지적으로 축퇴된 상태(degenerate state)들로도 기능하기 위한 본 발명의 커플러의 고유한 능력을 강조한다.
2개의 플럭스 큐비트들(12 및 14)을 포함하는 양자 시스템은 4개의 에너지 최소치들을 가지며, 큐비트들 둘 모두가 적절하게 바이어싱된다고 가정한다. 표준 기반으로 전류 흐름의 제1 방향(예를 들어, 시계방향)을 지칭하기 위해
Figure 112019093537539-pct00005
을 사용하고 제2 방향(예를 들어, 반시계방향)에 적용하기 위해
Figure 112019093537539-pct00006
을 사용하면, 에너지 최소치들을 표현하는 4개의 상태들은
Figure 112019093537539-pct00007
,
Figure 112019093537539-pct00008
,
Figure 112019093537539-pct00009
, 및
Figure 112019093537539-pct00010
이다. 에너지 최소치들은 포텐셜 장벽들에 의해 분리되어서, 하나의 최소치들로부터 다른 최소치들로의 전환은 일반적으로, 양자 터널링의 부재 시에, 하나 또는 둘 모두의 큐비트들을 여기된 상태로 만들고 이어서, 여기된 큐비트 또는 큐비트들이 에너지 최소치들 중 하나로 되돌아가게 허용하도록 에너지의 시스템으로의 적용을 요구한다.
양자 회로는, 주어진 큐비트의 상태가 에너지의 적용 없이 변경될 수 있는 비-제로 확률이 존재하도록 설계될 수 있다. 일반적으로, 플럭스 큐비트 루프 내의 조셉슨 접합부들은, 다차원 페이즈 파동-함수가 터널링될 수 있게 하는 장벽 및 2개 이상의 최소치들을 갖는 포텐셜을 생성한다. 본 발명의 일 양상에 따르면, XX 커플러(16)는 제1 및 제2 플럭스 큐비트들(12 및 14)의 다수의 상태들과 연관된 포텐셜 최소치들 사이에 복수의 터널링 경로들을 생성하여, 동일한 비트 패리티를 갖는 바닥 상태들의 쌍들 사이의 터널링 경로가 생성된다. 다시 말하면, XX 커플러(16)는 2개의 큐비트들에 의해 형성된 시스템이 상태들
Figure 112019093537539-pct00011
및
Figure 112019093537539-pct00012
사이 뿐만 아니라 상태들
Figure 112019093537539-pct00013
및
Figure 112019093537539-pct00014
사이를 터널링하게 허용한다. 효과적으로, 제1 터널링 경로는 제1 상호작용
Figure 112019093537539-pct00015
을 생성하고, 여기서 g1은 제1 상호작용의 강도 또는 터널링 에너지이며, 제2 터널링 경로는 제2 상호작용
Figure 112019093537539-pct00016
을 생성하고, 여기서 g2는 제2 상호작용의 강도이다. 주어진 터널링 경로에 대한 상호작용 강도(gi)는 2개의 상태들 사이의 터널링 장벽의 높이에 의존하며, 커플링 관점의 바닥 상태들과 여기된 상태들 사이에 분할된 에너지의 절반과 동일하다. 2개의 상호작용들의 합은 표준 또는 Z 기반으로 기입된 바와 같이 XX 상호작용이다.
제안된 XX 커플러(16)의 장점은, 그것이 블로흐 구의 다른 축들을 따라 큐비트들을 커플링시키거나 또는 단일 큐비트 터널링과 같은 단일 큐비트 효과들을 도입하지 않으면서 XX 상호작용을 제공할 수 있다는 것이다. 커플러 조셉슨 접합부들이 제조 변동으로 인해 약간 상이한 임계 전류들을 갖는 경우, 커플러는 상호작용
Figure 112019093537539-pct00017
를 생성할 수 있으며, 여기서
Figure 112019093537539-pct00018
및
Figure 112019093537539-pct00019
의 부호는 커플러 접합부들의 임계 전류들의 상대적인 값들에 의존하여 양(positive) 또는 음(negative)일 수 있다.
Figure 112019093537539-pct00020
및
Figure 112019093537539-pct00021
의 크기들은 복합 접합부들과 같은 튜닝가능한 접합부들로 하나 이상의 접합부들을 대체함으로써 제로로 튜닝될 수 있다. 예컨대, 복합 접합부들이 사용되는 경우, 커플링 강도들은 복합 접합 루프들에서 플럭스를 조정함으로써 튜닝될 수 있다. 접합부 변동이 작으면, 단일의 튜닝가능한 접합부만이
Figure 112019093537539-pct00022
및
Figure 112019093537539-pct00023
를 제로로 튜닝하기 위해 필요할 수 있다. 큰 접합부 변동들의 경우, 다수의 접합부들은 튜닝가능한 접합부들로 대체되어,
Figure 112019093537539-pct00024
및
Figure 112019093537539-pct00025
를 제로로 튜닝할 수 있다. 이것은 또한, XX 커플링 강도가 조정되게 허용하고, 원한다면 심지어 제로로 세팅되게 허용한다. 순수한 ZZ 커플링을 원하는 경우, 터널링 장벽들은 제어 플럭스들의 제1 세트를 사용하여 상승되어, 그에 의해, 포텐셜 최소치들 사이의 모든 터널링을 차단시킬 수 있으며, 00 및 11 최소치들 둘 모두는 제어 플럭스들의 제2 세트를 사용하여 01 및 10 최소치들에 대해 에너지에서 상승 또는 하강될 수 있다. 추가로, 제안된 커플러는 축퇴된 에너지 상태들, 즉 동일한 에너지를 갖는 에너지 상태들을 갖는 큐비트들에 대해 사용될 수 있다. 플럭스 큐비트들은 축퇴된 바닥 상태들로 동작될 수 있는 큐비트의 일반적인 예이다. 발명자들은, 현재의 제조 기법들이 주어지면, 2개의 플럭스 큐비트들 사이의 2기가헤르츠만큼 높은 커플링 강도들이 제안된 커플러를 통해 달성될 수 있다는 것을 발견했다.
도 2는 XX 상호작용을 생성하기 위한 양자 회로(30)의 고레벨 개략도를 예시한다. 도 3, 도 5, 및 도 6의 더 특정한 예들과는 대조적으로, 예시된 회로는 수반되는 개념들을 더 양호하게 설명하기 위해 개념적인 레벨에서 제공된다는 것이 인식될 것이다. 회로(30)는, XX 커플러(40)에 의해 접합된 제1 플럭스 큐비트(32) 및 제2 플럭스 큐비트(34)를 포함한다. 커플러(40)는, 2개의 플럭스 큐비트들(32 및 34)을 포함하는 시스템의 양자 상태들을 표현하는 포텐셜 에너지 최소치들 사이에 제1 터널링 경로(42) 및 제2 터널링 경로(44)를 생성하도록 구성된다. 제1 제어 메커니즘(52)은, 제1 터널링 경로(42) 및 제1 터널링 경로를 통해 커플링된 상태들의 절대 에너지들을 따라 터널링 강도를 변경시키는 하나 이상의 제어 플럭스들을 생성한다. 제2 제어 메커니즘(54)은, 제2 터널링 경로(44) 및 제2 터널링 경로를 통해 커플링된 상태들의 절대 에너지들을 따라 터널링 강도를 변경시키는 하나 이상의 제어 플럭스들을 생성한다. 제3 제어 메커니즘(56)은, 둘 모두의 플럭스 큐비트들 및 커플러를 포함하는 양자 회로의 특정 노드들 상에서 오프셋 전하 값들을 세팅하는 전압 신호들을 제공한다. 오프셋 전하의 제어는 XX 커플링의 부호가 양 또는 음 중 어느 하나로 조정될 수 있게 한다.
도 3은 2개의 플럭스 큐비트들 사이에서 XX 상호작용을 생성하기 위한 양자 회로(70)의 일 예이다. 예시된 구현에서, 2개의 플럭스 큐비트들은 튜닝가능하지 않고, 커플러 어셈블리 그 자체에 적어도 부분적으로 통합되며, 회로(70)는 적합한 회로 파라미터들에 대해, 이중으로 축퇴된 바닥 상태들
Figure 112019093537539-pct00026
및
Figure 112019093537539-pct00027
을 갖는 단일 어셈블리로서 개념화될 수 있다. 여기서, 제1 플럭스 큐비트의 상태(0 또는 1)는 제1 및 제2 조셉슨 접합부들(72 및 73)을 통과하는 전류의 방향을 표현하고, 제2 플럭스 큐비트의 상태(0 또는 1)는 제3 및 제4 조셉슨 접합부들(74 및 75)을 통과하는 전류의 방향을 표현한다. 위에서 설명된 바와 같이, 플럭스 큐비트들이 커플러와 일체형이지만, 커플러는 제5, 제6, 제7, 및 제8 조셉슨 접합부들(76 내지 79) 뿐만 아니라 커패시터(80)를 포함하는 것으로 고려될 수 있다. 임의의 수의 접합부들이 플럭스-튜닝가능한 복합 접합부와 같은 튜닝가능한 접합부로 대체될 수 있음을 유의해야 한다. 적당한 접합부 비대칭이 존재할 시에 2개의 튜닝가능한 접합부들을 통합하는 것이 고순도 XX 상호작용에 충분하다. 도 3의 회로는 또한, 2개의 접합부들(214 및 224)이 복합 접합부들에 의해 대체되었고 거의 제로의 조셉슨 에너지로 튜닝되었던 도 6의 회로의 인스턴스로서 보여질 수 있다. 이러한 경우, 2개의 접합부들(214 및 224)은 회로로부터 생략되어, 도 3의 간략화된 회로를 생성할 수 있다.
각각의 조셉슨 접합부(72 내지 79) 뿐만 아니라 커패시터(80)는 컴포넌트에 걸쳐 초전도 페이즈
Figure 112019093537539-pct00028
을 갖는다. 예의 목적을 위해, 제1 및 제2 조셉슨 접합부들(72 및 73) 각각은 동일한 초전도 페이즈
Figure 112019093537539-pct00029
을 갖는 것으로 가정될 것이고, 제3 및 제4 조셉슨 접합부들(74 및 75) 각각은 동일한 초전도 페이즈
Figure 112019093537539-pct00030
을 갖는 것으로 가정될 것이다. 이러한 가정이 주어지면, 커플러로 인한 포텐셜 UC가 다음과 같이 쓰여질 수 있으며:
Figure 112019093537539-pct00031
여기서, E5는 제5 조셉슨 접합부(76)의 조셉슨 에너지이고, E6는 제6 조셉슨 접합부(77)의 조셉슨 에너지이고, E7은 제7 조셉슨 접합부(78)의 조셉슨 에너지이고, E8은 제8 조셉슨 접합부(79)의 조셉슨 에너지이고,
Figure 112019093537539-pct00032
는 커패시터(80) 양단의 초전도 페이즈이고, f1은 접합부들(72 내지 77)을 포함하는 어셈블리의 루프를 통한 플럭스 양자들의 플럭스이고, f2는 접합부들(72, 73, 77, 및 78)을 포함하는 어셈블리의 루프를 통한 플럭스 양자들의 플럭스이며, f3은 접합부들(74, 75, 77 및 79)을 포함하는 어셈블리의 루프를 통한 플럭스 양자들의 플럭스이다.
E5=E6=E7=E8=E, f1=0, 및 f2=f3=0.5의 경우, 포텐셜은 다음과 같이 쓰여질 수 있다:
Figure 112019093537539-pct00033
이러한 포텐셜은,
Figure 112019093537539-pct00034
의 경우, 에너지가 라인
Figure 112019093537539-pct00035
을 따라 양이고 라인
Figure 112019093537539-pct00036
을 따라 음이라는 바람직한 속성을 갖는다.
Figure 112019093537539-pct00037
에서, 반대가 참이며 ― 에너지는 라인
Figure 112019093537539-pct00038
을 따라 음이고 라인
Figure 112019093537539-pct00039
을 따라 양이다. 이제, 페이즈 변수들
Figure 112019093537539-pct00040
및
Figure 112019093537539-pct00041
을 각각 갖는 조셉슨 접합부들을 갖는 2개의 커플링되지 않은 플럭스 큐비트들은
Figure 112019093537539-pct00042
에서 4개의 최소치들을 갖는 포텐셜을 가질 것이며, 여기서
Figure 112019093537539-pct00043
는 각각의 플럭스 큐비트에 대한 이중 우물 포텐셜의 최소치들에서의 페이즈의 크기이다. 커플러를 도입하는 것은,
Figure 112019093537539-pct00044
에서 2개의 상태들
Figure 112019093537539-pct00045
에 대한 2개의 상태들
Figure 112019093537539-pct00046
의 에너지를 상승시키고,
Figure 112019093537539-pct00047
에서는 그 반대이다. 따라서, 최소치들의 쌍들은 상수
Figure 112019093537539-pct00048
의 별개의 평면들에 위치된다.
도 4는 초전도 페이즈들
Figure 112019093537539-pct00049
,
Figure 112019093537539-pct00050
, 및
Figure 112019093537539-pct00051
의 관점들에서 도 3의 회로를 표현하는 에너지 다이어그램이다. 에너지 다이어그램에서, 회색(grey) 형상들은 동일한 에너지를 갖는 표면들을 표현하고, 더 작은 솔리드(solid)의 흑색 형상들은 포텐셜의 4개의 최소치들을 표현한다. 4개의 최소치들은 최소치들에서
Figure 112019093537539-pct00052
및
Figure 112019093537539-pct00053
의 페이즈들의 부호에 기반하여 라벨링되며, 이는 큐비트들에서의 전류 흐름의 방향을 결정한다. 에너지 다이어그램의 제1 뷰(view)(110)는
Figure 112019093537539-pct00054
평면으로의 에너지 다이어그램의 투사를 묘사한다. 수평 축(112)은
Figure 112019093537539-pct00055
로 나눠진 라디안(radian) 단위로, 제2 큐비트와 연관된 조셉슨 접합부들(74 및 75)의 초전도 페이즈
Figure 112019093537539-pct00056
에 대한 값을 표현하고, 수직 축(114)은
Figure 112019093537539-pct00057
로 나눠진 라디안 단위로, 연관된 커패시터(80)의 초전도 페이즈
Figure 112019093537539-pct00058
에 대한 값을 표현한다. 최소치들 중 2개
Figure 112019093537539-pct00059
및
Figure 112019093537539-pct00060
이 평면
Figure 112019093537539-pct00061
상에 위치되고, 다른 2개의 최소치들
Figure 112019093537539-pct00062
및
Figure 112019093537539-pct00063
이
Figure 112019093537539-pct00064
, 또는 더 간단하게는
Figure 112019093537539-pct00065
에 대응하는 평면 상에 위치된다는 것이 인식될 것이다.
에너지 다이어그램의 제2 뷰(120)는
Figure 112019093537539-pct00066
평면으로의 에너지 다이어그램의 투사를 묘사한다. 수평 축(122)은
Figure 112019093537539-pct00067
로 나눠진 라디안 단위로, 제1 큐비트와 연관된 조셉슨 접합부들(72 및 73)의 초전도 페이즈
Figure 112019093537539-pct00068
에 대한 값을 표현하고, 수직 축(124)은
Figure 112019093537539-pct00069
로 나눠진 라디안 단위로, 제2 큐비트와 연관된 조셉슨 접합부들(74 및 75)의 초전도 페이즈
Figure 112019093537539-pct00070
에 대한 값을 표현한다. 최소치들 중 2개
Figure 112019093537539-pct00071
및
Figure 112019093537539-pct00072
이 평면
Figure 112019093537539-pct00073
상에 위치되고, 다른 2개의 최소치들
Figure 112019093537539-pct00074
및
Figure 112019093537539-pct00075
이 평면
Figure 112019093537539-pct00076
평면 상에 위치된다는 것이 인식될 것이다. 에너지 다이어그램의 제3 뷰(130)는 사시도를 묘사한다. 다른 뷰들(110 및 120)에 관해, 제1 축(132)은
Figure 112019093537539-pct00077
로 나눠진 라디안 단위로, 제1 큐비트와 연관된 조셉슨 접합부들(72 및 73)의 초전도 페이즈
Figure 112019093537539-pct00078
에 대한 값을 표현하고, 제2 축(134)은
Figure 112019093537539-pct00079
로 나눠진 라디안 단위로, 제2 큐비트와 연관된 조셉슨 접합부들(74 및 75)의 초전도 페이즈
Figure 112019093537539-pct00080
에 대한 값을 표현하며, 제3 축(136)은
Figure 112019093537539-pct00081
로 나눠진 라디안 단위로, 연관된 커패시터(80)의 초전도 페이즈
Figure 112019093537539-pct00082
에 대한 값을 표현한다.
다이어그램으로부터 알 수 있는 바와 같이, 파동 함수 확산이 터널-커플링을 가능하게 하기 위해
Figure 112019093537539-pct00083
평면에서는 크지만
Figure 112019093537539-pct00084
방향에서는 작으면, 원하는 바닥 상태들
Figure 112019093537539-pct00085
및
Figure 112019093537539-pct00086
이 형성될 것이다. -XX 상호작용의 강도는 포텐셜 최소치들 사이의 터널 커플링의 강도에 의해 주어진다. 하나의 최소치들로부터 다른 최소치들로의 다수의 터널링 경로들이 존재할 경우, 오프셋 전하들이 아로노프-캐셔 효과(Aharonov-Casher effect)로부터의 간섭으로 인해 터널링 에너지에 영향을 주는 것이 가능하다. 추가로, 커패시터(80)의 커패시턴스가 일 방향으로 파동-함수 확산을 감소시키도록 선택될 수 있다는 것이 인식될 것이다. 파동 함수의 확산의 이러한 감소는 최소치들의 2개의 세트들을 디커플링시켜, 커플러가 2개의 전술된 바닥 상태들을 달성하게 허용할 수 있다. 도 3의 접합부들(72 내지 75) 중 하나 이상이 적합한 값의 인덕터들로 대체되는 경우, 기능성 커플러가 또한 구성될 수 있다는 것이 인식될 것이다. 적합한 인덕터들을 부가함으로써, 큐비트들 및 커플러들이 서로 전기적으로 격리되도록 이러한 회로가 상호 인덕턴스를 통해 2개의 플럭스 큐비트들을 커플링시킬 수 있다는 것이 또한 인식될 것이다.
도 5는 2개의 플럭스 큐비트들 사이에서 XX 상호작용을 생성하기 위한, 복수의 조셉슨 접합부들(151 내지 156)을 포함하는 양자 회로(150)의 다른 예이다. 도 3에서와 같이, 2개의 플럭스 큐비트들은 튜닝가능하지 않으며, 커플러 어셈블리 그 자체에 통합된다. 그러나, 일반적인 표현으로, 제1 플럭스 큐비트의 상태는 접합부(153)를 통과하는 전류의 방향에 의해 표현되고, 제2 플럭스 큐비트의 상태는 접합부(155)를 통과하는 전류의 방향에 의해 표현된다. 플럭스 큐비트들이 커플러와 일체형이지만, 커플러는 제1 및 제2 조셉슨 접합부들(151 내지 152)을 포함하는 것으로 고려될 수 있다. 그러나, 임의의 수의 접합부들이 튜닝가능한 조셉슨 에너지를 갖는 복합 조셉슨 접합부 또는 다른 엘리먼트로 대체될 수 있다는 것이 인식될 것이다. 예컨대, 제조 프로세스에서의 사소한 편차들로 인해 접합부 비대칭이 존재할 시에 튜닝가능한 접합부들을 통합하는 것이 고순도 XX 상호작용에 충분하다.
도 6은 2개의 플럭스 큐비트들(210 및 220) 사이에서 XX 상호작용을 생성하기 위한 양자 회로(200)의 또 다른 예이다. 예시된 구현에서, 각각의 플럭스 큐비트(210 및 220)는 적용된 플럭스를 통해 튜닝가능해서, 큐비트의 에너지 레벨들의 상대적인 에너지 및 에너지 상태들 사이의 장벽 높이 중 어느 하나 또는 둘 모두가 튜닝될 수 있다. 제1 플럭스 큐비트(210)는 플럭스 양자의 절반을 공칭적으로 둘러싸는 루프에 배열된 3개의 조셉슨 접합부들(212 내지 214)을 포함한다. 제2 플럭스 큐비트(220)는 플럭스 양자의 절반을 공칭적으로 둘러싸는 루프에 배열된 3개의 조셉슨 접합부들(222 내지 224)을 포함한다.
커플러(230)는, 제1 기준 노드(216) 및 제4 기준 노드(226) 각각에 연결된 제1 조셉슨 접합부(232), 및 제2 기준 노드(217) 및 제5 기준 노드(227) 각각에 연결된 제2 조셉슨 접합부(233)를 포함한다. 제3 조셉슨 접합부(234)는 제1 기준 노드(216) 및 제5 기준 노드(227) 각각에 연결되고, 제4 조셉슨 접합부(235)는 제2 기준 노드(217) 및 제4 기준 노드(226) 각각에 연결되어, 커플러는 4개의 조셉슨 접합부들을 포함하는 "트위스트형 루프(twisted loop)"를 형성한다. 커패시터(238)는 제3 기준 노드(218) 및 제6 기준 노드(228) 각각에 연결된다.
조셉슨 접합부의 조셉슨 에너지가 일반적으로 정적이라는 것이 인식될 것이다. 일 구현에서, 커플러(230)를 포함하는 조셉슨 접합부들(232 내지 235) 중 하나 이상은, 적용된 플럭스 또는 다른 제어 신호를 통해 튜닝가능한 조셉슨 에너지를 갖는 튜닝가능한 엘리먼트로 대체될 수 있다. 그러한 엘리먼트의 하나의 예가 복합 조셉슨 접합부이다. 실제로, 적어도 하나의 튜닝가능한 접합부는 최상의 상황 하에서도 제조 프로세스의 편차를 정정하는 것이 바람직하며, 실제로, 2개의 튜닝가능한 접합부들이 이러한 목적을 위해 사용될 수 있다. 일 구현에서, 커플러에 의해 생성된 터널링 경로들의 터널링 에너지들이 디바이스에 의해 제공된 커플링을 변경 또는 제거하기 위해 튜닝될 수 있도록 조셉슨 접합부(232 내지 235) 모두가 튜닝가능하게 될 수 있다. 예컨대, 터널링 에너지들은 XX 커플링을 제거하도록 거의 제로로 감소될 수 있거나 또는 ZZ 커플링의 엘리먼트를 부가하도록 동일하지 않게 될 수 있다. 다른 구현에서, 커패시터(238)는 생략될 수 있으며, 게이트 전압들에 의해 제어되는 오프셋 전하들은 원치않는 터널링을 억제하고 커플링의 부호를 제어하기 위해 사용될 수 있다. 이것은 아로노프-캐셔 간섭을 통해 가능하며, 그에 의해, 회로 내의 초전도 아일랜드(island) 상의 오프셋 전하는 하나의 최소치로부터 다른 최소치로의 2개의 터널링 경로들 사이에 위상 차이를 유도한다. 오프셋 전하가 0.5 쿠퍼 쌍들일 경우, 간섭은 상쇄적(destructive)이고, 터널링은 발생하지 않는다. 오프셋 전하가 0.5와 1 쿠퍼 쌍 사이에 있을 경우, 터널링 에너지는 음이여서, 양의 XX 커플링에 대한 경우와 같이 반대칭적인 바닥 상태를 유발할 수 있다.
위의 도 1 내지 도 6에서 설명된 전술한 구조적 및 기능적 특징들의 관점에서, 예시적인 방법들은 도 7을 참조하여 더 양호하게 인식될 것이다. 설명의 간략화의 목적들을 위해, 도 7의 방법이 순차적으로 실행되는 것으로 도시되고 설명되지만, 일부 액션들이 다른 예들에서, 본 명세서에 도시되고 설명된 것과 상이한 순서들로 및/또는 그것과 동시에 발생할 수 있으므로, 본 발명이 예시된 순서에 의해 제한되지 않는다는 것이 이해 및 인식될 것이다.
도 7은 2개의 플럭스 큐비트들의 양자 상태들을 커플링시키기 위한 방법(300)의 일 예를 예시한다. 302에서, 제1 플럭스 큐비트는, 용량성 및/또는 상호 유도성 및/또는 갈바니(galvanic) 상호작용들에 부가하여, 복수의 조셉슨 접합부들(이들 중 적어도 하나는 튜닝가능함)을 포함하는 커플러를 통해 제2 플럭스 큐비트에 전기적으로 커플링된다. 커플러는, 제1 및 제2 큐비트에 의해 형성된 시스템과 연관된 제1 쌍의 에너지 최소치들 사이에 제1 터널링 경로 및 시스템과 연관된 제2 쌍의 에너지 최소치들 사이에 제2 터널링 경로를 생성한다. 일 구현에서, 터널링 경로들은 동일한 비트 패리티를 갖는 시스템의 상태들을 표현하는 최소치들 사이, 즉 상태들
Figure 112019093537539-pct00087
과
Figure 112019093537539-pct00088
사이 그리고 상태들
Figure 112019093537539-pct00089
과
Figure 112019093537539-pct00090
사이에서 형성된다.
304에서, 플럭스 또는 전압을 생성하는 제어 신호, 이를테면 전류는 제1 터널링 경로와 연관된 제1 터널링 에너지 및 제2 터널링 경로와 연관된 제2 터널링 에너지를 선택하도록 하나 이상의 튜닝가능한 접합부들 중 적어도 하나에 적용된다. 본 발명의 일 양상에 따르면, 적용된 신호를 통한 터널링 에너지들의 선택은 커플러의 커플링 거동을 제어할 수 있다. 예컨대, 제1 및 제2 커플링 에너지들이 실질적으로 동일하도록 제어 신호가 적용되면, 제1 플럭스 큐비트와 제2 플럭스 큐비트 사이의 XX 커플링이 생성된다. 순수한 XX 커플링을 유지하기 위해, 단일 큐비트 터널링 효과들 및 YY 및 ZZ 커플링들이 회피되는 것을 보장하도록 하나 이상의 다른 튜닝가능한 조셉슨 접합부들이 제어 신호를 이용하여 조정될 수 있다. 다른 예에서, 제1 플럭스 큐비트와 제2 플럭스 큐비트 사이의 XX 커플링, YY 커플링 및/또는 ZZ 커플링을 제공하기 위해 제1 및 제2 커플링 에너지들이 동일하지 않도록 제어 신호가 적용될 수 있다. 마지막으로, 제1 플럭스 큐비트와 제2 플럭스 큐비트를 선택적으로 디커플링시키기 위해 제1 및 제2 커플링 에너지들이 실질적으로 제로와 동일하도록 제어 신호가 적용될 수 있다. 따라서, 커플러에 의해 제공되는 커플링은 양자 로직 게이트 동작들 및 다른 애플리케이션들에 대해 제어될 수 있다.
위에서 설명된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하려는 목적들을 위해 컴포넌트들 또는 방법들의 모든 각각의 인지가능한 결합을 설명하는 것이 가능하지 않지만, 당업자는 본 발명의 많은 추가적인 조합들 및 변형들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들의 범위 내에 있는 모든 그러한 수정들, 변형들 및 변경들을 포함하도록 의도된다.

Claims (20)

  1. 양자 회로 어셈블리로서,
    적어도 2개의 포텐셜 에너지 최소치들을 갖는 제1 플럭스 큐비트(flux qubit);
    제2 플럭스 큐비트 ― 상기 제2 플럭스 큐비트는 적어도 2개의 포텐셜 에너지 최소치들을 가져서, 상기 제1 플럭스 큐비트 및 상기 제2 플럭스 큐비트에 의해 형성된 시스템은 커플링 이전에 적어도 4개의 포텐셜 에너지 최소치들을 가지며, 상기 4개의 포텐셜 에너지 최소치들 각각은 상기 제1 플럭스 큐비트 및 상기 제2 플럭스 큐비트를 포함하는 시스템의 적어도 하나의 고유상태를 포함함 ―; 및
    커플러를 포함하며,
    상기 커플러는 복수의 조셉슨 접합부를 포함하고 상기 제1 플럭스 큐비트를 상기 제2 플럭스 큐비트에 커플링시키며, 상기 복수의 조셉슨 접합부들 중 적어도 하나는 튜닝 가능한 엘리먼트의 일부로서 구현되어, 적어도 하나의 조셉슨 접합부의 조셉슨 에너지는 적용된 플럭스를 통해 튜닝될 수 있으며, 상기 시스템의 제1 포텐셜 에너지 최소치와 상기 시스템의 제2 포텐셜 에너지 최소치 사이에 제1 터널링 경로 및 상기 시스템의 제3 포텐셜 에너지 최소치와 상기 시스템의 제4 포텐셜 에너지 최소치 사이에 제2 터널링 경로를 생성하며, 튜닝 가능한 엘리먼트의 일부로서 구현된 상기 복수의 조셉슨 접합부들 중 적어도 하나를 가지는 복수의 조셉슨 접합부를 포함하고,
    상기 커플러는 동일한 비트 패리티의 상태들을 표현하는 포텐셜 에너지 최소치들 사이에 제1 터널링 경로 및 제2 터널링 경로를 생성하여, 상기 제1 포텐셜 에너지 최소치는 상태
    Figure 112022091667142-pct00091
    를 표현하고, 상기 제2 포텐셜 에너지 최소치는 상태
    Figure 112022091667142-pct00092
    을 표현하고, 상기 제3 포텐셜 에너지 최소치는 상태
    Figure 112022091667142-pct00093
    을 표현하며, 상기 제4 포텐셜 에너지 최소치는 상태
    Figure 112022091667142-pct00094
    을 표현하는,
    양자 회로 어셈블리.
  2. 제1항에 있어서,
    상기 커플러는, 상기 제1 포텐셜 에너지 최소치와 상기 제2 포텐셜 에너지 최소치 사이의 제1 터널링 에너지가 상기 제3 포텐셜 에너지 최소치와 상기 제4 포텐셜 에너지 최소치 사이의 제2 터널링 에너지와 실질적으로 동일하도록 상기 제1 터널링 경로 및 상기 제2 터널링 경로를 생성하는, 양자 회로 어셈블리.
  3. 제1항에 있어서,
    상기 커플러는 상기 제1 플럭스 큐비트 및 상기 제2 플럭스 큐비트 각각에 동작가능하게 연결된 커패시터를 더 포함하며,
    상기 커패시터는, 상기 시스템의 제3 포텐셜 에너지 최소치 및 상기 시스템의 제4 포텐셜 에너지 최소치로부터 상기 시스템의 제1 포텐셜 에너지 최소치 및 상기 시스템의 제2 포텐셜 에너지 최소치를 디커플링시키도록 상기 시스템의 파동 함수(wave function)의 확산을 감소시키는, 양자 회로 어셈블리.
  4. 제3항에 있어서,
    상기 제1 플럭스 큐비트와 연관된 제1 초전도 페이즈(phase)
    Figure 112019093537539-pct00095
    , 상기 제2 플럭스 큐비트와 연관된 제2 초전도 페이즈
    Figure 112019093537539-pct00096
    , 및 상기 커패시터와 연관된 제3 초전도 페이즈
    Figure 112019093537539-pct00097
    에 의해 정의된 페이즈 기저(basis)에서, 상기 커플러는, 평면
    Figure 112019093537539-pct00098
    에서 라인
    Figure 112019093537539-pct00099
    을 따라 양(positive)이고 라인
    Figure 112019093537539-pct00100
    을 따라 음(negative)이며, 평면
    Figure 112019093537539-pct00101
    에서 라인
    Figure 112019093537539-pct00102
    을 따라 음이고 라인
    Figure 112019093537539-pct00103
    을 따라 양인 포텐셜 에너지를 상기 시스템에 도입하는, 양자 회로 어셈블리.
  5. 제3항에 있어서,
    상기 커플러는, 상기 제1 플럭스 큐비트와 연관된 제1 기준 노드 및 상기 제2 플럭스 큐비트와 연관된 제2 기준 노드 각각에 연결된 제1 조셉슨 접합부, 상기 제1 플럭스 큐비트와 연관된 제3 기준 노드 및 상기 제2 플럭스 큐비트와 연관된 제4 기준 노드 각각에 연결된 제2 조셉슨 접합부, 상기 제1 기준 노드 및 상기 제4 기준 노드 각각에 연결된 제3 조셉슨 접합부, 및 상기 제3 기준 노드 및 상기 제2 기준 노드 각각에 연결된 제4 조셉슨 접합부를 포함하는, 양자 회로 어셈블리.
  6. 삭제
  7. 제1항에 있어서,
    상기 튜닝가능한 엘리먼트는 복합(compound) 조셉슨 접합부인, 양자 회로 어셈블리.
  8. 제1항에 있어서,
    상기 커플러를 포함하는 상기 복수의 조셉슨 접합부들 각각은 튜닝가능한 엘리먼트의 일부로서 구현되어, 상기 커플러는 상기 적용된 플럭스를 통해 선택적으로 활성화될 수 있는, 양자 회로 어셈블리.

  9. 삭제
  10. 제1항에 있어서,
    상기 커플러는, 상기 제1 터널링 경로가 상기 제1 포텐셜 에너지 최소치 및 상기 제2 포텐셜 에너지 최소치 중 어느 하나와 연관된 유일한 터널링 경로이고 상기 제2 터널링 경로가 상기 제3 포텐셜 에너지 최소치 및 상기 제4 포텐셜 에너지 최소치 중 어느 하나와 연관된 유일한 터널링 경로이도록 구성되는, 양자 회로 어셈블리.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 양자 회로 어셈블리로서,
    적어도 2개의 포텐셜 에너지 최소치들을 갖는 제1 플럭스 큐비트;
    제2 플럭스 큐비트 ― 상기 제2 플럭스 큐비트는 적어도 2개의 포텐셜 에너지 최소치들을 가져서, 상기 제1 플럭스 큐비트 및 상기 제2 플럭스 큐비트에 의해 형성된 시스템은 커플링 이전에 적어도 4개의 포텐셜 에너지 최소치들을 가지며, 상기 4개의 포텐셜 에너지 최소치들 각각은 상기 제1 플럭스 큐비트 및 상기 제2 플럭스 큐비트를 포함하는 시스템의 양자 상태를 포함함 ―; 및
    상기 시스템의 제1 포텐셜 에너지 최소치와 상기 시스템의 제2 포텐셜 에너지 최소치 사이에 제1 터널링 경로 및 상기 시스템의 제3 포텐셜 에너지 최소치와 상기 시스템의 제4 포텐셜 에너지 최소치 사이에 제2 터널링 경로를 생성하는, 복수의 튜닝가능한 조셉슨 접합부들을 포함하고 상기 제1 플럭스 큐비트를 상기 제2 플럭스 큐비트에 커플링시키는, 커플러를 포함하며,
    상기 커플러는, 상기 제1 터널링 경로와 연관된 제1 터널링 에너지 및 상기 제2 터널링 경로와 연관된 제2 터널링 에너지를 튜닝하기 위해 상기 복수의 튜닝가능한 접합부들 중 적어도 하나의 튜닝가능한 접합부에 적용된 제어 신호를 통해 튜닝가능하한, 양자 회로 어셈블리.
  17. 제16항에 있어서,
    플럭스는, 상기 제1 플럭스 큐비트와 상기 제2 플럭스 큐비트 사이에 XX 커플링을 제공하기 위해 실질적으로 동일한 제1 커플링 에너지 및 제2 커플링 에너지를 선택하도록 상기 복수의 튜닝가능한 접합부들 중 적어도 하나의 튜닝가능한 접합부에 적용되는, 양자 회로 어셈블리.
  18. 제16항에 있어서,
    상기 커플러는 상기 제1 플럭스 큐비트 및 상기 제2 플럭스 큐비트 각각에 동작가능하게 연결된 커패시터를 더 포함하며,
    상기 커패시터는, 상기 시스템의 제3 포텐셜 에너지 최소치 및 상기 시스템의 제4 포텐셜 에너지 최소치로부터 상기 시스템의 제1 포텐셜 에너지 최소치 및 상기 시스템의 제2 포텐셜 에너지 최소치를 디커플링시키도록 상기 시스템의 파동 함수의 확산을 감소시키는, 양자 회로 어셈블리.
  19. 제18항에 있어서,
    상기 제1 플럭스 큐비트와 연관된 제1 초전도 페이즈
    Figure 112019093537539-pct00104
    , 상기 제2 플럭스 큐비트와 연관된 제2 초전도 페이즈
    Figure 112019093537539-pct00105
    , 및 상기 커패시터와 연관된 제3 초전도 페이즈
    Figure 112019093537539-pct00106
    에 의해 정의된 페이즈 기저에서, 상기 커플러는, 평면
    Figure 112019093537539-pct00107
    에서 라인
    Figure 112019093537539-pct00108
    을 따라 양이고 라인
    Figure 112019093537539-pct00109
    을 따라 음이며, 평면
    Figure 112019093537539-pct00110
    에서 라인
    Figure 112019093537539-pct00111
    을 따라 음이고 라인
    Figure 112019093537539-pct00112
    을 따라 양인 포텐셜 에너지를 상기 시스템에 도입하는, 양자 회로 어셈블리.
  20. 제16항에 있어서,
    상기 커플러는, 동일한 비트 패리티의 상태들을 표현하는 포텐셜 에너지 최소치들 사이에 상기 제1 터널링 경로 및 상기 제2 터널링 경로를 생성하여, 상기 제1 포텐셜 에너지 최소치는 상태
    Figure 112019093537539-pct00113
    을 표현하고, 상기 제2 포텐셜 에너지 최소치는 상태
    Figure 112019093537539-pct00114
    을 표현하고, 상기 제3 포텐셜 에너지 최소치는 상태
    Figure 112019093537539-pct00115
    을 표현하며, 상기 제4 포텐셜 에너지 최소치는 상태
    Figure 112019093537539-pct00116
    을 표현하는, 양자 회로 어셈블리.
KR1020197026776A 2017-02-15 2018-01-29 플럭스 큐비트들에 대한 xx 커플러 KR102554578B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/433,730 2017-02-15
US15/433,730 US10255557B2 (en) 2017-02-15 2017-02-15 XX Coupler for flux qubits
PCT/US2018/015729 WO2018151929A1 (en) 2017-02-15 2018-01-29 Xx coupler for flux qubits

Publications (2)

Publication Number Publication Date
KR20190113963A KR20190113963A (ko) 2019-10-08
KR102554578B1 true KR102554578B1 (ko) 2023-07-12

Family

ID=61193122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197026776A KR102554578B1 (ko) 2017-02-15 2018-01-29 플럭스 큐비트들에 대한 xx 커플러

Country Status (7)

Country Link
US (2) US10255557B2 (ko)
EP (1) EP3583554B1 (ko)
JP (1) JP6839809B2 (ko)
KR (1) KR102554578B1 (ko)
AU (2) AU2018220575B2 (ko)
CA (1) CA3050915C (ko)
WO (1) WO2018151929A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10608157B2 (en) 2017-05-18 2020-03-31 International Business Machines Corporation Qubit network non-volatile identification
US10826713B2 (en) * 2017-05-18 2020-11-03 International Business Machines Corporation Qubit network secure identification
US10256392B1 (en) * 2018-03-23 2019-04-09 International Business Machines Corporation Vertical transmon qubit device
US10672971B2 (en) 2018-03-23 2020-06-02 International Business Machines Corporation Vertical transmon qubit device with microstrip waveguides
US10243132B1 (en) * 2018-03-23 2019-03-26 International Business Machines Corporation Vertical josephson junction superconducting device
JP7285550B2 (ja) * 2019-04-19 2023-06-02 国立研究開発法人情報通信研究機構 可変磁気結合回路、及び回路制御方法
US11392848B2 (en) * 2019-06-19 2022-07-19 Northrop Grumman Systems Corporation Qubit assembly having adjustable current operators
CN111598248B (zh) * 2020-05-18 2024-03-12 南京优算量子科技有限公司 实现控制相位门的超导量子芯片和方法
US11223347B1 (en) 2020-12-03 2022-01-11 International Business Machines Corporation All microwave ZZ control
WO2022178623A1 (en) * 2021-02-25 2022-09-01 Gladiolus Veritatis Consulting Company Constructing and programming driver graphs in quantum hardware for non-stoquastic quantum optimization annealing processes
US11625638B2 (en) 2021-05-19 2023-04-11 International Business Machines Corporation Drive enhanced J/ZZ operation for superconducting qubits
US11664804B1 (en) * 2022-01-26 2023-05-30 Northrop Grumman Systems Corporation XX coupler for persistent current qubits

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110054876A1 (en) * 2007-04-05 2011-03-03 Jacob Daniel Biamonte Physical realizations of a universal adiabatic quantum computer

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552735A (en) 1994-10-07 1996-09-03 Northrop Grumman Corporation Multi-gigahertz single flux quantum switch
US7619437B2 (en) * 2004-12-30 2009-11-17 D-Wave Systems, Inc. Coupling methods and architectures for information processing
US7898282B2 (en) * 2005-04-26 2011-03-01 D-Wave Systems Inc. Systems, devices, and methods for controllably coupling qubits
CA2637071A1 (en) * 2006-01-27 2007-08-02 D-Wave Systems, Inc. Methods of adiabatic quantum computation
US7468630B2 (en) 2006-08-25 2008-12-23 Hypres, Inc. Superconducting switching amplifier
EP2100376B1 (en) 2007-01-18 2018-01-10 Northrop Grumman Systems Corporation Single flux quantum circuits
US8169231B2 (en) 2007-09-24 2012-05-01 D-Wave Systems Inc. Systems, methods, and apparatus for qubit state readout
US7969178B2 (en) 2008-05-29 2011-06-28 Northrop Grumman Systems Corporation Method and apparatus for controlling qubits with single flux quantum logic
CN102187489B (zh) 2008-09-03 2014-02-26 D-波系统公司 用于量子处理器元件的有效补偿的系统、方法及装置
US8928391B2 (en) 2011-07-07 2015-01-06 Northrop Grumman Systems Corporation Controlling a state of a qubit assembly
JP2013058705A (ja) 2011-09-09 2013-03-28 Fujitsu Ltd 超電導単一磁束量子集積回路装置
US9787312B2 (en) 2012-08-14 2017-10-10 Northrop Grumman Systems Corporation Systems and methods for applying flux to a quantum-coherent superconducting circuit
SG11201605503VA (en) 2014-01-06 2016-08-30 Google Inc Constructing and programming quantum hardware for robust quantum annealing processes
US9355364B2 (en) 2014-03-10 2016-05-31 Northrop Grumman Systems Corporation Reciprocal quantum logic comparator for qubit readout
US9710758B2 (en) * 2014-04-23 2017-07-18 D-Wave Systems Inc. Quantum processor with instance programmable qubit connectivity
US9928948B2 (en) 2014-12-09 2018-03-27 Northrop Grumman Systems Corporation Superconducting switch system
US9768771B2 (en) 2015-02-06 2017-09-19 Northrop Grumman Systems Corporation Superconducting single-pole double-throw switch system
JP6203789B2 (ja) 2015-08-06 2017-09-27 Ｓｉｍｐｌｅｘ Ｑｕａｎｔｕｍ株式会社 小型飛行システム
CA2984487C (en) 2015-09-30 2023-09-12 John Martinis Co-planar waveguide flux qubits
US9929978B2 (en) 2015-10-07 2018-03-27 Northrop Grumman Systems Corporation Superconducting cross-bar switch system
WO2017111949A1 (en) 2015-12-22 2017-06-29 Rigetti & Co., Inc. Operating a coupler device to perform quantum logic gates
US10042805B2 (en) 2016-01-21 2018-08-07 Northrop Grumman Systems Corporation Tunable bus-mediated coupling between remote qubits
US9647662B1 (en) 2016-06-24 2017-05-09 Northrop Grumman Systems Corporation Superconducting tunable coupler
US9787278B1 (en) 2016-09-26 2017-10-10 International Business Machines Corporation Lossless microwave switch based on tunable filters for quantum information processing
US10483980B2 (en) 2017-06-19 2019-11-19 Rigetti & Co, Inc. Parametrically activated quantum logic gates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110054876A1 (en) * 2007-04-05 2011-03-03 Jacob Daniel Biamonte Physical realizations of a universal adiabatic quantum computer

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Mun Dae Kim, Sam Young Cho "Entanglement and Bell states in superconducting flux qubits." Physical Review B, Vol. 75(13), pp. 134514(2007.) 1부.*
Yu-xi Liu et al "Controllable coupling between flux qubits." Physical review letters, Vol. 96(6), pp. 067003(2006.) 1부.*

Also Published As

Publication number Publication date
AU2020227067A1 (en) 2020-09-24
AU2018220575B2 (en) 2020-06-18
KR20190113963A (ko) 2019-10-08
CA3050915A1 (en) 2018-08-23
AU2020227067B2 (en) 2022-03-03
AU2018220575A1 (en) 2019-08-08
US10255557B2 (en) 2019-04-09
EP3583554B1 (en) 2024-03-20
US20190156237A1 (en) 2019-05-23
CA3050915C (en) 2021-10-19
WO2018151929A1 (en) 2018-08-23
US10650323B2 (en) 2020-05-12
EP3583554A1 (en) 2019-12-25
US20180232654A1 (en) 2018-08-16
JP6839809B2 (ja) 2021-03-10
JP2020509579A (ja) 2020-03-26

Similar Documents

Publication Publication Date Title
KR102554578B1 (ko) 플럭스 큐비트들에 대한 xx 커플러
KR102401079B1 (ko) 초전도 큐비트용 zzz 커플러
KR100843492B1 (ko) 양자 디바이스, 양자 논리 디바이스, 양자 논리 디바이스의구동 방법 및 양자 논리 디바이스에 의한 논리 회로
Melo et al. Multiplet supercurrent in Josephson tunneling circuits
Kim et al. Electronic structure of a magnetic quantum ring
Tehrani et al. A novel ternary quantum-dot cell for solving majority voter gate problem
US11429887B2 (en) Tunable current-mirror qubit system
Naveen Sai et al. Five input multilayer full adder by QCA designer
KR102125166B1 (ko) 자기터널접합구조체 기반 논리 게이트
US11695418B2 (en) Topologically protected quantum circuit with superconducting qubits
Ghadamgahi et al. A novel design approach for T‐XOR gate in ternary quantum‐dot cellular automata circuits
Chandrasekaran et al. Design of efficient full-adder based on 5-input majority gate in coplanar Quantum-Dot Cellular Automata
Govindapriya et al. Nano design of communication parts with QCA using reversible logic
Kang et al. Low‐energy spin‐orbit torque MTJ‐based non‐volatile flip‐flop with data‐aware backup technique
Nejad et al. A simple mathematical model for clocked QCA cells
WO2023275552A1 (en) Quantum information system
Thuslim A Novel Design of SET-CMOS Half Subtractor and Full Subtractor
Varshavsky et al. Logic design for field-effect quantum transistors
Dechu Design for manufacturability and reliability of threshold logic gates

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application