KR102549278B1 - 디바이스 칩의 제조 방법 및 픽업 장치 - Google Patents

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Abstract

본 발명은 종래의 점착 테이프를 이용하지 않고 피가공물을 가공하여 복수의 디바이스 칩을 제조할 수 있는 디바이스 칩의 제조 방법을 제공하는 것을 목적으로 한다.
디바이스 칩의 제조 방법으로서, 절연체로 이루어지는 시트를 통해 피가공물을 테이블에 배치하는 배치 단계와, 테이블의 한 쌍의 전극에 전압을 인가하여, 시트를 정전기의 힘으로 피가공물에 흡착시키는 흡착 단계와, 시트가 흡착된 상태의 피가공물을 테이블로부터 반출하는 반출 단계와, 시트가 흡착된 상태의 피가공물을 가공하여, 피가공물을 디바이스에 대응하는 복수의 디바이스 칩으로 분할하는 분할 단계와, 시트의 디바이스 칩에 대응하는 영역에 도전성의 프로브를 접촉시키고, 프로브에 전압을 인가하며, 디바이스 칩에의 시트의 흡착을 해제하여 디바이스 칩을 시트로부터 박리하는 박리 단계를 포함한다.

Description

디바이스 칩의 제조 방법 및 픽업 장치{MANUFACTURING METHOD OF DEVICE CHIP AND PICKUP APPARATUS}
본 발명은 반도체 웨이퍼 등을 가공하여 복수의 디바이스 칩을 제조하는 디바이스 칩의 제조 방법, 및 이 디바이스 칩의 제조 방법에 이용되는 픽업 장치에 관한 것이다.
반도체 웨이퍼나 패키지 기판으로 대표되는 판형의 피가공물을 가공하여, 복수의 칩으로 분할할 때에는, 예컨대, 환형의 절삭 블레이드가 장착된 절삭 장치나 레이저 발진기를 구비하는 레이저 가공 장치 등의 가공 장치가 사용된다. 회전시킨 절삭 블레이드를 피가공물에 절입시키면서, 또는, 피가공물에 레이저 빔을 조사하면서, 이 피가공물을 이동시킴으로써, 이동의 경로를 따라 피가공물을 가공하여, 복수의 디바이스 칩으로 분할할 수 있다(예컨대, 특허문헌 1 참조).
전술한 바와 같은 가공 장치로 피가공물을 가공하기 전에는, 통상, 피가공물보다 직경이 큰 점착 테이프(다이싱 테이프)를 피가공물에 부착하고, 또한, 이 점착 테이프의 외주 부분에 환형의 프레임을 고정한다. 이에 의해, 가공이나 반송 등 시에 가해지는 충격으로부터 피가공물을 보호할 수 있다. 또한, 피가공물을 분할하여 얻어지는 복수의 디바이스 칩이 흩어지지 않기 때문에, 이들 복수의 디바이스 칩을 간단히 반송할 수 있다(예컨대, 특허문헌 2 참조).
[특허문헌 1] 일본 특허 공개 제2012-84720호 공보 [특허문헌 2] 일본 특허 공개 평성 제9-27543호 공보
그런데, 피가공물에 부착되는 점착 테이프에는, 가공 시에 피가공물의 위치가 어긋나지 않을 정도의 강한 점착력을 갖는 점착제가 사용되고 있다. 그 때문에, 예컨대, 피가공물을 분할하여 복수의 칩을 얻은 후에, 이 칩을 점착 테이프로부터 박리하려고 해도, 용이하게 박리할 수 없는 경우가 있었다. 또한, 이 점착 테이프를 재사용할 수 없기 때문에, 디바이스 칩의 제조에 요하는 총 비용에 대해, 점착 테이프에 관련된 비용을 반드시 충분히 낮게 억제할 수 없다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 종래의 점착 테이프를 이용하지 않고 피가공물을 가공하여 복수의 디바이스 칩을 제조할 수 있는 디바이스 칩의 제조 방법, 및 이 디바이스 칩의 제조 방법에 이용되는 픽업 장치를 제공하는 것이다.
본 발명의 일 양태에 의하면, 절연체 또는 반도체로 이루어지고 격자형의 분할 예정 라인에 의해 복수의 영역으로 구획된 표면을 갖는 기판과, 상기 기판의 상기 복수의 영역에 각각 설치된 복수의 디바이스를 포함하는 피가공물을 분할하여 복수의 디바이스 칩을 제조하는 디바이스 칩의 제조 방법으로서, 한 쌍의 전극이 면 방향으로 간격을 두고 설치된 유지면을 갖는 테이블에, 절연체로 이루어지는 시트를 통해 상기 피가공물을 배치하는 배치 단계와, 상기 배치 단계를 실시한 후, 상기 테이블의 상기 한 쌍의 전극에 전압을 인가하여 상기 시트와 상기 피가공물의 각각에 분극을 발생시켜, 상기 시트를 정전기의 힘으로 상기 피가공물에 흡착시키는 흡착 단계와, 상기 흡착 단계를 실시한 후, 상기 시트가 흡착된 상태의 상기 피가공물을 상기 테이블로부터 반출하는 반출 단계와, 상기 반출 단계를 실시한 후, 상기 시트가 흡착된 상태의 상기 피가공물을 가공하여, 상기 피가공물을 상기 디바이스에 대응하는 복수의 디바이스 칩으로 분할하는 분할 단계와, 상기 분할 단계를 실시한 후, 상기 시트의 상기 디바이스 칩에 대응하는 영역에 도전성의 프로브를 접촉시키고, 상기 프로브에 전압을 인가하며, 상기 디바이스 칩에의 상기 시트의 흡착을 해제하여 상기 디바이스 칩을 상기 시트로부터 박리하는 박리 단계를 포함하고, 상기 배치 단계에서는, 상기 유지면의 상기 한 쌍의 전극이 함께 존재하는 영역에, 상기 피가공물의 각 디바이스에 대응하는 영역을 배치하는 디바이스 칩의 제조 방법이 제공된다.
본 발명의 일 양태에 있어서, 상기 박리 단계에서는, 상기 프로브에 양음 중 한쪽의 전압을 인가하여 상기 시트와 상기 디바이스 칩의 분극의 상태를 변화시킨 후에, 상기 프로브에 양음 중 다른쪽의 전압을 인가하여 상기 시트의 분극의 상태를 반전시킴으로써, 상기 디바이스 칩에의 상기 시트의 흡착을 해제하는 것이 바람직하다.
또한, 본 발명의 일 양태에 있어서, 상기 분할 단계는, 상기 기판에 대해 투과성을 갖는 파장의 레이저 빔을 조사하여 상기 분할 예정 라인을 따르는 개질층을 상기 기판의 내부에 형성하는 개질층 형성 단계와, 상기 개질층 형성 단계 후, 상기 시트를 확장하여 상기 개질층을 기점으로 상기 피가공물을 파단하여 복수의 상기 디바이스 칩으로 분할하는 확장 단계를 더 포함해도 좋다.
또한, 본 발명의 다른 일 양태에 의하면, 절연체로 이루어지는 시트가 정전기의 힘으로 흡착된 디바이스 칩을 상기 시트로부터 픽업하는 픽업 장치로서, 상기 시트를 고정하는 고정부와, 상기 시트의 상기 디바이스 칩에 대응하는 영역에 접촉하는 도전성의 프로브와, 상기 프로브에 대해 전압을 인가하는 전압 인가 유닛과, 상기 시트에 접촉한 상태의 상기 프로브에 전압을 인가하는 타이밍에 맞춰 상기 디바이스 칩을 픽업하는 픽업 툴을 포함하는 픽업 장치가 제공된다.
본 발명의 일 양태에 따른 디바이스 칩의 제조 방법에서는, 한 쌍의 전극이 면 방향으로 간격을 두고 설치된 유지면을 갖는 테이블에, 절연체로 이루어지는 시트를 통해 피가공물을 배치하고, 그 후, 테이블의 한 쌍의 전극에 전압을 인가하여 시트와 피가공물의 각각에 분극을 발생시킴으로써, 시트를 정전기의 힘으로 피가공물에 흡착시키기 때문에, 종래의 점착 테이프를 이용하지 않고 피가공물을 가공할 수 있다.
또한, 본 발명의 일 양태에 따른 디바이스 칩의 제조 방법에서는, 테이블의 유지면의 한 쌍의 전극이 함께 존재하는 영역에, 피가공물의 각 디바이스에 대응하는 영역을 배치하기 때문에, 테이블의 한 쌍의 전극에 전압을 인가하면, 시트는, 피가공물의 각 디바이스에 대응하는 영역에 강하게 흡착된다. 그 때문에, 피가공물을 복수의 디바이스 칩으로 분할할 때나, 피가공물을 복수의 디바이스 칩으로 분할한 후에, 각 디바이스 칩이 시트로부터 간단히 박리되어 버리는 일은 없다.
또한, 본 발명의 일 양태에 따른 디바이스 칩의 제조 방법에서는, 디바이스 칩을 시트로부터 박리할 때에, 시트의 디바이스 칩에 대응하는 영역에 도전성의 프로브를 접촉시키고, 이 프로브에 전압을 인가하기 때문에, 디바이스 칩에의 시트의 흡착을 필요에 따라 해제하여, 디바이스 칩을 시트로부터 용이하게 박리할 수 있다.
도 1은 피가공물의 구성예를 모식적으로 도시한 사시도이다.
도 2는 시트 및 프레임의 구성예를 모식적으로 도시한 사시도이다.
도 3은 배치 단계에 대해 도시한 사시도이다.
도 4의 (A)는 흡착 단계에 대해 도시한 일부 단면 측면도이고, 도 4의 (B)는 도 4의 (A)의 일부를 확대한 단면도이다.
도 5는 반출 단계에 대해 도시한 일부 단면 측면도이다.
도 6은 분할 단계 내의 개질층 형성 단계에 대해 도시한 일부 단면 측면도이다.
도 7의 (A) 및 도 7의 (B)는 분할 단계 내의 확장 단계에 대해 도시한 일부 단면 측면도이다.
도 8은 박리 단계에 대해 도시한 일부 단면 측면도이다.
도 9의 (A)는 박리 단계를 개시한 직후의 시트 등의 상태를 모식적으로 도시한 단면도이고, 도 9의 (B)는 박리 단계에서 프로브에 음의 전압을 인가한 후의 시트 등의 상태를 모식적으로 도시한 일부 단면 측면도이며, 도 9의 (C)는 프로브에 양의 전압을 인가한 후의 시트 등의 상태를 모식적으로 도시한 일부 단면 측면도이다.
도 10은 박리 단계에서 프로브에 인가되는 전압에 대해 도시한 그래프이다.
첨부 도면을 참조하여, 본 발명의 일 양태에 따른 실시형태에 대해 설명한다. 본 실시형태에 따른 디바이스 칩의 제조 방법은, 배치 단계[도 3 참조], 흡착 단계[도 4의 (A) 및 도 4의 (B) 참조], 반출 단계[도 5 참조], 분할 단계[도 6, 도 7의 (A) 및 도 7의 (B) 참조], 및 박리 단계[도 8, 도 9의 (A), 도 9의 (B), 도 9의 (C) 및 도 10 참조]를 포함한다.
배치 단계에서는, 한 쌍의 전극이 설치된 유지면을 갖는 테이블에, 절연체로 이루어지는 시트를 통해, 디바이스 칩으로 분할되는 피가공물 등을 배치한다. 흡착 단계에서는, 테이블의 한 쌍의 전극에 전압을 인가하여 시트와 피가공물의 각각에 분극을 발생시켜, 시트를 정전기의 힘으로 피가공물에 흡착시킨다. 반출 단계에서는, 시트가 흡착된 상태의 피가공물을 테이블로부터 반출한다.
분할 단계에서는, 시트가 흡착된 상태의 피가공물을 가공하여 복수의 디바이스 칩으로 분할한다. 박리 단계에서는, 시트의 디바이스 칩에 대응하는 영역에 도전성의 프로브를 접촉시키고, 이 프로브에 전압을 인가하며, 디바이스 칩에의 시트의 흡착을 해제하여 디바이스 칩을 시트로부터 박리한다. 이하, 본 실시형태에 따른 웨이퍼의 가공 방법에 대해 상세히 서술한다.
도 1은 본 실시형태에서 이용되는 피가공물(11)의 구성예를 모식적으로 도시한 사시도이다. 피가공물(11)은, 예컨대, 실리콘 등의 재료로 이루어지는 원반형의 웨이퍼를 기판(13)으로서 포함한다. 이 기판(13)의 표면(13a)측은, 격자형으로 설정된 분할 예정 라인(스트리트)(15)에 의해 복수의 영역으로 구획되어 있고, 각 영역에는, IC(Integrated Circuit) 등의 디바이스(17)가 설치되어 있다.
한편, 본 실시형태의 피가공물(11)은, 실리콘 등의 재료로 이루어지는 원반형의 웨이퍼를 기판(13)으로서 포함하는데, 이 기판(13)은, 적어도, 반도체 또는 절연체로 구성되어 있으면 된다. 즉, 기판(13)의 형상, 구조, 크기 등에 제한은 없다. 또한, 디바이스(17)의 종류, 수량, 형상, 구조, 크기, 배치 등에도 제한은 없다.
도 2는 본 실시형태에서 이용되는 시트(21) 및 프레임(31)의 구성예를 모식적으로 도시한 사시도이다. 시트(21)는, 예컨대, 피가공물(11)보다 직경이 큰 원형의 필름이고, 나일론, 폴리에틸렌, 폴리염화비닐, 실리콘 등의 수지로 형성된다. 단, 이 시트(21)는, 적어도, 절연체로 구성되어 있으면 된다. 또한, 시트(21)에는, 점착력을 갖는 점착층이 형성되어 있지 않다.
또한, 이 시트(21)는, 후술하는 흡착 단계에서 피가공물(11)에 강하게 흡착시킬 수 있도록, 100 ㎛ 이하의 두께로 형성되는 것이 바람직하다. 시트(21)가 지나치게 두꺼우면, 이 시트(21)를 통해 피가공물(11)에 분극을 발생시키는 것이 어려워지기 때문이다. 한편, 시트(21)의 형상, 구조, 크기 등에 제한은 없다.
본 실시형태에서는, 신축성이 있는 재료로 형성되는 필름을 시트(21)로서 이용한다. 이 시트(21)에는 점착력을 갖는 점착층이 형성되어 있지 않기 때문에, 시트(21)에 관련된 비용을 낮게 억제할 수 있다. 또한, 시트(21)를 반복 사용함으로써, 시트(21)에 관련된 비용을 더욱 낮게 억제할 수도 있다.
시트(21)의 외주 부분에는, 예컨대, 스테인리스나 알루미늄 등의 재료로 이루어지고, 피가공물(11)보다 직경이 큰 개구(31a)를 갖는 환형의 프레임(31)이 접착제(23)로 고정된다. 단, 프레임(31)의 재질, 형상, 구조, 크기 등에 제한은 없다. 예컨대, 내측의 링과 외측의 링으로 구성되고, 이들 2개의 링 사이에 시트(21)의 외주부를 끼워 넣어 고정하는 타입의 프레임(31)을 이용할 수도 있다. 이 경우에는, 접착제(23)를 이용할 필요가 없다.
또한, 수지 등의 절연체로 이루어지는 프레임(31)을 이용할 수도 있다. 이 경우에는, 후술하는 흡착 단계에서 시트(21)를 피가공물(11)에 흡착시킬 때에, 아울러, 시트(21)를 프레임(31)에 흡착시켜 고정할 수 있다. 즉, 이 경우에도, 접착제(23)를 이용할 필요는 없다.
본 실시형태에 따른 디바이스 칩의 제조 방법에서는, 먼저, 한 쌍의 전극이 설치된 유지면을 갖는 분극 형성 테이블에 대해, 전술한 시트(21)를 통해 피가공물(11)[및 프레임(31)]을 싣는 배치 단계를 행한다. 도 3은 배치 단계에 대해 도시한 사시도이다.
도 3에 도시된 바와 같이, 본 실시형태에서 사용되는 분극 형성 테이블(2)은, 예컨대, 스테인리스 등의 재료로 이루어지는 원반형의 프레임(4)을 포함한다. 프레임(4)의 상면 중앙부에는, 분극 형성 테이블(2)의 유지면을 구성하는 분극 형성 플레이트(6)가 배치되어 있다. 또한, 프레임(4) 주위에는, 프레임(31)과 함께 시트(21)의 외주 부분을 고정하기 위한 복수의 클램프(8)가 설치되어 있다.
분극 형성 플레이트(6)는, 예컨대, 폴리에틸렌이나 폴리에틸렌테레프탈레이트 등의 재료로 대략 원형으로 형성되는 절연성의 기재(10)를 포함한다. 이 기재(10)의 직경은, 예컨대, 피가공물(11)의 직경보다 크다. 단, 기재(10)의 재질, 형상, 두께, 크기 등에 특별한 제한은 없다.
기재(10)의 내부에는, 전극층(12)이 형성되어 있다. 이 전극층(12)은, 예컨대, 유지면이 되는 기재(10)의 표면에 대해 평행한 도전체층을, 제1 전극 패턴(전극)(12a)과 제2 전극 패턴(전극)(12b)으로 분리함으로써 얻어진다. 전극층(12)(도전체층)을 구성하는 도전성의 재료로서는, 예컨대, 산화인듐주석(Indium Tin Oxide: ITO) 등의 가시 영역에서 투명한 재료를 들 수 있다. 단, 전극층(12)(도전체층)을 구성하는 도전성의 재료에, 특별한 제한은 없다.
도전체층을 제1 전극 패턴(12a)과 제2 전극 패턴(12b)으로 분리하는 방법으로서는, 예컨대, 레이저 빔에 의한 어블레이션 가공을 이용할 수 있다. 또한, 에칭 등의 방법으로 도전체층을 제1 전극 패턴(12a)과 제2 전극 패턴(12b)으로 분리해도 좋다. 스크린 인쇄나 잉크젯 등의 방법으로, 제1 전극 패턴(12a)과 제2 전극 패턴(12b)으로 분리된 상태의 전극층(12)을 형성할 수도 있다.
또한, 본 실시형태에서는, 유지면에 실리는 피가공물(11)의 각 디바이스(17) 바로 아래에 제1 전극 패턴(12a) 및 제2 전극 패턴(12b)의 양방을 배치할 수 있도록 전극층(12)이 형성된다. 예컨대, 도 3에 도시된 바와 같이, 제1 전극 패턴(12a) 및 제2 전극 패턴(12b)을 서로 맞물리는 빗살형으로 형성하는 것이면, 빗살의 반복 주기를 피가공물(11)에 있어서 인접하는 분할 예정 라인(15)의 간격보다 좁게 하면 된다.
배치 단계에서는, 먼저, 프레임(31)에 고정된 시트(21)의 중앙 부분을 분극 형성 테이블(2)의 유지면[즉, 분극 형성 플레이트(6)]에 접촉시킨다. 아울러, 프레임(31)을 클램프(8)로 고정한다. 그리고, 예컨대, 디바이스(17)측[기판(13)의 표면(13a)측]이 상방으로 노출되도록 피가공물(11)을 시트(21)의 상면에 싣는다. 즉, 피가공물(11)은, 절연체로 이루어지는 시트(21)를 통해 분극 형성 테이블(2)의 유지면에 배치된다.
이때, 각 디바이스(17) 바로 아래에 제1 전극 패턴(12a) 및 제2 전극 패턴(12b)의 양방이 배치되도록, 분극 형성 테이블(2)에 대한 피가공물(11)의 위치를 조정한다. 즉, 피가공물(11)의 각 디바이스(17)에 대응하는 영역을 제1 전극 패턴(12a)과 제2 전극 패턴(12b)이 함께 존재하는 영역에 배치하도록, 피가공물(11)을 시트(21)에 싣는다.
이에 의해, 제1 전극 패턴(12a)에 의해 형성되는 전계와, 제2 전극 패턴(12b)에 의해 형성되는 전계의 양방을, 시트(21)의 각 디바이스(17)에 대응하는 영역에 강하게 작용시킬 수 있게 된다. 그리고, 그 결과, 피가공물(11)의 각 디바이스(17)에 대응하는 영역에는, 시트(21)가 강하게 흡착되게 된다.
배치 단계 후에는, 시트(21)를 정전기의 힘으로 피가공물(11)에 흡착시키는 흡착 단계를 행한다. 도 4의 (A)는 흡착 단계에 대해 도시한 일부 단면 측면도이고, 도 4의 (B)는 도 4의 (A)의 일부를 확대한 단면도이다. 본 실시형태의 흡착 단계에서는, 예컨대, 제1 전극 패턴(12a)에 음의 전압을 인가하고, 제2 전극 패턴(12b)에 양의 전압을 인가한다.
제1 전극 패턴(12a) 및 제2 전극 패턴(12b)에 인가하는 전압의 크기나, 전압을 인가하는 시간 등은, 시트(21)의 재질, 두께 등에 따라 적절히 조정된다. 그 결과, 시트(21)에는, 제1 전극 패턴(12a)의 음의 전압 및 제2 전극 패턴(12b)의 양의 전압의 영향을 상쇄하는 것과 같은 분극이 발생한다.
즉, 도 4의 (A) 및 도 4의 (B)에 도시된 바와 같이, 제1 전극 패턴(12a)의 상방의 영역에서는, 시트(21)의 하면측이 양, 시트(21)의 상면측이 음이 되는 것과 같은 분극이 시트(21)에 발생한다. 한편, 제2 전극 패턴(12b)의 상방의 영역에서는, 시트(21)의 하면측이 음, 시트(21)의 상면측이 양이 되는 것과 같은 분극이 시트(21)에 발생한다.
그리고, 이에 의해, 피가공물(11)의 기판(13)에도, 시트(21)로부터의 영향을 상쇄하는 것과 같은 분극이 발생한다. 즉, 도 4의 (A) 및 도 4의 (B)에 도시된 바와 같이, 제1 전극 패턴(12a)의 상방의 영역에서는, 기판(13)의 하면측이 양이 되는 것과 같은 분극이 기판(13)에 발생한다. 한편, 제2 전극 패턴(12b)의 상방의 영역에서는, 기판(13)의 하면측이 음이 되는 것과 같은 분극이 기판(13)에 발생한다.
전술한 바와 같은 분극이 발생하면, 기판(13) 및 시트(21)는, 정전기의 힘에 의해 서로 흡착된다. 즉, 제1 전극 패턴(12a)의 상방의 영역에서는, 기판(13)의 하면측의 양의 전기와 시트(21)의 상면측의 음의 전기의 인력으로, 시트(21)는 피가공물(11)에 흡착된다. 한편, 제2 전극 패턴(12b)의 상방의 영역에서는, 기판(13)의 하면측의 음의 전기와 시트(21)의 상면측의 양의 전기의 인력으로, 시트(21)는 피가공물(11)에 흡착된다.
한편, 본 실시형태에서는, 제1 전극 패턴(12a)에 음의 전압을 인가하고, 제2 전극 패턴(12b)에 양의 전압을 인가하고 있으나, 제1 전극 패턴(12a)에 양의 전압을 인가하고, 제2 전극 패턴(12b)에 음의 전압을 인가할 수도 있다. 이 경우에는, 기판(13) 및 시트(21)에 발생하는 분극의 극성이 상하 방향에서 반전되게 된다.
흡착 단계 후에는, 시트(21)가 흡착된 상태의 피가공물(11)을 분극 형성 테이블(2)로부터 반출하는 반출 단계를 행한다. 도 5는 반출 단계에 대해 도시한 일부 단면 측면도이다. 반출 단계에서는, 예컨대, 클램프(8)에 의한 프레임(31)의 고정을 해제한다. 또한, 제1 전극 패턴(12a) 및 제2 전극 패턴(12b)에 대한 전압의 공급을 정지시킨다.
이에 의해, 도 5에 도시된 바와 같이, 시트(21)가 흡착된 상태의 피가공물(11)을 분극 형성 테이블(2)로부터 반출할 수 있다. 한편, 흡착 단계에서 공급된 전압과는 반대의 극성의 전압을 제1 전극 패턴(12a) 및 제2 전극 패턴(12b)에 공급하여, 분극 형성 테이블(2)로부터 시트(21)를 용이하게 박리할 수 있도록 해도 좋다.
본 실시형태에서는, 시트(21)가 절연체에 의해 구성되고, 피가공물(11)의 기판(13)이 절연체 또는 반도체에 의해 구성되어 있다. 그 때문에, 피가공물(11) 및 시트(21)[프레임(31)]를 분극 형성 테이블(2)로부터 반출한 후에도, 피가공물(11)에 대한 시트(21)의 흡착은 장기간(예컨대, 수일 이상)에 걸쳐 유지된다.
반출 단계 후에는, 시트(21)가 흡착된 상태의 피가공물(11)을 가공하여 복수의 디바이스 칩으로 분할하는 분할 단계를 행한다. 이 분할 단계는, 기판(13)의 내부를 개질하여 분할 예정 라인(15)을 따르는 개질층을 형성하는 개질층 형성 단계와, 시트(21)를 확장하여 개질층을 기점으로 피가공물(11)을 파단하여 복수의 디바이스 칩으로 분할하는 확장 단계를 더 포함한다.
도 6은 분할 단계 내의 개질층 형성 단계에 대해 도시한 일부 단면 측면도이다. 개질층 형성 단계는, 예컨대, 도 6에 도시된 레이저 가공 장치(22)를 이용하여 행해진다. 이 레이저 가공 장치(22)는, 시트(21)를 통해 피가공물(11)을 흡인, 유지하는 척 테이블(24)을 구비하고 있다.
척 테이블(24)은, 모터 등의 회전 구동원(도시하지 않음)에 연결되어 있고, 연직 방향에 대략 평행한 회전축 주위로 회전한다. 또한, 척 테이블(24)의 하방에는, 이동 기구(도시하지 않음)가 설치되어 있고, 척 테이블(24)은, 이 이동 기구에 의해 수평 방향으로 이동한다.
척 테이블(24)의 상면의 일부는, 피가공물(11)을 흡착한 시트(21)를 흡인, 유지하는 유지면(24a)으로 되어 있다. 유지면(24a)은, 척 테이블(24)의 내부에 형성된 흡인로(도시하지 않음) 등을 통해 흡인원(도시하지 않음)에 접속되어 있다. 흡인원의 부압을 유지면(24a)에 작용시킴으로써, 피가공물(11)은, 시트(21)를 통해 척 테이블(24)에 유지된다. 척 테이블(24) 주위에는, 프레임(31)을 고정하기 위한 복수의 클램프(26)가 설치되어 있다.
척 테이블(24)의 상방에는, 레이저 조사 유닛(28)이 배치되어 있다. 레이저 조사 유닛(28)은, 레이저 발진기(도시하지 않음)에서 펄스 발진된 레이저 빔(L)을 소정의 위치에 조사, 집광한다. 레이저 발진기는, 피가공물(11)을 구성하는 기판(13)에 대해 투과성을 갖는 파장(흡수되기 어려운 파장)의 레이저 빔(L)을 펄스 발진할 수 있도록 구성되어 있다.
개질층 형성 단계에서는, 먼저, 피가공물(11)을 흡착하고 있는 시트(21)[시트(21)의 하면]를 척 테이블(24)의 유지면(24a)에 접촉시키고, 흡인원의 부압을 작용시킨다. 아울러, 클램프(26)로 프레임(31)을 고정한다. 이에 의해, 피가공물(11)은, 디바이스(17)[기판(13)의 표면(13a)]측이 상방으로 노출된 상태로 척 테이블(24)에 유지된다.
다음으로, 척 테이블(24)을 이동, 회전시켜, 예컨대, 대상이 되는 분할 예정 라인(15)의 연장선 상방에 레이저 조사 유닛(28)의 위치를 맞춘다. 그리고, 도 6에 도시된 바와 같이, 레이저 조사 유닛(28)으로부터 기판(13)의 표면(13a)을 향해 레이저 빔(L)을 조사하면서, 대상의 분할 예정 라인(15)에 대해 평행한 방향으로 척 테이블(24)을 이동시킨다.
레이저 빔(L)은, 기판(13)의 내부의 소정의 깊이의 위치에 집광시킨다. 이와 같이, 기판(13)에 대해 투과성을 갖는 파장의 레이저 빔(L)을, 분할 예정 라인(15)을 따라 기판(13)의 내부에 집광시킴으로써, 기판(13)의 내부를 분할 예정 라인(15)을 따라 개질하여, 분할의 기점이 되는 개질층(19)을 형성할 수 있다.
대상의 분할 예정 라인(15)을 따라 개질층(19)을 형성한 후에는, 척 테이블(24)을 다시 이동, 회전시켜, 다른 분할 예정 라인(15)의 연장선 상방에 레이저 조사 유닛(28)의 위치를 맞춘다. 그리고, 레이저 조사 유닛(28)으로부터 기판(13)의 표면(13a)을 향해 레이저 빔(L)을 조사하면서, 이 다른 분할 예정 라인(15)에 대해 평행한 방향으로 척 테이블(24)을 이동시킨다.
이러한 순서를 반복해서, 모든 분할 예정 라인(15)을 따라 개질층(19)이 형성되면, 개질층 형성 단계는 종료된다. 한편, 본 실시형태에서는, 각 분할 예정 라인(15)을 따라 단층의 개질층(19)을 형성하고 있으나, 각 분할 예정 라인을 따라 다층(복수층)의 개질층(19)을 형성해도 좋다.
개질층 형성 단계 후에는, 확장 단계를 행한다. 도 7의 (A) 및 도 7의 (B)는 분할 단계 내의 확장 단계에 대해 도시한 일부 단면 측면도이다. 확장 단계는, 예컨대, 도 7의 (A) 및 도 7의 (B)에 도시된 확장 장치(32)를 이용하여 행해진다. 확장 장치(32)는, 프레임(31)과 함께 시트(21)의 외주 부분을 지지하는 지지 구조(34)와, 원통형의 확장 드럼(36)을 구비하고 있다.
지지 구조(34)는, 평면에서 보아 원형의 개구를 갖는 지지 테이블(38)을 포함한다. 이 지지 테이블(38)의 상면에는, 시트(21)의 외주 부분 및 프레임(31)이 실린다. 지지 테이블(38) 주위에는, 프레임(31)을 지지 테이블(38)에 고정하기 위한 복수의 클램프(40)가 설치되어 있다.
지지 테이블(38)은, 지지 구조(34)를 승강시키기 위한 승강 기구(도시하지 않음)에 의해 지지되어 있다. 또한, 지지 테이블(38)의 개구의 내측에는, 확장 드럼(36)이 배치되어 있다. 이 확장 드럼(36)의 내경(직경)은, 피가공물(11)의 직경보다 크다. 한편, 확장 드럼(36)의 외경(직경)은, 프레임(31)의 내경(직경)보다 작다.
확장 단계에서는, 도 7의 (A)에 도시된 바와 같이, 먼저, 피가공물(11)의 디바이스(17)[기판(13)의 표면(13a)]측이 상방으로 노출되도록, 시트(21)의 외주 부분 및 프레임(31)을 지지 테이블(38)의 상면에 싣고, 클램프(40)로 고정한다. 한편, 지지 테이블(38)의 상면에 시트(21)의 외주 부분 및 프레임(31)을 싣기 전에는, 승강 기구에 의해 지지 테이블(38)의 상면을 확장 드럼(36)의 상단과 동일한 높이의 위치, 또는 확장 드럼(36)의 상단보다 높은 위치로 이동시켜 둔다.
다음으로, 도 7의 (B)에 도시된 바와 같이, 승강 기구로 지지 구조(34)를 하강시켜, 지지 테이블(38)의 상면을 확장 드럼(36)의 상단보다 하방으로 이동시킨다. 그 결과, 확장 드럼(36)은 지지 테이블(38)에 대해 상승하고, 시트(21)는 확장 드럼(36)으로 밀어 올려져 방사형으로 확장된다. 시트(21)가 확장되면, 피가공물(11)[기판(13)]에는, 시트(21)를 확장하는 방향의 힘(방사형의 힘)이 작용한다. 이에 의해, 피가공물(11)은, 개질층(19)을 기점으로 복수의 디바이스 칩(41)으로 분할된다.
전술한 바와 같이, 본 실시형태에서는, 피가공물(11)의 각 디바이스(17)에 대응하는 영역을 제1 전극 패턴(12a)과 제2 전극 패턴(12b)이 함께 존재하는 영역에 배치하도록 피가공물(11)을 시트(21)에 실은 후에, 흡착 단계를 행하고 있다. 이에 의해, 시트(21)는, 피가공물(11)의 각 디바이스(17)에 대응하는 영역[즉, 각 디바이스 칩(41)에 대응하는 영역]에 강하게 흡착된다.
그 때문에, 시트(21)를 확장하여 피가공물(11)을 복수의 디바이스 칩(41)으로 분할할 때에, 시트(21)로부터 피가공물(11)[또는, 각 디바이스 칩(41)]이 간단히 박리되어 버리는 일은 없다. 마찬가지로, 피가공물(11)을 복수의 디바이스 칩(41)으로 분할한 후에, 각 디바이스 칩(41)이 시트(21)로부터 간단히 박리되어 버리는 일도 없다. 피가공물(11)이 각 디바이스(17)에 대응하는 복수의 디바이스 칩(41)으로 분할되면, 확장 단계 및 분할 단계는 종료된다.
분할 단계 후에는, 디바이스 칩(41)에의 시트(21)의 흡착을 해제하여 디바이스 칩(41)을 시트(21)로부터 박리하는 박리 단계를 행한다. 도 8은 박리 단계에 대해 도시한 일부 단면 측면도이다. 박리 단계는, 예컨대, 도 8에 도시된 픽업 장치(52)를 이용하여 행해진다. 픽업 장치(52)는, 프레임(31)과 함께 시트(21)의 외주 부분을 고정하는 고정 구조(고정부)(54)를 구비하고 있다.
고정 구조(54)는, 예컨대, 평면에서 보아 원형의 개구를 갖는 고정 테이블(56)을 포함한다. 이 고정 테이블(56)의 상면에는, 시트(21)의 외주 부분 및 프레임(31)이 실린다. 고정 테이블(56) 주위에는, 시트(21)의 외주 부분 및 프레임(31)을 고정 테이블(56)에 고정하기 위한 복수의 클램프(58)가 설치되어 있다.
고정 테이블(56)의 개구의 내측에는, 도체로 구성되며 도전성을 갖는 프로브(60)가, 고정 테이블(56)의 상면에 상당하는 높이의 위치에 배치되어 있다. 프로브(60)의 상면은, 시트(21)의 각 디바이스 칩(41)에 대응하는 영역에 전체를 접촉시킬 수 있도록, 대략 평탄하게 형성되어 있다.
이 프로브(60)의 상면의 면적은, 예컨대, 디바이스 칩(41)의 하면[디바이스 칩(41)을 구성하는 기판(13)의 이면(13b)]의 면적의 50% 이상, 보다 바람직하게는 70% 이상이다. 이와 같이, 프로브(60)의 상면의 면적을 충분히 크게 함으로써, 시트(21)의 각 디바이스 칩(41)에 대응하는 영역에 대해, 프로브(60)에 의해 형성되는 전계를 적절히 작용시킬 수 있다.
이 프로브(60)는, 제1 스위치(전압 인가 유닛)(62a)를 통해 제1 직류 전원(64a)의 음극에 접속되어 있다. 또한, 프로브(60)는, 제2 스위치(전압 인가 유닛)(62b)를 통해 제2 직류 전원(64b)의 양극에 접속되어 있다. 제1 스위치(62a) 및 제2 스위치(62b)의 도통(導通)(온)과 비도통(오프)을 전환함으로써, 프로브(60)에 대해 양의 전압, 또는 음의 전압을 선택적으로 인가할 수 있다.
프로브(60)의 상방에는, 디바이스 칩(41)을 흡착하여 픽업하는 픽업 툴(66)이 배치되어 있다. 이 픽업 툴(66)은, 예컨대, 승강 기구(도시하지 않음)에 의해 상하로 이동할 수 있고, 시트(21)에 접촉한 상태의 프로브(60)에 전압을 인가하는 타이밍에 맞춰, 디바이스 칩(41)을 픽업한다. 이 픽업 툴(66)에 인접하는 위치에는, 디바이스 칩(41)을 촬상하여 그 위치를 확인하기 위한 카메라(촬상 유닛)(68)가 배치되어 있다.
박리 단계에서는, 도 8에 도시된 바와 같이, 먼저, 피가공물(11)의 디바이스(17)[기판(13)의 표면(13a)]측이 상방으로 노출되도록, 시트(21)의 외주 부분 및 프레임(31)을 고정 테이블(56)의 상면에 싣고, 클램프(58)로 고정한다. 도 9의 (A)는 이 상태(즉, 박리 단계를 개시한 직후)의 시트(21) 등의 상태를 모식적으로 도시한 단면도이다.
다음으로, 박리(픽업)의 대상으로 하는 디바이스 칩(41)에 대응하는 시트(21)의 하면측의 영역에 프로브(60)를 접촉시키고, 이 프로브(60)에 양음 중 한쪽의 전압을 인가한다. 본 실시형태에서는, 제1 스위치(62a)를 도통, 제2 스위치(62b)를 비도통으로 함으로써, 프로브(60)에 음의 전압을 인가한다. 이에 의해, 시트(21)의 분극의 상태는, 프로브(60)에 대응하는 영역 전체에서 고르게 되도록 변화한다.
도 9의 (B)는 박리 단계에서 프로브(60)에 음의 전압을 인가한 후의 시트(21) 등의 상태를 모식적으로 도시한 일부 단면 측면도이다. 도 9의 (B)에 도시된 바와 같이, 본 실시형태에서는, 프로브(60)에 음의 전압을 인가하고 있기 때문에, 시트(21)의 하면측이 양, 시트(21)의 상면측이 음이 되도록 분극이 변화하고 있다.
시트(21)의 분극의 상태가 변화하면, 그에 맞춰 디바이스 칩(41)의 분극의 상태도 변화한다. 즉, 디바이스 칩(41)의 분극의 상태도, 프로브(60)에 대응하는 영역 전체에서 고르게 되도록 변화한다. 도 9의 (B)에 도시된 바와 같이, 본 실시형태에서는, 기판(13)의 하면측이 양이 되도록 분극의 상태가 변화하고 있다.
시트(21) 및 디바이스 칩(41)의 분극의 상태가 안정된 후에는, 프로브(60)에 양음 중 다른쪽의 전압을 인가한다. 본 실시형태에서는, 제1 스위치(62a)를 비도통, 제2 스위치(62b)를 도통으로 함으로써, 프로브(60)에 양의 전압을 인가한다. 이에 의해, 시트(21)의 분극의 극성이 상하 방향에서 반전되게 된다.
도 9의 (C)는 프로브(60)에 양의 전압을 인가한 후의 시트 등의 상태를 모식적으로 도시한 일부 단면 측면도이다. 도 9의 (C)에 도시된 바와 같이, 본 실시형태에서는, 프로브(60)에 양의 전압을 인가하고 있기 때문에, 시트(21)의 하면측이 음, 시트(21)의 상면측이 양이 되도록 분극의 상태가 변화하고 있다.
그 결과, 디바이스 칩(41)에의 시트(21)의 흡착은, 디바이스 칩(41)의 분극의 상태가 시트(21)의 분극의 상태의 변화에 추종하여 변화할 때에 해제된다. 그 때문에, 이 시트(21)의 분극의 상태의 변화(상하의 극성의 반전)에 맞춰 픽업 툴(66)로 디바이스 칩(41)을 픽업함으로써, 디바이스 칩(41)을 시트(21)로부터 용이하게 박리할 수 있다.
도 10은 박리 단계에서 프로브(60)에 인가되는 전압에 대해 도시한 그래프이다. 예컨대, 프로브(60)에 인가되는 전압 V1, V2는, 각각 -3 ㎸, +3 ㎸이고, 프로브(60)에 전압 V1을 인가하는 시간 t1은 3초이고, 프로브(60)에 전압 V2를 인가하는 시간 (t2-t1)은 1초이다. 단, 전압 V1, V2, 시간 t1, 시간 (t2-t1)의 값에 특별한 제한은 없다.
이상과 같이, 본 실시형태에 따른 디바이스 칩의 제조 방법에서는, 제1 전극 패턴(전극)(12a)과 제2 전극 패턴(전극)(12b)(한 쌍의 전극)이 면 방향으로 간격을 두고 설치된 유지면을 갖는 분극 형성 테이블(2)에, 절연체로 이루어지는 시트(21)를 통해 피가공물(11)을 배치하고, 그 후, 분극 형성 테이블(2)의 제1 전극 패턴(12a)과 제2 전극 패턴(12b)에 전압을 인가하여 시트(21)와 피가공물(11)의 각각에 분극을 발생시킴으로써, 시트(21)를 정전기의 힘으로 피가공물(11)에 흡착시키기 때문에, 종래의 점착 테이프를 이용하지 않고 피가공물(11)을 가공할 수 있다.
또한, 본 실시형태에 따른 디바이스 칩의 제조 방법에서는, 분극 형성 테이블(2)의 유지면의 제1 전극 패턴(12a)과 제2 전극 패턴(12b)이 함께 존재하는 영역에, 피가공물(11)의 각 디바이스(17)에 대응하는 영역을 배치하기 때문에, 분극 형성 테이블(2)의 제1 전극 패턴(12a)과 제2 전극 패턴(12b)에 전압을 인가하면, 시트(21)는, 피가공물(11)의 각 디바이스에 대응하는 영역에 강하게 흡착된다. 그 때문에, 피가공물(11)을 복수의 디바이스 칩(41)으로 분할할 때나, 피가공물(11)을 복수의 디바이스 칩(41)으로 분할한 후에, 각 디바이스 칩(41)이 시트(21)로부터 간단히 박리되어 버리는 일은 없다.
또한, 본 실시형태에 따른 디바이스 칩의 제조 방법에서는, 디바이스 칩(41)을 시트(21)로부터 박리할 때에, 시트(21)의 디바이스 칩(41)에 대응하는 영역에 도전성의 프로브(60)를 접촉시키고, 이 프로브(60)에 전압을 인가하기 때문에, 디바이스 칩(41)에의 시트(21)의 흡착을 필요에 따라 해제하여, 디바이스 칩(41)을 시트(21)로부터 용이하게 박리할 수 있다.
한편, 본 발명은 상기 실시형태 등의 기재에 제한되지 않고 여러 가지로 변경하여 실시 가능하다. 상기 실시형태에 따른 구조, 방법 등은, 본 발명의 목적의 범위를 일탈하지 않는 한에 있어서 적절히 변경하여 실시할 수 있다.
11: 피가공물 13: 기판
13a: 표면 13b: 이면
15: 분할 예정 라인(스트리트) 17: 디바이스
19: 개질층 21: 시트
23: 접착제 31: 프레임
31a: 개구 41: 디바이스 칩
2: 분극 형성 테이블 4: 프레임
6: 분극 형성 플레이트 8: 클램프
10: 기재 12: 전극층
12a: 제1 전극 패턴(전극) 12b: 제2 전극 패턴(전극)
22: 레이저 가공 장치 24: 척 테이블
24a: 유지면 26: 클램프
28: 레이저 조사 유닛 32: 확장 장치
34: 지지 구조 36: 확장 드럼
38: 지지 테이블 40: 클램프
52: 픽업 장치 54: 고정 구조(고정부)
56: 고정 테이블 58: 클램프
60: 프로브 62a: 제1 스위치(전압 인가 유닛)
62b: 제2 스위치(전압 인가 유닛) 64a: 제1 직류 전원
64b: 제2 직류 전원 66: 픽업 툴
68: 카메라(촬상 유닛)

Claims (4)

  1. 절연체 또는 반도체로 이루어지고 격자형의 분할 예정 라인에 의해 복수의 영역으로 구획된 표면을 갖는 기판과, 상기 기판의 상기 복수의 영역에 각각 설치된 복수의 디바이스를 포함하는 피가공물을 분할하여 복수의 디바이스 칩을 제조하는 디바이스 칩의 제조 방법으로서,
    한 쌍의 전극이 면 방향으로 간격을 두고 설치된 유지면을 갖는 테이블에, 절연체로 이루어지는 시트를 통해 상기 피가공물을 배치하는 배치 단계,
    상기 배치 단계를 실시한 후, 상기 테이블의 상기 한 쌍의 전극에 전압을 인가하여 상기 시트와 상기 피가공물의 각각에 분극을 발생시켜, 상기 시트를 정전기의 힘으로 상기 피가공물에 흡착시키는 흡착 단계,
    상기 흡착 단계를 실시한 후, 상기 시트가 흡착된 상태의 상기 피가공물을 상기 테이블로부터 반출하는 반출 단계,
    상기 반출 단계를 실시한 후, 상기 시트가 흡착된 상태의 상기 피가공물을 가공하여, 상기 피가공물을 상기 디바이스에 대응하는 복수의 디바이스 칩으로 분할하는 분할 단계, 및
    상기 분할 단계를 실시한 후, 상기 시트의 상기 디바이스 칩에 대응하는 영역에 도전성의 프로브를 접촉시키고, 상기 프로브에 전압을 인가하며, 상기 디바이스 칩에의 상기 시트의 흡착을 해제하여 상기 디바이스 칩을 상기 시트로부터 박리하는 박리 단계
    를 포함하고,
    상기 배치 단계에서는, 상기 유지면의 상기 한 쌍의 전극이 함께 존재하는 영역에, 상기 피가공물의 각 디바이스에 대응하는 영역을 배치하는 것을 특징으로 하는 디바이스 칩의 제조 방법.
  2. 제1항에 있어서, 상기 박리 단계에서는, 상기 프로브에 양음 중 한쪽의 전압을 인가하여 상기 시트와 상기 디바이스 칩의 분극의 상태를 변화시킨 후에, 상기 프로브에 양음 중 다른쪽의 전압을 인가하여 상기 시트의 분극의 상태를 반전시킴으로써, 상기 디바이스 칩에의 상기 시트의 흡착을 해제하는 것을 특징으로 하는 디바이스 칩의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 분할 단계는,
    상기 기판에 대해 투과성을 갖는 파장의 레이저 빔을 조사하여 상기 분할 예정 라인을 따르는 개질층을 상기 기판의 내부에 형성하는 개질층 형성 단계, 및
    상기 개질층 형성 단계 후, 상기 시트를 확장하여 상기 개질층을 기점으로 상기 피가공물을 파단하여 복수의 상기 디바이스 칩으로 분할하는 확장 단계
    를 더 포함하는 것을 특징으로 하는 디바이스 칩의 제조 방법.
  4. 절연체로 이루어지는 시트가 정전기의 힘으로 흡착된 디바이스 칩을 상기 시트로부터 픽업하는 픽업 장치로서,
    상기 시트를 고정하는 고정부,
    상기 시트의 상기 디바이스 칩에 대응하는 영역에 접촉하는 도전성의 프로브,
    상기 프로브에 대해 전압을 인가하는 전압 인가 유닛, 및
    상기 시트에 접촉한 상태의 상기 프로브에 전압을 인가하는 타이밍에 맞춰 상기 디바이스 칩을 픽업하는 픽업 툴
    을 포함하는 것을 특징으로 하는 픽업 장치.
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