KR102542375B1

KR102542375B1 - 데이터 처리 시스템 및 그의 동작 방법

Info

Publication number: KR102542375B1
Application number: KR1020160105400A
Authority: KR
Inventors: 최안호; 정준섭
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-08-19
Filing date: 2016-08-19
Publication date: 2023-06-14
Also published as: KR20180021327A; US10452431B2; US20180052710A1

Abstract

데이터를 처리하는 시스템은 호스트로부터 복수의 타스크들을 수신하는 수신부와, 상기 타스크들의 수와 우선 순위에 기초하여 상기 타스크들을 재정렬하고, 상기 재정렬된 타스크들을 수행하는 타스크 처리부를 포함하는 장치를 포함한다.

Description

데이터 처리 시스템 및 그의 동작 방법{DATA PROCESSING SYSTEM AND OPERATING METHOD THEREOF}

본 발명은 데이터 처리 시스템 및 그의 동작 방법에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 전자 장치의 사용이 급증하고 있다. 이와 같은 전자 장치는 일반적으로 메모리 장치를 포함하는 메모리 시스템 또는 데이터 저장 장치를 사용한다.

본 발명의 실시 예들은 호스트와 주변 장치를 포함하는 데이터 처리 시스템에서 커맨드를 처리하는 장치 및 방법을 제공한다.

본 발명의 실시 예들에 따른 장치는, 호스트로부터 복수의 타스크들을 수신하는 수신부와, 상기 타스크들의 수와 우선 순위에 기초하여 상기 타스크들을 재정렬하고, 상기 재정렬된 타스크들을 수행하는 타스크 처리부를 포함한다.

본 발명의 실시 예들에 따른 메모리 시스템은 메모리 장치와 컨트롤러를 포함한다. 상기 컨트롤러는 호스트로부터 복수의 타스크들을 수신하는 수신부와, 상기 타스크들의 수와 우선 순위에 기초하여 상기 타스크들을 재정렬하고, 상기 재정렬된 타스크들을 수행하는 타스크 처리부를 포함한다.

본 발명의 실시 예들에 따른 메모리 시스템의 동작 방법은 호스트로부터 복수의 타스크들을 수신하는 과정과, 상기 타스크들의 수와 우선 순위에 기초하여 상기 타스크들을 재정렬하고, 상기 재정렬된 타스크들을 수행하는 과정을 포함한다.

본 발명의 실시 예들은, 미리 정해진 최소 개수의 타스크를 수신한 후에 우선 순위에 따라 타스크가 수행되도록 함으로써 타스크 처리 효율성을 극대화할 수 있으며, 또한 우선 순위가 낮은 타스크도 적당한 순서로 처리함으로써 오래된 큐가 방치되지 않으며, 갑작스러운 전력 차단(sudden power off)나 버그(bug) 상황에서도 최대한 데이터가 보전되도록 할 수 있다.

도 1a 내지 도 1c는 본 발명의 실시 예에 따른 데이터 처리 시스템을 도시한 도면들이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 도시한 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 메모리 시스템에서 타스크 처리 흐름의 예들을 도시한 도면들이다.
도 7은 본 발명의 일 실시 예에 따른 타스크 처리 동작을 도시한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 타스크 처리 동작을 도시한 도면이다.
도 9는 본 발명의 또 다른 실시 예에 따른 타스크 처리 동작을 도시한 도면이다.
도 10 내지 도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면들이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.

이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.

도 1a 내지 도 1c는 본 발명의 실시 예에 따른 데이터 처리 시스템을 도시한 도면들이다.

도 1a를 참조하면, 데이터 처리 시스템(100)은 호스트(102)와 주변 장치(104)를 포함한다. 주변 장치(104)는 호스트(102)로부터 커맨드(command)를 수신하며, 커맨드에 따른 데이터를 주고 받는다. 예를 들어, 호스트(102)는 컴퓨터, 서버, 스마트폰 등이 될 수 있으며, 주변 장치(104)는 모바일 또는 저장 장치 제품(mobile or storage product)이 될 수 있다.

도 1b 및 도 1c를 참조하면, 도 1a에 도시된 주변 장치(104)는 메모리 시스템(110)에 의해 구현될 수 있다. 즉, 데이터 처리 시스템(100)은 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다. 그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.

또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.

아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.

그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.

여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.

컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.

한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4를 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.

그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.

보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.

또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.

아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.

여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.

그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.

또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.

아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.

여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.

그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.

아울러, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.

도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.

우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2^M개의 페이지들(2^MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2^M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.

또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.

그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.

다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.

여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.

그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.

아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.

또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.

그리고, 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.

즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다.

도 5는 본 발명의 실시 예에 따른 메모리 시스템(110)을 포함하는 데이터 처리 시스템(100)을 도시한 도면이다.

도 5를 참조하면, 데이터 처리 시스템(100)은 호스트(102)와, 호스트(102)의 주변 장치로서 저장 장치인 메모리 시스템(110)을 포함한다. 메모리 시스템(110)은 컨트롤러(130)과 메모리 장치(150)를 포함한다.

호스트(102)는 메모리 시스템(110)으로 하나 이상의 커맨드에 대한 복수의 타스크(task)들을 생성하여 송신한다. 예를 들어, 복수의 타스크들은 N개의 타스크들 Task#1 내지 Task#N을 포함할 수 있다. 타스크는 메모리 시스템(110)이 호스트(102)와 커맨드와 데이터를 주고 받으며 하나의 커맨드를 수행하는 것으로 정의될 수 있으며, 메모리 시스템(110)의 동작과 관련이 있다. 예를 들어, 제한되는 것은 아니지만, 타스크들은 메모리 시스템(110)에 대한 시스템 데이터의 탐색, 변경, 리드 및 라이트 동작, 메모리 장치(150)에 대한 리드 및 라이트 동작 등을 포함할 수 있다. 일부 실시 예들에서, 메모리 장치(150)는 NAND 플래시(flash) 메모리와 같은 비휘발성 메모리 장치일 수 있다. 메모리 장치(150)은 데이터 저장 영역으로서 복수의 메모리 블록들을 포함할 수 있다.

호스트(102)는 메모리 시스템(110)과 데이터를 주고 받는다. 컨트롤러(130)는 호스트(102)와 데이터를 주고 받는 순서를 결정한다. 이를 위하여, 컨트롤러(130)은 데이터 버퍼(130-3)를 포함할 수 있다. 예를 들어, 데이터 버퍼(130-3)는 SRAM에 의해 구현될 수 있다. 일부 실시 예들에서, 데이터 버퍼(130-3)는 도 1c에 도시된 메모리(144)에 포함될 수 있다. 다른 실시 예에서, 데이터 버퍼(130-3)는 메모리(144)와 별도로 구비될 수 있다.

라이트 동작시 컨트롤러(130)는 호스트(102)로부터 수신된 데이터를 데이터 버퍼(130-3)에 저장하고, 이후 오더(order)에 의해 메모리 장치(150)의 특정 메모리 블록으로 이동시켜 저장한다. 리드 동작시 컨트롤러(130)는 메모리 장치(150)의 특정 메모리 블록에 저장된 데이터를 리드하여 데이터 버퍼(130-3)으로 저장하고, 이후 데이터 버퍼(130-3)에 저장된 데이터를 오더에 의해 호스트(1102)로 전송한다. 만약 호스트(102)로부터 라이트/리드 요청된 데이터가 데이터 버퍼(130-3)에 저장되어 있다면, 컨트롤러(130)는 메모리 장치(150)에 대하여 라이트/리드 동작을 수행하지 않을 수 있다.

또한, 메모리 시스템(110)의 컨트롤러(130)는 호스트(102)로부터 타스크들을 수신하고, 수신된 타스크들을 수행하는 순서를 결정한다. 이를 위하여, 컨트롤러(130)은 수신부(130-1)과 타스크 처리부(130-2)를 포함한다.

수신부(130-1)는 호스트(102)로부터 복수의 타스크들을 복수의 슬롯(slot)들을 통해 수신한다. 예를 들어, 복수의 슬롯들은 L개의 슬롯들 Slot#1 내지 Slot#L을 포함할 수 있으며, 타스크들 각각이 하나의 슬롯(slot)에 매치(match)될 수 있다.

타스크 처리부(130-2)는 타스크들의 수와 우선 순위에 기초하여 상기 타스크들을 재정렬하고, 상기 재정렬된 타스크들을 수행한다. 타스크들의 재정렬 처리를 위하여, 타스크 처리부(130-2)는 복수의 논리적 단위(logical unit)(LU)의 큐들로 구성되는 커맨드 큐(command queue)를 포함한다. 예를 들어, 복수의 LU 큐들은 k개의 LU 큐들 LU#0 내지 LU#(k-1)을 포함한다. LU는 타스크를 처리할 수 있는 단위로, 메모리 장치 150에 대한 LU는 데이터를 리드/라이트할 수 있는 단위로 결정될 수 있다. 예를 들어, 메모리 장치 150이 NAND 플래시 메모리인 경우, LU는 NAND 구조와 연계되어 8/16/32KB로 결정될 수 있다. 만약 메모리 시스템 110이 16KB의 LU를 사용하는 경우, 컨트롤러 130은 8KB 라이트의 타스크 2개를 하나의 라이트 세트(set)로 하여 라이트 동작을 수행 할 수 있다. 이러한 커맨트 처리부(130-2)는 호스트(102)로부터 수신된 타스크가 포함되어 있는 슬롯을 컨트롤러(130)가 사용하는 LU에 효율적으로 매치(match)시킴으로써 타스크 처리 성능을 높이며 커맨드 혹은 데이터 미스(data miss) 없이 커맨드 큐를 처리한다. 타스크 처리부(130-2)는 후술되는 도 6a 또는 도 6b에 도시된 바와 같은 흐름에 따라 타스크 처리 동작을 수행할 수 있다.

도 6a 및 도 6b는 본 발명의 실시 예에 따른 메모리 시스템에서 타스크 처리 흐름의 예들을 도시한 도면들이다. 이러한 처리 흐름은 도 5에 도시된 컨트롤러(130)의 수신부(130-1)와 타스크 처리부(130-2)에 의해 수행될 수 있다.

도 6a를 참조하면, 수신부(130-1)은 호스트(102)로부터 하나 이상의 타스크를 수신한다(S110).

타스크 처리부(130-2)는 트리거링 포인트(triggering point)가 되었는지 여부를 판단한다(S120). 타스크 처리부(130-2)는 타스크들의 수와 미리 결정된 유효 큐의 수에 기초하여 트리거링 포인트 여부를 판단한다.

트리거링 포인트가 되지 않은 것으로 판단된 경우(S120 아니오), 타스크 처리부(130-2)는 수신된 타스크를 논리적 단위별 큐(Per-Logical Unit Queue) 방식에 따라 처리한다. 반면에, 트리거링 포인트인 것으로 판단된 경우(S120 예), 타스크 처리부(130-2)는 수신된 타스크를 하이브리드 큐(Hybrid Queue) 방식에 따라 처리한다. Per-Logical Unit Queue 방식은 후술되는 도 7를 참조하여 설명될 것이며, Hybrid Queue 방식은 후술되는 도 9를 참조하여 설명될 것이다. Hybrid Queue 방식에 따르면, ordered --> priority --> normal --> simple 순서로 타스크들이 수행된다. 즉, 우선 순위(예; 후술되는 표 2 내지 표 4 참조)에 따라 타스크들이 수행된다. 타스크들의 우선 순위의 예가 후술되는 표 2 내지 표 4에 기재되어 있다. 이때 최우선 순위의 Host ordered CMD와 simple의 타스크들만 있으면, 제일 먼저 완료한 LU에 이 타스크들을 배치 후 Hybrid Queue 방식으로 처리될 수 있다.

타스크 처리부(130-2)는 수신된 타스크가 마지막 타스크인 것으로 판단될 때까지(S150) 위와 같은 타스크 처리 동작을 수행한다. 여기서는 최초 수신된 타스크로부터 1번째 그룹의 마지막 타스크가 수신된 경우까지 타스크 처리 동작이 수행되는 경우만이 도시되어 있다. 만약 1번째 그룹의 마지막 타스크에 대한 타스크 처리 동작이 완료된 이후 2번째 그룹의 타스크들에 대한 처리 동작이 수행되는 경우, 타스크 처리 동작은 Hybrid Queue 방식에 의해 수행될 수 있다.

도 6b를 참조하면, 수신부(130-1)은 호스트(102)로부터 하나 이상의 타스크를 수신한다(S110).

트리거링 포인트가 되지 않은 것으로 판단된 경우(S120 아니오), 타스크 처리부(130-2)는 수신된 타스크를 공유 큐(Shared Queue) 방식에 따라 처리한다. 반면에, 트리거링 포인트인 것으로 판단된 경우(S120 예), 타스크 처리부(130-2)는 수신된 타스크를 하이브리드 큐(Hybrid Queue) 방식에 따라 처리한다. Shared Queue 방식은 후술되는 도 8를 참조하여 설명될 것이며, Hybrid Queue 방식은 후술되는 도 9를 참조하여 설명될 것이다.

일부 실시예들에서, 만약 타스크들의 수가 N인 경우, 트리거링 포인트 x는 N/Q의 계산에 따른 몫으로 결정될 수 있다. 여기서 Q는 최대 성능을 내는 큐의 이론 값, 즉 유효 큐의 수(effective queue number)의 70% 값으로 결정될 수 있다. 예를 들어, 보통 큐 8개가 최대 성능을 내는 것으로 관찰되기 때문에, Q는 6으로 결정될 수 있다.

트리거링 포인트 결정의 일 예가 다음의 <표 1>에 기재되어 있다.

Total Task N	Q (Effective Queue No.)	x	Trigger	Queue Group
1	6 (8)	0
2	6 (8)	0
3	6 (8)	0
4	6 (8)	0
5	6 (8)	0
6	6 (8)	1	Triggering	1stgroup (1-6)
7	6 (8)	1
8	6 (8)	1
9	6 (8)	1
10	6 (8)	1
11	6 (8)	1
12	6 (8)	2	Triggering	2nd group (7-12)

<표 1>에 기재된 바와 같이, 유효 큐의 수 Q=6이므로, 트리거링 포인트 x는 전체 타스크의 수 N=6인 경우에 1로 증가되며, 이후 전체 타스크의 수 N=12인 경우에 2로 증가된다. 트리거링 포인트 발생 이전에 수신된 타스크들은 하나의 타스크 처리 그룹을 형성한다. 예를 들어, 트리거링 포인트 x=1 이전에 수신된 타스크들 Task1 내지 Task6은 제1 타스크 그룹을 형성하고, 트리거링 포인트 x=1 이후 x=2 이전에 수신된 타스크들 Task7 내지 Task12는 제2 타스크 그룹을 형성한다. 도 6a 및 도 6b에 도시된 바와 같이 제1 그룹의 타스크들은 Per-Logical Unit Queue 방식 또는 Shared Queue 방식에 의해 처리될 수 있으며, 제2 그룹의 타스크들은 Hybrid Queue 방식에 의해 처리될 수 있다.

전술한 도 6a 및 도 6b에 도시된 타스크 처리 흐름에 따르면, 도 5의 컨트롤러(130)은 트리거링 포인트 x를 N/Q의 몫으로 정의한다. 여기서 N은 전체 타스크 수이고, Q는 최대 성능을 내는 큐 이론 값, 즉 유효 큐의 수에 대한 미리 정해진 비율(예; 70%)로 결정될 수 있다. 컨트롤러(130)는 트리거링 포인트가 되기 전에는 Per-Logical Unit 방식 또는 Shared Queue 방식으로 LU를 최대한 이용하다가, 트리거링 포인트가 발생하면 타스크를 수행한다. 트리거링 포인트 발생시 컨트롤러(130)는 이전에 수신되어 큐들에 저장된 타스크들을 모두 처리 완료한 후 다음에 수신되는 타스크들을 처리한다. 이때 컨트롤러(130)는 타스크들을 우선 순위에 따라 처리할 수 있다. 즉, 컨트롤러(130)는 호스트(102)로부터 수신되는 타스크들을 트리거링 포인트(또는 수신 순서)와 우선 순위에 기초하여 처리한다.

타스크들의 우선 순위는 다음의 <표 2>에 나타낸 바와 같이 사전에 정의될 수 있다. 호스트(102)가 우선적으로 처리를 원하는 타스크가 최우선으로 처리되고, 이후는 호스트(102)로부터 커맨드를 수신하는 주변 장치(104), 즉 메모리 시스템(110)의 효율성을 고려하여 타스크들이 처리되도록, 타스크들의 처리 순서가 결정될 수 있다. 예를 들어, 타스크의 우선 순위는 Ordered --> Priority 1 & Priority 2 --> Simple 1 & Simple 2 --> Normal 1 & Normal 2 의 순서로 결정될 수 있다. Ordered는 호스트가 우선적으로 처리를 원하는 타스크이다. Priority 1은 시스템 관련 타스크이고, Priority 2는 high priority marking된 커맨드이다. Simple 1은 단기 처리(예; 단일 리드)의 타스크이고, Simple 2는 중기 처리(예; 멀티 리드 또는 단일 라이트)의 타스크이다. Normal 1은 보통의 리드 동작을 위한 타스크이고, Normal 2는 보통의 라이트 동작을 위한 타스크이다.

Hybrid Order	Definition
Ordered	Host Order (High Priority)
Priority 1	System relative
Priority 2	CMD High Priority Marking
Simple 1	Short Time (Single Read)
Simple 2	Middle Time (Multi read or single write)
Normal 1	Read
Normal 2	Write

다음의 <표 3> 및 <표 4>에는 Hybrid Queue 방식에 따라 처리되는 타스크들의 우선 순위의 예들이 기재되어 있다. <표 3>에 기재된 Order1 케이스는 System Data (예; 호스트에 의한 시스템 데이터의 검색 및 리드, 시스템 데이터의 라이트 및 변경) --> Read (예; 높은 순위의 데이터 리드, 낮은 순위의 데이터 리드) --> Write (예; 높은 순위의 데이터 리드) --> 소량 Data (예; 단일 블록 라이트) --> 대량 Data (예; 멀티 블록 또는 낮은 순위의 데이터 라이트)의 순서로 우선 순위가 정해진 예이다. <표 4>에 기재된 Oder2 케이스는 System Data (예; 호스트에 의한 시스템 데이터의 변경, 시스템 데이터의 리드 및 라이트) --> High Order (예; 높은 순위의 데이터 리드 및 라이트) --> Read (예; 보통의 데이터 리드) --> Write (예; 보통의 데이터 라이트)의 우선 순위가 정해진 예이다. Oder1 케이스는 호스트가 원하는 타스크를 빠르게 대응하는 반면에 단순 타스크의 처리 효율성은 상대적으로 느릴 수 있다. Oder2 케이스는 전반적으로 고르게 호스트가 원하는 타스크와 단순 타스크를 처리할 수 있다.

Hybrid Order	Order 1 Case
Ordered	System Data Search and Read by Host
Priority 1	System Data Write and Change
Priority 2	Data Read High Order
Simple 1	Data Read Low Order
Simple 2	Data Write High Order
Normal 1	Single Block Write
Normal 2	Data Write (Multi Block or Low Order)

Hybrid Order	Order 2 Case
Ordered	System Data Change by Host
Priority 1	System Data Read
Priority 2	System Data Write
Simple 1	Data Read High Order
Simple 2	Data Write High Order
Normal 1	Data Read
Normal 2	Data Write

본 발명의 실시 예들에 따르면, 호스트로부터 수신된 커맨드를 처리하는 타스크들을 모아서 효율적으로 순서를 다시 배열하여 처리하는 동작은 Per-Logical Unit Queue 방식 또는 Shared Queue 방식과, Hybrid Queue 방식을 포함한다.

도 7은 본 발명의 일 실시 예에 따른 타스크 처리 동작을 도시한 도면이다. 이 타스크 처리 동작은 Per-Logical Unit Queue 방식에 따른 타스크 처리 동작을 나타낸다.

도 7을 참조하면, Per-Logical Unit Queue 방식은 타스크(또는 슬롯)들을 하나씩 LU(또는 Queue)에 맞추어 수행하는 방법이다. 예를 들어, LU#0에 대응하는 SLOT#a가 처리되고, LU#1에 대응하는 SLOT#b가 처리되고, LU#2에 대응하는 SLOT#c가 처리되고, LU#3에 대응하는 SLOT#d가 처리된다. 다음에 LU#n에 대응하는 SLOT#e가 처리된다. 그 다음에 LU#3에 대응하는 SLOT#f가 처리되고, LU#2에 대응하는 SLOT#g가 처리되고, LU#1에 대응하는 SLOT#h가 처리되고, LU#0에 대응하는 SLOT#i가 처리된다.

이러한 Per-Logical Unit Queue 방식에 따르면, 컨트롤러(130)는 호스트(102)로부터 수신되는 타스크들을 각각 메모리 장치(150)에 대한 복수의 LU(또는 큐)들에 매칭시켜 저장하고, 상기 LU의 큐들을 순차적으로 탐색하여 처리한다. 이 방식은 호스트(102)가 컨트롤러(130)의 LU를 효율적으로 사용할 경우 유리할 수 있다.

한편 컨트롤러(130)는 Per-Logical Unit Queue 방식을 수행할 시 각 LU에 대응하는 슬롯들에 다음의 <표 5>에 기재한 바와 같이 우선순위를 대응시킬 수 있다.

Slot	Order
SLOT #a	Ordered
SLOT #b	Priority1
SLOT #c	Simple1
SLOT #d	Priority2
SLOT #e	Simple2
SLOT #f	Priority1'
SLOT #g	Simple1'
SLOT #h	Priority2'
SLOT #i	Simple2'

도 8은 본 발명의 다른 실시 예에 따른 타스크 처리 동작을 도시한 도면이다. 이 타스크 처리 동작은 Shared Queue 방식에 따른 타스크 처리 동작을 나타낸다.

도 8을 참조하면, Shared Queue 방식은 수신한 순서대로 타스크(또는 슬롯)들을 LU(또는 Queue)에 저장하고 이를 수행하는 방법이다. 예를 들어, LU#0에 대응하는 SLOT#a가 처리되고, LU#1에 대응하는 SLOT#b와 SLOT#c가 처리되고, LU#2에 대응하는 SLOT#d와 SLOT#e가 처리되고, LU#3에 대응하는 SLOT#f가 처리된다. 다음에 LU#n에 대응하는 SLOT#g가 처리된다. 그 다음에 LU#3에 대응하는 SLOT#h가 처리되고, LU#2에 대응하는 SLOT#i가 처리된다.

이러한 Shared Queue 방식에 따르면, 컨트롤러(130)는 호스트(102)로부터 수신되는 타스크들을 수신 순서대로 메모리 장치(150)에 대한 복수의 LU(또는 큐)들에 저장하고 처리한다.

한편 컨트롤러(130)는 Shared Queue 방식을 수행할 시 각 LU에 대응하는 슬롯들에 다음의 <표 6>에 기재한 바와 같이 우선순위를 대응시킬 수 있다.

Slot	Order
SLOT #a	Ordered
SLOT #b	Priority1
SLOT #c	Priority2
SLOT #d	Priority1'
SLOT #e	Priority2'
SLOT #f	Simple1
SLOT #g	Simple2
SLOT #h	Simple1'
SLOT #i	Simple2'

도 9는 본 발명의 또 다른 실시 예에 따른 타스크 처리 동작을 도시한 도면이다. 이 타스크 처리 동작은 Hybrid Queue 방식에 따른 타스크 처리 동작을 나타낸다.

도 9를 참조하면, Hybrid Queue 방식에 따르면, 호스트(102)로부터 수신되는 타스크들을 수신 순서와 우선 순위에 기초하여 처리한다. 즉, 컨트롤러(130)는 트리거링 포인트가 되기 전에는 Shared Queue 방식으로 타스크들을 LU에 저장시키고 있다가, 트리거링 포인트 발생시 이전에 수신되어 큐들에 저장된 타스크들을 모두 처리 완료한 후 다음에 수신되는 타스크들을 우선 순위별로 처리한다. 여기서는 컨트롤러(130)가 트리거링 포인트 이전에는 Shared Queue 방식으로 타스크들을 처리하는 것으로 예시하고 있지만, Per-Logical Unit 방식으로 처리될 수도 있음에 유의하여야 한다.

예를 들어, 컨트롤러(130)는 트리거링 포인트 이전에 수신된 타스크들에 해당하는 LU#0에 대응하는 SLOT#a와, LU#1에 대응하는 SLOT#b와 SLOT#c와, LU#3에 대응하는 SLOT#d와 SLOT#e를 순차적으로 처리한다. 다음에 컨트롤러(130)는 트리거링 포인트 이후에 수신된 타스크들에 해당하는 LU#3에 대응하는 SLOT#f와 SLOT#g를 처리하고, 또한 LU#n에 대응하는 SLOT#h와 SLOT#i를 순차적으로 처리한다.

이때 컨트롤러(130)는 우선 순위가 높은 순서로 낮은 순서로 타스크들이 수행되도록 한다. 즉, 컨트롤러(130)는 다음의 <표 7>에 기재한 바와 같이 각 LU에 대응하는 슬롯들에 우선순위를 대응시킬 수 있다.

Slot	Order
SLOT #a	Ordered
SLOT #b	Priority1
SLOT #c	Priority2
SLOT #d	Simple1
SLOT #e	Simple2
SLOT #f	Priority1'
SLOT #g	Priority2'
SLOT #h	Simple1'
SLOT #i	Simple2'

전술한 바와 같이 본 발명의 실시 예들은 LU를 효율적으로 사용하고 오래된 타스크들을 적절하게 처리함으로 타스크 미스(miss)를 줄이는 방안을 제시한다. 이러한 방안은 미리 정해진 최소 개수의 타스크를 수신한 후에 우선 순위에 따라 타스크가 수행되도록 함으로써 타스크 처리 효율성을 극대화할 수 있으며, 또한 우선 순위가 낮은 타스크도 적당한 순서로 처리함으로써 오래된 큐가 방치되지 않으며, 갑작스러운 전력 차단(sudden power off)나 버그(bug) 상황에서도 최대한 데이터가 보전되도록 할 수 있다.

이하에서는, 도 10 내지 도 15를 참조하여, 본 발명의 실시 예에 따라 도 1a 내지 도 9에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.

도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.

도 10을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.

보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1c에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1c에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1c에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1c에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.

그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.

도 11을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 11에 도시한 데이터 처리 시스템(6200)은, 도 1c에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1c에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1c에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.

그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.

여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.

아울러, ECC 회로(6223)는, 도 1c에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1c에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1c에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.

도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.

도 12를 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1c에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.

여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 12에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.

그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.

또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.

아울러, 도 1c에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.

도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.

도 13을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1c에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1c에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.

여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1c에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.

도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.

도 14를 참조하면, UFS 시스템(6500)은, UFS 호스트(6510), 복수의 UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 착탈형 UFS 카드(6550)를 포함할 수 있으며, UFS 호스트(6510)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.

여기서, UFS 호스트(6510), UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 및 착탈형 UFS 카드(6550)는, 도 1c에서 설명한 메모리 시스템(110)으로 구현, 특히 도 10에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6540)와 착탈형 UFS 카드(6550)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.

도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.

도 15를 참조하면, 사용자 시스템(6600)은, 애플리케이션 프로세서(6630), 메모리 모듈(6620), 네트워크 모듈(6640), 스토리지 모듈(6650), 및 사용자 인터페이스(6610)를 포함한다.

보다 구체적으로 설명하면, 애플리케이션 프로세서(6630)는, 사용자 시스템(6600)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6600)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6630)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.

그리고, 메모리 모듈(6620)은, 사용자 시스템(6600)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6620)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6630) 및 메모리 모듈(6620)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.

또한, 네트워크 모듈(6640)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6640)은, 유선 통신을 지원할 뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6640)은, 애플리케이션 프로세서(6630)에 포함될 수 있다.

아울러, 스토리지 모듈(6650)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6530)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6650)에 저장된 데이터를 애플리케이션 프로세서(6630)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6600)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6650)은, 도 1c에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 12 내지 도 14에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.

그리고, 사용자 인터페이스(6610)는, 애플리케이션 프로세서(6630)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6610)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

또한, 본 발명의 실시 예에 따라 도 1c에서 설명한 메모리 시스템(110)이, 사용자 시스템(6600)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6630)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6640)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6610)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6630)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

110: 메모리 시스템 130: 컨트롤러
130-1: 수신부 130-2: 타스크 처리부
150: 메모리 장치

Claims

삭제
호스트로부터 복수의 타스크들을 수신하는 수신부; 및
상기 타스크들의 수와 우선 순위에 기초하여 상기 타스크들을 재정렬하고, 상기 재정렬된 타스크들을 수행하는 타스크 처리부를 포함하고,
상기 타스크 처리부는,
상기 타스크들의 수와 미리 결정된 유효 큐의 수에 기초하여 결정되는 트리거링 포인트 이전에는 제1 큐 방식 또는 제2 큐 방식 중의 어느 하나의 방식에 따라 수신되는 타스크들을 재정렬하여 처리하고,
상기 트리거링 포인트 이후에는 미리 정해진 수의 타스크들을 수신하고, 상기 수신된 정해진 수의 타스크들을 우선 순위에 기초하여 처리하며,
상기 우선 순위는,
호스트 요청된 타스크를 나타내는 제1 우선 순위와,
시스템 데이터와 관련되었거나 높은 우선 순위가 마킹된 타스크를 나타내며, 상기 제1 우선 순위보다 낮은 제2 우선 순위와,
데이터의 리드 및 라이트와 관련된 타스크를 나타내며, 상기 제2 우선 순위보다 낮은 제3 우선 순위를 포함하는 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 2에 있어서, 상기 장치는,
모바일 또는 저장 장치 중의 하나를 포함하는 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 3에 있어서, 상기 장치는, 메모리 장치를 포함하는 상기 저장 장치를 포함하고,
상기 제1 큐 방식은,
수신되는 타스크들을 각각 상기 메모리 장치에 대한 복수의 논리적 단위의 큐들에 매칭시켜 저장하고, 상기 논리적 단위의 큐들을 순차적으로 탐색하여 처리하는 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 3에 있어서, 상기 장치는, 메모리 장치를 포함하는 상기 저장 장치를 포함하고,
상기 제2 큐 방식은,
수신되는 타스크들을 수신 순서대로 상기 메모리 장치에 대한 복수의 큐들에 저장하고, 처리하는 장치.
삭제
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 2에 있어서, 상기 트리거링 포인트는,
N/Q의 계산에 따른 몫으로 결정되고, 여기서, N은 전체 타스크의 수이고, Q는 유효 큐의 수에 대한 미리 정해진 비율로 결정되는 장치.
삭제
메모리 장치; 및
컨트롤러를 포함하고,
상기 컨트롤러는,
호스트로부터 복수의 타스크들을 수신하는 수신부; 및
상기 타스크들의 수와 우선 순위에 기초하여 상기 타스크들을 재정렬하고, 상기 재정렬된 타스크들을 수행하는 타스크 처리부를 포함하고,
상기 타스크 처리부는,
상기 타스크들의 수와 미리 결정된 유효 큐의 수에 기초하여 결정되는 트리거링 포인트 이전에는 제1 큐 방식 또는 제2 큐 방식 중의 어느 하나의 방식에 따라 수신되는 타스크들을 재정렬하여 처리하고,
상기 트리거링 포인트 이후에는 미리 정해진 수의 타스크들을 수신하고, 상기 수신된 정해진 수의 타스크들을 우선 순위에 기초하여 처리하며,
상기 우선 순위는,
호스트 요청된 타스크를 나타내는 제1 우선 순위와,
시스템 데이터와 관련되었거나 높은 우선 순위가 마킹된 타스크를 나타내며, 상기 제1 우선 순위보다 낮은 제2 우선 순위와,
데이터의 리드 및 라이트와 관련된 타스크를 나타내며, 상기 제2 우선 순위보다 낮은 제3 우선 순위를 포함하는 메모리 시스템.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 9에 있어서, 상기 제1 큐 방식은,
수신되는 타스크들을 각각 상기 메모리 장치에 대한 복수의 논리적 단위의 큐들에 매칭시켜 저장하고, 상기 논리적 단위의 큐들을 순차적으로 탐색하여 처리하는 메모리 시스템.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 9에 있어서, 상기 제2 큐 방식은,
수신되는 타스크들을 수신 순서대로 상기 메모리 장치에 대한 복수의 큐들에 저장하고, 처리하는 메모리 시스템.
삭제
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 9에 있어서, 상기 트리거링 포인트는,
N/Q의 계산에 따른 몫으로 결정되고, 여기서, N은 전체 타스크의 수이고, Q는 유효 큐의 수에 대한 미리 정해진 비율로 결정되는 메모리 시스템.
삭제
메모리 장치와 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서:
호스트로부터 복수의 타스크들을 수신하는 과정; 및
상기 타스크들의 수와 우선 순위에 기초하여 상기 타스크들을 재정렬하고, 상기 재정렬된 타스크들을 수행하는 과정을 포함하고,
상기 수행하는 과정은,
상기 타스크들의 수와 미리 결정된 유효 큐의 수에 기초하여 결정되는 트리거링 포인트 이전에는 제1 큐 방식 또는 제2 큐 방식 중의 어느 하나의 방식에 따라 수신되는 타스크들을 재정렬하여 처리하는 과정과,
상기 트리거링 포인트 이후에는 미리 정해진 수의 타스크들을 수신하고, 상기 수신된 정해진 수의 타스크들을 우선 순위에 기초하여 처리하는 과정을 포함하고,
상기 우선 순위는,
호스트 요청된 타스크를 나타내는 제1 우선 순위와,
시스템 데이터와 관련되었거나 높은 우선 순위가 마킹된 타스크를 나타내며, 상기 제1 우선 순위보다 낮은 제2 우선 순위와,
데이터의 리드 및 라이트와 관련된 타스크를 나타내며, 상기 제2 우선 순위보다 낮은 제3 우선 순위를 포함하는 방법.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 15에 있어서, 상기 제1 큐 방식은,
수신되는 타스크들을 각각 상기 메모리 장치에 대한 복수의 논리적 단위의 큐들에 매칭시켜 저장하고, 상기 논리적 단위의 큐들을 순차적으로 탐색하여 처리하는 방법.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 15에 있어서, 상기 제2 큐 방식은,
수신되는 타스크들을 수신 순서대로 상기 메모리 장치에 대한 복수의 큐들에 저장하고, 처리하는 방법.
삭제
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

청구항 15에 있어서, 상기 트리거링 포인트는,
N/Q의 계산에 따른 몫으로 결정되고, 여기서, N은 전체 타스크의 수이고, Q는 유효 큐의 수에 대한 미리 정해진 비율로 결정되는 방법.