KR102533936B1 - 적층형 이미지 센서 소자 및 그 형성 방법 - Google Patents

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웬-치 치오우
첸-후아 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
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Abstract

반도체 소자 및 이를 형성하는 방법이 제공된다. 반도체 소자는 제1 관통 비아를 포함하는 제1 로직 다이, 제1 로직 다이에 하이브리드 접합된 이미지 센서 다이 및 제1 로직 다이에 접합된 제2 로직 다이를 포함한다. 제1 로직 다이의 전면은 이미지 센서 다이의 전면을 마주보고 있다. 제2 로직 다이의 전면은 제1 로직 다이의 후면을 마주보고 있다. 제2 로직 다이는 제1 관통 비아에 전기적으로 결합된 제1 도전 패드를 포함한다.

Description

적층형 이미지 센서 소자 및 그 형성 방법{STACKED IMAGE SENSOR DEVICE AND METHOD OF FORMING SAME}
[우선권 주장 및 상호 참조] 본 출원은 여기에 참조로 포함된, 2020년 2월 27일자 출원된 미국 가출원 제62/982,250호의 이익을 주장한다.
반도체 산업은 다양한 전자 성분(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 계속적인 개량에 따라 급속한 성장을 경험하고 있다. 대부분의 경우, 집적 밀도의 개선은 더 많은 성분이 주어진 면적 내에 집적되게 하는 최소 선폭 크기의 반복적인 감소로부터 얻어진 것이다. 전자 소자의 축소에 대한 요구가 증가함에 따라, 더 작고 더 창의적인 반도체 다이의 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예로는 패키지-온-패키지(PoP) 기술이 있다. PoP 소자의 경우, 상부 반도체 패키지가 하부 반도체 패키지의 상부에 적층되어 높은 수준의 집적 및 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에 향상된 기능과 작은 점유 공간을 가진 반도체 소자의 형성을 가능케 한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 2는 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 3은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 4는 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 5-18은 일부 실시예에 따른 패키지를 형성하기 위한 공정 중의 중간 단계의 단면도를 예시한다.
도 19는 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 20은 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 21은 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 22-27은 일부 실시예에 따른 패키지를 형성하기 위한 공정 중의 중간 단계의 단면도를 예시한다.
도 28은 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 29는 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 30은 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 31-36은 일부 실시예에 따른 패키지를 형성하기 위한 공정 중의 중간 단계의 단면도를 예시한다.
도 37은 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 38-43은 일부 실시예에 따른 패키지를 형성하기 위한 공정 중의 중간 단계의 단면도를 예시한다.
도 44는 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 45는 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 46은 일부 실시예에 따른 패키지의 단면도를 예시한다.
도 47은 일부 실시예에 따른 패키지를 형성하기 위한 방법을 예시한 흐름도이다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
실시예는 특정 측면, 즉 다층 적층 이미지 센서 패키지와 같은 패키지 및 그 형성 방법의 실시예와 관련하여 설명될 것이다. 본 명세서에 제시된 다양한 실시예는 빠른 처리 속도를 요구할 수 있는 자율 주행차와 같은 첨단 인공 지능(AI) 애플리케이션용 패키지의 형성을 허용한다. 본 명세서에 개시된 것과 같은 실시예는 이미지 정보를 처리하기 위해 다층 적층 이미지 센서 패키지 내에 로직 다이 및/또는 메모리(예, DRAM 칩(들))를 통합하는 것에 의해 처리 속도를 증가시킴으로써 첨단 AI 애플리케이션의 기능 및 처리 속도 요건을 충족시킨다.
도 1은 일부 실시예에 따른 집적 회로 다이(10)의 단면도를 예시한다. 집적 회로 다이(10)는 집적 회로 패키지를 형성하기 위해 후속 처리에서 패키징될 것이다. 집적 회로 다이(10)는 로직 다이(예, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템-온-칩(SoC), 응용 프로세서(AP), 마이크로컨트롤러 등), 메모리 다이(예, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(MEMS) 다이, 신호 처리 다이(예, 디지털 신호 처리(DSP) 다이), 프론트 엔드 다이(예, 아날로그 프론트 엔드(AFE) 다이) 등등 또는 이들의 조합일 수 있다.
집적 회로 다이(10)는 웨이퍼에 형성될 수 있으며, 웨이퍼는 복수의 집적 회로 다이를 형성하기 위해 후속 단계에서 개별화되는 상이한 소자 영역을 포함할 수 있다. 집적 회로 다이(10)는 적용 가능한 제조 공정에 따라 처리되어 집적 회로를 형성할 수 있다. 예를 들어, 집적 회로 다이(10)는 도핑되거나 도핑되지 않은 실리콘과 같은 기판(52) 또는 반도체-온-절연체(SOI) 기판의 활성층을 포함한다. 기판(52)은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합과 같은 다른 반도체 재료를 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 기판(52)은 때로 전면으로 지칭되는 활성 표면(예, 도 1에서 상향 표면) 및 때로 후면으로 지칭되는 비활성 표면(예, 도 1에서 하향 표면)을 가진다.
기판(52)의 전면에는 소자(트랜지스터로 표시됨)(54)가 형성될 수 있다. 소자(54)는 능동 소자(예, 트랜지스터, 다이오드 등), 커패시터, 저항, 인덕터 등등 또는 이들의 조합일 수 있다. 층간 유전체(ILD)(56)가 기판(52)의 전면 위에 제공된다. ILD(56)는 소자(54)를 둘러싸서 덮을 수 있다. ILD(56)는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 재료로 된 하나 이상의 유전체 층을 포함할 수 있고, 스핀 코팅, 라미네이션, 원자층 증착(ALD), 화학적 기상 증착(CVD) 등을 이용하여 형성될 수 있다.
소자(54)를 전기적 및 물리적으로 결합시키도록 도전 플러그(58)가 ILD(56)를 통해 연장된다. 예를 들어, 소자(54)가 트랜지스터인 경우, 도전 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 도전 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등등 또는 이들의 조합으로 형성될 수 있다. 상호 접속 구조체(60)가 ILD(56) 및 도전 플러그(58) 위에 제공된다. 상호 접속 구조체(60)는 소자들(54)을 상호 접속하여 집적 회로를 형성한다. 상호 접속 구조체(60)는 예를 들어, ILD(56) 상의 유전체 층의 배선 패턴에 의해 형성될 수 있다. 배선 패턴은 하나 이상의 로우-k 유전체 층 내에 형성된 금속 라인 및 비아를 포함한다. 일부 실시예에서, 상호 접속 구조체(60)는 유전체(예, 로우-k 유전체 재료) 층과 비아에 의해 상호 접속된 도전 재료(예, 구리) 층이 교대로 배열된 층으로 형성될 수 있고, 임의의 적절한 공정(예, 증착, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 상호 접속 구조체(60)의 배선 패턴은 도전 플러그(58)에 의해 소자(54)에 전기적으로 결합된다.
집적 회로 다이(10)는 외부 연결이 이루어지는 알루미늄 패드와 같은 패드(62)를 더 포함한다. 패드(62)는 상호 접속 구조체의 내부 및/또는 상부와 같이 집적 회로 다이(10)의 활성측에 제공된다. 절연층(64)이 집적 회로 다이(10) 상에 제공되므로, 패드(62)는 절연층(64)에 매립된다. 절연층(64)은 패시베이션 층으로도 지칭될 수 있다. 일부 실시예에서, 절연층(64)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등등 또는 이들의 조합의 하나 이상의 층을 포함할 수 있고, ALD, CVD 등을 이용하여 형성될 수 있다. 일부 실시예에서, 패드(62)와 절연층(64)은 상호 접속 구조체(60) 위에 도전 재료를 형성하고 패턴화하여 패드(62)를 형성하고, 상호 접속 구조체(60) 및 패드(62) 위에 절연층(64)의 절연 재료를 형성하고, 절연 재료를 평탄화하여 패드(62)를 노출시키는 것에 의해 형성될 수 있다.
다른 실시예에서, 패드(62) 및 절연층(64)은 상호 접속 구조체(60) 위에 절연층(64)의 절연 재료를 형성하고, 절연 재료를 패턴화하여 패드(62)용 개구를 형성하고, 개구 내에 패드(62)의 도전 재료를 증착하고, 도전 재료를 평탄화하여 개구에 과충전된 도전 재료의 일부를 제거하는 것에 의해 형성될 수 있다. 개구에 잔류하는 도전 재료의 부분은 패드(62)를 형성한다. 일부 실시예에서, 평탄화 공정은 화학적 기계적 연마(CMP), 분쇄, 에칭, 또는 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 절연층(64)의 상부 표면 및 패드(62)의 상부 표면은 평탄화 공정의 공정 변동 내에서 실질적으로 평평하거나 실질적으로 동평면 상에 있다.
일부 실시예에서, 집적 회로 다이(10)에 대해 칩 프로브(CP) 테스트가 수행된다. CP 테스트는 집적 회로 다이(10)가 양품 다이(KGD)인지를 확인하기 위해 집적 회로 다이(10)에 대해 수행될 수 있다. 따라서, KGD인 집적 회로 다이(10)만이 후속 처리를 거쳐 패키징되고, CP 테스트에 실패한 다이는 패키징되지 않는다.
일부 실시예에서, 집적 회로 다이(10)는 다수의 기판(52)을 포함하는 적층형 소자이다. 예를 들어, 집적 회로 다이(10)는 다중 메모리 다이를 포함하는 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM) 모듈 등과 같은 메모리 소자일 수 있다. 이러한 실시예에서, 집적 회로 다이(10)는 관통 기판 비아(TSV)(미도시)에 의해 상호 연결된 다수의 기판(52)을 포함한다. 각각의 기판(52)은 상호 접속 구조체(60)를 가질 수 있다(또는 그렇지 않을 수 있다).
도 2는 일부 실시예에 따른 집적 회로 다이(20)의 단면도를 예시한다. 집적 회로 다이(20)는 후속 처리에서 패키징되어 집적 회로 패키지를 형성하게 된다. 일부 실시예에서, 집적 회로 다이(20)는 집적 회로 다이(10)(도 1 참조)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되며, 유사한 특징부의 설명은 여기서 반복되지 않는다. 일부 실시예에서, 집적 회로 다이(20)는 도 1을 참조하여 전술한 공정 단계를 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 예시된 실시예에서, 집적 회로 다이(20)는 기판(52)을 통해 연장되는 TSV(66)를 포함한다. 일부 실시예에서, TSV(66)는 구리 등과 같은 적절한 도전 재료를 포함할 수 있다.
도 3은 일부 실시예에 따른 집적 회로 다이(30)의 단면도를 예시한다. 집적 회로 다이(30)는 후속 처리에서 패키징되어 집적 회로 패키지를 형성하게 된다. 일부 실시예에서, 집적 회로 다이(30)는 집적 회로 다이(10)(도 1 참조)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되며, 유사한 특징부의 설명은 여기서 반복되지 않는다.
예시된 실시예에서, 절연층(64)은 상호 접속 구조체(60) 및 패드(62)의 일부의 상부와 같이 집적 회로 다이(30) 상에 제공된다. 절연층(64)을 통해 패드(62)까지 개구가 연장된다. 언더-범프 배선(UBM)(68)이 절연층(64)의 개구를 통해 연장되고 패드(62) 각각에 물리적 및 전기적으로 결합된다. UBM(68)은 일종 이상의 적절한 도전 재료로 형성될 수 있다.
UBM(68)을 형성한 후, 도전 커넥터(70)가 UBM(68) 상에 형성된다. 도전 커넥터(70)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필러(pillar), C4 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG) 형성 범프 등일 수 있다. 도전 커넥터(70)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등등 또는 이들의 조합과 같은 도전 재료를 포함할 수 있다. 일부 실시예에서, 도전 커넥터(70)는 증발, 전기 도금, 인쇄, 땜납 전달, 볼 배치 등을 통해 땜납 층을 초기에 형성하는 것에 의해 형성된다. 일단 땜납 층이 구조체 상에 형성되면, 재료를 원하는 범프 형태로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전 커넥터(70)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예, 구리 필러)를 포함한다. 금속 필러는 땜납이 없고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속캡 층이 금속 필러의 상부에 형성된다. 금속캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등등 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도 4는 일부 실시예에 따른 집적 회로 다이(40)의 단면도를 예시한다. 집적 회로 다이(40)는 후속 처리에서 패키징되어 집적 회로 패키지를 형성하게 된다. 일부 실시예에서, 집적 회로 다이(40)는 집적 회로 다이(30)(도 3 참조)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되며, 유사한 특징부의 설명은 여기서 반복되지 않는다. 일부 실시예에서, 집적 회로 다이(40)는 도 1 및 도 3을 참조로 전술한 공정 단계를 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 예시된 실시예에서, 집적 회로 다이(40)는 기판(52)을 통해 연장되는 TSV(66)를 포함한다. 일부 실시예에서, TSV(66)는 구리 등과 같은 적절한 도전 재료를 포함할 수 있다.
도 5-18은 일부 실시예에 따른 패키지(1000)를 형성하기 위한 공정 중의 중간 단계의 단면도를 예시한다. 도 5는 일부 실시예에 따른 웨이퍼(100)의 다이 영역(100A)의 단면도를 예시한다. 웨이퍼(100)는 로직 웨이퍼로도 지칭될 수 있다. 일부 실시예에서, 웨이퍼(100)는 복수의 다이 영역(예, 다이 영역(100A))을 포함한다. 일부 실시예에서, 웨이퍼(100)는 기판(102)을 포함한다. 기판(102)은도 1을 참조로 전술한 기판(52)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 기판(102)은 때로 전면으로 지칭되는 활성 표면(예, 도 5에서 상향 표면)과 때로 후면으로 지칭되는 비활성 표면(예, 도 5에서 하향 표면)을 가진다다. 일부 실시예에서, TSV(104)는 기판(102) 내에 형성된다. 일부 실시예에서, TSV(104)는 구리 등과 같은 적절한 도전 재료를 포함할 수 있다. TSV(104)는 기판(102)의 전면으로부터 기판(102)의 후면 측으로 연장된다.
소자(트랜지스터로 표시됨)(106)는 기판(102)의 전면에 형성될 수 있다. 소자(106)는 능동 소자(예, 트랜지스터, 다이오드 등), 커패시터, 저항, 인덕터 등등 또는 이들의 조합일 수 있다. 층간 유전체(ILD)(108)가 기판(102)의 전면 위에 제공된다. ILD(108)는 소자(106)를 둘러싸서 덮을 수 있다. ILD(108)는 도 1을 참조로 전술한 ILD(56)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에 반복되지 않는다.
소자(106)를 전기적 및 물리적으로 결합시키도록 도전 플러그(110)가 ILD(108)를 통해 연장된다. 예를 들어, 소자(106)가 트랜지스터인 경우, 도전 플러그(110)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 도전 플러그(110)는 도 1을 참고로 전술한 도전 플러그(58)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에 반복되지 않는다.
상호 접속 구조체(112)가 ILD(108) 및 도전 플러그(110) 위에 제공된다. 상호 접속 구조체(112)는 소자들(106)을 상호 접속하여 집적 회로를 형성한다. 상호 접속 구조체(112)는 예를 들어, ILD(108) 상의 유전체 층의 배선 패턴에 의해 형성될 수 있다. 배선 패턴은 하나 이상의 로우-k 유전체 층 내에 형성된 금속 라인 및 비아를 포함한다. 상호 접속 구조체(112)는 도 1을 참조로 전술한 상호 접속 구조체(60)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에 반복되지 않는다.
일부 실시예에서, 웨이퍼(100)는 절연층(116) 및 절연층(116)에 매립된 패드(114)를 더 포함한다. 패드(114)는 도 1을 참조로 전술한 패드(62)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 절연층(116)은 도 1을 참조로 전술한 절연층(64)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 절연층(116)의 상부면 및 패드(114)의 상부면은 평탄화 공정의 공정 변형 내에서 실질적으로 평평하거나 실질적으로 동평면 상에 있다.
도 6은 일부 실시예에 따른 웨이퍼(200)의 다이 영역(200A)의 단면도를 예시한다. 웨이퍼(200)는 이미지 센서 웨이퍼로도 지칭될 수 있다. 일부 실시예에서, 웨이퍼(200)는 복수의 다이 영역(예, 다이 영역(200A))을 포함한다. 일부 실시예에서, 웨이퍼(200)는 기판(202)을 포함한다. 기판(202)은 도 1을 참조로 전술한 기판(52)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 기판(202)은 때로 전면으로 지칭되는 활성 표면(예, 도 6에서 상향 표면) 및 때로 후면으로 지칭되는 비활성 표면(예, 도 6에서 하향 표면)을 가진다.
기판(202)의 전면(상면)에는 복수의 감광 픽셀(218)이 형성되어 있다. 감광 픽셀(218)은 예를 들어, 적절한 불순물 이온을 기판(202)에 주입함으로써 형성될 수 있는 개별 감광 소자(미도시)를 포함한다. 감광 소자는 광 신호(예, 광자)를 전기 신호로 변환하도록 구성되며, PN 접합 포토 다이오드, PNP 포토 트랜지스터, NPN 포토 트랜지스터 등일 수 있다. 예를 들어, 감광 소자는 p-형 반도체 층(예, 기판(202)의 적어도 일부) 내에 형성된 n-형 주입 영역을 포함할 수 있다. 이러한 실시예에서, p-형 기판은 감광 픽셀(218)의 인접한 광-활성 영역을 분리시켜 해당 영역 간의 전기적 누화(crosstalk)를 감소시킬 수 있다. 일 실시예에서, 감광 픽셀(218)은 기판(202)의 전면으로부터 기판(202)의 후면 측으로 연장되고 감광 픽셀 어레이를 형성한다. 일부 실시예에서, 감광 픽셀(218)은 위에서 볼 때 2차원 직사각형 어레이를 형성한다. 일부 실시예에서, 각각의 감광 픽셀(218)은 전송 게이트 트랜지스터(미도시) 및 플로팅 확산 커패시터(미도시)를 더 포함할 수 있다. 각각의 감광 픽셀 (218)에서, 전송 게이트 트랜지스터에 대응하는 제1 소스/드레인 영역은 각각의 감광 소자에 전기적으로 결합되고, 전송 게이트 트랜지스터에 대응하는 제2 소스/드레인 영역은 각각의 부유 확산 커패시터에 전기적으로 결합된다.
일부 실시예에서, 감광 픽셀(218) 사이의 전기적 누화를 방지하기 위해 분리 영역(220)이 기판(202) 내에서 인접한 감광 픽셀(218) 사이에 형성된다. 일부 실시예에서, 분리 영역(220)은 얕은 트렌치 분리(STI) 구조체를 포함할 수 있다. 일부 실시예에서, STI 구조체는 기판(202)의 전면을 패턴화하여 기판(202)에 트렌치를 형성하고 트렌치를 적절한 유전체 재료로 채워 STI 구조체를 형성하는 것에 의해 형성될 수 있다. 일부 실시예에서, 기판(202)은 적절한 포토리소그래피 및 에칭 공정을 이용하여 패턴화된다. 다른 실시예에서, 분리 영역(220)은 적절한 주입 공정을 이용하여 형성된 다양한 도핑 영역을 포함할 수 있다.
소자(트랜지스터로 표시됨)(206)는 기판(202)의 전면에 형성될 수 있다. 소자(206)는 능동 소자(예, 트랜지스터, 다이오드 등), 커패시터, 저항, 인덕터 등등 또는 이들의 조합일 수 있다. 층간 유전체(ILD)(208)가 기판(202)의 전면 위에 제공된다. ILD(208)는 소자(206)를 둘러싸서 덮을 수 있다. ILD(208)는 도 1을 참조로 전술한 ILD(56)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에 반복되지 않는다.
소자(206)를 전기적 및 물리적으로 결합시키도록 도전 플러그(210)가 ILD(208)를 통해 연장된다. 예를 들어, 소자(206)가 트랜지스터인 경우, 도전 플러그(210)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 도전 플러그(210)는 도 1을 참고로 전술한 도전 플러그(58)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에 반복되지 않는다.
상호 접속 구조체(212)가 ILD(208) 및 도전 플러그(210) 위에 제공된다. 상호 접속 구조체(212)는 소자들(206)을 상호 접속하여 집적 회로를 형성한다. 상호 접속 구조체(212)는 예를 들어, ILD(208) 상의 유전체 층의 배선 패턴에 의해 형성될 수 있다. 배선 패턴은 하나 이상의 로우-k 유전체 층 내에 형성된 금속 라인 및 비아를 포함한다. 상호 접속 구조체(212)는 도 1을 참조로 전술한 상호 접속 구조체(60)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에 반복되지 않는다.
일부 실시예에서, 웨이퍼(200)는 절연층(216) 및 절연층(216)에 매립된 패드(214)를 더 포함한다. 패드(214)는 도 1을 참조로 전술한 패드(62)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 절연층(216)은 도 1을 참조로 전술한 절연층(64)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 절연층(216)의 상부면 및 패드(214)의 상부면은 평탄화 공정의 공정 변형 내에서 실질적으로 평평하거나 실질적으로 동평면 상에 있다.
도 7은 웨이퍼(100)에 대한 웨이퍼(200)의 접합을 예시한다. 일부 실시 예에서, 웨이퍼(100)는 하이브리드 접합 방법을 이용하여 웨이퍼(200)에 접합된다. 하이브리드 접합 방법은 웨이퍼(100)의 패드(114)를 웨이퍼(200)의 각각의 패드(214)에 직접 접합하는 단계 및 웨이퍼(100)의 절연층(116)을 웨이퍼(200)의 절연층(216)에 직접 접합하는 단계를 포함한다. 일부 실시예에서, 웨이퍼(100)는 웨이퍼(100)의 다이 영역(예, 다이 영역(100A))이 웨이퍼(200)의 각각의 다이 영역(예, 다이 영역(200A))에 접합되도록 웨이퍼(200)에 접합된다.
도 8은 웨이퍼(100)의 기판(102)의 후면에 대해 수행되는 씨닝(thinning) 공정을 예시한다. 일부 실시예에서, 씨닝 공정은 CMP, 연삭, 에칭, 이들의 조합 등을 포함한다. 씨닝 공정은 기판(102)의 일부를 제거하고 기판(102) 내에 형성된 TSV(104)를 노출시킨다. 일부 실시예에서, 기판(102)의 후면 및 TSV(104)의 노출된 표면은 씨닝 공정의 공정 변동 내에서 실질적으로 평평하거나 실질적으로 동평면 상에 있다.
도 9-14는 웨이퍼(100)의 후면에 웨이퍼 레벨 패키지 구조체(3000)의 형성을 예시한다. 웨이퍼 레벨 패키지 구조체(3000)는 또한 웨이퍼 레벨 통합 팬-아웃(InFO) 구조체로도 지칭될 수 있다. 웨이퍼 레벨 패키지 구조체(3000)는 다이 영역(3000A)과 같은 복수의 다이 영역을 포함한다. 웨이퍼 레벨 패키지 구조체(3000)의 다이 영역(3000A)은 웨이퍼(100)의 다이 영역(100A) 및 웨이퍼(200)의 다이 영역(200A)에 대응한다.
도 9는 웨이퍼(100)의 후면 상에 절연층(304) 및 패드(306)의 형성을 예시한다. 패드(306)는 도 1을 참조로 전술한 패드(62)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 절연층(304)은 도 1을 참조로 전술한 절연층(64)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 절연층(304)의 상부 표면 및 패드(306)의 상부 표면은 평탄화 공정의 공정 변동 내에서 실질적으로 평평하거나 실질적으로 동일 평면 상에 있다. 일부 실시예에서, 절연층(304) 및 패드(306)는 재분배 구조체(302)를 형성한다. 예시된 실시예에서, 재분배 구조체(302)는 단일 도전층 및 단일 절연층을 포함한다. 다른 실시예에서, 재배 구조체(302)는 복수의 도전층 및 복수의 절연층을 포함할 수 있다.
도 10은 재분배 구조체(302)의 패드(306) 위에 관통 비아(308)의 형성을 예시한다. 관통 비아(308)를 형성하는 예로서, 시드층(미도시)이 절연층(304) 및 패드(306) 위에 형성된다. 일부 실시예에서, 시드층은 금속층이며, 이는 단일층 또는 상이한 재료의 층으로 형성된 복수의 서브 층을 포함하는 복합층일 수 있다. 특정 실시예에서, 시드층은 티타늄 층 및 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 이용하여 형성될 수 있다. 시드층 상에 포토레지스트가 형성되고 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패턴화를 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 도전 비아에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구 및 시드층의 노출된 부분에 도전 재료가 형성된다. 도전 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전 재료가 형성되지 않은 시드층의 부분 및 포토레지스트는 제거된다. 포토레지스트는 산소 플라즈마 등과 같은 허용 가능한 애싱(sahing) 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 예컨대, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하여 시드층의 노출된 부분이 제거된다. 도전 재료 및 시드층의 나머지 부분은 관통 비아(308)를 형성한다.
도 11에서, 복수의 집적 회로 다이(10)(예, 제1 집적 회로 다이(10A) 및 제2 집적 회로 다이(10B))가 웨이퍼(100)의 후면에 접합된다. 원하는 유형 및 수량의 집적 회로 다이(10)가 각 다이 레벨 영역에 접합된다. 예시된 실시예에서, 제1 집적 회로 다이(10A)와 제2 집적 회로 다이(10B)는 서로 인접하여 접합된다. 제1 집적 회로 다이(10A)는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템-온-칩(SoC), 마이크로컨트롤러 등과 같은 논리 소자일 수 있다. 일부 실시예에서, 제1 집적 회로 다이(10A)는 최신 AI 애플리케이션을 위해 구성된 집적 회로를 포함할 수 있다.
제2 집적 회로 다이(10B)는 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM) 모듈 등과 같은 메모리 소자일 수 있다. 일부 실시예에서, 집적 회로 다이(10A 및 10B)는 SoC 다이와 같은 동일한 유형의 다이일 수 있다. 제1 집적 회로 다이(10A) 및 제2 집적 회로 다이(10B)는 동일한 기술 노드의 공정으로 형성될 수 있거나, 상이한 기술 노드의 공정으로 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(10A)는 제2 집적 회로 다이(10B)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(10A 및 10B)는 상이한 크기(예, 상이한 높이 및/또는 표면적) 또는 동일한 크기(예, 동일한 높이 및/또는 표면적)를 가질 수 있다.
일부 실시예에서, 집적 회로 다이(10A 및 10B)는 하이브리드 접합 방법을 이용하여 재분배 구조체(302)의 절연층(304) 및 패드(306)에 접합된다. 하이브리드 접합 방법은 집적 회로 다이(10A 및 10B)의 패드(62)를 재분배 구조체(302)의 각각의 패드(306)에 직접 접합하는 것과, 집적 회로 다이(10A 및 10B)의 절연층(64)을 재분배 구조체(302)의 절연층(304)에 직접 접합하는 것을 포함한다.
도 12에서, 봉지재(310)가 집적 회로 다이(10A 및 10B) 및 관통 비아(308)의 상부 및 둘레에 형성된다. 봉지재(310)는 성형 화합물, 에폭시 등일 수 있다. 봉지재(310)는 압축 성형, 트랜스퍼 성형 등에 의해 도포될 수 있고, 집적 회로 다이(10A 및 10B) 및 관통 비아(308)가 매립되거나 덮히도록 접합된 웨이퍼(100 및 200) 위에 형성될 수 있다. 봉지재(310)는 액체 또는 반 액체 형태로 도포된 후 경화될 수 있다.
도 13에서, 관통 비아(308)를 노출시키도록 봉지재(310)에 대해 평탄화 공정이 수행된다. 평탄화 공정은 또한 관통 비아(308)의 일부를 제거할 수 있다. 예시된 실시예에서, 평탄화 공정이 수행된 후, 집적 회로 다이(10A 및 10)의 후면이 봉지재(310)에 의해 피복된다. 다른 실시예에서, 평탄화 공정이 수행된 후, 집적 회로 다이(10A 및 10B)의 후면이 노출된다. 봉지재(310)의 상부 표면 및 관통 비아(308)의 상부 표면은 평탄화 공정의 공정 변형 내에서 실질적으로 동평면 상에 있다. 평탄화 공정은 CMP, 연삭, 에칭, 또는 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 평탄화는 예를 들어 관통 비아(308)가 이미 노출된 경우 생략될 수 있다.
도 14에서, 재분배 구조체(312)가 봉지재(310), 집적 회로 다이(10A 및 10B) 및 관통 비아(308) 위에 형성된다. 재분배 구조체(312)는 절연층(314, 318, 322 및 326); 및 배선 패턴(316, 320 및 324)을 포함한다. 배선 패턴은 또한 재분배 층 또는 재분배 라인으로도 지칭될 수 있다. 재분배 구조체(312)는 3개의 배선 패턴 층을 가지는 것으로 예시되어 있다. 재분배 구조체(312)에는 더 많거나 더 적은 절연층 및 배선 패턴이 형성될 수 있다. 더 적은 수의 절연층 및 배선 패턴이 형성될 경우, 아래에서 논의되는 단계 및 공정은 생략될 수 있다. 더 많은 절연층 및 배선 패턴이 형성되는 경우, 아래에서 논의되는 단계 및 공정이 반복될 수 있다.
일부 실시예에서, 절연층(314)은 봉지재(120), 집적 회로 다이(10A 및 10B) 및 관통 비아(308) 상에 증착된다. 일부 실시예에서, 절연층(314)은 리소그래피 마스크를 사용하여 패턴화될 수 있는, 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등의 감광 재료로 형성된다. 절연층(314)은 스핀 코팅, 라미네이션, CVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 다른 실시예에서, 절연층(314)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 비 감광 재료를 포함할 수 있으며, ALD, CVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 이어서 절연층(314)이 패턴화된다. 패턴화는 관통 비아(308)의 일부를 노출시키는 개구를 절연층(314)에 형성한다. 패턴화는 절연층(314)이 감광 재료인 경우에 절연층(314)을 광에 노출시켜 현상하거나, 예컨대, 절연층(314)이 비 감광 재료인 경우에 이방성 에칭을 이용하여 에칭하는 것과 같은 허용 가능한 공정에 의해 이루어질 수 있다.
이후, 배선 패턴(316)이 형성된다. 배선 패턴(316)은 절연층(314)의 주 표면을 따라 연장되고 그리고 관통 비아(308)를 통해 연장되어 관통 비아(308)에 물리적 및 전기적으로 결합되는 도전 요소를 포함한다. 배선 패턴(316)을 형성하기 위한 예로서, 절연층(314) 위에 그리고 절연층(314)을 통해 연장되는 개구에 시드층이 형성된다. 일부 실시예에서, 시드층은 금속층이며, 해당 금속층은 단일층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 이용하여 형성될 수 있다. 이어서, 시드층 상에 포토레지스트가 형성되고 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패턴화를 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 배선 패턴(316)에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 이어서, 포토레지스트의 개구 및 시드층의 노출된 부분에 도전 재료가 형성된다. 도전 재료는 전기 도금, 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전 재료와 시드층의 하부 부분의 조합은 배선 패턴(316)을 형성한다. 도전 재료가 형성되지 않은 시드층의 부분과 포토레지스트는 제거된다. 포토레지스트는 산소 플라즈마 등과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 예컨대, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하는 것에 의해 시드층의 노출된 부분이 제거된다.
배선 패턴(316)을 형성한 후, 배선 패턴(316) 및 절연층(314) 상에 절연층(318)이 증착된다. 절연층(318)은 절연층(314)과 유사한 재료 및 방법으로 형성될 수 있다.
이후, 배선 패턴(320)이 형성된다. 배선 패턴(320)은 절연층(318) 상에 그리고 절연층(318)의 주 표면을 따라 연장되는 부분을 포함한다. 배선 패턴(320)은 배선 패턴(316)에 물리적으로 및 전기적으로 결합하도록 절연층(318)을 통해 연장되는 부분을 더 포함한다. 배선 패턴(320)은 배선 패턴(316)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 일부 실시에에서, 배선 패턴(320)은 배선 패턴(316)과 다른 크기를 가진다. 예를 들어, 배선 패턴(320)의 도전 라인 및/또는 비아는 배선 패턴(316)의 도전 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 배선 패턴(320)은 배선 패턴(316)보다 더 큰 피치로 형성될 수 있다.
배선 패턴(320)을 형성한 후, 배선 패턴(320) 및 절연층(318) 상에 절연층(322)이 증착된다. 절연층(322)은 절연층(314)과 유사한 재료 및 방법을 이용하여 형성될 수 있다.
이후, 배선 패턴(324)이 형성된다. 배선 패턴(324)은 절연층(322) 상에 그리고 절연층(322)의 주 표면을 따라 연장되는 부분을 포함한다. 배선 패턴(324)은 배선 패턴(3320)에 물리적으로 및 전기적으로 결합하도록 절연층(322)을 통해 연장되는 부분을 더 포함한다. 배선 패턴(324)은 배선 패턴(316)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 배선 패턴(324)은 재분배 구조체(312)의 최상부 배선 패턴이다. 이로써, 재분배 구조체(312)의 모든 중간 배선 패턴(예, 배선 패턴(316 및 320))은 배선 패턴(324)과 봉지재(310) 사이에 배치된다. 일부 실시에에서, 배선 패턴(324)은 배선 패턴(316, 320)과 다른 크기를 가진다. 예를 들어, 배선 패턴(324)의 도전 라인 및/또는 비아는 배선 패턴(316, 320)의 도전 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 배선 패턴(324)은 배선 패턴(316, 320)보다 더 큰 피치로 형성될 수 있다.
배선 패턴(324)을 형성한 후, 배선 패턴(324) 및 절연층(322) 상에 절연층(326)이 증착된다. 절연층(326)은 절연층(314)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 절연층(326)은 재분배 구조체(312)의 최상부 절연층이다. 이로써, 재분배 구조체(312)의 모든 배선 패턴(예, 배선 패턴(316, 320, 324))은 절연층(326)과 봉지재(310) 사이에 배치된다. 또한, 재분배 구조체(312)의 모든 중간 절연층(예, 절연층(314, 318, 322))은 절연층(326)과 봉지재(310) 사이에 배치된다.
또한, 도 14에서, 재분배 구조체(312)를 형성한 후, UBM(328)이 재분배 구조체(312)와의 외부 연결을 위해 형성된다. UBM(328)은 절연층(326) 상에 그리고 절연층(326)의 주 표면을 따라 연장되는 범프 부분을 가지며, 배선 패턴(324)에 물리적 및 전기적으로 결합되도록 절연층(326)을 통해 연장되는 비아 부분을 가진다. 결국, UBM(328)은 재분배 구조체(312)를 통해 관통 비아(308) 및 집적 회로 다이(10A 및 10B)에 전기적으로 결합된다. UBM(328)은 배선 패턴(324)과 동일한 재료로 형성될 수 있다.
UBM(328)을 형성한 후, 도전 커넥터(330)가 UBM(328) 상에 형성된다. 도전 커넥터(330)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필러, C4 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG) 형성 범프 등일 수 있다. 도전 커넥터(330)는 도 3을 참조로 전술한 도전 커넥터(70)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다.
도 15에서, 도 14의 적층된 웨이퍼 레벨 구조체는 플립된 후 접착제(334)를 사용하여 캐리어 기판(332)에 부착된다. 캐리어 기판(332)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 후속하여, 웨이퍼(200)의 기판(202)의 후면에 대해 씨닝 공정이 수행된다. 일부 실시예에서, 씨닝 공정은 CMP, 연삭, 에칭, 또는 이들의 조합 등을 포함한다. 씨닝 공정은 기판(202)의 일부를 제거하고 기판(202)의 후면과 감광 픽셀(218) 사이의 거리를 감소시킨다.
도 16에서, 컬러 필터(336)가 웨이퍼(200)의 기판(202)의 후면 위에 형성된다. 일부 실시예에서, 컬러 필터(336)는 감광 픽셀(218)과 정렬된다. 컬러 필터(336)는 다른 파장을 반사하면서 특정 파장의 광의 통과를 허용함으로써 이미지 센서가 감광 픽셀(218)에 의해 수신되는 광의 색상을 결정하도록 사용될 수 있다. 컬러 필터(336)는 예를 들어, 베이어 패턴(Bayer pattern)에 사용되는 적색, 녹색 및 청색 필터와 같이 변할 수 있다. 사이언, 웰로우 및 마젠타와 같은 다른 조합도 사용될 수 있다. 컬러 필터(336)의 상이한 색상의 수도 변할 수 있다. 컬러 필터(336)는 착색 안료를 포함하는, 폴리메틸-메타크릴레이트(PMMA), 폴리글리시딜-메타크릴레이트(PGMA) 등과 같은 중합체 재료 또는 수지를 포함할 수 있다. 일부 실시예에서, 반사성 가이드 층(미도시)이 컬러 필터(336)의 측벽을 따라 형성된다. 반사성 가이드 층은 구리, 알루미늄, 탄탈 질화물, 티타늄 질화물, 텅스텐, 실리콘 질화물 등등 또는 이들의 조합과 같이, 광을 반사할 수 있는 금속 또는 다른 고 굴절률 재료로 형성된다.
또한, 도 16에서, 댐(dam) 구조체(338)가 웨이퍼(200)의 기판(202)의 후면 위에 형성되고 컬러 필터(336)를 둘러싼다. 일부 실시예에서, 댐 구조체(338)는 평면도 상으로 환형 구조체를 가진다. 일부 실시예에서, 환형 구조체는 링, 정사각형 환형 구조체 등일 수 있다. 댐 구조체(338)는 에폭시, 실리콘 등등 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 댐 구조체(338)는 웨이퍼(200)의 다이 영역(200A) 내에 배치된다. 이어서, 커버(340)가 댐 구조체(338)에 부착된다. 커버(340)는 유리 등과 같은 투명한 재료를 포함할 수 있다. 일부 실시예에서, 커버(340)는 접착제(미도시)를 사용하여 댐 구조체(338)에 부착된다.
도 17에서, 도 16의 적층된 웨이퍼 레벨 구조체는 캐리어 기판(332)(도 16 참조)으로부터 분리되고 다이싱 테이프(342) 상에 배치된다. 이어서, 예컨대, 적층된 웨이퍼 레벨 구조체의 인접한 다이 영역 사이의 스크라이브 라인 영역을 따라 절단을 행하는 것에 의해 싱귤레이션(singulation) 공정(344)이 수행된다. 절단은 적층된 웨이퍼 레벨 구조체로부터 다이 영역들을 개별화하여 복수의 패키지(1000)를 형성한다. 패키지(1000) 각각은 웨이퍼(100)의 다이 영역(100A), 웨이퍼(200)의 다이 영역(200A) 및 웨이퍼 레벨 패키지 구조체(3000)의 다이 영역(3000A)을 포함한다.
도 18에서, 패키지(1000)는 도전 커넥터(330)를 사용하여 패키지 기판(400)에 장착된다. 일부 실시예에서, 패키지 기판(400)은 기판 코어(402) 및 해당 기판 코어(402) 위의 접합 패드(404)를 포함한다. 기판 코어(402)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 형성될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료가 사용될 수도 있다. 또한, 기판 코어(402)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판 코어(402)는 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 재료의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 재료의 대체물은 비스말레이미드-트리아진(BT) 수지, 또는 대안적으로 다른 인쇄 회로 기판(PCB) 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드-업 필름이 기판 코어(402)에 사용될 수 있다.
기판 코어(402)는 능동 및 수동 소자(미도시)를 포함할 수 있다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 다양한 소자가 최종 소자에 대한 설계의 구조적 및 기능적 요건의 형성에 사용될 수 있다. 소자는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판 코어(402)는 또한 배선층 및 비아(미도시)를 포함할 수 있으며, 접합 패드(404)가 배선층 및 비아에 물리적 및/또는 전기적으로 결합된다. 배선층은 능동 및 수동 소자 위에 형성될 수 있고, 기능성 회로를 형성하기 위해 다양한 소자를 연결하도록 설계된다. 배선층은 유전체(예, 로우-k 유전체 재료) 층과 비아에 의해 상호 연결되는 도전 재료(예, 구리)의 층이 교대로 배치된 층으로 형성될 수 있으며, 임의의 적절한 공정(예, 증착, 다마신, 이중 다마신 등)을 통해 형성될 수 있다, 일부 실시예에서, 기판 코어(402)에는 실질적으로 능동 및 수동 소자가 없다.
일부 실시예에서, 도전 커넥터(330)는 리플로우되어 패키지(1000)를 접합 패드(404)에 부착시킨다. 도전 커넥터(330)는 기판 코어(402)에 배선층을 포함하는 패키지 기판(400)을 패키지(1000)에 전기적 및/또는 물리적으로 결합시킨다. 일부 실시예에서, 솔더 저항(406)이 기판 코어(402) 상에 형성된다. 도전 커넥터(330)는 솔더 저항(406)의 개구에 배치되어 접합 패드(404)에 전기적 및 기계적으로 결합될 수 있다. 솔더 저항(406)은 기판 코어(402)의 영역을 외부 손상으로부터 보호하는 데 사용된다.
일부 실시예에서, 언더필(nderfill)(408)이 패키지(1000)와 패키지 기판(400) 사이에 형성되어 도전 커넥터(330)를 둘러쌀 수 있다. 언더필(408)은 패키지(1000)가 패키지 기판(400)에 부착된 후 모세관 흐름 공정에 의해 형성될 수 있거나, 패키지(1000)가 패키지 기판(400)에 부착되기 전에 적절한 증착 방법에 의해 형성될 수 있다.
일부 실시예에서, 수동 소자(예, 도시되지 않은 표면 실장 소자(SMD))도 역시 패키지(1000)(예, UBM(328)) 또는 패키지 기판(400)(예, 접합 패드(404))에 부착될 수 있다. 예를 들어, 수동 소자는 도전 커넥터(330)와 동일한 패키지(1000) 또는 패키지 기판(400)의 표면에 접합될 수 있다. 수동 소자는 패키지 기판(400) 상에 패키지(1000)를 장착하기 전에 패키지(1000)에 부착될 수 있거나, 또는 패키지 기판(400) 상에 패키지(1000)를 장착하기 이전 또는 이후에 패키지 기판(400)에 부착될 수 있다.
도 19는 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(1100)의 단면도를 예시한다. 일부 실시예에서, 패키지(1100)는 도 18에 예시된 패키지(1000)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되어 있으며, 유사한 특징부의 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(1100)는 도 5-18을 참조로 전술한 공정 단계를 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 패키지(1100)의 다이 영역(3100A)은 패키지(1000)의 다이 영역(3000A)과 유사하며, 다이 영역(3100A)의 봉지재(301)의 하부 표면이 공정 변동 내에서 집적 회로 다이(10A 및 10B)의 후면 및 관통 비아의 하부 표면과 실질적으로 동일하다는 특징이 있다. 예시된 실시예에서, 재분배 구조체(312)의 절연층(314)은 집적 회로 다이(10A 및 10B)의 후면과 물리적으로 접촉한다. 일부 실시예에서, 관통 비아(308) 외에, 집적 회로 다이(10A 및 10B)의 후면도 노출되도록 봉지재(301)가 평탄화된다.
도 20은 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(1200)의 단면도를 예시한다. 일부 실시예에서, 패키지(1200)는 도 18에 예시된 패키지(1000)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되어 있으며, 유사한 특징부의 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(1200)는 도 5-18을 참조로 전술한 공정 단계를 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 패키지(1200)의 다이 영역(3200A)은 패키지(1000)의 다이 영역(3000A)과 유사하며, 집적 회로 다이(30)(도 3 참조)가 집적 회로 다이(10) 대신에 패키징된다는 특징이 있다. 예시된 실시예에서, 집적 회로 다이(30)(예, 제1 집적 회로 다이(30A) 및 제2 집적 회로 다이(30B))는 서로 인접하게 다이 영역(100A)의 후면에 접합된다. 집적 회로 다이(30A 및 30B)는 도전 커넥터(70)를 사용하여 재분배 구조체(302)의 패드(306)에 접합된다. 제1 집적 회로 다이(30A)는 CPU, GPU, SoC, 마이크로컨트롤러 등과 같은 논리 소자일 수 있다. 일부 실시예에서, 제1 집적 회로 다이(30A)는 최신 AI 애플리케이션을 위해 구성된 집적 회로를 포함할 수 있다.
제2 집적 회로 다이(30B)는 DRAM 다이, SRAM 다이, HMC 모듈, 고 대역폭 메모리 HBM 모듈 등과 같은 메모리 소자일 수 있다. 일부 실시예에서, 집적 회로 다이(30A 및 30B)는 SoC 다이와 같은 동일한 유형의 다이일 수 있다. 제1 집적 회로 다이(30A) 및 제2 집적 회로 다이(30B)는 동일한 기술 노드의 공정으로 형성될 수 있거나, 상이한 기술 노드의 공정으로 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(30A)는 제2 집적 회로 다이(30B)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(30A 및 30B)는 상이한 크기(예, 상이한 높이 및/또는 표면적) 또는 동일한 크기(예, 동일한 높이 및/또는 표면적)를 가질 수 있다.
도 21은 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(1300)의 단면도를 예시한다. 일부 실시예에서, 패키지(1300)는 도 20에 예시된 패키지(1200)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되어 있으며, 유사한 특징부의 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(1300)는 도 5-18 및 도 20을 참조로 전술한 공정 단계를 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 패키지(1300)의 다이 영역(3300A)은 패키지(1200)의 다이 영역(3200A)과 유사하며, 다이 영역(3300A)의 봉지재(301)의 하부 표면은 공정 변동 내에서 집적 회로 다이(30A 및 30B)의 후면 및 관통 비아(308)의 하부 표면과 실질적으로 평탄하다는 특징이 있다. 예시된 실시예에서, 재분배 구조체(312)의 절연층(314)은 집적 회로 다이(30A 및 30B)의 후면과 물리적으로 접촉한다. 일부 실시예에서, 관통 비아(308)에 더하여, 집적 회로 다이(30A 및 30B)의 후면도 노출되도록 봉지재(301)가 평탄화된다.
도 22-27은 일부 실시예에 따른 패키지(1400)를 형성하는 공정 중의 중간 단계의 단면도를 예시한다. 도 22-27을 참조로 설명된 일부 특징부 및 공정 단계는 도 5-18을 참조로 전술한 특징부 및 공정 단계와 유사할 수 있으며, 유사한 특징부 및 공정 단계에 대한 설명은 여기에서 반복되지 않는다. 도 22-24는 웨이퍼(100)를 웨이퍼(200)에 접합한 후 웨이퍼(100)의 후면 상의 웨이퍼 레벨 패키지 구조체(3400)의 형성을 예시한다. 웨이퍼(100)는 도 7을 참조로 전술한 바와 같이 웨이퍼(200)에 접합될 수 있으며, 그 설명은 여기에서 반복되지 않는다.
도 22에서, 웨이퍼(100)의 후면은 TSV(104)를 노출시키도록 얇아지고 절연층(304) 및 패드(306)를 포함하는 재분배 구조체(302)가 웨이퍼(100)의 후면 상에 형성된다. 일부 실시예에서, 웨이퍼(100)의 후면은 도 8을 참조로 전술한 바와 같이 얇아지고, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 재분배 구조체(302)는 도 9를 참조로 전술한 바와 같이 형성되며, 그 설명은 여기에서 반복되지 않는다. 이어서, 재분배 구조체(302)의 절연층(304) 및 패드(306)를 사용하여 웨이퍼(100)의 후면에 복수의 집적 회로 다이(10)(예, 제1 집적 회로 다이(10A) 및 제2 집적 회로 다이(10B))가 접합된다. 일부 실시예에서, 제1 집적 회로 다이(10A) 및 제2 집적 회로 다이(10)는 도 11을 참조로 전술한 바와 같이 웨이퍼(100)의 후면에 접착되고, 그 설명은 여기에서 반복되지 않는다.
도 23에서, 봉지재(310)가 도 12를 참조로 전술한 바와 같이 집적 회로 다이(10A 및 10B) 상에 그리고 그 주위에 형성되며, 그 설명은 여기에서 반복되지 않는다.
도 24에서, 집적 회로 다이(10A 및 10B)의 후면을 노출시키도록 봉지재(310)에 대해 평탄화 공정이 수행된다. 평탄화 공정은 또한 집적 회로 다이(10A 및 10B)의 후면의 일부를 제거할 수 있다. 봉지재(301)의 상부 표면 및 집적 회로 다이(10A 및 10B)의 후면은 평탄화 공정의 공정 변형 내에서 실질적으로 동평면이거나 실질적으로 평탄하다. 평탄화 공정은 CMP, 연삭, 에칭, 이들의 조합 등을 포함할 수 있다.
도 25에서, 도 24의 적층된 웨이퍼 레벨 구조체는 플립된 후 접착제(334)를 사용하여 캐리어 기판(332)에 부착된다. 이어서, 도 15를 참조로 전술한 바와 같이 씨닝 공정이 웨이퍼(200)의 기판(202)의 후면에 대해 수행되며, 그 설명은 여기에서 반복하지 않는다. 씨닝 공정을 수행한 후, 컬러 필터(336)가 도 16을 참조로 전술한 바와 같이 웨이퍼(200)의 기판(202)의 후면 위에 형성되며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 댐 구조체(338)가 웨이퍼(200)의 기판(202)의 후면 위에 형성되어 도 16을 참조로 전술한 바와 같이 컬러 필터(336)를 둘러싸고 있으며, 그 설명은 여기에서 반복되지 않는다. 이어서, 도 16을 참조로 전술한 바와 같이 댐 구조체(338)에 커버(340)가 부착되며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패드(346)가 웨이퍼(200)의 기판(202)의 후면 상에 형성된다. 일부 실시예에서, 패드(346)는 댐 구조체(338)의 외부에 그러나 웨이퍼(200)의 다이 영역(200A) 내에 배치된다. 일부 실시예에서, 패드(346)는 도 1을 참조로 전술한 패드(62)와 유사한 재료를 포함할 수 있으며, 그 설명은 여기에서 반복되지 않는다. 패드(346)는 최종 패키지를 외부 장치에 연결하는 데 사용될 수 있다.
도 26에서, 도 25의 적층된 웨이퍼 레벨 구조체가 캐리어 기판(332)(도 25 참조)으로부터 분리되고 다이싱 테이프(342) 상에 배치된다. 이어서, 예컨대, 적층된 웨이퍼 레벨 구조체의 인접한 다이 영역 사이의 스크라이브 라인 영역을 따라 절단을 행하는 것에 의해 싱귤레이션 공정(344)이 수행된다. 절단은 적층된 웨이퍼 레벨 구조체로부터 다이 영역들을 개별화하고 패키지(1400)를 형성한다. 각각의 패키지(1400)는 웨이퍼(100)의 다이 영역(100A), 웨이퍼(200)의 다이 영역(200A), 웨이퍼 레벨 패키지 구조체(3400)의 다이 영역(3400A)을 포함한다.
도 27에서, 패키지(1400)가 접착제(350)를 사용하여 패키지 기판(400)에 부착된다. 일부 실시예에서, 패키지(1400)는 와이어 커넥터(348)를 사용하여 패키지(1400)의 패드(346)를 패키지 기판(400)의 접합 패드(404)에 결합하는 것에 의해 패키지 기판(400)에 전기적으로 결합된다. 일부 실시예에서, 와이어 커넥터(348)는 열압착 접합, 초음파 접합, 열초음파 접합 등을 이용하여 패드(346 및 404)에 접합된다.
도 28은 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(1500)의 단면도를 예시한다. 일부 실시예에서, 패키지(1500)는 도 27에 예시된 패키지(1400)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되며, 유사한 특징부에 대한 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(1500)는 도 22-27을 참조로 전술한 공정 단계를 이용하여 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 패키지(1500)의 다이 영역(3500A)은 패키지(1400)의 다이 영역(3400A)과 유사하고, 봉지재(301)의 일부가 접착제(350)와 집적 회로 다이(10A 및 10B)의 후면 사이에 개재된다는 특징이 있다. 이러한 실시예에서, 봉지재(301)는 평탄화 공정을 수행한 후에 집적 회로 다이(10A 및 10B)의 후면이 노출되지 않도록 평탄화된다.
도 29는 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(1600)의 단면도를 예시한다. 일부 실시예에서, 패키지(1600)는 도 27에 예시된 패키지(1400)와 유사하고, 유사한 특징부는 유사한 참조 번호로 표시되어 있으며, 유사한 특징부에 대한 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(1600)는 도 22-27을 참조로 전술한 공정 단계를 이용하여 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 집적 회로 다이(30)(도 3 참조)가 집적 회로 다이(10) 대신에 패키징된다는 점을 제외하면, 패키지(1600)의 다이 영역(3600A)은 패키지(1400)의 다이 영역(3400A)과 유사하다. 예시된 실시예에서, 집적 회로 다이(30)(예, 제1 집적 회로 다이(30A)와 제2 집적 회로 다이(30B))는 서로 인접하게 다이 영역(100A)의 후면에 접합될 수 있다. 집적 회로 다이(30A 및 30B)는 도전 커넥터(70)를 사용하여 재분배 구조체(302)의 패드(306)에 접합된다. 제1 집적 회로 다이(30A)는 CPU, GPU, SoC, 마이크로컨트롤러 등과 같은 논리 소자일 수 있다. 일부 실시예에서, 제1 집적 회로 다이(30A)는 첨단 AI 애플리케이션을 위해 구성된 집적 회로를 포함할 수 있다.
제2 집적 회로 다이(30B)는 DRAM 다이, SRAM 다이, HMC 모듈, 고 대역폭 메모리 HBM 모듈 등과 같은 메모리 소자일 수 있다. 일부 실시예에서, 집적 회로 다이(30A 및 30B)는 SoC 다이와 같은 동일한 유형의 다이일 수 있다. 제1 집적 회로 다이(30A) 및 제2 집적 회로 다이(30B)는 동일한 기술 노드의 공정에서 형성될 수 있거나, 상이한 기술 노드의 공정에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(30A)는 제2 집적 회로 다이(30B)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(30A 및 30B)는 상이한 크기(예, 상이한 높이 및/또는 표면적) 또는 동일한 크기(예, 동일한 높이 및/또는 표면적)를 가질 수 있다.
도 30은 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(1700)의 단면도를 예시한다. 일부 실시예에서, 패키지(1700)는 도 29에 예시된 패키지(1600)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되며, 유사한 특징부에 대한 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(1700)는 도 22-27 및 도 29를 참조로 전술한 공정 단계를 이용하여 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 패키지(1700)의 다이 영역(3700A)은 패키지(1600)(도 29 참조)의 다이 영역(3600A)과 유사하고, 봉지재(301)의 일부가 접착제(350)와 집적 회로 다이(30A 및 30B)의 후면 사이에 개재된다는 특징이 있다. 이러한 실시예에서, 봉지재(301)는 평탄화 공정을 수행한 후에 집적 회로 다이(30A 및 30B)의 후면이 노출되지 않도록 평탄화된다.
도 31-36은 일부 실시예에 따른 패키지(1800)를 형성하는 공정 중의 중간 단계의 단면도를 예시한다. 도 31-36을 참조로 설명된 일부 특징부 및 공정은 도 5-18을 참조로 전술한 특징부 및 공정 단계와 유사할 수 있으며, 유사한 특징부 및 공정 단계에 대한 설명은 여기에서 반복되지 않는다. 도 31-33은 웨이퍼(100)를 웨이퍼(200)에 접합한 후 웨이퍼(100)의 후면 상의 웨이퍼 레벨 패키지 구조체(3800)의 형성을 예시한다. 웨이퍼 레벨 패키지 구조체(3800)는 또한 웨이퍼 레벨 집적 팬-아웃(InFO) 구조체로 지칭될 수 있다. 웨이퍼(100)는 도 7을 참조로 전술한 바와 같이 웨이퍼(200)에 접합될 수 있으며, 그 설명은 여기에서 반복되지 않는다.
도 31에서, 웨이퍼(100)의 후면은 TSV(104)를 노출시키도록 얇아지고 절연층(304) 및 패드(306)를 포함하는 재분배 구조체(302)가 씨닝 후에 웨이퍼(100)의 후면 상에 형성된다. 일부 실시예에서, 웨이퍼(100)의 후면은 도 8을 참조로 전술한 바와 같이 얇아지고, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 재분배 구조체(302)는 도 9를 참조로 전술한 바와 같이 형성되며, 그 설명은 여기에서 반복되지 않는다.
이어서, 제1 집적 회로 다이(20A) 및 제2 집적 회로 다이(20B)와 같은 복수의 집적 회로 다이(20)(도 2 참조)가 웨이퍼(100)의 후면에 접합된다. 원하는 유형 및 수의 집적 회로 다이(20)가 웨이퍼(100)의 각각의 다이 영역(예, 다이 영역(100A))에 접합된다. 예시된 실시예에서, 제1 집적 회로 다이(20A)와 제2 집적 회로 다이(20B)는 서로 인접하게 접합된다. 제1 집적 회로 다이(20A)는 CPU, GPU, SoC, 마이크로컨트롤러 등과 같은 논리 소자일 수 있다. 일부 실시예에서, 제1 집적 회로 다이(20A)는 첨단 AI 애플리케이션을 위해 구성된 집적 회로를 포함할 수 있다.
제2 집적 회로 다이(20B)는 DRAM 다이, SRAM 다이, HMC 모듈, HBM 모듈 등과 같은 메모리 소자일 수 있다. 일부 실시예에서, 집적 회로 다이(20A 및 20B)는 SoC 다이와 같은 동일한 유형의 다이일 수 있다. 제1 집적 회로 다이(20A) 및 제2 집적 회로 다이(20B)는 동일한 기술 노드의 공정으로 형성될 수 있거나, 상이한 기술 노드의 공정으로 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(20A)는 제2 집적 회로 다이(20B)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(20A 및 20B)는 상이한 크기(예, 상이한 높이 및/또는 표면적) 또는 동일한 크기(예, 동일한 높이 및/또는 표면적)를 가질 수 있다.
일부 실시예에서, 집적 회로 다이(20A 및 20B)는 하이브리드 접합 방법을 이용하여 재분배 구조체(302)의 절연층(304) 및 패드(306)에 접합된다. 하이브리드 접합 방법은 집적 회로 다이(20A 및 20B)의 패드(62)를 재분배 구조체(302)의 각각의 패드(306)에 직접 결합시키고, 집적 회로 다이(20A 및 20B)의 절연층(64)을 재분배 구조체(302)의 절연층(304)에 직접 결합시키는 것을 포함한다.
도 32에서, 봉지재(310)가 도 12를 참조로 전술한 바와 같이 집적 회로 다이(20A 및 20B) 상에 그리고 그 주위에 형성되며, 그 설명은 여기에서 반복되지 않는다. 이어서, 봉지재(310)에 대해 평탄화 공정이 수행되어 집적 회로 다이(20A 및 20B)의 후면을 노출시킨다. 평탄화 공정은 또한 집적 회로 다이(20A 및 20B)의 TSV(66)를 노출시킨다. 평탄화 공정은 또한 집적 회로 다이(20A 및 20B)의 후면 및 TSV(66)의 일부를 제거할 수 있다. 집적 회로 다이(20A 및 20B)의 후면 및 TSV(66)의 노출된 표면은 평탄화 공정의 공정 변동 내에서 실질적으로 동평면 상에 있거나 실질적으로 수평이다. 평탄화 공정은 CMP, 연삭, 에칭, 또는 이들의 조합 등을 포함할 수 있다.
도 33에서, 재분배 구조체(502)가 봉지재(310) 및 집적 회로 다이(20A 및 20B) 위에 형성된다. 재분배 구조체(502)는 절연층(504, 508, 512 및 516); 및 배선 패턴(506, 510 및 514)을 포함한다. 배선 패턴은 또한 재분배 층 또는 재분배 라인으로 지칭될 수 있다. 재분배 구조체(502)는 3개의 배선 패턴층을 가지는 것으로 예시되어 있다. 재분배 구조체(502)에는 더 많거나 적은 절연층 및 배선 패턴이 형성될 수 있다. 재분배 구조체(502)는 도 14를 참조로 전술한 재분배 구조체(312)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 절연층(504, 508, 512 및 516)은 도 14를 참조로 전술한 절연층(314)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 배선 패턴(506, 510 및 514)은 도 14를 참조로 전술한 배선 패턴(316)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 재분배 구조체(502)를 형성한 후, UBM(328) 및 대응하는 도전 커넥터(330)가 도 14를 참조로 전술한 바와 같이 재분배 구조체(502) 위에 형성되고, 그 설명은 여기서 반복되지 않는다.
도 34에서, 도 33의 적층된 웨이퍼 레벨 구조체는 플립된 후 접착제(334)를 사용하여 캐리어 기판(332)에 부착된다. 이어서, 도 15를 참조로 전술한 바와 같이 웨이퍼(200)의 기판(202)의 후면에 대해 씨닝 공정이 수행되며, 그 설명은 여기에서 반복되지 않는다. 씨닝 공정을 수행한 후, 도 16을 참조로 전술한 바와 같이 웨이퍼(200)의 기판(202)의 후면 위에 컬러 필터(336)가 형성되며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 댐 구조체(338)가 웨이퍼(200)의 기판(202)의 후면 위에 형성되어 도 16을 참조로 전술한 바와 같이 컬러 필터(336)를 둘러싸고 있으며, 그 설명은 여기에서 반복되지 않는다. 이어서, 도 16을 참조로 전술한 바와 같이 댐 구조체(338)에 커버(340)가 부착되고, 그 설명은 여기에서 반복되지 않는다.
도 35에서, 도 34의 적층된 웨이퍼 레벨 구조체가 캐리어 기판(332)(도 34 참조)으로부터 분리되고 다이싱 테이프(342) 상에 배치된다. 이어서, 예컨대, 적층된 웨이퍼 레벨 구조체의 인접한 다이 영역 사이의 스크라이브 라인 영역을 따라 절단을 행하는 것에 의해 싱귤레이션 공정(344)이 수행된다. 절단은 적층된 웨이퍼 레벨 구조체로부터 다이 영역들을 개별화하고 패키지(1800)를 형성한다. 각각의 패키지(1800)는 웨이퍼(100)의 다이 영역(100A), 웨이퍼(200)의 다이 영역(200A), 웨이퍼 레벨 패키지 구조체(3800)의 다이 영역(3800A)을 포함한다.
도 36에서, 도 18을 참조로 전술한 바와 같이 패키지(1800)가 커넥터(330)를 사용하여 패키지 기판(400)에 부착된다. 일부 실시예에서, 언더필(408)이 패키지(1800)와 패키지 기판(400) 사이에 형성되고 도 18을 참조로 전술한 바와 같이 도전 커넥터(330)를 둘러싼다.
도 37은 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(1900)의 단면도를 예시한다. 일부 실시예에서, 패키지(1900)는 도 36에 예시된 패키지(1800)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되며, 유사한 특징부에 대한 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(1900)는 도 31-36을 참조로 전술한 공정 단계를 이용하여 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 패키지(1900)의 다이 영역(3900A)은 패키지(1800)의 다이 영역(3800A)과 유사하고, 집적 회로 다이(40)(도 4 참조)가 집적 회로 다이(10) 대신에 패키징된다는 특징이 있다. 예시된 실시예에서, 다이(40)(예, 제1 집적 회로 다이(40A) 및 제2 집적 회로 다이(40B))는 서로 인접하게 다이 영역(100A)의 후면에 접합된다. 집적 회로 다이(40A 및 40B)는 도전 커넥터(70)를 사용하여 재분배 구조체(302)의 패드(306)에 접합된다. 제1 집적 회로 다이(40A)는 CPU, GPU, SoC, 마이크로컨트롤러 등과 같은 논리 소자일 수 있다. 일부 실시예에서, 제1 집적 회로 다이(40A)는 첨단 AI 애플리케이션을 위해 구성된 집적 회로를 포함할 수 있다.
제2 집적 회로 다이(40B)는 DRAM 다이, SRAM 다이, HMC 모듈, 고 대역폭 메모리 HBM 모듈 등과 같은 메모리 소자일 수 있다. 일부 실시예에서, 집적 회로 다이(40A 및 40B)는 SoC 다이와 같은 동일한 유형의 다이일 수 있다. 제1 집적 회로 다이(40A) 및 제2 집적 회로 다이(40B)는 동일한 기술 노드의 공정에서 형성될 수 있거나, 상이한 기술 노드의 공정에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(40A)는 제2 집적 회로 다이(40B)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(40A 및 40B)는 상이한 크기(예, 상이한 높이 및/또는 표면적) 또는 동일한 크기(예, 동일한 높이 및/또는 표면적)를 가질 수 있다.
도 38-43은 일부 실시예에 따른 패키지(2000)를 형성하는 공정 중의 중간 단계의 단면도를 예시한다. 도 33-43을 참조로 설명된 일부 특징부 및 공정은 도 5-18을 참조로 전술한 특징부 및 공정 단계와 유사할 수 있으며, 유사한 특징부 및 공정 단계에 대한 설명은 여기에서 반복되지 않는다. 도 38-40은 웨이퍼(100)를 웨이퍼(200)에 접합한 후 웨이퍼(100)의 후면 상의 웨이퍼 레벨 패키지 구조체(4000)의 형성을 예시한다. 웨이퍼 레벨 패키지 구조체(4000)는 또한 웨이퍼 레벨 집적 팬-아웃(InFO) 구조체로 지칭될 수 있다. 웨이퍼(100)는 도 7을 참조로 전술한 바와 같이 웨이퍼(200)에 접합될 수 있으며, 그 설명은 여기에서 반복되지 않는다.
도 38에서, 웨이퍼(100)의 후면이 TSV(104)를 노출시키도록 얇아지고 절연층(304) 및 패드(306)를 포함하는 재분배 구조체(302)가 씨닝 후에 웨이퍼(100)의 후면 상에 형성된다. 일부 실시예에서, 웨이퍼(100)의 후면은 도 8을 참조로 전술한 바와 같이 얇아지고, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 재분배 구조체(302)는 도 9를 참조로 전술한 바와 같이 형성되며, 그 설명은 여기에서 반복되지 않는다. 재분배 구조체(302)를 형성한 후, 도 10을 참조로 전술한 바와 같이 관통 비아(308)가 재분배 구조체(302)의 패드(306) 위에 형성되며, 그 설명은 여기에서 반복되지 않는다.
이어서, 복수의 다이 스택(예, 집적 회로 다이(10 및 20)를 포함하는 다이 스택(606))이 웨이퍼(100)의 후면에 접합된다. 집적 회로 다이(20)는 CPU, GPU, SoC, 마이크로컨트롤러 등과 같은 논리 소자일 수 있다. 일부 실시예에서, 집적 회로 다이(20)는 첨단 AI 애플리케이션을 위해 구성된 집적 회로를 포함할 수 있다. 집적 회로 다이(10)는 DRAM 다이, SRAM 다이, HMC 모듈, HBM 모듈 등과 같은 메모리 소자일 수 있다. 집적 회로 다이(10) 및 집적 회로 다이(20)는 동일한 기술 노드의 공정으로 형성될 수 있거나, 상이한 기술 노드의 공정으로 형성될 수 있다. 예를 들어, 집적 회로 다이(20)는 집적 회로 다이(10)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(10, 20)는 상이한 크기(예, 상이한 높이 및/또는 표면적) 또는 동일한 크기(예, 동일한 높이 및/또는 표면적)를 가질 수 있다.
일부 실시예에서, 다이 스택(606)은 집적 회로 다이(10)를 집적 회로 다이(20)에 접합함으로써 형성된다. 일부 실시예에서, 절연층(604) 및 패드(602)가 집적 회로 다이(20)의 후면 상에 형성된다. 절연층(604) 및 패드(602)는 도 1을 참조하여 전술한 절연층(64) 및 패드(62)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 집적 다이(10)는 하이브리드 접합 방법을 이용하여 집적 다이(20)에 접합될 수 있다. 하이브리드 접합 방법은 집적 회로 다이(10)의 패드(62)를 집적 회로 다이(20)의 각각의 패드(602)에 직접 접합하고, 절연층(64)의 집적 회로 다이(10)의 절연층(64)을 집적 회로 다이(20)의 절연층(604)에 직접 접합하는 것을 포함한다.
다이 스택(606)을 형성한 후, 다이 스택(606)은 하이브리드 접합 방법을 이용하여 웨이퍼(100)의 후면에 부착된다. 하이브리드 접합 방법은 집적 회로 다이(20)의 패드(62)를 재분배 구조체(302)의 각각의 패드(306)에 직접 접합하고, 집적 회로 다이(20)의 절연층(64)을 재분배 구조체(302)의 절연층(304)에 직접 접합하는 것을 포함한다.
도 39에서, 봉지재(310)가 도 12를 참조로 전술한 바와 같이 다이 스택(606) 및 관통 비아(308) 상에 그리고 그 주위에 형성되며, 그 설명은 여기에서 반복되지 않는다.
도 40에서, 관통 비아(308)를 노출시키도록 봉지재(310)에 대해 평탄화 공정이 수행된다. 일부 실시예에서, 봉지재(310)의 일부는 평탄화 공정을 수행한 후 집적 회로 다이(10)의 후면을 덮는다. 평탄화 공정은 또한 관통 비아(308)의 일부를 제거할 수 있다. 봉지재(301)의 상부 표면 및 관통 비아(308)의 노출된 표면은 평탄화 공정의 공정 변동 내에서 실질적으로 동평면 상에 있거나 실질적으로 평평하다. 평탄화 공정은 CMP, 연삭, 에칭, 또는 이들의 조합 등을 포함할 수 있다. 평탄화 공정을 수행한 후, 도 14를 참조로 전술한 바와 같이 재분배 구조체(312)가 봉지재(301) 및 관통 비아(308) 위에 형성되며, 그 설명은 여기에서 반복되지 않는다. 재분배 구조체(312)를 형성한 후, 도 14를 참조하여 전술한 바와 같이 UBM(328) 및 대응하는 도전 커넥터(330)가 재분배 구조체(312) 위에 형성되며, 그 설명은 여기에서 반복되지 않는다.
도 41에서, 도 40의 적층된 웨이퍼 레벨 구조체는 플립된 후 접착제(334)를 사용하여 캐리어 기판(332)에 부착된다. 이어서, 도 15를 참조로 전술한 바와 같이 웨이퍼(200)의 기판(202)의 후면에 대해 씨닝 공정이 수행되며, 그 설명은 여기에서 반복되지 않는다. 씨닝 공정을 수행한 후, 도 16을 참조로 전술한 바와 같이 웨이퍼(200)의 기판(202)의 후면 위에 컬러 필터(336)가 형성되며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 댐 구조체(338)가 웨이퍼(200)의 기판(202)의 후면 위에 형성되어 도 16을 참조로 전술한 바와 같이 컬러 필터(336)를 둘러싸고 있으며, 그 설명은 여기에서 반복되지 않는다. 이어서, 도 16을 참조로 전술한 바와 같이 댐 구조체(338)에 커버(340)가 부착되고, 그 설명은 여기에서 반복되지 않는다.
도 42에서, 도 41의 적층된 웨이퍼 레벨 구조체가 캐리어 기판(332)(도 41 참조)으로부터 분리되고 다이싱 테이프(342) 상에 배치된다. 이어서, 예컨대, 적층된 웨이퍼 레벨 구조체의 인접한 다이 영역 사이의 스크라이브 라인 영역을 따라 절단을 행하는 것에 의해 싱귤레이션 공정(344)이 수행된다. 절단은 적층된 웨이퍼 레벨 구조체로부터 다이 영역들을 개별화하고 패키지(2000)를 형성한다. 각각의 패키지(2000)는 웨이퍼(100)의 다이 영역(100A), 웨이퍼(200)의 다이 영역(200A), 웨이퍼 레벨 패키지 구조체(4000)의 다이 영역(4000A)을 포함한다.
도 43에서, 도 18을 참조로 전술한 바와 같이 패키지(2000)가 도전 커넥터(330)를 사용하여 패키지 기판(400)에 부착된다. 일부 실시예에서, 언더필(408)이 패키지(2000)와 패키지 기판(400) 사이에 형성되고 도 18을 참조로 전술한 바와 같이 도전 커넥터(330)를 둘러싼다.
도 44는 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(2100)의 단면도를 예시한다. 일부 실시예에서, 패키지(2100)는 도 43에 예시된 패키지(2000)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되며, 유사한 특징부에 대한 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(2100)는 도 38-43을 참조로 전술한 공정 단계를 이용하여 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 패키지(2100)의 다이 영역(4100A)은 패키지(2000)의 다이 영역(4000A)과 유사하고, 다이 영역(4100A)의 봉지재(301)의 하부 표면이 관통 비아(308)의 하부 표면 및 다이 스택(606)의 집적 회로 다이(10)의 후면과 실질적으로 동평면 상에 있거나 실질적으로 평탄하다는 특징이 있다. 예시된 실시예에서, 재분배 구조체(312)의 절연층(314)은 집적 회로 다이(10)의 후면과 물리적으로 접촉한다. 이러한 실시예에서, 봉지재(301)는 관통 비아(308) 외에 집적 회로 다이(10)의 후면이 역시 노출되도록 평탄화된다.
도 45는 일부 실시예에 따른 패키지 기판(400)에 접합된 패키지(2200)의 단면도를 예시한다. 일부 실시예에서, 패키지(2200)는 도 43에 예시된 패키지(2000)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되어 있으며, 유사한 특징부의 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(2200)는 도 38-43을 참조로 전술한 공정 단계를 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 패키지(2200)의 다이 영역(4200A)은 패키지(2000)의 다이 영역(4000A)과 유사하며, 다이 스택(606) 대신에 다이 스택(608)이 패키징된다는 특징이 있다. 다이 스택(608)은 집적 회로 다이(40)(도면 참조)에 접합된 집적 회로 다이(10)(도 1 참조)를 포함한다. 일부 실시예에서, 집적 회로 다이(10)는 도 38을 참조로 전술한 바와 같은 하이브리드 접합 방법을 이용하여 집적 회로 다이(40)에 접합되며, 그 설명은 여기에서 반복되지 않는다. 다이 스택(608)은 집적 회로 다이(40)의 도전 커넥터(70)를 사용하여 재분배 구조체(302)의 패드(306)에 접합된다. 집적 회로 다이(40)는 CPU, GPU, SoC, 마이크로컨트롤러 등과 같은 논리 소자일 수 있다. 일부 실시예에서, 집적 회로 다이(40)는 첨단 AI 애플리케이션을 위해 구성된 집적 회로를 포함할 수 있다.
집적 회로 다이(40)는 DRAM 다이, SRAM 다이, HMC 모듈, 고 대역폭 메모리 HBM 모듈 등과 같은 메모리 소자일 수 있다. 일부 실시예에서, 집적 회로 다이(10, 40)는 SoC 다이와 같은 동일한 유형의 다이일 수 있다. 집적 회로 다이(10) 및 집적 회로 다이(40)는 동일한 기술 노드의 공정으로 형성될 수 있거나, 상이한 기술 노드의 공정으로 형성될 수 있다. 예를 들어, 집적 회로 다이(40)는 집적 회로 다이(10)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(10, 40)는 상이한 크기(예, 상이한 높이 및/또는 표면적) 또는 동일한 크기(예, 동일한 높이 및/또는 표면적)를 가질 수 있다.
도 46은 일부 실시예에 따라 패키지 기판(400)에 접합된 패키지(2300)의 단면도를 예시한다. 일부 실시예에서, 패키지(2300)는 도 45에 예시된 패키지(2200)와 유사하며, 유사한 특징부는 유사한 참조 번호로 표시되며, 유사한 특징부에 대한 상세한 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 패키지(2300)는 도 38-43 및 도 45를 참조로 전술한 공정 단계를 이용하여 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 패키지(2300)의 다이 영역(4300A)은 패키지(2200)의 다이 영역(4200A)과 유사하고, 다이 영역(4300A)의 봉지재(301)의 하부 표면이 관통 비아(308)의 하부 표면 및 다이 스택(608)의 집적 회로 다이(10)의 후면과 실질적으로 동평면 상에 있거나 실질적으로 평탄하다는 특징이 있다. 예시된 실시예에서, 재분배 구조체(312)의 절연층(314)은 집적 회로 다이(10)의 후면과 물리적으로 접촉한다. 이러한 실시예에서, 봉지재(301)는 관통 비아(308) 외에 집적 회로 다이(10)의 후면이 역시 노출되도록 평탄화된다.
도 47은 일부 실시예에 따른 패키지를 형성하는 방법(4700)을 나타내는 흐름도이다. 방법(4700)은 4701 단계로 시작하여, 로직 웨이퍼(예, 도 7에 예시된 웨이퍼(100))가 도 7을 참조로 전술된 바와 같이 이미지 센서 웨이퍼(예, 도 7에 예시된 웨이퍼(200))에 접합된다. 4703 단계에서, 도 9를 참조로 전술한 바와 같이 제1 재분배 구조체(예, 도 9에 예시된 재분배 구조체(302))가 로직 웨이퍼의 후면 상에 형성된다. 4705 단계에서, 도 10을 참조로 전술한 바와 같이 제1 도전 칼럼(예, 도 10에 예시된 관통 비아(308))와 제2 도전 칼럼(예, 도 10에 예시된 관통 비아(308))가 제1 재분배 구조체 상에 형성된다. 4707 단계에서, 도 11을 참조로 전술한 바와 같이 제1 집적 회로 다이(예, 도 11에 예시된 집적 회로 다이(10A))와 제2 집적 회로 다이(예, 도 11에 예시된 집적 회로 다이(10B))가 제1 재분배 구조체에 접합된다. 일부 실시예에서, 제1 집적 회로 다이는 로직 다이이다. 일부 실시예에서, 제1 집적 회로 다이 및 제2 집적 회로 다이는 하이브리드 접합 방법을 이용하여 제1 재분배 구조체에 접합된다. 다른 실시예에서, 제1 집적 회로 다이 및 제2 집적 회로 다이는 도전 커넥터를 사용하여 제1 재분배 구조체에 접합된다. 또 다른 실시예에서, 제1 집적 회로 다이 및 제2 집적 회로 다이는 제1 집적 회로 다이 및 제2 집적 회로 다이가 제1 재분배 구조체 위에 다이 스택을 형성하도록 제1 재분배 구조체에 접합된다. 4709 단계에서, 제1 집적 회로 다이 및 제2 집적 회로 다이는 도 12를 참조로 전술한 바와 같이 봉지재(예, 도 12에 예시된 봉지재)에 봉지된다. 4711 단계에서, 도 14를 참조로 전술한 바와 같이 제2 재분배 구조체(예, 도 14에 예시된 재분배 구조체(302))가 봉지재, 제1 및 제2 집적 회로 다이 및 제1 및 제2 도전 칼럼 위에 형성된다. 4713 단계에서, 컬러 필터(예, 도 16에 예시된 컬러 필터(336))가 도 16을 참조로 전술한 바와 같이 이미지 센서 웨이퍼의 후면 상에 형성된다. 4715 단계에서, 댐 구조체(예, 도 16에 예시된 댐 구조체(338))가 도 16과 관련하여 전술한 바와 같이 컬러 필터 주위에 형성된다. 4717 단계에서, 커버(예, 도 16에 예시된 커버(340))가 도 16과 관련하여 전술한 바와 같이 컬러 필터 위의 댐 구조체에 부착된다. 다른 실시예에서, 4705 단계는 생략 될 수 있다. 또 다른 실시예에서, 4705 및 4711 단계는 생략될 수 있다.
다른 특징 및 공정도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 소자의 검증 테스트를 돕기 위해 테스트 구조체가 포함될 수 있다. 테스트 구조체는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재분배 층의 내부 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조체뿐만 아니라 중간 구조체에 대해 수행될 수 있다. 또한, 본 명세서에 개시된 구조체 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양품 다이의 중간 검증을 포함하는 테스트 방법과 함께 사용될 수 있다.
일 실시예에 따르면, 반도체 소자는: 제1 관통 비아를 포함하는 제1 로직 다이; 상기 제1 로직 다이에 접합된 이미지 센서 - 상기 제1 로직 다이의 전면은 상기 이미지 센서 다이의 전면을 마주보고 있음 -; 및 상기 제1 로직 다이에 접합된 제2 로직 다이 - 상기 제2 로직 다이의 전면은 상기 제1 로직 다이의 후면을 마주보고 있고, 상기 제2 로직 다이는 상기 제1 관통 비아에 전기적으로 결합된 제1 도전 패드를 포함함 - 를 포함한다. 일 실시예에서, 상기 제2 로직 다이는 상기 제1 로직 다이에 하이브리드 접합된다. 일 실시예에서, 제2 로직 다이는 복수의 제1 커넥터를 사용하여 상기 제1 로직 다이에 접합된다. 일 실시예에서, 반도체 소자는 상기 제1 로직 다이에 접합된 메모리 다이를 더 포함하고, 상기 메모리 다이의 전면은 상기 제1 로직 다이의 후면을 마주보고 있다. 일 실시예에서, 메모리 다이는 상기 제1 로직 다이에 하이브리드 접합된다. 일 실시예에서, 메모리 다이는 복수의 제2 커넥터를 사용하여 상기 제1 로직 다이에 접합된다. 일 실시예에서, 반도체 소자는 상기 제2 로직 다이에 하이브리드 접합된 메모리 다이를 더 포함하고, 상기 메모리 다이의 전면은 상기 제2 로직 다이의 후면을 마주보고 있다.
다른 실시예에 따르면, 반도체 소자는: 제1 로직 다이 - 상기 제1 로직 다이의 전면은 제1 절연층 및 제1 도전 패드를 포함하고, 상기 제1 로직 다이의 후면은 제2 절연층 및 제2 도전 패드를 포함함 -; 상기 제1 로직 다이에 접합된 이미지 센서 다이 - 상기 이미지 센서 다이의 전면은 제3 절연층 및 제3 도전 패드를 포함하고, 상기 제3 도전 패드는 상기 제1 도전 패드와 물리적으로 접촉하고, 상기 제3 절연층은 상기 제1 절연층과 물리적으로 접촉함 -; 및 상기 제1 로직 다이에 접합된 제2 로직 다이 - 상기 제2 로직 다이의 전면은 제4 절연층 및 제4 도전 패드를 포함하고, 상기 제4 절연층은 상기 제2 절연층을 마주보고 있음 - 를 포함한다. 일 실시예에서, 상기 제2 절연층은 상기 제4 절연층과 물리적으로 접촉하고, 상기 제2 도전 패드는 상기 제4 도전 패드와 물리적으로 접촉한다. 일 실시예에서, 반도체 소자는 도전 커넥터를 더 포함하고, 상기 도전 커넥터는 상기 제2 도전 패드를 상기 제4 도전 패드에 전기적 및 기계적으로 결합시킨다. 일 실시예에서, 반도체 소자는 상기 제2 로직 다이의 측벽을 따라 연장되는 봉지재를 더 포함한다. 일 실시예에서, 반도체 소자는 상기 제2 로직 다이에 인접하게 상기 봉지재를 통해 연장되는 관통 비아를 더 포함한다. 일 실시예에서, 반도체 소자는 상기 관통 비아에 전기적으로 결합된 재분배 구조체를 더 포함하고, 상기 제2 로직 다이는 상기 재분배 구조체와 상기 제1 로직 다이 사이에 개재된다. 일 실시예에서, 상기 봉지재는 그 일부가 상기 제2 로직 다이와 상기 재분배 구조체 사이에 개재된다.
또 다른 실시예에 따르면, 방법은: 로직 웨이퍼를 이미지 센서 웨이퍼에 접합하는 단계를 포함한다. 상기 로직 웨이퍼의 전면은 제1 도전 패드를 포함한다. 상기 이미지 센서 웨이퍼의 전면은 제2 도전 패드를 포함한다. 상기 로직 웨이퍼를 상기 이미지 센서 웨이퍼에 접합하는 단계는 상기 제1 도전 패드를 상기 제2 도전 패드에 직접 접합하는 단계를 포함한다. 상기 로직 웨이퍼의 후면 상에 제1 재분배 구조체가 형성된다. 상기 제1 재분배 구조체에 로직 다이가 접합된다. 상기 로직 다이의 전면은 제3 도전 패드를 포함한다. 상기 제3 도전 패드는 상기 제1 재분배 구조체에 전기적으로 결합된다. 일 실시예에서, 상기 로직 다이를 상기 제1 재분배 구조체에 접합하는 단계는 상기 로직 다이의 상기 제3 도전 패드를 상기 제1 재분배 구조체의 제4 도전 패드에 직접 접합하는 단계를 포함한다. 일 실시예에서, 상기 로직 다이를 상기 제1 재분배 구조체에 접합하는 단계는 도전 커넥터를 사용하여 상기 로직 다이의 상기 제3 도전 패드를 상기 제1 재분배 구조체의 제4 도전 패드에 전기적 및 기계적으로 결합시키는 단계를 포함한다. 일 실시예에서, 방법은 상기 제1 재분배 구조체 상에 그리고 상기 로직 다이의 주위에 봉지재를 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 제1 재분배 구조체와 전기적으로 접촉하는 제2 재분배 구조체를 형성하는 단계를 더 포함하고, 상기 로직 다이는 상기 제1 재분배 구조체와 상기 제2 재분배 구조체 사이에 개재된다. 일 실시예에서, 방법은 상기 로직 다이를 상기 제1 재분배 구조체에 접합하기 전에, 상기 제1 재분배 구조체 위에 도전 칼럼을 형성하는 단계를 더 포함하고, 상기 도전 칼럼은 상기 제1 재분배 구조체를 상기 제2 재분배 구조체에 전기적으로 결합시킨다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 소자로서:
제1 관통 비아를 포함하는 제1 로직 다이;
상기 제1 로직 다이에 하이브리드 접합된 이미지 센서 다이 - 상기 제1 로직 다이의 전면은 상기 이미지 센서 다이의 전면을 마주보고 있음 -; 및
상기 제1 로직 다이에 접합된 제2 로직 다이 - 상기 제2 로직 다이의 전면은 상기 제1 로직 다이의 후면을 마주보고 있고, 상기 제2 로직 다이는 상기 제1 관통 비아에 전기적으로 결합된 제1 도전 패드를 포함함 -
를 포함하는, 반도체 소자.
[실시예 2]
실시예 1에 있어서,
상기 제2 로직 다이는 상기 제1 로직 다이에 하이브리드 접합되는 것인, 반도체 소자.
[실시예 3]
실시예 1에 있어서,
상기 제2 로직 다이는 복수의 제1 커넥터를 사용하여 상기 제1 로직 다이에 접합되는 것인, 반도체 소자.
[실시예 4]
실시예 1에 있어서,
상기 제1 로직 다이에 접합된 메모리 다이를 더 포함하고, 상기 메모리 다이의 전면은 상기 제1 로직 다이의 후면을 마주보고 있는 것인, 반도체 소자.
[실시예 5]
실시예 4에 있어서,
상기 제1 로직 다이에 메모리 다이가 하이브리드 접합된 것인, 반도체 소자.
[실시예 6]
실시예 4에 있어서,
복수의 제2 커넥터를 사용하여 상기 제1 로직 다이에 메모리 다이가 접합된 것인, 반도체 소자.
[실시예 7]
실시예 1에 있어서,
상기 제2 로직 다이에 하이브리드 접합된 메모리 다이를 더 포함하고, 상기 메모리 다이의 전면은 상기 제2 로직 다이의 후면을 마주보고 있는 것인, 반도체 소자.
[실시예 8]
반도체 소자로서:
제1 로직 다이 - 상기 제1 로직 다이의 전면은 제1 절연층 및 제1 도전 패드를 포함하고, 상기 제1 로직 다이의 후면은 제2 절연층 및 제2 도전 패드를 포함함 -;
상기 제1 로직 다이에 접합된 이미지 센서 다이 - 상기 이미지 센서 다이의 전면은 제3 절연층 및 제3 도전 패드를 포함하고, 상기 제3 도전 패드는 상기 제1 도전 패드와 물리적으로 접촉하고, 상기 제3 절연층은 상기 제1 절연층과 물리적으로 접촉함 -; 및
상기 제1 로직 다이에 접합된 제2 로직 다이 - 상기 제2 로직 다이의 전면은 제4 절연층 및 제4 도전 패드를 포함하고, 상기 제4 절연층은 상기 제2 절연층을 마주보고 있음 -
를 포함하는, 반도체 소자.
[실시예 9]
실시예 8에 있어서,
상기 제2 절연층은 상기 제4 절연층과 물리적으로 접촉하고, 상기 제2 도전 패드는 상기 제4 도전 패드와 물리적으로 접촉하는 것인, 반도체 소자.
[실시예 10]
실시예 8에 있어서,
도전 커넥터를 더 포함하고, 상기 도전 커넥터는 상기 제2 도전 패드를 상기 제4 도전 패드에 전기적 및 기계적으로 결합시키는 것인, 반도체 소자.
[실시예 11]
실시예 8에 있어서,
상기 제2 로직 다이의 측벽을 따라 연장되는 봉지재를 더 포함하는, 반도체 소자.
[실시예 12]
실시예 11에 있어서,
상기 제2 로직 다이에 인접하게 상기 봉지재를 통해 연장되는 관통 비아를 더 포함하는, 반도체 소자.
[실시예 13]
실시예 12에 있어서,
상기 관통 비아에 전기적으로 결합된 재분배 구조체를 더 포함하고, 상기 제2 로직 다이는 상기 재분배 구조체와 상기 제1 로직 다이와의 사이에 개재된 것인, 반도체 소자.
[실시예 14]
실시예 13에 있어서,
상기 봉지재의 일부는 상기 제2 로직 다이와 상기 재분배 구조체와의 사이에 개재된 것인, 반도체 소자.
[실시예 15]
방법으로서,
로직 웨이퍼를 이미지 센서 웨이퍼에 접합하는 단계 - 상기 로직 웨이퍼의 전면은 제1 도전 패드를 포함하고, 상기 이미지 센서 웨이퍼의 전면은 제2 도전 패드를 포함하고, 상기 로직 웨이퍼를 상기 이미지 센서 웨이퍼에 접합하는 단계는 상기 제1 도전 패드를 상기 제2 도전 패드에 직접 접합하는 단계를 포함함 -;
상기 로직 웨이퍼의 후면 상에 제1 재분배 구조체를 형성하는 단계; 및
상기 제1 재분배 구조체에 로직 다이를 접합하는 단계 - 상기 로직 다이의 전면은 제3 도전 패드를 포함하고, 상기 제3 도전 패드는 상기 제1 재분배 구조체에 전기적으로 결합됨 -
를 포함하는, 방법.
[실시예 16]
실시예 15에 있어서,
상기 제1 재분배 구조체에 로직 다이를 접합하는 단계는 상기 로직 다이의 상기 제3 도전 패드를 상기 제1 재분배 구조체의 제4 도전 패드에 직접 접합하는 단계를 포함하는 것인, 방법.
[실시예 17]
실시예 15에 있어서,
상기 제1 재분배 구조체에 로직 다이를 접합하는 단계는 도전 커넥터를 사용하여 상기 로직 다이의 상기 제3 도전 패드를 상기 제1 재분배 구조체의 제4 도전 패드에 전기적 및 기계적으로 결합시키는 단계를 포함하는 것인, 방법.
[실시예 18]
실시예 15에 있어서,
상기 제1 재분배 구조체 상에 그리고 상기 로직 다이의 주위에 봉지재를 형성하는 단계를 더 포함하는, 방법.
[실시예 19]
실시예 15에 있어서,
상기 제1 재분배 구조체와 전기적으로 접촉하는 제2 재분배 구조체를 형성하는 단계를 더 포함하고, 상기 로직 다이는 상기 제1 재분배 구조체와 상기 제2 재분배 구조체와의 사이에 개재된 것인, 방법.
[실시예 20]
실시예 19에 있어서,
상기 제1 재분배 구조체에 로직 다이를 접합하기 전에, 상기 제1 재분배 구조체 위에 도전 칼럼을 형성하는 단계를 더 포함하고, 상기 도전 칼럼은 상기 제1 재분배 구조체를 상기 제2 재분배 구조체에 전기적으로 결합시키는 것인, 방법.

Claims (10)

  1. 반도체 소자로서:
    제1 관통 비아를 포함하는 제1 로직 다이;
    상기 제1 로직 다이에 하이브리드 접합된 이미지 센서 다이 - 상기 제1 로직 다이의 전면은 상기 이미지 센서 다이의 전면을 마주보고 있음 -;
    상기 제1 로직 다이에 접합된 제2 로직 다이 - 상기 제2 로직 다이의 폭은 상기 제1 로직 다이의 폭보다 작고, 상기 제2 로직 다이의 전면은 상기 제1 로직 다이의 후면을 마주보고 있고, 상기 제2 로직 다이는 상기 제1 관통 비아에 전기적으로 결합된 제1 도전 패드를 포함함 - ;
    상기 제2 로직 다이의 측벽을 따라 연장되는 봉지재 - 상기 봉지재의 폭은 상기 제1 로직 다이의 폭과 동일하고, 상기 봉지재의 제1 표면은 상기 제1 로직 다이로부터 상기 제2 로직 다이의 후면보다 더 큰 거리만큼 이격되고, 상기 봉지재의 제1 표면과 상기 제2 로직 다이의 후면은 상기 제1 로직 다이를 등지고 있음 - ;
    상기 봉지재 내에 매립되고 상기 제1 로직 다이에 접합된 제1 도전 칼럼 및 제2 도전 칼럼 - 상기 제2 로직 다이는 상기 제1 도전 칼럼과 상기 제2 도전 칼럼 사이에 개재되고, 상기 제1 도전 칼럼의 높이는 상기 제2 로직 다이의 높이보다 큼 - ;
    상기 봉지재의 제1 표면 상의 재분배 구조체 - 상기 제2 로직 다이는 상기 제1 로직 다이와 상기 재분배 구조체 사이에 개재되고, 상기 봉지재의 부분이 상기 제2 로직 다이의 후면과 상기 재분배 구조체 사이에 개재되며, 상기 제2 로직 다이의 후면은 상기 재분배 구조체를 마주봄 - ;
    상기 이미지 센서 다이의 후면에 부착된 댐 구조체; 및
    상기 댐 구조체에 부착된 커버
    를 포함하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 로직 다이는 상기 제1 로직 다이에 하이브리드 접합되는 것인, 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 로직 다이는 복수의 제1 커넥터를 사용하여 상기 제1 로직 다이에 접합되는 것인, 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 로직 다이에 접합된 메모리 다이를 더 포함하고, 상기 메모리 다이의 전면은 상기 제1 로직 다이의 후면을 마주보고 있는 것인, 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 로직 다이에 메모리 다이가 하이브리드 접합된 것인, 반도체 소자.
  6. 제4항에 있어서,
    복수의 제2 커넥터를 사용하여 상기 제1 로직 다이에 메모리 다이가 접합된 것인, 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 로직 다이에 하이브리드 접합된 메모리 다이를 더 포함하고, 상기 메모리 다이의 전면은 상기 제2 로직 다이의 후면을 마주보고 있는 것인, 반도체 소자.
  8. 반도체 소자로서:
    제1 로직 다이 - 상기 제1 로직 다이의 전면은 제1 절연층 및 제1 도전 패드를 포함하고, 상기 제1 로직 다이의 후면은 제2 절연층 및 제2 도전 패드를 포함함 -;
    상기 제1 로직 다이에 접합된 이미지 센서 다이 - 상기 이미지 센서 다이의 전면은 제3 절연층 및 제3 도전 패드를 포함하고, 상기 제3 도전 패드는 상기 제1 도전 패드와 물리적으로 접촉하고, 상기 제3 절연층은 상기 제1 절연층과 물리적으로 접촉함 -;
    상기 제1 로직 다이에 접합된 제2 로직 다이 - 상기 제2 로직 다이의 폭은 상기 제1 로직 다이의 폭보다 작고, 상기 제2 로직 다이의 전면은 제4 절연층 및 제4 도전 패드를 포함하고, 상기 제2 로직 다이의 후면은 제5 절연층 및 제5 도전 패드를 포함하고, 상기 제4 절연층은 상기 제2 절연층을 마주보고 있음 - ;
    상기 제2 로직 다이에 접합된 메모리 다이 - 상기 메모리 다이의 폭은 상기 제1 로직 다이의 폭보다 작고, 상기 메모리 다이의 전면은 제6 절연층 및 제6 도전 패드를 포함하고, 상기 제6 도전 패드는 상기 제5 도전 패드와 물리적으로 접촉하고, 상기 제6 절연층은 상기 제5 절연층과 물리적으로 접촉함 - ; 및
    상기 제2 로직 다이의 측벽을 따라 그리고 상기 메모리 다이의 측벽을 따라 연장되는 봉지재 - 상기 제2 로직 다이와 상기 메모리 다이의 결합된 높이는 상기 봉지재의 높이보다 작음 -
    를 포함하는, 반도체 소자.
  9. 삭제
  10. 방법으로서,
    로직 웨이퍼를 이미지 센서 웨이퍼에 접합하는 단계 - 상기 로직 웨이퍼의 전면은 제1 도전 패드를 포함하고, 상기 이미지 센서 웨이퍼의 전면은 제2 도전 패드를 포함하고, 상기 로직 웨이퍼를 상기 이미지 센서 웨이퍼에 접합하는 단계는 상기 제1 도전 패드를 상기 제2 도전 패드에 직접 접합하는 단계를 포함함 -;
    상기 로직 웨이퍼의 후면 상에 제1 재분배 구조체를 형성하는 단계;
    상기 제1 재분배 구조체에 다이 스택을 접합하는 단계로서, 상기 다이 스택의 폭은 상기 로직 웨이퍼의 폭보다 작고, 상기 다이 스택은,
    로직 다이 - 상기 로직 다이의 전면은 제3 도전 패드를 포함하고, 상기 제3 도전 패드는 상기 제1 재분배 구조체에 전기적으로 결합되며, 상기 로직 다이의 후면은 제4 도전 패드를 포함함 -; 및
    상기 로직 다이에 접합된 메모리 다이 - 상기 메모리 다이의 전면은 제5 도전 패드를 포함하고, 상기 제5 도전 패드는 상기 제4 도전 패드와 물리적으로 접촉함 - 를 포함하는, 상기 다이 스택을 접합하는 단계; 및
    상기 제1 재분배 구조체 상에 그리고 상기 다이 스택 주위에 봉지재를 형성하는 단계 - 상기 다이 스택의 높이는 상기 봉지재의 높이보다 작음 -
    를 포함하는, 방법.
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