KR102515315B1 - 전계효과 트랜지스터에서의 기생 커패시턴스의 감소 - Google Patents

전계효과 트랜지스터에서의 기생 커패시턴스의 감소 Download PDF

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Abstract

반도체 구조는, 기판으로부터 돌출한 반도체 핀과, 상기 반도체 핀 위에 배치된 S/D 피처와, 상기 기판 위에 배치된 제1 유전체 핀 및 제2 유전체 핀을 포함하고, 상기 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되고, 에피택셜 S/D 피처의 제1 측벽과 제1 유전체 핀에 의해 제1 에어갭이 봉입되고, 에피택셜 S/D 피처의 제2 측벽과 제2 유전체 핀에 의해 제2 에어갭이 봉입된다.

Description

전계효과 트랜지스터에서의 기생 커패시턴스의 감소{REDUCING PARASITIC CAPACITANCE IN FIELD-EFFECT TRANSISTORS}
[관련 출원과의 상호 참조]
본원은 2020년 3월 31일에 출원한 미국 가특허출원 일련번호 제63/002,489호에 대해 우선권을 주장하며, 이 우선권 주장 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
반도체 산업은 급속하게 성장하고 있다. 반도체 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖게 되었다. 집적 회로(IC) 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 컴포넌트(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 그러나, 이러한 진보가 반도체 디바이스의 처리 및 제조의 복잡성을 증대시키고 있다.
합리적인 처리 마진을 유지하면서 IC 칩 풋프린트를 축소시키기 위해, 핀형 FET(FinFET) 및 게이트-올-어라운드(GAA) FET(GAA FET)과 같은 3차원 전계효과 트랜지스터가 다양한 메모리 및 코어 디바이스에 포함되고 있다. 이들 FET를 형성하는 방법이 일반적으로는 적절하였지만, 모든 측면에서 완전히 만족스럽지는 못한 형편이다. 예를 들어, 활성 영역(즉, 핀)의 수를 2개 이하로 줄일 경우에 디바이스 구조에 에어갭을 도입함으로써 기생 커패시턴스를 줄이는 것은 어려운 상황이다. 이에, 적어도 이러한 이유로, FinFET, GAA FET 및 동류를 제조하는 방법의 개선이 요구되고 있다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 다양한 실시형태에 따른 반도체 디바이스를 제조하는 일례의 방법의 흐름도이다.
도 2와 도 10a는 본 개시내용의 다양한 실시형태에 따른, 도 1에 도시한 방법의 다양한 스테이지에서의 일례의 반도체 디바이스의 평면도이다.
도 3, 도 4, 도 5a, 도 5b, 도 6, 도 7, 도 8, 및 도 9는 본 개시내용의 다양한 실시형태에 따른, 도 1에 도시한 방법의 다양한 스테이지에서의 반도체 디바이스의 단면도이다.
도 10b는 본 개시내용의 다양한 실시형태에 따른, 도 10a에 도시한 반도체 다바이스의 3차원 사시도이다.
도 11a, 도 12a, 도 13, 도 14, 도 15a, 도 15b, 도 16a, 도 16b, 도 16c, 도 16d, 도 17a, 도 17b, 도 18a, 및 도 18b는 본 개시내용의 다양한 실시형태에 따른, 도 1에 도시한 방법의 다양한 스테이지에서의 도 10a 및/또는 도 10b의 AA' 선을 따라 절단된 반도체 디바이스의 단면도이다.
도 10c, 도 11b, 도 12b, 도 19a, 도 19b, 도 20a, 및 도 20b는 본 개시내용의 다양한 실시형태에 따른, 도 1에 도시한 방법의 다양한 스테이지에서의 도 10a 및/또는 도 10b의 BB' 선을 따라 절단된 반도체 디바이스의 단면도이다.
이하의 설명에서는 본 개시의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 본 개시내용에 있어서 다른 피처 위에, 다른 피처에 연결 및/또는 결합되는, 피처를 형성하는 것은, 이들 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 이들 피처가 직접 직접 접촉하지 않도록 추가 피처가 이들 피처 사이에 개재되어 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어, "하위", "상위", "수평", "수직", "위", "상측", "아래", "하측", "상부", "하부" "상단", "하단" 등뿐만 아니라 그 파생어 (예를 들어, "수평으로", "하향으로", "상향으로" 등)은 본 개시내용의 한 피처와 다른 피처와의 관계를 용이하게 설명하기 위해 사용된다. 공간적으로 관련된 용어는 피처를 포함하는 디바이스의 상이한 방향을 포함하는 것이 의도된다.
또한, 수치 또는 수치 범위를 "약", "대략" 등과 함께 기재할 때에, 당업자라면 이해하겠지만 이 용어는 기재된 수치 또는 다른 값의 +/- 10% 내와 같은 기재된 수치를 포함한 타당한 범위 내에 있는 수치를 망라하는 것이 의도된다. 예를 들어, "약 5 nm"의 기재는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
본 개시내용은 핀형 FET(FinFET) 및 게이트-올-어라운드(GAA) FET 등의 다중 게이트 FET를 포함한 전계효과 트랜지스터에서 기생 커패시턴스를 감소시키는 방법을 제공한다. 각각의 FinFET은 게이트 구조와 결합되는 3차원 채널 영역을 포함하고, 각각의 GAA FET은 게이트 구조와 인터리브되는(interleaved) 채널 영역으로서 나노시트, 나노와이어, 또는 나노로드(nanorod)의 수직 스택을 포함한다. 일부 실시형태는 주어진 FET 구조 내의 핀(또는 활성 영역)의 수가 2개 이하로 축소될 때에 기생 커패시턴스를 낮추는 방법을 제공한다. 본 개시내용의 실시형태는 FinFET, GAA FET, 및/또는 기타 적절한 FET에 에피택셜 S/D 피처를 형성하기 위한 기존의 공정 흐름에 용이하게 통합될 수 있다.
도 1을 참조하면, 본 개시내용의 다양한 양태에 따른 반도체 디바이스(200)(이하, 간단히 디바이스(200)라고 함)의 형성 방법(100)의 흐름도가 예시된다. 방법(100)은 일례일 뿐이며, 본 개시내용을, 청구범위에 명시적으로 기재하는 것을 넘어서 제한하려는 의도는 없다. 추가 단계들이 방법(100)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체, 삭제, 또는 이동할 수도 있다. 도 2 내지 도 20b와 함께 이하 방법(100)에 대해 설명하며, 도 2와 도 10a는 평면도를 예시하고, 도 3 내지 도 9, 도 10c 내지 도 20b는 단면도를 예시하고, 도 10b는 디바이스(200)의 3차원 사시도를 예시한다. 구체적으로, 도 11a, 도 12a, 및 도 13 내지 도 18b는 도 10a 및/또는 도 10b에 도시하는 AA' 선을 따라 절단된 디바이스(200)의 단면도를 예시하고, 도 11b, 도 12b, 및 도 19a 내지 도 20b는 도 10a 및/또는 도 10b에 도시하는 BB' 선을 따라 절단된 디바이스(200)의 단면도를 예시한다. 디바이스(200)는 IC, 또는 그 일부의 처리 중에 제조되는 중간 디바이스일 수 있으며, SRAM(static random access memory) 및/또는 기타 로직 회로와, 저항기, 커패시터, 및 인덕터 등의 수동 컴포넌트, FinFET, GAA FET, MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 및/또는 기타 트랜지스터 등의 능동 컴포넌트를 포함할 수 있다. 본 개시내용은 임의의 특정 개의 디바이스 또는 디바이스 영역에, 또는 임의의 특정 디바이스 구성에 제한되지 않는다. 추가의 피처가 디바이스(200)에 추가될 수 있고, 후술하는 피처의 일부가 디바이스(200)의 다른 실시형태에서 대체, 변형 또는 제거될 수 있다.
단계 102에서, 도 2 및 도 3을 참조하면, 방법(100)은 반도체 기판(이하, "기판"이라고 칭해짐)(202) 위에 디바이스 영역(203)을 형성하며, 여기서 디바이스 영역(203)은 하나 이상의 FET을 제공하도록 구성된다. 디바이스 영역(203)은 기판(202)으로부터 돌출하고 X 방향을 따라 길이 방향으로 배향되는 적어도 하나의 반도체 핀을 포함한다. 일부 실시형태에서, 여기에 도시하는 바와 같이, 디바이스 영역(203)은 Y 방향을 따라 서로 이격되어 있는 다수의 반도체 핀(204 및 204')의 어레이를 포함하며, 여기서 내부 반도체 핀(204)은 2개의 외부 반도체 핀(204') 사이에 개재되어 있다. 외부 반도체 핀(204')은 조성 및 구조에 있어서 내부 반도체 핀(204)과 동일하지만, 디바이스 영역(203) 내의 상대적 위치는 상이하다. 본 실시형태에서, 외부 반도체 핀(204')은 X 방향을 따르는 디바이스 영역(203)의 2개의 에지를 규정한다(그래서 다르게는 에지 반도체 핀(204')이라고도 칭해질 수 있다). 이와 관련하여, 디바이스 영역(203)에 배치되는 전체 반도체 핀의 총 수(N)가 2 이상이면, 외부 반도체 핀(204')의 수는 2이고, 내부 반도체 핀(204)의 수는 (N-2)이다. 일례에 있어서, 여기에 도시하는 대로 N이 4이면, 외부 반도체 핀(204')의 수는 2이고, 내부 반도체 핀(204)의 수도 2이다. 다른 예에 있어서, N이 2이면, 외부 반도체 핀(204')의 수는 2이고 내부 반도체 핀(204)의 수는 0인데, 즉 반도체 핀 둘 다가 외부 반도체 핀(204')으로 간주된다. 일부 실시형태에서, 반도체 영역(203)은 단 하나의 외부 반도체 핀(204')을 포함한다(예컨대, 도 17b, 도 18a, 및 도 18b 참조). 다시 말해, N이 2 이하이면, 디바이스 영역(203) 내의 반도체 핀은 모두 외부 반도체 핀(204')으로 간주되고, 그렇지 않으면 반도체 영역(203)은 외부 반도체 핀(204')과 내부 반도체 핀(204)이 혼합되어 있다.
도 2를 참조하면, 디바이스(200)의 상면도는 디바이스 영역(203)이 형성되어 있는 기판(202)의 일부를 도시한다. 디바이스(200)의 단면도인 도 3을 참조하면, 단계 102에서 방법(100)은 기판(202)으로부터 반도체 핀(204 및/또는 204')을 형성한다. 반도체 핀(204 및/또는 204')은 포토리소그래피 및 에칭 공정을 포함한 적절한 공정을 사용하여 제조될 수 있다. 포토리소그래피 공정은 기판(202)을 덮는 포토레지스트층(레지스트)를 형성하는 단계와, 레지스트를 패턴에 노출시키는 단계와, 노출후 베이크 공정을 수행하는 단계와, 레지스트를 현상하여 레지스트를 포함하는 마스킹 엘리먼트(도시 생략)를 형성하는 단계를 포함할 수 있다. 그런 다음 마스킹 엘리먼트는 기판(202) 내에 리세스를 에칭하여 기판(202) 상에 반도체 핀(204 및/또는 204')을 남기는 데에 사용된다. 에칭 공정은, 건식 에칭, 습식 에칭, RIE(reactive ion etching), 및/또는 기타 적절한 공정을 포함할 수 있다.
반도체 핀(204 및/또는 204')을 형성하기 위한 여러 다른 방법들도 적절할 수 있다. 예를 들어, 더블 패터닝 또는 멀티 패터닝을 사용하여 반도체 핀(204 및/또는 204')이 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층 옆에 스페이서가 형성된다. 그런 다음 희생층이 제거되고, 잔여 스페이서 또는 맨드렐이 반도체 핀(204 및/또는 204')을 패터닝하는 데에 사용될 수 있다.
기판(202)은 실리콘(Si), 게르마늄(Ge), 및/또는 기타 적절한 재료와 같은 원소(단일 원소) 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티화물, 및/또는 기타 적절한 재료와 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 및/또는 기타 적절한 재료와 같은 혼정 반도체를 포함할 수 있다. 기판(202)은 균일한 조성을 갖는 단층 재료일 수 있다. 대안으로, 기판(202)은 IC 디바이스 제조에 적절한 유사하거나 상이한 조성을 갖는 다수의 재료층을 포함할 수도 있다.
일부 예에서, 기판(202) 내에 또는 기판(202) 상에 다양한 도핑 영역이 배치될 수도 있다. 도핑 영역은 설계 요건에 따라, 인 또는 비소 등의 n타입 도펀트 및/또는 붕소 또는 BF2 등의 p타입 도펀트가 도핑될 수 있다. 도핑 영역은 p웰 구조로, n웰 구조로, 이중 웰 구조로, 또는 융기 구조로, 기판(202) 상에 직접 형성될 수 있다. 도핑 영역은 도펀트 원자의 주입에 의해, 인시추 도핑 에피택셜 성장으로, 그리고/또는 다른 적절한 기술로 형성될 수 있다. 물론 이들 예는 예시일 뿐이며 제한으로 의도되지 않는다.
일부 실시형태에서, 도 4, 도 5a, 및 도 5b를 참조하면, 단계 102에서, 디바이스 영역(203)은 하나 이상의 GAA FET를 제공하도록 구성되며, 다층 스택(ML)이 기판(202) 위에 형성되고 후속하여 ML 및 기판(202)으로부터 반도체 핀(204 및/또는 204')이 형성된다. 도 4를 참조하면, ML은 교번층(204a 및 204b)을 포함하는데, 층(204a)은 GAA FET의 채널 영역으로서 구성되는, 예컨대 Si, Ge, SiC, SiGe, GeSn, SiGeSn, SiGeCSn, 기타 적절한 반도체 재료, 또는 이들의 조합과 같은 반도체 재료를 포함하고, 층(204b)은 후속 처리 단계에서 제거되고 게이트 구조로 대체되도록 구성되는 희생층이다. 일부 실시형태에서, 각각의 층(204b)은 층(204a)의 반도체 재료와는 상이한 반도체 재료를 포함한다. 이러한 일례에 있어서, 층(204a)은 원소 Si를 포함할 수 있고 층(204b)은 SiGe를 포함할 수 있다. 다른 예에 있어서, 층(204a)은 원소 Si를 포함할 수 있고, 층(204b)은 원소 Ge를 포함할 수 있다. ML은 여기에서 설명하는 대로 기판(202)과 직접 접촉하는 층(204b)과 후속해서 층(204b) 상에 배치되는 층(204a)으로 배열될 수도 있고, 다르게는 ML은 기판(202)과 직접 접촉하는 층(204a)과 층(204a) 상에 배치되는 층(204b)으로 배열될 수 있다. 일부 예에서, ML은 총 3 내지 10 쌍의 교번층(204a 및 204b)을 포함할 수 있고, 물론 특정 설계 요건에 따라 다른 구성도 적용될 수 있다.
본 실시형태에서, ML을 형성하는 것은 화학적 기상 퇴적(CVD) 기술(예컨대, 기상 에피택시(VPE), 초고 진공 CVD(UHV-CVD), 저압 CVD(LP-CVD), 및/또는 플라즈마 강화 CVD(PE-CVD)), 분자빔 에피택시, 기타 적절한 선택적 에피택셜 성장(SEG, selective epitaxial growth) 공정, 또는 이들의 조합을 포함한 일련의 에피택시 공정으로 층(204a 및 204b)을 교대로 성정시키는 것을 포함한다. 에피택시 공정은 하부 기판의 조성과 상호 작용하는, Si 및/또는 Ge를 함유한 기체 및/또는 액체 전구체를 사용할 수 있다.
후속해서, 도 5a 및 도 5b를 참조하면, 방법(100)은 ML 및 기판(202)으로부터 하나 이상의 반도체 핀(204 및 204')을 형성한다. 본 개시내용에 있어서, 각각의 반도체 핀(204 및 204')은 기판(202)으로부터 돌출한 베이스 핀(204c)과, 베이스 핀(204c) 위에 배치되는 교번층(204a 및 204b)(즉, ML)의 스택을 포함한다. 반도체 핀(204 및 204')을 형성하는 방법은 도 3과 관련하여 앞에서 상세하게 설명하였다. 반도체 핀(204 및 204')은 원하는 설계 요건에 따라 다양한 구성으로 형성될 수 있다. 예를 들어, 층(204a 및 204b)은 도 5a에 도시된 대로 나노와이어로, 도 5b에 도시된 대로 나노시트로, 또는 나노로드(도시 생략)로 형성될 수 있다. 일부 실시형태에서, 도 5a를 참조하면, Y 방향을 따라 측정된 각 나노와이어의 폭(W1)은 2개의 인접한 반도체 핀(204 및 204') 사이의 이격 거리(W2)와 같거나 작다. 일부 실시형태에서, 도 5b를 참조하면, Y 방향을 따라 측정된 각 나노시트의 폭(W3)은 인접한 반도체 핀(204 및 204') 사이의 이격 거리(W2)와 적어도 같다. 그런 다음 층(204a) 사이에 다수의 개구부를 형성하기 위해 와이어(또는 시트) 박리 공정이 수행될 수 있고, 후속해서 금속 게이트 구조가 개구부에 형성됨으로써 채널층을 구비한 GAA FET를 형성한다. 이러한 이유에서, 층(204a)은 이하에서 채널층(204a)으로 칭해지고, 층(204b)은 비채널층(204b)으로 칭해진다. 여기에 개시하는 방법(100)의 실시형태는 도 3에 도시하는 바와 같은 하나의 채널층(즉, 균일한 핀) 및/또는 도 5a와 도 5b에 도시하는 바와 같은 다수의 채널층(204a)을 갖는 반도체 핀(204 및/또는 204')에 균등하게 적용될 수 있음을 알아야 한다. 예시를 위해, 방법(100)의 후속 단계 104 내지 118에 대해, 도 3에 도시하는 바와 같은 균일한 핀을 갖는 반도체 핀(204 및/또는 204')을 참조하여 설명한다.
이제 도 6을 참조하면, 방법(100)은 기판(202) 위에 격리 구조(208)를 형성하여, 반도체 핀(204 및/또는 204') 사이의 공간을 충전한다. 격리 구조(208)는 실리콘 산화물(SiO 및/또는 SiO2), FSG(fluoride-doped silicate glass), 로우-k(low-k) 유전체 재료, 및/또는 기타 적절한 재료를 포함할 수 있다. 절연 구조(208)는 STI(shallow trench isolation) 피처를 포함할 수도 있다. 필드 산화물, LOCOS(local oxidation of silicon), 기타 적절한 구조, 또는 이들의 조합과 같은 다른 격리 구조도 격리 구조(208)로서 구현될 수 있다. 격리 구조(208)는 단층 구조일 수도, 예컨대 하나 이상의 열산화물 라이너층을 구비한 다층 구조일 수도 있다. 격리 구조(208)는 CVD, 유동성 CVD(FCVD), 스핀-온-글래스(SOG), 기타 적절한 방법, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 그런 다음, 디바이스(200)의 상면을 평탄화하고 반도체 핀(204 및/또는 204')의 상면을 노출시키기 위해 격리 구조(208)에 대해 하나 이상의 화학적 기계 연마(CMP) 공정이 수행된다.
도 7 및 도 8을 참조하면, 단계 106에서 방법(100)은 격리 구조(208)로부터 돌출시키기 위해, 각각의 외부 반도체 핀(204')에 인접하고 실질적으로 평행한, 즉 디바이스 영역(203)의 경계와 접한 유전체 핀(또는 다르게는 수직 유전체 피처 또는 유전체 벽)(206)을 형성한다. 도 7을 참조하면, 방법(100)은 먼저 격리 구조(208)를 패터닝하여 트렌치(209)를 형성한다. 트렌치(209)는 일련의 패터닝 및 에칭 공정에 의해 형성될 수 있다. 예를 들어, 포토레지스트층을 포함한 마스킹 엘리먼트(도시 생략)가 격리 구조(208) 위에 먼저 형성되고 포토리소그래피 공정으로 패터닝되어 패터닝된 마스킹 엘리먼트를 형성할 수 있다. 후속해서, 패터닝된 마스킹 엘리먼트에 의해 노출된 격리 구조(208)의 부분은 트렌치(209)를 형성하기 위한 하나 이상의 적절한 에칭 공정에 의해 제거될 수도 있고, 이후에 플라즈마 애싱 또는 레지스트 박리에 의해, 패터닝된 마스킹 엘리먼트가 디바이스(200)로부터 제거된다. 도시하는 실시형태에서는, 트렌치(209)가 기판(202)을 노출시키기 위해 연장되지 않지만, 즉 트렌치(209)가 격리 구조(208)에 매립되지만, 본 개시내용은 이러한 구성에 제한되지 않고, 트렌치(209)가 기판(202)을 노출시켜서 후속 형성되는 유전체 핀(206)이 수직으로 연장되어 기판(202)과 접촉하는 실시형태에도 적용될 수 있다.
이어서, 도 8을 참조하면, 격리 구조(208)에 유전체 핀(206)을 형성하기 위해 CVD, FCVD, ALD, 기타 적절한 방법, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 유전체 재료가 트렌치(209)에 퇴적되고 하나 이상의 CMP 공정에 의해 평탄화된다. 유전체 핀(206)은 예컨대 실리콘 질화물(SiN), 실리콘 산화물(SiO 및/또는 SiO2), 실리콘 탄화물(SiC), 탄소 함유 실리콘 질화물(SiCN), 탄소 함유 실리콘 산화물(SiOC), 산소 함유 실리콘 질화물(SiON), 탄소 및 산소 도핑된 실리콘 질화물SiOCN), 로우-k 유전체 재료, 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 임의의 적절한 유전체 재료를 포함할 수 있다. 본 실시형태에서, 충분한 에칭 선택도를 확보하기 위해 유전체 재료의 조성이 격리 구조(208)의 조성과 상이하다. 이어서, 도 9를 참조하면, 반도체 핀(204 및/또는 204') 및 유전체 핀(206)의 부분을 노출시키기 위해 격리 구조(208)가 리세싱된다. 본 실시형태에서, 격리 구조(208)는 핀(204 및/또는 204') 및 유전체 핀(206)을 에칭하지 않거나 실질적으로 에칭하지 않고서 적절한 에칭 공정에 의해 리세싱된다.
본 실시형태에서, 2개의 유전체 핀(206)이 각 디바이스 영역(203)의 양 측 상에 형성된다. 다르게 말해, 디바이스 영역(203) 내에는 유전체 핀(206)이 존재하지 않는다. 또 다르게 말하면, 2개의 유전체 핀(206) 사이에 배치된 영역에는 임의의 추가 유전체 핀(206)이 없다. 단일 반도체 핀(예컨대, 도 17b, 도 18a, 및 도 18b에 도시하는 바와 같은 외부 반도체 핀(204'))이 디바이스 영역(203)에 제공되는 실시형태에서는, 하나의 유전체 핀(206)이 단일 반도체 핀의 2개의 측벽 각각에 인접하여 형성되며, 즉 단일 반도체 핀은 2개의 유전체 핀(206) 사이에 배치된다. 또한, 도 9에 도시하는 바와 같이, 각각의 유전체 핀(206)은 최근접 반도체 핀으로부터 거리(D)를 두고 형성되는데, 이 경우 거리(D)는 반도체 핀에 형성될 에피택셜 소스/드레인(S/D) 피처의 사이즈에 기초하여 결정된다. 일부 실시형태에서는, 더미 스페이서(도시 생략)가 유전체 핀(206)과 외부 반도체 핀(204') 사이에 형성되고, 거리(D)는 더미 스페이서의 폭에 의해 규정된다. 이하에서 상세하게 설명하겠지만, 거리(D)는 에피택셜 S/D 피처가 유전체 핀(206)과 접촉하여 에피택셜 S/D 피처 아래에 에어 갭을 봉입할 수 있도록 구성된다.
이제 도 10a 내지 도 10c를 참조하면, 단계 108에서 방법은 반도체 핀(204 및/또는 204')의 채널 영역 위에 폴리실리콘을 포함한 더미 게이트 구조(즉, 플레이스홀더 게이트)(210)를 형성한다. 도 10a와 도 10b는 더미 게이트 구조(210)를 형성한 후의 디바이스(200)의 상면도 및 3차원 사시도를 각각 도시한다. 반도체 핀(204 및/또는 204')의 S/D 영역을 관통한, 즉 AA' 선을 따른 디바이스(200)의 단면도가 도 11a, 도 12a, 및 도 13 내지 도 18b에 도시되고, 반도체 핀(204 및/또는 204')의 채널 영역을 관통한, 즉 BB' 선을 따른 디바이스(200)의 단면도가 도 10c, 도 11b, 도 12b, 및 도 19a 내지 도 20b에 도시된다. 본 실시형태에서, 더미 게이트 구조(210)의 부분은 디바이스(200)의 다른 컴포넌트를 형성한 후에 금속 게이트 구조로 대체된다. 더미 게이트 구조(210)는 일련의 퇴적 및 패터닝 공정에 의해 형성될 수 있다. 예를 들어, 더미 게이트 구조(210)는 디바이스 영역(203) 위에 폴리실리콘층을 퇴적하고 폴리실리콘의 부분을 제거하기 위한 에칭 공정(예컨대, 건식 에칭 공정)을 수행함으로써 형성될 수 있다. 도시하지는 않지만, 디바이스(200)는 폴리실리콘층을 퇴적하기 전에, 열산화, 화학적 산화, 기타 적절한 방법, 또는 이들의 조합과 같은 적절한 방법에 의해 반도체 핀(204 및/또는 204') 위에 형성된 계면층을 포함할 수 있다. 더미 게이트 구조(210)는 유전체층, 하드 마스크층, 확산층, 캐핑층, 기타 적절한 층, 또는 이들의 조합을 비롯한 기타 재료층을 더 포함할 수도 있다.
이제 도 11a 내지 도 12b를 참조하면, 단계 110에서 방법(100)은 더미 게이트 구조(210)의 측벽 상에 게이트 스페이서(211b)를 형성한다. 도 11a 및 도 11b를 참조하면, 방법(100)은 반도체 핀(204 및/또는 204') 및 더미 게이트 구조(210) 위에 스페이서층(211)이 등각으로 형성되도록 디바이스(200) 위에 스페이서층(211)을 퇴적한다. 스페이서층(211)은 단층 구조 또는 다층 구조일 수 있고, 실리콘 질화물(SiN), 실리콘 산화물(SiO 및/또는 SiO2), 실리콘 탄화물(SiC), 탄소 함유 실리콘 질화물(SiCN), 탄소 함유 실리콘 산화물(SiOC), 산소 함유 실리콘 질화물(SiON), 탄소 및 산소 도핑된 실리콘 질화물(SiOCN), 로우-k 유전체 재료, 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 기타 적절한 유전체 재료, 또는 이들의 조합과 같은 임의의 적절한 유전체 재료를 포함할 수 있다. 본 실시형태에서, 에칭제로 처리될 때에 게이트 스페이서(211b)와 유전체 핀(206) 사이에 에칭 선택도를 확보하기 위해 스페이서층(211)의 조성은 유전체 핀(206)의 조성과 상이하다. 일부 실시형태에서, 유전체 핀(206)은 디바이스(200)의 기생 커패시턴스를 낮추기 위한 노력으로 스페이서층(211)보다 낮은 유전 상수를 갖는 유전체 재료를 포함한다. 스페이서층(211)은 CVD, FCVD, ALD, PVD, 기타 적절한 방법, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 형성될 수 있다. 후속하여, 도 12b를 참조하면, 방법(100)은 스페이서층(211)에 이방성 에칭 공정(예컨대, 건식 에칭 공정)을 수행하여, 더미 게이트 구조(210)의 측벽 상의 스페이서층(211)을 게이트 스페이서(211b)로서 남긴다. 일부 실시형태에서, 도 12a를 참조하면, 게이트 스페이서(211b)를 형성하면 반도체 핀(204 및/또는 204') 및 유전체 핀(206)의 측벽 상의 스페이서층(211)이 핀 스페이서(211a)로서 남는다. 본 실시형태에서, 에칭제는 스페이서층(211)의 에칭이 유전체 핀(206)은 에칭하지 않거나 실질적으로 에칭하지 않도록 선택된다. 여기에 도시하는 바와 같이, 핀 스페이서(211a)는 반도체 핀(204 및/또는 204') 및 유전체 핀(206)의 측벽의 바닥부 상에 형성된다.
도 13을 참조하면, 단계 112에서 방법(100)은 반도체 핀(204 및/또는 204') 각각의 S/D 영역에 S/D 리세스(213)를 형성한다. 본 실시형태에서, 방법(100)은 유전체 핀(206) 및 핀 스페이서(211a)를 에칭하지 않거나 실질적으로 에칭하지 않고서 반도체 핀(204 및/또는 204')을 선택적으로 에칭함으로써 S/D 리세스(213)를 형성한다. 일부 실시형태에서, 방법(100)은 예컨대 Cl2, SiCl4, BCl3, 다른 염소 함유 가스, 또는 이들의 조합을 비롯한 염소 함유 에칭제를 사용하는 건식 에칭 공정을 실시한다. 추가로 또는 대안으로, 반도체 핀(204 및/또는 204')이 도 5a 및 도 5b에 도시하는 바와 같은 ML을 포함하는 경우에는 다른 에칭 공정 및 에칭제가 사용될 수 있다. 일부 실시형태에서, 에칭 공정은 S/D 리세스(213)의 깊이를 제어하기 위한 지속기간, 온도, 압력, 소스 전력, 바이어스 전압, 바이어스 전력, 에칭제 유량, 및/또는 기타 적절한 파라미터를 조정함으로써 튜닝될 수 있다. 후속하여 불산(HF) 용액 또는 기타 적절한 용액으로 S/D 리세스(213)를 세정하기 위해 세정 공정이 수행될 수 있다.
반도체 핀(204 및/또는 204')이 ML을 포함하는, 즉 GAA FET을 형성하도록 구성되는 실시형태에서는, 단계 114에서 방법(100)이 S/D 리세스(213)에서 노출된 비채널층(204b)의 부분 상에 내부 스페이서(도시 생략)를 형성한다. 내부 스페이서는 실리콘, 탄소, 산소, 질소, 다른 원소, 또는 이들의 조합을 포함한 임의의 적절한 유전체 재료를 포함할 수 있다. 예를 들어, 내부 스페이서는 실리콘 질화물(SiN), 실리콘 산화물(SiO 및/또는 SiO2), 실리콘 탄화물(SiC), 탄소 함유 실리콘 질화물(SiCN), 탄소 함유 실리콘 산화물(SiOC), 산소 함유 실리콘 질화물(SiON), 실리콘, 탄소 및 산소 도핑된 실리콘 질화물(SiOCN), 로우-k 유전체 재료, 테트라에틸오르토실리케이트(TEOS), 도핑된 실리콘 산화물(예컨대, 보로포스포실리케이트 글래스(BPSG), 불화물 도핑된 실리케이트 글래스(FSG), 포스포실리케이트 글래스(PSG), 붕소 도핑된 실리케이트 글래스(BSG) 등), 공기, 기타 적절한 유전체 재료, 또는 이들의 조합을 포함할 수 있다. 내부 스페이서는 여기에 제시되는 유전체 재료의 조합을 포함하는 다층 구조 또는 단층 구조로서 각각 구성될 수 있다. 일부 실시형태에서, 내부 스페이서는 게이트 스페이서(211b)(및 핀 스페이서(211a))의 조성과는 상이한 조성을 갖는다.
방법(100)은 일련의 에칭 및 퇴적 공정으로 내부 스페이서를 형성할 수 있다. 예를 들어, 내부 스페이서의 형성은 트렌치를 형성하기 위해 채널층(204a)의 부분을 제거하지 않거나 실질적으로 제거하지 않고서 비채널층(204b)의 부분을 선택적으로 제거하는 것에서 시작할 수 있다. 비채널층(204b)은 건식 에칭 공정과 같은 임의의 적절한 공정에 의해 제거될 수 있다. 후속하여, 하나 이상의 유전체층이 트렌치에 형성된 다음, 채널층(204a)의 노출면 상에 퇴적된 과량의 유전체층을 제거(즉, 에칭백)하기 위한 하나 이상의 에칭 공정이 수행됨으로써 비채널층(204b) 상에 내부 스페이서를 형성한다. 하나 이상의 유전체층은 ALD, CVD, PVD, 기타 적절한 방법, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
도 14를 참조하면, 단계 116에서 방법(100)은 각 S/D 리세스(213)에 에피택셜 S/D 피처(214)를 형성한다. 에피택셜 S/D 피처(214) 각각은 p타입 FET 디바이스(예컨대, p타입 에피태셜 재료를 포함함) 또는 대안으로 n타입 FET 디바이스(예컨대, n타입 에피택셜 재료를 포함함)를 형성하기에 적합할 수 있다. p타입 에피택셜 재료는 붕소, 게르마늄, 인듐, 다른 p타입 도펀트, 또는 이들의 조합과 같은 p타입 도펀트가 도핑된 실리콘 게르마늄(에피 SiGe)의 하나 이상의 에피택셜층을 포함할 수 있다. n타입 에피택셜 재료는 비소, 인, 다른 n타입 도펀트, 또는 이들의 조합과 같은 n타입 도펀트가 도핑된 실리콘(에피 Si) 또는 실리콘 탄소(에피 SiC)의 하나 이상의 에피택셜층을 포함할 수 있다. 일부 실시형태에서, 에피택셜 S/D 피처(214)는 여기에 도시하는 바와 같이 함께 병합하지만, 본 개시내용은 이렇게 제한되지 않는다.
일부 실시형태에서, 각각의 S/D 리세스(213)에서 에피택셜 재료를 성장시키기 위해 하나 이상의 에피택셜 성장 공정이 수행된다. 예를 들어, 방법(100)은 ML의 채널층(204a) 및 비채널층(204b)의 형성과 관련하여 전술한 바와 같은 에피택셜 성장 공정을 실시할 수 있다. 일부 실시형태에서, 에피택셜 재료는 에피택셜 성장 공정 동안 도펀트를 소스 재료에 첨가함으로써 인시추 도핑된다. 일부 실시형태에서, 에피택셜 재료는 퇴적 공정을 수행한 후에 이온 주입 공정에 의해 도핑된다. 일부 실시형태에서, 에피택셜 S/D 피처(214)에서 도펀트를 활성화하기 위해 후속해서 어닐링 공정이 수행된다.
본 실시형태에서, 유전체 핀(216) 중 하나에 인접하여 형성된 에피택셜 S/D 피처(214)는 해당 유전체 핀(206)과 접촉하여 에피택셜 S/D 피처(214)의 바닥부 근처에 외부 에어갭(230)을 형성하도록 구성된다. 다시 말해, 디바이스 영역(203)의 에지에 형성된 에피택셜 S/D 피처(214)는 횡방향으로 성장하여 각각의 이웃하는 유전체 핀(206)의 측벽에 닿는다. 도시하는 실시형태에서, 각각의 외부 에어갭(230)은 에피택셜 S/D 피처(214), 유전체 핀(206), 및 핀 스페이서(211a)의 부분에 의해 규정된다. 일부 실시형태에서, 2개의 인접한 에피택셜 S/D 피처(214)는 함께 병합하여 에피택셜 S/D 피처(214)의 바닥부 사이의 공간에 내부 에어갭(232)을 형성한다. 각각의 내부 에어갭(232)은 핀 스페이서(211a)의 부분에 의해서도 규정될 수 있다. 도 9와 관련하여 전술한 바와 같이, 유전체 핀(206)과 그것의 이웃하는 반도체 핀(즉, 외부 반도체 핀(204')) 사이의 거리(D)는 에피택셜 S/D 피처(214)가 유전체 핀(206)의 측벽과 접촉할 때까지 에피택셜 S/D 피처(214)를 횡방향으로 성장시키도록 구성된다. 그래서, 본 실시형태에서, 외부 에어갭(230)의, 횡방향 치수(즉, Y 방향을 따라 측정된 피수) 및 그래서 부피는 거리(D)의 크기에 종속된다.
FET의 성능(예컨대, 처리 속도)을 향상시키기 위한 일반적인 전략은 디바이스의 기생 커패시턴스를 감소시켜 디바이스의 RC 지연을 줄이는 것이다. 기생 커패시턴스를 저감시키는 것은 에어갭 형태의 공기와 같이 더 낮은 유전 상수를 가진 재료를 디바이스의 구조에 포함시킴으로써 구현될 수 있다. FET에 에어갭을 도입하는 기존의 방법이 대체로 적절하였지만, 모든 면에서 전체적으로 만족스럽지는 못하였다. 예를 들어, 디바이스가 2개 이상의 반도체 핀(활성 영역)을 포함하는 경우에, FET의 기생 커패시턴스는, 여기에 제시하는 내부 에어갭(232)과 같이, 반도체 핀 위에 형성된 이웃하는 S/D 피처들을 병합하여 S/D 피처 아래에 내부 에어갭을 형성함으로써 감소될 수 있다. 그러나, 디바이스의 사이즈가 계속해서 줄어드는 경우에, 주어진 디바이스 내의 반도체 핀의 수가 2개 미만으로 감소하여, 임의의 내부 에어 갭의 형성을 방해한다. 본 실시형태는, 얼마나 많은 반도체 핀이 존재하는지에 관계 없이 각 디바이스에 대해 적어도 2개의 에어갭(즉, 외부 에어갭(230))이 구성되도록, 여기에 제시하는 외부 에어 갭(230)과 같이, 최외측 반도체 핀에 인접하여 추가 에어갭을 형성하는 방법을 제공한다. 본 실시형태에서는, 외부 반도체 핀에 인접한 유전체 핀을 포함시킴으로써 디바이스 내의 에어갭의 총 수를 2만큼 증가시키는데, 이것은 특히 단 하나의 반도체 핀이 존재하는 실시형태의 경우에 유리하다. 일부 실시형태에서, 디바이스 내에 형성되는 에어갭의 총 수가 존재하는 반도체 핀의 수를 초과하여, 에어갭의 커패시턴스 저감 효과를 최대화한다.
도 15a 및 도 15b를 참조하면, 단계 118에서 방법(100)은 디바이스(200) 위에 에칭 정지층(ESL)(200)을 형성한다. ESL(220)은 실리콘 질화물(SiN), 탄소 함유 실리콘 질화물(SiCN), 산소 함유 실리콘 질화물(SiON), 실리콘, 탄소 및 산소 도핑된 실리콘 질화물(SiOCN), 기타 적절한 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 유전체 핀(206)은 디바이스(200)의 기생 커패시턴스를 낮추기 위한 노력으로 핀 스페이서(211a) 및/또는 ESL(220)보다 낮은 유전 상수를 갖는 유전체 재료를 포함한다. 본 실시형태에서, ESL(220)는 CVD, PVD, ALD, 기타 적절한 방법, 또는 이들의 조합에 의해 디바이스(200) 위에 등각으로 형성된다. 도 15a를 참조하면, ESL(220)는 병합된 에피택셜 S/D 피처(214) 및 유전체 핀(206)의 상면 위에 형성되지만 에어갭(230) 또는 에어갭(232)을 충전하지는 않는다. 대안으로, 도 15b를 참조하면, 병합된 에피태셜 S/D 피처(214) 및 유전체 핀(206)의 상면 위에 형성되는 것과 함께, ESL(220)은 에어갭(230) 및 에어갭(232)를 부분적으로 충전하여 각각의 에어갭의 부피를 없애지는 않지만 줄일 수 있다. 이러한 ESL(220)에 의한 에어갭(230) 및 에어갭(232)의 부분 충전은 에피택셜 S/D 피처(214)가 약간만 병합하여 에어갭(230) 및 에어갭(232)의 부피가 커질 때 발생할 수 있다.
후속하여, 도 15a 및 도 15b에 각각 대응하는 도 16a 및 도 16b를 참조하면, 단계 118에서 방법(100)은 ESL(220) 위에 층간 유전체(ILD)층(222)을 형성한다. ILD층(222)은 실리콘 산화물(SiO 및/또는 SiO2), 로우-k 유전체 재료, TEOS, 도핑된 실리콘 산화물(예컨대, BPSG, FSG, PSG, BSG 등), 기타 적절한 유전체 재료, 또는 이들의 조합을 포함할 수 있고, CVD, FCVD, SOG, 기타 적절한 방법, 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 방법(100)은 더미 게이트 구조(210)의 상면을 노출시키기 위해 하나 이상의 CMP 공정으로 ILD층(222)을 평탄화할 수 있다. 도 16c 및 도 16d는 도 5a 및 도 5b에 도시한 바와 같은 비채널층(도시 생략)과 인터리브되고 GAA FET를 형성하도록 구성된 채널층(204a)을 반도체 핀(204 및/또는 204') 각각이 포함하는 것을 제외하고 도 16a 및 도 16b의 디바이스와 유사한 디바이스(200)의 실시형태를 도시한다.
본 실시형태에서, 외부 에어갭(230)의 수(M)는 반도체 핀(204 및 204')의 수(N)와 관계 없이 2인 유전체 핀(206)의 수와 일치한다. 한편, 내부 에어갭(232)의 수(P)는 함께 병합되는 에피택셜 S/D 피처(214)의 수(N')에 종속되는데, 예컨대 N'가 제로이면, 내부 에어갭(232)은 형성되지 않고, 즉 P=0이고, 그렇지 않으면, P = N' - 1이다. 따라서, 임의의 유전체 핀(206)이 없다면, 2개의 인접한 에피택셜 S/D 피처(204)의 병합은 외부 에어갭(230)은 만들지 않고, 즉 M = 0, 총 (N'-1) 이하의 내부 에어갭(232)을 만들며, 즉 (M + P) ≤ (N' - 1)이다. 여기에 제공하는 실시형태는 디바이스 영역(203) 내의 반도체 핀(204 및/또는 204')의 수(N)에 대한 에어갭의 총 수(M + P)를 최대화함으로써 디바이스(200)의 기생 커패시턴스를 감소시키도록 구성된다. 일례로, 도 14 내지 도 16b를 참조하면, 디바이스(200)가 2개의 유전체 핀(206)과 4개의 병합된 에피택셜 S/D 피처(214 및/또는 204')를 포함하여, 즉 N = N' = 4이기 때문에, 2개의 외부 에어갭(230)이 있고(M = 2), 3개의 내부 에어갭(232)이 존재하여, 즉 P = N' - 1 = 3, 에어갭의 총 수는 M + P = 5이며 N보다 크다. 유사한 실시형태에서, 도 17a를 참조하면, 디바이스(200)가 2개의 유전체 핀(206)과 2개의 병합된 에피택셜 S/D 피처(214)를 포함하여, 즉 N = N' = 2이기 때문에, 2개의 외부 에어갭(230)이 있고(M = 2) 1개의 내부 에어갭(232)이 존재하며(P = 1), 에어갭의 총 수는 M + P = 3이며 N보다 크다.
디바이스(200)가 단일의 반도체 핀(204')을 포함하는 실시형태의 경우(N = 1), 도 17b, 도 18a, 및 도 18b를 참조하면, 내부 에어갭(232)은 형성되지 않아, 즉 P = 0이고, 따라서 에어갭의 총 수는 단일 반도체 핀(204') 및 2개의 유전체 핀(206)에 의해 형성되는 외부 에어갭(230)으로부터만 발생한다. 이와 관련하여, 에어갭의 총 수는 M + P = 2이며 N보다 크다. 그러나, 임의의 유전체 핀(206)이 없다면, 디바이스(200)의 기생 커패시턴스를 감소시키기 위해 형성될 수 있는 에어갭이 없다, 즉 M + P = 0이다. 이에, 유전체 핀(206)은 외부 반도체 핀(204')에 의한 2개의 추가 외부 에어갭을 제공함으로써 디바이스의 기생 커패시턴스를 감소시키고, 이러한 감소의 효과는 특히 디바이스가 단일의 반도체 핀(204')을 포함하는 경우에 유리하다.
외부 에어갭(230)의 형성은 반도체 핀(204 및/또는 204')의 특정 구성에 종속되지 않음을 알아야 한다. 다시 말해, 반도체 핀(204 및/또는 204')은 FinFET(도 17a 및 도 17b에 도시) 및/또는 GAA FET(도 18a 및 도 18b에 도시)를 형성하도록 구성될 수 있다. 또한, 여기에 제공하는 실시형태는 도 18a에 도시하는 나노시트 기반의 GAA FET 및 도 18b에 도시하는 나노로드 기반의 GAA FET와 같은 다양한 구성의 GAA FET에도 적용될 수 있다. 뿐만 아니라, 본 실시형태는 반도체 핀(204 및 204')의 폭(WS) 또는 유전체 핀(206)의 폭(WD)을 특정 값에 제한하지 않는다. 예를 들어, 도 17a, 도 17b, 및 도 18b를 참조하면 WS는 WD보다 작고, 도 18a를 참조하면, WS는 WD보다 크다. 물론, 일부 실시형태(도시 생략)에 따라 WS는 WD와 실질적으로 동일할 수도 있다.
이제 도 19a를 참조하면, 단계 120에서 방법(100)은 건식 에칭 공정과 같은 임의의 적절한 에칭 공정에 의해 게이트 트렌치(226)를 형성하여 반도체 핀(204 및/또는 204')의 채널 영역을 노출시키기 위하여 더미 게이트 구조(210)를 제거한다. 일부 실시형태에서, 존재한다면 계면층은 게이트 트렌치(226)에서 반도체 핀(204 및/또는 204') 위에 잔류한다.
도 19b를 참조하면, 반도체 핀(204 및/또는 204')이 GAA FET를 형성하도록 구성된 ML를 포함하는 실시형태에서는, 방법(100)이 ML로부터 비채널층(204b)을 제거하기 위해 단계 120에서 단계 122로 이행하여 채널층(204a)과 인터리브되는 개구부(228)를 형성한다. 방법(100)은 건식 에칭, 습식 에칭, RIE, 또는 이들의 조합과 같은 임의의 적절한 에칭 공정에 의해, 채널층(204a)를 제거하지 않거나 실질적으로 제거하지 않고서 비채널층(204b)을 선택적으로 제거한다. 일례로, 암모니아(NH3) 및/또는 과산화수소(H2O2)를 채택한 습식 에칭 공정이 비채널층(204b)을 선택적으로 제거하기 위해 수행될 수 있다. 다른 예로, HF 및/또는 CF4, SF6, CH2F2, CHF3, C2F6, 다른 불소 함유 에칭제, 또는 이들의 조합과 같은 다른 불소계 에칭제를 채택한 건식 에칭 공정이 비채널층(204b)을 제거하기 위해 수행될 수 있다.
후속하여, 도 19a 및 도 19b에 각각 대응하는 도 20a 및 도 20b를 참조하면, 단계 124에서 방법(100)은 반도체 핀(204 및/또는 204') 각각의 채널 영역 위에, 즉 게이트 트렌치(226)에서, 그리고 적용 가능하다면 개구부(228)에서 금속 게이트 구조(240)를 형성하는데, 이 경우 금속 게이트 구조(240)는 적어도 게이트 유전체층(242)과 게이트 유전체층(242) 위에 배치된 금속 게이트 전극(244)을 포함한다. 도 20b를 참조하면, 반도체 핀(204 및/또는 204')이 GAA FET를 형성하도록 구성된 ML를 포함하는 실시형태에서, 게이트 유전체층(242)은 각각의 채널층(204A) 주위를 둘러싸고, 금속 게이트 전극(244)은 채널층(204a) 사이의 개구부(228)뿐만 아니라 게이트 트렌치(226)도 충전하도록 구성된다.
본 실시형태에서, 게이트 유전체층(242)은 하프늄 산화물, 란탄 산화물, 다른 적절한 재료, 또는 이들의 조합과 같은 임의의 적절한 하이-k(즉, 실리콘 산화물의 약 3.9의 유전 상수보다 큰 유전 상수를 갖는) 유전체 재료를 포함한다. 금속 게이트 전극(244)은 적어도 하나의 일함수 금속층(별도로 도시하지 않음)과 그 위에 배치된 벌크 전도체층(별도로 도시하지 않음)을 포함할 수 있다. 일함수 금속층은 p타입 또는 n타입 일함수 금속층일 수 있다. 예시적인 일함수 재료는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적절한 일함수 재료, 또는 이들의 조합을 포함한다. 벌크 전도체층은 Cu, W, Al, Co, Ru, 기타 적절한 재료, 또는 이들의 조합을 포함할 수 있다. 금속 게이트 구조(240)는 계면층, 캐핑층, 배리어층, 기타 적절한 층, 또는 이들의 조합과 같은 다수의 다른 층(도시 생략)을 더 포함할 수도 있다. 금속 게이트 구조(240)의 다양한 층은 화학적 산화, 열산화, ALD, CVD, PVD, 도금, 기타 적절한 방법, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
이후, 단계 126에서 방법(100)은 디바이스(200)에 추가 처리 단계를 수행할 수 있다. 예를 들어, 방법(100)은 S/D 피처(214) 위에 S/D 컨택(도시 생략)을 형성할 수 있으며, 여기서 각각의 S/D 컨택은 Co, W, Ru, Cu, Al, Ti, Ni, Au, Pt, Pd, 기타 적절한 전도성 재료, 또는 이들의 조합과 같은 임의의 적절한 전도성 재료를 포함할 수 있다. 방법(100)은 일련의 패터닝 및 에칭 공정을 통해 ILD층(222)에 S/D 컨택 개구부를 형성한 다음에, CVD, ALD, PVD, 도금, 기타 적절한 공정, 또는 이들의 조합과 같은 임의의 적절한 방법을 사용하여 S/D 컨택 개구부에 전도성 재료를 퇴적할 수 있다. 일부 실시형태에서는 실리사이드층(도시 생략)이 S/D 피처(214)와 S/D 컨택 사이에 형성된다. 실리사이드층은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈 실리사이드, 티탄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 기타 적절한 실리사이드, 또는 이들의 조합을 포함할 수 있다. 실리사이드층은 CVD, ALD, PVD, 또는 이들의 조합과 같은 퇴적 공정에 의해 디바이스(200) 위에 형성될 수 있다. 후속해서, 방법(100)은 디바이스(200) 위에, 예컨대 금속 게이트 구조(240)와 결합하도록 구성된 게이트 컨택(도시 생략), 수직 인터커넥트 피처(예컨대, 비아; 도시 생략), 수평 인터커넥트 피처(예컨대, 전도성 라인; 도시 생략), 금속간 유전체층(예컨대, ESL 및 ILD층; 도시 생략), 기타 적절한 피처, 또는 이들의 조합과 같은 추가 피처를 형성할 수 있다.
제한적인 것으로 의도되지 않지만, 본 개시내용의 하나 이상의 실시형태들은 반도체 디바이스 및 그 형성에 다양한 이점을 제공한다. 예를 들어, 본 실시형태에서는, 디바이스의 에피택셜 S/D 피처에 인접하여 수직 유전체 피처(예컨대, 유전체 핀)을 형성함으로써 디바이스(예컨대, FinFET, GAA FET 등)의 기생 커패시턴스가 감소한다. 일부 실시형태에서, 유전체 핀을 형성하면 반도체 핀의 어레이를 포함하는 디바이스 영역의 외부 에지에 배치되는 해당 반도체 핀의 바닥부에 에어갭을 도입하게 된다. 여기에 제공하는 바와 같이, 외부(또는 에지) 반도체 핀에 에어갭을 도입하는 것은 반도체 핀의 수를 줄이려는 노력(핀 감축(fin depopulation)이라고도 알려짐)이 실시될 때에 디바이스의 기생 커패시턴스를 감소시키는 데에 중요하다. 본 개시내용의 일부 실시형태에서는, 반도체 핀의 수가 2개 이하로 감소될 수 있다. 개시하는 방법의 실시형태는 다양한 FET을 제조하는 기존의 공정 및 기술에 용이하게 통합될 수 있다.
일 양태에 있어서, 본 실시형태는 반도체 구조를 제공하며, 상기 반도체 구조는, 기판으로부터 돌출한 반도체 핀과, 상기 반도체 핀 위에 배치된 S/D 피처와, 상기 기판 위에 배치된 제1 유전체 핀 및 제2 유전체 핀을 포함하고, 상기 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되고, 상기 에피택셜 S/D 피처의 제1 측벽과 상기 제1 유전체 핀에 의해 제1 에어갭이 봉입되고, 상기 에피택셜 S/D 피처의 제2 측벽과 상기 제2 유전체 핀에 의해 제2 에어갭이 봉입된다.
다른 양태에 있어서, 본 실시형태는 반도체 구조를 제공하고, 상기 반도체 구조는, 기판 위에 배치되며 제1 방향을 따라 길이 방향으로 배향된 제1 반도체 핀 및 제2 반도체 핀과, 상기 제1 반도체 핀의 제1 채널 영역 및 상기 제2 반도체 핀의 제2 채널 위에 배치되고 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 길이 방향으로 배향된 게이트 스택과, 상기 제1 반도체 핀 및 상기 제2 반도체 핀 위에 각각 배치되는 제1 S/D 피처 및 제2 S/D 피처와, 상기 기판 위에 배치되고 상기 제1 방향을 따라 길이 방향으로 배향된 제1 유전체 핀 및 제2 유전체 핀을 포함하고, 상기 제1 반도체 핀 및 상기 제2 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되고, 상기 제1 유전체 핀은 상기 제1 S/D 피처와 함께 제1 에어갭을 형성하고, 상기 제2 유전체 핀은 상기 제2 S/D 피처와 함께 제2 에어갭을 형성한다. 본 실시형태에서, 상기 제1 채널 영역 및 상기 제2 채널 영역 각각은 상기 게이트 스택과 인터리브되는 복수의 반도체층을 포함한다.
또 다른 양태에 있어서, 본 실시형태는 기판으로부터 돌출한 반도체 핀을 형성하는 것과, 상기 반도체 핀에 인접하여 유전체 핀을 형성하는 것 - 상기 유전체 핀은 상기 반도체 핀과 실질적으로 평행하게 배향됨 - 과, 상기 반도체 핀의 일부를 제거하여 소스/드레인(S/D) 리세스를 형성하는 것과, S/D 피처가 상기 유전체 핀의 측벽과 접촉하도록 상기 S/D 리세스에 S/D 피처를 형성하여, 에어갭을 규정하는 것을 포함한다.
이상은 여러 실시형태의 특징을 개관한 것이므로 당업자라면 본 개시내용의 양태를 더 잘 이해할 수 있다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하지 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 반도체 구조에 있어서,
기판으로부터 돌출한 반도체 핀;
상기 반도체 핀 위에 배치된 에피택셜 소스/드레인(S/D) 피처; 및
상기 기판 위에 배치된 제1 유전체 핀 및 제2 유전체 핀을 포함하고,
상기 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되고, 상기 에피택셜 S/D 피처의 제1 측벽과 상기 제1 유전체 핀에 의해 제1 에어갭이 봉입되고, 상기 에피택셜 S/D 피처의 제2 측벽과 상기 제2 유전체 핀에 의해 제2 에어갭이 봉입되는, 반도체 구조.
2. 제1항에 있어서, 상기 제1 에어갭과 상기 제2 에어갭이 각각 스페이서에 의해 부분적으로 규정되도록, 상기 에피택셜 S/D 피처, 상기 제1 유전체 핀, 및 상기 제2 유전체 핀의 부분들 상에 배치된 상기 스페이서를 더 포함하는, 반도체 구조.
3. 제2항에 있어서, 상기 스페이서는 제1 유전 상수를 갖는 제1 유전체 재료를 포함하고, 상기 제1 유전체 핀 및 상기 제2 유전체 핀 각각은 제2 유전 상수가 상이한 제2 유전체 재료를 포함하고, 상기 제1 유전 상수는 상기 제2 유전 상수와는 상이한, 반도체 구조.
4. 제3항에 있어서, 상기 제1 유전 상수는 상기 제2 유전 상수보다 큰, 반도체 구조.
5. 제1항에 있어서, 상기 에피택셜 S/D 피처, 상기 제1 유전체 핀, 및 상기 제2 유전체 핀 위에 배치된 에칭 정지층을 더 포함하는, 반도체 구조.
6. 제5항에 있어서, 상기 제1 에어갭 및 상기 제2 에어갭은 각각 상기 에칭 정지층에 의해 부분적으로 규정되는, 반도체 구조.
7. 제1항에 있어서, 상기 에피택셜 S/D 피처에 인접하여 상기 반도체 핀의 채널 영역 위에 배치된 금속 게이트 스택을 더 포함하고, 상기 반도체 핀의 채널 영역은 상기 금속 게이트 스택과 인터리브되는(interleaved) 반도체 층의 스택을 포함하는, 반도체 구조.
8. 제1항에 있어서, 상기 반도체 핀은 제1 폭에 의해 규정되고, 상기 제1 및 제2 유전체 핀 각각은 상기 반도체 핀의 길이 방향에 실질적으로 수직인 방향으로 제2 폭에 의해 규정되고, 상기 제1 폭은 상기 제2 폭과는 상이한, 반도체 구조.
9. 제8항에 있어서, 상기 제1 폭은 상기 제2 폭보다 큰, 반도체 구조.
10. 반도체 구조에 있어서,
기판 위에 배치되며 제1 방향을 따라 길이 방향으로 배향된 제1 반도체 핀 및 제2 반도체 핀;
상기 제1 반도체 핀의 제1 채널 영역 및 상기 제2 반도체 핀의 제2 채널 위에 배치되고 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 길이 방향으로 배향된 게이트 스택 - 상기 제1 채널 영역 및 상기 제2 채널 영역 각각은 상기 게이트 스택과 인터리브되는 복수의 반도체층을 포함함 -;
상기 제1 반도체 핀 및 상기 제2 반도체 핀 위에 각각 배치된 제1 소스/드레인(S/D) 피처 및 제2 S/D 피처; 및
상기 기판 위에 배치되고 상기 제1 방향을 따라 길이 방향으로 배향된 제1 유전체 핀 및 제2 유전체 핀을 포함하고, 상기 제1 반도체 핀 및 상기 제2 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되고, 상기 제1 유전체 핀은 상기 제1 S/D 피처와 함께 제1 에어갭을 형성하고, 상기 제2 유전체 핀은 상기 제2 S/D 피처와 함께 제2 에어갭을 형성하는, 반도체 구조.
11. 제10항에 있어서, 상기 제1 S/D 피처와 상기 제2 S/D 피처는 병합하여 제3 에어갭을 형성하는, 반도체 구조.
12. 제10항에 있어서,
상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 배치된 제3 반도체 핀; 및
상기 제3 반도체 핀 위에 배치된 제3 S/D 피처를 더 포함하고, 상기 제1 S/D 피처, 상기 제2 S/D 피처, 및 상기 제3 S/D 피처는 병합하여 상기 제1 S/D 피처와 상기 제2 S/D 피처 사이에 제3 에어갭을, 상기 제2 S/D 피처와 상기 제3 S/D 피처 사이에 제4 에어갭을 형성하는, 반도체 구조.
13. 제10항에 있어서, 상기 기판 위에 배치된 격리 구조를 더 포함하고, 상기 격리 구조의 부분은 상기 제1 유전체 핀 및 상기 제2 유전체 핀을 상기 기판과 분리시키는, 반도체 구조.
14. 제10항에 있어서, 상기 제1 유전체 핀 및 상기 제1 S/D 피처의 바닥부 사이에 그리고 상기 제2 유전체 핀 및 상기 제2 유전체 핀의 바닥부 사이에 배치된 에칭 정지층을 더 포함하여, 상기 제1 에어갭과 상기 제2 에어갭은 각각 상기 에칭 정지층에 의해 봉입되는, 반도체 구조.
15. 제10항에 있어서, 상기 제1 S/D 피처, 상기 제2 S/D 피처, 상기 제1 유전체 핀, 및 상기 제2 유전체 핀의 부분들 상에 배치된 스페이서를 더 포함하여, 상기 제1 에어갭과 상기 제2 에어갭은 각각 상기 스페이서에 의해 부분적으로 봉입되고, 상기 제1 유전체 핀 또는 상기 제2 유전체 핀의 유전 상수는 상기 스페이서의 유전 상수보다 작은, 반도체 구조.
16. 방법에 있어서,
기판으로부터 돌출한 반도체 핀을 형성하는 단계;
상기 반도체 핀에 인접하여 유전체 핀을 형성하는 단계 - 상기 유전체 핀은 상기 반도체 핀과 실질적으로 평행하게 배향됨 -;
상기 반도체 핀의 일부를 제거하여 소스/드레인(S/D) 리세스를 형성하는 단계; 및
S/D 피처가 상기 유전체 핀의 측벽과 접촉하여 에어갭을 규정하도록 상기 S/D 리세스에 상기 S/D 피처를 형성하는 단계를 포함하는, 방법.
17. 제16항에 있어서, 상기 S/D 리세스를 형성하기 전에,
상기 반도체 핀 및 상기 유전체 핀 위에 스페이서층을 퇴적하는 단계; 및
상기 반도체 핀 및 상기 유전체 핀의 바닥부에 스페이서를 형성하여, 상기 S/D 피처의 바닥부가 상기 스페이서 사이에 배치되고 상기 에어갭이 상기 스페이서에 의해 부분적으로 봉입되도록, 상기 스페이서층을 리세싱하는 단계를 더 포함하는, 방법.
18. 제16항에 있어서, 에칭 정치층이 상기 에어갭을 부분적으로 충전하도록 상기 S/D 피처 및 상기 유전체 핀 위에 상기 에칭 정지층을 형성하는 단계를 더 포함하는, 방법.
19. 제16항에 있어서, 상기 유전체 핀은 상기 제1 유전체 핀이고, 상기 에어갭은 제1 에어갭이고, 상기 방법은, 상기 반도체 핀이 상기 제1 유전체 핀과 제2 유전체 핀 사이에 배치되도록, 상기 반도체 핀에 인접하고 상기 반도체 핀에 실질적으로 평행한 상기 제2 유전체 핀을 형성하는 단계를 더 포함하고, 상기 S/D 피처는 상기 제2 유전체 핀의 측벽과 접촉하여 제2 에어갭을 규정하도록 상기 S/D 리세스에 형성되는, 방법.
20. 제16항에 있어서, 상기 반도체 핀은 제1 반도체 핀이고, 상기 유전체 핀은 제1 유전체 핀이고, 상기 S/D 피처는 제1 S/D 피처이고, 상기 에어갭은 제1 에어갭이고, 상기 방법은,
상기 제1 반도체 핀에 인접하고 상기 제1 반도체 핀에 실질적으로 평행한 제2 반도체 핀을 형성하는 단계;
상기 제1 반도체 핀에 실질적으로 평행한 제2 유전체 핀을 형성하는 단계 - 상기 제1 반도체 핀 및 상기 제2 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치됨 -; 및
상기 제2 반도체 핀 위에 제2 S/D 피처를 형성하는 단계를 더 포함하고, 상기 제2 S/D 피처는 상기 제2 유전체 핀의 측벽과 접촉하여 제2 에어갭을 형성하고, 상기 제1 S/D 피처와 상기 제2 S/D 피처는 병합하여 제3 에어갭을 형성하는, 방법.

Claims (10)

  1. 반도체 구조에 있어서,
    기판으로부터 돌출한 반도체 핀;
    상기 반도체 핀 위에 배치된 에피택셜 소스/드레인(S/D) 피처;
    상기 기판 위에 배치된 제1 유전체 핀 및 제2 유전체 핀; 및
    상기 에피택셜 S/D 피처, 상기 제1 유전체 핀, 및 상기 제2 유전체 핀 위에 배치된 에칭 정지층
    을 포함하고,
    상기 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되고, 상기 에피택셜 S/D 피처의 제1 측벽과 상기 제1 유전체 핀에 의해 제1 에어갭이 봉입되고, 상기 에피택셜 S/D 피처의 제2 측벽과 상기 제2 유전체 핀에 의해 제2 에어갭이 봉입되는, 반도체 구조.
  2. 제1항에 있어서, 상기 제1 에어갭과 상기 제2 에어갭이 각각 스페이서에 의해 부분적으로 규정되도록, 상기 에피택셜 S/D 피처, 상기 제1 유전체 핀, 및 상기 제2 유전체 핀의 부분들 상에 배치되는 상기 스페이서를 더 포함하는, 반도체 구조.
  3. 제2항에 있어서, 상기 스페이서는 제1 유전 상수를 갖는 제1 유전체 재료를 포함하고, 상기 제1 유전체 핀 및 상기 제2 유전체 핀 각각은 제2 유전 상수를 갖는 제2 유전체 재료를 포함하고, 상기 제1 유전 상수는 상기 제2 유전 상수와는 상이한, 반도체 구조.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 에어갭 및 상기 제2 에어갭은 각각 상기 에칭 정지층에 의해 부분적으로 규정되는, 반도체 구조.
  6. 제1항에 있어서, 상기 에피택셜 S/D 피처에 인접하여 상기 반도체 핀의 채널 영역 위에 배치된 금속 게이트 스택을 더 포함하고, 상기 반도체 핀의 채널 영역은 상기 금속 게이트 스택과 인터리브되는(interleaved) 반도체 층의 스택을 포함하는, 반도체 구조.
  7. 제1항에 있어서, 상기 반도체 핀은 제1 폭에 의해 규정되고, 상기 제1 및 제2 유전체 핀 각각은 상기 반도체 핀의 길이 방향에 수직인 방향으로 제2 폭에 의해 규정되고, 상기 제1 폭은 상기 제2 폭과는 상이한, 반도체 구조.
  8. 제7항에 있어서, 상기 제1 폭은 상기 제2 폭보다 큰, 반도체 구조.
  9. 반도체 구조에 있어서,
    기판 위에 배치되며 제1 방향을 따라 길이 방향으로 배향된 제1 반도체 핀 및 제2 반도체 핀;
    상기 제1 반도체 핀의 제1 채널 영역 및 상기 제2 반도체 핀의 제2 채널 위에 배치되고 상기 제1 방향에 수직인 제2 방향을 따라 길이 방향으로 배향된 게이트 스택 - 상기 제1 채널 영역 및 상기 제2 채널 영역 각각은 상기 게이트 스택과 인터리브되는 복수의 반도체층을 포함함 -;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀 위에 각각 배치된 제1 소스/드레인(S/D) 피처 및 제2 S/D 피처; 및
    상기 기판 위에 배치되고 상기 제1 방향을 따라 길이 방향으로 배향된 제1 유전체 핀 및 제2 유전체 핀
    을 포함하고, 상기 제1 반도체 핀 및 상기 제2 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 배치되고, 상기 제1 유전체 핀은 상기 제1 S/D 피처와 함께 제1 에어갭을 형성하고, 상기 제2 유전체 핀은 상기 제2 S/D 피처와 함께 제2 에어갭을 형성하는, 반도체 구조.
  10. 방법에 있어서,
    기판으로부터 돌출한 반도체 핀을 형성하는 단계;
    상기 기판 위에 유전체층을 퇴적하는 단계;
    상기 유전체층의 상면이 상기 반도체 핀의 상면과 동일 평면에 있을 때까지 상기 유전체층을 평탄화하는 단계;
    상기 유전체층 내에 그리고 상기 반도체 핀에 인접하게 트렌치를 형성하는 단계;
    상기 트렌치 내에 유전체 핀을 형성하는 단계 - 상기 유전체 핀은 상기 반도체 핀과 평행하게 배향됨 -;
    상기 반도체 핀의 일부를 제거하여 소스/드레인(S/D) 리세스를 형성하는 단계; 및
    S/D 피처가 상기 유전체 핀의 측벽과 접촉하여 에어갭을 규정하도록 상기 S/D 리세스에 상기 S/D 피처를 형성하는 단계
    를 포함하는, 방법.
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