KR102509657B1 - Three dimensional flash memory improving leakage current of gsl and manufacturing method thereof - Google Patents

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Abstract

COP 구조가 적용된 3차원 플래시 메모리에서 GSL의 누설 전류를 개선하기 위한 기술이 제안된다. 일 실시예에 따르면, COP 구조가 적용된 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line); 및 상기 복수의 워드 라인들 및 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하고, 상기 채널층 중 상기 GSL에 대응하는 일부 영역은, 상기 기판의 상부 표면의 결정화된 실리콘을 이용하여 실리콘으로 형성되는 것을 특징으로 한다.A technique for improving the leakage current of GSL in a 3D flash memory to which a COP structure is applied is proposed. According to one embodiment, a three-dimensional flash memory to which a COP structure is applied may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; Ground Selection Lines (GSLs) positioned below the plurality of word lines; and at least one string extending in a vertical direction on the substrate through the plurality of word lines and the GSL, wherein the at least one string extends in the vertical direction and surrounds the channel layer. and a charge storage layer extending in the vertical direction, wherein a portion of the channel layer corresponding to the GSL is formed of silicon using crystallized silicon on the upper surface of the substrate. .

Description

GSL의 누설 전류를 개선하는 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY IMPROVING LEAKAGE CURRENT OF GSL AND MANUFACTURING METHOD THEREOF}Three-dimensional flash memory improving leakage current of GSL and method for manufacturing the same

아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, COP(Cell On Peri) 구조가 적용된 3차원 플래시 메모리에서 GSL(Ground Selection Line)의 누설 전류(Leakage current)를 개선하는 기술이다.The following embodiments relate to a 3D flash memory, and more particularly, to a technology for improving leakage current of a ground selection line (GSL) in a 3D flash memory to which a COP (Cell On Peri) structure is applied. .

플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.A flash memory device is an electrically erasable programmable read only memory (EEPROM), and the memory is, for example, a computer, digital camera, MP3 player, game system, memory stick (Memory stick). ) can be commonly used.

이러한 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하는 소자로서, 최근 수직 방향의 고단으로 집적되는 3차원 구조가 제안됨에 따라 3차원 플래시 메모리로 명명되고 있다.These flash memory devices are devices that electrically control the input and output of data by Fowler-Nordheimtunneling or hot electron injection. As a three-dimensional structure integrated at a high level in the vertical direction has recently been proposed, a three-dimensional It is called flash memory.

그 구조와 관련하여, 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도인 도 1을 참조하면, 3차원 플래시 메모리(100)는 기판(105) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(110), 복수의 워드 라인들(110)의 하단에 위치하는 GSL(120), 복수의 워드 라인들(110) 및 GSL(120)을 관통하여 기판(105) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(130)(적어도 하나의 스트링(130)은 수직 방향으로 연장 형성되는 채널층(131) 및 채널층을 감싸는 전하 저장층(132)으로 구성됨)을 포함한다.Regarding its structure, referring to FIG. 1 , which is an X-Z cross-sectional view showing a conventional 3D flash memory, the 3D flash memory 100 extends in a horizontal direction on a substrate 105 and is sequentially stacked with a plurality of word lines. 110, the GSL 120 located at the lower end of the plurality of word lines 110, the plurality of word lines 110 and the GSL 120 are formed to extend vertically on the substrate 105 At least one string 130 (at least one string 130 is composed of a channel layer 131 extending in a vertical direction and a charge storage layer 132 surrounding the channel layer).

이와 같은 구조의 3차원 플래시 메모리(100)에서는 GSL(120)에서의 누설 전류가 발생되는 문제점이 발생될 수 있는 바, 기존의 3차원 플래시 메모리는 GSL(120)에 대응하는 위치에 전하 저장층(132)을 배치하지 않는 구조(보다 정확하게는 GSL(120)에 대응하는 위치에 전하 저장층(132)인 ONO층 중 Nitride층이 배치되지 않는 구조)와 기판(105) 전체 및 채널층(131) 중 GSL(120)에 대응하는 영역(131-1) 모두를 실리콘으로 구성하는 구조(채널층(131)의 그 외 영역은 폴리 실리콘으로 구성됨)를 적용하는 것으로 상기 문제점을 해결할 수 있었다.In the 3D flash memory 100 having such a structure, a leakage current may occur in the GSL 120, and the existing 3D flash memory has a charge storage layer at a position corresponding to the GSL 120. (132) is not disposed (more precisely, a structure in which the Nitride layer is not disposed in the ONO layer, which is the charge storage layer 132, at a position corresponding to the GSL 120) and the entire substrate 105 and the channel layer 131 ), the above problem could be solved by applying a structure in which all regions 131-1 corresponding to the GSL 120 are made of silicon (other regions of the channel layer 131 are made of polysilicon).

그러나 기존의 3차원 플래시 메모리는, 집적도 향상을 위해 COP(Cell On Peri.) 구조가 적용될 경우, 기판(105) 전체가 실리콘으로 구성될 수 없어 채널층(131) 중 GSL(120)에 대응하는 영역(131-1) 역시 실리콘으로 구성될 수 없는 한계를 갖는 바, COP 구조가 적용된 3차원 플래시 메모리에서 GSL의 누설 전류를 개선 및 방지하는 기술이 제안될 필요가 있다.However, in the conventional 3D flash memory, when a COP (Cell On Peri.) structure is applied to improve integration, the entire substrate 105 cannot be made of silicon, so that the channel layer 131 corresponding to the GSL 120 Since the region 131-1 also has a limitation that it cannot be made of silicon, a technique for improving and preventing leakage current of the GSL in a 3D flash memory to which a COP structure is applied needs to be proposed.

일 실시예들은 COP 구조에서 GSL의 누설 전류를 개선하는 3차원 플래시 메모리를 제안한다.Embodiments propose a three-dimensional flash memory that improves leakage current of GSL in a COP structure.

보다 상세하게, 일 실시예들은 채널층 중 GSL에 대응하는 영역을 실리콘으로 구성함으로써, GSL TR(Transistor)의 누설 전류 특성을 개선하는 3차원 플래시 메모리를 제안한다.More specifically, one embodiment proposes a 3D flash memory that improves leakage current characteristics of a GSL transistor (TR) by configuring a region corresponding to the GSL in a channel layer with silicon.

일 실시예에 따르면, COP 구조가 적용된 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line); 및 상기 복수의 워드 라인들 및 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하고, 상기 채널층 중 상기 GSL에 대응하는 일부 영역은, 상기 기판의 상부 표면의 결정화된 실리콘을 이용하여 실리콘으로 형성되는 것을 특징으로 한다.According to one embodiment, a three-dimensional flash memory to which a COP structure is applied may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; Ground Selection Lines (GSLs) positioned below the plurality of word lines; and at least one string extending in a vertical direction on the substrate through the plurality of word lines and the GSL, wherein the at least one string extends in the vertical direction and surrounds the channel layer. and a charge storage layer extending in the vertical direction, wherein a portion of the channel layer corresponding to the GSL is formed of silicon using crystallized silicon on the upper surface of the substrate. .

일 측면에 따르면, 상기 채널층 중 상기 GSL에 대응하는 일부 영역은, 상기 기판의 상부 표면의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 상기 실리콘으로 형성되는 것을 특징으로 할 수 있다.According to one aspect, a portion of the channel layer corresponding to the GSL may be formed of silicon through epitaxial growth based on crystallized silicon of the upper surface of the substrate. .

다른 일 측면에 따르면, 상기 기판의 상부 표면은, 상기 기판을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법이 적용됨에 따라 상기 실리콘으로 결정화되는 것을 특징으로 할 수 있다.According to another aspect, the upper surface of the substrate may be crystallized into silicon as a laser annealing technique is applied to polysilicon forming the substrate.

또 다른 일 측면에 따르면, 상기 채널층 중 상기 복수의 워드 라인들에 대응하는 나머지 영역은, 폴리 실리콘으로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the remaining regions of the channel layer corresponding to the plurality of word lines may be formed of polysilicon.

또 다른 일 측면에 따르면, 상기 기판 중 상부 표면을 제외한 나머지 영역은, 폴리 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.According to another aspect, the three-dimensional flash memory, characterized in that the remaining region of the substrate, except for the upper surface, is formed of polysilicon.

또 다른 일 측면에 따르면, 상기 전하 저장층은, 상기 복수의 워드 라인들에 대응하는 위치에 연장 형성되는 것을 특징으로 할 수 있다.According to another aspect, the charge storage layer may be formed to extend at positions corresponding to the plurality of word lines.

일 실시예에 따르면, COP 구조가 적용된 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line) 및 상기 복수의 워드 라인들과 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 홀(Hole)을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 적어도 하나의 홀 내부에 상기 수직 방향으로 연장 형성되는 내부 공간을 포함하는 전하 저장층을 연장 형성하는 단계; 및 상기 전하 저장층의 내부 공간을 통해, 상기 기판의 상부 표면의 결정화된 실리콘을 이용하여 상기 GSL에 대응하는 위치에 채널층 중 일부 영역을 실리콘으로 형성하는 단계를 포함한다.According to an embodiment, a method of manufacturing a 3D flash memory to which a COP structure is applied includes a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, and a GSL (Ground Ground) positioned at a lower end of the plurality of word lines. preparing a semiconductor structure including a selection line) and at least one hole extending in a vertical direction on the substrate through the plurality of word lines and the GSL; extending and forming a charge storage layer including an internal space extending in the vertical direction inside the at least one hole in the semiconductor structure; and forming a partial region of the channel layer with silicon at a position corresponding to the GSL by using crystallized silicon on an upper surface of the substrate through an internal space of the charge storage layer.

일 측면에 따르면, 상기 채널층 중 일부 영역을 실리콘으로 형성하는 단계는, 상기 기판의 상부 표면의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 상기 채널층 중 일부 영역을 상기 실리콘으로 형성하는 단계인 것을 특징으로 할 수 있다.According to one aspect, forming a partial region of the channel layer with silicon may include forming a partial region of the channel layer with silicon through epitaxial growth based on the crystallized silicon of the upper surface of the substrate. It can be characterized as a forming step.

다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 제조 방법은, 상기 기판을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법을 적용하여 상기 기판의 상부 표면을 상기 실리콘으로 결정화하는 단계를 더 포함하는 것을 특징으로 할 수 있다.According to another aspect, the method of manufacturing the three-dimensional flash memory further comprises crystallizing an upper surface of the substrate with silicon by applying a laser annealing technique to polysilicon forming the substrate. that can be characterized.

또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 제조 방법은, 상기 채널층 중 상기 복수의 워드 라인들에 대응하는 나머지 영역을 폴리 실리콘으로 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.According to another aspect, the method of manufacturing the 3D flash memory may further include forming remaining regions of the channel layer corresponding to the plurality of word lines with polysilicon.

또 다른 일 측면에 따르면, 상기 기판 중 상부 표면을 제외한 나머지 영역은, 폴리 실리콘으로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the remaining regions of the substrate except for the upper surface may be formed of polysilicon.

일 실시예들은 COP 구조에서 GSL의 누설 전류를 개선하는 3차원 플래시 메모리를 제안할 수 있다.Embodiments may propose a 3D flash memory improving leakage current of a GSL in a COP structure.

보다 상세하게, 일 실시예들은 채널층 중 GSL에 대응하는 영역을 실리콘으로 구성함으로써, GSL TR(Transistor)의 누설 전류 특성을 개선하는 3차원 플래시 메모리를 제안 할 수 있다.More specifically, one embodiment may propose a 3D flash memory in which leakage current characteristics of a GSL transistor (TR) are improved by configuring a region corresponding to the GSL in the channel layer with silicon.

따라서, 일 실시예들은 집적도를 향상시키는 가운데, GSL에서의 누설 전류를 방지 및 개선하는 기술 효과를 달성할 수 있다.Therefore, the embodiments can achieve a technical effect of preventing and improving leakage current in the GSL while improving the degree of integration.

도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리는 나타낸 X-Z 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 4 내지 7는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.1 is an XZ cross-sectional view showing a conventional three-dimensional flash memory.
2 is an XZ cross-sectional view of a 3D flash memory according to an exemplary embodiment.
3 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
4 to 7 are XZ cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification (terminology) are terms used to appropriately express preferred embodiments of the present invention, which may vary according to the intention of a user or operator or customs in the field to which the present invention belongs. Therefore, definitions of these terms will have to be made based on the content throughout this specification.

이하, 3차원 플래시 메모리를 나타낸 X-Z 단면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 적어도 하나의 스트링의 상부에 위치하는 비트 라인, 적어도 하나의 스트링의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 통상의 플래시 메모리에 요구되는 구성요소들을 포함하도록 구성될 수 있다.Hereinafter, in the X-Z cross-sectional view showing the 3D flash memory, components such as a bit line located above at least one string and a source line located below at least one string are omitted for convenience of description of the 3D flash memory. can be shown and described. However, the 3D flash memory to be described below is not limited or limited thereto and may be configured to include components required for a typical flash memory.

도 2는 일 실시예에 따른 3차원 플래시 메모리는 나타낸 X-Z 단면도이다.2 is an X-Z cross-sectional view of a 3D flash memory according to an exemplary embodiment.

도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는 복수의 워드 라인들(210), 복수의 워드 라인들(210)의 하단에 위치하는 GSL(220) 및 적어도 하나의 스트링(230)을 포함한다.Referring to FIG. 2 , a 3D flash memory 200 according to an embodiment includes a plurality of word lines 210, a GSL 220 positioned below the plurality of word lines 210, and at least one string. (230).

복수의 워드 라인들(210), 복수의 워드 라인들(210)의 하단에 위치하는 GSL(220) 및 적어도 하나의 스트링(230)이 형성되는 기판(205)은, COP 구조가 적용되기 위하여 폴리 실리콘(Poly-silicon)으로 형성되나, 상부 표면은 후술되는 GSL의 누설 전류 방지 구조를 위해 결정화된 실리콘(이하, "실리콘"으로 표기되는 것은 단결정질의 실리콘(Single crystal silicon)을 의미함)으로 형성되어 있을 수 있다(기판(205) 중 상부 표면(205-1)을 제외한 나머지 영역(205-2)이 폴리 실리콘으로 형성됨). 도면에는 도시되지 않았으나, 이하 기판(205)은 COP 구조가 적용됨에 따라 적어도 하나의 주변 회로를 포함할 수 있다.The substrate 205 on which the plurality of word lines 210, the GSL 220 located at the bottom of the plurality of word lines 210, and at least one string 230 are formed are poly It is formed of silicon (Poly-silicon), but the upper surface is formed of crystallized silicon (hereinafter referred to as "silicon" means single crystal silicon) for the leakage current prevention structure of GSL, which will be described later. (The remaining region 205-2 of the substrate 205, except for the upper surface 205-1, is formed of polysilicon). Although not shown in the drawings, the substrate 205 may include at least one peripheral circuit as the COP structure is applied.

복수의 워드 라인들(210)은 기판(205) 상 수평 방향(예컨대, X 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)이 수행되도록 할 수 있다. 이러한 복수의 워드 라인들(210)의 사이에는 절연 물질로 형성되는 복수의 절연층들(211)이 개재될 수 있다.The plurality of word lines 210 are sequentially stacked while extending in the horizontal direction (eg, X direction) on the substrate 205, and each of W (tungsten), Ti (titanium), Ta (tantalum), Cu ( It is formed of conductive materials such as copper), Mo (molybdenum), Ru (ruthenium), or Au (gold) (including all metal materials capable of forming ALD in addition to the metal materials described above) and applies voltage to memory cells corresponding to each. A memory operation (read operation, program operation, erase operation, etc.) can be performed. A plurality of insulating layers 211 formed of an insulating material may be interposed between the plurality of word lines 210 .

이러한 복수의 워드 라인들(210)의 상단에는 SSL(String Selection Line)(미도시)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(220)(GSL은 공통 소스 라인인 Common Source Line; CSL(미도시)과 연결됨)이 배치될 수 있다.A string selection line (SSL) (not shown) may be disposed at an upper end of the plurality of word lines 210, and a ground selection line (GSL) 220 (GSL is a common source line; a common source line; connected to CSL (not shown)) may be disposed.

적어도 하나의 스트링(230)은 복수의 워드 라인들(210) 및 GSL(220)을 관통하여 기판(205) 상 수직 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(231) 및 전하 저장층(232)을 포함할 수 있다.At least one string 230 penetrates the plurality of word lines 210 and the GSL 220 and extends on the substrate 205 in a vertical direction (eg, Z direction), each of which is a channel layer 231 and a charge storage layer 232 .

전하 저장층(232)은 채널층(231)을 감싸도록 수직 방향으로 연장 형성된 채 복수의 워드 라인들(210)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 복수의 워드 라인들(210)에 대응하는 위치에 연장 형성될 수 있다(보다 정확하게는, ONO(Oxide-Nitride-Oxide)의 구조의 전하 저장층(232) 중 Nitride층이 복수의 워드 라인들(210)에 대응하는 위치에 연장 형성되고, 나머지 Oxide층들은 GSL(220)에 대응하는 위치까지 연장 형성될 수 있음).The charge storage layer 232 is a component that stores charge from current flowing through the plurality of word lines 210 while extending in the vertical direction so as to surround the channel layer 231 . (More precisely, among the charge storage layer 232 of ONO (Oxide-Nitride-Oxide) structure, the Nitride layer is located at a position corresponding to the plurality of word lines 210. extended, and the remaining oxide layers may be extended to a position corresponding to the GSL 220).

여기서, 전하 저장층(232)이 ONO의 구조로 형성되는 것으로 설명되나, 이에 제한되거나 한정되지 않고, 복수의 워드 라인들(210)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하여 전하들의 상태를 유지하는 다양한 전하 저장 구성요소가 사용될 수 있다.Here, the charge storage layer 232 is described as being formed of an ONO structure, but is not limited or limited thereto, and traps charges or holes by a voltage applied through the plurality of word lines 210 to state the charges. A variety of charge storage components may be used that retain

또한, 이하 전하 저장층(232)은 기판(205)에 대해 직교하는 수직 방향(예컨대, Z 방향)으로 연장 형성되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(205)과 평행하며 복수의 워드 라인(210)들과 접촉되는 수평 요소도 더 포함할 수 있다.In addition, hereinafter, the charge storage layer 232 is described as including only vertical elements extending in a vertical direction (eg, Z direction) perpendicular to the substrate 205, but is not limited thereto, and the substrate 205 and the substrate 205 are not limited thereto. Horizontal elements that are parallel and contact the plurality of word lines 210 may also be further included.

채널층(231)은 전하 저장층(232)에 의해 감싸지며 수직 방향으로 연장 형성된 채 복수의 워드 라인들(210)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 복수의 워드 라인들(210)에 대응하는 위치로부터 GSL(220)에 대응하는 위치까지 연장 형성될 수 있다.The channel layer 231 is a component that stores charge from current flowing through a plurality of word lines 210 while extending in the vertical direction while being surrounded by the charge storage layer 232, and is a component that stores a plurality of word lines ( 210) to a position corresponding to the GSL 220.

특히, 일 실시예에 따른 3차원 플래시 메모리(200)에서, 채널층(231)의 일부 영역(231-1)(채널층(231) 중 GSL(220)에 대응하는 일부 영역)은 실리콘(이하, "실리콘"으로 표기되는 것은 단결정질의 실리콘(Single crystal silicon)을 의미함)으로 형성되고, 나머지 영역(231-2)(채널층(231) 중 복수의 워드 라인들(210)에 대응하는 나머지 영역)은 폴리 실리콘(Poly-silicon)으로 형성될 수 있다.In particular, in the 3D flash memory 200 according to an exemplary embodiment, a portion 231-1 of the channel layer 231 (a portion of the channel layer 231 corresponding to the GSL 220) is made of silicon (hereinafter referred to as silicon). , "silicon" is formed of single crystal silicon), and the remaining region 231-2 (of the channel layer 231 corresponding to the plurality of word lines 210) region) may be formed of poly-silicon.

이 때, 채널층(231) 중 GSL(220)에 대응하는 일부 영역(231-1)은, 기판(205)의 상부 표면(205-1)의 결정화된 실리콘을 이용하여 실리콘으로 형성될 수 있다. 예를 들어, 기판(205)을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법이 적용됨에 따라 기판(205)의 상부 표면(205-1)은 실리콘으로 결정화될 수 있다. 이에, 채널층(231) 중 GSL(220)에 대응하는 일부 영역(231-1)은, 기판(205)의 상부 표면(205-1)의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 실리콘으로 형성될 수 있다.At this time, a partial region 231-1 of the channel layer 231 corresponding to the GSL 220 may be formed of silicon using crystallized silicon of the upper surface 205-1 of the substrate 205. . For example, as a laser annealing technique is applied to polysilicon forming the substrate 205, the upper surface 205-1 of the substrate 205 may be crystallized into silicon. Accordingly, a portion 231-1 of the channel layer 231 corresponding to the GSL 220 is epitaxially grown based on crystallized silicon on the upper surface 205-1 of the substrate 205. It can be formed of silicon through.

기판(205)의 상부 표면(205-1)이 실리콘으로 결정화됨에 있어 적용되는 기법 및 공정은 설명된 레이저 어닐링 기법으로 제한되거나 한정되지 않고, 폴리 실리콘을 결정화하여 실리콘을 형성하는 다양한 기법 또는 공정이 활용될 수 있다.Techniques and processes applied when the upper surface 205-1 of the substrate 205 is crystallized into silicon are not limited or limited to the laser annealing technique described above, and various techniques or processes for crystallizing polysilicon to form silicon may be employed. can be utilized

이처럼 채널층(231) 중 GSL(220)에 대응하는 일부 영역(231-1)이 실리콘으로 형성되고, 채널층(231) 중 복수의 워드 라인들(210)에 대응하는 나머지 영역(231-2)이 폴리 실리콘으로 형성되며, 기판(205) 역시 상부 표면(205-1)을 제외한 나머지 영역(205-2)이 폴리 실리콘으로 형성됨에 따라, 일 실시예에 따른 3차원 플래시 메모리(200)는 COP 구조를 적용하여 집적도를 향상시키고 복수의 워드 라인들(210)에 대응하는 채널층(231)의 나머지 영역(231-2)에서의 메모리 동작 관련 채널 특성을 보장하는 가운데, GSL TR(GSL TR은 GSL(220)에 맞닿는 전하 저장층(232)의 영역을 의미함)의 누설 전류 특성을 개선하여 GSL에서의 누설 전류를 방지할 수 있다.As described above, a portion of the region 231-1 of the channel layer 231 corresponding to the GSL 220 is formed of silicon, and the remaining region 231-2 of the channel layer 231 corresponding to the plurality of word lines 210 ) is formed of polysilicon, and the substrate 205 is also formed of polysilicon, except for the upper surface 205-1, the remaining region 205-2, the three-dimensional flash memory 200 according to an embodiment is While the degree of integration is improved by applying the COP structure and channel characteristics related to memory operation in the remaining region 231-2 of the channel layer 231 corresponding to the plurality of word lines 210 are guaranteed, GSL TR (GSL TR It is possible to prevent leakage current in the GSL by improving the leakage current characteristics of the charge storage layer 232 that is in contact with the GSL 220 .

이와 같은 3차원 플래시 메모리(200)의 제조 방법에 대해서는 아래에서 설명하기로 한다.A method of manufacturing the 3D flash memory 200 will be described below.

도 3은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 4 내지 7은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 설명되는 제조 방법은 도 2를 참조하여 전술된 3차원 플래시 메모리는 제조하기 위한 것으로, 자동화 및 기계화된 시스템에 의해 수행될 수 있다.3 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment, and FIGS. 4 to 7 are X-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment. The manufacturing method described below is for manufacturing the three-dimensional flash memory described above with reference to FIG. 2, and may be performed by an automated or mechanized system.

도 3 내지 7울 참조하면, 제조 시스템은 단계(S310)에서, 도 4와 같이 반도체 구조체(400)를 준비할 수 있다.Referring to FIGS. 3 to 7 , the manufacturing system may prepare the semiconductor structure 400 as shown in FIG. 4 in step S310 .

여기서, 반도체 구조체(400)는 기판(405) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(410), 복수의 워드 라인들(410)의 하단에 위치하는 GSL(Ground Selection Line)(420) 및 복수의 워드 라인들(410)과 GSL(420)을 관통하여 기판(405) 상 수직 방향으로 연장 형성되는 적어도 하나의 홀(Hole)(430)을 포함할 수 있다.Here, the semiconductor structure 400 is formed extending in the horizontal direction on the substrate 405 and sequentially stacked a plurality of word lines 410, a GSL (Ground Selection Line) located at the lower end of the plurality of word lines 410 ) 420 and at least one hole 430 extending vertically on the substrate 405 through the plurality of word lines 410 and the GSL 420 .

이어서, 제조 시스템은 단계(S320)에서, 도 5와 같이 반도체 구조체(400)에서 적어도 하나의 홀(430) 내부에 수직 방향으로 연장 형성되는 내부 공간(431-1)을 포함하는 전하 저장층(431)을 연장 형성할 수 있다.Then, in step S320, the manufacturing system includes a charge storage layer including an internal space 431-1 extending in the vertical direction inside at least one hole 430 in the semiconductor structure 400 as shown in FIG. 5 ( 431) can be extended.

그 다음, 제조 시스템은 단계(S330)에서, 도 6과 같이 전하 저장층(431)의 내부 공간(431-1)을 통해, 기판(405)의 상부 표면(405-1)의 결정화된 실리콘을 이용하여 GSL(420)에 대응하는 위치에 채널층(432) 중 일부 영역(432-1)을 실리콘으로 형성할 수 있다.Then, in step S330, the manufacturing system forms crystallized silicon on the upper surface 405-1 of the substrate 405 through the inner space 431-1 of the charge storage layer 431 as shown in FIG. A partial region 432-1 of the channel layer 432 may be formed of silicon at a position corresponding to the GSL 420 using silicon.

보다 상세하게, 단계(S330)에서 제조 시스템은, 기판(405)의 상부 표면(405-1)의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 채널층(432) 중 일부 영역(432-1)을 실리콘으로 형성할 수 있다.In more detail, in step S330, the manufacturing system performs epitaxial growth based on the crystallized silicon of the upper surface 405-1 of the substrate 405, and some regions of the channel layer 432 ( 432-1) may be formed of silicon.

이 때, 기판(405)의 상부 표면(405-1)은, 기판(405)을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법이 적용되어 실리콘으로 결정화되어 있을 수 있다. 이와 같이 기판(405)의 상부 표면(405-1)이 실리콘으로 결정화되는 것은, 단계(S310) 이전 반도체 구조체(400)를 제조하는 과정에서 수행될 수 있으나, 이에 제한되거나 한정되지 않고 단계(S310)와 단계(S320) 사이에 수행될 수도 있다. 즉, 제조 시스템은 도면에는 도시되지 않았으나, 단계(S310) 이전에 반도체 구조체(400)를 제조하는 과정에서 기판(405)을 형성하는 폴리 실리콘에 레이저 어닐링 기법을 적용하여 기판(405)의 상부 표면(405-1)을 실리콘으로 결정화하거나, 단계(S310) 이후 단계(S320) 이전에 기판(405)을 형성하는 폴리 실리콘에 레이저 어닐링 기법을 적용하여 기판(405)의 상부 표면(405-1)을 실리콘으로 결정화할 수 있다.In this case, the upper surface 405 - 1 of the substrate 405 may be crystallized into silicon by applying a laser annealing technique to polysilicon forming the substrate 405 . In this way, crystallization of the upper surface 405-1 of the substrate 405 with silicon may be performed in the process of manufacturing the semiconductor structure 400 prior to step S310, but is not limited or limited thereto, and step S310 ) and step S320. That is, although the manufacturing system is not shown in the drawings, a laser annealing technique is applied to the polysilicon forming the substrate 405 in the process of manufacturing the semiconductor structure 400 before step S310 to form the upper surface of the substrate 405. The upper surface 405-1 of the substrate 405 is formed by crystallizing (405-1) with silicon or by applying a laser annealing technique to polysilicon forming the substrate 405 after step S310 and before step S320. can be crystallized into silicon.

단계(S310)와 단계(S320) 사이에 기판(405)의 상부 표면(405-1)이 실리콘으로 결정화되는 경우, 레이저 어닐링 기법은 단계(S310)에서 이미 형성되어 있는 적어도 하나의 홀(430)을 통해 수행될 수 있다.In the case where the upper surface 405-1 of the substrate 405 is crystallized from silicon between steps S310 and S320, the laser annealing technique uses at least one hole 430 already formed in step S310. can be performed through

그 후, 제조 시스템은 단계(S340)에서, 도 7과 같이 채널층(432) 중 복수의 워드 라인들(410)에 대응하는 나머지 영역(432-2)을 폴리 실리콘으로 형성할 수 있다. 이에, 단계(S340)를 끝으로 채널층(432) 전체 영역이 형성될 수 있다.After that, the manufacturing system may form the remaining region 432 - 2 corresponding to the plurality of word lines 410 of the channel layer 432 with polysilicon, as shown in FIG. 7 , in step S340 . Accordingly, the entire region of the channel layer 432 may be formed after step S340.

이처럼 단계들(S310 내지 S340)를 통해 채널층(432) 중 GSL(420)에 대응하는 일부 영역(432-1)을 실리콘으로 형성하고, 채널층(432) 중 복수의 워드 라인들(410)에 대응하는 나머지 영역(432-2)을 폴리 실리콘으로 형성하며, 기판(405) 역시 상부 표면(405-1)을 제외한 나머지 영역(405-2)을 폴리 실리콘으로 형성함에 따라, 제조된 3차원 플래시 메모리는 COP 구조를 적용하여 집적도를 향상시키고 복수의 워드 라인들(410)에 대응하는 채널층(432)의 나머지 영역(432-2)에서의 메모리 동작 관련 채널 특성을 보장하는 가운데, GSL TR(GSL TR은 GSL(420)에 맞닿는 전하 저장층(431)의 영역을 의미함)의 누설 전류 특성을 개선하여 GSL에서의 누설 전류를 방지할 수 있다.As such, through steps S310 to S340, a partial region 432-1 corresponding to the GSL 420 of the channel layer 432 is formed of silicon, and a plurality of word lines 410 of the channel layer 432 are formed. The remaining region 432-2 corresponding to is formed of polysilicon, and the substrate 405 also forms the remaining region 405-2, except for the upper surface 405-1, of polysilicon. The flash memory improves the degree of integration by applying the COP structure and guarantees channel characteristics related to memory operation in the remaining region 432-2 of the channel layer 432 corresponding to the plurality of word lines 410, while GSL TR Leakage current in the GSL may be prevented by improving leakage current characteristics of (GSL TR refers to a region of the charge storage layer 431 that comes into contact with the GSL 420 ).

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.

Claims (11)

COP 구조가 적용된 3차원 플래시 메모리에서,
기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들;
상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line); 및
상기 복수의 워드 라인들 및 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-
을 포함하고,
상기 채널층 중 상기 GSL에 대응하는 일부 영역은,
상기 채널층 중 상기 GSL에 대응하는 일부 영역의 누설 전류 특성을 개선하기 위해, 상기 기판이 결정화된 실리콘으로 형성되는 상부 표면 및 폴리 실리콘으로 형성되는 나머지 영역을 포함하는 이중 구조로 구현됨에 따라 상기 상부 표면의 결정화된 실리콘을 이용하여 실리콘으로 형성되는 것을 특징으로 하며,
상기 채널층 중 상기 복수의 워드 라인들에 대응하는 나머지 영역은,
상기 채널층 중 상기 복수의 워드 라인들에 대응하는 나머지 영역에서의 메모리 동작 관련 채널 특성을 보장하기 위해, 폴리 실리콘으로 형성되는 것을 특징으로 하고,
상기 이중 구조의 기판에서 상기 결정화된 실리콘으로 형성되는 상기 상부 표면의 하부에 위치하는 상기 나머지 영역은,
상기 COP 구조가 적용되기 위해 상기 폴리 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.In a three-dimensional flash memory with a COP structure,
a plurality of word lines extending in a horizontal direction on the substrate and sequentially stacked;
Ground Selection Lines (GSLs) positioned below the plurality of word lines; and
At least one string extending in a vertical direction on the substrate through the plurality of word lines and the GSL - The at least one string extends in the vertical direction and surrounds the channel layer and the vertical direction. Including a charge storage layer formed extending in the direction-
including,
A part of the channel layer corresponding to the GSL,
In order to improve leakage current characteristics of a portion of the channel layer corresponding to the GSL, the substrate is implemented as a dual structure including an upper surface formed of crystallized silicon and a remaining region formed of polysilicon, and thus the upper surface Characterized in that it is formed of silicon using crystallized silicon on the surface,
The remaining regions of the channel layer corresponding to the plurality of word lines,
It is characterized in that it is formed of polysilicon in order to ensure channel characteristics related to memory operation in the remaining region corresponding to the plurality of word lines of the channel layer,
The remaining region located below the upper surface formed of the crystallized silicon in the double structure substrate,
A three-dimensional flash memory, characterized in that formed of the polysilicon to apply the COP structure. 제1항에 있어서,
상기 채널층 중 상기 GSL에 대응하는 일부 영역은,
상기 기판의 상부 표면의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 상기 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
A part of the channel layer corresponding to the GSL,
A three-dimensional flash memory, characterized in that formed of the silicon through epitaxial growth based on the crystallized silicon of the upper surface of the substrate. 제1항에 있어서,
상기 기판의 상부 표면은,
상기 기판을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법이 적용됨에 따라 상기 실리콘으로 결정화되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The upper surface of the substrate is
The three-dimensional flash memory, characterized in that crystallized into silicon as a laser annealing technique is applied to the polysilicon forming the substrate. 삭제delete 삭제delete 제1항에 있어서,
상기 전하 저장층은,
상기 복수의 워드 라인들에 대응하는 위치에 연장 형성되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The charge storage layer,
A three-dimensional flash memory characterized in that it is formed to extend at a position corresponding to the plurality of word lines. COP 구조가 적용된 3차원 플래시 메모리의 제조 방법에 있어서,
기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들, 상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line) 및 상기 복수의 워드 라인들과 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 홀(Hole)을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에서 상기 적어도 하나의 홀 내부에 상기 수직 방향으로 연장 형성되는 내부 공간을 포함하는 전하 저장층을 연장 형성하는 단계;
채널층 중 상기 GSL에 대응하는 일부 영역의 누설 전류 특성을 개선하기 위해, 상기 기판이 결정화된 실리콘으로 형성되는 상부 표면 및 폴리 실리콘으로 형성되는 나머지 영역을 포함하는 이중 구조로 구현됨에 따라 상기 기판의 상부 표면의 결정화된 실리콘을 이용하여 상기 전하 저장층의 내부 공간을 통해 상기 GSL에 대응하는 위치에 채널층 중 일부 영역을 실리콘으로 형성하는 단계; 및
상기 채널층 중 상기 복수의 워드 라인들에 대응하는 나머지 영역에서의 메모리 동작 관련 채널 특성을 보장하기 위해, 상기 채널층 중 상기 복수의 워드 라인들에 대응하는 나머지 영역을 폴리 실리콘으로 형성하는 단계
를 포함하고,
상기 이중 구조의 기판에서 상기 결정화된 실리콘으로 형성되는 상기 상부 표면의 하부에 위치하는 상기 나머지 영역은,
상기 COP 구조가 적용되기 위해 상기 폴리 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.In the manufacturing method of the three-dimensional flash memory to which the COP structure is applied,
A plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked, a Ground Selection Line (GSL) positioned at a lower end of the plurality of word lines, and passing through the plurality of word lines and the GSL to form a surface on the substrate preparing a semiconductor structure including at least one hole extending in a vertical direction;
extending and forming a charge storage layer including an internal space extending in the vertical direction inside the at least one hole in the semiconductor structure;
In order to improve leakage current characteristics of a portion of the channel layer corresponding to the GSL, the substrate is implemented as a dual structure including an upper surface formed of crystallized silicon and a remaining region formed of polysilicon, forming a partial region of the channel layer with silicon at a position corresponding to the GSL through an internal space of the charge storage layer using crystallized silicon on an upper surface; and
Forming remaining regions of the channel layer corresponding to the plurality of word lines of polysilicon to ensure memory operation-related channel characteristics in the remaining regions of the channel layer corresponding to the plurality of word lines;
including,
The remaining region located below the upper surface formed of the crystallized silicon in the double structure substrate,
Method of manufacturing a three-dimensional flash memory, characterized in that formed of the polysilicon to apply the COP structure. 제7항에 있어서,
상기 채널층 중 일부 영역을 실리콘으로 형성하는 단계는,
상기 기판의 상부 표면의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 상기 채널층 중 일부 영역을 상기 실리콘으로 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.According to claim 7,
Forming a partial region of the channel layer with silicon,
and forming a partial region of the channel layer with the silicon through epitaxial growth based on crystallized silicon on the upper surface of the substrate. 제7항에 있어서,
상기 기판을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법을 적용하여 상기 기판의 상부 표면을 상기 실리콘으로 결정화하는 단계
를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.According to claim 7,
Crystallizing an upper surface of the substrate with the silicon by applying a laser annealing technique to the polysilicon forming the substrate.
Method for manufacturing a three-dimensional flash memory further comprising a. 삭제delete 삭제delete
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