JP4758625B2 - Semiconductor device - Google Patents

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感 安井
勉 岡崎
大介 岡田
恭也 新田
俊一 松井
利広 田中
泰之 石井
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ルネサスエレクトロニクス株式会社
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Abstract

A semiconductor memory array includes a first nonvolatile memory cell having a first charge storage layer and a first gate electrode and a second nonvolatile memory cell, adjacent to the first memory cell in a first direction, having a second charge storage layer and a second gate electrode. The first and second electrodes extend in a second direction perpendicular to the first direction, the first electrode has a first contact section extending toward the second electrode in the first direction, and the second electrode has a second contact section extending toward the first electrode in the first direction. The first and second contact positions are shifted in the second direction, respectively, and the first electrode and the first contact section are electrically separated from the second electrode and the second contact section.

Description

本発明は、半導体装置に関し、特に、不揮発性半導体記憶装置を含む半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device and, more particularly, to a technique effectively applied to a semiconductor device including a nonvolatile semiconductor memory device.

電気的に書込・消去が可能な不揮発性半導体記憶装置として、EEPROM(Electrically Erasable and Programmable Read Only Memory)が広く使用されている。 As electrically non-volatile semiconductor memory device capable of writing and erasing, EEPROM (Electrically Erasable and Programmable Read Only Memory) are widely used. 現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置(メモリ)は、MISFETのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。 These storage device represented by a flash memory which is currently widely used (memory) is under the gate electrode of the MISFET, has a floating gate electrode and the trapping dielectric layer of conductive surrounded by oxide film a charge accumulation state in the floating gate and trapping dielectric film and the storage information is for reading it as the threshold value of the transistor. このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。 And the trap insulating film refers to storable insulating film of the charge, as an example, a silicon nitride film. このような電荷蓄積領域への電荷の注入・放出によってMISFETのしきい値をシフトさせ記憶素子として動作させる。 Such shifts the threshold of a MISFET by injection and release of charges into the charge storage region is operated as a memory element. このフラッシュメモリとしては、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜を用いたスプリットゲート型セルがある。 As the flash memory, there is a split-gate cell using a MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) film. かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。 In such a memory, by using the silicon nitride film as a charge storage region, compared with a conductive floating gate layer, excellent in reliability of data retention to accumulate discretely charge, also, the reliability of data retention to be thinned oxide film of the silicon nitride film vertically to excellent, it is possible to lower voltage for writing and erasing operations, offers several advantages including.

特開2003−100915号公報には、不揮発性半導体記憶装置のゲート電極に対するコンタクト配置に関する技術が記載されている(特許文献1参照)。 JP-A-2003-100915 discloses a technique relating to a contact arrangement for a gate electrode of a nonvolatile semiconductor memory device is described (see Patent Document 1).

特開平6−333397号公報には、書込み動作時に、ビットラインを挟んで対向するメモリセルのワードラインに異なる電圧を印加する技術が記載されている(特許文献2参照)。 JP-A-6-333397, when a write operation, a technique for applying different voltages to the word lines of the memory cell to opposite sides of the bit line is described (see Patent Document 2).
特開2003−100915号公報 JP 2003-100915 JP 特開平6−333397号公報 JP-6-333397 discloses

本発明者の検討によれば、次のことが分かった。 According to the study by the inventors of the present invention, it was found the next thing.

図8に示すような、ソース領域を介して隣接した2つのメモリセルにおいては、ソース領域は共通なのでソース領域の電位は常に同電位になる。 As shown in FIG. 8, in the two memory cells adjacent through the source region, the potential of the source region because the source region is common always at the same potential. また、ソース領域を介して隣接した2つのメモリセルにおいて、メモリゲート電極の電位を共通のパッドで取り出した場合、この2つのメモリセルのメモリゲート電極には常に同電位が印加されることになる。 Further, in the two memory cells adjacent through the source region, when taken out the potential of the memory gate electrode in common pad, so that always the same potential is applied to the memory gate electrodes of the two memory cells .

書込み動作時に、書込みを行う選択メモリセルの各部位に所定の書込み用の電圧を印加した際、選択メモリセルと、この選択メモリセルにソース領域を介して隣接する非選択のメモリセルとにおいて、ソース領域は共通で同電位になり、更に上記のようにメモリゲート電極も同電位となる。 During the write operation, when a voltage is applied for a predetermined write to each part of the selected memory cell to be written, and the selected memory cell, in the non-selected memory cell adjacent through the source region to the selected memory cell, the source region is the same potential at the common, also becomes the same potential further memory gate electrode as described above. このため、選択メモリセルに書込み用の電圧を印加したとき、この選択メモリセルにソース領域を介して隣接する非選択のメモリセルのソース領域とメモリゲート電極とには選択メモリセルと同じ電圧が印加される。 Therefore, upon application of a voltage for writing to the selected memory cell, the source region and the same voltage as the selected memory cell to the memory gate electrode of the non-selected memory cell adjacent through the source region to the selected memory cell is It applied.

このため、書込みを行う選択メモリセルにソース領域を介して隣接する非選択のメモリセルにおいて、非選択メモリセルの選択ゲート電極の電位によりチャネル電流をカットオフし、非選択メモリセルのディスターブを防止するが、実際には、上記のように非選択メモリセルのソース領域とメモリゲート電極とに、選択メモリセルと同様の高電圧が印加されるので、ソース−基板間に接合リーク電流が発生し、これに伴って発生したホットエレクトロンが非選択メモリセルのトラップ性絶縁膜中に取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう可能性がある。 Therefore, in the non-selected memory cell adjacent through the source region to the selected memory cell to be written, the channel current is cut off by the potential of the selection gate electrodes of the unselected memory cells, prevent the disturbance of non-selected memory cells Suruga, in practice, the source region and the memory gate electrode of the non-selected memory cells as described above, since a high voltage similar to the selected memory cell is applied, the source - the junction leakage current is generated between the substrate , hot electrons generated along with this is taken into the trap insulating film of the non-selected memory cell, the threshold voltage of the memory transistor of the unselected memory cells may possibly be increased. このように、書込み選択メモリセルに対し、ソース領域を介して隣接した非選択メモリセルに加わる書込みディスターブが問題となり、これは半導体装置の性能を低下させる可能性がある。 Thus, to write selected memory cell, the write disturb becomes a problem applied to unselected memory cells adjacent through the source region, which may degrade the performance of the semiconductor device.

また、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンなどを考慮して半導体装置の平面レイアウトを設計しないと、半導体装置の製造歩留りの低下や半導体装置の大型化を招いてしまう可能性がある。 Further, unless design a planar layout of the semiconductor device in consideration of the alignment margin and size variation margin in the photolithography process, possibly leading to size reduction and semiconductor device manufacturing yield of the semiconductor device there is.

本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the performance of the semiconductor device.

また、本発明の他の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。 Another object of the present invention is to provide a technique capable of improving the manufacturing yield of the semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.

本発明は、複数のメモリセルがアレイ状に配置され、第1の方向に並ぶメモリセルの選択ゲート電極を接続する選択ゲート線と、第1の方向に並ぶメモリセルのメモリゲート電極を接続するメモリゲート線とを複数有し、第1の方向に交差する第2の方向にソース領域を介して隣り合うメモリセルのメモリゲート電極にそれぞれ接続されたメモリゲート線同士が電気的に接続されておらず、独立に電圧を印加可能なものである。 The present invention includes a plurality of memory cells are arranged in an array and connected to a select gate line for connecting the select gate electrodes of memory cells arranged in the first direction, the memory gate electrodes of the memory cells arranged in a first direction a plurality of memory gate lines, respectively connected to the memory gate line among the memory gate electrode of the second memory cell direction adjacent via the source region intersecting the first direction are electrically connected Orazu, those capable of applying a voltage independently.

また、本発明は、複数のメモリセルがアレイ状に配置され、第1の方向に並ぶメモリセルの選択ゲート電極を接続する選択ゲート線と、第1の方向に並ぶメモリセルのメモリゲート電極を接続するメモリゲート線とを複数有し、選択ゲート線は、第1の方向に延在する第1の部分と、一端が第1の部分に接続し、第1の方向と交差する第2の方向に延在する第2の部分とを有し、メモリゲート線は、選択ゲート線の第1および第2の部分に絶縁膜を介して隣接する第3の部分と、選択ゲート線の第2の部分に絶縁膜を介して隣接し、第2の方向と交差する第3の方向に延在する第4の部分とを有し、メモリゲート線の第4の部分上の層間絶縁膜に形成されたコンタクトホールに埋め込まれた導電体部とメモリゲート線の第4の部分とが電気的 Further, the present invention includes a plurality of memory cells are arranged in an array, a select gate line for connecting the select gate electrodes of memory cells arranged in the first direction, the memory gate electrodes of the memory cells arranged in a first direction a plurality of memory gate lines connected, select gate lines has a first portion extending in a first direction, one end is connected to the first portion, the second intersecting the first direction and a second portion extending in a direction, the memory gate line, a third portion adjacent to the first and second portions of the selection gate line via an insulating film, the first selection gate line 2 portion adjacent via an insulating film, forming a third and a fourth portion extending in the direction of the interlayer insulating film on the fourth portion of the memory gate lines crossing the second direction electrically and conductive portion embedded in the contact hole which is the fourth part of the memory gate line 接続されているものである。 Are those connected.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.

半導体装置の性能を向上することができる。 It is possible to improve the performance of the semiconductor device.

また、半導体装置の製造歩留りを向上することができる。 Further, it is possible to improve the manufacturing yield of the semiconductor device.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 If necessary for convenience in the following embodiments, will be described in a plurality of sections, unless otherwise stated, they are not unrelated to the other as part or all variations, details, or a supplementary explanation. また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiments, the number of elements (including number of pieces, values, amount, range, and the like), when limited to particular numbers of cases and principle than the specific etc. except, the invention is not limited to that particular number, it may be less specific number or more. さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, components (including element steps) unless otherwise such are considered to be the case principally apparent indispensable from explicit, it is not necessarily indispensable needless to say. 同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。 Similarly, in the following embodiments, except the shape of the components, when referring to a positional relationship or the like, a case or the like in particular considered not if expressly and principle clearly dictates otherwise, substantially the shape approximation or is intended to include such as those similar to the like. このことは、上記数値および範囲についても同様である。 This also applies to the above values ​​and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for describing the embodiments, members having the same function are denoted by the same reference numerals, and description thereof is not repeated. また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Further, in the following embodiments is not repeated in principle the description of the same or similar parts unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。 In the drawings used in the embodiments, hatching may be omitted in order to make the drawings easy to see even in cross section. また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In some cases, even in a plan view, hatching for easy understanding.

(実施の形態1) (Embodiment 1)
本実施の形態の半導体装置の構造を図面を参照して説明する。 Illustrating the structure of a semiconductor device of the present embodiment with reference to the drawings. 図1は、本実施の形態の半導体装置(不揮発性半導体記憶装置)の要部平面図であり、図2および図3は本実施の形態の半導体装置の要部断面図である。 Figure 1 is a fragmentary plan view of the semiconductor device of the present embodiment (non-volatile semiconductor memory device), and FIGS. 2 and 3 are fragmentary cross-sectional view of the semiconductor device of this embodiment. 図1のA−A線の断面が図2に対応し、図1のB−B線の断面が図3に対応する。 A-A line cross-section in FIG. 1 corresponds to FIG. 2, the cross-sectional line B-B of FIG. 1 corresponds to FIG. また、理解を簡単にするために、図1には、選択ゲート電極8および選択ゲート線9を形成する多結晶シリコン膜6、メモリゲート電極13およびメモリゲート線14を形成する多結晶シリコン膜12、ドレイン領域19、ソース領域20およびコンタクトホール23などの平面レイアウトを図示し、他の構成要素については図示を省略している。 In order to facilitate understanding, in FIG. 1, a polycrystalline silicon film to form a polycrystalline silicon film 6, the memory gate electrode 13 and the memory gate lines 14 forming a selection gate electrode 8 and the select gate lines 9 12 , the drain region 19, illustrates the plan layout such as the source regions 20 and contact holes 23 are not shown for the other components. また、図1の平面図には、側壁スペーサ18は図示を省略しており、低濃度n型半導体領域16をドレイン領域19に含め、低濃度n型半導体領域17をソース領域20に含めて図示している。 Further, in the plan view of FIG. 1, the sidewall spacers 18 are omitted, including the low-concentration n-type semiconductor region 16 to the drain region 19, including the low-concentration n-type semiconductor region 17 to the source region 20 Figure shows.

図1〜図3に示される本実施の形態の半導体装置は、不揮発性半導体記憶装置(不揮発性メモリ、フラッシュメモリ)を含む半導体装置である。 The semiconductor device of the present embodiment shown in FIGS. 1 to 3 is a semiconductor device including a nonvolatile semiconductor memory device (non-volatile memory, flash memory) to.

例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1のメモリセル領域(メモリセル形成領域、メモリセルアレイ形成領域)1Aに、不揮発性メモリのメモリセルとなるMISFET(Metal Insulator Semiconductor Field Effect Transistor;MISトランジスタ、MIS型電界効果トランジスタ)が形成されている。 For example, a semiconductor substrate (semiconductor wafer) 1 in the memory cell region (memory cell formation region, a memory cell array formation region) made of p-type single crystal silicon having a specific resistance of about 1~10Ωcm in 1A, the memory cell of the nonvolatile memory become MISFET (Metal Insulator Semiconductor field effect transistor; MIS transistor, MIS-type field effect transistor) is formed.

半導体基板1には素子を分離するための素子分離領域2が形成されており、この素子分離領域2で分離された活性領域にはp型ウエル3が形成されている。 The semiconductor substrate 1 is formed an element isolation region 2 for separating elements, a p-type well 3 are formed in an active region isolated by the element isolation region 2. メモリセル領域1Aのp型ウエル3には、メモリトランジスタおよび選択トランジスタからなる不揮発性メモリのメモリセル30が形成されている。 The p-type well 3 in the memory cell region 1A, the memory cell 30 of the non-volatile memory composed of memory transistors and the selection transistors are formed. 各メモリセル領域1Aには複数のメモリセル30がアレイ状に形成されており、各メモリセル領域1Aは、素子分離領域2によって他の領域から電気的に分離されている。 Each memory cell region 1A has a plurality of memory cells 30 are formed in an array, each memory cell region 1A is electrically isolated from other regions by the element isolation region 2.

メモリセル領域1Aに形成されるフラッシュメモリ(不揮発性半導体記憶装置)のメモリセル30は、MONOS膜を用いたスプリットゲート型セルである。 Memory cells 30 in the flash memory (nonvolatile semiconductor memory device) that is formed in the memory cell region 1A is a split gate cell using a MONOS film. 図2に示されるように、メモリセル30は、メモリトランジスタのゲート絶縁膜となる絶縁膜11と、n型多結晶シリコンのような導電体からなるメモリゲート電極13(ワード線13)と、n型多結晶シリコンのような導電体からなる選択ゲート電極(コントロールゲート電極)8と、選択ゲート電極8下に位置するゲート絶縁膜5と、ドレイン部の低濃度n型半導体領域(低濃度n型不純物領域)16およびドレイン領域(ドレイン拡散層、高濃度n型半導体領域)19と、ソース部の低濃度n型半導体領域(低濃度n型不純物領域)17およびソース領域(ソース拡散層、高濃度n型半導体領域)20とを有している。 As shown in FIG. 2, the memory cell 30, the insulating film 11 serving as a gate insulating film of the memory transistor, the memory gate electrode 13 made of a conductor such as n-type polycrystalline silicon and (word line 13), n a selection gate electrode (control gate electrode) 8 made of a conductive material such as type polycrystalline silicon, a gate insulating film 5 is positioned under the select gate electrode 8, the low-concentration n-type semiconductor region (low concentration n-type drain part impurity regions) 16 and a drain region (drain diffusion layer, a high concentration n-type semiconductor region) 19, the low-concentration n-type semiconductor region of the source part (low concentration n-type impurity regions) 17 and a source region (source diffusion layer, a high concentration n-type semiconductor region) and a 20. 各メモリセル30のメモリゲート電極13は各メモリセルのワード線を構成する。 Memory gate electrode 13 of the memory cells 30 constituting the word line of each memory cell. また、各メモリセル30の選択ゲート電極8およびメモリゲート電極13は、ドレイン領域19およびソース領域20間上の半導体基板1の上部に形成されており、選択ゲート電極8はドレイン領域19側に位置し、メモリゲート電極13はソース領域20側に位置して絶縁膜11を介して選択ゲート電極8に隣接し、選択ゲート電極8と半導体基板1との間にゲート絶縁膜5が介在し、メモリゲート電極13と半導体基板1との間に電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜11が介在している。 The selection gate electrode 8 and the memory gate electrode 13 of each memory cell 30 is formed over the semiconductor substrate 1 on between the drain region 19 and source region 20, the select gate electrode 8 is located in the drain region 19 side and, the memory gate electrode 13 is located on the source region 20 side adjacent to the selection gate electrode 8 via an insulating film 11 interposed gate insulating film 5 between the selection gate electrode 8 and the semiconductor substrate 1, memory insulating film 11 functioning as a gate insulating film having a charge storage unit between the gate electrode 13 and the semiconductor substrate 1 is interposed. メモリゲート電極13は、選択ゲート電極8の側壁上に絶縁膜11を介してサイドウォール状に形成されている。 The memory gate electrode 13 is formed on the sidewall shape via the insulating film 11 on the side wall of the selection gate electrode 8.

ここで、メモリゲート電極13よりなるMISFETをメモリトランジスタと、また、選択ゲート電極(コントロールゲート電極)8よりなるMISFETを選択トランジスタ(コントロールトランジスタ)という。 Here, the memory transistor from the consisting MISFET memory gate electrode 13, also referred to as selection gate electrode select MISFET consisting of (control gate electrode) 8 transistor (control transistor).

フラッシュメモリ(不揮発性半導体記憶装置)のメモリセル30は半導体基板1の主面に複数アレイ状に配置されている。 Memory cells 30 in the flash memory (nonvolatile semiconductor memory device) are arranged in a plurality array on the main surface of the semiconductor substrate 1. 図1のX方向およびY方向にアレイ状(行列状)に配置された複数のメモリセル30のうち、図1のX方向(半導体基板1の主面に平行な方向、第1の方向)に並ぶメモリセル30の選択ゲート電極8は、選択ゲート電極8と同層の導電体層(すなわち多結晶シリコン膜6)からなる選択ゲート線9によって(電気的に)接続され、図1のX方向に並ぶメモリセル30のメモリゲート電極13は、メモリゲート電極13と同層の導電体層(すなわち多結晶シリコン膜12)からなるメモリゲート線14によって(電気的に)接続されている。 Figure 1 in the X and Y directions in an array (matrix) of the plurality of memory cells 30 arranged in the X direction in FIG. 1 (a direction parallel to the main surface of the semiconductor substrate 1, a first direction) select gate electrode 8 of the memory cells 30 arranged are the select gate lines 9 formed of conductive layers in the same layer as the selection gate electrode 8 (i.e. polycrystalline silicon film 6) (electrically) connected, X direction in FIG. 1 the memory gate electrode 13 of the memory cells 30 arranged in the conductor layer in the same layer as the memory gate electrode 13 (i.e. polycrystalline silicon film 12) by the memory gate line 14 consisting of (electrically) connected. メモリゲート電極13は絶縁膜11を介して選択ゲート線9に隣接し、メモリゲート線14は絶縁膜11を介して選択ゲート線9に隣接している。 The memory gate electrode 13 is adjacent to the select gate line 9 through the insulating film 11, the memory gate line 14 is adjacent to the select gate line 9 through the insulating film 11. なお、図1のY方向は、X方向に交差する方向であり、好ましくはX方向に直交する方向である。 Incidentally, Y direction in FIG. 1 is a direction perpendicular to the X-direction, preferably a direction perpendicular to the X direction.

ゲート絶縁膜5は、例えば酸化シリコン膜などの絶縁膜からなる。 The gate insulating film 5 is made of, for example, an insulating film such as a silicon oxide film. 絶縁膜11は、内部に電荷蓄積部を有する絶縁膜(トラップ性絶縁膜)であり、例えば、電荷を蓄積するための窒化シリコン膜(すなわち電荷蓄積部)と、その上下に位置する酸化シリコン膜との積層膜(ONO(Oxide−Nitride−Oxide)膜)からなる。 Insulating film 11 is an internal insulating film having a charge storage unit (trap insulating film), for example, a silicon oxide film and a silicon nitride film for storing charges (i.e. charge storage portion), located above and below a laminated film of (ONO (Oxide-Nitride-Oxide) film). 絶縁膜11は、メモリゲート電極13の下と、メモリゲート線14の下と、隣接する選択ゲート電極8およびメモリゲート電極13間と、隣接する選択ゲート線9およびメモリゲート線14間とに形成されており、メモリゲート電極13の下の絶縁膜11がメモリトランジスタのゲート絶縁膜(内部に電荷蓄積部を有するゲート絶縁膜)となる。 Insulating film 11 is formed on the lower of the memory gate electrode 13, and under the memory gate lines 14, and between the selection gate electrode 8 and the memory gate electrode 13 adjacent, and between select gate lines 9 and memory gate lines 14 adjacent are, the insulating film 11 under the memory gate electrode 13 becomes the gate insulating film of the memory transistor (gate insulating film having a charge storage portion therein).

低濃度n型半導体領域16、低濃度n型半導体領域17、ドレイン領域19およびソース領域20は、n型の不純物(例えばリン(P)またはヒ素(As)など)が導入された半導体領域(シリコン領域)よりなり、半導体基板1に設けられたp型ウエル3中に形成されている。 Low concentration n-type semiconductor region 16, the low-concentration n-type semiconductor region 17, drain region 19 and source region 20, n-type impurity (e.g., phosphorus (P) or arsenic (As) etc.) is a semiconductor region (silicon introduced consists regions), it is formed in p-type well 3 which is provided on the semiconductor substrate 1. ドレイン領域19はドレイン部の低濃度n型半導体領域16よりも不純物濃度が高く、ソース領域20は、ソース部の低濃度n型半導体領域17よりも不純物濃度が高い。 Drain region 19 has a higher impurity concentration than the low-concentration n-type semiconductor region 16 of the drain unit, the source region 20 is higher in impurity concentration than the low concentration n-type semiconductor region 17 of the source unit. 複数のメモリセル30のうち、ドレイン領域19を介して図1のY方向に隣り合う(隣接する)メモリセル30はドレイン領域19を共有しており、また、ソース領域20を介して図1のY方向に隣り合う(隣接する)メモリセル30はソース領域20を共有している。 Among the plurality of memory cells 30, (adjacent) adjacent in the Y direction in FIG. 1 via the drain region 19 memory cells 30 share the drain region 19, also in FIG. 1 via the source region 20 adjacent to each other in the Y direction (the adjacent) memory cells 30 share the source region 20.

選択ゲート電極8の側壁とメモリゲート電極13の側壁には、酸化シリコンなどの絶縁体からなる側壁スペーサ18が形成されている。 The side wall and the side wall of the memory gate electrode 13 of the select gate electrode 8, sidewall spacers 18 made of an insulating material such as silicon oxide is formed. すなわち、絶縁膜11を介して選択ゲート電極8に隣接する側とは逆側のメモリゲート電極13の側壁と、絶縁膜11を介してメモリゲート電極13に隣接する側とは逆側の選択ゲート電極8の側壁とに、側壁スペーサ18が形成されている。 That is, the side wall of the opposite side memory gate electrode 13 to the side adjacent to the selected gate electrode 8 via an insulating film 11, opposite side of the select gate from the side adjacent to the memory gate electrode 13 through the insulating film 11 to the side wall of the electrode 8, sidewall spacers 18 are formed.

ドレイン部の低濃度n型半導体領域16は選択ゲート電極8に対して自己整合的に形成され、ドレイン領域19は選択ゲート電極8の側壁上の側壁スペーサ18に対して自己整合的に形成されるので、低濃度n型半導体領域16は選択ゲート電極8の側壁上の側壁スペーサ18の下に形成され、ドレイン領域19は低濃度n型半導体領域16の外側に形成されている。 Low concentration n-type semiconductor region 16 of the drain portion is formed in self-alignment with the selected gate electrode 8, the drain region 19 are formed in self-alignment with the sidewall spacers 18 on the side wall of the selection gate electrode 8 since the low-concentration n-type semiconductor region 16 is formed under the sidewall spacers 18 on the side wall of the selection gate electrode 8, the drain region 19 are formed on the outside of the low-concentration n-type semiconductor region 16. 従って、低濃度n型半導体領域16は選択トランジスタのチャネル領域に隣接するように形成され、ドレイン領域19は低濃度n型半導体領域16に接し、選択トランジスタのチャネル領域から低濃度n型半導体領域16の分だけ離間するように形成されている。 Therefore, the low-concentration n-type semiconductor region 16 is formed adjacent to the channel region of the select transistor, the drain region 19 in contact with the low-concentration n-type semiconductor region 16, the low-concentration n-type semiconductor region 16 from the channel region of the select transistor It is formed so as to be spaced apart in minutes. ソース部の低濃度n型半導体領域17はメモリゲート電極13に対して自己整合的に形成され、ソース領域20はメモリゲート電極13の側壁上の側壁スペーサ18に対して自己整合的に形成されるので、低濃度n型半導体領域17はメモリゲート電極13の側壁上の側壁スペーサ18の下に形成され、ソース領域20は低濃度n型半導体領域17の外側に形成されている。 Low concentration n-type semiconductor region 17 of the source unit is formed in self-alignment with the memory gate electrode 13, are formed in self-alignment with the sidewall spacers 18 on the sidewalls of the source regions 20 are the memory gate electrode 13 since the low-concentration n-type semiconductor region 17 is formed under the sidewall spacers 18 on the sidewalls of the memory gate electrodes 13, source regions 20 are formed outside the lightly doped n-type semiconductor region 17. 従って、低濃度n型半導体領域17はメモリトランジスタのチャネル領域に隣接するように形成され、ソース領域20は低濃度n型半導体領域17に接し、メモリトランジスタのチャネル領域から低濃度n型半導体領域17の分だけ離間するように形成されている。 Therefore, the low-concentration n-type semiconductor region 17 is formed adjacent to the channel region of the memory transistor, the source region 20 is in contact with the low-concentration n-type semiconductor region 17, the low-concentration n-type semiconductor region from the channel region of the memory transistor 17 It is formed so as to be spaced apart in minutes.

選択ゲート電極8は、半導体基板1上に形成した多結晶シリコン膜(n型不純物を導入またはドープした多結晶シリコン膜)6をパターニングすることにより形成されており、この選択ゲート電極8を形成するパターニングされた多結晶シリコン膜6は、図1のX方向に延在し、各メモリセル30の選択ゲート電極8同士を接続している。 Select gate electrode 8 is formed by patterning the 6 (polycrystalline silicon film and the n-type impurity is introduced or doped) polycrystalline silicon film formed on the semiconductor substrate 1 to form the selection gate electrode 8 polycrystalline silicon film 6 is patterned extends in the X direction in FIG. 1, are connected to select gate electrodes 8 of the respective memory cell 30. 従って、パターニングされた多結晶シリコン膜6により、各メモリセル30の選択ゲート電極8と、図1のX方向に並ぶメモリセル30の選択ゲート電極8間を接続する選択ゲート線9とが形成されている。 Therefore, the polycrystalline silicon film 6 is patterned, the selection gate electrode 8 of the memory cell 30, and a select gate line 9 which connects the select gate electrode 8 of the memory cells 30 arranged in the X direction in FIG. 1 is formed ing. すなわち同工程で形成された同層の導電体膜(導電体層)により、選択ゲート電極8と選択ゲート線9とが形成されている。 That a conductor film of the same layer formed in the same process (conductive layer), a selection gate electrode 8 and the select gate lines 9 are formed.

メモリゲート電極13は、半導体基板1上に選択ゲート電極8を覆うように形成した多結晶シリコン膜(n型不純物を導入またはドープした多結晶シリコン膜)12を異方性エッチングし、選択ゲート電極8の側壁上に絶縁膜11を介して多結晶シリコン膜12を残存させることにより形成されている。 The memory gate electrode 13, a polycrystalline silicon film (n-type impurity introduced or doped polycrystalline silicon film) which is formed so as to cover the selection gate electrode 8 on the semiconductor substrate 1 12 is anisotropically etched, the selection gate electrode It is formed by leaving the polycrystalline silicon film 12 through the insulating film 11 on the sidewalls of 8. このメモリゲート電極13を形成する多結晶シリコン膜12は、選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6の一方の側壁上に絶縁膜11を介して形成されて図1のX方向(横方向)に延在し、各メモリセル30のメモリゲート電極13同士を接続している。 The polycrystalline silicon film 12 for forming the memory gate electrode 13, are formed through one dielectric film 11 on the sidewalls of the polycrystalline silicon film 6 is patterned constituting the selection gate electrode 8 and the select gate lines 9 extending in the X direction (lateral direction) FIG. 1 is connected to the memory gate electrodes 13 of the respective memory cell 30. 従って、選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6の側壁上の多結晶シリコン膜12により、各メモリセル30のメモリゲート電極13と、図1のX方向に並ぶメモリセル30のメモリゲート電極13間を接続するメモリゲート線14とが形成されている。 Thus, a polycrystalline silicon film 12 on the sidewall of the polycrystalline silicon film 6 is patterned constituting the selection gate electrode 8 and the select gate lines 9, and the memory gate electrode 13 of each memory cell 30, the X direction in FIG. 1 and the memory gate line 14 that connects between the memory gate electrode 13 of the memory cells 30 arranged is formed. メモリゲート線14は、各メモリセル領域1Aをつなぐワードシャント領域1Cに形成され、各メモリセル領域1Aのメモリセル30に共通の電位を与えるように配置され、各メモリセル30のメモリゲート電極13を接続している。 Memory gate lines 14 are formed in the word shunt region 1C that connects the respective memory cell regions 1A, are arranged to provide a common potential to the memory cell 30 of each memory cell region 1A, the memory gate electrode 13 of each memory cell 30 It is connected to. すなわち、同工程で形成された同層の導電体膜(導電体層)により、メモリゲート電極13とメモリゲート線14とが形成されている。 That is, a conductor film of the same layer formed in the same process (conductive layer), and the memory gate electrode 13 and the memory gate lines 14 are formed. 選択ゲート電極8の一方の側壁上に絶縁膜11を介して形成された多結晶シリコン膜12がメモリゲート電極13となり、選択ゲート線9の一方の側壁上に絶縁膜11を介して形成された多結晶シリコン膜12がメモリゲート線14となる。 While polycrystalline silicon film 12 is the memory gate electrode 13 becomes formed via an insulating film 11 on the sidewalls of the selection gate electrode 8, which is formed through one insulating film 11 on the sidewall of the select gate lines 9 polycrystalline silicon film 12 is memory gate lines.

メモリセル30を構成する選択トランジスタおよびメモリトランジスタの選択ゲート電極8とメモリゲート電極13とは絶縁膜11を介して隣接し、選択ゲート線9とメモリゲート線14とは、絶縁膜11を介して隣接している。 The select transistor and the selection of the memory transistor gate electrode 8 and the memory gate electrode 13 constituting the memory cell 30 adjacent via the insulating film 11, the select gate lines 9 and the memory gate line 14, via the insulating film 11 It is adjacent. また、メモリゲート電極13下の絶縁膜11の下にメモリトランジスタのチャネル領域が形成され、選択ゲート電極8下のゲート絶縁膜5の下に選択トランジスタのチャネル領域が形成される。 The channel region of the memory transistor is formed under the insulating film 11 under the memory gate electrode 13, the channel region of the selection transistor below the gate insulating film 5 under the select gate electrode 8 is formed.

選択ゲート電極8下のゲート絶縁膜5の下の選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用のp型半導体領域4が必要に応じて形成され、メモリゲート電極13下の絶縁膜11の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用のp型半導体領域10(またはn型半導体領域)が必要に応じて形成されている。 The channel forming region of the select transistor under the gate insulating film 5 under the select gate electrode 8 is formed as needed p-type semiconductor region 4 for threshold adjustment of the selection transistor, under the memory gate electrode 13 the channel formation region of the memory transistor under the insulating film 11, p-type semiconductor region 10 for threshold adjustment of the memory transistor (or n-type semiconductor regions) are formed as needed.

選択ゲート電極8、選択ゲート線9、メモリゲート電極13、メモリゲート線14、ドレイン領域19およびソース領域20の上面(表面)には、サリサイドプロセスなどにより、金属シリサイド膜21(例えばコバルトシリサイド膜)が形成されており、この金属シリサイド膜21により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。 Select gate electrode 8, the select gate lines 9, the memory gate electrode 13, the memory gate lines 14, the upper surface (surface) of the drain region 19 and source region 20, due salicide process, a metal silicide film 21 (for example, cobalt silicide film) There is formed by the metal silicide film 21 can be reduce the resistance of the diffusion resistance and the contact resistance.

半導体基板1上には、選択ゲート電極8およびメモリゲート電極13を覆うように、層間絶縁膜として絶縁膜(層間絶縁膜)22が形成されている。 On the semiconductor substrate 1 so as to cover the selection gate electrode 8 and the memory gate electrode 13, an insulating film (interlayer insulating film) 22 is formed as an interlayer insulating film. 絶縁膜22は、例えば相対的に薄い窒化シリコン22aとその上の相対的に厚い酸化シリコン22bの積層膜などからなる。 Insulating film 22 is made of, for example a relatively thin silicon nitride 22a and laminated films of relatively thick silicon oxide 22b thereon. 窒化シリコン22aはコンタクトホール23形成時のエッチングストッパ膜として機能することができる。 Silicon nitride 22a can function as an etching stopper film when forming the contact hole 23. 絶縁膜22にはコンタクトホール(開口部)23が形成され、コンタクトホール23内にはタングステン(W)膜を主体とする導電膜からなるプラグ(導電体部)24が形成され、プラグ24が埋め込まれた絶縁膜22上には、配線(第1配線層)25が形成されている。 The insulating film 22 contact hole (opening) 23 is formed on the contact hole 23 plug (conductor portion) made of a conductive film mainly made of tungsten (W) film 24 is formed, the plug 24 is buried the on the insulating film 22, wiring (first wiring layer) 25 is formed. 配線25は、例えば、バリア導体膜25a、アルミニウム膜25bおよびバリア導体膜25cの積層膜からなるアルミニウム配線である。 Wire 25 is, for example, a barrier conductor film 25a, an aluminum wiring made of a laminated film of an aluminum film 25b and the barrier conductor film 25c. バリア導体膜25a,25cは、例えばチタン膜または窒化チタン膜あるいはそれらの積層膜からなる。 Barrier conductor film 25a, 25c are made of, for example, a titanium film or a titanium nitride film, or a lamination film thereof. 配線25は、アルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線(例えばダマシン法で形成した埋込銅配線)とすることもできる。 Wire 25 is be variously modified without being limited to the aluminum wiring can be for example tungsten wires or copper wires (for example, embedded copper wiring formed by the damascene method).

コンタクトホール23およびそれを埋めるプラグ24のうち、ドレイン領域19に接続するためのコンタクトホール23aおよびそれを埋めるプラグ24aは、メモリセル領域1Aの各メモリセル30のドレイン領域19の上部に形成され、ソース領域20に接続するためのコンタクトホール23bおよびそれを埋めるプラグ24bは、メモリセル領域1Aの端部(外周部)のソースダミー領域1Bのソース領域20の上部に形成され、選択ゲート線9に接続するためのコンタクトホール23cおよびそれを埋めるプラグ24cは、メモリセル領域1A間のワードシャント領域1Cの選択ゲート線9の上部に形成され、メモリゲート線14に接続するためのコンタクトホール23dおよびそれを埋めるプラグ24dは、メモリセル領域1A間 Among the contact hole 23 and the plug 24 to fill it, the contact holes 23a and plug 24a fill it for connecting to the drain region 19 is formed on the drain region 19 of each memory cell 30 in the memory cell region 1A, contact holes 23b and the plug 24b to fill it for connecting to the source region 20 is formed on the source region 20 of the source dummy region 1B of the end portion of the memory cell region 1A (outer peripheral portion), the select gate lines 9 contact holes 23c and the plug 24c to fill it for connection is formed on the select gate line 9 of the word shunt region 1C between the memory cell region 1A, the contact hole 23d for connecting to the memory gate line 14 and it plug 24d to fill the inter-memory cell region 1A ワードシャント領域1Cのメモリゲート線14の上部に形成されている。 It is formed over the memory gate lines of the word shunt region 1C. なお、ワードシャント領域1C全体に素子分離領域2が形成されており、ワードシャント領域1Cの素子分離領域2上に選択ゲート線9およびメモリゲート線14が形成されている。 Note that the element isolation region 2 to the entire word shunt region 1C is formed, the element isolation region 2 on the select gate lines 9 and memory gate lines 14 of the word shunt region 1C is formed. ソース領域20に接続するためのコンタクトホール23bおよびそれを埋めるプラグ24bは、メモリセル領域1Aの端部(外周部)のソースダミー領域1Bに配置しているので、このソースダミー領域1Bがメモリセルダミー領域となり、結晶欠陥対策となる。 Contact holes 23b and the plug 24b to fill it for connecting to the source region 20, since the place in the source dummy region 1B of the end portion of the memory cell region 1A (outer peripheral portion), the source dummy region 1B memory cell become a dummy area, a crystal defect measures.

次に、選択ゲート線9とメモリゲート線14についてより詳細に説明する。 Will now be described in greater detail the select gate lines 9 and memory gate lines.

選択ゲート線9は、図1のX方向(第1の方向)に延在してX方向に並ぶメモリセル30の選択ゲート電極8同士を接続する第1の部分9aと、その一端が第1の部分9aに接続して図1のY方向(半導体基板1の主面に平行でX方向に直交する方向、第2の方向)に延在する第2の部分9bとを有している。 Select gate lines 9, a first portion 9a which connects the extending Mashimashi selection gate electrode 8 of the memory cells 30 arranged in the X direction between the X direction of FIG. 1 (a first direction), one end thereof first and a second portion 9b extending in the Y direction in FIG. 1 (a direction orthogonal to the parallel X-direction to the main surface of the semiconductor substrate 1, a second direction) to connect to the portion 9a. すなわち、選択ゲート線9の第2の部分9bは、第1の部分9aの延在方向に対して交差する方向に延在し、より好ましくは第1の部分9aの延在方向に対して直交する方向(垂直な方向)に延在している。 That is, the second portion 9b of the select gate line 9 extends in a direction crossing the extending direction of the first portion 9a, and more preferably orthogonal to the extending direction of the first part 9a It extends in a direction (vertical direction).

また、Y方向に延在した第2の部分9bの端部から、ソース領域およびメモリゲート線14を介して対向する選択ゲート線9(第1の部分9a)までの距離は、第2の部分9bのY方向の長さよりも短い。 The distance from the end of the second portion 9b extending in the Y direction, until the selected gate line 9 facing over the source region and the memory gate lines 14 (first part 9a), the second portion of 9b in the Y-direction shorter than the length. すなわち、第2の部分9bのY方向への長さを設計寸法の可能な限り延在させている。 That is, the length in the Y direction of the second portion 9b extend as much as possible of the design dimensions. これによって、第2の部分9bからX方向に延在して形成されるメモリゲート線のコンタクト部14aのY方向におけるスペースの確保を容易とすることができ、コンタクトホール23dの目外れを防止し易くすることができる。 Thus, the securing of the space in the Y direction of the contact portion 14a of the memory gate lines formed to extend in the X direction from the second portion 9b can be easily, to prevent the eye out of the contact hole 23d it can be easy.

さらに、選択ゲート線の第2の部分9bは、Y方向の長さがX方向の長さよりも長くなるように形成されている。 Further, the second portion 9b of the select gate line is formed to be longer than the length of the X-direction length of the Y direction. これによって、メモリゲート線のコンタクト部14aのX方向に延在させる長さを長くすることができるので、コンタクトホール23dの目外れを防止し易くすることができる。 Thus, it is possible to increase the length to extend in the X direction of the contact portion 14a of the memory gate line, it is possible to easily prevent the eye out of the contact hole 23d.

また、選択ゲート線9の第1の部分9aは、コンタクトホール23cの下部において幅(Y方向の幅)が相対的に広くなっており、この選択ゲート線9の第1の部分9aの幅広部(第3の部分)9c上にコンタクトホール23cが形成され、プラグ24cがコンタクトホール23cの底部で選択ゲート線9の第1の部分9aの幅広部9cに接続されている。 The first portion 9a of the select gate lines 9 are the width in the lower part of the contact hole 23c (Y-direction width) becomes relatively wide, the wide portion of the first portion 9a of the select gate lines 9 contact holes 23c on the (third portion) 9c is formed, the plug 24c is connected to the wide portion 9c of the first portion 9a of the select gate lines 9 at the bottom of the contact hole 23c. 相対的に幅が広くなっている幅広部9c上にコンタクトホール23cを形成し、コンタクトホール23cに埋め込んだプラグ24cを幅広部9cに接続することで、コンタクトホール23cの目外れを防止し、コンタクトホール24cの底部で選択ゲート線9を確実に露出させ、プラグ24cを選択ゲート線9に確実に接続(電気的に接続)することができる。 Relatively wide contact holes 23c are formed on the wide portion 9c which is wider, by connecting the plug 24c embedded in the contact hole 23c in the wide portions 9c, to prevent eye out of the contact holes 23c, Contacts is reliably expose selected gate line 9 at the bottom of the hole 24c, it is possible to reliably connect (electrically connected) to the select gate line 9 the plug 24c. また、コンタクトホール23cの底部でメモリゲート線14が露出してしまうのを防止でき、選択ゲート線9とメモリゲート線14とがショートするのを防止することができる。 The contact prevents the memory gate line 14 at the bottom of the hole 23c will be exposed can be a selection gate line 9 memory gate line 14 is prevented from shorting. なお、上記のように、選択ゲート線9の第1の部分9a、第2の部分9bおよび幅広部9cは、パターニングされた多結晶シリコン膜6からなる。 Incidentally, as described above, the first portion 9a of the select gate lines 9, the second part 9b and wide portion 9c is made of a polycrystalline silicon film 6 is patterned.

選択ゲート線9の一方の側壁上には絶縁膜11を介してメモリゲート線14が形成されている。 On one sidewall of the select gate lines 9 are formed a memory gate line 14 via the insulating film 11. 従って、選択ゲート線9の第1の部分9a、第2の部分9bおよび幅広部9cの側壁上には、絶縁膜11を介してメモリゲート線14が形成されている。 Accordingly, the first portion 9a of the select gate line 9, on the side walls of the second portion 9b, and wide portion 9c, a memory gate lines 14 are formed through the insulating film 11. メモリゲート線14は、選択ゲート線9の一方の側壁上に絶縁膜11を介してサイドウォール状に形成されているが、更に、選択ゲート線9の第2の部分9bに絶縁膜11を介して隣接し、図1のX方向に延在するコンタクト部14aを有している。 Memory gate lines 14 are formed in the sidewall shape through one insulating film 11 on the sidewall of the select gate lines 9, further through the insulating film 11 to the second portion 9b of the select gate lines 9 adjacent Te has a contact portion 14a extending in the X direction in FIG. 1. メモリゲート線14のコンタクト部14aも、メモリゲート線14のサイドウォール状の部分と同様に、多結晶シリコン膜12からなる。 Contact portion 14a of the memory gate line 14, similarly to the sidewall-shaped portion of the memory gate line 14, a polycrystalline silicon film 12. このように、メモリゲート線14のコンタクト部14aは、選択ゲート線9の第2の部分9bの延在方向(Y方向)に対して交差する方向に延在し、より好ましくは図1のX方向に平行な方向(第2の部分9aの延在方向(Y方向)に対して直交する方向)に延在している。 Thus, the contact portion 14a of the memory gate lines 14 extend in a direction crossing the extending direction of the second portion 9b of the select gate lines 9 (Y direction), more preferably in Figure 1 X It extends (the direction perpendicular to the extending direction (Y-direction of the second portion 9a)) parallel to the direction. 上記のようにワードシャント領域1C全体に素子分離領域2が形成され、素子分離領域2上に選択ゲート線9およびメモリゲート線14が形成されているので、メモリゲート線14aのコンタクト部14aは選択ゲート線9の第2の部分9b上から素子分離領域2上にかけて図1のX方向に延在している。 Above the element isolation region 2 to the entire word shunt region 1C is formed so, since the element isolation region 2 on the select gate lines 9 and memory gate lines 14 are formed, the contact portion 14a of the memory gate line 14a is selected It extends in the X direction of FIG. 1 from the second portion 9b of the gate line 9 toward the isolation region 2. メモリゲート線14のコンタクト部14aと選択ゲート線9の第2の部分9bとの間には絶縁膜11が介在している。 Between the second portion 9b of the contact portion 14a and the select gate line 9 of the memory gate line 14 insulating film 11 is interposed.

上記のように、半導体基板1上に選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6を覆うように形成した多結晶シリコン膜12を異方性エッチングし、パターニングされた多結晶シリコン膜6の一方の側壁上に絶縁膜11を介して多結晶シリコン膜12を残存させることにより、多結晶シリコン膜12からなるメモリゲート電極13およびメモリゲート線14を形成することができる。 As described above, the polycrystalline silicon film 12 formed to cover the polycrystalline silicon film 6 is patterned constituting the selection gate electrode 8 and the select gate line 9 on the semiconductor substrate 1 is anisotropically etched and patterned was by leaving the on one side wall through the insulation film 11 a polycrystalline silicon film 12 of polycrystalline silicon film 6, to form a memory gate electrode 13 and the memory gate lines 14 made of polycrystalline silicon film 12 it can. この多結晶シリコン膜12の異方性エッチング工程において、コンタクト部14a上にエッチングマスク層(フォトレジスト層、図示せず)を形成しておき、エッチングマスク層の下の多結晶シリコン膜12を残存させることで、選択ゲート線9のコンタクト部14aを形成している。 Remaining in the anisotropic etching step of the polycrystalline silicon film 12, an etching mask layer on the contact portion 14a (photoresist layer, not shown) previously formed, and the polycrystalline silicon film 12 below the etching mask layer It is to form a contact portion 14a of the select gate line 9. 従って、このとき用いたエッチングマスク層(フォトレジスト層)の平面パターン形状がコンタクト部14aの平面パターン形状に対応する。 Thus, the planar pattern of the etching mask layer using the time (photoresist layer) corresponds to the plane pattern shape of the contact portion 14a. 従って、メモリゲート電極13とメモリゲート線14とメモリゲート線14のコンタクト部14aとは、同じ工程で形成され、同じ導電体層(ここでは多結晶シリコン膜12)からなる。 Therefore, the contact portion 14a of the memory gate electrode 13 and the memory gate lines 14 and the memory gate lines 14, are formed in the same step, and (polycrystalline silicon film 12 in this case) the same conductive layer.

メモリゲート線14のコンタクト部14a上にコンタクトホール23dが形成され、プラグ24dがコンタクトホール23dの底部でメモリゲート線14のコンタクト部14aに電気的に接続されている。 A contact hole 23d is formed on the contact portion 14a of the memory gate lines 14, the plug 24d is electrically connected to the contact portion 14a of the memory gate line 14 at the bottom of the contact hole 23d. コンタクト部14aの平面パターン形状は、コンタクトホール23dの開口時のずれを考慮して目外れが生じないような所定の大きさに形成する。 Plane pattern shape of the contact portion 14a is formed in considering the deviation at the time of opening the eyes off the predetermined size that does not cause the contact hole 23d. これにより、コンタクトホール23dの目外れを防止し、コンタクトホール24dの底部でメモリゲート線14のコンタクト部14aを確実に露出させ、プラグ24dをメモリゲート線14に確実に接続(電気的に接続)することができる。 Thus, to prevent the eye out of the contact hole 23d, reliably expose the contact portion 14a of the memory gate line 14 at the bottom of the contact hole 24d, securely connect the plug 24d to the memory gate line 14 (electrically connected) can do. また、メモリゲート線14のコンタクト部14aは選択ゲート線9の第2の部分9b上から素子分離領域2上に延在しており、素子分離領域2上に位置するコンタクト部14a上にコンタクトホール23dが形成されている。 The contact portion 14a of the memory gate line 14 extends over the element isolation region 2 from the second portion 9b of the select gate lines 9, a contact hole on the contact portion 14a located on the isolation region 2 23d are formed. このため、たとえコンタクトホール23dが目外れを生じたとしても、コンタクトホール23dの底部ではメモリゲート線14のコンタクト部14aと素子分離領域2とが露出するので、目外れを生じたコンタクトホール23dに埋め込んだプラグ24dが他の導電性部材とショートするのを防止することができる。 Therefore, even if the contact hole 23d is caused eyes off, at the bottom of the contact hole 23d since the contact portion 14a and the element isolation region 2 of the memory gate lines 14 are exposed, the contact hole 23d that caused the eyes off can be embedded plug 24d is prevented from shorting with other conductive members. また、たとえコンタクトホール23d形成工程でオーバーエッチングが生じたとしても、コンタクトホール23dの底部には素子分離領域2が露出するので、コンタクトホール23dに埋め込んだプラグ24dが他の導電性部材とショートするのを防止することができ、更に、プラグ24dの下部側面がメモリゲート線14のコンタクト部14aと接触することにより、プラグ24dとメモリゲート線14のコンタクト部14aとの電気的接続を確保することができる。 Further, even if over-etching the contact holes 23d forming process occurs, since the bottom of the contact hole 23d for exposing the element isolation region 2, the plug 24d embedded in the contact hole 23d is short-circuited with other conductive members the can be prevented, further, by the lower side of the plug 24d is in contact with the contact portion 14a of the memory gate line 14, to ensure the electrical connection between the contact portion 14a of the plug 24d and the memory gate lines 14 can.

また、本実施の形態では、各メモリゲート線14にそれぞれ独立のコンタクト部14aが設けられており、図1のY方向にソース領域20を介して(間に挟んで)隣り合う(隣接する、対向する)メモリセル30のメモリゲート電極13にそれぞれ接続された(2本の)メモリゲート線14同士は電気的に接続されていない。 Further, in this embodiment, are each independently of the contact portion 14a to the memory gate line 14 is provided (in between) through the source region 20 in the Y direction in FIG. 1 adjacent (adjacent, opposing) respectively connected to the memory gate electrode 13 of the memory cell 30 (two) memory gate lines 14 to each other are not electrically connected.

なお、例えば図2においては、メモリセル30aとメモリセル30bとがソース領域20を介してY方向に隣り合う(隣接する、対向する)関係にある。 Incidentally, for example, in FIG. 2, the memory cell 30a and memory cell 30b are adjacent in the Y direction through the source region 20 (adjacent faces) are in a relationship. 本実施の形態では、ソース領域20を介して図1のY方向に隣り合うメモリセル30(例えば図2のメモリセル30aとメモリセル30b)のメモリゲート電極13にそれぞれ接続された(2本の)メモリゲート線14を、ソース領域20を介して図1のY方向に隣り合う(2本の)メモリゲート線14と言うものとする。 In the present embodiment, respectively connected to the memory gate electrode 13 of the memory cells 30 adjacent to each other in the Y direction in FIG. 1 via the source region 20 (e.g., memory cell 30a and memory cell 30b of FIG. 2) (two ) memory gate lines 14, adjacent to each other in the Y direction in FIG. 1 via the source region 20 (two) shall be referred to as memory gate lines.

本実施の形態では、ソース領域20を介して図1のY方向に隣り合う(2本の)メモリゲート線14は、ワードシャント領域1Cにおけるコンタクト部14aとプラグ24dとの接続位置が図1のX方向にずらされており、絶縁膜22上に形成されY方向に延在する異なる配線25(25d)にそれぞれ電気的に接続されている。 In this embodiment, through the source region 20 adjacent in the Y direction in FIG. 1 (two) memory gate lines 14, the connection position of the contact portion 14a and the plug 24d in the word shunt region 1C is 1 being offset in the X direction, it is electrically connected to different wirings 25 (25d) extending in the Y-direction are formed on the insulating film 22. すなわち、メモリゲート線14は、ソース領域20を介してY方向に隣り合うメモリゲート線14以外の他のメモリゲート線14とプラグ24dおよび配線25(25d)を介して電気的に接続されている。 That is, the memory gate lines 14 are electrically connected via the source region 20 and the other memory gate lines 14 other than the memory gate lines 14 adjacent in the Y direction through the plug 24d and the wiring 25 (25d) . 図1の例では、メモリゲート線14は一本置きにプラグ24dおよび配線25(配線25d)を介して電気的に接続されている。 In the example of FIG. 1, memory gate lines 14 are electrically connected via the plug 24d and the wiring in every one 25 (wiring 25d). このため、ソース領域20を介して図1のY方向に隣り合うメモリセル30のメモリゲート電極13にそれぞれ接続された(2本の)メモリゲート線14、すなわちソース領域20を介してY方向に隣り合う(2本の)メモリゲート線14に、配線25(25d)、プラグ24dおよびコンタクト部14aを介して独立に所望の電圧(異なる電圧)を印加できるように構成されている。 Therefore, through the source region 20 are respectively connected to the memory gate electrode 13 of the memory cells 30 adjacent to each other in the Y direction in FIG. 1 (two) memory gate lines 14, i.e. in the Y direction through the source region 20 to each other (two) memory gate lines 14 adjacent the wiring 25 (25d), and is configured so as to apply a desired voltage (different voltages) independently via the plug 24d and the contact portion 14a. このため、本実施の形態では、ソース領域20を介してY方向に隣り合うメモリセル30(例えばメモリ30aとメモリセル30b)のメモリゲート電極13に独立に異なる電圧(電位)を印加することができる。 Therefore, in this embodiment, it is applied to the memory cell 30 adjacent to each other in the Y direction through the source region 20 (e.g., a memory 30a and the memory cell 30b) memory gate electrode 13 independently to different voltage (potential) it can.

また、本実施の形態では、後述するようにプロセスマージンの確保が容易なので、選択ゲート線9およびメモリゲート線14の上面に金属シリサイド膜21を形成しこの金属シリサイド膜21の断線を防止でき、選択ゲート線9およびメモリゲート線14の低抵抗化を図ることができる。 Further, in the present embodiment, since the easy to ensure a process margin, as described below, to form a metal silicide film 21 on the upper surface of the select gate lines 9 and memory gate lines 14 can prevent disconnection of the metal silicide film 21, it can reduce the resistance of the selection gate lines 9 and memory gate lines. このため、メモリセル領域1A間のワードシャント領域1Cにおいて、各選択ゲート線9および各メモリゲート線14に接続するプラグ24の数を一つにすることができ、半導体装置の平面レイアウト面積の低減などが可能になる。 Therefore, in the word shunt region 1C between the memory cell region 1A, the number of plugs 24 connected to the respective select gate lines 9 and the memory gate lines 14 can be one, reduction of the plane layout area of ​​a semiconductor device such as is possible.

図4は、本実施の形態の半導体装置におけるメモリセル30の模式的な断面構造を示す要部断面図である。 Figure 4 is a fragmentary cross-sectional view showing a schematic sectional structure of a memory cell 30 in the semiconductor device of this embodiment. 図5は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 Figure 5 is a "write" of the present embodiment, a table showing an example of conditions for applying voltage to each part of the selected memory cell during the "erase" and "read". 図5の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図4に示されるようなメモリセル(選択メモリセル)のドレイン領域19に印加する電圧Vd、選択ゲート電極8(選択ゲート線9)に印加する電圧Vcg、メモリゲート電極13(メモリゲート線14)に印加する電圧Vmg、ソース領域20に印加する電圧Vs、およびp型ウエル3に印加されるベース電圧Vbが記載されている。 The table in FIG. 5, "write", in each case "erase" and "read", the voltage Vd applied to the drain region 19 of the memory cells (selected memory cells) as shown in FIG. 4, the selection gate voltage applied to the electrode 8 (the select gate line 9) Vcg, a voltage applied to the memory gate electrode 13 (memory gate lines 14) Vmg, the base voltage applied to the voltage Vs, and p-type well 3 applied to the source region 20 Vb is described. なお、図5の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。 Incidentally, those shown in the table of FIG. 5 is an example of conditions of voltage application is not limited thereto and can be variously modified as necessary. また、本実施の形態では、メモリトランジスタの絶縁膜11中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込み」、ホール(hole:正孔)の注入を「消去」と定義する。 Further, in the present embodiment, the injection of electrons into the silicon nitride film is a charge accumulating portion in the insulating film 11 of the memory transistor "write", Hall: injection of (hole holes) is defined as "erase" . また、図4に示されるように、絶縁膜11は、酸化シリコン膜11a、窒化シリコン膜11bおよび酸化シリコン膜11cの積層膜(ONO膜)からなり、窒化シリコン膜11bが電荷を蓄積するための電荷蓄積部として機能する。 Further, as shown in FIG. 4, the insulating film 11, a silicon oxide film 11a, a multilayer film of a silicon nitride film 11b and silicon oxide film 11c (ONO film), a silicon nitride film 11b is for storing charge functions as a charge accumulation unit.

書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。 Write method may be used hot electron writing a so-called source side injection method. 例えば図5の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜11中の窒化シリコン膜11b中に電子(エレクトロン)を注入する。 For example a voltage as shown in the column of "write" in FIG. 5, is applied to each part of the selected memory cell for writing, electrons in the silicon nitride film 11b in the insulating film 11 of the selected memory cell (electrons) to inject. ホットエレクトロンは、2つのゲート電極(メモリゲート電極13および選択ゲート電極8)間の下のチャネル領域(ソース、ドレイン間)で発生し、メモリゲート電極13の下の絶縁膜11中の電荷蓄積部である窒化シリコン膜11bの選択トランジスタ側の領域に局所的にホットエレクトロンが注入される。 Hot electrons generated in the channel region under between two gate electrodes (memory gate electrode 13 and the selection gate electrode 8) (source, drain), charge accumulating portion in the insulating film 11 under the memory gate electrode 13 in the region of the selection transistor side of the silicon nitride film 11b is locally hot electron is injected is. 注入されたホットエレクトロン(電子)は、絶縁膜11中の窒化シリコン膜11b中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。 It injected hot electrons (electrons) are captured by the trap in the silicon nitride film 11b in the insulating film 11, as a result, the threshold voltage of the memory transistor is increased.

消去方法は、BTBT(Band-To-Band Tunneling:バンド間トンネル現象)ホットホール注入消去方式を用いることができる。 Erasing method, BTBT (Band-To-Band Tunneling: interband tunneling) can be used hot hole injection erase method. すなわち、BTBT(バンド間トンネル現象)により発生したホール(正孔)を電荷蓄積部(絶縁膜11中の窒化シリコン膜11b)に注入することにより消去を行う。 That is, the erasing by injecting the BTBT holes generated by (inter-band tunneling phenomenon) charge storage portion (holes) (silicon nitride film 11b in the insulating film 11). 例えば図5の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、BTBT(Band-To-Band Tunneling)現象によりホール(正孔)を発生させ電界加速することで選択メモリセルの絶縁膜11中の窒化シリコン膜11b中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。 A voltage such as shown, for example, in the column of "erase" in FIG. 5, an electric field is generated positive holes by selective applied to each part of the memory cell, BTBT (Band-To-Band Tunneling) phenomenon for erasing injecting holes into the silicon nitride film 11b in the insulating film 11 of a selected memory cell by accelerating, thereby reducing the threshold voltage of the memory transistor.

読出し時には、例えば図5の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。 At the time of reading, a voltage such as shown, for example, in the column of "read" in FIG. 5, is applied to each part of the selected memory cell to be read. 読出し時のメモリゲート電極13に印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。 The voltage Vmg applied to the memory gate electrode 13 at the time of reading, by a value between the threshold voltage in the erased state and the threshold voltage of the memory transistor in the write state, distinguishing between erased state and the write state can do.

図6は、本実施の形態の半導体装置の要部回路図(等価回路図)である。 Figure 6 is an essential-portion circuit diagram of a semiconductor device of this embodiment (the equivalent circuit diagram). 図6の回路図にも示されるように、メモリセル領域1Aには複数のメモリセル30が形成されてアレイ状に配置されており、各メモリセル30のドレイン領域19はY方向に延在するビット線BL1〜BL6(配線25からなる)に接続され、各メモリセル30のソース領域(20)はY方向に延在するソース線MSL1,MSL2(配線25からなる)にソースダミー領域1Bで接続されている。 As also shown in the circuit diagram of FIG. 6, in the memory cell region 1A are arranged a plurality of memory cells 30 is formed in an array, the drain region 19 of each memory cell 30 extends in the Y-direction is connected to the bit line BL1~BL6 (consisting wiring 25), a source region (20) of each memory cell 30 is coupled by a source dummy region 1B in (consisting wiring 25) source line MSL1, MSL2 extending in the Y direction It is. X方向に並ぶメモリセル30の選択ゲート電極(8)は選択ゲート線CGL1〜CGL4(選択ゲート線9に対応)によって電気的に接続され、X方向に並ぶメモリセル30のメモリゲート電極(13)はメモリゲート線MGL1〜MGL4(メモリゲート線14に対応)によって電気的に接続されている。 Selection gate electrodes of the memory cells 30 arranged in the X direction (8) of the selection gate line CGL1~CGL4 are electrically connected by (corresponding to the selection gate line 9), the memory gate electrodes of the memory cells 30 arranged in the X-direction (13) It is electrically connected by the memory gate line MGL1~MGL4 (corresponding to the memory gate line 14). メモリゲート線MGL1〜MGL4はY方向に延在するメモリゲート配線MMG1,MMG2(配線25からなる)にワードシャント領域1Cで接続されている。 Memory gate line MGL1~MGL4 are connected by the word shunt region 1C memory gate wiring MMG1, MMG2 (consisting wiring 25) extending in the Y direction. また、図6の回路図にも示されるように、Y方向にソース領域を介して隣り合うメモリセル30のメモリゲート電極(13)にそれぞれ接続されたメモリゲート線、図6の例ではメモリゲート線MGL2とメモリゲート線MGL3とは、互いに電気的に接続されておらず、一方のメモリゲート線MGL2はワードシャント領域1Cでメモリゲート配線MMG1に接続され、他方のメモリゲート線MGL3はワードシャント領域1Cで他のメモリゲート配線MMG2に接続されている。 Moreover, as also shown in the circuit diagram of FIG. 6, the respective memory gate electrode of the memory cell 30 adjacent to each other through the source region in the Y-direction (13) connected to the memory gate line, the memory gate in the example of FIG. 6 the line MGL2 and the memory gate line MGL3, not electrically connected to each other, one of the memory gate lines MGL2 is connected to the memory gate interconnection MMG1 word shunt region 1C, the other memory gate lines MGL3 word shunt region It is connected to the other memory gate interconnection MMG2 at 1C. このため、Y方向にソース領域20を介して隣り合うメモリゲート線、ここではメモリゲート線MGL2とメモリゲート線MGL3とに、メモリゲート配線MMG1,MMG2を介して独立に所定(所望)の電圧を印加できる。 Therefore, the memory gate lines adjacent to each other via the source region 20 in the Y direction, wherein the memory gate line MGL2 and the memory gate line MGL3 independently via the memory gate interconnection MMG1, MMG2 a voltage of a predetermined (desired) It can be applied. このため、Y方向にソース領域20を介して隣り合うメモリゲート線(ここではメモリゲート線MGL2,MGL3)にメモリゲート配線MMG1,MMG2を介して異なる電圧(電位)を印加可能である。 Therefore, the memory gate lines adjacent to each other via the source region 20 in the Y direction (here, the memory gate lines MGL2, MGL3) can be applied a voltage (potential) different through the memory gate interconnection MMG1, MMG2 to. 従って、ソース領域20を介して隣り合うメモリセル30のメモリゲート電極に独立に電圧を印加でき、それぞれ異なる電圧を印加可能である。 Accordingly, it applies a voltage to the independently to the memory gate electrode of the memory cell 30 adjacent to each other via the source region 20, it is possible to apply a different voltage.

図7は、本実施の形態の半導体装置の要部平面図であり、配線25のうちのメモリゲート線14に接続される配線25d(すなわち図6のメモリゲート配線MMG1,MMG2に対応する配線25d)を図1に更に追加して記載したものに対応する。 Figure 7 is a fragmentary plan view of a semiconductor device of this embodiment, the wiring 25d connected to the memory gate line 14 of the wiring 25 (i.e. memory gate interconnection MMG1, MMG2 the corresponding wiring 25d in Fig. 6 ) further corresponds to that described in addition to FIG. 配線25dは、ワードシャント領域1Cで、コンタクトホール23dを埋めるプラグ24dを介してメモリゲート線14のコンタクト部14aに電気的に接続されている。 Wiring 25d is a word shunt region 1C, and is electrically connected to the contact portion 14a of the memory gate line 14 via a plug 24d to fill the contact hole 23d. 図7に示されるように、Y方向にソース領域20を介して隣り合うメモリセル30のメモリゲート電極13にそれぞれ接続された(2本の)メモリゲート線14同士、すなわちY方向にソース領域20を介して隣り合う(2本の)メモリゲート線14同士は、互いに電気的に接続されておらず、一方のメモリゲート線14はワードシャント領域1Cで配線25dに接続され、他方のメモリゲート線14はワードシャント領域1Cで他の配線25dに接続されている。 As shown in FIG. 7, Y direction respectively connected to the memory gate electrode 13 of the memory cells 30 adjacent to each other via the source region 20 (two) memory gate lines 14 to each other, i.e. the source regions 20 in the Y-direction (two) memory gate lines 14 adjacent to each other via is not electrically connected to each other, one of the memory gate lines 14 are connected to the wiring 25d in the word shunt region 1C, the other memory gate lines 14 is connected to the other wiring 25d in the word shunt region 1C. このため、ソース領域20を介して隣り合う(2本の)メモリゲート線14に、配線25dを介して独立に所定(所望)の電圧を印加でき、ソース領域20を介して隣り合う(2本の)メモリゲート線14に配線25dを介して異なる電圧(電位)を印加可能である。 Therefore, adjacent via the source region 20 (two) to the memory gate line 14, independently through the wiring 25d can apply a voltage of a predetermined (desired), adjacent via the source region 20 (2 of) through the wiring 25d in the memory gate line 14 is a voltage can be applied (electric potential) different.

図8は、本発明者が検討した第1の比較例の半導体装置(不揮発性半導体記憶装置)の要部平面図であり、図9はその要部断面図である。 Figure 8 is a fragmentary plan view of a semiconductor device of the first comparative example discussed by the present inventors (nonvolatile semiconductor memory device), and FIG. 9 is a fragmentary sectional view. 図8のC−C線の断面図が図9に対応する。 Cross-sectional view of line C-C in FIG. 8 corresponds to Fig. また、図8は上記図1に対応する平面図である。 Further, FIG. 8 is a plan view corresponding to FIG 1.

図8および図9に示される第1の比較例の半導体装置は、本実施の形態の半導体装置に対して、選択ゲート線9およびメモリゲート線14のパターン形状と、メモリゲート線14に接続するコンタクトホール23eおよびそれを埋めるプラグ24eの位置と、プラグ24eに接続された配線25とメモリゲート線14の間の接続関係とが異なっている。 The semiconductor device of the first comparative example shown in FIGS. 8 and 9, the semiconductor device of this embodiment, the pattern of the select gate lines 9 and memory gate lines 14 are connected to the memory gate line 14 the position of the contact holes 23e and plug 24e fill it, it is different and connections between the wiring 25 connected to the plug 24e memory gate lines. また、第1の比較例の半導体装置のメモリセルの断面構造は、本実施の形態1の図2と同様の構造を有しているので、ここではその説明は省略する。 The cross-sectional structure of a memory cell of a semiconductor device of the first comparative example, since it has the same structure as shown in FIG. 2 of the first embodiment, the description thereof will be omitted here.

図8および図9に示される第1の比較例の半導体装置では、本実施の形態と同様に、選択ゲート線9は、パターニングされた多結晶シリコン膜6からなり、図8のX方向(図1のX方向に対応する)に延在してX方向に並ぶメモリセル30の選択ゲート電極8を接続する第1の部分9aと、第1の部分9aにおいて相対的に幅が広くなっている幅広部9cとを有しているが、本実施の形態とは異なり、選択ゲート線9は第2の部分9bを有していない。 In the semiconductor device of the first comparative example shown in FIGS. 8 and 9, similar to the present embodiment, the select gate line 9 is made of polycrystalline silicon film 6 is patterned, X direction (Figure 8 a first portion 9a which connects the select gate electrode 8 of the memory cells 30 arranged in the X-direction extends corresponds) to 1 in the X direction, relatively wider at a first part 9a has the wide portion 9c, unlike the present embodiment, the select gate line 9 does not have a second portion 9b.

図8および図9に示される第1の比較例の半導体装置では、選択ゲート線9の一方の側壁上には絶縁膜11を介して多結晶シリコン膜12からなるメモリゲート線14が形成されており、Y方向にソース領域20を介して隣り合うメモリゲート線14同士が、メモリゲート線14を構成する多結晶シリコン膜12の一部からなるコンタクト部14bによって電気的に接続されている。 In the first semiconductor device of the comparative example shown in FIGS. 8 and 9, is on one sidewall of the select gate lines 9 are formed the memory gate lines 14 of polycrystalline silicon film 12 through the insulating film 11 cage, the memory gate lines 14 adjacent to each other through the source region 20 in the Y direction are electrically connected by the contact part 14b consisting of a portion of the polycrystalline silicon film 12 constituting the memory gate lines. コンタクト部14bは、選択ゲート線9上から他の選択ゲート線9上にかけて図8のY方向(図1のY方向に対応する)に延在しており、選択ゲート線9の側壁上のメモリゲート線14と他の選択ゲート線9の側壁上の他のメモリゲート線14とを電気的に接続している。 Contact portion 14b extends in the Y direction in FIG. 8 toward the other select gate lines 9 from the top select gate lines 9 (corresponding to the Y direction in FIG. 1), the memory on the sidewall of the select gate lines 9 and another memory gate line 14 on the sidewalls of the gate line 14 and the other select gate lines 9 are electrically connected.

半導体基板1上に選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6を覆うように形成した多結晶シリコン膜12を異方性エッチングし、パターニングされた多結晶シリコン膜6の一方の側壁上に絶縁膜11を介して多結晶シリコン膜12を残存させることにより、多結晶シリコン膜12からなるメモリゲート電極13およびメモリゲート線14を形成することができるが、この多結晶シリコン膜12の異方性エッチング工程において、コンタクト部14b上にエッチングマスク層(フォトレジスト層、図示せず)を形成しておき、エッチングマスク層の下の多結晶シリコン膜12を残存させることで、メモリゲート線14のコンタクト部14bを形成している。 The polycrystalline silicon film 12 formed to cover the polycrystalline silicon film 6 is patterned constituting the selection gate electrode 8 and the select gate line 9 on the semiconductor substrate 1 is anisotropically etched, patterned polycrystalline silicon film by leaving the on one side wall through the insulation film 11 a polycrystalline silicon film 12 of 6, but the memory gate electrode 13 and the memory gate line 14 formed of the polycrystalline silicon film 12 can be formed, this multi in the anisotropic etching process of silicon film 12, an etching mask layer on the contact section 14b (photoresist layer, not shown) previously formed and that to leave the polycrystalline silicon film 12 below the etching mask layer in, and a contact portion 14b of the memory gate lines. 従って、このとき用いたエッチングマスク層(フォトレジスト層)の平面パターン形状がコンタクト部14bの平面パターン形状に対応する。 Thus, the planar pattern of the etching mask layer using the time (photoresist layer) corresponds to the plane pattern shape of the contact portion 14b.

メモリゲート線14のコンタクト部14b上にはコンタクトホール23eが形成され、プラグ24eがコンタクトホール23eの底部でメモリゲート線14のコンタクト部14bに接続されている。 The on the contact portion 14b of the memory gate line 14 contact hole 23e is formed, a plug 24e is connected to the contact portion 14b of the memory gate line 14 at the bottom of the contact hole 23e. プラグ24eは配線25に接続されており、複数のメモリゲート線14がプラグ24eおよび配線25を介して電気的に接続されている。 Plug 24e is connected to the wiring 25, a plurality of memory gate lines 14 are electrically connected via the plug 24e and the wiring 25. このように、第1の比較例では、Y方向にソース領域20を介して隣り合う2つのメモリゲート線14(メモリゲート電極13)を共通のコンタクト部14bおよびそれに接続するプラグ24eによって取り出している(引き出している)。 Thus, in the first comparative example, it is taken out by a plug 24e connecting two of the Y-direction adjacent to each other via the source region 20 of the memory gate lines 14 (memory gate electrode 13) common contact portion 14b and its (and withdrawal).

図10は、第1の比較例の半導体装置における、書込み動作時の問題点を示す説明図である。 10, in the semiconductor device of the first comparative example is an explanatory view showing a problem of a write operation.

図8および図9に示される第1の比較例の半導体装置において、書込み動作時には図5の「書込」の欄に示されるような電圧を、メモリセル30のうちの書込みを行う選択メモリセルの各部位に印加する。 In the semiconductor device of the first comparative example shown in FIGS. 8 and 9, the selected memory cell to a voltage that is in the write operation shown in the column of "write" in FIG. 5 and writes of the memory cell 30 applied to each part of. 選択メモリセルでは、ドレイン領域19にVdとして1Vが印加され、選択ゲート電極8(選択ゲート線9)にVcgとして1.5V(Vdd)が印加され、メモリゲート電極13(メモリゲート線14)にVmgとして12Vが印加され、ソース領域20にVsとして6Vが印加される。 The selected memory cell, 1V is applied to the drain region 19 as Vd, the selection gate electrode 8 1.5V (Vdd) as Vcg (the select gate line 9) is applied to the memory gate electrode 13 (memory gate line 14) 12V is applied as vmg, 6V is applied as Vs to the source region 20. ここで、選択メモリセルと、この選択メモリセルにソース領域20を介してY方向に隣り合う(隣接する)非選択のメモリセル(書込みが行われないメモリセル)とにおいて、ソース領域20は共通であり、メモリゲート線14はコンタクト部14bで電気的に接続されている。 Here, a selected memory cell, in an adjacent in the Y direction through the source region 20 to the selected memory cell (adjacent) non-selected memory cell (memory cell write is not performed), the source region 20 is common , and the memory gate lines 14 are electrically connected by the contact portion 14b. このため、選択メモリセルと、この選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルとにおいて、ソース領域20が共通なのでソース領域20の電位Vsは同電位になり、メモリゲート線14がコンタクト部14bで接続されているのでメモリゲート電極13(メモリゲート線14)の電位Vmgは同電位になる。 Thus, the selected memory cell, in the non-selected memory cells adjacent in the Y direction through the source region 20 to the selected memory cell, the potential Vs of the source region 20 because the source region 20 is common becomes the same potential, since the memory gate lines 14 are connected with the contact portion 14b potential Vmg of the memory gate electrode 13 (memory gate line 14) is the same potential. 従って、選択メモリセルに上記書込み用の電圧を印加したとき、非選択のメモリセルのソース領域20とメモリゲート電極13(メモリゲート線14)とに選択メモリセルと同じ電圧(Vs=6V,Vmg=12V)が印加される。 Therefore, selection upon application of a voltage for the write to the memory cell, the non-selected source region 20 and the memory gate electrode 13 (memory gate line 14) and the same voltage as the selected memory cell in the memory cell (Vs = 6V, Vmg = 12V) is applied.

このため、書込みを行う選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルにおいて、非選択メモリセルの選択ゲート電極8(選択ゲート線9)の電位Vcgによりチャネル電流をカットオフし、非選択メモリセルのディスターブを防止する。 Therefore, in the non-selected memory cells adjacent to each other via the source region 20 to the selected memory cell for writing in the Y direction, the channel current by the potential Vcg of the select gate electrodes 8 of the unselected memory cells (select gate line 9) cut off to prevent disturbance of non-selected memory cells. しかしながら、実際には、図10と上記に示すように、書込みを行う選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルにおいて、ソース領域20およびメモリゲート電極13に選択メモリセルと同様の高電圧が印加されるので、ソース−基板間に接合リーク電流が発生し、これに伴って発生したホットエレクトロンが非選択メモリセルの絶縁膜11(中の窒化シリコン膜11b)中に取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう可能性がある。 However selected, in practice, as shown in FIG. 10 and described above, in the non-selected memory cells adjacent to each other via the source region 20 to the selected memory cell for writing in the Y-direction, the source region 20 and the memory gate electrode 13 since a high voltage similar to the memory cell is applied, the source - the junction leakage current is generated between the substrates, an insulating film 11 (silicon nitride tunica 11b) of hot electrons generated in association with this non-selected memory cells incorporated into, the threshold voltage of the memory transistor of the unselected memory cells may possibly be increased. このように、書込み選択メモリセルに対し、ソース領域20を介してY方向に隣り合う非選択メモリセルに加わる書込みディスターブが問題となり、これは半導体装置の性能を低下させる可能性がある。 Thus, to write selected memory cell, the write disturb applied to unselected memory cells adjacent in the Y direction through the source region 20 becomes a problem, this may degrade the performance of the semiconductor device.

それに対して、本実施の形態では、上記のように、ソース領域20を介して(間に挟んで)Y方向に隣り合う(対向する、隣接する)メモリセル30のメモリゲート電極13にそれぞれ接続されたメモリゲート線14同士、すなわちソース領域20を介してY方向に隣り合うメモリゲート線14同士は電気的に接続されておらず、異なる配線25dおよびプラグ24dを介して独立に電圧(異なる電圧)を印加できるようになっている。 In contrast, in the present embodiment, as described above, (in between) through the source region 20 adjacent in the Y direction (opposite adjacent) respectively connected to the memory gate electrode 13 of the memory cell 30 memory gate lines 14 to each other, i.e. the memory gate lines 14 adjacent to each other in the Y direction through the source region 20 are not electrically connected, different wiring 25d and independent voltage (different voltages via the plug 24d ) so that the can be applied to. このように、本実施の形態では、ソース領域20を介してY方向に隣り合う2つのメモリゲート線14(メモリゲート電極13)を、各メモリゲート線14のコンタクト部14aおよびそれに接続するプラグ24dによって、それぞれ独立に取り出している(引き出している)。 Thus, in this embodiment, the plug 24d connecting the source region 20 of two adjacent in the Y direction through the memory gate lines 14 (the memory gate electrode 13), the contact portion 14a and that of the memory gate lines 14 by, and taken out independently (and withdrawal). このため、メモリセル30のうちの書込みを行う選択メモリセルと、その選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルとで、メモリゲート電極13に独立に所定(所望)の電圧を印加(供給)することができる。 Therefore, it is given a selected memory cell for writing of the memory cell 30, in the non-selected memory cells adjacent to each other via the source region 20 in the Y direction to the selected memory cell, independently of the memory gate electrode 13 ( it is possible to apply a voltage of a desired) (supplied). 従って、書込みを行う選択メモリセルのメモリゲート電極13と、その選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルのメモリゲート電極13とに、異なる電位を印加(供給)することができる。 Accordingly, the memory gate electrode 13 of the selected memory cell for writing, to the memory gate electrode 13 of the memory cells in unselected adjacent in the Y direction through the source region 20 to the selected memory cell, applying a different potential (supply )can do.

このため、本実施の形態では、書込み動作時に図5の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加したとしても、選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルにおいて、メモリゲート電極13の電圧の値を、選択メモリのメモリゲート電極13の電圧の値と異なるものとすることができる。 Therefore, in the present embodiment, the source region voltage as shown in the column of "write" in FIG. 5 during a write operation, even when applied to respective portions of a selected memory cell for writing, the selected memory cell in the non-selected memory cells adjacent in the Y direction via the 20, the value of the voltage of the memory gate electrode 13 may be different than the value of the voltage of the selected memory the memory gate electrode 13. 例えば、書込み選択メモリセルのメモリゲート電極13の電圧Vmg(図5の例では12V)よりも、その書込み選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルのメモリゲート電極13の電圧Vmgを低くする(例えば0VやVddとしての1.5Vなどにする)ことができる。 For example, than the voltage Vmg of the memory gate electrode 13 of the write selected memory cell (12V in the example of FIG. 5), the memory gates of the unselected memory cells adjacent to each other via the source region 20 in the Y direction to the write select memory cell to lower the voltage Vmg electrode 13 (e.g. the like 1.5V as 0V and Vdd) can. すなわち、本実施の形態では、共通のソース線に接続され、前記ソース線に対して対向するように隣接して配置された少なくとも2つのメモリセル(例えばメモリセル30a,30bに対応)において、メモリセルの書込み動作時に、前記2つのメモリセルのうち、書込みが行われる選択メモリセルのワード線(メモリゲート電極13)に印加される電圧の値は、書込みが行われない非選択メモリセルのワード線(メモリゲート電極13)に印加される電圧の値とは異なるものとし、より好ましくは、選択メモリセルのワード線(メモリゲート電極13)に印加される電圧の値は、非選択メモリセルのワード線(メモリゲート電極13)に印加される電圧の値よりも大きくする。 That is, in the present embodiment, are connected to a common source line, at least two memory cells are arranged adjacently so as to oppose to the source lines (e.g., the memory cell 30a, corresponding to 30b), the memory during cell programming operation, one of the two memory cells, the value of the voltage applied to the word line of the selected memory cell is written (the memory gate electrode 13), the non-selected memory cell in which writing is not carried out words linear and different from the value of the voltage applied to (the memory gate electrode 13), and more preferably, the value of the voltage applied to the word line of the selected memory cell (memory gate electrode 13), the non-selected memory cells larger than the value of the voltage applied to the word line (the memory gate electrode 13). これにより、書込み選択メモリセルのメモリゲート電極13に高電圧を印加し、かつ、その書込み選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルのメモリゲート電極13に高電圧が印加されないようにすることが可能になる。 Thus, a high voltage is applied to the memory gate electrode 13 of the write selected memory cell, and high in the memory gate electrode 13 of the non-selected memory cells adjacent in the Y direction through the source region 20 to the write select memory cell it is possible that the voltage to not be applied.

従って、本実施の形態では、上記第1の比較例とは異なり、書込みを行う選択メモリセルのメモリゲート電極13に高電圧を印加しても、この書込みを行う選択メモリセルにソース領域20を介してY方向に隣り合う非選択のメモリセルのメモリゲート電極13には高電圧が印加されないので、非選択メモリセルの絶縁膜11(中の窒化シリコン膜11b)中に電子が取り込まれるのを防止でき、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう現象を防止することができる。 Thus, in this embodiment, unlike the first comparative example, even if a high voltage is applied to the memory gate electrode 13 of the selected memory cell for writing, the source region 20 to the selected memory cell to perform this write since a high voltage is not applied to the memory gate electrode 13 of the non-selected memory cells adjacent in the Y direction through, from electrons in the insulating film 11 of the non-selected memory cells (silicon nitride film 11b having the middle) is taken prevention can, the threshold voltage of the memory transistor of the unselected memory cell can be prevented a phenomenon that rises. このように、本実施の形態では、書込み選択メモリセルに対しソース領域20を介してY方向に隣接した非選択メモリセルに加わる書込みディスターブを防止することができる。 Thus, in the present embodiment, it is possible to prevent the write disturb applied to unselected memory cells adjacent in the Y direction via the source region 20 to the write select memory cell.

図11は、選択メモリセルへの書込み動作時の非選択メモリセルの書込みディスターブを示すグラフである。 Figure 11 is a graph showing the write disturb of the unselected memory cell during a write operation to the selected memory cell. 図11の横軸は、書込み用の電圧の印加後の時間(arbitrary unit:任意単位)に対応し、図11の縦軸は、書込みを行う選択メモリセルに対してソース領域20を介してY方向に隣接した非選択メモリセルにおけるしきい値電圧(arbitrary unit:任意単位)に対応する。 11, the horizontal axis, time after application of the write voltage: corresponding to (arbitrary Unit arbitrary unit), the vertical axis of FIG. 11, through the source region 20 to the selected memory cell for writing Y threshold voltage in the unselected memory cells adjacent in a direction: corresponding to (arbitrary unit arbitrary unit). 図11のグラフには、図1〜図3に示されるような本実施の形態の半導体装置の場合(図11のグラフ中に「本実施の形態」として実線で示してある)と、図8および図9に示されるような第1の比較例の場合(図11のグラフ中に「第1の比較例」として点線で示してある)とが示されている。 The graph of FIG. 11, as in the semiconductor device of this embodiment as shown in FIGS. 1 to 3 (indicated by a solid line as "present embodiment" in the graph of FIG. 11), FIG. 8 and the first comparative example as shown in FIG. 9 (indicated by dotted lines in the graph of FIG. 11 as "first comparison example") are shown.

図11のグラフに示されるように、第1の比較例では、書込み動作時に、書込みを行う選択メモリセルにソース領域20を介してY方向に隣接する非選択のメモリセルにおいて、ソース領域20とメモリゲート電極13とに高電圧が印加されるので、非選択メモリセルの絶縁膜11(中の窒化シリコン膜11b)中に電子(ホットエレクトロン)が取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇する。 As shown in the graph of FIG. 11, in the first comparative example, during the write operation, the non-selected memory cells adjacent in the Y direction via the source region 20 to the selected memory cell to be written, a source region 20 since a high voltage is applied to the memory gate electrode 13, electrons in the insulating film 11 of the non-selected memory cells (silicon nitride film 11b having the middle) (hot electrons) are captured, the teeth of the memory transistors of the unselected memory cells threshold voltage is increased. それに対して、本実施の形態では、書込み動作時に、書込みを行う選択メモリセルにソース領域20を介してY方向に隣接する非選択のメモリセルにおいて、メモリゲート電極13に高電圧が印加されないので、非選択メモリセルの絶縁膜11(中の窒化シリコン膜11b)中に電子(ホットエレクトロン)が取り込まれず、非選択メモリセルのメモリトランジスタのしきい値電圧はほとんど変化しない。 In contrast, in the present embodiment, during the write operation, the non-selected memory cell adjacent via the source region 20 to the selected memory cell to be written in the Y direction, the high voltage is not applied to the memory gate electrode 13 , in the insulating film 11 of the non-selected memory cells (silicon nitride film 11b having the middle) is not populated with electrons (hot electrons), the threshold voltage of the memory transistor of the unselected memory cell is hardly changed.

このように、本実施の形態では、ソース領域20を介してY方向に隣り合うメモリゲート線14(メモリゲート電極13)同士を電気的に接続しておらず、ソース領域20を介して隣り合う2つのメモリゲート線14(メモリゲート電極13)のそれぞれに、独立して所望の電位(異なる電位)を供給できるようになっているので、書込み動作時に、書込みを行う選択メモリセルにソース領域20を介して隣接する非選択のメモリセルにおいて、メモリゲート電極13に高電圧が印加されるのを防止し、非選択メモリセルのメモリトランジスタのしきい値電圧が変化(上昇)するのを防止することができる。 Thus, in this embodiment, not electrically connected to the memory gate lines 14 (the memory gate electrode 13) adjacent to each other in the Y direction through the source region 20, adjacent via the source region 20 in each of the two memory gate lines 14 (the memory gate electrode 13), so independently so as to supply a desired potential (different potentials), during the write operation, the source region 20 to the selected memory cell for writing in the non-selected memory cell adjacent through, to prevent the high voltage to the memory gate electrode 13 is applied, to prevent the threshold voltage of the memory transistor of the unselected memory cell changes (increases) be able to. これにより、半導体装置の性能を向上することができる。 Thus, it is possible to improve the performance of the semiconductor device.

図12は、本発明者が検討した第2の比較例の半導体装置(不揮発性半導体記憶装置)の要部平面図であり、図13はその要部断面図である。 Figure 12 is a fragmentary plan view of a semiconductor device of the second comparative example discussed by the present inventors (nonvolatile semiconductor memory device), and FIG. 13 is a fragmentary sectional view. 図12のD−D線の断面図が図13に対応する。 Section D-D of FIG. 12 corresponds to FIG. 13. また、図12は上記図1および図8に対応する平面図である。 Further, FIG. 12 is a plan view corresponding to FIG. 1 and FIG.

図12および図13に示される第2の比較例の半導体装置は、本実施の形態の半導体装置に対して、選択ゲート線9およびメモリゲート線14のパターン形状と、メモリゲート線14に接続するコンタクトホール23fおよびそれを埋めるプラグ24fの位置とが異なっている。 12 and the semiconductor device of the second comparative example shown in FIG. 13, the semiconductor device of this embodiment, the pattern of the select gate lines 9 and memory gate lines 14 are connected to the memory gate line 14 and the position of the contact hole 23f and the plug 24f fill it are different. また、第2の比較例の半導体装置のメモリセルの断面構造は、本実施の形態1の図2と同様の構造を有しているので、ここではその説明は省略する。 The cross-sectional structure of a memory cell of a semiconductor device of the second comparative example, since it has the same structure as shown in FIG. 2 of the first embodiment, the description thereof will be omitted here.

図12および図13に示される第2の比較例の半導体装置では、選択ゲート電極8および選択ゲート線9を構成する多結晶シリコン膜6のパターン形状は、上記第1の比較例とほぼ同様である。 In the semiconductor device of the second comparative example shown in FIGS. 12 and 13, the pattern shape of the polycrystalline silicon film 6 constituting the selection gate electrode 8 and the select gate lines 9, substantially the same as that of the first comparative example is there. すなわち、選択ゲート線9のパターン形状は、上記第1の比較例とほぼ同様であり、図12のX方向(図1のX方向に対応する)に延在してX方向に並ぶメモリセル30の選択ゲート電極8を接続する第1の部分9aと、第1の部分9aにおいて相対的に幅が広くなっている幅広部9cとを有しているが、本実施の形態とは異なり、選択ゲート線9は第2の部分9bを有していない。 That is, the pattern shape of the select gate line 9 is substantially the same as that in the first comparative example, the memory cell 30 arranged in the X direction extends in the X direction of FIG. 12 (corresponding to the X direction in FIG. 1) a first portion 9a which connects the selection gate electrode 8, but relatively wide in the first part 9a has a wide portion 9c which is wider, unlike the present embodiment, selection gate line 9 does not have a second portion 9b. また、第2の比較例の半導体装置では、選択ゲート線9の一方の側壁上には絶縁膜11を介して多結晶シリコン膜12からなるメモリゲート線14が形成されているが、上記第1の比較例とは異なり、上記第1の比較例のようなコンタクト部14bは有しておらず、ソース領域20を介してY方向に隣り合うメモリゲート線14同士は、電気的に接続されていない。 Further, in the semiconductor device of the second comparative example, although on one sidewall of the select gate lines 9 memory gate lines 14 of polycrystalline silicon film 12 through the insulating film 11 is formed, the first Unlike comparative example, it does not have the contact portion 14b as the first comparative example, the memory gate lines 14 adjacent to each other in the Y direction through the source region 20, is electrically connected Absent.

図12および図13に示される第2の比較例の半導体装置では、メモリゲート線14は、そのメモリゲート線14に絶縁膜11を介して隣接する選択ゲート線9上から素子分離領域2上にかけて図12のY方向(図1のY方向に対応)に延在するコンタクト部14cを有している。 12 and in the second comparative example semiconductor device shown in FIG. 13, the memory gate line 14, subjected to the element isolation region 2 from above select gate line 9 adjacent via the insulating film 11 in the memory gate lines 14 It has extending contact portion 14c in the Y direction in FIG. 12 (corresponding to the Y direction in FIG. 1). このメモリゲート線14のコンタクト部14cは、そのメモリゲート線14にソース領域20を介してY方向に隣り合う他のメモリゲート線14とは接続されていない。 The contact portion 14c of the memory gate lines 14, the other memory gate lines 14 adjacent in the Y direction through the source region 20 to the memory gate lines 14 are not connected. 従って、各メモリゲート線14にそれぞれ独立のコンタクト部14cが設けられている。 Thus, independent of the contact portion 14c in each of the memory gate lines 14 are provided.

第2の比較例の半導体装置においても、半導体基板1上に選択ゲート電極8および選択ゲート線9を構成するパターニングされた多結晶シリコン膜6を覆うように形成した多結晶シリコン膜12を異方性エッチングし、パターニングされた多結晶シリコン膜6の一方の側壁上に絶縁膜11を介して多結晶シリコン膜12を残存させることにより、多結晶シリコン膜12からなるメモリゲート電極13およびメモリゲート線14を形成することができるが、この多結晶シリコン膜12の異方性エッチング工程において、コンタクト部14c上にエッチングマスク層(フォトレジスト層、図示せず)を形成しておき、エッチングマスク層の下の多結晶シリコン膜12を残存させることで、選択ゲート線9のコンタクト部14cを形成している。 In the semiconductor device of the second comparative example, a polycrystalline silicon film 12 formed to cover the polycrystalline silicon film 6 is patterned constituting the selection gate electrode 8 and the select gate line 9 on the semiconductor substrate 1 anisotropic sexually etching, by leaving the through one insulating film 11 on the sidewalls of the polycrystalline silicon film 6 is patterned polycrystalline silicon film 12, the memory gate electrode 13 and the memory gate lines of polycrystalline silicon film 12 Although it is possible to form the 14, in the anisotropic etching step of the polycrystalline silicon film 12, an etching mask layer on the contact portion 14c (the photoresist layer, not shown) previously formed, and the etching mask layer by leaving the polycrystalline silicon film 12 below to form a contact portion 14c of the select gate line 9. 従って、このとき用いたエッチングマスク層(フォトレジスト層)の平面パターン形状がコンタクト部14cの平面パターン形状に対応する。 Thus, the planar pattern of the etching mask layer using the time (photoresist layer) corresponds to the plane pattern shape of the contact portion 14c.

第2の比較例の半導体装置のメモリゲート線14のコンタクト部14c上にはコンタクトホール23fが形成され、プラグ24fがコンタクトホール23fの底部でメモリゲート線14のコンタクト部14cに接続されている。 The on the contact portion 14c of the memory gate line 14 of the semiconductor device of the second comparative example the contact hole 23f is formed, the plug 24f is connected to the contact portion 14c of the memory gate line 14 at the bottom of the contact hole 23f. プラグ24fは配線25に接続されている。 Plug 24f is connected to the wiring 25.

図12および図13に示される第2の比較例の半導体装置では、本実施の形態の半導体装置と同様に、ソース領域20を介してY方向に隣り合うメモリゲート線14同士は、電気的に接続されておらず、異なる配線25およびプラグ24fを介して独立に所望の電圧(異なる電圧)を印加できるようになっている。 12 and the semiconductor device of the second comparative example shown in FIG. 13, similarly to the semiconductor device of this embodiment, the memory gate lines 14 adjacent to each other in the Y direction through the source region 20, electrically not connected, so that can apply a desired voltage (different voltages) independently via different wirings 25 and the plug 24f. このため、本実施の形態と同様に、第2の比較例の半導体装置でも、書込み動作時に、書込みを行う選択メモリセルにソース領域20を介してY方向に隣接する非選択のメモリセルにおいて、メモリゲート電極13に高電圧が印加されるのを防止し、非選択メモリセルのメモリトランジスタのしきい値電圧が変化(上昇)するのを防止することができる。 Therefore, like the present embodiment, even in the semiconductor device of the second comparative example, during the write operation, the non-selected memory cells adjacent in the Y direction via the source region 20 to the selected memory cell to be written, preventing the high voltage to the memory gate electrode 13 is applied, that the threshold voltage of the memory transistor of the unselected memory cell changes (increases) can be prevented.

しかしながら、図12および図13に示される第2の比較例の半導体装置では、本実施の形態の半導体装置とは異なり、選択ゲート線9は第2の部分9bを有しておらず、メモリゲート線14のコンタクト部14cは、図12のY方向に延在している。 However, in the semiconductor device of the second comparative example shown in FIGS. 12 and 13, unlike the semiconductor device of this embodiment, the select gate line 9 does not have a second portion 9b, the memory gate contact portion 14c of the line 14 extends in the Y direction in FIG. 12. このため、図12および図13に示される第2の比較例の半導体装置の平面レイアウトでは、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図12のY方向だけに集中してしまい、プロセスマージンを十分に確保することが難しく、半導体装置の製造歩留りを低下させる可能性がある。 Therefore, in the planar layout of the semiconductor device of the second comparative example shown in FIGS. 12 and 13, a margin of alignment margins and size variation in the photolithography process ends up concentrate in the Y direction in FIG. 12 , it is difficult to secure a sufficient process margin, which may reduce the manufacturing yield of the semiconductor device. また、半導体装置の製造歩留りの低下を防止するためにプロセスマージンを十分に確保しようとすると半導体装置の大型化(平面レイアウトの大面積化)を招いてしまう。 Also, which leads when you try to sufficiently ensure the process margin in order to prevent a decrease in manufacturing yield of the semiconductor device increase in size of a semiconductor device (a large area of ​​the planar layout). 例えば、第2の比較例の半導体装置では、多結晶シリコン膜6をパターニングして選択ゲート電極8および選択ゲート線9を形成するためのフォトリソグラフィ工程、多結晶シリコン膜12を異方性エッチングしてメモリゲート電極13およびメモリゲート線14を形成する際にコンタクト部14cを形成するためのフォトリソグラフィ工程、コンタクトホール23fを形成するためのフォトリソグラフィ工程などのマージンが図12のY方向だけに積み重なってしまう。 For example, in the semiconductor device of the second comparative example, a photolithography process for forming the selection gate electrode 8 and the select gate lines 9 polycrystalline silicon film 6 is patterned, the polycrystalline silicon film 12 is anisotropically etched photolithography process for forming the contact portion 14c at the time of forming the memory gate electrode 13 and the memory gate line 14, a margin of photolithography or the like for forming a contact hole 23f is stacked only in the Y direction in FIG. 12 Te and will.

それに対して、図1〜図3に示される本実施の形態の半導体装置では、選択ゲート線9は図1のY方向に延在する第2の部分9bを有しており、メモリゲート線14のコンタクト部14aは選択ゲート線9の第2の部分9b上から素子分離領域2上にかけて図1のX方向に延在している。 In contrast, in the semiconductor device of the present embodiment shown in FIGS. 1 to 3, the select gate line 9 has a second portion 9b extending in the Y direction in FIG. 1, memory gate lines the contact portion 14a extends in the X direction of FIG. 1 from the second portion 9b of the select gate line 9 toward the isolation region 2.

すなわち、本実施の形態では、選択ゲート線9は、図1のX方向に延在してX方向に並ぶ各メモリセル30の選択ゲート電極8同士を接続する第1の部分9aと、この第1の部分9aの幅が相対的に広くなってその上にコンタクトホール23cが形成される幅広部9cとだけでなく、更に、図1のX方向に延在する第1の部分9aに接続して図1のY方向(X方向に垂直な方向)に延在する第2の部分9bを有している。 That is, in this embodiment, the select gate line 9 has a first portion 9a which connects the select gate electrodes 8 of the respective memory cells 30 arranged in the X direction extends in the X direction in FIG. 1, the first not only the wide portion 9c where the contact hole 23c is formed thereon with a width of 1 part 9a becomes relatively wide, further, connected to the first portion 9a extending in the X direction in FIG. 1 and a second portion 9b extending (direction perpendicular to the X direction) Y direction in FIG. 1 Te. 従って、選択ゲート線9の第2の部分9bは、一端が第1の部分9aに接続し、第1の部分9aの延在方向(X方向)に対してほぼ垂直な方向(Y方向)に延在している。 Thus, the second portion 9b of the select gate line 9 has one end connected to the first portion 9a, a direction substantially perpendicular to the extending direction (X direction) of the first portion 9a (Y-direction) It extends. 選択ゲート線9の第1の部分9a、第2の部分9bおよび幅広部9cの側壁上には、多結晶シリコン膜12からなるメモリゲート線14が形成されているが、メモリゲート線14は、選択ゲート線9の第2の部分9b上から素子分離領域2上にかけて図1のX方向に延在しているコンタクト部14aを有している。 The first portion 9a of the select gate line 9, on the side walls of the second portion 9b, and the wide portions 9c, although the memory gate lines 14 of polycrystalline silicon film 12 is formed, the memory gate lines 14, and a contact portion 14a extending in the X direction of FIG. 1 from the second portion 9b of the select gate line 9 toward the isolation region 2.

本実施の形態では、選択ゲート線9は図1のY方向に延在する第2の部分9bを有しており、メモリゲート線14のコンタクト部14aは選択ゲート線9の第2の部分9b上から素子分離領域2上にかけて図1のX方向に延在するように形成しているので、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図1のX方向とY方向とに分散され、プロセスマージンを十分に確保することが容易である。 In this embodiment, the select gate line 9 has a second portion 9b extending in the Y direction in FIG. 1, the contact portion 14a of the memory gate line 14 and the second portion 9b of the select gate lines 9 since the formed so as to extend in the X direction of FIG. 1 from above toward the isolation region 2, the margin of the margins and size variation of the alignment in the photolithography process in the X direction and the Y direction in FIG. 1 dispersed, it is easy to secure a sufficient process margin. このため、半導体装置の製造歩留りを向上できる。 Therefore, it is possible to improve the manufacturing yield of the semiconductor device. また、半導体装置の信頼性や性能を向上できる。 Further, it is possible to improve the reliability and performance of the semiconductor device. また、第2の比較例のようにフォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図1のY方向だけに集中する場合は、Y方向に隣り合うメモリゲート線13間の間隔を比較的大きくする必要があるが、本実施の形態では、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンを図1のX方向とY方向に分散できるので、Y方向に隣り合うメモリゲート線13間の間隔を比較的小さくすることができ、平面レイアウトの小面積化に有利となり、半導体装置の小型化が可能になる。 Further, the distance between the photo when the alignment margin and the size variation margin in the lithography step is concentrated only in the Y direction in FIG. 1, memory gate lines 13 adjacent in the Y direction as in the second comparative example it is necessary to relatively large, in the present embodiment, since the margin for alignment margin and size variation in the photolithography process can be distributed in the X and Y directions in FIG. 1, memory gate adjacent to each other in the Y direction it is possible to relatively reduce the distance between the line 13, be advantageous to small area of ​​plane layout allows miniaturization of the semiconductor device. また、半導体装置の製造歩留りも向上することができる。 Further, it is also possible to improve the manufacturing yield of the semiconductor device. また、不揮発性半導体記憶装置においては、ワード線方向であるX方向にはスペースにゆとりがあり、ビット線方向であるY方向にはスペースにゆとりがない。 In the nonvolatile semiconductor memory device, there is a clear space in the X direction is a word line direction, there is no clear space in the Y direction is a bit line direction. このため、第2の比較例のようにメモリゲート線14のコンタクト部14cをスペースにゆとりがないY方向延在させるよりも、本実施の形態のように、比較的スペースにゆとりがあるX方向にメモリゲート線14のコンタクト部14aを延在させることで、半導体装置の製造歩留りを向上させ、不揮発性半導体記憶装置全体のレイアウト面積の縮小も可能になる。 Therefore, than to the contact portion 14c of the memory gate lines 14 Zaisa Y direction extending no clear space as in the second comparative example, as in this embodiment aspect, X direction can afford a relatively space a by extending the contact portion 14a of the memory gate line 14, to improve the manufacturing yield of the semiconductor device also allows reduction in a layout area of ​​the entire non-volatile semiconductor memory device.

次に、本実施の形態の半導体装置(不揮発性半導体記憶装置)の製造工程を図面を参照して説明する。 Next, explaining the manufacturing process of the semiconductor device of the present embodiment (non-volatile semiconductor memory device) with reference to the accompanying drawings. 図14〜図25は、本実施の形態の半導体装置(不揮発性半導体記憶装置)の製造工程中の要部断面図である。 14 to 25 are fragmentary cross-sectional view of the semiconductor device during the manufacturing process of this embodiment (non-volatile semiconductor memory device). 図14〜図25のうち、図14,図16,図18,図20,図22,図24は上記図2に対応する領域の断面図であり、図15,図17,図19,図21,図23,図25は上記図3に対応する領域の断面図である。 Of 14 to 25, 14, 16, 18, 20, 22, 24 is a cross-sectional view of a region corresponding to FIG. 2, 15, 17, 19, 21 , 23, 25 is a cross-sectional view of a region corresponding to FIG. 3 above. また、図14と図15とは同じ製造工程中の断面図であり、図16と図17とは同じ製造工程中の断面図であり、図18と図19とは同じ製造工程中の断面図であり、図20と図21とは同じ製造工程中の断面図であり、図22と図23とは同じ製造工程中の断面図であり、図24と図25とは同じ製造工程中の断面図である。 Further, a cross-sectional view in the same manufacturing process as FIG. 14 and FIG. 15 is a sectional view in the same manufacturing process as FIG. 16 and FIG. 17, a cross-sectional view in the same manufacturing process as FIG. 18 and FIG. 19 , and the sectional views in the same manufacturing process as FIG. 20 and FIG. 21 is a sectional view in the same manufacturing process as FIG. 22 and FIG. 23, the cross-section in the same manufacturing process as FIG. 24 and FIG. 25 it is a diagram.

まず、図14および図15に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備する。 First, as shown in FIGS. 14 and 15, a semiconductor substrate (semiconductor wafer) 1 made of p-type single crystal silicon having a specific resistance of, for example, about 1~10Omucm. それから、半導体基板1の主面に、例えばSTI(Shallow Trench Isolation)法などにより絶縁体からなる素子分離領域2を形成する。 Then, the main surface of the semiconductor substrate 1, such as by STI (Shallow Trench Isolation) method to form an element isolation region 2 made of an insulator.

次に、p型不純物をイオン注入することなどにより、p型ウエル3を形成する。 Next, a p-type impurity, such as by ion implantation to form the p-type well 3. p型ウエル3は主としてメモリセル領域1Aに形成され、メモリセル領域1Aは素子分離領域2によって他の領域と電気的に分離される。 p-type well 3 is formed primarily in the memory cell region 1A, the memory cell region 1A are other regions and electrically isolated by an element isolation region 2. それから、イオン注入法などによって、p型ウエル3の表面部(表層部)に、選択トランジスタのしきい値を調整するp型半導体領域(p型不純物領域、チャネル領域)4を形成する。 Then, by ion implantation or the like, the surface portion of the p-type well 3 to the (surface layer portion), p-type semiconductor region (p-type impurity region, a channel region) to adjust the threshold of the select transistor to form a 4.

次に、半導体基板1表面を清浄化処理した後、選択トランジスタのゲート絶縁膜用の絶縁膜5aをp型ウエル3の表面に熱酸化法などを用いて形成する。 Then, after the cleaning treatment of semiconductor substrate 1 is formed by a thermal oxidation method of the insulating film 5a for a gate insulating film on the surface of the p-type well 3 of the selection transistor. それから、絶縁膜5a上を含む半導体基板1上に、選択ゲート電極となる多結晶シリコン膜6および選択ゲート電極の保護用の酸化シリコン膜7を、順次堆積する。 Then, on the semiconductor substrate 1 including on the insulating film 5a, the silicon oxide film 7 for protecting the polycrystalline silicon film 6 and the selection gate electrode serving as a selection gate electrode are sequentially deposited. 多結晶シリコン膜6は、n型不純物(例えばリン(P)など)を導入またはドープした多結晶シリコン膜、すなわちn型多結晶シリコン膜である。 Polycrystalline silicon film 6, the n-type impurity (e.g., phosphorus (P) or the like) introduced or doped polycrystalline silicon film, that is, n-type polycrystalline silicon film.

次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、酸化シリコン膜7および多結晶シリコン膜6をパターニングし、選択トランジスタの選択ゲート電極8および選択ゲート線9を形成する。 Next, using photolithography and dry etching techniques, the silicon oxide film 7 and the polycrystalline silicon film 6 is patterned to form the selection gate electrode 8 and the select gate line 9 of the selection transistor. 選択ゲート電極8および選択ゲート線9はパターニングされた多結晶シリコン膜6からなり、選択ゲート電極8の下の絶縁膜5aが選択トランジスタのゲート絶縁膜5となる。 Select gate electrode 8 and the select gate line 9 is made of polycrystalline silicon film 6 is patterned, an insulating film 5a under the selection gate electrode 8 becomes the gate insulating film 5 of the selection transistor. 従って、選択ゲート電極8および選択ゲート線14(第1、第2および第3の部分14a,14b,14c)は、同工程で形成され、同層の導電体層(多結晶シリコン膜6)からなる。 Therefore, the selection gate electrode 8 and the select gate line 14 (first, second and third portions 14a, 14b, 14c) are formed in the same step, the conductor layer of the same layer (polycrystalline silicon film 6) Become. なお、選択ゲート電極8および選択ゲート線9のパターンの形成の際には、半導体基板1の表面に不要なダメージが入らないように、絶縁膜5aの表面が露出した段階でドライエッチングを停止する。 Incidentally, in forming the pattern of the select gate electrode 8 and the select gate lines 9, so keep out unwanted damage to the surface of the semiconductor substrate 1, the surface of the insulating film 5a stop dry etching at a stage where the exposed .

次に、図16および図17に示されるように、イオン注入法などを用いて、半導体基板1(のp型ウエル3)のメモリトランジスタのチャネル領域に、しきい値調整用のp型半導体領域(p型不純物領域)10を形成する。 Next, as shown in FIGS. 16 and 17, by an ion implantation method, the channel region of the memory transistor of the semiconductor substrate 1 (p-type well 3 of), p-type semiconductor region for threshold adjustment forming a (p-type impurity regions) 10.

次に、半導体基板1の保護用に残した絶縁膜5aを例えばフッ酸などを用いて除去した後、メモリトランジスタのゲート絶縁膜となる絶縁膜11を形成する。 Then, after removing an insulating film 5a leaving for example hydrofluoric acid or the like for protection of the semiconductor substrate 1, an insulating film 11 serving as a gate insulating film of the memory transistor. 絶縁膜11は、例えば酸化シリコン膜(上記酸化シリコン膜11aに対応)、窒化シリコン膜(上記窒化シリコン膜11bに対応)および酸化シリコン膜(上記酸化シリコン膜11cに対応)の積層膜などからなる。 Insulating film 11 is, for example, a silicon oxide film (corresponding to the silicon oxide film 11a), and the like stacked layer of the silicon nitride film (corresponding to the silicon nitride film 11b) and the silicon oxide film (corresponding to the silicon oxide film 11c) . 絶縁膜11は、p型ウエル3の表面上や選択ゲート電極8の露出面(側壁)上に形成される。 Insulating film 11 is formed on the exposed surface of the surface or on the select gate electrode 8 of the p-type well 3 (side wall). 絶縁膜11のうち、酸化シリコン膜は、例えば酸化処理(熱酸化処理)により形成することができ、窒化シリコン膜は、例えばCVD(Chemical Vapor Deposition)法により形成することができる。 Of the insulating film 11, the silicon film is oxidized, for example, can be formed by oxidation treatment (thermal oxidation process), a silicon nitride film, for example, can be formed by CVD (Chemical Vapor Deposition). 例えば、絶縁膜11のうちの下部酸化シリコン膜を熱酸化により形成した後、絶縁膜11のうちの窒化シリコン膜をCVD法で堆積し、さらに、絶縁膜11のうちの上部酸化シリコン膜をCVD法と熱酸化で形成することができる。 For example, the lower silicon oxide film of the insulating film 11 after formation by thermal oxidation, a silicon nitride film of the insulating film 11 is deposited by CVD method, further, CVD upper silicon oxide film of the insulating film 11 it can be formed by law and thermal oxidation. なお、絶縁膜5aを除去する際に、選択ゲート電極8上の酸化シリコン膜7を除去することもできる。 Note that when removing the insulating film 5a, it is also possible to remove the silicon oxide film 7 on the selected gate electrode 8.

次に、絶縁膜11上を含む半導体基板1上にメモリゲート電極となる多結晶シリコン膜12を堆積する。 Next, a polycrystalline silicon film 12 serving as a memory gate electrode on the semiconductor substrate 1 including on the insulating film 11. 多結晶シリコン膜12は、n型不純物(例えばリン(P)など)を導入またはドープした多結晶シリコン膜、すなわちn型多結晶シリコン膜である。 Polycrystalline silicon film 12, n-type impurity (e.g., phosphorus (P) or the like) introduced or doped polycrystalline silicon film, that is, n-type polycrystalline silicon film.

次に、異方性エッチング技術により、多結晶シリコン膜12を絶縁膜11の上面が露出するまで除去し、選択ゲート電極8および選択ゲート線9の側壁に絶縁膜11を介して多結晶シリコン膜12を残存させ、多結晶シリコン膜12からなるメモリゲート電極13およびメモリゲート線14を形成する。 Next, by anisotropic etching, the polycrystalline silicon film 12 is removed to expose the upper surface of the insulating film 11, a polycrystalline silicon film via an insulating film 11 on the sidewall of the select gate electrode 8 and the select gate lines 9 12 is left, thereby forming a memory gate electrode 13 and the memory gate lines 14 made of polycrystalline silicon film 12. メモリゲート電極13の下の絶縁膜11がメモリトランジスタのゲート絶縁膜となる。 Insulating film 11 under the memory gate electrode 13 becomes the gate insulating film of the memory transistor. この多結晶シリコン膜12の異方性エッチング工程において、コンタクト部14a上にエッチングマスク層(フォトレジスト層、図示せず)を形成しておき、エッチングマスク層の下の多結晶シリコン膜12を残存させることで、選択ゲート線9のコンタクト部14aを形成する。 Remaining in the anisotropic etching step of the polycrystalline silicon film 12, an etching mask layer on the contact portion 14a (photoresist layer, not shown) previously formed, and the polycrystalline silicon film 12 below the etching mask layer It is to form a contact portion 14a of the select gate line 9. 従って、メモリゲート電極13、メモリゲート線14およびメモリゲート線14のコンタクト部14aは、同工程で形成され、同層の導電体層(多結晶シリコン膜12)からなる。 Accordingly, the memory gate electrode 13, the contact portion 14a of the memory gate lines 14 and the memory gate lines 14 are formed in the same step, and the conductive layer of the same layer (polycrystalline silicon film 12). また、メモリゲート電極13とは反対側の選択ゲート電極8の側壁にも、多結晶シリコン膜12からなる側壁スペーサ15が形成される。 Further, the memory gate electrode 13 to be opposite side wall of the selection gate electrode 8, sidewall spacers 15 made of polycrystalline silicon film 12 is formed.

次に、図18および図19に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて、側壁スペーサ15を除去する。 Next, as shown in FIGS. 18 and 19, using photolithography and dry etching techniques to remove the sidewall spacer 15. それから、露出する絶縁膜11の上層の酸化シリコン膜とその下層の窒化シリコン膜とを、例えばフッ酸と熱リン酸などを用いて除去する。 Then, the upper layer of the silicon oxide film of the insulating film 11 exposed and its underlying silicon nitride film is removed, for example by using a hydrofluoric acid and hot phosphoric acid.

次に、図20および図21に示されるように、低濃度のn型不純物のイオン注入を行い、ドレイン部に低濃度n型半導体領域16を形成し、ソース部に低濃度n型半導体領域17を形成する。 Next, FIGS. 20 and as shown in FIG. 21, ion implantation of the low-concentration n-type impurity, the low-concentration n-type semiconductor region 16 is formed in the drain portion, the low-concentration n-type semiconductor region 17 to the source region to form. ドレイン部の低濃度n型半導体領域16とソース部の低濃度n型半導体領域17とは、同じイオン注入工程により形成されるが、他の形態として、フォトリソグラフィ技術とレジスト膜を用いて別々のイオン注入工程によって形成することもできる。 The low-concentration n-type semiconductor region 16 and the low-concentration n-type semiconductor region 17 of the source of the drain portion is formed by the same ion implantation step, as other forms, separate by photolithography and the resist film It can be formed by ion implantation process.

次に、絶縁膜11の下層の酸化シリコン膜の露出する部分を例えばフッ酸などで除去した後、半導体基板1上に酸化シリコン膜を堆積してこの酸化シリコン膜を異方性エッチングすることで、選択ゲート電極8、選択ゲート線9、メモリゲート電極13およびメモリゲート線14の側壁に酸化シリコンなどの絶縁体からなる側壁スペーサ18を形成する。 Next, after removing the exposed portions of the underlying silicon oxide film of the insulating film 11 such as a hydrofluoric acid, the silicon oxide film is anisotropically etched by depositing a silicon oxide film on the semiconductor substrate 1 , to form the sidewall spacers 18 made of an insulating material such as silicon oxide on the sidewalls of the select gate electrodes 8, select gate lines 9, the memory gate electrode 13 and the memory gate lines.

次に、n型不純物をイオン注入することにより、選択トランジスタのドレイン領域(n型半導体領域、n型不純物領域)19とメモリトランジスタのソース領域(n型半導体領域、n型不純物領域)20を形成する。 Then, by ion-implanting an n-type impurity, the drain region (n-type semiconductor region, n-type impurity region) of the select transistor source region (n-type semiconductor region, n-type impurity regions) 19 and the memory transistor 20 is formed to. ドレイン領域19はドレイン部の低濃度n型半導体領域16よりも不純物濃度が高く、ソース領域20は、ソース部の低濃度n型半導体領域17よりも不純物濃度が高い。 Drain region 19 has a higher impurity concentration than the low-concentration n-type semiconductor region 16 of the drain unit, the source region 20 is higher in impurity concentration than the low concentration n-type semiconductor region 17 of the source unit. このようにして、フラッシュメモリ(不揮発性半導体記憶装置)のメモリセル30が形成される。 In this way, the memory cell 30 of the flash memory (nonvolatile semiconductor memory device) is formed.

次に、図22および図23に示されるように、選択ゲート電極8、選択ゲート線9、メモリゲート電極13、メモリゲート線14、ドレイン領域19およびソース領域20の表面を露出させ、例えばコバルト(Co)膜を堆積して熱処理することによって、選択ゲート電極8、選択ゲート線9、メモリゲート電極13、メモリゲート線14、ドレイン領域19およびソース領域20の上部(表面)に、それぞれ金属シリサイド膜(コバルトシリサイド膜、例えばCoSi 2膜)21を形成する。 Next, as shown in FIGS. 22 and 23, the select gate electrodes 8, select gate lines 9, the memory gate electrode 13, the memory gate line 14, to expose the surface of the drain region 19 and source region 20, such as cobalt ( by heat treatment by depositing a Co) film, the select gate electrodes 8, select gate lines 9, the memory gate electrode 13, the memory gate lines 14, the upper (surface) of the drain region 19 and source region 20, respectively the metal silicide film (cobalt silicide film, for example, CoSi 2 film) is formed 21. これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。 This makes it possible to reduce the resistance of the diffusion resistance and the contact resistance. その後、未反応のコバルト膜は除去する。 Thereafter, unreacted cobalt film is removed.

次に、図24および図25に示されるように、半導体基板1上に絶縁膜(層間絶縁膜)22を形成する。 Next, as shown in FIGS. 24 and 25, an insulating film (interlayer insulating film) 22 on the semiconductor substrate 1. すなわち、選択ゲート電極8およびメモリゲート電極13を覆うように、金属シリサイド膜21上を含む半導体基板1上に、絶縁膜22を形成する。 That is, to cover the selection gate electrode 8 and the memory gate electrode 13, on the semiconductor substrate 1 including the metal silicide film 21, the insulating film 22. 絶縁膜22は、例えば相対的に薄い窒化シリコン22aとその上の相対的に厚い酸化シリコン22bの積層膜などからなる。 Insulating film 22 is made of, for example a relatively thin silicon nitride 22a and laminated films of relatively thick silicon oxide 22b thereon. 絶縁膜22は層間絶縁膜として機能することができる。 Insulating film 22 can function as an interlayer insulating film. 必要に応じて、CMP(Chemical Mechanical Polishing)法などにより絶縁膜22の上面の平坦化処理を行うこともできる。 If necessary, by a CMP (Chemical Mechanical Polishing) method can also be carried out flattening processing of the upper surface of the insulating film 22.

次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜22をドライエッチングすることにより、絶縁膜22にコンタクトホール23を形成する。 Next, using photolithography and dry etching technique, by an insulating film 22 is dry-etched to form a contact hole 23 in the insulating film 22.

次に、コンタクトホール23内に、タングステン(W)などからなるプラグ24(プラグ24を含む)を形成する。 Then, in the contact holes 23, to form a plug 24 made of tungsten (W) (including the plug 24). プラグ24は、例えば、コンタクトホール23の内部を含む絶縁膜22上にバリア膜(例えば窒化チタン膜)を形成した後、タングステン膜をCVD法などによってバリア膜上にコンタクトホール23を埋めるように形成し、絶縁膜22上の不要なタングステン膜およびバリア膜をCMPまたはエッチバック法などによって除去することにより形成することができる。 Plug 24, for example, after forming a barrier film (e.g., titanium nitride film) on the insulating film 22 including the inside of the contact hole 23, a tungsten film is formed to fill the contact hole 23 on the barrier film by the CVD method and, the unnecessary tungsten film and the barrier film on the insulating film 22 can be formed by removing, such as by CMP or an etch-back method.

次に、プラグ24が埋め込まれた絶縁膜22上に、配線(第1配線層)25を形成する。 Next, on the insulating film 22 in which the plug 24 is embedded, to form the wiring (first wiring layer) 25. 例えば、プラグ24が埋め込まれた絶縁膜22上にバリア導体膜25a(例えばチタン膜または窒化チタン膜あるいはそれらの積層膜)、アルミニウム膜25bおよびバリア導体膜25c(例えばチタン膜または窒化チタン膜あるいはそれらの積層膜)をスパッタリング法などによって順に形成し、フォトリソグラフィ技術およびドライエッチング技術などを用いてパターニングすることで、配線25を形成することができる。 For example, the barrier conductor film 25a (for example, a titanium film or a titanium nitride film, or a laminate film thereof) on the insulating film 22 in which the plug 24 is embedded, an aluminum film 25b and the barrier conductor film 25c (for example, a titanium film or a titanium nitride film or they the laminated film) are sequentially formed by a sputtering method, and patterning by using photolithography technique and dry etching technique, it is possible to form the wiring 25. 配線25は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線(例えばダマシン法で形成した埋込銅配線)とすることもできる。 Wire 25 is be variously modified without being limited to the aluminum wiring as described above, may be, for example, tungsten wires or copper wires (for example, embedded copper wiring formed by the damascene method). その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。 Thereafter, further the interlayer insulating film or the like an upper wiring layer is formed, the description thereof will be omitted here. 第2層配線以降はダマシン法により形成した埋込銅配線とすることもできる。 The second layer and subsequent lines may be buried copper wiring formed by a damascene method.

(実施の形態2) (Embodiment 2)
図26は、本発明の他の実施の形態の半導体装置(不揮発性半導体記憶装置)の要部平面図である。 Figure 26 is a fragmentary plan view of a semiconductor device according to another embodiment of the present invention (non-volatile semiconductor memory device). 図26は、上記実施の形態1の図1にほぼ対応する平面図である。 Figure 26 is a plan view substantially corresponding to FIG. 1 of the first embodiment. また、メモリセルの断面構造などは、上記本実施の形態1と同様の構造を有しているので、ここではその説明は省略する。 Further, such cross-sectional structure of the memory cell, since it has the same structure as Embodiment 1 of the present embodiment, the description thereof will be omitted.

上記実施の形態1の半導体装置では、メモリゲート線14(多結晶シリコン膜12)は一本置きに配線25およびプラグ23dを介して電気的に接続されていたが、図26に示される本実施の形態の半導体装置では、メモリゲート線14(多結晶シリコン膜12)は7本置きに配線25およびプラグ23dを介して電気的に接続されている。 In the semiconductor device of the first embodiment, the memory gate lines 14 (polycrystalline silicon film 12) is present had been electrically connected via the wiring 25 and the plug 23d in every one, shown in Figure 26 in the semiconductor device of the embodiment, the memory gate lines 14 (polycrystalline silicon film 12) is electrically connected via the wiring 25 and the plug 23d in every seven. すなわち、互いに電気的に接続されたメモリゲート線14の間には他の7本のメモリゲート線14が存在する。 That is, the memory gate lines 14 of the other seven are present between the memory gate lines 14 which are electrically connected to each other.

図26に示される半導体装置では、各選択ゲート線9の第2の部分9bの位置と、その選択ゲート線9の側壁上のメモリゲート線14のコンタクト部14aの位置とをずらして、各メモリゲート線14のコンタクト部14a上に開口するコンタクトホール23dのX方向の位置をずらしている。 In the semiconductor device shown in FIG. 26, by shifting the position of the second portion 9b of the select gate lines 9, the position of the contact portion 14a of the memory gate line 14 on the sidewall of the select gate lines 9, each of the memory and shifting the position of the X direction of the contact hole 23d, which opens on the contact portion 14a of the gate line 14. これにより、Y方向に隣り合うメモリゲート線14のコンタクト部14aとプラグ24dとの接続位置をX方向にずらし、メモリゲート線14のコンタクト部14aとプラグ24dとの接続部のX方向の位置を、n番目、n+8番目〜n+8m番目(n,m:整数)のメモリゲート線14で同じにし、n番目、n+8番目〜n+8m番目(n,m:整数)のメモリゲート線14同士を、Y方向に延在する同じ配線25により電気的に接続している。 Thus, shifting the connection position of the contact portion 14a and the plug 24d of the memory gate lines 14 adjacent in the Y direction in the X direction, the position in the X direction of the connecting portion between the contact portion 14a and the plug 24d of the memory gate lines 14 , n th, n + 8 th ~n + 8m-th (n, m: integer) memory gate lines 14 in the same west of, n th, n + 8 th ~n + 8m-th (n, m: integer) memory gate lines 14 each other, Y-direction It is electrically connected by the same wire 25 that extends. 各選択ゲート線9の第2の部分9bの位置と、その選択ゲート線9の側壁上のメモリゲート線14のコンタクト部14aの位置とをずらして、各メモリゲート線14のコンタクト部14a上に開口するコンタクトホール23dのX方向の位置をずらすことで、Y方向に延在する所望の配線25に各メモリゲート線14を電気的に接続することができる。 The position of the second portion 9b of the select gate lines 9, by shifting the position of the contact portion 14a of the memory gate line 14 on the sidewalls of the selected gate line 9, on the contact portion 14a of each of the memory gate lines 14 by shifting the X position of the opening to the contact hole 23d, it is possible to electrically connect the respective memory gate lines 14 in a desired wiring 25 extending in the Y direction.

なお、上記実施の形態1では1本置きに、本実施の形態では7本置きにメモリゲート線14が配線25に接続されているが、必要に応じた本数置きにメモリゲート線14を配線25に接続することができる。 Note that every embodiment 1, one of the above embodiments, but every seven in the present embodiment the memory gate lines 14 are connected to the wiring 25, the wiring of memory gate lines 14 every number as needed 25 it can be connected to.

本実施の形態においても、上記実施の形態1とほぼ同様の効果をえることができる。 Also in this embodiment, it is possible to obtain substantially the same effects as in the first embodiment.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 Above, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it goes without saying. 例えば、本実施の形態では、MONOSを用いたスプリットゲート型のメモリセルについて説明したが、これを1トランジスタ型のNOR型フラッシュメモリ等に適用することも可能である。 For example, in the present embodiment has been described split-gate type memory cell using a MONOS, it is also possible to apply this to 1-transistor NOR flash memory or the like.

本発明は、不揮発性半導体記憶装置を含む半導体装置に適用して好適なものである。 The present invention is suitably applied to a semiconductor device including a nonvolatile semiconductor memory device.

本発明の実施の形態1の半導体装置の要部平面図である。 It is a fragmentary plan view of a semiconductor device of the first embodiment of the present invention. 本発明の実施の形態1の半導体装置の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor device of the first embodiment of the present invention. 本発明の実施の形態1の半導体装置の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor device of the first embodiment of the present invention. メモリセルの模式的な断面構造を示す要部断面図である。 It is a fragmentary cross-sectional view showing a schematic sectional structure of the memory cell. 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 "Write", it is a table showing an example of conditions for applying voltage to each part of the selected memory cell during the "erase" and "read". 本発明の実施の形態1の半導体装置の要部回路図(等価回路図)である。 It is an essential part circuit diagram of a semiconductor device of the first embodiment of the present invention (equivalent circuit diagram). 本発明の実施の形態1の半導体装置の要部平面図である。 It is a fragmentary plan view of a semiconductor device of the first embodiment of the present invention. 第1の比較例の半導体装置の要部平面図である。 It is a fragmentary plan view of a semiconductor device of the first comparative example. 第1の比較例の半導体装置の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor device of the first comparative example. 第1の比較例の半導体装置における、書込み動作時の問題点を示す説明図である。 In the semiconductor device of the first comparative example is an explanatory view showing a problem of a write operation. 選択メモリセルへの書込み動作時の非選択メモリセルの書込みディスターブを示すグラフである。 Is a graph showing the write disturb of the unselected memory cell during a write operation to the selected memory cell. 第2の比較例の半導体装置の要部平面図である。 It is a fragmentary plan view of a semiconductor device of the second comparative example. 第2の比較例の半導体装置の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor device of the second comparative example. 本発明の実施の形態1の半導体装置の製造工程中の要部断面図である。 It is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process of the first embodiment of the present invention. 本発明の実施の形態1の半導体装置の製造工程中の要部断面図である。 It is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process of the first embodiment of the present invention. 図14に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 14. 図15に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 15. 図16に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 16. 図17に続く半導体装置の製造工程中における要部断面図である。 Is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 17. 図18に続く半導体装置の製造工程中における要部断面図である。 Is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 18. 図19に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 19. 図20に続く半導体装置の製造工程中における要部断面図である。 Is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 20. 図21に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 21. 図22に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 22. 図23に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 23. 本発明の実施の形態2の半導体装置の要部平面図である。 It is a fragmentary plan view of a semiconductor device according to a second embodiment of the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

1 半導体基板 1A メモリセル領域 1B ソースダミー領域 1C ワードシャント領域 2 素子分離領域 3 p型ウエル3 1 semiconductor substrate 1A memory cell region 1B source dummy region 1C word shunt region second isolation region 3 p-type well 3
4 p型半導体領域 5 ゲート絶縁膜 5a 絶縁膜 6 多結晶シリコン膜 7 酸化シリコン膜 8 選択ゲート電極 9 選択ゲート線 9a 第1の部分 9b 第2の部分 9c 幅広部10 p型半導体領域11 絶縁膜12 多結晶シリコン膜13 メモリゲート電極14 メモリゲート線14a コンタクト部14b コンタクト部14c コンタクト部15 側壁スペーサ16 低濃度n型半導体領域17 低濃度n型半導体領域18 側壁スペーサ18 4 p-type semiconductor regions 5 a gate insulating film 5a insulating film 6 polycrystalline silicon film 7 silicon oxide film 8 select gate electrode 9 selected gate line 9a first portion 9b second portion 9c wide portion 10 p-type semiconductor region 11 insulating film 12 the polycrystalline silicon film 13 memory gate electrode 14 memory gate line 14a contact portion 14b contact portions 14c contact section 15 sidewall spacers 16 low concentration n-type semiconductor region 17 lightly doped n-type semiconductor region 18 sidewall spacers 18
19 ドレイン領域20 ソース領域21 金属シリサイド膜22 絶縁膜22a 窒化シリコン22a 19 drain region 20 source region 21 the metal silicide film 22 insulating film 22a of silicon nitride 22a
22b 酸化シリコン23 コンタクトホール23a コンタクトホール23b コンタクトホール23c コンタクトホール23d コンタクトホール23e コンタクトホール23f コンタクトホール24 プラグ24d プラグ24e プラグ24f プラグ25 配線25d 配線30 メモリセルBL1〜BL6 ビット線CGL1〜CGL4 選択ゲート線MGL1〜MGL4 メモリゲート線MMG1,MMG2 メモリゲート配線MSL1,MSL2 ソース線 22b of silicon oxide 23 contact holes 23a contact hole 23b contact hole 23c contact hole 23d contact hole 23e contact hole 23f contact hole 24 plug 24d plug 24e plug 24f plug 25 interconnect 25d wiring 30 memory cells BL1~BL6 bit line CGL1~CGL4 selection gate line MGL1~MGL4 memory gate line MMG1, MMG2 memory gate wiring MSL1, MSL2 source line

Claims (7)

  1. 半導体基板上に、複数の第1メモリセル及び複数の第2メモリセルが、複数アレイ状に配置されている半導体装置であって、 On a semiconductor substrate, a plurality of first memory cells and a plurality of second memory cells, a semiconductor device which is arranged in a plurality array,
    複数の第1メモリセルは、 The plurality of first memory cell,
    (a)前記半導体基板中に形成された第1ドレイン領域および第1ソース領域と、 And (a) said first drain region and the first source region formed in a semiconductor substrate,
    (b)前記第1ドレイン領域および前記第1ソース領域間上の前記半導体基板の上部に形成された第1ゲート電極および第2ゲート電極であって、前記第1ドレイン領域側に位置する前記第1ゲート電極と、前記第1ソース領域側に位置し、前記第1ゲート電極に隣接する前記第2ゲート電極と、 (B) a first gate electrode and a second gate electrode formed over the semiconductor substrate on between the first drain region and said first source region, the second position to the first drain region side 1 and the gate electrode located in the first source region side, and the second gate electrode adjacent to said first gate electrode,
    (c)前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、 (C) a first gate insulating film formed between the semiconductor substrate and the first gate electrode,
    (d)前記第2ゲート電極と前記半導体基板との間に形成された第2ゲート絶縁膜であって、その内部に電荷蓄積部を有する前記第2ゲート絶縁膜と、 A second gate insulating film formed between the (d) and the second gate electrode and the semiconductor substrate, and the second gate insulating film having a charge storage portion therein,
    を有し、 Have,
    前記第1ゲート電極と前記第2ゲート電極の間には、前記第2ゲート絶縁膜が形成され、 Wherein between the first gate electrode and the second gate electrode, the second gate insulating film is formed,
    前記第1ゲート電極および前記第2ゲート電極が第1の方向に延在することにより、前記複数の第1メモリセルが電気的に接続された状態で前記第1の方向に並び、 By the first gate electrode and the second gate electrode extending in a first direction, aligned in the first direction in a state where the plurality of first memory cells are electrically connected,
    複数の第2メモリセルは、前記第1メモリセルと共有する前記第1ソース領域を介して前記第1メモリセルと隣接して形成され、 The plurality of second memory cells, are formed through said first source region shared with the first memory cell adjacent to the first memory cell,
    (e)前記第1の方向と交差する第2の方向において前記第1ソース領域を介して反対側の前記半導体基板中に形成された第2ドレイン領域と、 (E) a second drain region formed in said semiconductor substrate on the opposite side via the first source region in a second direction crossing the first direction,
    (f)前記第2ドレイン領域および前記第1ソース領域間上の前記半導体基板の上部に形成された第3ゲート電極および第4ゲート電極であって、前記第2ドレイン領域側に位置する前記第3ゲート電極と、前記第1ソース領域側に位置し、前記第3ゲート電極に隣接する前記第4ゲート電極と、 (F) a third gate electrode and a fourth gate electrode formed over the semiconductor substrate on between the second drain region and said first source region, the first located in the second drain region side 3 and the gate electrode located in the first source region side, and the fourth gate electrode adjacent to said third gate electrode,
    (g)前記第3ゲート電極と前記半導体基板との間に形成された第3ゲート絶縁膜と、 (G) a third gate insulating film formed between the semiconductor substrate and the third gate electrode,
    (h)前記第4ゲート電極と前記半導体基板との間に形成された第4ゲート絶縁膜であって、その内部に電荷蓄積部を有する前記第4ゲート絶縁膜と、 (H) a fourth gate insulating film formed between the semiconductor substrate and the fourth gate electrode, and the fourth gate insulating film having a charge storage portion therein,
    を有し、 Have,
    前記第3ゲート電極と前記第4ゲート電極の間には、前記第4ゲート絶縁膜が形成され、 Wherein between the third gate electrode and the fourth gate electrode, the fourth gate insulating film is formed,
    前記第3ゲート電極および前記第4ゲート電極が前記第1の方向に延在することにより、前記複数の第2メモリセルが電気的に接続された状態で前記第1の方向に並び、 By the third gate electrode and the fourth gate electrode extending in the first direction, aligned in the first direction in a state in which the plurality of second memory cells are electrically connected,
    前記半導体基板上に前記第1ゲート電極、前記第2ゲート電極、前記第3ゲート電極、及び、前記第4ゲート電極を覆うように層間絶縁膜が形成され、 Said first gate electrode on the semiconductor substrate, the second gate electrode, the third gate electrode, and an interlayer insulating film so as to cover the fourth gate electrode is formed,
    前記第1ゲート電極は、第1の部分と第2の部分とを有し、 The first gate electrode has a first portion and a second portion,
    前記第1の部分は、前記第1の方向に延在し、 The first portion extends in the first direction,
    前記第2の部分は、一端が前記第1の部分に接続し、且つ、他端が前記第2の方向に延在して終端し、 The second portion has one end connected to said first portion, and the other end is terminated extending in the second direction,
    前記第2ゲート電極は、第3の部分と第4の部分と第5の部分とを有し、 The second gate electrode, and a third portion and a fourth portion and a fifth portion,
    前記第3の部分は、前記第1ゲート電極の前記第1の部分に隣接し、且つ、前記第1の方向に延在し、 The third portion is adjacent to said first portion of said first gate electrode and extend in the first direction,
    前記第4の部分は、前記第1ゲート電極の前記第2の部分を囲むように隣接し、且つ、前記第3の部分に接続し、 It said fourth portion is adjacent to surround the second portion of the first gate electrode, and is connected to said third portion,
    前記第5の部分は、一端が前記第1ゲート電極の前記第2の部分の上部に位置する状態で前記第4の部分に接続し、且つ、他端が前記半導体基板中に形成された絶縁体からなる素子分離領域上において前記第1の方向に延在し、 The fifth portion has one end connected to said fourth portion in the state located in the upper part of the second portion of the first gate electrode, and the other end is formed in the semiconductor substrate insulating extending in the first direction in the element isolation region composed of the body,
    前記第3ゲート電極は、第6の部分と第7の部分とを有し、 The third gate electrode, and a sixth portion and the seventh portion of,
    前記第6の部分は、前記第1の方向に延在し、 The sixth portion of the extend in the first direction,
    前記第7の部分は、一端が前記第6の部分に接続し、且つ、他端が前記第2の方向に延在して終端し、 The seventh portion of the one end is connected to said sixth portion of, and the other end is terminated extending in the second direction,
    前記第4ゲート電極は、第8の部分と第9の部分と第10の部分とを有し、 The fourth gate electrode, and a eighth sections as the tenth part of the ninth,
    前記第8の部分は、前記第3ゲート電極の前記第6の部分に隣接し、且つ、前記第1の方向に延在し、 Portion of the eighth, adjacent to the sixth part of the third gate electrode, and extends in the first direction,
    前記第9の部分は、前記第3ゲート電極の前記第7の部分を囲むように隣接し、且つ、前記第8の部分に接続し、 The ninth portion of the adjacent so as to surround the seventh part of the third gate electrode, and is connected to a portion of the eighth,
    前記第10の部分は、一端が前記第3ゲート電極の前記第7の部分の上部に位置する状態で前記第9の部分に接続し、且つ、他端が前記素子分離領域上において前記第1の方向に延在し、 The tenth part of the one end is connected to the ninth portion in a state located in the upper portion of the seventh portion of the third gate electrode, and said first other end in the device isolation region extending in the direction of,
    前記層間絶縁膜に形成された第1導電体からなる第1プラグが、前記第2ゲート電極の前記第5の部分と接続され、 First plug formed of a first conductor formed on the interlayer insulating film is connected with the fifth portion of the second gate electrode,
    前記層間絶縁膜に形成された前記第1導電体からなる第2プラグが、前記第4ゲート電極の前記第10の部分と接続され、 The second plug formed of the interlayer insulating film which is formed on the first conductor is connected to the tenth part of the fourth gate electrode,
    前記第1ゲート電極の前記第2の部分と前記第3ゲート電極の前記第7の部分は前記第1の方向にずれて形成されており、 Wherein said seventh portion of the second portion and the third gate electrode of the first gate electrode is formed offset in the first direction,
    前記第1プラグ上には、前記第1プラグを介して前記第2ゲート電極に第1電圧を印加可能な第1配線が形成され、 Wherein the first on the plug, the first wiring capable of applying a first voltage is formed on the second gate electrode through the first plug,
    前記第2プラグ上には、前記第2プラグを介して前記第4ゲート電極に前記第1電圧とは異なる第2電圧を印加可能な第2配線が形成され、 Wherein the second on the plug, the second wiring capable of applying a different second voltage from the first voltage to the fourth gate electrode through the second plug is formed,
    前記第1および第2配線は、前記第1方向にずれて形成され、かつ、それぞれ前記第2方向に延在していることを特徴とする半導体装置。 It said first and second wires are formed to be shifted in the first direction, and a semiconductor device which is characterized in that each extend in the second direction.
  2. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第2の方向は、前記第1の方向と直交する方向であることを特徴とする半導体装置。 It said second direction, and wherein a is a direction orthogonal to the first direction.
  3. 請求項1 または2に記載の半導体装置において、 The semiconductor device according to claim 1 or 2,
    前記第2ゲート電極は、前記第1ゲート電極の側壁上に前記第2ゲート絶縁膜を介してサイドウォール状に形成され、 The second gate electrode is formed in a sidewall shape through the second gate insulating film on the sidewall of the first gate electrode,
    前記第2ゲート電極の前記第3の部分は、前記第1ゲート電極の前記第1の部分の側壁上に前記第2ゲート絶縁膜を介してサイドウォール状に形成され、 Wherein the third portion of the second gate electrode is formed in a sidewall shape through the second gate insulating film on the sidewalls of said first portion of said first gate electrode,
    前記第2ゲート電極の前記第4の部分は、前記第1ゲート電極の前記第2の部分の側壁上に前記第2ゲート絶縁膜を介してサイドウォール状に形成されていることを特徴とする半導体装置。 It said fourth portion of said second gate electrode is characterized by being formed on the sidewall shape through the second gate insulating film on the sidewall of the second portion of the first gate electrode semiconductor device.
  4. 請求項1〜 のいずれか1項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 3
    前記素子分離領域上に位置する前記第5の部分上の前記層間絶縁膜に前記第1プラグが形成されていることを特徴とする半導体装置。 Wherein a said first plug in the interlayer insulating film on the fifth portion which is located on the isolation region is formed.
  5. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第1ドレイン領域には、前記層間絶縁膜に形成された第3プラグが接続され、 Wherein the first drain region, a third plug formed in the interlayer insulating film is connected,
    前記第2ドレイン領域には、前記層間絶縁膜に形成された第4プラグが接続され、 Wherein the second drain region, a fourth plug formed in the interlayer insulating film is connected,
    前記第3プラグと前記第4プラグとは、前記層間絶縁膜上に形成され、且つ、前記第2の方向に延在するように形成された第3配線によって接続されていることを特徴とする半導体装置。 Wherein the third plug and the fourth plug, the formed on the interlayer insulating film, and is characterized in that it is connected by a third wiring formed so as to extend in the second direction semiconductor device.
  6. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記電荷蓄積部は、窒化シリコン膜を含むことを特徴とする半導体装置。 The charge storage section, a semiconductor device which comprises a silicon nitride film.
  7. 請求項1記載の半導体装置において、 The semiconductor device according to claim 1,
    前記第1ゲート電極上および前記第2ゲート電極上には、シリサイド膜が形成されていることを特徴とする半導体装置。 Wherein the first gate electrode and on the upper second gate electrode, wherein a silicide film is formed.
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