KR102506024B1 - 2-terminal resistive random access memory by charge trap and preparation method thereof, and cross point array structure memory system comprising the same - Google Patents

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Abstract

본 발명은 전하 트랩에 의한 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것으로, 제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층; 상기 절연체층 상에 배치되는 반도체층; 및 상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것이다.The present invention relates to a two-terminal resistance change memory using a charge trap, a manufacturing method thereof, and a memory system having a crosspoint array structure including the same, comprising: a first metal layer;
an insulator layer disposed on the first metal layer, having a thickness of 1 to 15 nm, and including an insulating metal oxide; a semiconductor layer disposed on the insulator layer; and a second metal layer disposed on the semiconductor layer; and a method for manufacturing the same, a 2-terminal resistance variable memory including the same, and a memory system having a crosspoint array structure including the same.

Description

전하 트랩에 의한 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템{2-terminal resistive random access memory by charge trap and preparation method thereof, and cross point array structure memory system comprising the same}2-terminal resistive random access memory by charge trap and preparation method thereof, and cross point array structure memory system comprising the same }

본 발명은 전하 트랩에 의한 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것이다.The present invention relates to a two-terminal resistance change memory using a charge trap, a manufacturing method thereof, and a crosspoint array structure memory system including the same.

반도체 산업은 최첨단 기술을 바탕으로 한 고도의 기술집약 산업이며, 정보화 시대의 발전을 이끌어가는 원동력이다. 1965년 제안된 무어의 법칙에 따르면, 매년 집적회로(IC)는 2배씩 집적도가 증가함을 예측하였는데, 이러한 경향을 지금까지도 유지할 수 있게 된 원동력은 반도체소자의 미세화(Scaling)기술과 공정기술의 혁신에 기인하다. 현재 우리의 삶에 크게 영향을 미치는 컴퓨터, 스마트 폰 등의 정보통신기기들을 고성능, 저전력, 적정 가격으로 생산할 수 있는 근거도 반도체 소자의 미세화를 통해 달성되어 왔다.The semiconductor industry is a highly technology-intensive industry based on state-of-the-art technology and is a driving force leading the development of the information age. According to Moore's Law, proposed in 1965, it was predicted that the degree of integration of integrated circuits (ICs) would double every year. attributed to innovation The rationale for producing information and communication devices such as computers and smart phones, which greatly affect our lives today, at high performance, low power, and at a reasonable price has also been achieved through miniaturization of semiconductor devices.

현재 널리 사용되고 있는 메모리는 트랜지스터 구조를 바탕으로 특정 장소에 전자를 저장함으로써 정보를 기억하는 공통분모를 가지고 있고, 어느 장소에 전자를 저장하느냐에 따라 크게 디램(DRAM)과 플래시(FLASH) 메모리로 분류되며, 메모리 반도체의 크기가 줄어들게 되면, 더 높은 용량을 갖게 되기 때문에 미세화가 집적도 향상에 핵심으로 작용한다. 하지만, 7nm 이하로 트랜지스터 소자를 줄이는 것은 물리적/기술적 한계로 인식되고 있다. 특히 메모리 반도체의 경우, 저장되는 전자의 개수도 감소하여, 정보를 10년간 안정적으로 저장하는 것이 어렵고, 소자 간의 간격도 줄어서, 인접 소자의 동작 특성에 크게 영향을 받는 단점이 있어서, 새로운 동작 방법을 이용한 반도체 메모리의 개발이 필요하다. Currently widely used memories have a common denominator of storing information by storing electrons in a specific place based on a transistor structure, and are largely classified into DRAM and flash memory depending on where electrons are stored. , If the size of the memory semiconductor is reduced, it has a higher capacity, so miniaturization acts as a key to improving the degree of integration. However, reducing transistor devices to 7 nm or less is recognized as a physical/technical limitation. In particular, in the case of memory semiconductors, the number of stored electrons is also reduced, making it difficult to store information stably for 10 years, and the distance between devices is also reduced, which has the disadvantage of being greatly affected by the operating characteristics of adjacent devices. It is necessary to develop a used semiconductor memory.

기존 3-단자 트랜지스터 구조와 전자를 이용한 정보저장방법의 문제점을 해결하기 위해, 2-단자 소자구조와 원자/이온이동을 이용한 메모리 소자에 대한 연구가 활발히 진행되고 있다. In order to solve the problems of the existing 3-terminal transistor structure and the information storage method using electrons, research on a 2-terminal device structure and a memory device using atomic/ion movement is being actively conducted.

2단자 소자구조는 보다 간단한 구조(금속/산화물/금속)를 이용하며, 적절한 전압/전류 조건을 인가하게 되면 저항이 커 전도가 되지 않는 상태에서 저항이 작아 전도가 가능한 상태로 저항이 바뀌게 된다. 이러한 2가지 저항 상태는 ‘0’과 ‘1’ 차이로 구분되며, 이를 인식하는 메모리 소자를 일컫는다. 물질 내에서 저항이 바뀌는 방법에 따라 상변이에 의한 효과인 PRAM(Phase Change Memory), 스핀의 변화로 인한 MRAM(Magnetic RAM), 그리고 물질 내에서 이온의 움직임에 의한 ReRAM(Resistive RAM)으로 세부적인 명명이 구분된다. 그 중 ReRAM은 원소주기율표상에 제시된 다양한 금속 물질과 산소의 산화물 형태 등에서 관찰되고 있어서, 특정 물질에서만 저항변화 현상이 관측되는 다른 저항변화 메모리 소자들의 한계를 재료적인 방법으로 극복할 수 있기에 가장 활발히 연구 되고 있다. 또한, 저항이 변하는 물리적인 원리는 특정 공간에 전자를 저장하는 것이 아니라, 외부 환경에 따라 재료 내에서 원자나 이온의 움직임을 이용한다. 기존의 메모리 소자들과 같이 전자를 저장할 별도의 공간이 필요하지 않기 때문에, 소자의 미세화 가능성이 장점으로 부각되고 있다. The two-terminal device structure uses a simpler structure (metal/oxide/metal), and when appropriate voltage/current conditions are applied, the resistance changes from a state in which conduction is not possible due to high resistance to a state where conduction is possible due to low resistance. These two resistance states are distinguished by the difference between ‘0’ and ‘1’, and refer to a memory device that recognizes them. Depending on how the resistance changes within the material, it is divided into phase change memory (PRAM), magnetic RAM (MRAM) due to the change in spin, and resistive RAM (ReRAM) due to the movement of ions within the material. naming is distinct. Among them, ReRAM has been observed in various metal materials and oxide forms of oxygen presented on the Periodic Table of Elements, and is the most actively researched because it can overcome the limitations of other resistance change memory devices in which resistance change phenomena are observed only in specific materials through material methods. It is becoming. In addition, the physical principle of changing resistance does not store electrons in a specific space, but uses the movement of atoms or ions within a material according to the external environment. Since it does not require a separate space to store electrons like conventional memory devices, the possibility of miniaturization of the device is emerging as an advantage.

하지만, 종래의 저항변화 메모리는 전압인가에 따른 산소 이온 또는 산소 공공이 직접적으로 이동하는 메커니즘을 이용하여 저항을 변화시키는 것으로, 산소 이온을 이동시키기 위한 큰 작동전압이 요구되고, 산소 이온 또는 산소 공공의 확산 효과에 따라 시간이 지날수록 안정성이 보장되지 않는 문제가 있다. However, the conventional resistance change memory changes resistance by using a mechanism in which oxygen ions or oxygen vacancies directly move according to voltage application, and requires a high operating voltage to move oxygen ions, and oxygen ions or oxygen vacancies There is a problem in that stability is not guaranteed over time due to the diffusion effect of

한편, 최근 미세화에 한계로 인한 정체된 메모리 용량을 증가시킬 방법으로, 3차원 적층형의 크로스포인트(cross point, X-point) 구조의 메모리 시스템이 공개된 바 있다. 크로스포인트 구조는 복수개의 하부전극(비트 라인)과 복수개의 상부전극(워드 라인)이 서로 교차하도록 형성되어 있고, 그 교차지점에 메모리노드가 형성되는 구조로 메모리 소자가 형성되는 구조로, 이러한 3차원 적층구조의 메모리 시스템은 초고층 빌딩을 구현하는 방식으로 원자들 몇 개로 구성된 메모리 소자를 층층이 쌓아 올릴 수 있어 같은 칩 면적에서 더 높은 용량을 실현하는 장점이 있다. 또한, RRAM은 간단한 구조로 인한 공정상의 이점이 있기 때문에 3차원이라는 구조적으로 뛰어난 방법을 접목시켜 현존하는 메모리 기술보다 더 향상된 성능을 발휘할 것으로 기대되고 있다. On the other hand, as a method for increasing the memory capacity that has stagnated due to limitations in miniaturization, a three-dimensional stacked cross-point (X-point) structure memory system has been disclosed. The crosspoint structure is a structure in which a plurality of lower electrodes (bit lines) and a plurality of upper electrodes (word lines) are formed to cross each other, and a memory node is formed at the intersection point to form a memory element. The dimensional stacked memory system has the advantage of realizing a higher capacity in the same chip area because memory elements composed of several atoms can be stacked layer by layer in a way to implement a skyscraper. In addition, since RRAM has a process advantage due to its simple structure, it is expected to exhibit better performance than existing memory technologies by incorporating a three-dimensional structurally superior method.

그러나, 이러한 크로스포인트 구조의 메모리 시스템에서는 동일한 비트 라인 또는 워드 라인상에 위치한 처리되지 않은 셀(unaddressed cells)의 간섭에 의한 기생 신호가 크로스포인트 어레이의 실행을 지연시키게 된다. 신뢰성 작동에 영향을 미치는 가장 심각한 문제로서 "스니크 전류 통로(sneak current path)"가 알려져 있으며, "스니크 전류 통로"는 크로스포인트 어레이 내에서 특정한 메모리 셀의 어드레스를 지정하는 경우에 나타나는 누설 전류를 의미한다. 스니크 전류 통로는, 예를 들면, 셀 상태의 판독 결과에 영향을 미치며, 메모리 셀 상태를 잘못 판독되도록 한다. 스니크 통로 문제는, 일반적으로 수동 어레이에서, 특히 메모리 셀의 낮은 저항 상태에서 선형이거나 거의 선형의 전류 전압 특징을 나타내는 상황에서 발생한다. 셀의 고 저항 상태에서는, 낮은 저항 상태의 인접 셀을 통과하는 누설 전류에 인해서 잘못 판독될 수 있다. However, in such a memory system having a crosspoint structure, a parasitic signal caused by interference of unaddressed cells positioned on the same bit line or word line delays execution of the crosspoint array. The most serious problem affecting reliability operation is known as "sneak current path", which is the leakage current that appears when addressing a particular memory cell within a crosspoint array. means A sneak current path, for example, affects the reading result of the cell state and causes the memory cell state to be read incorrectly. The sneak path problem typically occurs in passive arrays, especially in situations where the memory cells exhibit linear or near-linear current-voltage characteristics in their low resistance states. In a cell's high-resistance state, a false reading may occur due to leakage current through adjacent cells in a low-resistance state.

따라서, 종래의 경우 '셀렉터(selector)'로서 트랜지스터나 다이오드 등을 부가하여, 회로 내의 누설 전류를 감소시키는 방법이 개시된 바 있다. 이와 관련된 종래의 기술로, 대한민국 제10-2013-0142761호에서는 기계적 스위치로 설렉터를 갖는 저항변화 비휘발성 메모리 소자가 개시된 바 있다. 하지만, 이렇게 크로스포인트 구조를 형성하는 공정에 별도의 트랜지스터나 다이오드 등을 부가하는 제조공정이 어려울 뿐만 아니라, 경제성이 낮고, 내구성도 저하되는 문제가 있다.Therefore, in the prior art, a method of reducing leakage current in a circuit by adding a transistor or a diode as a 'selector' has been disclosed. As a prior art related to this, Korean No. 10-2013-0142761 discloses a variable resistance nonvolatile memory device having a selector as a mechanical switch. However, there are problems in that a manufacturing process of adding a separate transistor or diode to the process of forming the crosspoint structure is difficult, and economical efficiency is low and durability is also deteriorated.

대한민국 제10-2013-0142761호Republic of Korea No. 10-2013-0142761

본 발명의 목적은 전하 트랩에 의해 저전압에서 사용되고 자가 정류 기능을 갖는 비휘발성 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템을 제공하는 데 있다.An object of the present invention is to provide a non-volatile 2-terminal resistive memory used at low voltage by charge trap and having a self-rectification function, a manufacturing method thereof, and a crosspoint array structure memory system including the same.

상기 목적을 달성하기 위하여,In order to achieve the above purpose,

본 발명의 일 측면에서는,In one aspect of the present invention,

제 1 금속층;a first metal layer;

상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층;an insulator layer disposed on the first metal layer, having a thickness of 1 to 15 nm, and including an insulating metal oxide;

상기 절연체층 상에 배치되는 반도체층; 및 a semiconductor layer disposed on the insulator layer; and

상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리가 제공된다.A two-terminal resistive memory including a second metal layer disposed on the semiconductor layer is provided.

또한, 본 발명의 다른 일 측면에서는,In addition, in another aspect of the present invention,

제 2 금속층상에 반도체층을 형성하는 단계;forming a semiconductor layer on the second metal layer;

상기 반도체층 상에 1 내지 15 nm 두께의 절연체층을 형성하는 단계; 및forming an insulator layer having a thickness of 1 to 15 nm on the semiconductor layer; and

상기 절연체층 상에 제 1 금속층을 형성하는 단계;를 포함하는 2단자 저항변화 메모리의 제조방법이 제공된다.Forming a first metal layer on the insulator layer; there is provided a method of manufacturing a two-terminal resistive memory including.

또한, 본 발명의 또 다른 일 측면에서는,In addition, in another aspect of the present invention,

복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;a plurality of first word lines spaced apart from each other in a first direction;

상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);a plurality of bit lines disposed on the word line and spaced apart in a second direction perpendicular to the first direction;

복수 개가 상기 제 1 워드 라인 및 비트 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1 반도체층 및 1 내지 15 nm의 두께를 갖는 제 1 절연체층을 포함하는 제 1 메모리 셀; A plurality of first semiconductor layers disposed at each intersection of the first word line and the bit line and stacked in a direction from the bit line to the first word line, and a first insulator layer having a thickness of 1 to 15 nm. a first memory cell;

상기 비트 라인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및a plurality of second word lines disposed on the bit line and spaced apart in a first direction; and

복수 개가 상기 비트 라인 및 제 2 워드 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2 반도체층 및 1 내지 15 nm의 두께를 갖는 제 2 절연체층을 포함하는 제 2 메모리 셀;을 포함하고,A plurality of second semiconductor layers disposed at each intersection of the bit line and the second word line and stacked in a direction from the bit line to the second word line, and a second insulator layer having a thickness of 1 to 15 nm. a second memory cell;

상기 제 1 메모리 셀 및 제 2 메모리 셀은 자가 정류 기능을 수행하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템이 제공된다.The first memory cell and the second memory cell are provided with a memory system having a crosspoint array structure, characterized in that performing a self-rectification function.

본 발명은 절연체층 및 반도체층의 접합 구조를 포함하는 2단자 저항변화 메모리로, 상기 절연체층은 전자 터널링 가능하며, 전하가 트랩될 수 있는 층으로, 전압 인가 방향에 따라 상기 절연체층의 전하 트랩 유무가 결정되며, 이에 따라 상기 절연체층과 접하는 반도체층의 일면에 형성된 공핍층의 두께가 변화하여 소자의 전자 터널링 저항을 변화시키는 저항변화 메모리일 수 있다. The present invention is a two-terminal resistive memory including a junction structure of an insulator layer and a semiconductor layer, wherein the insulator layer is a layer capable of tunneling electrons and trapping charges, and the insulator layer traps charges according to a voltage application direction. The presence or absence is determined, and accordingly, the thickness of the depletion layer formed on one surface of the semiconductor layer in contact with the insulator layer may be changed to change the electron tunneling resistance of the device.

본 발명은 상기 반도체층의 공핍층의 두께를 변화시키는 방법으로 터널링 저항을 변화시킬 수 있어, 종래의 산소 이온 또는 산소 공공을 직접 이동시켜 저항을 변화시키는 저항변화 메모리보다 전력소모가 적고, 시간에 대한 안정성이 우수한 특징이 있다.The present invention can change the tunneling resistance by changing the thickness of the depletion layer of the semiconductor layer, so it consumes less power than the conventional resistance variable memory that changes resistance by directly moving oxygen ions or oxygen vacancies, and consumes less power in time. It has excellent stability.

또한, 스위칭 속도를 향상시킬 수 있고, 15 nm 이하의 절연체층을 포함함으로써, 직접화를 향상시킬 수 있고, 생산단가를 낮출 수 있다.In addition, switching speed can be improved, and by including an insulator layer of 15 nm or less, integration can be improved and production cost can be reduced.

또한, 본 발명의 저항변화 메모리는 반도체층 및 제 2 금속층의 계면에 쇼트키 장벽이 존재하며, 상기 쇼트키 장벽에 의해 자기 정류 기능이 수행될 수 있어, 크로스 포인트 메모리 시스템 제조 시 별도의 셀렉터를 적층하기 위한 추가공정이 요구되지 않아, 제조가 용이하며, 메모리 시스템의 적층 두께를 줄여 시스템의 직접도를 향상시키는 장점이 있다.In addition, the resistive memory of the present invention has a Schottky barrier at the interface between the semiconductor layer and the second metal layer, and a self-rectification function can be performed by the Schottky barrier, so that a separate selector is required when manufacturing a cross-point memory system. Since no additional process for lamination is required, manufacturing is easy, and the directness of the system is improved by reducing the lamination thickness of the memory system.

도 1 및 2는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 실시 예를 나타내는 모식도이고,
도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 작동 원리를 나타내는 모식도이고,
도 4는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 밴드갭 다이어그램을 나타낸 모식도이고,
도 5는 본 발명의 다른 일 측면에서 제공되는 크로스포인트 어레이 구조의 메모리 시스템의 실시 예를 나타내는 모식도이고,
도 6은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전기적 특성을 측정하기 위한 전압을 인가한 방법을 나타낸 모식도이고,
도 7은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전압-전류 특성을 측정한 그래프이고,
도 8은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전압-전류 특성을 10회동안 측정한 그래프이고,
도 9는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 전압-전류 특성을 측정한 그래프이고,
도 10은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 정류비를 비교한 그래프이고,
도 11은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 온-오프 전류비를 비교한 그래프이고,
도 12는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 공핍층의 두께 변화를 비교한 그래프이고,
도 13은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 시간에 따른 출력 전류값을 분석한 결과를 나타낸 그래프이고,
도 14는 본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리에서, 제 2 금속층에 따른 전압-전류 특성을 비교한 그래프이다.1 and 2 are schematic diagrams showing an embodiment of a two-terminal resistance change memory provided in one aspect of the present invention,
3 is a schematic diagram showing the operating principle of a two-terminal resistance change memory provided in one aspect of the present invention;
4 is a schematic diagram showing a bandgap diagram of a two-terminal resistance change memory provided in one aspect of the present invention;
5 is a schematic diagram showing an embodiment of a memory system having a crosspoint array structure provided in another aspect of the present invention;
Figure 6 is It is a schematic diagram showing a method of applying a voltage for measuring the electrical characteristics of a two-terminal resistance change memory provided in one aspect of the present invention,
7 is a graph measuring voltage-current characteristics of a two-terminal resistive memory provided in one aspect of the present invention;
8 is a graph in which voltage-current characteristics of a two-terminal resistance change memory provided in one aspect of the present invention are measured for 10 times;
9 is a graph measuring voltage-current characteristics according to the thickness of an insulator layer for a two-terminal resistance change memory provided in one aspect of the present invention;
10 is a graph comparing the rectification ratio according to the thickness of the insulator layer for the two-terminal resistance change memory provided in one aspect of the present invention;
11 is a graph comparing the on-off current ratio according to the thickness of an insulator layer for a two-terminal resistance change memory provided in one aspect of the present invention;
12 is a graph comparing the thickness change of the depletion layer according to the thickness of the insulator layer for the two-terminal resistance change memory provided in one aspect of the present invention;
13 is a graph showing the results of analyzing the output current value over time for a two-terminal resistance change memory provided in one aspect of the present invention;
14 is a graph comparing voltage-current characteristics according to a second metal layer in a 2-terminal resistance variable memory manufactured according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.　또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다. 덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer description, and elements indicated by the same reference numerals in the drawings are the same elements. In addition, the same reference numerals are used throughout the drawings for parts having similar functions and actions. In addition, "include" a component in the entire specification means that other components may be further included without excluding other components unless otherwise stated.

본 발명의 일 측면에서는In one aspect of the present invention

제 1 금속층;a first metal layer;

상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층;an insulator layer disposed on the first metal layer, having a thickness of 1 to 15 nm, and including an insulating metal oxide;

상기 절연체층 상에 배치되는 반도체층; 및 a semiconductor layer disposed on the insulator layer; and

상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리가 제공된다.A two-terminal resistive memory including a second metal layer disposed on the semiconductor layer is provided.

이하, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해 도면을 참조하여 상세히 설명한다.Hereinafter, a two-terminal resistance change memory provided in one aspect of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 일 실시 예를 나타낸 도면이고, 도 2는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 다른 실시 예를 나타낸 도면이며, 도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 밴드갭 다이어그램을 나타낸 모식도이다. 1 is a diagram showing one embodiment of a two-terminal resistance change memory provided in one aspect of the present invention, Figure 2 is a diagram showing another embodiment of a two-terminal resistance change memory provided in one aspect of the present invention, 3 is a schematic diagram showing a bandgap diagram of a two-terminal resistance change memory provided in one aspect of the present invention.

본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 도 1에 나타낸 바와 같이, 두 개의 금속층, 즉 제 1 금속층(10) 및 제 2 금속층(40) 사이에 절연체층(20) 및 반도체층(30)이 배치된 구조를 갖는 저항 변화 메모리로, 상기 제1 금속층(10) 및 제2 금속층(40)을 통해 인가되는 전압의 방향을 변화시켜 상기 절연체층(10)의 전자 트랩 상태를 변화시킬 수 있고, 이를 통해 상기 반도체층(30)의 공핍층 두께를 변화시킴으로써 상기 절연체층(20)의 전자 터널링 저항을 변화시킬 수 있는, 비휘발성 2단자 저항변화 메모리일 수 있다.As shown in FIG. 1, the two-terminal resistance change memory 100 provided in one aspect of the present invention includes an insulator layer 20 and two metal layers, that is, between a first metal layer 10 and a second metal layer 40. In a resistance change memory having a structure in which a semiconductor layer 30 is disposed, the direction of the voltage applied through the first metal layer 10 and the second metal layer 40 is changed to change the electron trap state of the insulator layer 10. It may be a non-volatile 2-terminal resistance change memory capable of changing the electron tunneling resistance of the insulator layer 20 by changing the thickness of the depletion layer of the semiconductor layer 30 through this.

본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 제 1 금속층(10)을 포함한다. The 2-terminal resistance change memory 100 provided in one aspect of the present invention includes a first metal layer 10 .

상기 제 1 금속층(10)은 전극으로서의 역할을 수행할 수 있다.The first metal layer 10 may serve as an electrode.

상기 제 1 금속층(10)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다. 또한 그라파이트(graphite), 탄소나노튜브 및 풀러린(fullerene) 중 어느 하나 이상일 수 있다.The first metal layer 10 includes platinum (Pt), tungsten (W), gold (Au), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), tantalum (Ta), and molybdenum. Denium (Mo), Chromium (Cr), Vanadium (V), Titanium (Ti), Aluminum (Al), Copper (Cu), Silver (Ag), Nickel (Ni), Manganese (Mn), Tin (Sn) and It may be an alloy thereof, and may be a nitride or an oxide containing the metal or alloy. Also, it may be any one or more of graphite, carbon nanotube, and fullerene.

또한, 상기 제 1 금속층(10)은 다층 구조일 수 있다. 예를 들어, 상기 제 1 금속층(10)은 루테늄(Ru) 및 루테늄 산화물층(RuOx), 또는 이리듐(Ir) 및 이리듐 산화물층(IrOx), 또는 텅스텐(W), 텅스텐 탄화질화물 또는 텅스텐 탄소 캐핑층(capping layer)을 갖는 백금층을 포함할 수 있고, 탄탈 질화물, 니켈 및 탄탈 질화물을 적층한 다층 구조일 수 있다. 상기 제 1 금속층(10)은 다층 구조를 통해 메모리 소자의 접착 특성 및 성능을 개선하는데 사용될 수 있다.In addition, the first metal layer 10 may have a multi-layer structure. For example, the first metal layer 10 may include ruthenium (Ru) and ruthenium oxide layer (RuO x ), or iridium (Ir) and iridium oxide layer (IrO x ), or tungsten (W), tungsten carbonitride, or tungsten. It may include a platinum layer having a carbon capping layer, and may have a multilayer structure in which tantalum nitride, nickel, and tantalum nitride are stacked. The first metal layer 10 may be used to improve adhesion characteristics and performance of a memory device through a multilayer structure.

또한, 상기 제 1 금속층(10)은 20nm 내지 100nm의 두께를 가질 수 있다.In addition, the first metal layer 10 may have a thickness of 20 nm to 100 nm.

또한, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층(20)을 포함할 수 있다.In addition, the 2-terminal resistance variable memory 100 provided in one aspect of the present invention includes an insulator layer 20 disposed on the first metal layer, having a thickness of 1 to 15 nm, and including an insulating metal oxide. can do.

이때, 상기 절연체층(20)은 절연성 금속산화물을 포함할 수 있다.In this case, the insulator layer 20 may include an insulating metal oxide.

상기 절연성 금속산화물은 절연성을 갖기 위해, 바람직하게는 5 eV이상의 밴드갭을 갖는 금속산화물일 수 있고, 보다 바람직하게는 5eV 내지 10eV의 밴드갭을 갖는 금속산화물일 수 있다.The insulating metal oxide may be a metal oxide having an insulating property, preferably having a band gap of 5 eV or more, and more preferably a metal oxide having a band gap of 5 eV to 10 eV.

또한, 상기 금속산화물은 5 내지 12의 유전상수를 가질 수 있다.In addition, the metal oxide may have a dielectric constant of 5 to 12.

상기 절연성 금속산화물은 Al2O3, HfO2, ZrO2 및 MgO으로부터 선택되는 1종 이상을 포함할 수 있고, 바람직하게는 Al2O3일 수 있다.The insulating metal oxide may include one or more selected from Al 2 O 3 , HfO 2 , ZrO 2 and MgO, and preferably may be Al 2 O 3 .

상기 절연체층(20)은 전하 트랩 상태(Charge trap state)를 포함할 수 있으며, 상기 전하 트랩 상태는 트랩되어 있는 전자를 포함하는 상태일 수 있다.The insulator layer 20 may include a charge trap state, and the charge trap state may be a state including trapped electrons.

상기 절연체층(20)은 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화될 수 있다.The insulator layer 20 may or may not contain trapped electrons, so that the internal electric field may be changed.

일 예로, 상기 제 1 금속층(10)에 양의 전압을 인가할 경우, 상기 절연체층(20)은 트랩된 전자를 포함하지 않은 상태로 전환될 수 있고, 음의 전압을 인가할 할 경우, 이와 반대로, 트랩된 전자를 포함하는 상태로 전환될 수 있다.For example, when a positive voltage is applied to the first metal layer 10, the insulator layer 20 can be converted to a state that does not contain trapped electrons, and when a negative voltage is applied, Conversely, it can be converted to a state containing trapped electrons.

또한, 상기 절연체층(20)의 두께는 1 내지 15nm일 수 있고 바람직하게는 1.3 내지 10 nm일 수 있고, 1.5 내지 10 nm일 수 있고, 2.5 내지 10nm일 수 있고, 2.7 내지 10nm일 수 있고, 3 내지 10nm일 수 있다.In addition, the thickness of the insulator layer 20 may be 1 to 15 nm, preferably 1.3 to 10 nm, 1.5 to 10 nm, 2.5 to 10 nm, 2.7 to 10 nm, It may be 3 to 10 nm.

이는 상기 절연체층(20)을 통해 전자 터널링이 가능하기 위한 것으로, 만약, 상기 두께가 1nm 미만이거나 15nm를 초과할 경우, 본원발명의 저항변화 메모리가 전자 터널링현상이 나타나지 않으며, 이에 따라 저항변화 특성이 나타나지 않을 수 있다.This is to enable electron tunneling through the insulator layer 20. If the thickness is less than 1 nm or greater than 15 nm, the resistance change memory of the present invention does not exhibit electron tunneling, and thus resistance change characteristics. may not appear.

또한, 상기 절연체층(20)은 1.5nm 이상의 두께를 가짐으로써 우수한 온-오프 전류비를 나타낼 수 있고, 3 내지 5nm의 두께를 가짐으로써, 높은 정류비(rectification ratio) 특성을 나타낼 수 있다.In addition, the insulator layer 20 may exhibit an excellent on-off current ratio by having a thickness of 1.5 nm or more, and may exhibit a high rectification ratio characteristic by having a thickness of 3 to 5 nm.

또한, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 절연체층(20) 상에 배치되는 반도체층(30)을 포함한다.In addition, the 2-terminal resistance change memory 100 provided in one aspect of the present invention includes a semiconductor layer 30 disposed on the insulator layer 20 .

상기 반도체층(30)은 상기 절연체층(20)과의 접하는 일면에 전자 공핍(depletion)상태가 나타나는 저항변화층(31)이 형성되도록 하기 위하여 바람직하게는 N형 반도체로 이루어진 N형 반도체층일 수 있다.The semiconductor layer 30 may be an N-type semiconductor layer preferably made of an N-type semiconductor in order to form a resistance change layer 31 in which an electron depletion state appears on one surface in contact with the insulator layer 20. there is.

상기 N형 반도체는 ZnO, Al:ZnO, In2O3, SnO2, TiO2, SnO2, SrTiO3, Ga2O3 및 In-Ga-Zn 산화물(IGZO) 중 적어도 하나를 포함할 수 있고, 인듐(In), 갈륨(Ga), 주석(Sn) 및 아연(Zn) 중 적어도 하나를 포함하는 금속산화물로, 바람직하게는 보다 높은 전자이동도를 갖는 In-Ga-Zn 산화물(IGZO)일 수 있다.The N-type semiconductor is ZnO, Al:ZnO, In 2 O 3 , SnO2, TiO 2 , SnO 2 , SrTiO 3 , Ga 2 O 3 and In—Ga—Zn oxide (IGZO), which may include at least one of indium (In), gallium (Ga), tin (Sn), and zinc (Zn). may be an In—Ga—Zn oxide (IGZO) having a higher electron mobility.

상기 N형 반도체는 바람직하게는 진성 반도체(intrinsic semiconductor) 대비 불순물이 108 내지 1016비율의 농도로 도핑된 반도체일 수 있고, 페르미 레벨(Fermi level)이 진성 반도체(intrinsic semiconductor) 대비 0.5 내지 1 eV 높을 수 있다.Preferably, the N-type semiconductor may be a semiconductor doped with impurities at a concentration of 10 8 to 10 16 relative to an intrinsic semiconductor, and has a Fermi level of 0.5 to 1 relative to the intrinsic semiconductor. eV can be high.

또한, 상기 반도체층(30)은 50 내지 250 nm의 두께를 가질 수 있다.In addition, the semiconductor layer 30 may have a thickness of 50 to 250 nm.

또한, 상기 반도체층(30)은 상기 절연체층(20)과 접하는 상기 반도체층(30)의 일면에 배치되는 저항변화층을 포함할 수 있다. In addition, the semiconductor layer 30 may include a resistance change layer disposed on one surface of the semiconductor layer 30 in contact with the insulator layer 20 .

본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 저항변화층(31)의 두께를 변화시켜 저항을 변화시킬 수 있다.In the 2-terminal resistance change memory 100 provided in one aspect of the present invention, resistance can be changed by changing the thickness of the resistance change layer 31 .

상기 저항변화층(31)은 상기 반도체층(30)의 일면에 형성된 공핍층일 수 있다. 즉, 상기 저항변화층(31)은 인가하는 전압의 방향에 따라, 또는 상기 절연체층(20)의 전하 트랩 유무에 따라 두께가 변화하는 공핍층으로, 상기 공핍층의 두께 변화에 따라 저항 변화를 나타낼 수 있다. The resistance change layer 31 may be a depletion layer formed on one surface of the semiconductor layer 30 . That is, the resistance change layer 31 is a depletion layer whose thickness changes according to the direction of applied voltage or whether or not there is a charge trap in the insulator layer 20, and changes in resistance according to the change in the thickness of the depletion layer. can indicate

상기 저항변화층(31) 또는 공핍층의 두께는 2.5 내지 5.5nm의 범위 내에서 변화될 수 있다. 일 예로, 상기 저항변화층(31) 또는 공핍층의 두께는 상기 메모리(10)가 저항 상태일때 2.5 내지 3.5nm일 수 있고, 높은 저항 상태일 때, 4.5 내지 5.5nm일 수 있다.A thickness of the resistance change layer 31 or the depletion layer may vary within a range of 2.5 to 5.5 nm. For example, the resistance change layer 31 or the depletion layer may have a thickness of 2.5 to 3.5 nm when the memory 10 is in a resistance state and 4.5 to 5.5 nm when the memory 10 is in a high resistance state.

본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 절연체층(20)의 전하 트랩 유무에 따라 상기 절연체의 내부전기장이 변화함에 따라 상기 절연체층과 접하는 반도체층(30)의 일면에 형성된 공핍층(depletion layer)의 두께가 변화될 수 있다. 이때, 상기 공핍층의 두께 변화에 따라 저항 변화가 나타나는 층일 수 있다. In the 2-terminal resistance change memory 100 provided in one aspect of the present invention, one surface of the semiconductor layer 30 in contact with the insulator layer 20 is in contact with the insulator layer as the internal electric field of the insulator changes depending on whether or not the insulator layer 20 has a charge trap. The thickness of the depletion layer formed on may be changed. In this case, it may be a layer in which a change in resistance occurs according to a change in the thickness of the depletion layer.

이에, 상기 공핍층은 상기 인가되는 전압의 방향에 따라 전자 상태가 달라질 수 있고, 이에 따라 전자 터널링 장벽의 두께가 달라질 수 있다. Accordingly, the electronic state of the depletion layer may vary according to the direction of the applied voltage, and accordingly, the thickness of the electron tunneling barrier may vary.

본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리는 상기 공핍층의 두께를 조절하여 전자가 터널링되는 저항을 변화시키는 메모리 반도체일 수 있다. The 2-terminal resistance variable memory provided in one aspect of the present invention may be a memory semiconductor in which resistance through which electrons are tunneled is changed by adjusting the thickness of the depletion layer.

즉, 제 1 금속층 또는 제 2 금속층으로 인가되는 전압의 방향에 따라 상기 공핍층의 두께가 작아지거나 커질 수 있고, 이에 따라 저항변화 메모리(100)의 저항이 작아지거나 커질 수 있어, 소자(100)를 온(On) 또는 오프(Off) 상태로 조절할 수 있다.That is, the thickness of the depletion layer may decrease or increase according to the direction of the voltage applied to the first metal layer or the second metal layer, and accordingly, the resistance of the variable resistance memory 100 may decrease or increase, and thus the device 100 can be adjusted to an on or off state.

이에, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 저항변화를 위해 산소 이온 또는 산소 공공을 직접 이동하지 않으므로, 상기 저항변화층(31)의 산소 이온 또는 산소 공공의 농도는 상기 반도체층(30)과 동일할 수 있다.Therefore, since the 2-terminal resistance change memory 100 provided in one aspect of the present invention does not directly move oxygen ions or oxygen vacancies for resistance change, the concentration of oxygen ions or oxygen vacancies in the resistance change layer 31 is It may be the same as the semiconductor layer 30 .

도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)의 작동 원리를 나타내는 모식도로, 도 3을 참조하여 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)의 작동원리를 아래와 같이 설명한다.3 is a schematic diagram showing the operating principle of the two-terminal resistance change memory 100 provided in one aspect of the present invention. Referring to FIG. 3, the operation of the two-terminal resistance change memory 100 provided in one aspect of the present invention The principle is explained below.

본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 제 1 전극층(M1) 및 및 제 2 전극층(M2)에 의해 전압이 인가될 수 있고, 이때 인가되는 전압의 방향에 의해 상기 절연체층(20)의 전하 트랩 상태를 변화시킬 수 있다. In the two-terminal resistance change memory 100 provided in one aspect of the present invention, a voltage may be applied by the first electrode layer M1 and the second electrode layer M2, and at this time, the insulator is determined by the direction of the applied voltage. The charge trap state of layer 20 can be changed.

일 예로, 상기 제 1 전극(M1)을 통해 양의 전압을 인가할 경우, 상기 절연체층(20)에 트랩되어 있던 전자가 빠져나가면서 상기 반도체층(30)의 공핍층의 두께가 작아지게되며, 이에 따라 상기 저항변화 메모리(100)는 낮은 저항 상태(Low Resistive State, LRS)를 나타내어, 온(On)상태를 형성할 수 있다.For example, when a positive voltage is applied through the first electrode M1, the thickness of the depletion layer of the semiconductor layer 30 decreases as electrons trapped in the insulator layer 20 escape. Accordingly, the resistance change memory 100 may exhibit a Low Resistive State (LRS) and form an On state.

이와 반대로, 상기 제 1 전극(M1)을 통해 음의 전압을 인가할 경우, 상기 절연체층(20)의 전하 트랩 상태에 전자가 트랩되며, 상기 절연체층(20)의 내부전기장에 의해 상기 반도체층(30)의 공핍층의 두께가 넓어지게 된다. 이에 따라 상기 저항변화 메모리(100)는 높은 저항 상태(High Resistive State, HRS)를 나타내어, 오프(Off) 상태를 형성할 수 있다.Conversely, when a negative voltage is applied through the first electrode M1, electrons are trapped in the charge trap state of the insulator layer 20, and the semiconductor layer is induced by the internal electric field of the insulator layer 20. The thickness of the depletion layer in (30) becomes wider. Accordingly, the variable resistance memory 100 may exhibit a high resistive state (HRS) and form an off state.

상기와 같이, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 절연체층(20)의 전하 트랩 상태에 따라 반도체층(30)의 공핍층 두께가 변화하여 소자의 저항값을 변화시킴으로써, 메모리 소자를 온/오프 변화시킬 수 있다. 이에, 산소 이온 또는 산소 공공이 직접 이동하여 저항을 변화시키는 종래의 저항변화 메모리 소자보다 사용 안정성, 즉 수명 특성이 우수한 장점이 있다.As described above, in the 2-terminal resistance variable memory 100 provided in one aspect of the present invention, the thickness of the depletion layer of the semiconductor layer 30 changes according to the charge trap state of the insulator layer 20 to determine the resistance value of the device. By changing, the memory element can be turned on/off. Thus, there is an advantage in use stability, that is, lifespan characteristics are superior to conventional resistance variable memory devices in which oxygen ions or oxygen vacancies directly move to change resistance.

한편, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 반도체층 상에 배치되는 제 2 금속층(40)을 포함한다.Meanwhile, the 2-terminal resistance variable memory 100 provided in one aspect of the present invention includes a second metal layer 40 disposed on the semiconductor layer.

상기 제 2 금속층(40)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다. 또한 그라파이트(graphite), 탄소나노튜브 및 풀러린(fullerene) 중 어느 하나 이상일 수 있다.The second metal layer 40 includes platinum (Pt), tungsten (W), gold (Au), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), tantalum (Ta), and molybdenum. Denium (Mo), chromium (Cr), vanadium (V), aluminum (Al), copper (Cu), silver (Ag), nickel (Ni), manganese (Mn), tin (Sn) and alloys thereof, , It may be a nitride or an oxide containing the metal or alloy. Also, it may be any one or more of graphite, carbon nanotube, and fullerene.

또한, 상기 제 2 금속층(40)은 다층 구조일 수 있다. 예를 들어, 루테늄(Ru) 및 루테늄 산화물층(RuOx), 또는 이리듐(Ir) 및 이리듐 산화물층(IrOx), 또는 텅스텐(W), 텅스텐 탄화질화물 또는 텅스텐 탄소 캐핑층(capping layer)을 갖는 백금층을 포함할 수 있고, 탄탈 질화물, 니켈 및 탄탈 질화물을 적층한 다층 구조일 수 있다. 상기 제 2 금속층(40)은 다층 구조를 통해 메모리 소자의 접착 특성 및 성능을 개선하는데 사용될 수 있다.Also, the second metal layer 40 may have a multi-layer structure. For example, a ruthenium (Ru) and ruthenium oxide layer (RuO x ), or an iridium (Ir) and iridium oxide layer (IrO x ), or a tungsten (W), tungsten carbonitride, or tungsten carbon capping layer. It may include a platinum layer having a platinum layer, and may have a multilayer structure in which tantalum nitride, nickel, and tantalum nitride are stacked. The second metal layer 40 may be used to improve adhesion characteristics and performance of a memory device through a multilayer structure.

또한, 상기 제 2 금속층(10)은 20nm 내지 100nm의 두께를 가질 수 있고, 바람직하게는 30 내지 70nm의 두께를 가질 수 있다.In addition, the second metal layer 10 may have a thickness of 20 nm to 100 nm, preferably 30 nm to 70 nm.

본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 반도체층(30) 및 제 2 금속층(40)의 접합으로 쇼트키 장벽(schottky barrier)이 형성하며, 이를 통해 자가 정류 기능을 수행할 수 있어, 크로스 포인트 구조의 반도체 시스템에 적용시 별도의 셀렉터(selector)를 구비하지 않아도 되, 반도체 시스템을 고집적 밀도로 형성할 수 있는 장점이 있다. In the two-terminal resistance variable memory 100 provided in one aspect of the present invention, a Schottky barrier is formed by the junction of the semiconductor layer 30 and the second metal layer 40, and through this, a self-rectification function is achieved. Therefore, when applied to a cross-point structure semiconductor system, there is an advantage in that a semiconductor system can be formed with high integration density without having to have a separate selector.

이를 위해, 상기 제 1 금속층(10)은 상기 제 2 금속층(40)과 같거나 보다 작은 일함수를 가질 수 있고, 상기 제 2 금속층(40)은 바람직하게는 상기 제 1 금속층(10)과 같거나 보다 큰 일함수를 가질 수 있다.To this end, the first metal layer 10 may have a work function equal to or smaller than that of the second metal layer 40, and the second metal layer 40 is preferably the same as the first metal layer 10. or may have a larger work function.

일 예로, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때, 상기 제 1 금속층(10)은 4.5eV이하의 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 3.5 eV 내지 4.5eV의 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 4.0 eV 내지 4.5eV의 일함수를 갖는 금속으로 이루어질 수 있다.For example, when the semiconductor layer 30 is made of In-Ga-Zn oxide (IGZO), the first metal layer 10 may be made of a metal having a work function of 4.5 eV or less, more preferably 3.5 eV or less. It may be made of a metal having a work function of eV to 4.5 eV, more preferably a metal having a work function of 4.0 eV to 4.5 eV.

또한, 상기 제 2 금속층(40)은 4.5eV 이상인 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 갖는 금속으로 이루어질 수 있다. In addition, the second metal layer 40 may be made of a metal having a work function of 4.5 eV or more, and more preferably may be made of a metal having a work function of 4.5 eV to 5 eV.

이에, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때, 상기 제 1 금속층(10)은 백금(Pt), 몰리브덴(Mo) 및 질화티타늄(TiN) 중 적어도 하나일 수 있고, 상기 제 2 금속층(40)은 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd) 및 금(Au) 중 적어도 하나를 포함할 수 있다. Accordingly, when the semiconductor layer 30 is made of In—Ga—Zn oxide (IGZO), the first metal layer 10 may be at least one of platinum (Pt), molybdenum (Mo), and titanium nitride (TiN). The second metal layer 40 may include at least one of chromium (Cr), molybdenum (Mo), platinum (Pt), palladium (Pd), and gold (Au).

이를 통해 상기 반도체층(30) 및 상기 제 2 금속층(40)의 계면에 쇼트키 장벽(schottky barrier)을 형성하여 자가 정류 기능을 수행할 수 있다. Through this, a Schottky barrier may be formed at the interface between the semiconductor layer 30 and the second metal layer 40 to perform a self-rectification function.

또한, 도 4에 나타난 바와 같이, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때 및 제1 금속층(M1) 및 제 2 금속층(M2)는 동일한 일함수를 갖는 동일한 금속이 사용될 수 있다.In addition, as shown in FIG. 4, when the semiconductor layer 30 is made of In—Ga—Zn oxide (IGZO) and the first metal layer M1 and the second metal layer M2 are the same metal having the same work function. this can be used

또한, 상기 제 1 금속층(10)은 0.7eV이상의 전자친화도를 가질 수 있고, 바람직하게는 0.7eV 내지 2.3eV의 전자친화도를 가질 수 있다.In addition, the first metal layer 10 may have an electron affinity of 0.7 eV or more, preferably 0.7 eV to 2.3 eV.

또한, 상기 제 2 금속층(10)은 0.7eV이상의 전자친화도를 가질 수 있고, 바람직하게는 0.7eV 내지 2.1eV의 전자친화도를 가질 수 있다.In addition, the second metal layer 10 may have an electron affinity of 0.7 eV or more, preferably 0.7 eV to 2.1 eV.

한편, 본 발명의 다른 일 측면에서는On the other hand, in another aspect of the present invention

제 2 금속층(40)상에 반도체층(30)을 형성하는 단계;forming a semiconductor layer 30 on the second metal layer 40;

상기 반도체층(30) 상에 1 내지 15 nm 두께의 절연체층(20)을 형성하는 단계; 및forming an insulator layer 20 having a thickness of 1 to 15 nm on the semiconductor layer 30; and

상기 절연체층(20) 상에 제 1 금속층(10)을 형성하는 단계;를 포함하는 2단자 저항변화 메모리의 제조방법이 제공된다.Forming a first metal layer 10 on the insulator layer 20; there is provided a method of manufacturing a two-terminal resistive memory including.

이하, 본 발명의 다른 일 측면에 따른 2단자 저항변화 메모리(100)의 제조방법에 대하여 각 단계별로 상세히 설명한다.Hereinafter, a method of manufacturing the 2-terminal resistance change memory 100 according to another aspect of the present invention will be described in detail for each step.

본 발명의 2단자 저항변화 메모리(100)의 제조방법은 제 2 금속층(40)상에 반도체층(30)을 형성하는 단계;를 포함한다.The manufacturing method of the 2-terminal resistance change memory 100 of the present invention includes forming a semiconductor layer 30 on the second metal layer 40 .

상기 반도체층(30)은 바람직하게는 N형 반도체층일 수 있다.The semiconductor layer 30 may preferably be an N-type semiconductor layer.

상기 N형 반도체는 상기 N형 반도체는 ZnO, Al:ZnO, In2O3, SnO2, TiO2, SnO2, SrTiO3, Ga2O3 및 In-Ga-Zn 산화물(IGZO) 중 적어도 하나를 포함할 수 있고, 인듐(In), 갈륨(Ga), 주석(Sn) 및 아연(Zn) 중 적어도 하나를 포함하는 금속산화물로, 바람직하게는 보다 높은 전자이동도를 갖는 In-Ga-Zn 산화물(IGZO)일 수 있다.The N-type semiconductor includes at least one of ZnO, Al:ZnO, In 2 O 3 , SnO 2 , TiO 2 , SnO 2 , SrTiO 3 , Ga 2 O 3 , and In-Ga-Zn oxide (IGZO). A metal oxide containing at least one of indium (In), gallium (Ga), tin (Sn), and zinc (Zn), preferably an In—Ga—Zn oxide having higher electron mobility. (IGZO).

상기 반도체층(30)은 화학적 기상증착법 또는 물리적 기상증착법으로 증착하여 수행될 수 있고, 바람직하게는 스퍼터링(sputtering), 원자층 증착법(Atomic Layer Deposition, ALD) 및 펄스페이저증착법(Pulsed Laser Deposition, PLD) 중 어느 하나의 방법으로 수행될 수 있다.The semiconductor layer 30 may be deposited by chemical vapor deposition or physical vapor deposition, preferably sputtering, atomic layer deposition (ALD) and pulsed laser deposition (PLD). ) can be performed in any one of the methods.

본 발명의 2단자 저항변화 메모리(100)의 제조방법은 상기 반도체층(30) 상에 1 내지 15 nm 두께의 절연체층(20)을 형성하는 단계;를 포함한다.The manufacturing method of the 2-terminal resistance variable memory 100 of the present invention includes forming an insulator layer 20 having a thickness of 1 to 15 nm on the semiconductor layer 30 .

상기 절연체층(20)은 절연성 금속산화물을 포함하며, 상기 절연성 금속산화물은 Al2O3, HfO2, ZrO2 및 MgO으로부터 선택되는 1종 이상을 포함할 수 있고, 바람직하게는 Al2O3일 수 있다.The insulator layer 20 includes an insulating metal oxide, and the insulating metal oxide may include one or more selected from Al 2 O 3 , HfO 2 , ZrO 2 and MgO, preferably Al 2 O 3 can be

상기 절연체층(20)을 형성하는 단계는 화학적 기상증착법 또는 물리적 기상증착법으로 상기 절연성 금속산화물을 증착하는 방법으로 수행될 수 있으며, 바람직하게는 스퍼터링(sputtering), 원자층 증착법(Atomic Layer Deposition, ALD) 및 펄스페이저증착법(Pulsed Laser Deposition, PLD) 중 어느 하나의 방법으로 수행될 수 있고, 보다 바람직하게는 15nm 이하의 나노층의 박막을 형성하기에 보다 유리한 원자층 증착법(Atomic Layer Deposition, ALD)의 방법으로 수행할 수 있다.The forming of the insulator layer 20 may be performed by a method of depositing the insulating metal oxide by chemical vapor deposition or physical vapor deposition, and preferably by sputtering or atomic layer deposition (ALD). ) and pulsed laser deposition (PLD), and more preferably atomic layer deposition (ALD), which is more advantageous for forming nanolayer thin films of 15 nm or less. can be done in the way of

상기 절연체층(20)은 1 내지 15nm의 두께로 형성할 수 있고 바람직하게는 1.3 내지 10 nm의 두께로 형성할 수 있고, 보다 바람직하게는 1.5 내지 10 nm의 두께로 형성할 수 있고, 2.5 내지 10nm의 두께로 형성할 수 있고, 2.7 내지 10nm의 두께로 형성할 수 있고, 3 내지 10nm의 두께로 형성할 수 있다.The insulator layer 20 may be formed to a thickness of 1 to 15 nm, preferably to a thickness of 1.3 to 10 nm, more preferably to a thickness of 1.5 to 10 nm, and a thickness of 2.5 to 10 nm. It may be formed to a thickness of 10 nm, may be formed to a thickness of 2.7 to 10 nm, and may be formed to a thickness of 3 to 10 nm.

이는 상기 절연체층(20)을 통해 전자 터널링이 가능하기 위한 것으로, 만약, 상기 두께가 1nm 미만이거나 15nm를 초과할 경우, 본원발명의 저항변화 메모리가 전자 터널링현상이 나타나지 않으며, 이에 따라 저항변화 특성이 나타나지 않을 수 있다.This is to enable electron tunneling through the insulator layer 20. If the thickness is less than 1 nm or greater than 15 nm, the resistance change memory of the present invention does not exhibit electron tunneling, and thus resistance change characteristics. may not appear.

또한, 상기 절연체층(20)은 1.5nm 이상의 두께를 가짐으로써 우수한 온-오프 전류비를 나타낼 수 있고, 3 내지 5nm의 두께를 가짐으로써, 높은 정류비(rectification ratio) 특성을 나타낼 수 있다.In addition, the insulator layer 20 may exhibit an excellent on-off current ratio by having a thickness of 1.5 nm or more, and may exhibit a high rectification ratio characteristic by having a thickness of 3 to 5 nm.

본 발명의 2단자 저항변화 메모리의 제조방법은 상기 절연체층(20) 상에 제 1 금속층(10)을 형성하는 단계;를 포함한다.The manufacturing method of the 2-terminal resistance change memory of the present invention includes forming a first metal layer 10 on the insulator layer 20 .

본 발명의 2단자 저항변화 메모리의 제조방법은 두 개의 금속층 사이에 절연체층(20) 및 반도체층(30)이 형성된 구조의 저항변화 메모리로, 전류를 빠르게 온 오프 스위칭할 수 있고, 자가 정류 기능을 수행할 수 있다.The manufacturing method of the two-terminal resistive memory of the present invention is a resistive memory having a structure in which an insulator layer 20 and a semiconductor layer 30 are formed between two metal layers, and can quickly switch on and off current and has a self-rectification function. can be performed.

이를 위해, 상기 상기 제 1 금속층(10)은 상기 제 2 금속층(40)과 같거나 보다 작은 일함수를 가질 수 있고, 상기 제 2 금속층(20)은 바람직하게는 상기 제 1 금속층(10)과 같거나 보다 큰 일함수를 가질 수 있다.To this end, the first metal layer 10 may have a work function equal to or smaller than that of the second metal layer 40, and the second metal layer 20 is preferably the first metal layer 10 and It can have the same or greater work function.

일례로, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때, 상기 제 1 금속층(10)은 4.5eV이하의 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 3.5eV 내지 4.5eV의 일함수를 갖는 금속으로 이루어질 수 있고, 상기 제 2 금속층(40)은 4.5eV 이상인 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 갖는 금속으로 이루어질 수 있다. 일 예로, 상기 제 1 금속층(10)은 백금(Pt), 몰리브덴(Mo) 및 질화티타늄(TiN) 중 적어도 하나일 수 있고, 상기 제 2 금속층(40)은 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd) 및 금(Au) 중 적어도 하나를 포함할 수 있다. For example, when the semiconductor layer 30 is made of In-Ga-Zn oxide (IGZO), the first metal layer 10 may be made of a metal having a work function of 4.5 eV or less, more preferably 3.5 eV or less. It may be made of a metal having a work function of eV to 4.5 eV, and the second metal layer 40 may be made of a metal having a work function of 4.5 eV or more, more preferably having a work function of 4.5 eV to 5 eV. may be made of metal. For example, the first metal layer 10 may be at least one of platinum (Pt), molybdenum (Mo), and titanium nitride (TiN), and the second metal layer 40 may be chromium (Cr) or molybdenum (Mo). , at least one of platinum (Pt), palladium (Pd), and gold (Au).

이를 통해 상기 반도체층(30) 및 상기 제 2 금속층(40)의 계면에 쇼트키 장벽(schottky barrier)을 형성하여 자가 정류 기능을 수행할 수 있다. Through this, a Schottky barrier may be formed at the interface between the semiconductor layer 30 and the second metal layer 40 to perform a self-rectification function.

본 발명의 2단자 저항변화 메모리의 제조방법으로 제조된 저항변화 메모리는 두 개의 금속층으로 전압을 인가함에 따라, 상기 절연체층은 전자 터널링이 발생될 수 있고, 전하 트랩 상태가 변화될 수 있다. 또한, 상기 절연체층의 전하 트랩 상태의 변화에 따라 상기 절연체층과 접하는 상기 반도체층의 일면에는 저항변화층, 즉 공핍층의 두께가 변화될 수 있고 이에 따라 전자가 터널링되는 장벽 두께가 변화되어 저항 변화가 발생될 수 있다. In the resistive memory fabricated by the method of manufacturing the two-terminal resistive memory of the present invention, as voltage is applied to the two metal layers, electron tunneling may occur in the insulator layer and a charge trap state may be changed. In addition, according to the change in the charge trap state of the insulator layer, the thickness of the resistance change layer, that is, the depletion layer, on one surface of the semiconductor layer in contact with the insulator layer may be changed, and accordingly, the barrier thickness through which electrons are tunneled is changed, resulting in resistance. change can occur.

또한, 본 발명의 2단자 저항변화 메모리의 제조방법으로 제조된 저항변화 메모리는 반도체층 및 제 2 금속층의 계면에 쇼트키 장벽이 형성되어 자가 정류 작용을 할 수 있다. In addition, the resistive memory fabricated by the method of manufacturing the two-terminal resistive memory of the present invention can self-rectify by forming a Schottky barrier at the interface between the semiconductor layer and the second metal layer.

본 발명의 다른 일 측면에서는In another aspect of the present invention

복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;a plurality of first word lines spaced apart from each other in a first direction;

상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);a plurality of bit lines disposed on the word line and spaced apart in a second direction perpendicular to the first direction;

복수 개가 상기 제 1 워드 라인 및 비트 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1 반도체층 및 1 내지 10 nm의 두께를 갖는 제 1 절연체층을 포함하는 제 1 메모리 셀; A plurality of first semiconductor layers disposed at each intersection of the first word line and the bit line and stacked in a direction from the bit line to the first word line, and a first insulator layer having a thickness of 1 to 10 nm. a first memory cell;

상기 비트 라인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및a plurality of second word lines disposed on the bit line and spaced apart in a first direction; and

복수 개가 상기 비트 라인 및 제 2 워드 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2 반도체층 및 1 내지 10 nm의 두께를 갖는 제 2 절연체층을 포함하는 제 2 메모리 셀;A plurality of second semiconductor layers disposed at each intersection of the bit line and the second word line and stacked in a direction from the bit line to the second word line, and a second insulator layer having a thickness of 1 to 10 nm. a second memory cell;

상기 제 1 메모리 셀 및 제 2 메모리 셀은 자가 정류 기능을 수행하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템이 제공된다.The first memory cell and the second memory cell are provided with a memory system having a crosspoint array structure, characterized in that performing a self-rectification function.

이하, 본 발명의 크로스포인트 어레이 구조의 메모리 시스템을 도면을 참조하여 상세히 설명한다.Hereinafter, a memory system having a crosspoint array structure according to the present invention will be described in detail with reference to the drawings.

도 5는 본 발명의 크로스포인트 어레이 구조의 메모리 시스템을 나타내는 모식도이다.5 is a schematic diagram showing a memory system having a crosspoint array structure according to the present invention.

상기 메모리 시스템(1)은 복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인(200) 및 상기 제 1 워드 라인(200)과 평행하게 배치되는 제 2 워드 라인(300)을 포함할 수 있다. 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)은 도 5에서와 같이 이격하여 평행하게 배치되는 4개의 제 1 워드 라인(201, 202, 203, 204) 및 제 2 워드 라인(301, 302, 303, 304)를 포함할 수 있으나, 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)의 개수는 이에 제한된 것이 아니며, 더 많거나 작을 수 있다.The memory system 1 may include a plurality of first word lines 200 disposed apart from each other in a first direction and second word lines 300 disposed parallel to the first word lines 200 . As shown in FIG. 5, the first word line 200 and the second word line 300 are four first word lines 201, 202, 203, 204 and second word lines 301 spaced apart and arranged in parallel. , 302, 303, 304), but the number of the first word line 200 and the second word line 300 is not limited thereto and may be more or less.

또한, 상기 메모리 시스템(1)은 상기 제 1 워드 라인(200) 및 상기 제 2 라이(300) 사이에 배치되며 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line)(400)을 포함할 수 있다. 상기 비트 라인(400)은 도 5에서와 같이 이격하여 평행하게 배치되는 4개의 비트 라인(401, 402, 403, 404)를 포함할 수 있으나, 상기 비트 라인(400)의 개수는 이에 제한된 것이 아니며, 더 많거나 작을 수 있다.In addition, the memory system 1 includes a plurality of bit lines disposed between the first word line 200 and the second lie 300 and spaced apart in a second direction perpendicular to the first direction. (400). The bit line 400 may include four bit lines 401, 402, 403, and 404 spaced apart and arranged in parallel as shown in FIG. 5, but the number of the bit lines 400 is not limited thereto. , can be more or less.

상기 제 1 워드 라인(200), 제 2 워드 라인(300) 및 비트 라인(400)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다.The first word line 200, the second word line 300, and the bit line 400 are made of platinum (Pt), tungsten (W), gold (Au), palladium (Pd), rhodium (Rh), iridium ( Ir), ruthenium (Ru), tantalum (Ta), molybdenum (Mo), chromium (Cr), vanadium (V), titanium (Ti), aluminum (Al), copper (Cu), silver (Ag), It may be nickel (Ni), manganese (Mn), tin (Sn), and alloys thereof, and may be a nitride or oxide containing the metal or alloy.

상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)은 동일한 금속일 수 있으나 이에 제한되지 않는다.The first word line 200 and the second word line 300 may be made of the same metal, but are not limited thereto.

상기 비트 라인(400)은 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300) 보다 일함수가 클 수 있고, 바람직하게는 4.5eV 이상인 일함수를 가질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 가질 수 있다. The bit line 400 may have a work function greater than that of the first word line 200 and the second word line 300, preferably greater than or equal to 4.5 eV, more preferably 4.5 eV. to 5 eV.

이는, 상기 제 1 반도체층(502) 및 비트 라인(400)의 계면, 및 상기 제 2 반도체층(602) 및 비트 라인(400)의 계면에 쇼트키 장벽을 형성하기 위한 것으로, 상기 쇼트키 장벽을 통해 본 발명의 메모리 시스템(1)은 정류 기능을 수행할 수 있다. 이에 본 발명의 메모리 시스템(1)은 별도의 다이오드등의 셀렉터(selecor)를 포함하지 않아도 정류 기능을 수행할 수 있는 자가 정류 기능을 갖는 메모리 시스템일 수 있다. This is to form a Schottky barrier at the interface between the first semiconductor layer 502 and the bit line 400 and at the interface between the second semiconductor layer 602 and the bit line 400, and the Schottky barrier Through this, the memory system 1 of the present invention can perform a rectification function. Accordingly, the memory system 1 of the present invention may be a memory system having a self-rectification function capable of performing a rectification function without including a selector such as a separate diode.

또한 상기 메모리 시스템(1)은 상기 제 1 워드 라인 및 비트 라인의 교차점 배치되는 제 1 메모리 셀(500), 및 제 2 워드 라인 미 비트 라인의 교차점에 배치되는 제 2 메모리 셀(600)을 포함할 수 있다.In addition, the memory system 1 includes a first memory cell 500 disposed at an intersection of the first word line and a bit line, and a second memory cell 600 disposed at an intersection between a second word line and a bit line. can do.

상기 제 1 메모리 셀(500)은 상기 비트라인(400)에서 상기 제 1 워드 라인(200)방향으로 적층되는 제 1 반도체층(502) 및 1 내지 15 nm의 두께를 갖는 제 1 절연체층(501)을 포함할 수 있다.The first memory cell 500 includes a first semiconductor layer 502 stacked in a direction from the bit line 400 to the first word line 200 and a first insulator layer 501 having a thickness of 1 to 15 nm. ) may be included.

또한, 상기 제 2 메모리 셀(600)은 상기 비트라인(400)에서 상기 제 2 워드 라인(300) 방향으로 적층되는 제 2 반도체층(602) 및 1 내지 10 nm의 두께를 갖는 제 2 절연체층(601)을 포함할 수 있다.In addition, the second memory cell 600 includes a second semiconductor layer 602 stacked in a direction from the bit line 400 to the second word line 300 and a second insulator layer having a thickness of 1 to 10 nm. (601).

또한, 상기 제 1 메모리 셀(500)은 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1-1 금속층, 1 내지 15 nm의 두께를 갖는 제 1 절연체층, 제 1 반도체층 및 제 1-2 금속층을 포함할 수 있다.In addition, the first memory cell 500 includes a 1-1 metal layer stacked in a direction from the bit line to the first word line, a first insulator layer having a thickness of 1 to 15 nm, a first semiconductor layer, and a first -2 may include a metal layer.

이때, 상기 제 1-2 금속층의 일함수는 상기 제 1-1 금속층의 일함수와 같거나 클 수 있고 이를 통해 상기 제 1 반도체층 및 제 1-2 금속층의 계면에는 쇼트키 장벽이 형성될 수 있다. In this case, the work function of the 1-2 metal layer may be equal to or greater than the work function of the 1-1 metal layer, and through this, a Schottky barrier may be formed at the interface between the 1st semiconductor layer and the 1-2 metal layer. there is.

또한, 상기 제 2 메모리 셀은 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2-1 금속층, 1 내지 15 nm의 두께를 갖는 제 2 절연체층, 제 2 반도체층 및 제 2-2 금속층을 포함할 수 있다.In addition, the second memory cell may include a 2-1st metal layer, a 2nd insulator layer having a thickness of 1 to 15 nm, a second semiconductor layer, and a 2-2nd metal layer stacked in a direction from the bit line to the second word line. can include

이때, 상기 제 2-2 금속층의 일함수는 상기 제 2-1 금속층의 일함수와 같거나 클 수 있고 이를 통해 상기 제 2 반도체층 및 제 2-2 금속층의 계면에는 쇼트키 장벽이 형성될 수 있다. In this case, the work function of the 2-2 metal layer may be equal to or greater than the work function of the 2-1 metal layer, and through this, a Schottky barrier may be formed at the interface between the second semiconductor layer and the 2-2 metal layer. there is.

상기 메모리 시스템(1)은 제 1 메모리 셀(500) 및 제 2 메모리 셀(600)에 절연체층 및 반도체층을 포함하며, 상기 절연체층과 접하는 상기 반도체층의 일면에 저항변화층을 형성하여, 전압 인가에 따라 상기 저항변화층의 두께를 변화시켜 전자가 터널링되는 저항을 변화시킬 수 있다. The memory system 1 includes an insulator layer and a semiconductor layer in the first memory cell 500 and the second memory cell 600, and a resistance change layer is formed on one surface of the semiconductor layer in contact with the insulator layer, As voltage is applied, the thickness of the resistance change layer may be changed to change resistance through which electrons are tunneled.

이하, 실시 예 및 실험예를 통하여 본 발명을 상세하게 설명한다. Hereinafter, the present invention will be described in detail through examples and experimental examples.

단, 하기 실시 예 및 실험예는 본 발명을 예시하는 것일 뿐, 본 발명의 내용이 하기의 실시 예에 의해 한정되는 것은 아니다.However, the following examples and experimental examples are only to illustrate the present invention, and the contents of the present invention are not limited by the following examples.

<실시 예 1> Pt/Al2O3/IGZO/Au 구조의 2단자 저항변화 메모리<Example 1> 2-terminal resistance change memory of Pt/Al 2 O 3 /IGZO/Au structure

단계 1: 전자빔 증착기(e-beam evaporator)를 이용하여 SiO2/Si기판 상에 50 nm 두께의 50nm의 백금(Pt)을 형성하여 제 2 금속층을 형성하였다.Step 1: A second metal layer was formed by forming 50 nm of platinum (Pt) with a thickness of 50 nm on a SiO 2 /Si substrate using an e-beam evaporator.

단계 2: RF-스퍼터링(RF-sputtering)을 이용하여 상기 제 2 금속층 상에 50 nm 두께의 IGZO 반도체층을 형성하였다. 이때, 증착 조건으로, 6%의 산소분압, 5 mtorr의 작업 압력 및 상온에서 수행하였다.Step 2: An IGZO semiconductor layer having a thickness of 50 nm was formed on the second metal layer using RF-sputtering. At this time, as the deposition conditions, the oxygen partial pressure of 6%, the working pressure of 5 mtorr and room temperature were carried out.

단계 3: 열- 원자층 증착기(Thermal-Atomic layer deposition, ALD)를 사용하여, TMA 및 H2O 소스를 사용하고 200℃에서 수행하는조건으로 10cycle 수행하여, 상기 IGZO 반도체층상에 1 nm 두께의 Al2O3 절연체층을 형성하였다. Step 3: Using a thermal-atomic layer deposition (ALD), TMA and H 2 O source were used and 10 cycles were performed at 200 ° C to form a 1 nm thick layer on the IGZO semiconductor layer. An Al 2 O 3 insulator layer was formed.

단계 4: 전자빔 증착기(e-beam evaporator를 이용하여 상기 Al2O3 절연체층상에 50 nm 두께의 Au를 형성하여 제 1 금속층을 형성하여 2단자 저항변화 메모리를 제조하였다.Step 4: Using an electron beam evaporator (e-beam evaporator), 50 nm thick Au was formed on the Al 2 O 3 insulator layer to form a first metal layer to manufacture a 2-terminal resistance variable memory.

<실시 예 2><Example 2>

상기 실시 예 1의 단계 3에서, 상기 ALD를 15cycle 수행하여 Al2O3 절연체층의 두께를 1.5 nm으로 제조한 것을 제외하고, 실시 예 1와 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.In step 3 of Example 1, the same method as in Example 1 was performed, except that the thickness of the Al 2 O 3 insulator layer was 1.5 nm by performing the ALD for 15 cycles, thereby manufacturing a 2-terminal resistance change memory. did

<실시 예 3><Example 3>

상기 실시 예 1의 단계 3에서, 상기 ALD를 20cycle 수행하여 Al2O3 절연체층의 두께를 2 nm으로 제조한 것을 제외하고, 실시 예 1와 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.In step 3 of Example 1, the same method as in Example 1 was performed, except that the Al 2 O 3 insulator layer was made to have a thickness of 2 nm by performing the ALD for 20 cycles, thereby manufacturing a two-terminal resistance change memory. did

<실시 예 4><Example 4>

상기 실시 예 1의 단계 3에서, 상기 ALD를 25cycle 수행하여 Al2O3 절연체층의 두께를 2.5 nm으로 제조한 것을 제외하고, 실시 예 1와 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.In step 3 of Example 1, the same method as in Example 1 was performed, except that the Al 2 O 3 insulator layer was made to have a thickness of 2.5 nm by performing the ALD for 25 cycles, thereby manufacturing a two-terminal resistance change memory. did

<실시 예 5><Example 5>

상기 실시 예 1의 단계 3에서, 상기 ALD를 30cycle 수행하여 Al2O3 절연체층의 두께를 3 nm으로 제조한 것을 제외하고, 실시 예 1와 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.In step 3 of Example 1, the same method as in Example 1 was performed, except that the thickness of the Al 2 O 3 insulator layer was 3 nm by performing the ALD for 30 cycles, thereby manufacturing a two-terminal resistance change memory. did

<실시 예 6><Example 6>

상기 실시 예 1의 단계 1에서, 제 2 금속층을 알루미늄(Al)으로 형성한 것을 제외하고, 실시 예 1과 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.In step 1 of Example 1, a 2-terminal resistance variable memory was manufactured in the same manner as in Example 1, except that the second metal layer was formed of aluminum (Al).

<실험예 1><Experimental Example 1>

본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 저항변화의 전기적 특성을 분석하기 위해, 도 6에 나타난 바와 같이, 제 2 금속층(M2)을 접지시키고, 제 1 금속층(M1)에 전압을 인가하는 방법으로, 전압을 인가하여, 전압-전류 특성을 측정하였으며, 그 결과를 도 7에 나타내고, 10회 반복적으로 측정한 결과를 도 8에 나타내었다.In order to analyze the electrical characteristics of the resistance change of the 2-terminal resistance change memory manufactured according to the embodiment of the present invention, as shown in FIG. 6, the second metal layer M2 is grounded and the first metal layer M1 is subjected to a voltage As a method of applying, voltage was applied to measure the voltage-current characteristics, the results are shown in FIG. 7, and the results of repeated measurement 10 times are shown in FIG.

도 7에 나타난 바와 같이, 양의 전압 범위에서 셋(set)상태를나타내며, 음의 전압 범위에서 리셋(reset)상태를 나타내는 것을 알 수 있으며, 도 8을 통해, 10회 반복적으로 측정하더라도, 소자가 안정적으로 작동하는 것을 알 수 있다.As shown in FIG. 7, it can be seen that a set state is indicated in the positive voltage range and a reset state is indicated in the negative voltage range. It can be seen that it works stably.

<실험예 2><Experimental Example 2>

본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 전기적 특성을 분석하기 위해, 실시 예 1 내지 5에 의해 제조한 저항변화 메모리에 대해, 실험예 1과 같은 방법으로 전압-전류 특성을 측정하였으며, 그 결과를 도 9 내지 11에 나타내었다.For the two-terminal resistance change memory manufactured according to an embodiment of the present invention, in order to analyze the electrical characteristics according to the thickness of the insulator layer, for the resistance change memory manufactured according to Examples 1 to 5, the same as Experimental Example 1 Voltage-current characteristics were measured by the method, and the results are shown in FIGS. 9 to 11.

도 9는 실시 예 1 내지 5에 의해 제조한 저항변화 메모리에 대한 전압-전류 곡선이고, 도 10은 도 9의 곡선 중 read Voltage = ±3V 조건에서의 절연체층의 두께에 따른 정류비(rectification ratio)를 나타낸 그래프이고, 도 11은 도 9의 곡선 중 read Voltage = -1V 조건에서의 절연체층의 두께에 따른 온/오프 전류비를 나타낸 그래프이다.9 is a voltage-current curve for the variable resistance memory manufactured in Examples 1 to 5, and FIG. 10 is a rectification ratio according to the thickness of the insulator layer under the condition of read Voltage = ±3V among the curves of FIG. ), and FIG. 11 is a graph showing the on/off current ratio according to the thickness of the insulator layer under the condition of read Voltage = -1V among the curves in FIG.

도 9를 통해, 실시 예 1 내지 5에 의해 제조한 저항변화 메모리가 양의 전압 범위에서 셋(set)상태를나타내며, 음의 전압 범위에서 리셋(reset)상태를 나타내는 것을 알 수 있다 9, it can be seen that the variable resistance memory manufactured in Examples 1 to 5 exhibits a set state in a positive voltage range and a reset state in a negative voltage range.

또한, 도 10을 통해, 절연체층의 두께가 증가할수록 정류 특성이 개선됨을 알 수 있고, 특히, 상기 절연체층의 두께가 3nm 에서 30K로 1.5 내지 2.5 nm의 두께를 가질 때보다 현저히 우수한 정류 특성을 나타냄을 알 수 있다.In addition, through FIG. 10, it can be seen that the rectification characteristics are improved as the thickness of the insulator layer increases, and in particular, the rectification characteristics significantly better than when the thickness of the insulator layer has a thickness of 1.5 to 2.5 nm from 3 nm to 30 K. indication can be seen.

또한, 도 11을 통해, 상기 절연체층의 두께가 1.5nm의 두께에서, 온/오프 전류비가 900으로 현저히 높고, 1.5 nm 이상의 두께에서, 600이상의 값을 갖는 것을 알 수 있다. 11, it can be seen that the on/off current ratio is remarkably high at 900 when the thickness of the insulator layer is 1.5 nm, and has a value of 600 or more when the thickness is 1.5 nm or more.

이를 통해, 상기 절연체층의 두께가 1.5nm 이상일 때, 우수한 온/오프 전류비를 가질 수 있고, 상기 절연체층의 두께가 3nm 이상일 때, 보다 우수한 정류 특성을 가질 수 있음을 알 수 있다.From this, it can be seen that when the thickness of the insulator layer is 1.5 nm or more, an excellent on/off current ratio can be obtained, and when the thickness of the insulator layer is 3 nm or more, better rectification characteristics can be obtained.

<실험예 3> 절연체층의 두께에 따른 공핍층의 두께 변화<Experimental Example 3> Change in the thickness of the depletion layer according to the thickness of the insulator layer

본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 반도체층 내 공핍층의 특성을 분석하기 위해, 실시 예 1 내지 5에 의해 제조한 저항변화 메모리에 대해, 이하의 방법으로 공핍층의 두께를 추출하였으며, 그 결과를 도 12에 나타내었다. Regarding the two-terminal resistance change memory manufactured according to the embodiment of the present invention, in order to analyze the characteristics of the depletion layer in the semiconductor layer according to the thickness of the insulator layer, for the resistance change memory manufactured according to Examples 1 to 5, The thickness of the depletion layer was extracted by the following method, and the results are shown in FIG. 12 .

즉, 캐패시턴스-전압 측정을 통해 소자의 총 캐패시턴스값을 측정한 후 단일 Al2O3에서 측정된 캐패시턴스 값을 대입하여 공핍층 캐패시턴스 값을 추출하고, 하기 식을 통해 공핍층의 두께를 계산하였다.That is, after measuring the total capacitance value of the device through capacitance-voltage measurement, the capacitance value measured in a single Al 2 O 3 was substituted to extract the depletion layer capacitance value, and the thickness of the depletion layer was calculated through the following formula.

Figure 112020044379946-pat00001
Figure 112020044379946-pat00001

Cd= 공핍층의 캐패시턴스,εs= 반도체층의 유전율 W: 공핍층의 두께C d = capacitance of depletion layer, ε s = permittivity of semiconductor layer W: thickness of depletion layer

도 12에 나타난 바와 같이, 실시 예 1 내지 5에 의해 제조한 저항변화 메모리는 공핍층의 두께가 저저항 상태에서 2.5 내지 3.5 nm를 나타내고, 고저항 상태에서 4.5 내지 5.5nm를 나타내는 것을 알 수 있다. 즉, 본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리는 상기 절연체층의 두께가 변화에 따른 공핍층의 두께 변화는 미비한 것을 알 수 있다. As shown in FIG. 12, it can be seen that in the variable resistance memories manufactured according to Examples 1 to 5, the thickness of the depletion layer is 2.5 to 3.5 nm in the low resistance state and 4.5 to 5.5 nm in the high resistance state. . That is, it can be seen that in the 2-terminal resistance variable memory manufactured according to the embodiment of the present invention, the thickness of the depletion layer according to the thickness of the insulator layer is changed insignificantly.

<실험예 4><Experimental Example 4>

본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 내구성, 즉, 시간에 따른 안정성을 확인하기 위해, 실시 예 4에 의해 제조된 저항변화 메모리에 대해, 시간에 따른 출력 전류값을 분석하였으며, 그 결과를 도 13에 나타내었다. In order to confirm the durability of the two-terminal resistance changeable memory manufactured according to the embodiment of the present invention, that is, the stability over time, the output current value over time was analyzed for the resistance change memory manufactured according to Example 4. , and the results are shown in FIG. 13 .

도 13에 나타난 바와 같이, 본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 경우, 1000s의 시간동안 매우 안정적으로 전류값이 유지되는 것을 알 수 있으며, 이를 통해 시간에 따른 안정성이 매우 우수한 것을 알 수 있다.As shown in FIG. 13, in the case of the two-terminal resistance change memory manufactured according to the embodiment of the present invention, it can be seen that the current value is maintained very stably for a time of 1000 s, and through this, the stability over time is very excellent. can know that

<실험예 5> 제 2 금속의 종류에 따른 정류 특성 평가<Experimental Example 5> Evaluation of rectification characteristics according to the type of the second metal

본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 정류 특성을 평가하기 위해 실시 예 1 및 6에서 제조한 2단자 저항변화 메모리의 전압-전류 특성을 측정하였으며, 그 결과를 도 14에 나타내었다.In order to evaluate the rectification characteristics of the two-terminal resistive memory manufactured according to an embodiment of the present invention, the voltage-current characteristics of the two-terminal resistive memory manufactured in Examples 1 and 6 were measured, and the results are shown in FIG. was

도 14에 나타난 바와 같이, 실시 예 1은 정류 특성이 나타나는 반면, 실시 예 6은 정류 특성이 보다 낮음을 알 수 있다.As shown in FIG. 14 , it can be seen that Example 1 exhibits rectification characteristics, whereas Example 6 has lower rectification characteristics.

이는 실시 예 1은 제 1 금속으로 금(Au)을 사용하고 반도체층과 접하는 제 2 금속으로 상기 금(Au)보다 일함수가 큰 백금(Pt)를 사용하여 상기 IGZO반도체층 및 제 2 금속층 사이에 쇼트키 접촉(schottky contact)을 형성한 반면, 실시 예 6은 제 1 금속으로 금(Au)을 사용하고 반도체층과 접하는 제 2 금속으로 상기 금(Au)보다 일함수가 작은 알루미늄(Al)을 사용했기 때문에, 상기 IGZO반도체층 및 알루미늄(Al)Ti-Pt 금속층 사이에 오믹 접촉(omic contact)했기 때문인 것으로 볼 수 있다.In Example 1, gold (Au) is used as the first metal and platinum (Pt) having a work function greater than that of gold (Au) is used as the second metal in contact with the semiconductor layer, so that there is a gap between the IGZO semiconductor layer and the second metal layer. While a Schottky contact is formed, in Example 6, gold (Au) is used as the first metal and aluminum (Al) having a smaller work function than gold (Au) is used as the second metal in contact with the semiconductor layer. Since using, it can be seen that it is because of the ohmic contact (omic contact) between the IGZO semiconductor layer and the aluminum (Al) Ti-Pt metal layer.

이를 통해, 보다 우수한 자가 정류 특성을 확보하기 위해서는 제 1 금속 대비 제 2 금속의 일함수가 같거나 커야함을 알 수 있다.From this, it can be seen that the work function of the second metal should be equal to or greater than that of the first metal in order to secure better self-rectification characteristics.

1: 크로스포인트 어레이 구조의 메모리 시스템
10: 제 1 금속층
20: 절연체층
30: 반도체층
31: 저항변화층
40: 제 2 금속층
100: 2단자 저항변화 메모리
200, 201, 202, 203, 204: 제 1 워드 라인
300, 301, 302, 303, 304: 제 2 워드 라인
400, 401, 402, 403, 404: 비트 라인
500: 제 1 메모리 셀
501: 제 1 절연체층
502: 제 1 반도체층
600: 제 2 메모리 셀
601: 제 2 절연체층
602: 제 2 반도체층1: memory system with crosspoint array structure
10: first metal layer
20: insulator layer
30: semiconductor layer
31: resistance change layer
40: second metal layer
100: 2-terminal resistance change memory
200, 201, 202, 203, 204: first word line
300, 301, 302, 303, 304: second word line
400, 401, 402, 403, 404: bit line
500: first memory cell
501: first insulator layer
502: first semiconductor layer
600: second memory cell
601: second insulator layer
602: second semiconductor layer

Claims (16)

제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층;
상기 절연체층 상에 배치되는 반도체층; 및
상기 반도체층 상에 배치되는 제 2 금속층을 포함하고,
상기 반도체층은 상기 절연체층과 접하는 일면에 배치되는 저항변화층을 포함하며,
상기 제 1 금속층을 통해 인가되는 전압의 방향에 따라 상기 절연체층이 상기 두께에 기반한 온 오프 전류비와 정류비에 따른 전자 터널링 현상을 통해 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화되어 상기 저항변화층의 두께를 변화시켜 저항을 변화시키는 2단자 저항변화 메모리.
a first metal layer;
an insulator layer disposed on the first metal layer, having a thickness of 1 to 15 nm, and including an insulating metal oxide;
a semiconductor layer disposed on the insulator layer; and
A second metal layer disposed on the semiconductor layer;
The semiconductor layer includes a resistance change layer disposed on one surface in contact with the insulator layer,
Depending on the direction of the voltage applied through the first metal layer, the insulator layer may or may not include electrons trapped through an electron tunneling phenomenon according to an on-off current ratio and a rectification ratio based on the thickness, so that an internal electric field is changed. A two-terminal resistance change memory in which resistance is changed by changing the thickness of the resistance change layer.
 제 1 항에 있어서,
상기 절연성 금속산화물은 5eV 내지 10eV의 밴드갭을 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The two-terminal resistance change memory, characterized in that the insulating metal oxide has a band gap of 5eV to 10eV.
 제 1 항에 있어서,
상기 절연성 금속산화물은 5 내지 12의 유전상수를 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The two-terminal resistance change memory, characterized in that the insulating metal oxide has a dielectric constant of 5 to 12.
 제 1 항에 있어서,
상기 절연성 금속산화물은 Al2O3, HfO2, ZrO2 및 MgO으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The insulating metal oxide comprises at least one selected from Al 2 O 3 , HfO 2 , ZrO 2 and MgO.
 제 1 항에 있어서,
상기 반도체층은 N형 반도체로 이루어진 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The semiconductor layer is a two-terminal resistance change memory, characterized in that made of an N-type semiconductor.
 제 1 항에 있어서,
상기 반도체층은 인듐(In), 갈륨(Ga), 주석(Sn) 및 아연(Zn) 중 적어도 하나를 포함하는 금속산화물을 포함하는 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The semiconductor layer comprises a metal oxide containing at least one of indium (In), gallium (Ga), tin (Sn) and zinc (Zn).
 삭제delete 삭제delete 제 1 항에 있어서,
상기 2단자 저항변화 메모리는 자가 정류 기능을 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The two-terminal resistance change memory, characterized in that the two-terminal resistance change memory has a self-rectification function.
 제 1 항에 있어서,
상기 반도체층 및 제 2 금속층 계면은 쇼트키 장벽(schottky barrier)을 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The two-terminal resistance change memory, characterized in that the interface between the semiconductor layer and the second metal layer has a Schottky barrier.
 제 1 항에 있어서,
상기 제 1 금속층의 일함수는 상기 제 2 금속층의 일함수와 같거나 보다 작은 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The two-terminal resistance change memory, characterized in that the work function of the first metal layer is equal to or smaller than the work function of the second metal layer.
 제 1 항에 있어서,
상기 제 1 금속층은 일함수가 4.0 eV 내지 4.5eV인 금속으로 이루어지고,
상기 절연체층은 Al2O3로 이루어지고,
상기 반도체층은 In-Ga-Zn 산화물(IGZO)로 이루어지고,
상기 제 2 금속층은 일함수가 4.5eV 내지 5eV인 금속으로 이루어진 것을 특징으로 하는 2단자 저항변화 메모리.
According to claim 1,
The first metal layer is made of a metal having a work function of 4.0 eV to 4.5 eV,
The insulator layer is made of Al 2 O 3 ,
The semiconductor layer is made of In-Ga-Zn oxide (IGZO),
The second metal layer is a two-terminal resistance change memory, characterized in that made of a metal having a work function of 4.5eV to 5eV.
 2단자 저항변화 메모리의 제조방법에 있어서,
제 2 금속층상에 반도체층을 형성하는 단계;
상기 반도체층 상에 절연성 금속산화물을 포함하는 절연체층을 1 내지 15 nm 두께로 형성하는 단계; 및
상기 절연체층 상에 제 1 금속층을 형성하는 단계를 포함하고,
상기 반도체층은 상기 절연체층과 접하는 일면에 배치되는 저항변화층을 포함하며,
상기 2단자 저항변화 메모리는 상기 제 1 금속층을 통해 인가되는 전압의 방향에 따라 상기 절연체층이 상기 두께에 기반한 온 오프 전류비와 정류비에 따른 전자 터널링 현상을 통해 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화되어 상기 저항변화층의 두께를 변화시켜 저항을 변화시키는 2단자 저항변화 메모리의 제조방법.
In the manufacturing method of the two-terminal resistance change memory,
forming a semiconductor layer on the second metal layer;
forming an insulator layer containing an insulating metal oxide on the semiconductor layer to a thickness of 1 to 15 nm; and
Forming a first metal layer on the insulator layer,
The semiconductor layer includes a resistance change layer disposed on one surface in contact with the insulator layer,
In the 2-terminal resistance variable memory, the insulator layer contains or contains electrons trapped through an electron tunneling phenomenon according to an on-off current ratio and a rectification ratio based on the thickness according to the direction of the voltage applied through the first metal layer. A method of manufacturing a two-terminal resistance change memory in which the resistance is changed by changing the thickness of the resistance change layer by changing the internal electric field by not doing so.
 제 13 항에 있어서,
상기 2단자 저항변화 메모리의 제조방법은 자가 정류기능을 갖는 2단자 저항변화 메모리를 제조하는 것을 특징으로 하는 2단자 저항변화 메모리의 제조방법.
According to claim 13,
The manufacturing method of the two-terminal resistance change memory is a method of manufacturing a two-terminal resistance change memory, characterized in that for manufacturing a two-terminal resistance change memory having a self-rectification function.
 복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;
상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);
복수 개가 상기 제 1 워드 라인 및 비트 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1 반도체층 및 1 내지 15 nm의 두께를 갖는 제 1 절연체층을 포함하는 제 1 메모리 셀;
상기 비트 라인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및
복수 개가 상기 비트 라인 및 제 2 워드 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2 반도체층 및 1 내지 15 nm의 두께를 갖는 제 2 절연체층을 포함하는 제 2 메모리 셀;을 포함하고,
상기 제 1 메모리 셀 및 제 2 메모리 셀은 자가 정류 기능을 수행하고,
상기 제 1 메모리 셀은 상기 제 1 반도체층이 상기 제 1 절연체층과 접하는 일면에 배치되는 제 1 저항변화층을 포함하고, 상기 제 1 워드 라인을 통해 인가되는 전압의 방향에 따라 상기 제 1 절연체층이 상기 두께에 기반한 온 오프 전류비와 정류비에 따른 전자 터널링 현상을 통해 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화되어 상기 제 1 저항변화층의 두께를 변화시켜 저항을 변화시키며,
상기 제 2 메모리 셀은 상기 제 2 반도체층이 상기 제 2 절연체층과 접하는 일면에 배치되는 제 2 저항변화층을 포함하고, 상기 제 2 워드 라인을 통해 인가되는 전압의 방향에 따라 상기 제 2 절연체층이 상기 두께에 기반한 온 오프 전류비와 정류비에 따른 전자 터널링 현상을 통해 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화되어 상기 제 2 저항변화층의 두께를 변화시켜 저항을 변화시키는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템.
a plurality of first word lines spaced apart from each other in a first direction;
a plurality of bit lines disposed on the word line and spaced apart in a second direction perpendicular to the first direction;
A plurality of first semiconductor layers disposed at each intersection of the first word line and the bit line and stacked in a direction from the bit line to the first word line, and a first insulator layer having a thickness of 1 to 15 nm. a first memory cell;
a plurality of second word lines disposed on the bit line and spaced apart in a first direction; and
A plurality of second semiconductor layers disposed at each intersection of the bit line and the second word line and stacked in a direction from the bit line to the second word line, and a second insulator layer having a thickness of 1 to 15 nm. a second memory cell;
The first memory cell and the second memory cell perform a self-rectification function;
The first memory cell includes a first resistance change layer disposed on a surface of the first semiconductor layer in contact with the first insulator layer, and the first insulator is formed according to a direction of a voltage applied through the first word line. The layer contains or does not contain electrons trapped through the electron tunneling phenomenon according to the on-off current ratio and rectification ratio based on the thickness, so that the internal electric field is changed to change the resistance by changing the thickness of the first resistance-variable layer. make it,
The second memory cell includes a second resistance change layer disposed on one surface of the second semiconductor layer in contact with the second insulator layer, and the second insulator is formed according to a direction of a voltage applied through the second word line. The internal electric field is changed by the layer containing or not containing electrons trapped through the electron tunneling phenomenon according to the on-off current ratio and the rectification ratio based on the thickness, thereby changing the resistance by changing the thickness of the second resistance-variable layer A memory system of a crosspoint array structure, characterized in that for doing.
 제 15 항에 있어서,
상기 제 1 메모리 셀은 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1-1 금속층, 상기 1 내지 15 nm의 두께를 갖는 제 1 절연체층, 상기 제 1 반도체층 및 제 1-2 금속층을 포함하고,
상기 제 2 메모리 셀은 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2-1 금속층, 상기 1 내지 15 nm의 두께를 갖는 제 2 절연체층, 상기 제 2 반도체층 및 제 2-2 금속층을 포함하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템.According to claim 15,
The first memory cell may include a 1-1st metal layer, a 1st insulator layer having a thickness of 1 to 15 nm, the 1st semiconductor layer, and a 1-2nd metal layer stacked in a direction from the bit line to the 1st word line. including,
The second memory cell may include a 2-1 metal layer stacked in a direction from the bit line to the second word line, the second insulator layer having a thickness of 1 to 15 nm, the second semiconductor layer, and the 2-2 metal layer. A memory system of a crosspoint array structure comprising a.
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