KR102494307B1 - 랜딩 콘택트 플러그를 위한 비대칭 에피택시 영역 - Google Patents

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Abstract

방법은, 반도체 기판 내로 연장되는 격리 영역을 형성하는 단계, 및 격리 영역 위에 제1 복수의 돌출 핀 및 제2 돌출 핀을 형성하는 단계를 포함한다. 제1 복수의 돌출 핀은, 제2 돌출 핀으로부터 가장 멀리 있는 외측 핀, 및 제2 돌출 핀에 가장 가까이 있는 내측 핀을 포함한다. 방법은, 제1 리세스를 형성하기 위해 제1 복수의 돌출 핀을 에칭하는 단계, 제1 리세스로부터 제1 에피택시 영역을 성장시키는 단계 - 제1 에피택시 영역은 병합되어, 병합된 에피택시 영역을 형성함 - , 제2 리세스를 형성하기 위해 제2 돌출 핀을 에칭하는 단계, 및 제2 리세스로부터 제2 에피택시 영역을 성장시키는 단계를 더 포함한다. 병합된 에피택시 영역의 상단 표면은, 제2 에피택시 영역으로부터 더 멀리 있는 쪽에서보다, 제2 에피택시 영역을 향하는 쪽에서 더 낮다.

Description

랜딩 콘택트 플러그를 위한 비대칭 에피택시 영역{ASYMMETRIC EPITAXY REGIONS FOR LANDING CONTACT PLUG}
[우선권 청구 및 상호-참조]
본 출원은, 2020년 8월 13일에 출원되고 발명의 명칭이 "Asymmetric EPI Profile for MD Landing"인 미국 가특허 출원 제63/065,267호, 및 2020년 9월 16일에 출원되고 발명의 명칭이 "Asymmetric EPI Profile for MD Landing"인 미국 가특허 출원 제63,078,967호의 이익을 청구하며, 이들 미국 가특허 출원은 본 명세서에 참조로서 통합된다.
핀 전계 효과 트랜지스터의 형성 시, 소스/드레인 영역은 통상적으로, 반도체 핀을 형성하고, 반도체 핀을 리세싱하여 리세스를 형성하고, 리세스로부터 시작되는 에피택시 영역을 성장시킴으로써 형성된다. 이웃하는 반도체 핀의 리세스로부터 성장된 에피택시 영역은 서로 병합될 수 있고, 그 결과적인 에피택시 영역은 평면형 상단 표면을 가질 수 있다. 소스/드레인 콘택트 플러그가 형성되어 소스/드레인 영역에 전기적으로 연결된다.
본 개시의 양상은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 논의의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 5 내지 도 8, 도 9a, 도 9b, 도 10, 도 11a, 및 도 11b는 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)의 형성 시의 중간 단계의 투시도 및 단면도를 도시한다.
도 12는 일부 실시예에 따른 반도체 핀 내의 리세스의 투시도를 도시한다.
도 13은 일부 실시예에 따른 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역 및 반도체 핀을 갖는 구조물의 투시도를 도시한다.
도 14는 일부 실시예에 따른 n형 FinFET 및 p형 FinFET을 형성하기 위한 공정 흐름을 도시한다.
다음의 개시는, 본 발명의 상이한 특징을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 이들은 물론 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다.
또한, 도면에 도시된 바와 같은 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "아래에 놓이는", "아래", "하부", "위에 놓이는", 및 "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다.
핀 전계 효과 트랜지스터(FinFET) 및 그를 형성하는 방법이 제공된다. 본 개시의 일부 실시예에 따라서, FinFET의 소스/드레인 영역인, 병합된 에피택시 영역은 비대칭 프로파일을 가지며, 상이한 핀으로부터 성장된 에피택시 영역은 상이한 높이를 갖고, 병합된 에피택시 영역의 상단 표면은 기울어진다. 따라서, 소스/드레인 실리사이드 영역 및 소스/드레인 콘택트 플러그 영역이 형성되어 에피택시 영역에 연결될 때, 에피택시 영역은 그 상단 표면과 측벽 둘 다가 소스/드레인 실리사이드 영역과 접촉하게 되고, 따라서 접촉 저항이 감소된다. 본 명세서에서 논의되는 실시예는, 본 개시의 주제의 제조 또는 사용을 가능케 하도록 예를 제공하기 위한 것이며, 당업자는, 상이한 실시예의 예상되는 범위 내에 머무르면서 이루어질 수 있는 수정예를 수월하게 이해할 것이다. 다양한 도면 및 예시적 실시예에 걸쳐, 유사한 요소를 표시하기 위해 유사한 참조 번호가 사용된다. 방법 실시예는 특정한 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 5 내지 도 8, 도 9a, 도 9b, 도 10, 도 11a, 및 도 11b는 본 개시의 일부 실시예에 따른 FinFET 및 그 대응하는 소스/드레인 영역의 형성 시의 중간 단계의 단면도를 도시한다. 대응하는 공정은, 도 14에 도시된 공정 흐름에도 개략적으로 반영되어 있다.
도 1은, 초기 구조물의 투시도를 도시한다. 초기 구조물은 웨이퍼(10)를 포함하며, 이는 기판(20)을 더 포함한다. 기판(20)은 반도체 기판일 수 있으며, 이는 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질로 형성된 기판일 수 있다. 기판(20)의 상단 표면은 (100) 표면 평면을 가질 수 있다. 기판(20)은 p형 또는 n형 불순물로 도핑될 수 있다. 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 얕은 트렌치 격리(STI) 영역과 같은 격리 영역(22)이 형성될 수 있다. 도 14에 도시된 공정 흐름에서 각 공정은 공정(202)으로서 도시되어 있다. 이웃하는 STI 영역(22) 사이의 기판(20)의 부분은 반도체 스트립(24N 및 24P)으로서 지칭되며, 이들은 개별적으로 그리고 연결되어 반도체 스트립(24)으로서도 지칭된다. 일부 실시예에 따라서, 반도체 스트립(24N 및 24P)의 상단 표면과 STI 영역(22)의 상단 표면은 서로에 대해 실질적으로 수평일 수 있다.
STI 영역(22)은 라이너 산화물(도시되지 않음)을 포함할 수 있으며, 이는 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있다. 라이너 산화물은, 예컨대, 원자층 퇴적(ALD, Atomic Layer Deposition), 고밀도 플라즈마 화학적 기상 증착(HDPCVD, High-Density Plasma Chemical Vapor Deposition), 또는 화학적 기상 증착(CVD, Chemical Vapor Deposition)을 사용해 형성된, 퇴적된 실리콘 산화물층일 수도 있다. STI 영역(22)은 또한, 라이너 산화물 위에 유전체 물질을 포함할 수 있으며, 유전체 물질은, 유동가능 화학적 기상 증착(FCVD, Flowable Chemical Vapor Deposition) 또는 스핀온 등을 사용하여 형성될 수 있다.
웨이퍼(10)는, 서로 이웃하는 제1 디바이스 영역과 제2 디바이스 영역을 포함한다. 디바이스 영역 각각은, 해당 영역 내에 FinFET을 형성하기 위한 영역이다. 제1 디바이스 영역과 제2 디바이스 영역 각각 내에 형성된 FinFET은 n형 FinFET 또는 p형 FinFET일 수 있다. 한 실시예에서, 제1 디바이스 영역은 n형 FinFET을 형성하기 위한 영역이고, 제2 디바이스 영역은 p형 FinFET을 형성하기 위한 영역이다. 따라서, 제1 디바이스 영역과 제2 디바이스 영역은 디바이스 영역(100N)과 디바이스 영역(100P)으로서 각각 지칭된다. n형 디바이스 영역(100N) 내의 피처와 p형 디바이스 영역(100P) 내의 피처를 서로 구분하기 위하여, n형 디바이스 영역(100N) 내에 형성된 피처는 문자 "N"이 뒤잇는 참조 번호로 지칭될 수 있고, p형 디바이스 영역(100P) 내에 형성된 피처는 문자 "P"가 뒤잇는 참조 번호로 지칭될 수 있다. 예컨대, n형 디바이스 영역(100N) 내의 반도체 스트립(24)은 24N으로서 지칭되고, p형 디바이스 영역(100P) 내의 반도체 스트립(24)은 24P로서 지칭된다. 일부 실시예에 따라서, 반도체 스트립(24N)은 (게르마늄 없이) 실리콘으로 형성되거나 실리콘을 포함할 수 있고, 반도체 스트립(24P)은 실리콘 게르마늄으로 대체된다. 대안적인 실시예에 따라서, 반도체 스트립(24N 및 24P) 둘 다는 게르마늄 없이 실리콘으로 형성되거나 실리콘을 포함한다.
도 2를 참조하면, 반도체 스트립(24N 및 24P)의 상단 부분이 STI 영역(22)의 상단 표면(22A)보다 더 높이 돌출되어, 돌출 핀(24N' 및 24P')을 각각 형성하도록, STI 영역(22)이 리세싱된다. 도 14에 도시된 공정 흐름에서 각 공정은 공정(204)으로서 도시되어 있다. STI 영역(22) 내의 반도체 스트립(24N 및 24P)의 부분은 여전히 반도체 스트립으로서 지칭된다. 에칭은, 건식 에칭 공정을 사용하여 수행될 수 있으며, HF와 NH3의 혼합물이 에칭 가스로서 사용될 수 있다. 에칭은, NF3와 NH3의 혼합물을 에칭 가스로서 사용하여 수행될 수도 있다. 에칭 공정 중에, 플라즈마가 생성될 수 있다. 아르곤이 포함될 수도 있다. 본 개시의 대안적인 실시예에 따라서, STI 영역(22)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 예컨대, 에칭 화학물질은 HF 용액을 포함할 수 있다.
일부 실시예에 따라서, FinFET을 형성하기 위한 핀은 임의의 적합한 방법에 의해 형성/패터닝될 수 있다. 예컨대, 핀은, 이중 패터닝 공정 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용해 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자기 정렬 공정을 조합하며, 예컨대, 다른 경우에 단일한 직접식 포토리소그래피 공정을 사용해 획득가능한 것보다 더 작은 피치를 갖는, 패턴이 생성될 수 있도록 한다. 예컨대, 한 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용해 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히, 스페이서가 형성된다. 이후 희생층이 제거되고, 잔존 스페이서 또는 맨드릴은 이후에 핀을 패터닝하기 위해 사용될 수 있다.
도 3a, 도 3b, 및 도 3c를 참조하면, 돌출 핀(24N' 및 24P')의 상단 표면 및 측벽 상에 더미 게이트 스택(30)이 형성된다. 도 14에 도시된 공정 흐름에서 각 공정은 공정(206)으로서 도시되어 있다. 도 3b에 도시된 단면은 도 3a에서의 참조 단면 B1-B1 및 B2-B2로부터 획득된다. 도 3b 및 후속적인 도 11b에서, STI 영역(22)(도 3a를 또한 참조)의 상단 표면(22A)의 레벨이 도시되어 있을 수 있으며, 반도체 핀(24')은 상단 표면(22A)보다 더 높다. STI 영역(22)의 하단 표면(22B)(도 3a를 또한 참조) 또한 단면도 내에 도시되어 있다. STI 영역(22)은 22A와 22B 사이의 레벨에 위치되어 있으며, 도 3b 및 도 11b에서 STI 영역(22)은 도시된 것과는 상이한 평면 내에 있으므로 도시되어 있지 않다.
도 3a는 디바이스 영역(100P)의 일부를 도시한다는 점을 제외하면, 도 3c에 도시된 단면은 도 3a에서의 참조 단면 C-C로부터 획득된다. 일부 실시예에 따라서, 돌출 핀(24N')은 서로 가깝게 위치되어 핀 그룹을 형성할 수 있다. 돌출 핀(24P') 또한 서로 가깝게 위치되어 핀 그룹을 형성할 수 있다. 동일한 핀 그룹 내의 핀 사이의 그룹내 간격(S1)(도 3c)은, 이웃하는 핀 그룹 사이의 그룹간 간격(S2)보다 더 작다. 일부 실시예에 따라서, 도 3c에 도시된 바와 같이, 핀 그룹 둘 다는 다중-핀 핀 그룹이다. 대안적인 실시예에 따라서, 핀 그룹 중 하나는 단일-핀 그룹이다. 예컨대, 도 3c에서의 최우측 핀은 형성되지 않을 수 있으며, 따라서, 좌측에는 2-핀 핀 그룹이 있고 우측에는 단일-핀 핀 그룹이 있게 된다. 일부 실시예에 따라서 핀 그룹 각각은 또한 2개보다 더 많은 핀을 포함할 수 있다.
더미 게이트 스택(30)은 더미 게이트 유전체(32)(도 3b) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은, 예컨대, 비정질 실리콘 또는 폴리실리콘을 사용하여 형성될 수 있으며, 다른 물질이 사용될 수도 있다. 더미 게이트 스택(30) 각각은 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크층(36)을 포함할 수도 있다. 하드 마스크층(36)은 실리콘 질화물 또는 실리콘 탄화질화물 등으로 형성될 수 있다. 더미 게이트 스택(30)은 또한, 돌출 핀(24')의 길이 방향에 수직인 길이 방향을 갖는다.
그다음으로, 더미 게이트 스택(30)의 측벽 상에 게이트 스페이서(38)(도 3a 및 도 3c)가 형성된다. 도 14에 도시된 공정 흐름에서 각 공정은 또한 공정(206)으로서 도시되어 있다. 본 개시의 일부 실시예에 따라서, 게이트 스페이서(38)는 SiCN(silicon carbon-oxynitride), 실리콘 질화물, 또는 SiOCN(silicon oxy-carbon-oxynitride) 등과 같은 유전체 물질로 형성되며, 복수의 유전체층을 포함하는 다중층 구조 또는 단일층 구조를 가질 수 있다. 형성 공정은, 컨포멀한 스페이서층을 퇴적시킨 후 이방성 에칭 공정을 수행하여 게이트 스페이서(38)(및 핀 스페이서(39))를 형성하는 단계를 포함한다. 본 개시의 일부 실시예에 따라서, 게이트 스페이서(38)는 다중층 게이트 스페이서이다. 예컨대, 게이트 스페이서(38) 각각은 SiN층, 및 SiN층 위의 SiOCN층을 포함할 수 있다. 도 3a 및 도 3c는 또한, 돌출 핀(24')의 측벽 상에 형성된 핀 스페이서(39)를 도시한다. 도 14에 도시된 공정 흐름에서 각 공정은 또한 공정(206)으로서 도시되어 있다.
본 개시의 일부 실시예에 따라서, 핀 스페이서(39)(39A, 39B, 및 39C 포함)는, 게이트 스페이서(38)를 형성하기 위한 동일한 공정에 의해 형성된다. 예컨대, 게이트 스페이서(38)를 형성하기 위한 공정에서, 게이트 스페이서(38)를 형성하기 위해 퇴적된 블랭킷 유전체층은, 에칭될 때, 돌출 핀(24N' 및 24P')의 측벽 상에 일부 부분을 남길 수 있으며, 따라서 핀 스페이서(39)를 형성한다.
도 4a 및 도 4b를 참조하면, 제1 에피택시 마스크(40N)가 형성된다. 도 4b는 도 4a의 참조 단면 B2-B2를 도시한다. 도 14에 도시된 공정 흐름(200)에서 각 공정은 공정(208)으로서 도시되어 있다. 일부 실시예에 따라서, 에피택시 마스크(40N)는 유전체 물질로 형성되며, 에피택시 마스크(40N)는 SiON, SiOCN, AlO, SiN, SiOC, 또는 SiO2 등으로 형성되거나 이러한 물질을 포함할 수 있다. 에피택시 마스크(40N)의 물질은 또한 핀 스페이서(39) 및 STI 영역(22)의 물질과는 상이하다. 본 개시의 일부 실시예에 따라서, 에피택시 마스크(40N)는, 원자층 퇴적(ALD, Atomic Layer deposition) 또는 화학적 기상 증착(CVD, Chemical Vapor Deposition) 등과 같은 컨포멀한 퇴적 공정을 사용하여 퇴적된다. 일부 실시예에 따라서, 에칭 마스크(42N)가 형성되며, 에칭 마스크(42N)는 포토 레지스트로 형성되거나 포토 레지스트를 포함할 수 있다. 에칭 마스크(42N)의 일부로서 하단 반사방지 코팅(BARC, Bottom Anti-Reflective Coating)과 같은 다른 층이 형성되거나 형성되지 않을 수 있다. 에칭 마스크(42N)는 n형 FinFET 영역(100N)을 커버하도록 패터닝되며, 이는 p형 FinFET 영역(100P)이 노출된 상태로 남겨지도록 한다. 그 후 p형 FinFET 영역(100P) 내의 에피택시 마스크(40N)의 부분을 제거하기 위해 에칭 공정이 수행되며, n형 FinFET 영역(100N) 내의 에피택시 마스크(40N)의 부분은 제거되지 않는다. 에칭 공정은 등방성 공정이며, 건식 에칭 공정이거나 습식 에칭 공정일 수 있다.
그다음으로, 에칭을 통해 돌출 핀(24P')이 리세싱되며, 따라서 리세스(44P)를 형성한다. 도 14에 도시된 공정 흐름(200)에서 각 공정은 공정(210)으로서 도시되어 있다. 에칭 마스크(42N) 또한 제거되며, 돌출 핀(24P')의 에칭 이전 또는 이후에 제거될 수 있다. 일부 실시예에 따라서, 핀 스페이서(39)(도 4a)의 상단 단부보다 더 낮고 STI 영역(22)의 상단 표면보다 더 높은 레벨로 리세스(44P)가 연장될 때까지 돌출 핀(24P')의 에칭이 수행된다. 도 4a에 도시된 바와 같이, 돌출 핀(24P')의 에칭된 부분을 나타내기 위해 파선이 도시되어 있다. 파선은 또한, 더미 게이트 스택(30)(도 3b 참조) 바로 아래에 있는 돌출 핀(24P')의 부분의 상단 표면 및 측벽을 도시한다.
본 개시의 일부 실시예에 따라서, 돌출 핀(24')의 리세싱은 건식 에칭 단계를 통해 수행된다. 건식 에칭은, C2F6, CF4, SO2, 또는 HBr, Cl2, 및 O2의 혼합물, 또는 HBr, Cl2, O2, 및 CF2의 혼합물 등과 같은 공정 가스를 사용하여 수행될 수 있다. 에칭은 이방성일 수 있다. 본 개시의 일부 실시예에 따라서, 도 4b에 도시된 바와 같이, 리세스(40)와 마주보는 돌출 핀(24')의 측벽은 실질적으로 수직이며, 게이트 스페이서(38)의 외측 측벽과 실질적으로 동일 평면을 이룬다. 리세스(40)와 마주보는 돌출 핀(24')의 측벽은 돌출 핀(24P')의 (110) 표면 평면 상에 있을 수 있다.
일부 실시예에 따라서, 돌출 핀(24')의 에칭 동안, 핀 스페이서(39) 또한 에칭되며, 그 높이가 감소된다. 핀 스페이서(39)를 에칭하기 위한 에칭 가스가, 돌출 핀(24')을 리세싱하기 위한 에칭 가스에 추가되면, 핀 스페이서(39)의 에칭은 핀(24')이 리세싱될 때 동시에 수행될 수 있다. 일부 실시예에 따라서, 핀 스페이서(39)는, 핀 그룹 내의 최외측 핀의 외측에 있는 핀 스페이서(39A 및 39C)(도 4a)와 같은 외측 핀 스페이서를 포함한다. 핀 스페이서(39)는 핀 스페이서(39B1 및 39B2)와 같은 내측 핀 스페이서를 더 포함하며, 내측 핀 스페이서는 동일한 핀 그룹 내의 핀 사이에 있다. 본 설명 전반에 걸쳐, 외측 핀 스페이서(39)는, 이웃하는 핀 그룹을 향하는 핀 스페이서(39C), 및 이웃하는 핀 그룹으로부터 더 멀리 있는 쪽의 핀 스페이서(39A)를 포함한다.
일부 실시예에 따라서, 핀 스페이서(39)를 에칭하기 위한 공정 조건은, 외측 스페이서(39A)의 높이(H1)가, 작은 핀 내의 간격으로 인해 서로 연결되는 내측 스페이서(39B1 및 39B2)의 높이(H2 및 H3)보다 더 높도록 조정된다. 또한, 핀 스페이서를 에칭하기 위한 공정은, 내측 스페이서(39B1 및 39B2)의 높이(H2 및 H3)가 외측 스페이서(39C)의 높이(H4)보다 더 높도록 조정되며, 따라서 관계(H1 > H2 및 H3 > H4)가 달성된다. 높이(H2)는 높이(H3)보다 더 크거나, 높이(H3)와 같거나, 높이(H3)보다 더 작을 수 있다. 높이(H1, H2, H3, 및 H4)의 비율 또한 바람직한 범위 내에 있을 수 있다. 일부 실시예에 따라서, 비율(H1/H2 및 H1/H3)은 약 1.05보다 더 클 수 있고, 약 10nm와 약 30nm 사이의 범위 내에 있을 수 있다. 비율(H2/H4 및 H3/H4)은 약 1.2보다 더 클 수 있고, 약 5nm와 약 20nm 사이의 범위 내에 있을 수 있다.
핀 스페이서의 에칭은, CF4, O2, 및 N2의 혼합물, 또는 NF3와 O2의 혼합물, 또는 SF6, 또는 SF6와 O2의 혼합물 등과 같은 불소 함유 가스를 사용하여 수행될 수 있으며, 아르곤과 같은, 외측 스페이서(39A)에 충격을 가하기 위한 가스를 포함할 수 있다. 조정되는 공정 조건은 에칭 가스와 충격 가스의 부분압 및/또는 바이어스 전압 등을 포함할 수 있으며, 이들로 제한되지는 않는다. 또한, 핀 스페이서의 바람직한 높이를 달성하도록 돕기 위해 로딩 효과(loading effect)가 사용될 수 있다. 예컨대, 그룹내 간격(S1)에 대한 그룹내 간격(S2)의 비율인 비율(S2/S1)은, 높이(H1, H2, H3, 및 H4)가 조정되도록 로딩 효과를 조정하기 위해 조정될 수 있다.
일부 실시예에 따라서, 돌출 핀(24P')의 에칭 후, 핀 스페이서(39)를 더 에칭하고 핀 스페이서(39)의 높이를 조정하기 위해 추가적인 에칭 공정이 수행된다. 대안적인 실시예에 따라서, 에칭은 건너뛰어진다. (에칭 공정이 수행된다면) 에칭 공정은 또한, 예컨대, 핀 스페이서의 형성에서와 유사한 공정 가스를 사용하는 이방성 에칭 공정을 사용하여 수행될 수 있다. 일부 실시예에 따라서, 핀 스페이서(39)의 형성은 관계(H1 > H2 및 H3 > H4)를 달성하지 못할 수도 있다. 예컨대, 앞선 핀 스페이서(39)의 형성에서, 높이(H2 및 H3)는 반대로 높이(H4)보다 더 작을 수 있다. 따라서 핀 스페이서 높이를 조정하기 위해 에칭 공정이 수행된다. 대안적으로, 앞선 핀 스페이서(39)의 형성에 의해 관계(H1 > H2 및 H3 > H4)가 이미 달성되어 있을 수 있지만, 핀 스페이서 높이(H1, H2, H3, 및 H4) 사이의 비율이 만족스럽지 않을 수 있다. 따라서, 비율을 바람직한 값으로 조정하기 위해 추가적인 에칭 공정이 수행될 수 있다.
도 5는, 일부 실시예에 따라서 에피택시층(48PA, 48PB, 및 48PC)을 포함할 수 있는, 에피택시 영역(48P)의 형성을 도시한다. 도 14에 도시된 공정 흐름(200)에서 각 공정은 공정(212)으로서 도시되어 있다. 에피택시층(48PA, 48PB, 및 48PC)은 선택적 에피택시 공정을 통해 형성된다. 에피택시층(48PA, 48PB, 및 48PC)의 퇴적은 RPCVD 또는 PECVD 등을 사용하여 수행될 수 있다. 일부 실시예에 따라서, 에피택시층(48PA)의 하단 부분이 측벽 부분보다 더 두껍도록, 에피택시층(48PA)의 퇴적은, 컨포멀하지 않은 퇴적 공정을 통해 수행된다. 일부 실시예에 따라서, 에피택시층(48PA, 48PB, 및 48PC)은 SiGeB로 형성되거나 SiGeB를 포함한다. 공정 가스는 실란, 디실란(Si2H6), 또는 디클로로실란(DCS, dicholorosilane) 등과 같은 실리콘 함유 가스, 저메인(GeH4) 또는 디저메인(Ge2H6) 등과 같은 게르마늄 함유 가스, 및 B2H6 등과 같은 도펀트 함유 공정 가스를 포함할 수 있다. 에피택시층(48PA)은 약 1 x 1020/cm3와 약 6 x 1020/cm3 사이의 범위 내의 붕소 농도를 가질 수 있다. 게르마늄 원자 백분율은 약 15퍼센트와 약 40퍼센트 사이의 범위 내에 있을 수 있고, 상부가 각 하부보다 더 높은 게르마늄 원자 백분율을 갖는 상태로 경사질 수 있다.
에피택시층(48PB)은 에피택시층(48PA) 내의 붕소 농도보다 더 높은 붕소 농도를 가질 수 있다. 예컨대, 일부 실시예에 따라서 에피택시층(48PB) 내의 붕소 농도는 약 6 x 1020/cm3와 약 3 x 1021/cm3 사이의 범위 내에 있을 수 있다. 또한, 에피택시층(48PB) 내의 게르마늄 원자 백분율은 에피택시층(48PA) 내의 게르마늄 원자 백분율보다 더 높다. 예컨대, 일부 실시예에 따라서 에피택시층(48PB) 내의 게르마늄 원자 백분율은 약 40퍼센트와 약 60퍼센트 사이의 범위 내에 있을 수 있다.
에피택시층(48PB)의 상단 단부는 돌출 핀(24P')의 상단 단부에 가깝다. 도 11b는 도 5의 참조 단면 B2-B2의 단면도를 도시하며, 에피택시층(48PB)의 양측 단부는 돌출 핀(24P')의 상단 표면과 수평을 이루지만 에피택시층(48PB)의 상단 표면의 중간 부분은 돌출 핀(24P')의 상단 표면보다 더 낮거나, 돌출 핀(24P')의 상단 표면과 수평을 이루거나, 돌출 핀(24P')의 상단 표면보다 약간 더 높을 수 있다는 것을 도시한다. 도 5에 도시된 바와 같이, 이웃하는 리세스로부터 성장된 에피택시층(48PB)은 병합되며, 에피택시층(48PB) 아래에는 에어 갭(46P)이 밀봉되어 있다. 병합된 에피택시층(48PB)의 상단 표면은 비평면형 프로파일을 가질 수 있으며(파형의(wavy)(오목한) 형상을 갖는 것으로서도 지칭됨), 이웃하는 핀(24P')(및 대응하는 리세스(44P)) 사이의 중간 부분은 그 양측의 부분보다 더 낮다. 또한, 돌출 핀(24N')에 더 가까이 있는 에피택시층(48PB)의 좌측 부분은 에피택시층(48PB)의 우측 부분보다 더 짧다.
에피택시층(48PC)의 상단 표면은 파형이 아닌(볼록한) 형상을 가질 수 있다. 또한, 상단 표면의 우측 부분이 가장 높고, 좌측 부분은 더 낮다. 일부 실시예에 따라서, 에피택시층(48PC)은 실리콘 SiGeB를 포함한다. 일부 실시예에 따라서, 에피택시층(48PC) 내의 붕소 농도는 약 8 x 1020/cm3와 약 1 x 1021/cm3 사이의 범위 내에 있을 수 있다. 또한, 에피택시층(48PC) 내의 게르마늄 원자 백분율은 에피택시층(48PB) 내의 게르마늄 원자 백분율보다 더 낮다. 예컨대, 일부 실시예에 따라서 에피택시층(48PC) 내의 게르마늄 원자 백분율은 약 45퍼센트와 약 55퍼센트 사이의 범위 내에 있을 수 있다. 본 설명 전반에 걸쳐, 에피택시층(48PA, 48PB, 및 48PC)은 집합적으로 그리고 개별적으로 에피택시층(영역)(48P)으로서 지칭되며, 이하에서 소스/드레인 영역(48P)으로서도 집합적으로 지칭된다.
에피택시층(48PA, 48PB, 및 48PC) 각각을 형성하기 위한 퇴적 공정은 퇴적 후의 에칭백 공정을 포함할 수 있다. 에칭백은 (HCl과 같은) 에칭 가스를 사용하여 수행될 수 있으며, SiH4와 같은 실리콘 함유 가스를 포함하거나 포함하지 않을 수 있다. 에칭백은 (111) 패싯(facet)의 형성을 초래하고 (111) 패싯의 형성을 개선시킨다.
본 설명 전반에 걸쳐, 핀 그룹 내에 있고 그 이웃하는 핀 그룹(24N')에 가장 가까이 있는 돌출 핀(24P' 및 24N')(좌측으로부터 두 번째 및 세 번째 돌출 핀)은 내측 핀으로서 지칭되고, 핀 그룹 내에 있고 이웃하는 핀 그룹(24N')으로부터 가장 멀리 있는 돌출 핀(24P' 및 24N')(좌측으로부터 첫 번째 및 네 번째 돌출 핀)은 외측 핀으로서 지칭된다. 유사하게, 내측 핀에 기초하여 성장된 에피택시 영역의 부분은 내측 부분으로서 지칭되고, 외측 핀에 기초하여 성장된 에피택시 영역의 부분은 외측 부분으로서 지칭된다. 핀 스페이서는, 관계(H1 > H2 및 H3 > H4)를 갖는 높이를 가지므로, 에피택시층(48PB 및 48PC)은 비대칭 프로파일을 가지며, 에피택시층(48PB 및 48PC)의 내측 부분은 에피택시층(48PB 및 48PC)의 외측 부분보다 더 짧다. 예컨대, 에피택시층(48PB)의 내측 부분의 상단 단부는 융기된 높이(RH1)를 가지며, 이는 에피택시층(48PB)의 외측 부분의 상단 단부의 융기된 높이(RH2)보다 더 낮다. 융기된 높이는 각 돌출 핀(24P') 위의 에피택시층(48P)의 높이이다. 높이 차이(RH2 - RH1)는 약 2nm보다 더 클 수 있으며, 약 2nm와 약 15nm 사이의 범위 내에 있을 수 있다. 또한, 높이(H5)는 높이(H6)보다 더 작을 수 있고, 높이(H7)는 H8보다 더 작을 수 있으며, 이는, 일반적인 추세로서 외측 부분으로부터 내측 부분으로 에피택시 영역의 높이가 감소한다는 것을 의미한다. 전체적으로, 내측 핀(24P')과 외측 핀(24P') 사이의 중간 라인(50P)을 기준으로서 사용한다면, 에피택시 영역(48P)의 내측 부분은 각 외측 부분보다 더 짧다. 또한, 에피택시 영역(48P)의 상단 표면은 그 이웃하는 핀 그룹을 향해 기울어져 있으며, 이는 핀 스페이서(39)의 조정된 높이(H1, H2, H3, 및 H4)에 의해 야기된다.
에피택시 영역(48P)의 형성 후, 에피택시 마스크(40N)가 제거된다. 도 14에 도시된 공정 흐름(200)에서 각 공정은 공정(214)으로서 도시되어 있다. 그다음으로, 도 6에 도시된 바와 같이, n형 디바이스 영역(100N)을 개방된 상태로 남겨두면서 에피택시 영역(48P)을 보호하기 위해 에피택시 마스크(40P)가 형성된다. 도 14에 도시된 공정 흐름(200)에서 각 공정은 공정(216)으로서 도시되어 있다. 에피택시 마스크(40P)의 패터닝을 위해 에칭 마스크(42P)가 형성될 수 있으며, 에칭 마스크(42P)는, 에피택시 마스크(40P)가 패터닝된 후에 제거된다. 돌출 핀(24N')은 리세싱되어 리세스(44N)를 형성한다. 도 14에 도시된 공정 흐름(200)에서 각 공정은 공정(218)으로서 도시되어 있다. 일부 실시예에 따라서, 잔존하는 돌출 핀(24N')의 상단 표면은 핀 스페이서(39)의 상단 단부보다 더 낮다. 핀 스페이서(39)는 또한 돌출 핀(24N')의 에칭 동안 리세싱되어 관계(H1' > H2' 및 H3' > H4')를 달성한다. 일부 실시예에 따라서, 돌출 핀(24N')의 리세싱 후, 관계(H1' > H2' 및 H3' > H4')가 달성되도록 핀 스페이서(39)를 더 에칭하고 핀 스페이서(39)의 높이를 조정하기 위해 추가적인 에칭 공정이 사용되며, 핀 스페이서 높이(H1', H2', H3', 및 H4') 사이의 비율이 조정되어 바람직한 비율이 획득된다. 추가적인 에칭 공정에서, 돌출 핀(24N')은 리세싱되지 않는다. 대안적인 실시예에 따라서, 추가적인 에칭 공정은 건너뛰어진다.
도 7은 n형 FinFET 영역(100N) 내에 에피택시층(48NA, 48NB, 및 48NC)을 형성하기 위한 선택적인 에피택시 공정을 도시한다. 도 14에 도시된 공정 흐름에서 각 공정은 공정(220)으로서 도시되어 있다. 참조 단면 B1-B1에서의 에피택시층(48NA, 48NB, 및 48NC)의 단면도 형상은 도 11b에서도 확인할 수 있다. 일부 실시예에 따라서, 에피택시층(48NA, 48NB, 및 48NC)의 퇴적은 RPCVD 또는 PECVD 등을 사용하여 수행될 수 있다. 에피택시층(48NA, 48NB, 및 48NC)(도 11a 및 도 11b)의 논의에서, 예시 n형 도펀트로서 인이 사용되지만, 비소 또는 안티몬 등, 또는 이들의 조합과 같은 다른 n형 도펀트 또한 사용될 수 있다. 또한, 에피택시층(48PA, 48PB, 및 48PC)(도 11a 및 도 11b)의 위의 논의에서, p형 도펀트의 예로서 붕소가 논의되었지만, 인듐과 같은 다른 p형 도펀트가 사용될 수 있다.
일부 실시예에 따라서, 에피택시층(48NA)은 실리콘 인(SiP)으로 형성되거나 실리콘 인을 포함한다. 에피택시층(48NA)은 약 1 x 1020/cm3와 약 8 x 1020/cm3 사이의 범위 내의 도핑 농도(P 또는 As)를 가질 수 있다. 퇴적 공정에서, 유전체 상에서가 아닌 반도체 상에서의 선택적 퇴적을 달성하기 위해 HCl과 같은 에칭 가스가 공정 가스 내에 추가된다. 예컨대, 약 500sccm과 약 5,000sccm 사이의 범위 내의 유량으로, H2 및/또는 N2와 같은 캐리어 가스 또한 공정 가스 내에 포함될 수 있다.
일부 실시예에 따라서, 에피택시층(48NB)은 SiP를 포함하며, 인은, 에피택시층(48NA) 내의 인 농도보다 더 높은 제2 인 농도를 갖는다. 예컨대, 일부 실시예에 따라서 에피택시층(48NB) 내의 인 농도는 약 8 x 1020/cm3와 약 5 x 1021/cm3 사이의 범위 내에 있을 수 있다. 에피택시층(48NB)을 형성하기 위한 공정 가스는 에피택시층(48NA)의 형성에서의 공정 가스와 유사할 수 있다.
도 7에 도시된 바와 같이, 에피택시층(48NB)의 상단 단부는 돌출 핀(24N')의 상단 단부에 가까이 있으며, 돌출 핀(24N')의 상단 단부보다 더 높거나, 돌출 핀(24N')의 상단 단부와 수평을 이루거나, 돌출 핀(24N')의 상단 단부보다 더 낮을 수 있다. 이웃하는 리세스로부터 성장된 에피택시층(48NB)은 병합되며, 에피택시층(48NB) 아래에는 에어 갭(46N)이 밀봉되어 있다. 병합된 에피택시층(48NB)의 상단 표면은 비평면형 프로파일을 가질 수 있으며(파형의 형상을 갖는 것으로서도 지칭됨), 이웃하는 반도체 핀(24N') 사이의 중간 부분은 그 양측의 부분보다 더 낮다.
일부 실시예에 따라서, 에피택시층(48NC)은 실리콘 인을 포함한다. 또한, 예컨대, 약 1퍼센트와 약 5퍼센트 사이의 범위 내의 게르마늄 원자 백분율로 게르마늄이 포함될 수 있다. 일부 실시예에 따라서, 에피택시층(48NC) 내의 인 농도는 약 1 x 1021/cm3와 약 3 x 1021/cm3 사이의 범위 내에 있을 수 있다. 저메인 또는 디저메인 등과 같은 게르마늄 함유 가스가 추가될 수 있다는 것을 제외하면, 에피택시층(48NC)을 형성하기 위한 공정 가스는 에피택시층(48NB)의 형성에서의 공정 가스와 유사할 수 있다. 본 설명 전반에 걸쳐, 에피택시층(48NA, 48NB, 및 48NC)은 집합적으로 그리고 개별적으로 에피택시층 또는 에피택시 영역(48N)으로서 지칭되며, 이하에서 소스/드레인 영역(48N)으로서도 집합적으로 지칭된다.
에피택시층(48NA, 48NB, 및 48NC) 각각을 형성하기 위한 퇴적 공정은 퇴적 후의 에칭백 공정을 포함할 수 있다. 에칭백은 (HCl과 같은) 에칭 가스를 사용하여 수행될 수 있으며, SiH4와 같은 실리콘 함유 가스를 포함하거나 포함하지 않을 수 있다. 에칭백은 (111) 패싯의 형성을 초래하고 (111) 패싯의 형성을 개선시킨다. 또한, 에피택시층(48NA, 48NB, 및 48NC)에는 (110) 패싯이 형성될 수 있다.
핀 스페이서(39)는, 관계(H1' > H2' 및 H3' > H4')를 갖는 높이를 가지므로, 에피택시층(48NB 및 48NC)은 비대칭 프로파일을 가지며, 내측 핀의 리세스로부터 성장된 에피택시층(48NB 및 48NC)의 내측 부분은, 외측 핀의 리세스로부터 성장된 에피택시층(48NB 및 48NC)의 외측 부분보다 더 짧다. 예컨대, 에피택시층(48NC)의 내측 부분의 상단 단부는 융기된 높이(RH3)를 가지며, 이는 에피택시층(48NC)의 외측 부분의 상단 단부의 융기된 높이(RH4)보다 더 낮다. 높이 차이(RH4 - RH3)는 약 2nm보다 더 클 수 있으며, 약 2nm와 약 10nm 사이의 범위 내에 있을 수 있다. 또한, 높이(H5')는 높이(H6')보다 더 작을 수 있고, 높이(H7')는 H8'보다 더 작을 수 있으며, 이는, 일반적인 추세로서 소스/드레인 영역(48N)의 외측 부분으로부터 내측 부분으로 높이가 감소한다는 것을 의미한다. 전체적으로, 중간 라인(50N)을 기준으로서 사용한다면, 에피택시 영역(48N)의 내측 부분은 각 외측 부분보다 더 낮다.
에피택시 영역(48N)의 형성 후, 에피택시 마스크(40P)가 제거되며, 결과적인 구조물은 도 8에 도시되어 있다. 도 14에 도시된 공정 흐름(200)에서 각 공정은 공정(222)으로서 도시되어 있다. 그다음으로, 도 9a를 참조하면, 에피택시 영역(48P 및 48N) 위에 그리고 더미 게이트 스택(30)(도 3a 및 도 4b) 위에 콘택트 에칭 정지층(CESL, Contact etch stop layer)(52) 및 층간 유전체(ILD, Inter-Layer Dielectric)(54)가 형성된다. 도 14에 도시된 공정 흐름(200)에서 각 공정은 공정(224)으로서 도시되어 있다. CESL(52) 및 ILD(54)의 과잉 부분을 제거하기 위해, 더미 게이트 스택(30)(도 8b)이 노출될 때까지, 화학적 기계적 연마(CMP, Chemical Mechanical Polish) 공정 또는 기계적 그라인딩 공정과 같은 평탄화가 수행된다.
도 9b에 도시된 바와 같이 더미 게이트 스택(30)(도 3a 및 도 4b)은 대체 게이트 스택(56)으로 대체된다. 도 14에 도시된 공정 흐름에서 각 공정은 공정(226)으로서 도시되어 있다. 도시된 에피택시 영역(48P)은 단일-핀 핀 그룹에 기초하여 형성된 것으로서 도시되어 있지만, 도 9a에 도시된 바와 같이 2-핀 핀 그룹에 기초하여 형성될 수도 있다는 것이 이해된다. 대체 게이트 스택(56)은 게이트 유전체(58)를 포함하며, 이는 돌출 핀(24')의 상단 표면 및 측벽 상의 계면층(58A)(도 11b), 및 계면층(58A) 상의 하이-k 유전체(58B)(도 11b)를 더 포함한다. 대체 게이트 스택(56)은 하이-k 유전체(58B) 위의 게이트 전극(60)을 더 포함한다. 도 9b를 다시 참조하면, 대체 게이트 스택(56)의 형성 후, 게이트 스페이서(38) 사이에 트렌치를 형성하기 위해 대체 게이트 스택(56)이 리세싱된다. 결과적인 트렌치 내로 실리콘 질화물 또는 실리콘 산화질화물 등과 같은 유전체 물질이 충전되어 하드 마스크(62)(도 9b)를 형성한다.
그다음으로, 도 10을 참조하면, ILD(54) 및 CESL(52)이 에칭되어 소스/드레인 콘택트 개구(64)를 형성한다. 도 14에 도시된 공정 흐름에서 각 공정은 공정(228)으로서 도시되어 있다. 에피택시층(48NC 및 48PC) 또한 관통되어 에칭되고, 에피택시층(48NB 및 48PB)의 상단 표면이 노출된다. 에칭은 에피택시층(48NB 및 48PB) 상에서 정지하도록 제어될 수 있으며, 에피택시층(48NB 및 48PB)의 과에칭은 적다. 예컨대, 개구(64)는 약 1nm와 약 3nm 사이의 범위 내의 깊이로 에피택시 영역(48NB 및 48PB) 내로 연장될 수 있다. 에피택시층(48NB 및 48PB)의 노출된 상단 표면은 파형이며, 에피택시층(48NB 및 48PB)의 노출된 상단 표면이 단면도에서 V 형상을 갖도록, 리세싱되는 중간 부분은 중간 부분의 양측의 부분보다 더 낮다. ILD(54)의 에칭은 개구(64)가 아래로 연장되도록 제어되고, 에피택시 영역(48NC 및 48PC)의 일부 측면 모서리 또한 에칭되고, 에피택시층(48NB 및 48PB)의 측벽이 노출되며, 일부 측면 모서리 부분이 제거될 수 있다. 에피택시 영역(48N 및 48P)의 내측 부분의 상단 표면은 각 외측 부분의 상단 표면보다 더 낮으므로, 개구(64)의 하단 부분을 세척하기 더 쉽다.
그다음으로, 도 11a 및 도 11b에 도시된 바와 같이, 소스/드레인 실리사이드 영역(66N 및 66P)이 형성된다. 도 14에 도시된 공정 흐름에서 각 공정은 공정(230)으로서 도시되어 있다. 도 11b는 도 11a에서의 참조 단면 B1-B1 및 B2-B2에서의 단면도를 도시하며, 도 11a는 도 11b에서의 참조 단면 C-C에서의 단면도를 도시한다. 참조 단면 B1-B1, B2-B2, C-C는 또한 도 3a에서와 동일하다. 본 개시의 일부 실시예에 따라서, 소스/드레인 실리사이드 영역(66N 및 66P)의 형성은, 개구(64)(도 10) 내로 연장되는, 티타늄층 또는 코발트층 등과 같은, 금속층을 퇴적시킨 후, 금속층의 하단 부분이 에피택시층(48NB 및 48PB)과 반응하여 실리사이드 영역(66N 및 66P)을 각각 형성하도록 어닐링 공정을 수행하는 것을 포함한다. 잔존하는 반응하지 않은 금속층은 제거될 수 있다. 이후 트렌치(64) 내에 소스/드레인 콘택트 플러그(68)가 형성되고, 소스/드레인 실리사이드 영역(66N 및 66P) 둘 다에 전기적으로 연결된다. 도 14에 도시된 공정 흐름에서 각 공정은 공정(232)으로서 도시되어 있다. 따라서 n형 FinFET(70N) 및 p형 FinFET(70P)이 형성되고, 소스/드레인 영역(48N 및 48P)은 콘택트 플러그(68)에 의해 전기적으로 상호연결된다.
도 11a에 도시된 바와 같이, 에피택시 영역(48P 및 48N) 각각의 상단 표면은 비대칭적이고 기울어져 있으며, 내측 부분은, 각 외측 부분보다 더 낮은 상단 표면을 갖는다. 실리사이드 영역(66N 및 66P)은 따라서 기울어져 있다. 일부 실시예에 따라서, 실리사이드 영역(66N 및 66P) 각각의 내측 부분의 상단 표면은 각 외측 부분보다 높이 차이(ΔH1 및 ΔH2)만큼 더 낮으며, 높이 차이는 약 2nm보다 더 클 수 있고, 약 2nm와 약 10nm 사이의 범위 내에 있을 수 있다. 또한, 실리사이드 영역(66N 및 66P)의 상단 표면 상에 접선(67)이 만들어진다면, 기울기 각도(θ1 및 θ2)는 약 6도보다 더 클 수 있고, 약 6도와 약 45도 사이의 범위 내에 있을 수 있거나, 약 20도와 약 45도 사이의 범위 내에 있을 수 있다.
에피택시 영역(48N 및 48P)에 대해 비대칭 프로파일을 형성함으로써 그리고 에피택시 영역의 내측 부분이 각 외측 부분보다 더 낮게 함으로써, 에피택시 영역(48N 및 48P 바로 위의 실리사이드 영역(66N 및 66P)에 더하여 실리사이드 측면 부분(66N' 및 66P')이 형성(및 확대)된다는 것이 관측된다. 이는 접촉 면적의 증가 및 접촉 저항의 감소를 초래한다. 비교예로서, 에피택시 영역(48N 및 48P)이 대칭 프로파일을 갖는 것으로서 형성된다면, 실리사이드 영역의 부분(66N' 및 66P')은 형성되지 않을 수 있거나 더 작을 수 있으며, 접촉 면적 및 접촉 저항은 더 높을 것이다.
위에서 논의한 예에서, n형 소스/드레인 영역 및 p형 소스/드레인 영역은 예로서 논의 및 예시되었다. 다른 실시예에 따라서, FinFET 둘 다는 n형 FinFET 또는 p형 FinFET일 수 있다. 2개의 n형 FinFET 또는 p형 FinFET은 더 반전-대칭적(flip-symmetric)이리라는 것을 제외하면, 도면은 도 11a에 도시된 것과 유사하다. 또한, 핀 그룹 중 하나는 단일-핀 핀 그룹일 수 있고, 다른 하나는 다중-핀 그룹일 수 있다. 2-핀 핀 그룹이 예로서 사용되지만, 핀 그룹은 3개의 핀 또는 더 많은 핀을 포함할 수 있다. 또한, 위에서 논의한 예에서는, n형 에피택시 영역의 형성 이전에 p형 에피택시 영역이 형성되지만, 대안적인 실시예에 따라서 p형 에피택시 영역의 형성 이전에 n형 에피택시 영역이 형성될 수도 있다.
도 12는 구조물의 투시도를 도시하며, 리세스(44N 및 44P) 및 돌출 핀(24N' 및 24P')이 도시되어 있다. 리세스(44N 및 44P)는 동일한 에칭 공정에서 형성될 수 있으며, 따라서 동시에 공존할 수 있다는 것이 이해된다. 대안적으로, 도 4a 및 도 6에 도시된 바와 같이, 리세스(44N 및 44P)는 상이한 공정에 의해 형성될 수 있으며, 따라서 동일한 시점에 존재하지 않을 수 있다.
도 13은 n형 FinFET(68N) 및 p형 FinFET(68P)의 개략도를 도시한다. 실리사이드 영역 및 콘택트 플러그는 도시되어 있지 않다. n형 FinFET(70N)의 에피택시 영역(48N) 및 p형 FinFET(70P)의 에피택시 영역(48P)은 또한 비대칭 프로파일을 갖는다. 일부 실시예에 따라서, 에피택시 영역(48N)의 높이(H48N)는 에피택시 영역(48P)의 높이(H48P)보다 더 크다. 또한, n형 FinFET(70N) 내의 대응하는 핀 그룹의 그룹내 간격 내의 STI 영역(22N)의 높이(H22N)는, p형 FinFET(70P) 내의 대응하는 핀 그룹의 그룹내 간격 내의 STI 영역(22P)보다 더 얕다.
도 13에 도시된 예에서, 에피택시 영역(48N)을 향하는 내측 핀 상의 에피택시 영역(48P)의 부분은, 에피택시 영역(48N)으로부터 더 멀리 있는 쪽의 외측 핀 상의 에피택시 영역(48P)의 부분보다 더 짧다. 에피택시 영역(48P)을 향하는 내측 핀 상의 에피택시 영역(48N)의 부분은, 에피택시 영역(48P)으로부터 더 멀리 있는 쪽의 외측 핀 상의 에피택시 영역(48N)의 부분보다 더 짧다. 다른 실시예에 따라서, 에피택시 영역(48N)을 향하는 내측 핀 상의 에피택시 영역(48P)의 부분은, 에피택시 영역(48N)으로부터 더 멀리 있는 쪽의 외측 핀 상의 에피택시 영역(48P)의 부분보다 더 높을 수 있다. 에피택시 영역(48P)을 향하는 내측 핀 상의 에피택시 영역(48N)의 부분 또한, 에피택시 영역(48P)으로부터 더 멀리 있는 쪽의 외측 핀 상의 에피택시 영역(48N)의 부분보다 더 높을 수 있다. 이들 실시예는, 도시된 에피택시 영역(48N)을 그 우측의 또 다른 n형 에피택시 영역(도시되지 않음)과 동시에 제1 형성 공정에서 형성하고, 도시된 에피택시 영역(48P)을 그 좌측의 또 다른 p형 에피택시 영역(도시되지 않음)과 동시에 제2 형성 공정에서 형성함으로써 달성될 수 있다.
본 개시의 실시예는 몇몇 유리한 특징을 갖는다. 비대칭 프로파일을 갖는 에피택시 영역을 형성함으로써, 소스/드레인 실리사이드 영역은 각 에피택시 소스/드레인 영역의 측벽까지 연장되어, 접촉 저항이 감소되도록 할 수 있다. 또한, 에피택시 영역의 내측 부분이 더 짧으므로, 개구의 하단의 세척을 수행하기 쉽다.
본 개시의 일부 실시예에 따라서, 방법은, 반도체 기판 내로 연장되는 격리 영역을 형성하는 단계; 격리 영역 위에 제1 복수의 돌출 핀 및 제2 돌출 핀을 형성하는 단계 - 제1 복수의 돌출 핀은, 제2 돌출 핀으로부터 가장 멀리 있는 외측 핀 및 제2 돌출 핀에 가장 가까이 있는 내측 핀을 포함함 - ; 제1 리세스를 형성하기 위해 제1 복수의 돌출 핀을 에칭하는 단계; 제1 리세스로부터 제1 에피택시 영역을 성장시키는 단계 - 제1 에피택시 영역은 병합되어, 병합된 에피택시 영역을 형성함 - ; 제2 리세스를 형성하기 위해 제2 돌출 핀을 에칭하는 단계; 및 제2 리세스로부터 제2 에피택시 영역을 성장시키는 단계 - 병합된 에피택시 영역의 상단 표면은, 제2 에피택시 영역으로부터 더 멀리 있는 쪽에서보다, 제2 에피택시 영역을 향하는 쪽에서 더 낮음 - 를 포함한다. 실시예에서, 방법은, 제1 복수의 돌출 핀의 측벽 상에 복수의 핀 스페이서를 형성하는 단계를 더 포함하며, 복수의 핀 스페이서는, 제2 에피택시 영역을 향하는 제1 외측 핀 스페이서, 및 제2 에피택시 영역으로부터 더 멀리 있는 쪽의 제2 외측 핀 스페이서를 포함하고, 제2 외측 핀 스페이서는 제1 외측 핀 스페이서보다 더 높다. 실시예에서, 제1 외측 핀 스페이서 및 제2 외측 핀 스페이서는, 격리 영역의 상단 표면과 접촉하는 하단을 갖는다. 실시예에서, 복수의 핀 스페이서는, 제1 복수의 돌출 핀 내의 이웃하는 핀 사이의 내측 핀 스페이서를 더 포함하고, 내측 핀 스페이서는 제2 외측 핀 스페이서보다 더 짧고 제1 외측 핀 스페이서보다 더 높다. 실시예에서, 내측 핀 및 외측 핀은 내측 반도체 스트립 및 외측 반도체 스트립과 각각 오버랩되고, 제1 에피택시 영역은, 외측 반도체 스트립 바로 위의 외측 부분, 및 내측 반도체 스트립 바로 위의 내측 부분을 포함하고, 외측 부분은 제1 융기된 높이를 갖고, 제1 융기된 높이는 내측 부분의 제2 융기된 높이보다 더 높다. 실시예에서, 제1 리세스는, 격리 영역의 상단 표면보다 더 높은 하단을 갖는다. 실시예에서, 방법은, 병합된 에피택시 영역 상에 제1 실리사이드 영역을 형성하는 단계를 더 포함하며, 제1 실리사이드 영역은 기울어져 있고, 제2 에피택시 영역에 더 가까이 있는 제1 실리사이드 영역의 제1 부분은, 제2 에피택시 영역으로부터 더 멀리 떨어져 있는 제1 실리사이드 영역의 제2 부분보다 더 낮다. 실시예에서, 방법은, 제2 에피택시 영역 상에 제2 실리사이드 영역을 형성하는 단계; 및 제1 실리사이드 영역 및 제2 실리사이드 영역 둘 다와 결합되는 콘택트 플러그를 형성하는 단계를 더 포함한다.
본 개시의 일부 실시예에 따라서, 디바이스는, 반도체 기판; 반도체 기판 내로 연장되는 제1 복수의 격리 영역 및 제2 복수의 격리 영역; 제1 복수의 격리 영역 사이의 제1 복수의 반도체 스트립을 포함하는 제1 스트립 그룹; 제2 복수의 격리 영역 사이의 적어도 하나의 제2 반도체 스트립을 포함하는 제2 스트립 그룹; 대응하는 제1 복수의 반도체 스트립과 오버랩되는 제1 복수의 반도체 핀을 포함하는 제1 핀 그룹; 적어도 하나의 제2 반도체 스트립과 오버랩되는 적어도 하나의 제2 반도체 핀을 포함하는 제2 핀 그룹; 복수의 에피택시 영역 - 복수의 에피택시 영역은, 제1 복수의 반도체 핀 중 하나의 반도체 핀 내의 제1 리세스를 충전시키는 부분을 각각 포함하고, 복수의 에피택시 영역은 병합되어, 병합된 에피택시 영역을 형성함 - ; 및 적어도 하나의 제2 반도체 핀 내의 제2 리세스를 충전시키는 제2 부분을 포함하는 제2 에피택시 영역 - 병합된 에피택시 영역의 상단 표면은 제2 에피택시 영역을 향해 기울어져 있고, 제2 에피택시 영역에 더 가까이 있는 상단 표면의 제1 부분은, 제2 에피택시 영역으로부터 더 멀리 떨어져 있는 상단 표면의 제2 부분보다 더 낮음 - 을 포함한다. 실시예에서, 제1 복수의 반도체 스트립은, 제2 핀 그룹으로부터 가장 멀리 있는 외측 스트립, 및 제2 핀 그룹에 가장 가까이 있는 내측 스트립을 포함하고, 외측 스트립과 오버랩되는 병합된 에피택시 영역의 외측 부분은, 내측 스트립과 오버랩되는 병합된 에피택시 영역의 내측 부분보다 더 높다. 실시예에서, 병합된 에피택시 영역은 제1 도전형(first conductivity type)이고, 제2 에피택시 영역은, 제1 도전형과는 반대의 제2 도전형이다. 실시예에서, 병합된 에피택시 영역 및 제2 에피택시 영역은 동일한 도전형이다. 실시예에서, 디바이스는, 병합된 에피택시 영역 상의 제1 실리사이드 영역을 더 포함하며, 제1 실리사이드 영역은 기울어져 있고, 제2 에피택시 영역에 더 가까이 있는 제1 실리사이드 영역의 제1 부분은, 제2 에피택시 영역으로부터 더 멀리 떨어져 있는 제1 실리사이드 영역의 제2 부분보다 더 낮다. 실시예에서, 디바이스는 제2 에피택시 영역 상의 제2 실리사이드 영역 - 제2 실리사이드 영역은 제1 실리사이드 영역을 향해 기울어져 있음 - ; 및 제1 실리사이드 영역 및 제2 실리사이드 영역 둘 다에 결합되는 콘택트 플러그를 더 포함한다. 실시예에서, 디바이스는, 제1 복수의 반도체 핀의 측벽 상의 복수의 핀 스페이서를 더 포함하며, 복수의 핀 스페이서는, 제2 에피택시 영역을 향하는 제1 외측 핀 스페이서, 및 제2 에피택시 영역으로부터 더 멀리 있는 쪽의 제2 외측 핀 스페이서를 포함하고, 제2 외측 핀 스페이서는 제1 외측 핀 스페이서보다 더 높다. 실시예에서, 복수의 핀 스페이서는, 제1 복수의 반도체 핀 내의 이웃하는 핀 사이의 내측 핀 스페이서를 더 포함하고, 내측 핀 스페이서는, 제2 외측 핀 스페이서보다 더 작고 제1 외측 핀 스페이서보다 더 큰 높이를 갖는다.
본 개시의 일부 실시예에 따라서, 디바이스는, 복수의 반도체 핀; 복수의 반도체 핀의 상단 표면 및 측벽 상의 복수의 게이트 스택; 복수의 에피택시 영역 - 복수의 에피택시 영역 각각은 복수의 반도체 핀 중 2개의 반도체 핀 사이에 있고 해당 2개의 반도체 핀의 측벽과 결합되고, 복수의 에피택시 영역은, 병합된 에피택시 영역으로서 병합되고, 복수의 에피택시 영역 내의 최외측 에피택시 영역은 복수의 에피택시 영역 중 가장 짧음 - ; 병합된 에피택시 영역의 상단 표면과 접촉하는 실리사이드 영역; 및 실리사이드 영역 위에 있고 실리사이드 영역과 접촉하는 콘택트 플러그를 포함한다. 실시예에서, 디바이스는, 병합된 에피택시 영역과 이웃하는 추가적인 에피택시 영역 - 복수의 에피택시 영역 중 최외측 에피택시 영역은 추가적인 에피택시 영역에 가장 가까이 있음 - ; 및 추가적인 에피택시 영역의 추가적인 상단 표면과 접촉하는 제2 실리사이드 영역 - 콘택트 플러그는 또한, 제2 실리사이드 영역과 접촉함 - 을 더 포함한다. 실시예에서, 디바이스는, 복수의 에피택시 영역의 측벽 상의 복수의 핀 스페이서 - 복수의 핀 스페이서는 복수의 반도체 핀 내의 최외측 핀의 측벽 상의 제1 외측 핀 스페이서, 및 제1 외측 핀 스페이서와는 복수의 반도체 핀의 반대측에 있는 제2 외측 핀 스페이서 - 제1 외측 핀 스페이서는 제2 외측 핀 스페이서보다 더 높음 - 를 더 포함한다.
전술한 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지해야 한다.
<부기>
1. 방법에 있어서,
반도체 기판 내로 연장되는 격리 영역을 형성하는 단계;
상기 격리 영역 위에 제1 복수의 돌출 핀 및 제2 돌출 핀을 형성하는 단계 - 상기 제1 복수의 돌출 핀은, 상기 제2 돌출 핀으로부터 가장 멀리 있는 외측 핀, 및 상기 제2 돌출 핀에 가장 가까이 있는 내측 핀을 포함함 - ;
제1 리세스를 형성하기 위해 상기 제1 복수의 돌출 핀을 에칭하는 단계;
상기 제1 리세스로부터 제1 에피택시 영역들을 성장시키는 단계 - 상기 제1 에피택시 영역들은 병합되어, 병합된 에피택시 영역을 형성함 - ;
제2 리세스를 형성하기 위해 상기 제2 돌출 핀을 에칭하는 단계; 및
상기 제2 리세스로부터 제2 에피택시 영역을 성장시키는 단계 - 상기 병합된 에피택시 영역의 상단 표면은, 상기 제2 에피택시 영역으로부터 더 멀리 있는 쪽에서보다, 상기 제2 에피택시 영역을 향하는 쪽에서 더 낮음 -
를 포함하는, 방법.
2. 제1항에 있어서, 상기 제1 복수의 돌출 핀의 측벽 상에 복수의 핀 스페이서를 형성하는 단계를 더 포함하며, 상기 복수의 핀 스페이서는, 상기 제2 에피택시 영역을 향하는 제1 외측 핀 스페이서, 및 상기 제2 에피택시 영역으로부터 더 멀리 있는 쪽의 제2 외측 핀 스페이서를 포함하고, 상기 제2 외측 핀 스페이서는 상기 제1 외측 핀 스페이서보다 더 높은, 방법.
3. 제2항에 있어서, 상기 제1 외측 핀 스페이서 및 상기 제2 외측 핀 스페이서는, 상기 격리 영역의 상단 표면과 접촉하는 하단을 갖는, 방법.
4. 제2항에 있어서, 상기 복수의 핀 스페이서는, 상기 제1 복수의 돌출 핀 내의 이웃하는 핀들 사이의 내측 핀 스페이서를 더 포함하고, 상기 내측 핀 스페이서는 상기 제2 외측 핀 스페이서보다 더 짧고 상기 제1 외측 핀 스페이서보다 더 높은, 방법.
5. 제1항에 있어서, 상기 내측 핀 및 상기 외측 핀은 내측 반도체 스트립 및 외측 반도체 스트립과 각각 오버랩되고, 상기 제1 에피택시 영역들은,
상기 외측 반도체 스트립 바로 위의 외측 부분, 및 상기 내측 반도체 스트립 바로 위의 내측 부분을 포함하고, 상기 외측 부분은 제1 융기된 높이를 갖고, 상기 제1 융기된 높이는 상기 내측 부분의 제2 융기된 높이보다 더 높은, 방법.
6. 제1항에 있어서, 상기 제1 리세스는, 상기 격리 영역의 상단 표면보다 더 높은 하단을 갖는, 방법.
7. 제1항에 있어서, 상기 병합된 에피택시 영역 상에 제1 실리사이드 영역을 형성하는 단계를 더 포함하며, 상기 제1 실리사이드 영역은 기울어져 있고, 상기 제2 에피택시 영역에 더 가까이 있는 상기 제1 실리사이드 영역의 제1 부분은, 상기 제2 에피택시 영역으로부터 더 멀리 떨어져 있는 상기 제1 실리사이드 영역의 제2 부분보다 더 낮은, 방법.
8. 제7항에 있어서, 상기 제1 실리사이드 영역의 추가적인 상단 표면 상에 형성되는 접선은, 약 6도보다 더 큰 기울기 각도를 갖는, 방법.
9. 제7항에 있어서,
상기 제2 에피택시 영역 상에 제2 실리사이드 영역을 형성하는 단계; 및
상기 제1 실리사이드 영역 및 상기 제2 실리사이드 영역 둘 다에 결합되는 콘택트 플러그를 형성하는 단계
를 더 포함하는, 방법.
10. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 내로 연장되는 제1 복수의 격리 영역들 및 제2 복수의 격리 영역들;
상기 제1 복수의 격리 영역들 사이의 제1 복수의 반도체 스트립을 포함하는 제1 스트립 그룹;
상기 제2 복수의 격리 영역들 사이의 적어도 하나의 제2 반도체 스트립을 포함하는 제2 스트립 그룹;
대응하는 상기 제1 복수의 반도체 스트립과 오버랩되는 제1 복수의 반도체 핀을 포함하는 제1 핀 그룹;
상기 적어도 하나의 제2 반도체 스트립과 오버랩되는 적어도 하나의 제2 반도체 핀을 포함하는 제2 핀 그룹;
복수의 에피택시 영역 - 상기 복수의 에피택시 영역 각각은, 상기 제1 복수의 반도체 핀 중 하나의 반도체 핀 내로 연장되는 제1 리세스를 충전시키는 부분을 포함하고, 상기 복수의 에피택시 영역은 병합되어, 병합된 에피택시 영역을 형성함 - ; 및
상기 적어도 하나의 제2 반도체 핀 내로 연장되는 제2 리세스를 충전시키는 제2 부분을 포함하는 제2 에피택시 영역 - 상기 병합된 에피택시 영역의 상단 표면은 상기 제2 에피택시 영역을 향해 기울어져 있고, 상기 제2 에피택시 영역에 더 가까이 있는 상기 상단 표면의 제1 부분은, 상기 제2 에피택시 영역으로부터 더 멀리 떨어져 있는 상기 상단 표면의 제2 부분보다 더 낮음 -
을 포함하는, 디바이스.
11. 제10항에 있어서, 상기 제1 복수의 반도체 스트립은, 상기 제2 핀 그룹으로부터 가장 멀리 있는 외측 스트립, 및 상기 제2 핀 그룹에 가장 가까이 있는 내측 스트립을 포함하고, 상기 외측 스트립과 오버랩되는 상기 병합된 에피택시 영역의 외측 부분은, 상기 내측 스트립과 오버랩되는 상기 병합된 에피택시 영역의 내측 부분보다 더 높은, 디바이스.
12. 제10항에 있어서, 상기 병합된 에피택시 영역은 제1 도전형(first conductivity type)이고, 상기 제2 에피택시 영역은, 상기 제1 도전형과는 반대의 제2 도전형인, 디바이스.
13. 제10항에 있어서, 상기 병합된 에피택시 영역 및 상기 제2 에피택시 영역은 동일한 도전형인, 디바이스.
14. 제10항에 있어서, 상기 병합된 에피택시 영역 상의 제1 실리사이드 영역을 더 포함하며, 상기 제1 실리사이드 영역은 기울어져 있고, 상기 제2 에피택시 영역에 더 가까이 있는 상기 제1 실리사이드 영역의 제1 부분은, 상기 제2 에피택시 영역으로부터 더 멀리 떨어져 있는 상기 제1 실리사이드 영역의 제2 부분보다 더 낮은, 디바이스.
15. 제14항에 있어서,
상기 제2 에피택시 영역 상의 제2 실리사이드 영역 - 상기 제2 실리사이드 영역은 상기 제1 실리사이드 영역을 향해 기울어져 있음 - ; 및
상기 제1 실리사이드 영역 및 상기 제2 실리사이드 영역 둘 다에 결합되는 콘택트 플러그
를 더 포함하는, 디바이스.
16. 제10항에 있어서,
상기 제1 복수의 반도체 핀의 측벽 상의 복수의 핀 스페이서를 더 포함하며, 상기 복수의 핀 스페이서는, 상기 제2 에피택시 영역을 향하는 제1 외측 핀 스페이서, 및 상기 제2 에피택시 영역으로부터 더 멀리 있는 쪽의 제2 외측 핀 스페이서를 포함하고, 상기 제2 외측 핀 스페이서는 상기 제1 외측 핀 스페이서보다 더 높은, 디바이스.
17. 제16항에 있어서, 상기 복수의 핀 스페이서는, 상기 제1 복수의 반도체 핀 내의 이웃하는 핀들 사이의 내측 핀 스페이서를 더 포함하고, 상기 내측 핀 스페이서는, 상기 제2 외측 핀 스페이서보다 더 작고 상기 제1 외측 핀 스페이서보다 더 큰 높이를 갖는, 디바이스.
18. 디바이스에 있어서,
복수의 반도체 핀;
상기 복수의 반도체 핀의 상단 표면 및 측벽 상의 복수의 게이트 스택;
복수의 에피택시 영역 - 상기 복수의 에피택시 영역 각각은 상기 복수의 반도체 핀 중 2개의 반도체 핀 사이에 있고 상기 2개의 반도체 핀의 측벽과 결합되고, 상기 복수의 에피택시 영역은, 병합된 에피택시 영역으로서 병합되고, 상기 복수의 에피택시 영역 내의 최외측 에피택시 영역은 상기 복수의 에피택시 영역 중 가장 짧음 - ;
상기 병합된 에피택시 영역의 상단 표면과 접촉하는 실리사이드 영역; 및
상기 실리사이드 영역 위에 있고 상기 실리사이드 영역과 접촉하는 콘택트 플러그
를 포함하는, 디바이스.
19. 제18항에 있어서,
상기 병합된 에피택시 영역과 이웃하는 추가적인 에피택시 영역 - 상기 복수의 에피택시 영역 중 상기 최외측 에피택시 영역은 상기 추가적인 에피택시 영역에 가장 가까이 있음 - ; 및
상기 추가적인 에피택시 영역의 추가적인 상단 표면과 접촉하는 제2 실리사이드 영역 - 상기 콘택트 플러그는 또한, 상기 제2 실리사이드 영역과 접촉함 -
을 더 포함하는, 디바이스.
20. 제18항에 있어서,
상기 복수의 에피택시 영역의 측벽 상의 복수의 핀 스페이서를 더 포함하며, 상기 복수의 핀 스페이서는 상기 복수의 반도체 핀 내의 최외측 핀의 측벽 상의 제1 외측 핀 스페이서, 및 상기 제1 외측 핀 스페이서와는 상기 복수의 반도체 핀의 반대측에 있는 제2 외측 핀 스페이서를 포함하고, 상기 제1 외측 핀 스페이서는 상기 제2 외측 핀 스페이서보다 더 높은, 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 내로 연장되는 격리 영역을 형성하는 단계;
    상기 격리 영역 위에 제1 복수의 돌출 핀 및 제2 돌출 핀을 형성하는 단계 - 상기 제1 복수의 돌출 핀은, 상기 제2 돌출 핀으로부터 가장 멀리 있는 외측 핀, 및 상기 제2 돌출 핀에 가장 가까이 있는 내측 핀을 포함함 - ;
    제1 리세스를 형성하기 위해 상기 제1 복수의 돌출 핀을 에칭하는 단계;
    상기 제1 리세스로부터 제1 에피택시 영역들을 성장시키는 단계 - 상기 제1 에피택시 영역들은 병합되어, 병합된 에피택시 영역을 형성함 - ;
    제2 리세스를 형성하기 위해 상기 제2 돌출 핀을 에칭하는 단계;
    상기 제2 리세스로부터 제2 에피택시 영역을 성장시키는 단계 - 상기 병합된 에피택시 영역의 상단 표면은, 상기 제2 에피택시 영역으로부터 더 멀리 있는 쪽에서보다, 상기 제2 에피택시 영역을 향하는 쪽에서 더 낮음 - ; 및
    상기 제1 복수의 돌출 핀의 측벽 상에 복수의 핀 스페이서를 형성하는 단계
    를 포함하고, 상기 복수의 핀 스페이서는:
    상기 제2 에피택시 영역을 향하는 제1 외측 핀 스페이서;
    상기 제2 에피택시 영역으로부터 더 멀리 있는 쪽의 제2 외측 핀 스페이서; 및
    상기 제1 복수의 돌출 핀 내의 이웃하는 핀들 사이의 내측 핀 스페이서를 포함하고, 상기 내측 핀 스페이서는 상기 제2 외측 핀 스페이서보다 높이가 작고 상기 제1 외측 핀 스페이서보다 높이가 큰 것인, 방법.
  2. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장되는 제1 복수의 격리 영역들 및 제2 복수의 격리 영역들;
    상기 제1 복수의 격리 영역들 사이의 제1 복수의 반도체 스트립을 포함하는 제1 스트립 그룹;
    상기 제2 복수의 격리 영역들 사이의 적어도 하나의 제2 반도체 스트립을 포함하는 제2 스트립 그룹;
    대응하는 상기 제1 복수의 반도체 스트립과 오버랩되는 제1 복수의 반도체 핀을 포함하는 제1 핀 그룹;
    상기 적어도 하나의 제2 반도체 스트립과 오버랩되는 적어도 하나의 제2 반도체 핀을 포함하는 제2 핀 그룹;
    복수의 에피택시 영역 - 상기 복수의 에피택시 영역 각각은, 상기 제1 복수의 반도체 핀 중 하나의 반도체 핀 내로 연장되는 제1 리세스를 충전시키는 부분을 포함하고, 상기 복수의 에피택시 영역은 병합되어, 병합된 에피택시 영역을 형성함 - ;
    상기 적어도 하나의 제2 반도체 핀 내로 연장되는 제2 리세스를 충전시키는 제2 부분을 포함하는 제2 에피택시 영역 - 상기 병합된 에피택시 영역의 상단 표면은 상기 제2 에피택시 영역을 향해 기울어져 있고, 상기 제2 에피택시 영역에 더 가까이 있는 상기 상단 표면의 제1 부분은, 상기 제2 에피택시 영역으로부터 더 멀리 떨어져 있는 상기 상단 표면의 제2 부분보다 더 낮음 - ; 및
    상기 제1 복수의 반도체 핀의 측벽 상의 복수의 핀 스페이서
    를 포함하고, 상기 복수의 핀 스페이서는:
    상기 제2 에피택시 영역을 향하는 제1 외측 핀 스페이서;
    상기 제2 에피택시 영역으로부터 더 멀리 있는 쪽의 제2 외측 핀 스페이서; 및
    상기 제1 복수의 반도체 핀 내의 이웃하는 핀들 사이의 내측 핀 스페이서를 포함하고, 상기 내측 핀 스페이서는 상기 제2 외측 핀 스페이서보다 작은 높이를 갖고 상기 제1 외측 핀 스페이서보다 큰 높이를 갖는, 디바이스.
  3. 제2항에 있어서, 상기 제1 복수의 반도체 스트립은, 상기 제2 핀 그룹으로부터 가장 멀리 있는 외측 스트립, 및 상기 제2 핀 그룹에 가장 가까이 있는 내측 스트립을 포함하고, 상기 외측 스트립과 오버랩되는 상기 병합된 에피택시 영역의 외측 부분은, 상기 내측 스트립과 오버랩되는 상기 병합된 에피택시 영역의 내측 부분보다 더 높은, 디바이스.
  4. 제2항에 있어서, 상기 병합된 에피택시 영역은 제1 도전형(first conductivity type)이고, 상기 제2 에피택시 영역은, 상기 제1 도전형과는 반대의 제2 도전형인, 디바이스.
  5. 제2항에 있어서, 상기 병합된 에피택시 영역 및 상기 제2 에피택시 영역은 동일한 도전형인, 디바이스.
  6. 제2항에 있어서, 상기 병합된 에피택시 영역 상의 제1 실리사이드 영역을 더 포함하며, 상기 제1 실리사이드 영역은 기울어져 있고, 상기 제2 에피택시 영역에 더 가까이 있는 상기 제1 실리사이드 영역의 제1 부분은, 상기 제2 에피택시 영역으로부터 더 멀리 떨어져 있는 상기 제1 실리사이드 영역의 제2 부분보다 더 낮은, 디바이스.
  7. 제6항에 있어서,
    상기 제2 에피택시 영역 상의 제2 실리사이드 영역 - 상기 제2 실리사이드 영역은 상기 제1 실리사이드 영역을 향해 기울어져 있음 - ; 및
    상기 제1 실리사이드 영역 및 상기 제2 실리사이드 영역 둘 다에 결합되는 콘택트 플러그
    를 더 포함하는, 디바이스.
  8. 삭제
  9. 삭제
  10. 디바이스에 있어서,
    복수의 반도체 핀;
    상기 복수의 반도체 핀의 상단 표면 및 측벽 상의 복수의 게이트 스택;
    복수의 에피택시 영역 - 상기 복수의 에피택시 영역 각각은 상기 복수의 반도체 핀 중 2개의 반도체 핀 사이에 있고 상기 2개의 반도체 핀의 측벽과 결합되고, 상기 복수의 에피택시 영역은, 병합된 에피택시 영역으로서 병합되고, 상기 복수의 에피택시 영역 내의 최외측 에피택시 영역은 상기 복수의 에피택시 영역 중 가장 짧음 - ;
    상기 병합된 에피택시 영역과 이웃하는 추가적인 에피택시 영역;
    상기 복수의 에피택시 영역의 측벽 상의 복수의 핀 스페이서 - 상기 복수의 핀 스페이서는:
    상기 추가적인 에피택시 영역을 향하는 제1 외측 핀 스페이서;
    상기 추가적인 에피택시 영역으로부터 더 멀리 있는 쪽의 제2 외측 핀 스페이서; 및
    상기 복수의 반도체 핀 내의 이웃하는 핀들 사이의 내측 핀 스페이서를 포함하고, 상기 내측 핀 스페이서는 상기 제2 외측 핀 스페이서보다 높이가 작고 상기 제1 외측 핀 스페이서보다 높이가 큼 - ;
    상기 병합된 에피택시 영역의 상단 표면과 접촉하는 실리사이드 영역; 및
    상기 실리사이드 영역 위에 있고 상기 실리사이드 영역과 접촉하는 콘택트 플러그
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