KR102492091B1 - 이-퓨즈 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 내구성이 향상된 이-퓨즈 어레이 및 이를 포함하는 반도체 장치를 제공한다. 본 발명의 반도체 장치는 제1 영역과 제2 영역을 포함하는 이-퓨즈 어레이; 상기 제1 영역에 저장된 제1 데이터를 이용하는 제1 제어부; 및 상기 제1 영역이 액세스되는 횟수보다 더 많이 상기 제2 영역에 액세스하여 상기 제2 영역에 저장된 제2 데이터를 이용하는 제2 제어부;를 포함한다.

Description

이-퓨즈 및 이를 포함하는 반도체 장치{E-FUSE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 이-퓨즈 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 내구성을 보장하기 위한 구조를 갖는 이-퓨즈 및 이를 포함하는 반도체 장치에 관한 것이다.
이-퓨즈 어레이(ARE; Array Electrical-fuse)는 트랜지스터의 게이트에 고전계를 인가하여 게이트 절연막을 럽쳐(rupture) 시키는 방식으로 데이터를 저장(프로그래밍)한다. 이러한 E-퓨즈 어레이는 주로 반도체 집적회로의 테스트를 통해 결정된 특정 값을 셋팅하기 위해 사용되며, 특히 반도체 장치에 전원을 인가하였을 때 초기값을 셋팅하기 위해 사용된다.
한편, 일반적으로 반도체 장치는 수많은 메모리 셀을 포함하며, 공정 기술이 발달함에 따라 집적도가 증가하여 그 개수가 더욱 증가하고 있다. 이러한 메모리 셀들 중 어느 하나에라도 결함이 발생하면 반도체 장치가 오동작하게 된다. 따라서, 불량 셀을 포함하는 반도체 장치는 원하는 동작을 수행하지 못하기 때문에 반도체 장치를 사용할 수 없게 된다.
하지만, 요즈음 반도체 장치의 공정 기술이 발달함에 따라 확률적으로 소량의 메모리 셀에만 결함이 발생한다. 이러한 소량의 불량으로 인하여 반도체 장치 전체를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 장치 내에는 노멀 메모리 셀(nomal memory cell)과 더불어 리던던시 메모리 셀(redundancy memory cell)이 추가적으로 구비된다.
노멀 메모리 셀에 결함이 발생한 경우 테스트를 통해 이를 미리 인지하고 있다가 특정 노멀 메모리 셀에 대한 접근 요청이 발생하면 결함이 발생한 노멀 메모리 셀 대신 리던던시 메모리 셀에 포함된 셀로 접속을 전환하기 위한 리던던시 제어 회로가 이용되고 있다. 즉, 리던던시 메모리 셀은 노멀 메모리 셀에 불량이 발생하는 경우 이 불량이 발생한 메모리 셀(이하, '페일 셀'이라 한다)을 리페어하기 위해 구비되는 메모리 셀이다.
구체적으로, 예컨대 리드/라이트 동작시 페일 셀이 액세스 되는 경우 내부적으로 페일 셀이 아닌 정상적인 메모리 셀을 액세스한다. 이때, 액세스되는 메모리 셀이 리던던시 메모리 셀이다.
따라서, 반도체 장치는 페일 셀의 어드레스가 입력되는 경우 페일 셀이 아닌 리던던시 메모리 셀을 액세스하기 위한 동작(이하, '리페어 동작'이라 한다)에 의해 반도체 장치는 정상적인 동작을 보장받는다.
이때, 이-퓨즈 어레이에는 전술한 페일 셀에 대응하는 리던던시 메모리 셀의 어드레스를 저장하기 위해서 사용된다.
본 발명은 향상된 내구성을 갖는 이-퓨즈 어레이 및 이를 포함하는 반도체 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 이-퓨즈 어레이; 상기 제1 영역에 저장된 제1 데이터를 이용하는 제1 제어부; 및 상기 제1 영역이 액세스되는 횟수보다 더 많이 상기 제2 영역에 액세스하여 상기 제2 영역에 저장된 제2 데이터를 이용하는 제2 제어부;를 포함한다.
본 발명의 일 실시예에 따른 이-퓨즈 어레이는, 제1 트랜지스터가 포함되는 퓨즈 셀을 복수 포함하는 제1 영역과, 제2 트랜지스터가 포함되는 퓨즈 셀을 복수 포함하는 제2 영역을 포함하며, 제1 트랜지스터와 제2 트랜지스터의 크기는 상이하다.
본 발명의 일 실시예에 의하면, 영역별로 액세스 횟수가 상이한 이-퓨즈 어레이에 있어서, 영역에 따라 상이한 크기의 트랜지스터를 갖도록 함으로써, 이-퓨즈 어레이의 내구성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 이-퓨즈 어레이의 구조를 나타내는 도면.
도 2는 도 1의 이-퓨즈 어레이를 포함하는 반도체 장치의 구성을 나타내는 도면.
도 3의 도 2의 제2 제어부에서 수행되는 리프레시 동작의 타이밍도.
도 4는 추가적인 리프레시 동작이 행해지는 구간을 확대하여 나타낸 도면.
도 5a는 트랜지스터의 게이트 산화막의 두께와 트랜지스터의 수명과의 관계를 나타내는 그래프이고, 도 5b는 트랜지스터의 게이트 길이와 수명과의 관계를 나타내는 그래프이고, 도 5c는 트랜지스터의 게이트 폭과 성능과의 관계를 나타내는 그래프.
이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 이-퓨즈 어레이(100)의 구조를 나타내는 도면이다.
도 1을 참조하면, 이-퓨즈 어레이(100)는 제1 영역(110)과 제2 영역(120)을 포함한다.
이-퓨즈 어레이(100)는 프로그램 트랜지스터와 셀렉션 트랜지스터로 구성된 퓨즈 셀(130)이 매트릭스 형태로 배열된 구성을 갖는다.
로우 방향(도 1의 가로 방향)으로 배열된 복수의 퓨즈 셀(130)은 공통의 워드라인에 연결된다. 즉, 로우 방향으로 배열된 복수의 퓨즈 셀(130)의 프로그램 트랜지스터의 게이트(PG)가 공통으로 연결되고, 로우 방향으로 배열된 복수의 퓨즈 셀(130)의 셀렉션 트랜지스터의 게이트(SG)가 공통으로 연결된다.
컬럼 방향(도 1의 세로 방향)으로 배열된 복수의 퓨즈 셀(130)은 공통의 비트라인에 연결된다. 즉, 컬럼 방향으로 배열된 복수의 퓨즈 셀(130)의 셀렉션 트랜지스터의 소스/드레인은 공통으로 연결된다.
이-퓨즈 어레이(100)의 제1 영역(110) 및 제2 영역(120)은 예를 들면 이-퓨즈 어레이(100)의 컬럼 방향으로 배열된다. 따라서, 제1 영역(110)과 제2 영역(120)은 워드라인은 상이하고 비트라인은 공통될 수 있다.
제1 영역(110)에는 제2 영역(120)에 저장된 데이터에 비해 액세스 횟수가 적은 데이터가 저장된다. 예를 들면, 제1 영역(110)에는 이-퓨즈 어레이(100)가 포함된 반도체 장치의 부트업시 필요한 초기 설정값이 저장될 수 있다. 초기 설정값에는 예를 들면 리페어 동작시 필요한 페일 셀의 어드레스가 포함될 수 있다.
제2 영역(120)에는 제1 영역(110)에 저장된 데이터에 비해 액세스 횟수가 많은 데이터가 저장된다. 예를 들면, 제2 영역(120)에는 추가적인 리프레시가 필요한 셀의 어드레스가 저장될 수 있다.
메모리 셀은 커패시터로서 구현된다. 즉, 커패시터에 충전된 전하에 의해 데이터가 저장된다. 이러한 커패시터에 충전된 전하는 시간이 지남에 따라 방전되어 데이터가 소실된다. 따라서, 메모리 셀에 대해 일정 시간 내에 전하를 회복시켜주는 리프레시(refresh) 동작이 수행되어야 한다.
이러한 메모리 셀에 진행성 불량이 발생하여 리프레시 실력치가 부족해지는 경우가 있다. 다시 말해, 리드/라이트 동작시 오류가 발생하는 통상의 불량과 달리, 메모리 셀에 저장된 데이터가 주변 셀과의 커플링 등을 이유로, 설정된 리프레시 동작이 수행되기 이전에 데이터가 소실되는데, 이러한 현상이 발생하는 메모리 셀을 위크 셀이라 한다.
전술한 위크 셀은 통상의 리페어 방식, 즉, 충분한 크기의 리던던시 메모리 셀을 구비하는 방식을 이용하여 구제 가능하다. 구체적으로, 리던던시 메모리 셀을 추가로 구비하고, 위크 셀을 리던던시 메모리 셀로 대체(리페어)하는 방안을 생각할 수 있다.
그러나, 이러한 경우에는 리던던시 메모리 셀 및, 위크 셀과 리던던시 메모리 셀의 어드레스를 저장하기 위한 이-퓨즈 어레이(즉, 제1 영역(110))의 크기가 커진다. 이에 따라, 칩의 면적이 커져 웨이퍼당 다이(die) 수가 줄어들고 수율이 저하된다.
따라서, 본 실시예에서는 위크 셀의 어드레스를 제2 영역(120)에 저장하고, 위크 셀에 대해 추가적인 리프레시를 수행한다.
도 2는 도 1의 이-퓨즈 어레이(100)를 포함하는 반도체 장치(10)의 구성을 나타내는 도면이다.
도 2를 참조하면, 반도체 장치(10)는 제1 영역(110), 제2 영역(120), 제1 래치부(210), 제2 래치부(220), 제1 제어부(310) 및 제2 제어부(320)를 포함한다.
제1 영역(110)과 제2 영역(120)은 도 1에 도시된 이-퓨즈 어레이(100)의 제1 영역(110)과 제2 영역(120)에 각각 해당한다. 도 2에서 제1 영역(110)과 제2 영역(120)은 분리된 것으로 도시하였지만, 물리적으로 인접하여 형성될 수 있다.
제1 영역(110)에는 제2 영역(120)에 비해 액세스 횟수가 적은 데이터, 예를 들면 페일 어드레스 및 이에 대응하는 리던던시 메모리 셀의 어드레스(리던던시 어드레스)가 럽처되어 있다.
제2 영역(120)에는 제1 영역(110)에 비해 액세스 횟수가 많은 데이터, 예를 들면 위크 셀의 어드레스가 럽처되어 있다.
제1 래치부(210)는 제1 영역(110)에 저장된 데이터(DATA_1)를 저장한다. 제1 래치부(210)는 예를 들면 부트업시 제1 영역(110)에 저장된 데이터(DATA_1)를 모두 저장할 수 있다.
제2 래치부(220)는 제2 영역(120)에 저장된 데이터(DATA_2)를 저장한다. 제2 래치부(220)는 후술하는 제2 제어부(320)의 어드레스 제어 신호(ADDR_CON_2)에 기초하여 제2 영역(120)의 특정 데이터(DATA_2)를 저장할 수 있다.
제1 제어부(310)는 제1 영역(110)에 저장된 데이터(DATA_1)를 이용하여 반도체 장치(10)를 제어한다.
예를 들면, 제1 제어부(310)는 리페어 제어부일 수 있다. 그리고, 제1 영역(110)에 럽처된 데이터(DATA_1)는 페일 셀의 어드레스일 수 있다. 제1 영역(110)에 럽처된 페일 셀의 어드레스(DATA_1)는 반도체 장치(10)의 부트업시 제1 래치부(210)에 저장될 수 있다.
제1 제어부(310)는 래치부(210)에 저장된 페일 셀의 어드레스(DATA_1)를 이용하여 리페어 동작을 수행한다.
구체적으로, 제1 제어부(310)는 특정 메모리 셀에 대한 액세스가 요청되면, 제1 어드레스 제어신호(ADDR_CON_1)를 제1 래치부(210)에 전송한다. 제1 래치부(210)는 제1 어드레스 제어신호(ADDR_CON_1)에 응답하여 페일 셀의 어드레스(DATA_1)를 제1 제어부(310)에 전송한다.
제1 제어부(310)는 입력 어드레스(ADD)와 페일 셀의 어드레스(DATA_1)가 일치하면 내부적으로 액세스가 요청된 특정 메모리 셀 대신에 리던던시 메모리 셀에 액세스하도록 리페어 제어 신호(REP_CON)을 생성한다.
제2 제어부(320)는 제2 영역(120)에 저장된 데이터를 이용하여 반도체 장치(10)를 제어한다.
예를 들면, 제2 제어부(320)는 리프레시 제어부일 수 있다. 제2 영역(120)에는 위크 셀의 어드레스가 저장될 수 있다. 제2 제어부(320)는 소정의 주기로 메모리 셀 전체에 대해 리프레시를 수행하고, 메모리 셀 중 위크 셀에 대해서는 추가로 리프레시를 수행하도록 제어한다.
구체적으로, 제2 제어부(320)는 리프레시 커맨드(REF)에 응답하여 제2 영역(120)에 제2 어드레스 제어신호(ADDR_CON_2)를 전송한다. 제2 영역(120)은 제2 어드레스 제어신호(ADDR_CON_2)에 해당하는 데이터, 즉 위크 셀의 어드레스(DATA_2)를 제2 래치부(220)에 전송한다.
제2 제어부(320)는 제2 래치부(220)로부터 위크 셀의 어드레스(DATA_2)를 읽어내어, 위크 셀의 어드레스(DATA_2)에 추가적인 리프레시가 수행되도록 리프레시 제어신호(REF_CON)를 생성한다.
도 3은 도 2의 제2 제어부(320)에서 수행되는 리프레시 동작의 타이밍도이다.
도 3을 참조하면, 리프레시 커맨드(REF)는 예를 들어 64ms마다 입력될 수 있다. 제2 제어부(320)는 리프레시 커맨드(REF)에 응답하여 64ms의 주기마다 예를 들어 8K개의 워드라인에 대해 리프레시가 수행되도록 할 수 있다(Case 1). 그러나, 본 실시예에서는 메모리 셀의 특성을 향상시키기 위해 64ms 동안 2회, 즉 32ms의 주기로 리프레시를 수행한다(Case 2).
이에 더하여, 본 실시예에서는, 위크 셀의 특성을 향상시키기 위해, 16ms마다 위크 셀에 대해 추가적인 리프레시를 수행한다(Case 3).
구체적으로 도 3의 Case 3을 참조하면, 16ms 동안 8K개의 워드라인 중 절반인 4K개의 워드라인에 대해 리프레시 동작이 수행된다. 그리고, α 구간 동안 위크 셀이 포함된 워드라인에 대해 추가적인 리프레시 동작을 수행한다.
이때, 위크 셀의 어드레스는 제2 영역(120)에 저장되어 있다. 제2 제어부(320)는 제2 영역(120)에 액세스하여 획득한 위크 셀의 어드레스를 이용하여 추가적인 리프레시 동작을 수행한다.
위크 셀이 포함된 워드라인에 대한 추가적인 리프레시 동작의 종료 후, 제2 제어부(320)는 8K개의 워드라인 중 리프레시 동작이 수행되지 않은 나머지 4K개의 워드라인에 대해 리프레시 동작을 수행한다. 이후, 제2 제어부(320)는 위크 셀이 포함된 워드라인에 대해 추가적인 리프레시 동작을 수행한다.
즉, 도 3에서 8K개의 워드라인의 리프레시 주기는 32ms+2*α이다. 위크 셀이 포함된 워드라인은 8K개의 워드라인이 리프레시되는 동안 1회 리프레시되고, α구간에서 1회 리프레시 된다. 따라서, 위크 셀이 포함된 워드라인은 32ms+2*α 동안 3회 리프레시가 수행된다.
도 4는 도 3의 추가적인 리프레시 동작이 행해지는 구간(α 구간)을 확대하여 나타낸 도면이다.
도 4를 참조하면, 4K번째 워드라인(WL4k)에 대한 리프레시 동작이 종료한 후, 4K+1번째 워드라인(WL4k+1)에 대한 리프레시 동작이 시작되기 이전에, 위크 셀이 포함된 n개의 워드라인(wWL1~wWLn)에 대해 추가적인 리프레시 동작이 수행된다. 위크 셀이 포함된 n개의 워드라인(wWL1~wWLn) 각각에 대해 순차적으로 증폭(ARE sensing)되어 리프레시(Weak WL Refresh)가 수행된다.
이때, 제1 영역(110)은 부트업시 액세스되어 제1 영역(110)에 저장된 리페어 데이터가 래치부(210)에 모두 저장되는 것과는 달리, 제2 영역(120)에 저장된 데이터, 예를 들면 위크 셀의 어드레스는 추가적인 리프레시 동작이 수행될 때마다 액세스된다.
제1 영역(110)의 데이터와 마찬가지로 제2 영역(120)의 데이터도 부트업시 모두 래치부(220)에 저장한 후 래치부(220)에 액세스하는 방안을 생각할 수 있다. 그러나, 이 경우 래치부(220)의 면적이 커진다.
따라서, 본 실시예에서는 제2 영역(120)의 데이터는 필요시마다 제2 영역(120)에 직접 액세스하여 래치부(220)에 저장한 후 이용된다.
이-퓨즈 어레이(100)에 저장된 데이터가 전부 부트업시 래치부(210, 220)에 저장되는 경우 이-퓨즈 어레이(100)는 부트업시 한번만 액세스된다. 따라서, 이-퓨즈 어레이(100)를 구성하는 트랜지스터는 통상의 메모리 셀을 구성하는 트랜지스터에 비해 액세스 횟수가 적으므로 요구되는 신뢰성의 정도가 높지 않다.
그러나, 본 실시예에 따른 제1 영역(110) 및 제2 영역(120)을 포함하는 이-퓨즈 어레이(100)는 제1 영역(110)과 제2 영역(120)의 액세스 횟수가 상이하다. 예를 들어, 제1 영역(110)에 저장된 페일 셀의 어드레스는 부트업시에만 액세스된다. 제2 영역(120)에 저장된 위크 셀의 어드레스는 리프레시 동작시마다 액세스된다.
따라서, 이-퓨즈 어레이(100)의 제2 영역(120)을 구성하는 트랜지스터는 제1 영역(110)을 구성하는 트랜지스터에 대해 요구되는 신뢰성보다 높은 정도의 신뢰성이 보장되어야 한다.
도 5a는 트랜지스터의 게이트 산화막의 두께(Tox)와 트랜지스터의 수명(LT)과의 관계를 나타내는 그래프이고, 도 5b는 트랜지스터의 게이트 길이(Lg)와 수명(LT)과의 관계를 나타내는 그래프이고, 도 5c는 트랜지스터의 게이트 폭(W)과 성능(IDS)과의 관계를 나타내는 그래프이다.
여기에서, 게이트 산화막은 기판 상에 형성된 게이트 구조에서, 기판과 게이트 구조를 상하방향으로 분리하기 위해 게이트 구조의 최하단에 형성되는 산화막을 의미한다. 게이트 폭은 소스와 드레인 사이의 게이트의 길이를 의미한다. 게이트 길이는, 상기 게이트 산화막의 두께 및 상기 게이트 폭에 수직인 게이트의 길이를 의미한다.
도 5a를 참조하면, 실선은 제1 영역(110)을 구성하는 트랜지스터를 나타내고, 점선은 제2 영역(120)을 구성하는 트랜지스터를 나타낸다. 도 5a에 도시된 바와 같이 트랜지스터의 게이트 산화막의 두께(Tox)와 수명(LT)은 비례한다.
다만, 제1 영역(110)의 트랜지스터는 제2 영역(120)의 트랜지스터에 비해 액세스 횟수가 적다. 따라서, 예를 들어 10년의 수명을 보장하기 위해 요구되는 제1 영역(110)의 트랜지스터의 게이트 산화막의 두께(Tox1)는 제2 영역(120)의 트랜지스터의 게이트 산화막의 두께(Tox2)보다 작게 설정될 수 있다.
도 5b를 참조하면, 실선은 제1 영역(110)을 구성하는 트랜지스터를 나타내고, 점선은 제2 영역(120)을 구성하는 트랜지스터를 나타낸다. 도 5b에 도시된 바와 같이 트랜지스터의 게이트 길이(Lg)와 수명(LT)은 비례한다.
다만, 제1 영역(110)의 트랜지스터는 제2 영역(120)의 트랜지스터에 비해 액세스 횟수가 적다. 따라서, 예를 들어 10년의 수명을 보장하기 위해 요구되는 제1 영역(110)의 트랜지스터의 게이트 길이(Lg1)는 제2 영역(120)의 트랜지스터의 게이트 길이(Lg2)보다 작게 설정될 수 있다.
도 5c는 트랜지스터의 게이트 폭(W)과 성능(IDS)과의 관계를 나타내는 그래프로서, 점선은 실선에 비해 게이트 산화막의 두께(Tox) 또는 게이트 길이(Lg)가 큰 트랜지스터를 나타낸다.
도 5c의 아래 방향으로 표시된 화살표로 나타낸 바와 같이, 게이트 산화막의 두께 또는 게이트 길이가 증가함에 따라 트랜지스터의 드레인과 소스간의 전류(IDS) 값이 IDS1에서 IDS2로 감소한다. 이때, 트랜지스터의 드레인과 소스간의 전류(IDS)는 트랜지스터의 성능을 나타낸다.
따라서, 도 5a 및/또는 도 5b에서와 같이 제2 영역(120)의 수명을 제1 영역(110)의 수명과 동일한 정도로 증가시키기 위해 제2 영역(120)의 트랜지스터의 게이트 산화막의 두께 또는 게이트 길이를 증가시키면, 제2 영역(120)의 트랜지스터의 성능이 감소한다.
도 5c에 도시된 바와 같이, 트랜지스터의 게이트 폭(W)과 드레인-소스 간의 전류(IDS), 즉 성능은 비례한다. 따라서, 제2 영역(120)의 트랜지스터의 수명을 증가시키기 위해 게이트 산화막의 두께 및/또는 게이트 길이를 증가시킨 경우, 제2 영역(120)의 트랜지스터의 감소된 성능을 보장하기 위해 게이트 폭(W)을 증가시킬 수 있다.
즉, 게이트 폭(W1)을 갖는 제2 영역(120)의 트랜지스터에 있어서, 게이트 산화막의 두께 및/또는 게이트 길이를 증가시켜 성능이 저하된 경우(도 5c의 화살표를 참조), 게이트 폭(W1)을 게이트 폭(W2)으로 증가시킴으로써 성능의 저하를 막을 수 있다.
본 발명의 실시예에 따른 이-퓨즈 어레이(100)는 액세스 횟수에 따라 상이한 구조를 갖는다.
특히, 액세스 횟수가 적은 영역(제1 영역(110))에 대해서는 트랜지스터의 크기를 작게 하고, 액세스 횟수가 많은 영역(제2 영역(120))에 대해서는 트랜지스터의 크기를 크게 한다.
예를 들면, 제2 영역(120)의 트랜지스터의 게이트 산화막의 두께, 게이트의 길이 중 적어도 하나는 제1 영역(110)보다 클 수 있다. 또한, 제2 영역(120)의 트랜지스터의 게이트 폭은 제1 영역(110)보다 클 수 있다.
이러한 구조의 본 발명의 실시예에 의하면, 액세스 횟수가 많은 제2 영역(120)의 트랜지스터의 수명을 연장시킬 수 있기 때문에, 반도체 장치 전체의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 제1 영역과 제2 영역을 포함하는 이-퓨즈 어레이;
    상기 제1 영역에 저장된 제1 데이터를 이용하는 제1 제어부; 및
    상기 제1 영역이 액세스되는 횟수보다 더 많이 상기 제2 영역에 액세스하여 상기 제2 영역에 저장된 제2 데이터를 이용하는 제2 제어부를 포함하고,
    상기 제1 영역은 제1 트랜지스터를 포함하고, 상기 제2 영역은 제2 트랜지스터를 포함하며,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 공통 비트라인과 연결되어 상이한 워드라인에 의해 동작하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 크기는 상이한 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 영역을 구성하는 상기 제2 트랜지스터의 게이트 산화막의 두께는 상기 제1 영역을 구성하는 상기 제1 트랜지스터의 게이트 산화막의 두께보다 큰 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 영역을 구성하는 상기 제2 트랜지스터의 게이트 길이는 상기 제1 영역을 구성하는 상기 제1 트랜지스터의 게이트 길이보다 큰 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제2 영역을 구성하는 상기 제2 트랜지스터의 게이트 폭은 상기 제1 영역을 구성하는 상기 제1 트랜지스터의 게이트 폭보다 큰 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제2 영역을 구성하는 트랜지스터의 게이트 폭은 상기 제1 영역을 구성하는 트랜지스터의 게이트 폭보다 큰 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 영역에 저장된 제1 데이터를 부트업시 저장하는 래치부
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 제어부는 상기 래치부에 액세스하여 상기 제1 데이터를 이용하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 데이터는 페일 셀의 어드레스인 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 제어부는 입력 어드레스와 상기 래치부에 저장된 페일 셀의 어드레스가 일치하면 입력 어드레스 대신에 페일 셀의 어드레스에 대응하는 리던던시 어드레스에 액세스함으로써 리페어 동작을 수행하는 것을 특징으로하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 데이터는 위크 셀의 어드레스인 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2 제어부는,
    소정의 주기로 상기 위크 셀을 포함하는 메모리 셀에 대해 리프레시 동작을 수행하고,
    상기 제2 영역에 액세스하여 획득한 상기 위크 셀의 어드레스를 이용하여, 상기 위크 셀에 대해 추가로 리프레시 동작을 수행하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제2 제어부는,
    상기 위크 셀에 대해 상기 소정의 주기의 2배의 주기로 추가적인 리프레시 동작을 수행하는 것을 특징으로 하는 반도체 장치.
  14. 제1 트랜지스터가 포함되는 퓨즈 셀을 복수 포함하는 제1 영역과,
    제2 트랜지스터가 포함되는 퓨즈 셀을 복수 포함하는 제2 영역
    을 포함하며,
    제1 트랜지스터와 제2 트랜지스터의 크기는 상이하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 공통 비트라인과 연결되어 상이한 워드라인에 의해 동작하는 이-퓨즈 어레이.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 트랜지스터의 게이트 산화막의 두께는 상기 제1 트랜지스터의 게이트 산화막의 두께보다 큰 것을 특징으로 하는 이-퓨즈 어레이.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 트랜지스터의 게이트 길이는 상기 제1 트랜지스터의 게이트 길이보다 큰 것을 특징으로 하는 이-퓨즈 어레이.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2 트랜지스터의 게이트 폭은 상기 제1 트랜지스터의 게이트 폭보다 큰 것을 특징으로 하는 이-퓨즈 어레이.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제2 트랜지스터의 게이트 폭은 상기 제1 트랜지스터의 게이트 폭보다 큰 것을 특징으로 하는 이-퓨즈 어레이.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 영역은 상기 제1 영역보다 자주 액세스되는 것을 특징으로 하는 이-퓨즈 어레이.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제1 영역은 부트업시 액세스되는 것을 특징으로 하는 이-퓨즈 어레이.
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