KR102478263B1

KR102478263B1 - Hybrid transmitter, operation method thereof and transmitting and receving system

Info

Publication number: KR102478263B1
Application number: KR1020200181403A
Authority: KR
Inventors: 김철우; 윤경륜; 박현수; 권영욱
Original assignee: 고려대학교 산학협력단
Priority date: 2020-12-22
Filing date: 2020-12-22
Publication date: 2022-12-15
Also published as: KR20220090323A

Abstract

본 출원의 실시예에 따른 하이브리드 송신기는 입력 데이터를 대상 채널을 통해 입력받는 입력부, 상기 입력 데이터에 대한 트랜지션 상태에 기초하여, 제1 에지 정보를 검출하는 제1 검출부, 상기 대상 채널의 주변 데이터들에 대한 트랜지션 상태에 기초하여, 제2 에지 정보를 검출하는 제2 검출부 및 상기 제1 및 제2 에지 정보에 기초하여, 프리앰퍼시스 동작, 풀업 동작 및 풀다운 동작 중 적어도 하나의 동작을 수행시키는 등화보상부를 포함한다. A hybrid transmitter according to an embodiment of the present application includes an input unit that receives input data through a target channel, a first detector that detects first edge information based on a transition state of the input data, and data surrounding the target channel. Equalization for performing at least one of a pre-emphasis operation, a pull-up operation, and a pull-down operation based on a second detection unit and the first and second edge information based on the transition state for including compensation.

Description

Hybrid transmitter, method of operation thereof, and transmission/reception system including the same

본 출원은 하이브리드 송신기, 이의 동작 방법 및 이를 포함하는 송수신 시스템에 관한 것이다. The present application relates to a hybrid transmitter, an operating method thereof, and a transmission/reception system including the same.

일반적으로, 메모리 인터페이스 입출력 회로에서는 신호 전송을 위하여, 전하가 없는 0 상태와 전하로 충전된 1 상태를 사용하는 NRZ 신호법이 사용되고 있다. In general, in a memory interface input/output circuit, an NRZ signal method using a 0 state without charge and a 1 state charged with charge is used for signal transmission.

한편, 서버 등에서 사용되는 고 대역폭 메모리(HBM) 인터페이스 입출력 회로는 수많은 실리콘 인터포저 채널 간의 간섭으로 인한 신호의 누화 현상을 해결하기 위하여, 별도의 누화 보상 데이터 전송법으로 해결하고 있다. Meanwhile, high bandwidth memory (HBM) interface input/output circuits used in servers and the like are solved by a separate crosstalk compensation data transmission method in order to solve signal crosstalk caused by interference between numerous silicon interposer channels.

특히, 신호의 누화 현상은 채널 간 좁은 간격에서 발생하여, 신호에 대한 노이즈를 발생시켜 지터(jitter)를 증가시켜, 고속으로 데이터를 송수신할 때 문제를 야기한다. Particularly, signal crosstalk occurs at a narrow interval between channels, generates noise and increases jitter, and causes problems when data is transmitted/received at high speed.

이에, 본 출원에서는 별도의 누화 보상 데이터 전송법 없이, 고속 데이터로 인한 부호 간 간섭과 채널 간 좁은 간격에서 발생하는 누화 현상을 함께 제거하는 하이브리드 송신기를 제공하고자 한다. Accordingly, the present application intends to provide a hybrid transmitter that eliminates inter-code interference due to high-speed data and crosstalk phenomenon occurring at a narrow interval between channels without a separate crosstalk compensation data transmission method.

본 출원의 목적은 고대역폭 메모리 인터페이스에서 부호 간 간섭과 누화 현상을 제거하기 위한 하이브리드 송신기, 이의 동작 방법 및 이를 포함하는 송수신 시스템을 제공하기 위한 것이다. An object of the present application is to provide a hybrid transmitter for removing inter-symbol interference and crosstalk in a high-bandwidth memory interface, an operation method thereof, and a transmission/reception system including the same.

본 출원의 실시예에 따른 하이브리드 송신기의 동작 방법은 입력부가 입력 데이터를 대상 채널을 통해 입력받는 단계, 제1 검출부가 상기 입력 데이터에 대한 트랜지션 상태에 기초하여, 제1 에지 정보를 검출하는 단계, 제2 검출부가 상기 대상 채널의 주변 데이터들에 대한 트랜지션 상태에 기초하여, 제2 에지 정보를 검출하는 단계 및 등화보상부가 상기 제1 및 제2 에지 정보에 기초하여, 프리앰퍼시스 동작, 풀업 동작 및 풀다운 동작 중 적어도 하나의 동작을 수행시키는 단계를 포함한다. A method of operating a hybrid transmitter according to an embodiment of the present application includes receiving input data through a target channel by an input unit, detecting first edge information based on a transition state of the input data by a first detection unit, Detecting, by a second detector, second edge information based on a transition state of neighboring data of the target channel; and, based on the first and second edge information, a pre-emphasis operation and a pull-up operation and performing at least one of the pull-down operations.

본 출원의 실시예에 따른 송수신 시스템은 송신 신호를 송신하는 송신기, 및상기 송신 신호에 기초하여, 수신 신호를 출력하는 수신기를 포함하고, 상기 송신기는, 입력 데이터를 대상 채널을 통해 입력받는 입력부, 상기 입력 데이터에 대한 트랜지션 상태에 기초하여, 제1 에지 정보를 검출하는 제1 검출부, 상기 대상 채널의 주변 데이터들에 대한 트랜지션 상태에 기초하여, 제2 에지 정보를 검출하는 제2 검출부 및 상기 제1 및 제2 에지 정보에 기초하여, 프리앰퍼시스 동작, 풀업 동작 및 풀다운 동작 중 적어도 하나의 동작을 수행시켜, 상기 송신 신호를 출력하는 등화보상부를 포함하고, 상기 수신 신호는 상기 입력 데이터에 대응된다. A transmission/reception system according to an embodiment of the present application includes a transmitter for transmitting a transmission signal and a receiver for outputting a reception signal based on the transmission signal, wherein the transmitter includes: an input unit for receiving input data through a target channel; a first detection unit that detects first edge information based on a transition state of the input data; a second detection unit that detects second edge information based on transition states of neighboring data of the target channel; and An equalization compensation unit configured to output the transmitted signal by performing at least one of a pre-emphasis operation, a pull-up operation and a pull-down operation based on first and second edge information, wherein the received signal corresponds to the input data do.

본 출원의 실시예에 따르면, 송신 신호에 대한 부호 간 간섭과 주변 채널에 따라 발생하는 누화 현상을 한꺼번에 감소시킬 수 있는 효과가 있다. According to the embodiments of the present application, there is an effect of simultaneously reducing inter-code interference of a transmission signal and crosstalk occurring according to neighboring channels.

또한, 주변 채널에 따라 발생하는 입력 데이터의 누화 현상을 역이용하여 에너지 효율성을 극대화시킬 수 있는 효과가 있다. In addition, there is an effect of maximizing energy efficiency by reversely using a crosstalk phenomenon of input data generated according to peripheral channels.

도 1은 본 출원의 실시예에 따른 하이브리드 송신기에 대한 블록도이다.
도 2a 내지 도 4b는 등화보상부의 동작을 구체적으로 설명하기 위한 도이다.
도 5는 도 1의 입력부를 구체적으로 보여주는 도이다.
도 6은 도 5의 누화 보상 전류 경로를 설명하기 위한 도이다.
도 7은 도 1의 제1 검출부를 구체적으로 보여주는 도이다.
도 8은 도 1의 제2 검출부를 구체적으로 보여주는 도이다.
도 9는 도 1의 등화보상부를 구체적으로 보여주기 위한 전체회로도이다.
도 10은 도 9의 등화보상부의 일 실시예에 따른 동작도이다.
도 11은 도 9의 등화보상부의 다른 실시예에 따른 동작도이다.
도 12는 도 9의 등화보상부의 또 다른 실시예에 따른 동작도이다.
도 13은 도 1의 하이브리드 송신기의 동작 프로세스이다.
도 14는 도 1의 하이브리드 송신기를 포함하는 송수신 시스템에 대한 블록도이다.
도 15는 도 14의 수신기를 구체적으로 보여주는 도이다. 1 is a block diagram of a hybrid transmitter according to an embodiment of the present application.
2A to 4B are diagrams for explaining the operation of the equalization compensation unit in detail.
5 is a diagram showing the input unit of FIG. 1 in detail;
FIG. 6 is a diagram for explaining a crosstalk compensation current path of FIG. 5 .
FIG. 7 is a diagram showing the first detection unit of FIG. 1 in detail.
FIG. 8 is a view showing the second detection unit of FIG. 1 in detail.
FIG. 9 is an overall circuit diagram illustrating the equalization compensation unit of FIG. 1 in detail.
10 is an operation diagram according to an embodiment of the equalization compensation unit of FIG. 9 .
11 is an operation diagram according to another embodiment of the equalization compensation unit of FIG. 9 .
12 is an operation diagram according to another embodiment of the equalization compensation unit of FIG. 9 .
13 is an operating process of the hybrid transmitter of FIG. 1 .
FIG. 14 is a block diagram of a transmission/reception system including the hybrid transmitter of FIG. 1 .
15 is a diagram showing the receiver of FIG. 14 in detail.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 출원의 실시형태를 설명한다. 그러나, 본 출원의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 출원의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 출원의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present application will be described with reference to specific embodiments and accompanying drawings. However, the embodiments of the present application may be modified in many different forms, and the scope of the present application is not limited to the embodiments described below. In addition, the embodiments of the present application are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 출원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, in order to clearly describe the present application in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and components having the same function within the scope of the same concept are referred to as the same reference. Explain using symbols. Furthermore, throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.

도 1은 본 출원의 실시예에 따른 하이브리드 송신기(10)에 대한 블록도이다. 1 is a block diagram of a hybrid transmitter 10 according to an embodiment of the present application.

도 1을 참조하면, 하이브리드 송신기(10)는 입력부(100), 제1 및 제2 검출부(201, 202) 및 등화보상부(300)를 포함할 수 있다. Referring to FIG. 1 , the hybrid transmitter 10 may include an input unit 100 , first and second detection units 201 and 202 , and an equalization compensation unit 300 .

먼저, 입력부(100)는 대상 채널(CH_N)의 입력 데이터(D_N)를 입력받을 수 있다. First, the input unit 100 may receive input data D _N of a target channel CH _N .

여기서, 대상 채널(CH_N)은 주변 채널(CH_N-1, CH_N-2, CH_N+1, CH_N+2)의 일정 거리 이내에 인접한 위치에 배치되는 메모리 송수신용 채널일 수 있다. Here, the target channel (CH _N ) may be a memory transmission/reception channel disposed adjacent to the adjacent channels (CH _N−1 , CH _N−2 , CH _N+1 , and CH _N+2 ) within a predetermined distance.

다음으로, 제1 검출부(201)는 입력 데이터(D_N)에 대한 트랜지션 상태에 기초하여, 제1 에지 정보(R_N, RB_N, F_N, FB_N)를 검출할 수 있다. 여기서, 트랜지션 상태는 도 2에 도시된 바와 같이, 클럭(CLK)과 입력 데이터(D_N) 간의 위상 차이에 따라 결정되는 라이징 상태(rising), 폴링 상태(falling) 및 유지 상태(no transition) 중 어느 하나를 의미할 수 있다. Next, the first detection unit 201 may detect first edge information (R _N , RB _N , F _N , and FB _N ) based on the transition state of the input data ( _DN ). Here, the transition state, as shown in FIG. 2 , is determined according to the phase difference between the clock (CLK) and the input data ( _DN ), among a rising state, a falling state, and a holding state (no transition). can mean either.

실시예에 따른 제1 에지 정보(R_N, RB_N, F_N, FB_N)는 트랜지션 상태에 따라 결정되는 4비트 신호에 대응될 수 있다. The first edge information (R _N , RB _N , F _N , and FB _N ) according to the embodiment may correspond to a 4-bit signal determined according to a transition state.

예를 들면, 트랜지션 상태가 라이징 상태인 경우, 제1 검출부(201)는 4비트 (1, 1, 0, 0) 신호에 대응되는 제1 에지 정보(R_N, RB_N, F_N, FB_N)를 검출할 수 있다. 또한, 트랜지션 상태가 폴링 상태인 경우, 제1 검출부(201)는 4비트 (0, 0, 1, 1) 신호에 대응되는 제1 에지 정보(R_N, RB_N, F_N, FB_N)를 검출할 수 있다. 또한, 트랜지션 상태가 유지 상태인 경우, 4비트 (0, 1, 1, 0) 신호에 대응되는 제1 에지 정보(R_N, RB_N, F_N, FB_N)를 검출할 수 있다. For example, when the transition state is a rising state, the first detection unit 201 detects first edge information (R _N , RB _N , F _N , FB _N ) corresponding to a 4-bit (1, 1, 0, 0) signal. ) can be detected. In addition, when the transition state is the polling state, the first detection unit 201 receives the first edge information (R _N , RB _N , F _N , FB _N ) corresponding to the 4-bit (0, 0, 1, 1) signal can be detected. In addition, when the transition state is a holding state, first edge information (R _N , RB _N , F _N , FB _N ) corresponding to a 4-bit (0, 1, 1, 0) signal may be detected.

다음으로, 제2 검출부(202)는 기설정된 주변 채널(CH_N-1, CH_N-2, CH_N+1, CH_N+2)의 각 주변 데이터에 기초하여, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)를 검출할 수 있다. Next, the second detector 202 detects second edge information (R _N ) based on each of the neighboring data of the predetermined neighboring channels (CH _N−1 , CH _N−2 , CH _N+1 , and CH _N+2 ). _-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) can be detected.

여기서, 기설정된 주변 채널(CH_N-1, CH_N-2, CH_N+1, CH_N+2)은 대상 채널(CH_N)로부터 일정 거리 이내에 인접한 적어도 하나 이상의 채널들을 포함할 수 있다. 본 출원에서는 설명의 편의를 위해 4개의 주변 채널로 하여 설명한다. Here, the preset neighboring channels (CH _N-1 , CH _N-2 , CH _N+1 , and CH _N+2 ) may include at least one or more adjacent channels within a predetermined distance from the target channel (CH _N ). In this application, four peripheral channels are described for convenience of description.

실시예에 따른 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)는 각 주변 데이터의 트랜지션 상태에 따라, 각 채널 마다 결정되는 각 2비트 신호를 포함할 수 있다. The second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) according to the embodiment is It may include each 2-bit signal determined for each channel according to the transition state of each peripheral data.

예를 들면, 주변 채널의 개수가 4개인 경우, 제2 검출부(202)는 8비트 신호에 대응되는 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)를 검출할 수 있다. For example, when the number of neighboring channels is 4, the second detection unit 202 obtains second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 ) corresponding to an 8-bit signal. , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) can be detected.

다음으로, 등화보상부(300)는 제1 에지 정보(R_N, RB_N, F_N, FB_N)와 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 기초하여, 입력 데이터(D_N)에 대해 프리앰퍼시스 동작(Pre-empahsis), 풀업 동작(pull-up) 및 풀다운 동작(pull-down) 중 적어도 어느 하나를 수행시킬 수 있다. Next, the equalization compensation unit 300 generates first edge information (R _N , RB _N , F _N , FB _N ) and second edge information (R _N-1 , R _N-2 , R _N+1 , R _{N +2} , F _N-1 , F _N-2 , F _N+1 , F _N ₊₂ ), pre-emphasis operation (Pre-empahsis) and pull-up operation (pull- up) and at least one of a pull-down operation may be performed.

여기서, 프리앰퍼시스 동작(Pre-empahsis)은 입력 데이터(D_N)의 전압 레벨을 등화하는 피드 포워드 등화(Feed Foward Equalization, FFE) 동작에 대응될 수 있다. 예를 들면, 프리앰퍼시스 동작(Pre-empahsis)은 입력 데이터(D_N)의 전압 레벨을 일정 크기 증가시키는 제1 등화동작과 입력 데이터(D_N)의 전압 레벨을 일정 크기 감소시키는 제2 등화동작을 포함할 수 있다. Here, the pre-emphasis operation may correspond to a feed forward equalization (FFE) operation that equalizes the voltage level of the input data D _N . For example, the pre-emphasis operation (Pre- _empahsis ) is a first equalization operation of increasing the voltage level of the input data (DN ) by a certain amount and a second equalization operation of decreasing the voltage level of the input data ( _DN ) by a certain amount. Actions may be included.

즉, 등화보상부(300)는 제1 에지 정보(R_N, RB_N, F_N, FB_N)에 따라 수행되는 프리앰퍼시스 동작(Pre-empahsis)을 통해 입력 데이터(D_N)의 전압 레벨을 피드 포워드 등화(Feed Foward Equalization, FFE)할 수 있다. That is, the equalization compensator 300 determines the voltage level of the input data _DN through a pre-emphasis operation performed according to the first edge information R _N , RB _N , F _N , and FB _N can be fed forward equalized (FFE).

이때, 풀업 동작(pull-up)과 풀다운 동작(pull-down)은 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 따라 입력 데이터(D_N)의 전압 레벨을 보상하는 누화 보상 동작(Crosstalk Compensation, XTC)에 대응될 수 있다. 예를 들면, 풀업 동작(pull-up)은 입력 데이터(D_N)의 전압 레벨을 증가시키기 위한 보상 동작이고, 풀다운 동작(pull-down)은 입력 데이터(D_N)의 전압 레벨을 다운시키기 위한 보상 동작일 수 있다. At this time, the pull-up operation (pull-up) and the pull-down operation (pull-down) are the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _{N -2} , F _N+1 , F _N+2 ) may correspond to a crosstalk compensation operation (XTC) that compensates for the voltage level of the input data D _N . For example, a pull-up operation is a compensation operation for increasing the voltage level of the input data ( _DN ), and a pull-down operation (pull-down) is a compensation operation for decreasing the voltage level of the input data ( _DN ). It may be a compensatory action.

즉, 등화보상부(300)는 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 따라 선택적으로 수행되는 풀다운 동작(pull-down)과 풀업 동작(pull-up) 중 적어도 어느 하나를 통해 입력 데이터(D_N)의 전압 레벨에 대해 누화 보상할 수 있다. That is, the equalization compensator 300 generates the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F Crosstalk compensation may be performed for the voltage level of the input data D _N through at least one of a pull-down operation and a pull-up operation selectively performed according to _N+2 ).

본 출원의 실시예에 따른 하이브리드 송신기(10)는 등화보상부(300)를 통해 제1 및 제2 에지 정보에 기초하여, 프리앰퍼시스 동작, 풀업 동작 및 풀다운 동작을 수행시킬 수 있다. 이에 따라, 송신 신호에 대한 부호 간 간섭과 주변 채널에 따라 발생하는 누화를 한꺼번에 감소시킬 수 있다. The hybrid transmitter 10 according to an embodiment of the present application may perform a pre-emphasis operation, a pull-up operation, and a pull-down operation based on the first and second edge information through the equalization compensation unit 300. Accordingly, it is possible to simultaneously reduce inter-code interference of a transmission signal and crosstalk generated according to neighboring channels.

더불어, 하이브리드 송신기(10)는 제1 및 제2 검출부(201, 202)를 통해 주변 채널에 따라 발생하는 입력 데이터(D_N)의 누화 현상을 제1 에지 정보(R_N, RB_N, F_N, FB_N)와 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)로 역이용함으로써, 에너지 효율성을 극대화시킬 수 있다. In addition, the hybrid transmitter 10 uses the first and second detectors 201 and 202 to _detect a crosstalk phenomenon of the input data DN generated according to the peripheral channel by first edge information R _N , RB _N , and F _N , FB _N ) and second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) By using it backwards, energy efficiency can be maximized.

이하, 도 2 내지 도 4를 참조하여, 등화보상부(300)의 프리앰퍼시스 동작(Pre-empahsis), 풀업 동작(pull-up) 및 풀다운 동작(pull-down)에 대해 보다 구체적으로 설명될 것이다. Hereinafter, with reference to FIGS. 2 to 4, a pre-emphasis operation (Pre-empahsis), a pull-up operation (pull-up), and a pull-down operation (pull-down) of the equalization compensation unit 300 will be described in more detail. will be.

도 2 내지 도 4는 등화보상부(300)의 동작을 구체적으로 설명하기 위한 도이다. 2 to 4 are diagrams for explaining the operation of the equalization compensation unit 300 in detail.

도 2a 및 도 2b에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 라이징 상태인 경우, 등화보상부(300)는 프리앰퍼시스 동작(FFE)을 통해 입력 데이터(D_N)의 전압 레벨을 증가시킬 수 있다. 2A and 2B, when the first edge information (R _N , RB _N , F _N , FB _N ) is in a rising state, the equalization compensation unit 300 performs a pre-emphasis operation (FFE) The voltage level of the input data D _N may be increased.

이때, 등화보상부(300)는 각 제2 에지 정보마다 풀다운 동작(pull-down)과 풀업 동작(pull-up) 중 하나의 동작을 선택적으로 수행하여, 입력 데이터(D_N)의 전압 레벨을 보상할 수 있다. At this time, the equalization compensator 300 selectively performs one of a pull-down operation and a pull-up operation for each second edge information to adjust the voltage level of the input data _DN can compensate

예를 들면, 도 2a에 도시된 바와 같이, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 어느 하나가 라이징 상태인 경우, 등화보상부(300)는 풀다운 동작(pull-down)을 통해 입력 데이터(D_N)의 전압 레벨을 감소시킬 수 있다. 또한, 도 2b에 도시된 바와 같이, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 어느 하나가 폴링 상태인 경우, 풀업 동작(pull-up)을 통해 입력 데이터(D_N)의 전압 레벨을 증가시킬 수 있다. For example, as shown in FIG. 2A, the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _{N+ 1} or F _N+2 ) is in a rising state, the equalization compensation unit 300 may reduce the voltage level of the input data _DN through a pull-down operation. In addition, as shown in FIG. 2B, the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , When any one of F _N+2 ) is in a polling state, the voltage level of the input data D _N may be increased through a pull-up operation.

도 3a 및 도 3b에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 폴링 상태인 경우, 등화보상부(300)는 프리앰퍼시스 동작을 통해 입력 데이터(D_N)의 전압 레벨을 감소시킬 수 있다. As shown in FIGS. 3A and 3B , when the first edge information (R _N , RB _N , F _N , FB _N ) is in a polling state, the equalization compensator 300 performs a pre-emphasis operation to generate input data ( D _N ) can decrease the voltage level.

예를 들면, 도 3a에 도시된 바와 같이, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 어느 하나가 라이징 상태인 경우, 등화보상부(300)는 풀다운 동작(pull-down)을 통해 입력 데이터(D_N)의 전압 레벨을 감소시킬 수 있다. 또한, 도 3b에 도시된 바와 같이, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 어느 하나가 폴링 상태인 경우, 풀업 동작(pull-up)을 통해 입력 데이터(D_N)의 전압 레벨을 증가시킬 수 있다. For example, as shown in FIG. 3A, the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _{N+ 1} or F _N+2 ) is in a rising state, the equalization compensation unit 300 may reduce the voltage level of the input data _DN through a pull-down operation. In addition, as shown in FIG. 3B, the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , When any one of F _N+2 ) is in a polling state, the voltage level of the input data D _N may be increased through a pull-up operation.

도 4a 및 도 4b에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 유지 상태인 경우, 등화보상부(300)는 프리앰퍼시스 동작을 비활성시킬 수 있다. As shown in FIGS. 4A and 4B , when the first edge information (R _N , RB _N , F _N , FB _N ) is maintained, the equalization compensator 300 may deactivate the pre-emphasis operation. .

예를 들면, 도 4a에 도시된 바와 같이, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 어느 하나가 라이징 상태인 경우, 등화보상부(300)는 풀다운 동작(pull-down)을 통해 입력 데이터(D_N)의 전압 레벨을 감소시킬 수 있다. 또한, 도 4b에 도시된 바와 같이, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 어느 하나가 폴링 상태인 경우, 풀업 동작(pull-up)을 통해 입력 데이터(D_N)의 전압 레벨을 증가시킬 수 있다. For example, as shown in FIG. 4A, the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _{N+ 1} or F _N+2 ) is in a rising state, the equalization compensation unit 300 may reduce the voltage level of the input data _DN through a pull-down operation. In addition, as shown in FIG. 4B, the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , When any one of F _N+2 ) is in a polling state, the voltage level of the input data D _N may be increased through a pull-up operation.

도 5는 도 1의 입력부(100)를 구체적으로 보여주는 도이고, 도 6은 도 5의 누화 보상 전류 경로를 설명하기 위한 도이다. FIG. 5 is a diagram showing the input unit 100 of FIG. 1 in detail, and FIG. 6 is a diagram for explaining a crosstalk compensation current path of FIG. 5 .

도 1과 도 5를 참조하면, 입력부(100)는 딜레이 버퍼(110), 보조 드라이버(120) 및 메인 드라이버(130)를 포함할 수 있다.Referring to FIGS. 1 and 5 , the input unit 100 may include a delay buffer 110 , an auxiliary driver 120 and a main driver 130 .

먼저, 딜레이 버퍼(110)는 제1 에지 정보(R_N, RB_N, F_N, FB_N)와 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 대한 제1 및 제2 검출부(201, 202)의 지연 시간에 따라 입력 데이터(D_N)를 딜레이시킬 수 있다. First, the delay buffer 110 receives first edge information (R _N , RB _N , F _N , FB _N ) and second edge information (R _N−1 , R _N−2 , R _N+1 , R _N+2 , F _N−1 , F _N−2 , F _N+1 , F _N ₊₂ ), the input data DN may be delayed according to the delay times of the first and second detectors 201 and 202 . .

다음으로, 보조 드라이버(120)는 딜레이 버퍼(110)를 통해 딜레이된 입력 데이터(D_N)를 메인 드라이버(130)에 전달할 수 있다. Next, the auxiliary driver 120 may transfer the delayed input data _DN through the delay buffer 110 to the main driver 130 .

다음으로, 메인 드라이버(130)는 보조 드라이버(120)로부터 입력 데이터(D_N)를 전달받아 인버팅하기 위한 인버터 회로부(131)와 입력 데이터(D_N)의 고주파 성분을 부스팅하기 위한 능동 인덕터 회로부(132)를 포함할 수 있다. Next, the main driver 130 includes an inverter _circuit unit 131 for receiving and inverting the input data DN from the auxiliary driver 120 and an active inductor _circuit unit for boosting high frequency components of the input data DN . (132).

실시 예에 따른 능동 인덕터 회로부(132)는 도 6에 도시된 바와 같이, 풀업 동작(pull-up)에 따라 등화보상부(300)로부터 접지 방향으로 보상 전류가 흐르게 하도록 누화 보상 전류 경로를 제공할 수 있다. As shown in FIG. 6 , the active inductor circuit unit 132 according to the embodiment provides a crosstalk compensation current path so that the compensation current flows from the equalization compensation unit 300 in the ground direction according to a pull-up operation. can

도 7은 도 1의 제1 검출부(201)를 구체적으로 설명하기 위한 하이브리드 송신기(10)에 대한 실시 예이다. FIG. 7 is an embodiment of a hybrid transmitter 10 for specifically describing the first detector 201 of FIG. 1 .

도 1과 도 7을 참조하면, 제1 검출부(201)는 제1 및 제2 입력버퍼(211, 212), D-플립 플롭(220), NAND 게이트(230), NOR 게이트(240), 제1 내지 제4 출력버퍼(251~254)를 포함할 수 있다. 1 and 7, the first detector 201 includes first and second input buffers 211 and 212, a D flip flop 220, a NAND gate 230, a NOR gate 240, First to fourth output buffers 251 to 254 may be included.

먼저, 제1 및 제2 입력버퍼(211, 212)는 서로 직렬 연결되도록 형성될 수 있다. 구체적으로, 제1 입력버퍼(211)는 입력측이 대상 채널(CH_N)에 연결되고, 출력측이 제2 입력버퍼(212)에 연결될 수 있다. First, the first and second input buffers 211 and 212 may be connected in series to each other. Specifically, the input side of the first input buffer 211 may be connected to the target channel (CH _N ) and the output side may be connected to the second input buffer 212 .

다음으로, D-플립 플롭(220)은 클럭(CLK)에 따라 위상차 정보를 출력하기 위하여, 제1 및 제2 입력버퍼(211, 212) 사이의 제1 노드에 연결될 수 있다. Next, the D flip flop 220 may be connected to a first node between the first and second input buffers 211 and 212 in order to output phase difference information according to the clock CLK.

다음으로, NAND 게이트(230)는 D-플립 플롭(220)을 통해 출력된 위상차 정보에 기초하여, 제1 에지 정보(R_N, RB_N, F_N, FB_N) 중 제1 검출신호(R_N)를 출력할 수 있다. Next, the NAND gate 230 outputs the first detection signal R from among the first edge information R _N , RB _N , F _N , and FB _N based on the phase difference information output through the D flip-flop 220 . _N ) can be output.

다음으로, NOR 게이트(240)는 D-플립 플롭(220)을 통해 출력된 위상차 정보에 기초하여, 제1 에지 정보(R_N, RB_N, F_N, FB_N) 중 제2 검출신호(F_N)를 출력할 수 있다. Next, the NOR gate 240 outputs the second detection signal F from the first edge information R _N , RB _N , F _N , and FB _N based on the phase difference information output through the D flip-flop 220 . _N ) can be output.

다음으로, 제1 및 제2 출력버퍼(251, 252)는 NAND 게이트(230)로부터 출력되는 제1 검출신호(R_N)와 NOR 게이트(240)로부터 출력되는 제2 검출신호(F_N)를 출력할 수 있다. Next, the first and second output buffers 251 and 252 receive the first detection signal R _N output from the NAND gate 230 and the second detection signal F _N output from the NOR gate 240. can be printed out.

다음으로, 제3 및 제4 출력버퍼(253, 254)는 제1 검출신호(R_N)와 제2 검출신호(F_N)를 반전 지연시켜, 제1 반전신호(RB_N)와 제2 반전신호(FB_N)를 출력할 수 있다. Next, the third and fourth output buffers 253 and 254 delay the inversion of the first detection signal R _N and the second detection signal F _N , so as to obtain the first inversion signal RB _N and the second inversion signal RB N . A signal FB _N can be output.

도 8은 도 7의 주변 에지 검출기(예컨대, 202_1)를 구체적으로 보여주는 도이다. FIG. 8 is a diagram showing a peripheral edge detector (eg, 202_1) of FIG. 7 in detail.

도 1, 도 7 및 도 8을 참조하면, 제2 검출부(202)는 각 주변 채널(CH_N-1, CH_N-2, CH_N+1, CH_N+2)마다 연결된 복수의 주변 에지 검출기들(202_1~202_4)을 포함할 수 있다. Referring to FIGS. 1, 7, and 8 , the second detector 202 includes a plurality of peripheral edge detectors connected to each peripheral channel (CH _N−1 , CH _N−2 , CH _N+1 , and CH _N+2 ). (202_1 to 202_4) may be included.

이러한 복수의 주변 에지 검출기들(202_1~202_4)은 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)를 출력할 수 있다. The plurality of peripheral edge detectors 202_1 to 202_4 generate second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _{N +1} , F _N+2 ) can be output.

예를 들면, 제1 주변 에지 검출기(202_1)는 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 제1 검출신호(R_N-1)와 제2 검출신호(F_N-1)를 출력할 수 있다. 제2 주변 에지 검출기(202_2)는 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 제3 검출신호(R_N-2)와 제4 검출신호(F_N-2)를 출력할 수 있다. 제3 주변 에지 검출기(202_3)는 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 제5 검출신호(R_N+1)와 제6 검출신호(F_N+1)를 출력할 수 있다. 제4 주변 에지 검출기(202_4)는 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2) 중 제7 검출신호(R_N+2)와 제8 검출신호(F_N+2)를 출력할 수 있다. For example, the first peripheral edge detector 202_1 generates second edge information (R _N−1 , R _N−2 , R _N+1 , R _N+2 , F _N−1 , F _N−2 , F _{N +1} , F _N+2 ), the first detection signal R _N-1 and the second detection signal F _N-1 may be output. The second peripheral edge detector 202_2 receives second edge information (R _N−1 , R _N−2 , R _N+1 , R _N+2 , F _N−1 , F _N−2 , F _N+1 , F _N+2 ), the third detection signal R _N-2 and the fourth detection signal F _N-2 may be output. The third peripheral edge detector 202_3 receives second edge information (R _N−1 , R _N−2 , R _N+1 , R _N+2 , F _N−1 , F _N−2 , F _N+1 , F Among _N+2 ), the fifth detection signal R _N+1 and the sixth detection signal F _N+1 may be output. The fourth peripheral edge detector 202_4 generates second edge information (R _N−1 , R _N−2 , R _N+1 , R _N+2 , F _N−1 , F _N−2 , F _N+1 , F _N+2 ), the seventh detection signal R _N+2 and the eighth detection signal F _N+2 may be output.

이러한 복수의 주변 에지 검출기들(202_1~202_4) 각각은 제1 및 제2 입력버퍼(211, 212), D-플립 플롭(220), NAND 게이트(230), NOR 게이트(240), 제1 및 제2 출력버퍼(251, 252)를 포함할 수 있다. Each of the plurality of peripheral edge detectors 202_1 to 202_4 includes first and second input buffers 211 and 212, a D flip-flop 220, a NAND gate 230, a NOR gate 240, and first and second input buffers 211 and 212. Second output buffers 251 and 252 may be included.

이하, 도 7에서 설명된 동일한 부재번호의 제1 및 제2 입력버퍼(211, 212), D-플립 플롭(220), NAND 게이트(230), NOR 게이트(240), 제1 및 제2 출력버퍼(251, 252)에 대한 중복된 설명은 생략될 것이다. 즉, 복수의 주변 에지 검출기들(202_1~202_4) 각각은 제1 검출부(201)의 구성들 중 제3 및 제4 출력버퍼(253, 254)가 누락된 구성일 수 있다. Hereinafter, the first and second input buffers 211 and 212 having the same reference numbers as described in FIG. 7, the D flip-flop 220, the NAND gate 230, the NOR gate 240, and the first and second outputs. Redundant description of the buffers 251 and 252 will be omitted. That is, each of the plurality of peripheral edge detectors 202_1 to 202_4 may have a configuration in which the third and fourth output buffers 253 and 254 are omitted from among the configurations of the first detection unit 201 .

도 9는 도 1의 등화보상부(300)를 구체적으로 보여주기 위한 전체회로도이고, 도 10은 도 9의 등화보상부(300)의 일 실시예에 따른 동작도이며, 도 11은 도 9의 등화보상부(300)의 다른 실시예에 따른 동작도이고, 도 12는 도 9의 등화보상부(300)의 또 다른 실시예에 따른 동작도이다. 9 is an overall circuit diagram showing the equalization compensation unit 300 of FIG. 1 in detail, FIG. 10 is an operation diagram of the equalization compensation unit 300 of FIG. 9 according to an embodiment, and FIG. An operation diagram of the equalization compensation unit 300 according to another embodiment, and FIG. 12 is an operation diagram of the equalization compensation unit 300 of FIG. 9 according to another embodiment.

도 1 내지 도 4a 및 도 9를 참조하면, 등화보상부(300)는 제1 내지 제10 스위치부(M1~M10)를 포함할 수 있다. Referring to FIGS. 1 to 4A and 9 , the equalization compensation unit 300 may include first to tenth switch units M1 to M10.

먼저, 제1 내지 제4 스위치부(M1~M4)는 제1 에지 정보(R_N, RB_N, F_N, FB_N)에 따라 개별적으로 스위칭 온오프될 수 있다. First, the first to fourth switch units M1 to M4 may be individually switched on and off according to first edge information R _N , RB _N , F _N , and FB _N .

다음으로, 제5 스위치부(M5_1~M5_4, M6_1~M6_4, M7_1~M7_4, M8_1~M8_4)는 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 따라 개별적으로 스위칭 온오프될 수 있다. Next, the fifth switch units M5_1 to M5_4, M6_1 to M6_4, M7_1 to M7_4, and M8_1 to M8_4 provide second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N−1 , F _N−2 , F _N+1 , F _N+2 ) may be individually switched on or off.

다음으로, 제9 및 10 스위치부(M9, M10)는 제1 에지 정보(R_N, RB_N, F_N, FB_N)에 따라 등화보상부(300)로부터 선택적으로 제공되는 구동전압(VDD)과 접지전압(VSS)에 기초하여, 개별적으로 스위칭 온오프될 수 있다. Next, the ninth and tenth switch units M9 and M10 generate a driving voltage VDD selectively provided from the equalization compensation unit 300 according to the first edge information R _N , RB _N , F _N , and FB _N Based on the voltage and the ground voltage (VSS), it may be individually switched on and off.

구체적으로, 제1 내지 제4 스위치부(M1~M4)는 대상 채널(CH_N)에 일측이 연결될 수 있다. Specifically, one side of the first to fourth switch units M1 to M4 may be connected to the target channel CH _N .

또한, 제5 스위치부(M5_1~M5_4)는 제1 스위치부(M1)의 타측에 일측이 병렬로 연결되고, 제6 스위치부(M6_1~M6_4)는 제2 스위치부(M2)의 타측에 일측이 병렬로 결되며, 제7 스위치부(M7_1~M7_4)는 제3 스위치부(M3)의 타측에 일측이 병렬로 연결되고, 제8 스위치부(M8_1~M8_4)는 제4 스위치부(M4)의 타측에 일측이 병렬로 연결될 수 있다. In addition, one side of the fifth switch unit M5_1 to M5_4 is connected in parallel to the other side of the first switch unit M1, and the sixth switch unit M6_1 to M6_4 has one side connected to the other side of the second switch unit M2. connected in parallel, the seventh switch unit M7_1 to M7_4 has one side connected in parallel to the other side of the third switch unit M3, and the eighth switch unit M8_1 to M8_4 is connected to the fourth switch unit M4 One side may be connected in parallel to the other side of.

또한, 제9 스위치부(M9)는 제1 스위치부(M1)와 제5 스위치부(M5_1~M5_4) 사이에 일측이 연결되고, 제10 스위치부(M10)는 제3 스위치부(M3)와 제7 스위치부(M7_1~M7_4) 사이에 일측이 연결될 수 있다. 이러한 제5, 제6, 및 제9 스위치부(M5_1~M5_4, M6_1~M6_4, M9)는 타측이 구동전원에 연결되고, 제7, 제8 및 제10 스위치부(M7_1~M7_4, M8_1~M8_4, M10)는 타측이 접지전원에 연결될 수 있다. In addition, one side of the ninth switch unit M9 is connected between the first switch unit M1 and the fifth switch units M5_1 to M5_4, and the tenth switch unit M10 is connected to the third switch unit M3. One side may be connected between the seventh switch units M7_1 to M7_4. The fifth, sixth, and ninth switch units (M5_1 to M5_4, M6_1 to M6_4, and M9) have the other side connected to the driving power, and the seventh, eighth, and tenth switch units (M7_1 to M7_4, M8_1 to M8_4) , M10) can be connected to the ground power source on the other side.

이때, 제1, 제2, 제5, 제6 및 제9 스위치부(M1, M2, M5_1~M5_4, M6_1~M6_4, M9)는 PMOS 트랜지스터이고, 제3, 제4, 제7, 제8 및 제10 스위치부(M3, M4, M7_1~M7_4, M8_1~M8_4, M10)는 NMOS 트랜지스터일 수 있다. At this time, the first, second, fifth, sixth, and ninth switch units M1, M2, M5_1 to M5_4, M6_1 to M6_4, and M9 are PMOS transistors, and the third, fourth, seventh, eighth, and The tenth switch units M3, M4, M7_1 to M7_4, M8_1 to M8_4, and M10 may be NMOS transistors.

일 실시예에 따라, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 라이징 상태인 경우, 등화보상부(300)는 제1, 제4 및 제9 스위치부(M1, M4, M9)를 스위칭 온 시킬 때, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 따라 제5 및 제8 스위치부(M5_1~M5_4, M8_1~M8_4) 중 어느 하나를 선택적으로 스위칭 온 시킬 수 있다. According to an embodiment, when the first edge information (R _N , RB _N , F _N , FB _N ) is in a rising state, the equalization compensation unit 300 operates the first, fourth and ninth switch units M1 and M4 , M9), the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F According to _N+2 ), one of the fifth and eighth switch units M5_1 to M5_4 and M8_1 to M8_4 may be selectively switched on.

예를 들면, 도 10에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 라이징 상태이고, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)가 라이징 상태인 경우, 등화보상부(300)는 제1, 제4 및 제9 스위치부(M1, M4, M9)를 스위칭 온 시키고, 제5 스위치부(M5_1~M5_4)를 스위칭 온 시킬 수 있다. For example, as shown in FIG. 10 , the first edge information (R _N , RB _N , F _N , FB _N ) is in a rising state, and the second edge information (R _N−1 , R _N−2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) are in a rising state, the equalization compensator 300 provides first, fourth, and ninth The switch units M1, M4, and M9 may be switched on, and the fifth switch units M5_1 to M5_4 may be switched on.

또한, 도 10에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 라이징 상태이고, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)가 폴링 상태인 경우, 등화보상부(300)는 제1, 제4 및 제9 스위치부(M1, M4, M9)를 스위칭 온 시키고, 제8 스위치부(M8_1~M8_4)를 스위칭 온 시킬 수 있다. In addition, as shown in FIG. 10, the first edge information (R _N , RB _N , F _N , FB _N ) is in a rising state, and the second edge information (R _N−1 , R _N−2 , R _{N+ 1} , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) are in the polling state, the equalization compensation unit 300 first, fourth and ninth switch units (M1, M4, M9) may be switched on, and the eighth switch unit (M8_1 to M8_4) may be switched on.

다른 실시예에 따라, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 폴링 상태인 경우, 등화보상부(300)는 제2, 제3 및 제10 스위치부(M2, M3, M10)를 스위칭 온 시킬 때, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 따라 상기 제6 및 제7 스위치부(M6_1~M6_4, M7_1~M7_4) 중 어느 하나를 선택적으로 스위칭 온 시킬 수 있다. According to another embodiment, when the first edge information (R _N , RB _N , F _N , FB _N ) is in a polling state, the equalization compensation unit 300 operates the second, third, and tenth switch units M2 and M3 , M10), the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F According to _N+2 ), one of the sixth and seventh switch units M6_1 to M6_4 and M7_1 to M7_4 may be selectively switched on.

예를 들면, 도 11에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 폴링 상태이고, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)가 라이징 상태인 경우, 등화보상부(300)는 제2, 제3 및 제10 스위치부(M2, M3, M10)를 스위칭 온 시키고, 제7 스위치부(M7_1~M7_4)를 스위칭 온 시킬 수 있다. For example, as shown in FIG. 11 , first edge information (R _N , RB _N , F _N , FB _N ) is in a polling state, and second edge information (R _N−1 , R _N−2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) are in a rising state, the equalization compensator 300 provides second, third, and tenth The switch units M2, M3, and M10 may be switched on, and the seventh switch units M7_1 to M7_4 may be switched on.

또한, 도 11에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 폴링 상태이고, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)가 폴링 상태인 경우, 등화보상부(300)는 제2, 제3 및 제10 스위치부(M2, M3, M10)를 스위칭 온 시키고, 제6 스위치부(M6_1~M6_4)를 스위칭 온 시킬 수 있다.In addition, as shown in FIG. 11, the first edge information (R _N , RB _N , F _N , FB _N ) is in a polling state, and the second edge information (R _N−1 , R _N−2 , R _{N+ 1} , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) are in the polling state, the equalization compensation unit 300 operates the second, third, and tenth switch units. (M2, M3, M10) may be switched on, and the sixth switch units M6_1 to M6_4 may be switched on.

다른 실시예에 따라, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 유지 상태인 경우, 등화보상부(300)는 제2 및 제4 스위치부(M2, M4)를 스위칭 온 시킬 때, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 따라 제6 및 제8 스위치부(M6_1~M6_4, M8_1~M8_4) 중 어느 하나를 선택적으로 스위칭 온 시킬 수 있다. According to another embodiment, when the first edge information (R _N , RB _N , F _N , FB _N ) is maintained, the equalization compensation unit 300 switches the second and fourth switch units M2 and M4 When turned on, the second edge information (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) Accordingly, one of the sixth and eighth switch units M6_1 to M6_4 and M8_1 to M8_4 may be selectively switched on.

예를 들면, 도 12에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 유지 상태이고, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)가 라이징 상태인 경우, 등화보상부(300)는 제2 및 제4 스위치부(M2, M4)를 스위칭 온 시킬 때, 제8 스위치부(M8_1~M8_4)를 스위칭 온 시킬 수 있다. For example, as shown in FIG. 12 , the first edge information (R _N , RB _N , F _N , FB _N ) is in a maintained state, and the second edge information (R _N−1 , R _N−2 , R _{When N+1} , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) are in a rising state, the equalization compensation unit 300 provides the second and fourth switch units ( When M2 and M4 are switched on, the eighth switch units M8_1 to M8_4 may be switched on.

또한, 도 12에 도시된 바와 같이, 제1 에지 정보(R_N, RB_N, F_N, FB_N)가 유지 상태이고, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)가 폴링 상태인 경우, 등화보상부(300)는 제2 및 제4 스위치부(M2, M4)를 스위칭 온 시킬 때, 제6 스위치부(M6_1~M6_4)를 스위칭 온 시킬 수 있다. In addition, as shown in FIG. 12, the first edge information (R _N , RB _N , F _N , FB _N ) is in a maintained state, and the second edge information (R _N−1 , R _N−2 , R _{N+ 1} , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) are in the polling state, the equalization compensation unit 300 operates the second and fourth switch units M2, When M4 is switched on, the sixth switch units M6_1 to M6_4 may be switched on.

도 13은 도 1의 하이브리드 송신기(10)의 동작 프로세스이다. FIG. 13 is an operating process of the hybrid transmitter 10 of FIG. 1 .

도 1과 도 13을 참조하면, S110 단계에서, 입력부(100)는 대상 채널(CH_N)의 입력 데이터(D_N)를 입력받을 수 있다. Referring to FIGS. 1 and 13 , in step S110 , the input unit 100 may receive input data D _N of the target channel CH _N .

그런 다음, S120 단계에서, 제1 검출부(201)는 입력 데이터(D_N)에 대한 트랜지션 상태에 기초하여, 제1 에지 정보(R_N, RB_N, F_N, FB_N)를 검출할 수 있다.Then, in step S120, the first detection unit 201 may detect first edge information (R _N , RB _N , F _N , FB _N ) based on the transition state of the input data ( _DN ). .

이때, S130 단계에서, 제2 검출부(202)는 기설정된 주변 채널(CH_N-1, CH_N-2, CH_N+1, CH_N+2)의 각 주변 데이터에 기초하여, 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)를 검출할 수 있다. At this time, in step S130, the second detection unit 202 detects second edge information based on the neighboring data of the predetermined neighboring channels (CH _N-1 , CH _N-2 , CH _N+1 , and CH _N+2 ). (R _N-1 , R _N-2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ) can be detected.

이후, S140 단계에서, 등화보상부(300)는 제1 에지 정보(R_N, RB_N, F_N, FB_N)와 제2 에지 정보(R_N-1, R_N-2, R_N+1, R_N+2, F_N-1, F_N-2, F_N+1, F_N+2)에 기초하여, 프리앰퍼시스 동작(Pre-empahsis), 풀업 동작(pull-up) 및 풀다운 동작(pull-down) 중 적어도 어느 하나를 수행시킬 수 있다. Then, in step S140, the equalization compensation unit 300 converts the first edge information (R _N , RB _N , F _N , FB _N ) and the second edge information (R _N−1 , R _N−2 , R _N+1 , R _N+2 , F _N-1 , F _N-2 , F _N+1 , F _N+2 ), pre-emphasis operation (Pre-empahsis), pull-up operation (pull-up) and pull-down operation At least one of (pull-down) may be performed.

도 14는 도 1의 하이브리드 송신기(10)를 포함하는 송수신 시스템(1000)에 대한 블록도이고, 도 15는 도 14의 수신기(20)를 구체적으로 보여주는 도이다. FIG. 14 is a block diagram of a transmission/reception system 1000 including the hybrid transmitter 10 of FIG. 1 , and FIG. 15 is a diagram showing the receiver 20 of FIG. 14 in detail.

도 1 내지 도 12, 도 14 및 도 15를 참조하면, 송수신 시스템(1000)은 송신기(10)와 수신기(20)를 포함할 수 있다. Referring to FIGS. 1 to 12, 14 and 15 , a transmission/reception system 1000 may include a transmitter 10 and a receiver 20.

먼저, 송신기(10)는 도 1 내지 도 12에서 설명된 하이브리드 송신기(10)로서, 입력부(100), 제1 및 제2 검출부(201, 202) 및 등화보상부(300)를 포함할 수 있다. 이하, 도 1 내지 도 12에서 설명된 동일한 부재번호의 입력부(100), 제1 및 제2 검출부(201, 202) 및 등화보상부(300)에 대한 중복된 설명은 생략될 것이다. First, the transmitter 10 is the hybrid transmitter 10 described in FIGS. 1 to 12, and may include an input unit 100, first and second detection units 201 and 202, and an equalization compensation unit 300. . Hereinafter, redundant descriptions of the input unit 100, the first and second detection units 201 and 202, and the equalization compensator 300 of the same reference numbers described in FIGS. 1 to 12 will be omitted.

이러한 송신기(10)는 입력부(100), 제1 및 제2 검출부(201, 202) 및 등화보상부(300)를 통해 부호 간 간섭과 주변 채널에 따라 발생하는 누화 현상이 제거된 송신 신호(TX)를 대상 채널(CH_N)을 통해 수신기(20)로 송신할 수 있다. The transmitter 10 transmits a transmission signal (TX) from which interference between codes and crosstalk caused by adjacent channels are removed through the input unit 100, the first and second detectors 201 and 202, and the equalization compensator 300. ) may be transmitted to the receiver 20 through the target channel (CH _N ).

다음으로, 수신기(20)는 대상 채널(CH_N)을 통해 송신기(10)에 연결되는 메모리 데이터용 수신기로, 송신 신호(TX)에 기초하여, 수신 신호(RX)를 출력할 수 있다. Next, the receiver 20 is a receiver for memory data connected to the transmitter 10 through the target channel (CH _N ), and can output a received signal (RX) based on the transmitted signal (TX).

구체적으로, 수신기(20)는 변환부(501)와 비교부(502)를 포함할 수 있다. Specifically, the receiver 20 may include a conversion unit 501 and a comparison unit 502.

도 15에 도시된 바와 같이, 변환부(501)는 송신기(10)로부터 대상 채널(CH_N)을 통해 수신받는 송신 신호(TX)에 기초하여, 공통모드 전압을 출력할 수 있다. 여기서, 공통모드 전압은 기준 전압과 비교하기 위한 전압일 수 있다. As shown in FIG. 15 , the conversion unit 501 may output a common mode voltage based on the transmission signal TX received from the transmitter 10 through the target channel CH _N . Here, the common mode voltage may be a voltage for comparison with the reference voltage.

실시예에 따른 변환부(501)는 송신 신호(TX)를 증폭 및 변환시키는 트랜스 임피던스 증폭기(Trans-Impendence-Amplifier, TIA)로 구현될 수 있다. The conversion unit 501 according to the embodiment may be implemented as a Trans-Impendence-Amplifier (TIA) that amplifies and converts the transmission signal TX.

이때, 비교부(502)는 공통모드 전압과 기준 전압을 비교하고, 비교 결과에 따라 수신 신호(RX)를 출력할 수 있다. 여기서, 수신 신호(RX)는 대상 채널(CH_N)의 입력 데이터(D_N)에 대응될 수 있다. In this case, the comparator 502 may compare the common mode voltage and the reference voltage and output a received signal RX according to the comparison result. Here, the received signal RX may correspond to the input data D _N of the target channel CH _N .

본 출원은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 출원의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.This application has been described with reference to an embodiment shown in the drawings, but this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present application should be determined by the technical spirit of the attached claims.

10: 하이브리드 송신기
20: 수신기
100: 입력부
201: 제1 검출부
202: 제2 검출부
300: 등화보상부
1000: 송수신 시스템10: hybrid transmitter
20: receiver
100: input unit
201: first detection unit
202: second detection unit
300: equalization compensation unit
1000: transmission and reception system

Claims

an input unit that receives input data through a target channel;
a first detector configured to detect first edge information based on a transition state of the input data;
a second detector configured to detect second edge information based on a transition state of data transmitted through a channel adjacent to the target channel; and
An equalization compensation unit that performs at least one of a pre-emphasis operation, a pull-up operation, and a pull-down operation on the input data based on the first and second edge information;
The input unit may include a delay buffer delaying the input data according to delay times for the first and second edge information;
an auxiliary driver transmitting the delayed input data through the delay buffer; and
and a main driver including an inverter unit for inverting the input data and an active inductor circuit unit for boosting a high frequency component of the input data.

According to claim 1,
Wherein the pre-emphasis operation corresponds to a feed forward equalization operation for equalizing the voltage level of the input data.

According to claim 1,
The pull-up operation and the pull-down operation correspond to crosstalk compensation operations for compensating the voltage level of the input data according to the second edge information.

According to claim 1,
Wherein the equalization compensator increases a voltage level of the input data through the pre-emphasis operation when the first edge information is in a rising state.

According to claim 1,
Wherein the equalization compensator reduces a voltage level of the input data through the pre-emphasis operation when the first edge information is in a polling state.

According to claim 1,
Wherein the equalization compensator deactivates the pre-emphasis operation when the first edge information is in a holding state.

According to claim 1,
The equalization compensation unit compensates for the voltage level of the input data by selectively performing one of the pull-down operation and the pull-up operation for each second edge information.

delete

According to claim 1,
The active inductor circuit unit provides a crosstalk compensation current path so that a compensation current flows from the equalization compensation unit in a ground direction according to the pull-up operation.

According to claim 1,
The first detection unit includes first and second input buffers serially connected to each other;
D-flip-flop for generating phase difference information according to the clock;
a NAND gate outputting a first detection signal of the first edge information based on the phase difference information;
a NOR gate outputting a second detection signal of the first edge information based on the phase difference information;
first and second output buffers transferring the first and second detection signals to the equalization compensation unit; and
And a hybrid transmitter comprising third and fourth output buffers as the equalization compensator by inverting the first and second detection signals into first and second inversion signals.

According to claim 10,
The second detector includes a plurality of edge detectors connected to each peripheral channel,
Each of the plurality of edge detectors
first and second input buffers serially connected to each other;
D-flip-flop for generating phase difference information according to the clock;
a NAND gate outputting a first state signal among a pair of signals for determining the transition state based on the phase difference information;
a NOR gate outputting a second state signal among a pair of signals for determining the transition state according to the phase difference information; and
And a hybrid transmitter comprising first and second output buffers connected to the NAND gate and the NOR gate, respectively.

According to claim 1,
The equalization compensation unit may include first to fourth switch units individually switched on or off according to the first edge information;
fifth to eighth switch units individually switched on or off according to the second edge information; and
A hybrid transmitter including ninth and tenth switch units that are individually switched on and off based on a driving voltage and a ground voltage selectively provided according to the first edge information.

According to claim 12,
The first, second, fifth, sixth, and ninth switch units are PMOS transistors, and the third, fourth, seventh, eighth, and tenth switch units are NMOS transistors.

According to claim 12,
The first to fourth switch units have one end connected to the target channel, respectively;
The fifth switch unit has one side connected in parallel to the other side of the first switch unit,
The sixth switch unit has one side connected in parallel to the other side of the second switch unit,
The seventh switch unit has one side connected in parallel to the other side of the third switch unit,
The eighth switch unit has one side connected in parallel to the other side of the fourth switch unit,
The ninth switch unit has one side connected between the first switch unit and the fifth switch unit,
One side of the tenth switch unit is connected between the third switch unit and the seventh switch unit,
The fifth, sixth, and ninth switch units have other ends connected to driving power, and the seventh, eighth, and tenth switch units have other ends connected to ground power.

According to claim 12,
The hybrid transmitter, wherein the equalization compensation unit selectively switches on one of the fifth and eighth switch units according to the second edge information when the first, fourth and ninth switch units are switched on.

According to claim 12,
The hybrid transmitter, wherein the equalization compensation unit selectively switches on one of the sixth and seventh switch units according to the second edge information when the second, third and tenth switch units are switched on.

According to claim 12,
The hybrid transmitter, wherein the equalization compensation unit selectively switches on one of the sixth and eighth switch units according to the second edge information when switching on the second and fourth switch units.

As a method of operating a hybrid transmitter,
receiving input data through a target channel by an input unit;
detecting, by a first detection unit, first edge information based on a transition state of the input data;
detecting, by a second detection unit, second edge information based on a transition state of data transmitted through an adjacent channel of the target channel; and
An equalization compensation unit performing at least one of a pre-emphasis operation, a pull-up operation, and a pull-down operation based on the first and second edge information,
The input unit may include a delay buffer delaying the input data according to delay times for the first and second edge information;
an auxiliary driver transmitting the delayed input data through the delay buffer; and
and a main driver including an inverter unit for inverting the input data and an active inductor circuit unit for boosting a high frequency component of the input data.

a transmitter that transmits a transmission signal; and
A receiver configured to output a received signal based on the transmitted signal;
the transmitter,
an input unit that receives input data through a target channel;
a first detector configured to detect first edge information based on a transition state of the input data;
a second detector configured to detect second edge information based on a transition state of data transmitted through a channel adjacent to the target channel; and
An equalization compensation unit configured to output the transmission signal by performing at least one of a pre-emphasis operation, a pull-up operation, and a pull-down operation based on the first and second edge information;
The input unit may include a delay buffer delaying the input data according to delay times for the first and second edge information;
an auxiliary driver transmitting the delayed input data through the delay buffer; and
A main driver including an inverter unit for inverting the input data and an active inductor circuit unit for boosting a high frequency component of the input data,
Wherein the received signal corresponds to the input data.

According to claim 19,
The receiver includes a conversion unit outputting a common mode voltage based on the transmission signal; and
a comparator configured to compare the common mode voltage with a reference voltage and output the received signal according to a comparison result;
Wherein the conversion unit is implemented as a transimpedance amplifier.