KR102476751B1 - 전자 장치 - Google Patents

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Abstract

본 발명의 일실시예는, 활성화 제어신호에 기초하여 제1 구동 구간 동안 제1 전압으로 출력 노드를 구동하기 위한 제1 구동부; 비활성화 제어신호에 기초하여 제2 구동 구간 동안 제2 전압으로 상기 출력 노드를 구동하기 위한 제2 구동부; 출력 부스트신호에 기초하여 제1 부스트 구간 동안 상기 출력 노드를 부스트하기 위한 제1 부스트부; 제1 차단 제어신호에 기초하여 제3 구동 구간 동안 제2 차단 제어신호로 제어 노드를 구동하기 위한 제3 구동부; 및 상기 제어 노드에 인가되는 제어 전압에 기초하여 상기 제1 구동부와 상기 출력 노드 사이를 선택적으로 차단하기 위한 차단부를 포함하는 전자 장치를 제공한다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 부스트된 신호를 생성할 수 있는 전자 장치에 관한 것이다.
전자 장치는 동작 신뢰성을 향상시키기 위하여 내부적으로 부스트된 신호를 생성 및 이용할 수 있다. 예컨대, 이미지 센싱 장치는 포토 다이오드에 축적된 전하를 플로팅 디퓨전 노드로 전달할 때 부스트된 신호를 이용할 수 있고, 또는 상기 플로팅 디퓨전 노드를 소오스(source) 전압으로 리셋(reset)할 때 부스트된 신호를 이용할 수 있다.
참고로, 이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 부스트된 전압을 이용하여 부스트된 신호를 생성하는 것이 아니라 노멀한 활성화 레벨을 가지는 신호들을 이용하여 부스트된 신호를 생성할 수 있는 전자 장치를 제공한다.
본 발명의 일 측면에 따르면, 전자 장치는 활성화 제어신호에 기초하여 제1 구동 구간 동안 제1 전압으로 출력 노드를 구동하기 위한 제1 구동부; 비활성화 제어신호에 기초하여 제2 구동 구간 동안 제2 전압으로 상기 출력 노드를 구동하기 위한 제2 구동부; 출력 부스트신호에 기초하여 제1 부스트 구간 동안 상기 출력 노드를 부스트하기 위한 제1 부스트부; 제1 차단 제어신호에 기초하여 제3 구동 구간 동안 제2 차단 제어신호로 제어 노드를 구동하기 위한 제3 구동부; 및 상기 제어 노드에 인가되는 제어 전압에 기초하여 상기 제1 구동부와 상기 출력 노드 사이를 선택적으로 차단하기 위한 차단부를 포함할 수 있다.
상기 전자 장치는 차단 부스트신호에 기초하여 제2 부스트 구간 동안 상기 제어 노드를 부스트하기 위한 제2 부스트부를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전자 장치는 리셋 제어 신호와 전달 제어 신호와 선택 제어 신호에 기초하여 픽셀 신호들을 생성하기 위한 픽셀 어레이; 및 지속적으로 공급되는 공급 전압을 이용하여 상기 리셋 제어 신호와 상기 전달 제어 신호와 상기 선택 제어 신호 중 어느 하나를 생성하고, 상기 공급 전압 대신 예정된 구간 동안 생성되는 신호들을 이용하여 상기 리셋 제어 신호와 상기 전달 제어 신호와 상기 선택 제어 신호 중 나머지를 생성하기 위한 컨트롤러를 포함할 수 있다.
상기 신호들은 각각 제1 활성화 레벨을 가질 수 있고, 상기 리셋 제어 신호와 상기 전달 제어 신호와 상기 선택 제어 신호 중 상기 나머지는 상기 제1 활성화 레벨보다 높은 제2 활성화 레벨을 가질 수 있다.
상기 신호들은 활성화 제어신호, 비활성화 제어신호, 출력 부스트신호, 제1 및 제2 차단 제어신호, 및 차단 부스트신호를 포함할 수 있다.
상기 컨트롤러는, 상기 활성화 제어신호에 기초하여 제1 구동 구간 동안 제1 전압으로 출력 노드 - 상기 리셋 제어 신호와 상기 전달 제어 신호와 상기 선택 제어 신호 중 상기 나머지가 생성됨 - 를 구동하기 위한 제1 구동부; 상기 비활성화 제어신호에 기초하여 제2 구동 구간 동안 제2 전압으로 상기 출력 노드를 구동하기 위한 제2 구동부; 상기 출력 부스트신호에 기초하여 제1 부스트 구간 동안 상기 출력 노드를 부스트하기 위한 제1 부스트부; 상기 제1 차단 제어신호에 기초하여 제3 구동 구간 동안 상기 제2 차단 제어신호로 제어 노드를 구동하기 위한 제3 구동부; 상기 차단 부스트신호에 기초하여 제2 부스트 구간 동안 상기 제어 노드를 부스트하기 위한 제2 부스트부; 및 상기 제어 노드에 인가되는 제어 전압에 기초하여 상기 제1 구동부와 상기 출력 노드 사이를 선택적으로 차단하기 위한 차단부를 포함하는 전자 장치.
본 발명의 실시예는 부스트 전압을 생성하기 위한 전압 생성기(예:DC-DC converter)를 구비하지 않고 간단한 회로만으로 부스트된 신호를 생성할 수 있으므로, 면적을 줄일 수 있으면서도 동작 신뢰성이 향상되는 효과가 있다.
도 1은 본 발명의 실시예에 따른 전자 장치의 블록 구성도이다.
도 2는 도 1에 도시된 픽셀 어레이의 일부의 내부 구성도이다.
도 3은 도 1에 도시된 로우 컨트롤러의 일부의 내부 구성도이다.
도 4는 도 1에 도시된 전자 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 4에 도시된 리셋 제어 신호의 생성 과정을 더욱 자세하게 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 실시예에 따른 전자 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 전자 장치(100)는 픽셀 어레이(110), 로우 컨트롤러(120), 및 아날로그/디지털 컨버터(130)를 포함할 수 있다.
픽셀 어레이(110)는 로우 제어 신호들(CTRLs)에 기초하여 로우(row) 단위로 픽셀신호들을(PXOUTs) 생성할 수 있다. 도면에 도시되지 않았지만, 픽셀 어레이(110)는 로우 방향과 컬럼(column) 방향으로 배열된 복수의 픽셀을 포함할 수 있다.
로우 컨트롤러(120)는 픽셀 어레이(110)를 상기 로우 단위로 제어하기 위한 로우 제어 신호들(CTRLs)을 생성할 수 있다. 로우 제어 신호들(CTRLs)은 픽셀 어레이(110)의 로우마다 할당된 제어 신호들을 포함할 수 있고, 상기 제어 신호들은 아래에서 설명되는 리셋 제어 신호(RX), 전달 제어 신호(TX), 및 선택 제어 신호(SX)를 포함할 수 있다. 예컨대, 로우 컨트롤러(120)는 공급 전압(도면에 미도시)을 이용하여 리셋 제어 신호(RX), 전달 제어 신호(TX), 및 선택 제어 신호(SX) 중 어느 하나를 생성하고, 상기 공급 전압 대신 예정된 구간 동안 생성되는 신호들(VA, VB, SA, SB, SC, SD)을 이용하여 리셋 제어 신호(RX), 전달 제어 신호(TX), 및 선택 제어 신호(SX) 중 나머지를 생성할 수 있다. 리셋 제어 신호(RX), 전달 제어 신호(TX), 및 선택 제어 신호(SX) 중 나머지는, 부스트된 신호로, 상기 나머지의 활성화 레벨은 신호들(VA, VB, SA, SB, SC, SD)의 활성화 레벨보다 높을 수 있다. 상기 공급 전압은 전자 장치(100)의 외부로부터 지속적으로 공급되는 외부 전압일 수도 있고, 또는 전자 장치(100)의 내부에서 생성 및 공급되는 내부 전압일 수도 있다.
아날로그/디지털 컨버터(130)는 픽셀신호들(PXOUTs)을 디지털신호들(DOUTs)로 변환할 수 있다.
도 2에는 도 1에 도시된 픽셀 어레이(110)의 일예를 보인 회로도가 도시되어 있다. 도 2에는 설명의 편의를 위해 픽셀 어레이(110)에 포함된 상기 복수의 픽셀 중 하나의 픽셀만이 대표적으로 도시되어 있다.
도 2를 참조하면, 상기 픽셀은 포토 다이오드(PD), 플로팅 확산 노드(floating diffusion node)(FD), 초기화 소자(TR1), 전달 소자(TR2), 구동 소자(TR3), 및 선택 소자(TR4)를 포함할 수 있다.
포토 다이오드(PD)는 노출 구간 동안 입사광에 기초하여 광전하를 생성할 수 있다.
플로팅 확산 노드(FD)는 상기 광전하를 축적할 수 있다. 예컨대, 플로팅 확산 노드(FD)에는 기생 커패시터(도면에 미도시)가 접속될 수 있으며, 상기 기생 커패시터는 상기 광전하를 축적할 수 있다.
초기화 소자(TR1)는 리셋 제어 신호(RX)에 기초하여 플로팅 확산 노드(FD)를 소오스 전압(VDDPX)으로 리셋할 수 있다. 예컨대, 초기화 소자(TR1)는 리셋 제어 신호(RX)를 게이트로 입력받으며, 소오스 전압(VDDPX)단과 플로팅 확산 노드(FD) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
전달 소자(TR2)는 전달 제어 신호(TX)에 기초하여 상기 광전하를 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 전달 소자(TR2)는 전달 제어 신호(TX)를 게이트로 입력받으며, 플로팅 확산 노드(FD)와 포토 다이오드(PD) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
구동 소자(TR3)는 플로팅 확산 노드(FD)에 걸린 전압에 기초하여 소오스 전압(VDDPX)으로 선택부(SX)의 일단을 구동할 수 있다. 예컨대, 구동 소자(TR3)는 플로팅 확산 노드(FD)에 게이트가 접속되며, 소오스 전압(VDDPX)단과 선택부(SX) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
선택 소자(TR4)는 선택 제어 신호(SX)에 기초하여 픽셀신호(PXOUT)를 컬럼 라인(COL1)을 통해 아날로그/디지털 컨버터(130)에게 출력할 수 있다. 예컨대, 선택 소자(TR4)는 선택 제어 신호(SX)를 게이트로 입력받으며, 구동부(DX)와 컬럼 라인(COL1) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
도 3에는 도 1에 도시된 로우 컨트롤러(120)의 일예를 보인 회로도가 도시되어 있다. 도 3에는 설명의 편의를 위해 리셋 제어 신호(RX)를 생성하기 위한 회로만이 도시되어 있음에 유의한다. 아울러, 도 3에는 도 1에 도시된 픽셀 어레이(110) 중 리셋 제어 신호(RX)를 입력받는 픽셀들, 즉 어느 하나의 로우에 배열된 픽셀들의 등가 회로(EC)가 부가적으로 도시되어 있음에 유의한다.
도 3을 참조하면, 로우 컨트롤러(120)는 풀업 구동부(MP0), 풀다운 구동부(MN0), 출력 부스트부(C0), 차단 구동부(MN1), 차단 부스트부(C1), 및 차단부(MP1, MP2, MP3)를 포함할 수 있다.
풀업 구동부(MP0)는 활성화 제어신호(VA)에 기초하여 풀업 구동 구간 동안 전원전압(VDD)으로 출력 노드(VOUT)를 구동할 수 있다. 실질적으로, 풀업 구동부(MP0)는 차단부(MP1, MP2, MP3)를 매개하여 출력 노드(VOUT)를 구동할 수 있다. 예컨대, 풀업 구동부(MP0)는 전원전압(VDD)의 공급단과 차단부(MP1, MP2, MP3)의 일단 사이에 접속되고 활성화 제어신호(VA)를 게이트 입력으로 하는 PMOS 트랜지스터를 포함할 수 있다.
풀다운 구동부(MN0)는 비활성화 제어신호(VB)에 기초하여 풀다운 구동 구간 동안 접지전압(VSS)으로 출력 노드(VOUT)를 구동할 수 있다. 예컨대, 풀다운 구동부(MN0)는 출력 노드(VOUT)와 접지전압(VSS)의 공급단 사이에 접속되고 비활성화 제어신호(VB)를 게이트 입력으로 하는 NMOS 트랜지스터를 포함할 수 있다.
출력 부스트부(C0)는 출력 부스트신호(SD)에 기초하여 출력 부스트 구간 동안 출력 노드(VOUT)를 부스트할 수 있다. 예컨대, 출력 부스트부(C0)는 출력 노드(VOUT)와 출력 부스트신호(SD)의 입력 노드 사이에 접속된 커패시터를 포함할 수 있다. 출력 부스트부(C0)에 포함된 상기 커패시터의 커패시턴스는 출력 노드(VOUT)에 접속된 등가 회로(EC)의 기생 커패시턴스(CP)를 고려하여 설정될 수 있다.
차단 구동부(MN1)는 제1 차단 제어신호(SA)에 기초하여 차단 준비 구간 동안 제2 차단 제어신호(SB)로 제어 노드(VPP)를 구동할 수 있다. 예컨대, 차단 구동부(MN1)는 제어 노드(VPP)와 제2 차단 제어신호(SB)의 입력 노드 사이에 접속되고 제1 차단 제어신호(SA)를 게이트 입력으로 하는 NMOS 트랜지스터를 포함할 수 있다.
차단 부스트부(C1)는 차단 부스트신호(SC)에 기초하여 차단 부스트 구간 동안 제어 노드(VPP)를 부스트할 수 있다. 예컨대, 차단 부스트부(C1)는 제어 노드(VPP)와 차단 부스트신호(SC)의 입력 노드 사이에 접속된 커패시터를 포함할 수 있다.
차단부(MP1, MP2, MP3)는 제어 노드(VPP)에 인가되는 제어 전압에 기초하여 풀업 구동부(MP0)와 출력 노드(VPOUT) 사이를 선택적으로 차단할 수 있다. 예컨대, 차단부(MP1, MP2, MP3)는 풀업 구동부(MP0)와 출력 노드(VPOUT) 사이에 직렬로 연결된 제1 내지 제3 스위칭 소자를 포함할 수 있다. 상기 제1 내지 제3 스위칭 소자는 각각 PMOS 트랜지스터를 포함할 수 있다. 본 발명의 실시예에서는 3개의 스위칭 소자를 포함하는 것으로 예를 들어 설명하지만, 반드시 이에 한정되는 것은 아니며, 전원전압(VDD)의 전압 레벨과 리셋 제어 신호(RX)의 목표한 전압 레벨에 따라 적어도 하나의 스위칭 소자를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 전자 장치(100)의 동작을 도 4 및 도 5를 참조하여 설명한다.
도 4에는 도 1에 도시된 전자 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 4에서는 설명의 편의를 위해 픽셀 어레이(110)에 포함된 픽셀들 중 어느 하나의 로우(row)에 배열된 픽셀들을 제어하는 과정을 설명하기 위한 타이밍도가 도시되어 있음에 유의한다.
도 4를 참조하면, 로우 컨트롤러(120)는 싱글 로우 타임 구간 동안 리셋 제어 신호(RX), 전달 제어 신호(TX), 및 선택 제어 신호(SX)를 생성할 수 있다. 예컨대, 로우 컨트롤러(120)는 선택 제어 신호(SX)를 상기 싱글 로우 타임 구간 동안 논리 하이 레벨로 활성화한 상태에서 리셋 구간 동안 리셋 제어 신호(RX)를 논리 하이 레벨로 활성화한 다음 전달 구간 동안 전달 제어 신호(TX)를 논리 하이 레벨로 활성화할 수 있다.
상기 어느 하나의 로우에 배열된 픽셀들은 리셋 제어 신호(RX), 전달 제어 신호(TX), 및 선택 제어 신호(SX)에 기초하여 픽셀신호들(PXOUTs)을 동시에 생성할 수 있다. 상기 어느 하나의 로우에 배열된 픽셀들 중 어느 하나의 픽셀의 동작을 대표적으로 더욱 자세하게 설명하면 다음과 같다. 선택 소자(TR4)는 선택 제어 신호(SX)에 기초하여 구동 소자(TR3)와 컬럼 라인(COL1)을 접속할 수 있다. 초기화 소자(TR1)는 리셋 제어 신호(RX)에 기초하여 상기 리셋 구간 동안 플로팅 확산 노드(FD)를 소오스 전압(VDDPX)으로 리셋할 수 있다. 구동 소자(TR3)는 플로팅 확산 노드(FD)에 걸린 전압에 대응하는 리셋 신호를 상기 리셋 구간 동안 생성할 수 있다. 선택 소자(TR4)는 상기 리셋 신호를 픽셀신호(PXOUT)로서 컬럼 라인(COL1)을 통해 아날로그/디지털 컨버터(130)로 출력할 수 있다. 계속해서, 전달 소자(TR2)는 전달 제어 신호(TX)에 기초하여 상기 전달 구간 동안 상기 광전하를 플로팅 확산 노드(FD)로 전달할 수 있다. 구동 소자(TR3)는 플로팅 확산 노드(FD)에 걸린 전압에 대응하는 데이터 신호를 상기 전달 구간 동안 생성할 수 있다. 선택 소자(TR4)는 상기 데이터 신호를 픽셀신호(PXOUT)로서 컬럼 라인(COL1)을 통해 아날로그/디지털 컨버터(130)로 출력할 수 있다.
도 5에는 도 4에 도시된 리셋 제어 신호(RX)의 생성 과정을 더욱 자세하게 설명하기 위한 타이밍도가 도시되어 있다.
도 5를 참조하면, 활성화 제어 구간(A) 동안, 활성화 제어신호(VA)는 논리 로우 레벨로 활성화될 수 있다. 풀업 구동부(MP0)는 활성화 제어 구간(A) 동안 전원전압(VDD)으로 출력 노드(VOUT)를 구동할 수 있다. 실질적으로, 풀업 구동부(MP0)는 활성화 제어 구간(A)과 차단 준비 구간(B)이 겹치는 구간 동안 전원전압(VDD)으로 출력 노드(VOUT)를 구동할 수 있다. 즉, 활성화 제어 구간(A) 중 차단부(MP1, MP2, MP3)가 풀업 구동부(MP0)와 출력 노드(VOUT) 사이를 차단하지 않는 구간(즉, 상기 겹치는 구간) 동안, 풀업 구동부(MP0)는 전원전압(VDD)으로 출력 노드(VOUT)를 구동할 수 있다. 이때, 출력 노드(VOUT)는 출력 부스트부(C0)에 의해 전원전압(VDD) 레벨로 충전될 수 있다.
차단 준비 구간(B) 동안, 제1 및 제2 차단 제어신호(SA, SB)는 순차적으로 논리 하이 레벨로 활성화될 수 있다. 제1 차단 제어신호(SA)가 활성화됨에 따라, 차단 구동부(MN1)는 차단 준비 구간(B) 중 초기 구간 동안 제2 차단 제어신호(SB)의 비활성화 레벨(즉, VSS)로 제어 노드(VPP)를 구동할 수 있다. 이에 따라, 상기 초기 구간 동안, 차단부(MP1, MP2, MP3)에 포함된 상기 제1 내지 제3 스위칭 소자들은 모두 턴온될 수 있다. 그리고, 제2 차단 제어신호(SB)가 활성화됨에 따라, 차단 구동부(MN2)는 차단 준비 구간(B) 중 후기 구간 동안 제2 차단 제어신호(SB)의 활성화 레벨(즉, VDD)로 제어 노드(VPP)를 구동할 수 있다. 이에 따라, 상기 후기 구간 동안, 차단부(MP1, MP2, MP3)에 포함된 상기 제1 내지 제3 스위칭 소자들은 모두 턴오프될 수 있다. 이때, 제어 노드(VPP)는 차단 부스트부(C1)에 의해 제2 차단 제어신호(SB)의 활성화 레벨(즉, VDD)로 충전될 수 있다.
차단 부스트 구간(C) 동안, 차단 부스트신호(SC)는 논리 하이 레벨로 활성화될 수 있다. 차단 부스트부(C1)는 차단 부스트 구간(C) 동안 제어 노드(VPP)를 차단 부스트신호(SC)의 활성화 레벨(즉, VDD)만큼 부스트할 수 있다. 이때, 제어 노드(VPP)는 제2 차단 제어신호(SB)의 활성화 레벨(즉, VDD)과 차단 부스트신호(SC)의 활성화 레벨(즉, VDD)을 합산한 전압 레벨(2xVDD)을 가질 수 있다. 이에 따라, 차단부(MP1, MP2, MP3)에 포함된 상기 복수의 스위칭부들은 완전히(fully) 턴오프될 수 있다.
출력 부스트 구간(D) 동안, 출력 부스트신호(SD)는 논리 하이 레벨로 활성화될 수 있다. 출력 부스트부(C0)는 출력 부스트 구간(D) 동안 출력 노드(VOUT)를 출력 부스트신호(SD)의 활성화 레벨(즉, VDD)만큼 부스트할 수 있다. 이때, 출력 노드(VOUT)는 기충전된 전원전압(VDD) 레벨과 출력 부스트신호(SD)의 활성화 레벨(즉, VDD)을 합산한 전압 레벨(2xVDD)을 가질 수 있다. 그러나, 픽셀 어레이(110)의 기생 커패시터(CP)를 고려하여야 하므로, 실절적으로 출력 노드(VOUT)는 전원전압(VDD) 레벨과 출력 부스트신호(SD)의 활성화 레벨(즉, VDD)을 합산한 전압 레벨(2xVDD)보다 작을 수 있다. 예컨대, 만약 출력 부스트부(C0)의 커패시턴스와 상기 기생 커패시터(CP)의 커패시턴스가 같다면, 출력 노드(VOUT)는 전원전압(VDD) 레벨과 절반의 전압 레벨(1/2xVDD) - 출력 부스트신호(SD)의 활성화 레벨의 절반을 말함 - 을 합산한 전압 레벨(3/2xVDD)를 가질 수 있다.
한편, 출력 부스트 구간(D) 동안 풀업 구동부(MP0)와 차단부(MP1, MP2, MP3)는 모두 턴오프되지만, 풀업 구동부(MP0)와 차단부(MP1, MP2, MP3)는 각각 기생 다이오드로서 동작할 수 있다. 그러나, 풀업 구동부(MP0)의 문턱 전압과 차단부(MP1, MP2, MP3)에 포함된 상기 제1 내지 제3 스위칭 소자의 문턱 전압들로 인해 출력 노드(VOUT)에서 전원전압(VDD)의 공급단 방향으로 리키지(leakage) 전류 경로가 형성될 수 없다. 즉, 전원전압(VDD)과 풀업 구동부(MP0) 및 상기 제1 내지 제3 스위칭 소자의 문턱 전압들의 합이 리셋 제어 신호(RX)의 목표한 전압 레벨(즉, 3/2xVDD)보다 높으면, 상기 리키지 전류 경로는 형성되지 않는다. 그렇기 때문에, 출력 부스트 구간(D) 동안 출력 노드(VOUT)에 생성되는 리셋 제어 신호(RX)는 상기 목표한 전압 레벨(즉, 3/2xVDD)을 가질 수 있다.
비활성화 제어 구간(E) 동안, 풀다운 제어신호(VB)는 논리 하이 레벨로 활성회될 수 있다. 이에 따라, 풀다운 구동부(MN0)는 비활성화 제어 구간(E) 동안 접지전압(VSS)으로 출력 노드(VOUT)를 구동할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 공급 전압 대신 노멀한 활성화 레벨을 가지는 신호들을 이용하여 부스트된 신호를 생성할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 전자 장치 110 : 로우 컨트롤러
120 : 픽셀 어레이 130 : 아날로그/디지털 컨버터

Claims (16)

  1. 제1 전압의 공급단과 출력 노드 사이에 접속되고, 활성화 제어신호에 기초하여 제1 구동 구간 동안 상기 제1 전압으로 상기 출력 노드를 구동하기 위한 제1 구동부;
    상기 출력 노드와 제2 전압의 공급단 사이에 접속되고, 비활성화 제어신호에 기초하여 제2 구동 구간 동안 상기 제2 전압으로 상기 출력 노드를 구동하기 위한 제2 구동부;
    상기 출력 노드와 출력 부스트신호의 입력 노드 사이에 접속되고, 상기 출력 부스트신호에 기초하여 제1 부스트 구간 동안 상기 출력 노드를 부스트하기 위한 제1 부스트부;
    제어 노드와 제2 차단 제어신호의 입력 노드 사이에 접속되고, 제1 차단 제어신호에 기초하여 제3 구동 구간 동안 상기 제2 차단 제어신호로 상기 제어 노드를 구동하기 위한 제3 구동부; 및
    상기 제1 구동부와 상기 출력 노드 사이에 접속되고, 상기 제어 노드에 인가되는 제어 전압에 기초하여 상기 제1 구동부와 상기 출력 노드 사이를 선택적으로 차단하기 위한 차단부
    를 포함하는 전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 차단부는 상기 제1 부스트 구간을 포함하는 차단 구간 동안 상기 제1 구동부와 상기 출력 노드 사이를 차단하는 전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 차단부는 직렬로 연결된 복수의 스위칭 소자를 포함하는 전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제어 노드와 차단 부스트신호의 입력 노드 사이에 접속되고, 상기 차단 부스트신호에 기초하여 제2 부스트 구간 동안 상기 제어 노드를 부스트하기 위한 제2 부스트부를 더 포함하는 전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제2 부스트 구간은 상기 제1 부스트 구간을 포함하는 전자 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 부스트부는 커패시터를 포함하며,
    상기 커패시터의 커패시턴스는 상기 출력 노드에 접속된 부하(load)의 기생 커패시턴스를 고려하여 설정되는 전자 장치.
  7. 리셋 제어 신호와 전달 제어 신호와 선택 제어 신호에 기초하여 픽셀 신호들을 생성하기 위한 픽셀 어레이; 및
    지속적으로 공급되는 공급 전압을 이용하여 상기 리셋 제어 신호와 상기 전달 제어 신호와 상기 선택 제어 신호 중 어느 하나를 생성하고, 예정된 구간 동안 생성되는 신호들 - 활성화 제어신호, 비활성화 제어신호, 출력 부스트신호, 제1 및 제2 차단 제어신호, 및 차단 부스트신호를 포함함 - 을 이용하여 상기 리셋 제어 신호와 상기 전달 제어 신호와 상기 선택 제어 신호 중 나머지를 생성하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는,
    제1 전압의 공급단과 출력 노드 사이에 접속되고, 상기 활성화 제어신호에 기초하여 제1 구동 구간 동안 상기 제1 전압으로 상기 출력 노드 - 상기 리셋 제어 신호와 상기 전달 제어 신호와 상기 선택 제어 신호 중 상기 나머지가 생성됨 - 를 구동하기 위한 제1 구동부;
    상기 출력 노드와 제2 전압의 공급단 사이에 접속되고, 상기 비활성화 제어신호에 기초하여 제2 구동 구간 동안 상기 제2 전압으로 상기 출력 노드를 구동하기 위한 제2 구동부;
    상기 출력 노드와 출력 부스트신호의 입력 노드 사이에 접속되고, 상기 출력 부스트신호에 기초하여 제1 부스트 구간 동안 상기 출력 노드를 부스트하기 위한 제1 부스트부;
    제어 노드와 상기 제2 차단 제어신호의 입력 노드 사이에 접속되고, 상기 제1 차단 제어신호에 기초하여 제3 구동 구간 동안 상기 제2 차단 제어신호로 상기 제어 노드를 구동하기 위한 제3 구동부; 및
    상기 제1 구동부와 상기 출력 노드 사이에 접속되고, 상기 제어 노드에 인가되는 제어 전압에 기초하여 상기 제1 구동부와 상기 출력 노드 사이를 선택적으로 차단하기 위한 차단부를 포함하는 전자 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 컨트롤러는,
    상기 제어 노드와 상기 차단 부스트신호의 입력 노드 사이에 접속되고, 상기 차단 부스트신호에 기초하여 제2 부스트 구간 동안 상기 제어 노드를 부스트하기 위한 제2 부스트부 더 포함하는 전자 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 차단부는 상기 제1 부스트 구간을 포함하는 차단 구간 동안 상기 제1 구동부와 상기 출력 노드 사이를 차단하는 전자 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 차단부는 직렬로 연결된 복수의 스위칭 소자를 포함하는 전자 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제2 부스트 구간은 상기 제1 부스트 구간을 포함하는 전자 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 부스트부는 커패시터를 포함하며,
    상기 커패시터의 커패시턴스는 상기 출력 노드에 접속된 상기 픽셀 어레이의 기생 커패시턴스를 고려하여 설정되는 전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 신호들은 각각 제1 활성화 레벨을 가지고,
    상기 리셋 제어 신호와 상기 전달 제어 신호와 상기 선택 제어 신호 중 상기 나머지는 상기 제1 활성화 레벨보다 높은 제2 활성화 레벨을 가지는 전자 장치.
  14. 제1 전압의 공급단과 차단 노드 사이에 접속되고 활성화 제어신호를 게이트 입력으로 하는 제1 트랜지스터;
    상기 차단 노드와 출력 노드 사이에 접속되고 제어 노드에 인가되는 제어 전압을 게이트 입력으로 하는 적어도 하나의 제2 트랜지스터;
    상기 출력 노드와 제2 전압의 공급단 사이에 접속되고 비활성화 제어신호를 게이트 입력으로 하는 제3 트랜지스터;
    상기 출력 노드와 출력 부스트신호의 입력 노드 사이에 접속되고 제1 커패시터; 및
    상기 제어 노드와 제2 차단 제어신호의 입력 노드 사이에 접속되고 제1 차단 제어신호를 게이트 입력으로 하는 제4 트랜지스터
    를 포함하는 전자 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제어 노드와 차단 부스트신호의 입력 노드 사이에 접속되는 제2 커패시터를 더 포함하는 전자 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 각각 PMOS 트랜지스터이고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터는 각각 NMOS 트랜지스터인 전자 장치.
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