KR102473162B1 - 쇼트키 배리어 다이오드 - Google Patents
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Abstract
본 발명에 따른 쇼트키 배리어 다이오드는 우주 환경 하 고에너지 입자에 의해 파괴되는 싱글 이벤트 번아웃(SEB)이 방지된 쇼트키 배리어 다이오드로, 상세하게, 캐소드; 상기 캐소드 상부에 위치하는 n+형 반도체층; 상기 n+형 반도체층 상부에 위치하는 n형 반도체층; 상기 n형 반도체층으로부터 연장되어 돌출된 n형 반도체 돌출부; 상기 n형 반도체층에 접하는 상기 n형 반도체 돌출부의 영역인 하부 영역에 돌출부의 가장자리를 따라 형성된 제1 p형 도핑 영역; 상기 제1 p형 도핑 영역과 연장되며 상기 n형 반도체층에 형성된 제2 p형 도핑 영역; 상기 n형 반도체층의 표면과 상기 n형 반도체 돌출부를 덮는 쇼트키 금속층; 및 상기 쇼트키 금속층 상부에 위치하는 애노드;를 포함한다.
Description
본 발명은 쇼트키 배리어 다이오드에 관한 것으로, 상세하게, 우주 환경 하 고에너지 입자에 의해 발생하는 싱글 이벤트 번아웃이 방지된 쇼트키 배리어 다이오드에 관한 것이다.
쇼트키 배리어 다이오드(또는 쇼트키 다이오드)는 n형 반도체와 금속간의 쇼트키 접합을 이용한 다이오드이다. 쇼트키 배리어 다이오드는 일반 스위칭 다이오드에 비하여 순방향 전압강하가 낮고, 마이너리티 캐리어(minority carrier)가 주입되지 않아 작은 손실로 빠른 스위칭 동작을 수행할 수 있다.
그러나, 실리콘 기반의 쇼트키 배리어 다이오드는 쇼트키장벽이 낮아 누설 전류 수준이 높고 브레이크다운(breakdown)이 발생하는 역방향 전압이 낮은 단점이 있으나, 최근 신화갈륨, 질화갈륨, 탄화규소등과 같이 실리콘 소재보다 에너지 밴드갭이 넓은 전력 반도체 소재로 쇼트키 배리어 다이오드가 구현되어, 높은 역방향 전압이 요구되는 용도에서도 쇼트키 배리어 다이오드를 활용할 수 있게 되었다.
한편, 인공위성이나 탐사선등과 같이 우주 환경에서 사용하는 장치들에 구비되는 반도체 소자들은 우주선(cosmic ray)에 노출되게 되는데, 이러한 우주선에는 중이온, 알파 입자, 양성자 등 다양한 고에너지 입자들이 존재한다.
우주선의 고에너지 입자가 반도체 소자를 관통하게 되는 경우 전하의 발생에 의하여 소자가 파괴되거나 오동작하는 문제가 발생한다. 지상 실험의 예로, 중이온 가속기를 활용하여 생성한 고에너지 이온빔 조사에 의해 역방향 전압이 인가 된 쇼트키 배리어 다이오드가 파괴됨이 확인된 바 있다.
고에너지 입자가 반도체를 관통하게 되면, 전자-정공 쌍을 발생시켜, 입자가 관통한 부근이 순간적으로 높은 전도도를 갖게 된다. 쇼트키 배리어 다이오드는 일반적으로 쇼트키 접합 쪽을 애노드로 사용하고 반대편의 n+ 도핑된 쪽을 캐소드로 사용하는데, 고에너지 입자가 소자를 관통하게 되면 쇼트키 접합 부근과 n+ 영역과 n 영역의 경계면에 순간적으로 높은 전계가 인가된다. 이때 전압 조건이 역방향으로 높은 전압이 인가된 상황인 경우 충돌 이온화 현상에 의하여, 생성되는 전하가 증폭하고 소자의 국부적인 온도가 높아져 쇼트키 접합 계면이 파괴된다.
상술한 바와 같이, 역방향 전압이 정격 이내임에도 불구하고 우주 환경에서 고에너지 입자에 의해 예측 불가하게 소자가 오작동하거나 파괴되어, 전자 장치에 오류가 발생하는 문제점이 있다.
본 발명의 목적은 우주 환경에서의 고에너지 입자에 의한 싱글 이벤트 번아웃이 억제된 쇼트키 배리어 다이오드를 제공하는 것이다.
본 발명에 따른 쇼트키 배리어 다이오드는 싱글 번아웃(Single-Event-Burn out)이 방지된 쇼트키 배리어 다이오드로, 캐소드; 캐소드 상부에 위치하는 n+형 반도체층; n+형 반도체층 상부에 위치하는 n형 반도체층; n형 반도체층으로부터 연장되어 돌출된 n형 반도체 돌출부; n형 반도체층에 접하는 n형 반도체 돌출부의 영역인 하부 영역에 돌출부의 가장자리를 따라 형성된 제1 p형 도핑영역; 제1 p형 도핑 영역과 연장되며 n형 반도체층에 형성된 제2 p형 도핑 영역; n형 반도체층의 표면과 n형 반도체 돌출부를 덮는 쇼트키 금속층; 및 쇼트키 금속층 상부에 위치하는 애노드;를 포함한다.
일 구체예에 있어, 상기 n형 반도체 돌출부는 최상부로 돌출된 표면인 상부면에 형성된 제3 p형 도핑 영역을 더 포함할 수 있다.
일 구체예에 있어, 제1 p형 도핑 영역 및 제2 p형 도핑 영역의 도핑 깊이는 서로 독립적으로, 0.02 내지 1.5μm일 수 있다.
일 구체예에 있어, 제3 p형 도핑 영역의 도핑 깊이는 0.1 내지 1.5μm의 범위일 수 있다.
일 구체예에 있어, n형 반도체 돌출부는 필라 어레이, 판 어레이 또는 그리드(grid) 형태일 수 있다.
일 구체예에 있어, 필라 어레이의 필라는 다각 기둥, 원 기둥 또는 타원 기둥 형상일 수 있다.
일 구체예에 있어, 필라 어레이는 사각형, 정사각형, 정육각형 또는 평행사변형에서 선택된 다각형을 반복의 기본 형상으로 하여, 다각형의 각 꼭짓점 또는 각 꼭짓점과 중심점에 필라가 위치할 수 있다.
일 구체예에 있어, 판 어레이는 판의 두께 방향에 평행한 면이 n형 반도체층과 접하며 판의 면이 서로 이격 대향하도록 배열된 다수개의 판을 포함할 수 있다.
일 구체예에 있어, 그리드 형태는, n형 반도체층을 제1 n형 반도체층으로 하여, 제1 n형 반도체층 상부에 제1 n형 반도체층과 연장된 제2 n형 반도체층; 및 제2 n형 반도체층을 관통하는 기둥형 캐비티가 규칙적으로 배열된 캐비티 어레이;에 의한 형태일 수 있다.
일 구체예에 있어, 상기 기둥형 캐비티는, 원기둥, 타원 기둥 또는 삼각 내지 팔각의 다각 기둥일 수 있다.
일 구체예에 있어, 상기 애노드는 상기 n형 반도체층과 상기 n형 반도체 필라간의 단차에서 유래한 쇼트키 금속층의 요철을 메우며 편평한 표면을 가질 수 있다.
일 구체예에 있어, 상기 n+형 반도체층의 반도체 물질은 Si, SiC, GaN, Ga2O3, GaAs 또는 다이아몬드일 수 있다.
본 발명에 따른 쇼트키 배리어 다이오드는, 캐소드 측의 n+ 영역이 돌출부로 돌출된 쇼트키 계면과 연결된 구조를 가짐과 동시에 돌출부의 하부 가장자리를 따라 p 형 도핑 영역이 형성된 구조를 가져, 우주 환경에서, 직선으로 움직이는 고에너지 입자의 경로가 쇼트키 계면과 캐소드 계면을 직접 연결할 확률을 극도로 낮춤으로써, 고에너지 입자에 의한 싱글 이벤트 번 아웃(SEB)을 방지할 수 있다.
이와 함께, 본 발명에 따른 쇼트키 배리어 다이오드는 돌출부의 하부 가장자리 영역 및 n 영역 표면에 형성된 p형 도핑 영역과 p-n 정션(junction)을 형성하며, p-n junction 은 쇼트키 접합보다 높은 SEB 내성을 갖게 되므로 고에너지 입자에 의한 SEB를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 단면을 도시한 일 단면도로, 필라 어레이 형태의 돌출부의 예이며,
도 2는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드에서 n형 반도체 필라와 n형 반도체층간의 접합면을 도시한 도면이며,
도 3은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 단면을 도시한 다른 일 단면도이며,
도 4는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드에서, 판 어레이 형태의 돌출부를 선택적으로 도시한 도면이며,
도 5는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드에서, 그리드 형태의 돌출부를 선택적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드에서 n형 반도체 필라와 n형 반도체층간의 접합면을 도시한 도면이며,
도 3은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 단면을 도시한 다른 일 단면도이며,
도 4는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드에서, 판 어레이 형태의 돌출부를 선택적으로 도시한 도면이며,
도 5는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드에서, 그리드 형태의 돌출부를 선택적으로 도시한 도면이다.
이하 첨부한 도면들을 참조하여 본 발명의 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드를 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
또한 명세서 및 첨부된 특허청구범위에서 사용되는 단수 형태는 문맥에서 특별한 지시가 없는 한 복수 형태도 포함하는 것으로 의도할 수 있다.
본 명세서 및 첨부된 특허청구범위에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
본 명세서 및 첨부된 특허청구범위에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 특별히 한정하지 않는 한, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서 및 첨부된 특허청구범위에서, 막(층), 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분과 접하여 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막(층), 다른 영역, 다른 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 출원인은 우주 환경에서 SEB를 방지할 수 있는 쇼트키 배리어 다이오드에 대한 연구 개발을 수행하는 과정에서, 우주선의 고에너지 입자의 운동이 직선 운동인 점과 쇼트키 배리어 다이오드에서 고에너지 입자에 의한 파괴는 쇼트키 계면과 캐소드의 n+ 영역의 계면을 고에너지 입자가 관통하여야 발생하기 쉽다는 점을 주목하였다. 이에, 쇼트키 배리어 다이오드의 물리적 구조를, 직선 경로로 쇼트키 계면과 n+ 영역의 계면이 관통되기 어려운 구조로 특화시킴과 동시에 p-n 정션을 이용하여 수천 볼트까지 소자가 파괴되지 않고 견딜 수 있는 구조를 개발하여, 본 발명을 완성하기에 이르렀다.
본 발명에 따른 SEB 방지 쇼트키 배리어 다이오드는 캐소드; 캐소드 상부에 위치하는 n+형 반도체층; n+형 반도체층 상부에 위치하는 n형 반도체층; n형 반도체층으로부터 연장되어 돌출된 n형 반도체 돌출부; n형 반도체층에 접하는 n형 반도체 돌출부의 영역인 하부 영역에 돌출부의 가장자리를 따라 형성된 제1 p형 도핑 영역; 제1 p형 도핑 영역과 연장되며 n형 반도체층에 형성된 제2 p형 도핑 영역; n형 반도체층의 표면과 n형 반도체 돌출부를 덮는 쇼트키 금속층; 및 쇼트키 금속층 상부에 위치하는 애노드;을 포함한다.
본 발명에 따른 SEB 방지 쇼트키 배리어 다이오드는 n형 반도체 돌출부와 쇼트키 금속층간의 계면에 국한되어 쇼트키 계면이 형성되고, n형 반도체 돌출부의 하부 영역(n형 반도체층과 접하는 n형 반도체 돌출부의 일 단부 영역)에 n형 반도체 돌출부의 가장자리를 따라 n형 반도체 돌출부를 둘러싸도록 제1 p형 도핑 영역이 형성되며, n형 반도체층의 표면에 표면 도핑층으로 제2 p형 도핑 영역이 형성되는 구조를 가짐으로써, 쇼트키 계면을 통과하되 제1 p형 도핑 영역이나 제2 p형 도핑 영역을 거치지 않고 바로 n형 반도체층을 통과해 n+형 반도체층으로 진행할 수 있는 고에너지 입자의 입사각 범위가 매우 좁게 제한되는 구조를 가져, 싱글 이벤트 번아웃(single event burnout; SEB)이 크게 억제될 수 있다.
유리한 일 예에서, 쇼트키 배리어 다이오드는 n형 반도체 돌출부에서 최상부로 돌출된 표면인 상부면에 형성된 제3 p형 도핑 영역을 더 포함할 수 있다. 이때, 제3 p형 도핑 영역은 상부면의 표면 도핑층일 수 있다. n형 반도체 돌출부에 제3 p형 도핑 영역이 형성되는 경우, 다이오드에서 쇼트키 계면은 n형 반도체 돌출부의 측면에만 선택적으로 형성되게 된다. 상세하게, n형 반도체 돌출부의 표면에서 제3 p형 도핑 영역이 형성되지 않은 측면 영역에만 선택적으로 쇼트키 계면이 형성될 수 있다.
이에 따라, 직진 운동을 하는 고 에너지 입자에 의해 SEB가 발생하기 위해서는 n형 반도체 돌출부의 측면에 형성된 쇼트키 계면을 통과하도록 고에너지 입자가 입사하여야 하며, 이와 동시에 제1 p형 도핑 영역이 형성되지 않은 n형 반도체 돌출부의 중심부와 제2 p형 도핑 영역이 형성되지 않은 n형 반도체층의 표면 영역(n형 반도체 돌출부와 접하는 영역 중 일부)을 통과하여 n+ 반도체 층과 캐소드로 입사할 수 있어야 한다.
이에, 고에너지 입자의 입사각 범위가 더욱 좁게 제한되며 SEB 발생 확률이 보다 더 낮아질 수 있으며, 나아가 쇼트키 계면과 캐소드가 고에너지 입자에 의해 직접 연결될 확률이 실질적으로 0에 이를 수 있다. 즉, 고에너지 입자에 의한 SEB가 실질적으로 완전하게 방지될 수 있다.
일 구체예에서, 제1 p형 도핑 영역 및 제2 p형 도핑 영역의 도핑 깊이는 서로 독립적으로, 0.02 내지 1.5μm일 수 있으나, 반드시 이에 한정되는 것은 아니다.
일 구체예에서, 제3 p형 도핑 영역의 도핑 깊이는 0.1 내지 1.5μm의 범위일 수 있으나, 이에 한정되는 것은 아니다.
일 구체예에서, 돌출부(n형 반도체 돌출부)는 필라 어레이, 판 어레이 또는 그리드(grid) 형태일 수 있다.
도 1은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 단면을 도시한 일 단면도로 돌출부가 필라 어레이 형태인 예이다. 도 1의 예는 설명의 용이함을 위해 단일한 필라만을 도시하였으나, 다수개의 필라가 이격 배열된 어레이 형태를 포함함은 물론이다.
도 1이 도시한 일 예와 같이, 쇼트키 배리어 다이오드는 캐소드(100), n+형 반도체층(200) 및 n형 반도체층(310)이 순차적으로 적층된 구조를 가지며, n형 반도체층(310)과 일체를 이루며 n형 반도체층으로부터 연장 돌출된 n형 반도체 필라(320), n형 반도체층(310)과 n형 반도체 필라(320)의 표면을 덮는 쇼트키 금속층(500) 및 쇼트키 금속층(500)을 덮는 애노드(600)를 포함할 수 있다. 이와 함께, n형 반도체층(310)이나 n형 반도체 필라(320)에서 부분적으로 p형 도펀트로 도핑된 도핑 영역으로, n형 반도체 필라(320)의 하부 영역에 필라(320)의 가장자리를 따라 필라(320)를 감싸도록 형성된 제1 p형 도핑 영역(420) 및 제1 p형 도핑 영역(420)과 연결되며 n형 반도체층(310) 표면에 표면 도핑층으로 형성된 제2 p형 도핑 영역(410)을 포함할 수 있다. 이때, n형 반도체 필라(320)의 하부 영역은 n형 반도체 필라(320)와 n형 반도체층(310)이 접하는 영역을 포함하며, 실질적으로 n형 반도체 필라(320)의 길이를 Lpillar로 하여, n형 반도체층(310)과 n형 반도체 필라(320)간의 접합면(도 1의 점선)으로부터 0.5Lpillar까지의 영역, 보다 실질적으로 n형 반도체층(310)과 n형 반도체 필라(320)간의 접합면으로부터 0.3Lpillar까지의 영역, 보다 더 실질적으로 n형 반도체 필라(320)간의 접합면으로부터 0.1Lpillar까지의 영역을 의미할 수 있다. 또한, 제2 p형 도핑 영역(410)이 형성되는 n형 반도체층(310)의 표면은 적어도 돌출부(도 1의 예에서는 필라)가 형성되지 않은 표면을 의미할 수 있다.
도 2(a)는 원 기둥 형상의 n형 반도체 필라가 구비될 때 n형 반도체 필라(320)와 n형 반도체층(310)간의 접합면(도 1에서 점선으로 도시)만을 선택적으로 상부 조감한 도면이다.
도 2(a)에 도시한 일 예와 같이, 제1 p형 도핑 영역(420)은 n형 반도체 필라(320)의 하부 영역에서 n형 반도체 필라(320)를 감싸도록 n형 반도체 필라(320)의 외측면을 따라 일정 깊이(필라의 외측면에서 필라의 중심측으로의 깊이, D1)로 형성될 수 있다. 이때, 적어도 필라(320)의 중심축을 포함하는 중심 영역(321)은 p형 도펀트로 도핑되지 않고 n형 반도체 필라 고유의 전기적 특성을 유지할 수 있다. 하부 영역에서 제1 p형 도핑 영역(420)이 형성되지 않은 중심 영역(321)을 통해 캐소드와 쇼트키 계면이 연결되며 목적하는 쇼트키 배리어 다이오드 고유의 접합 구조가 구현될 수 있다.
이때, 도 2(a)에 도시한 일 예와 달리, n형 반도체 필라(320)는 삼각, 사각, 오각, 육각, 팔각등의 다각기둥 형성이거나, 타원 기둥일 수 있다. 도 2(b)는 사각 기둥 형상의 n형 반도체 필라가 구비될 때 n형 반도체 필라(320)와 n형 반도체층(310)간의 접합면(도 1에서 점선으로 도시)만을 선택적으로 상부 조감한 도면이다. 도 2(a) 및 도 2(b)의 일 예와 같이, n형 반도체 필라 (320)의 구체 형상과 실질적으로 무관하게, 필라의 중심축에 수직인 단면 기준, 제1 p형 도핑 영역(420)과 제1 p형 도핑 영역(420)이 형성되지 않은 중심 영역(321)은 동심 구조를 가질 수 있으며, p형 도펀트로 미도핑된 중심 영역(321)이 동심 구조의 중심에 위치할 수 있다. 이때, 주지된 바와 같이, 도펀트의 도핑 및 활성화에 의해 도핑 영역을 형성할 수 있는데, 이때 도펀트의 열적 드라이브 인(drive-in)이나 주입된 도펀트의 열적 활성화가 수반됨에 따라 어느정도 키네틱적 변화가 수반될 수 있으나, 거시적으로 p형 도펀트로 미도핑된 중심 영역(321)은 n형 반도체 필라(320)와 유사한 형상을 가질 수 있다. 즉, 필라의 중심축에 수직인 단면 기준, 필라가 삼각, 사각, 오각, 육각, 팔각등의 다각형이거나 원 또는 타원 형상인 경우, p형 도펀트로 미도핑된 중심 영역(321) 또한 이에 대응하는 삼각, 사각, 오각, 육각, 팔각등의 다각형이거나 원 또는 타원 형상일 수 있다.
도 1을 기반으로 상술한 바와 같이, 다이오드의 전체적 구조에서, 제2 p형 도핑 영역은 n형 반도체 필라에 선택적으로 쇼트키 배리어가 형성되도록 하는 역할을 수행할 수 있다. 이러한 제2 p형 도핑 영역, n형 반도체 필라 형태의 돌출 구조와 함께 제1 p형 도핑 영역은 n형 반도체 필라에 입사되어 직진하는 고에너지 입자가 바로 n+ 반도체층과 캐소드를 통과하지 못하도록 하는 역할을 수행할 수 있다.
이에, 제1 p형 도핑 영역의 깊이(D1)가 깊을수록 n형 반도체 필라 표면에 형성된 쇼트키 계면을 통과한 고에너지 입자가 바로 n+ 반도체층으로 진행하기 어려우나, 제1 p형 도핑 영역의 깊이(D1)가 과도하게 깊은 경우 쇼트키 배리어 다이오드 고유의 전류 흐름이 저해될 수 있다. 이에, 제1 p형 도핑 영역(420)이 형성되지 않은 중심 영역(n-region)의 폭(Wn-region)은 안정적인 쇼트키 배리어 다이오드 고유의 동작이 수행될 수 있는 정도의 폭을 갖는 것이 좋다. SEB를 효과적으로 억제함과 동시에 다이오드 작동시 캐소드와 애노드간 원활하게 전류가 흐를 수 있도록, 일 구체예에 따른 쇼트키 배리어 다이오드는 n형 반도체 필라의 중심축을 가로지르는 쇼트키 배리어 다이오드의 단면을 기준 단면으로, 기준 단면에서, 하부 영역은 순방향 전압 시 PN 접합에 의하여 공핍되지 않는 영역의 폭이 적어도 0.1 μm 수준이 되도록 중심 영역(321)의 크기가 제어될 수 있다.
도 3은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 단면을 도시한 다른 일 단면도로 돌출부가 필라 어레이 형태인 예이다. 도 3에 도시한 일 예와 같이, 쇼트키 배리어 다이오드는 n형 반도체 필라(320)의 최상부로 돌출된 표면인 상부면에 형성된 제3 p형 도핑 영역(430)을 더 포함할 수 있다.
제3 p형 도핑 영역(430)에 의해, n형 반도체 필라(320)의 측면에만 선택적으로 쇼트키 계면이 형성될 수 있다. 도 3의 붉은색 화살표로 도시한 일 예와 같이, n형 반도체 필라(320) 상부면에 형성된 제3 p형 도핑 영역(430)에 의해, 쇼트키 계면과 캐소드가 고에너지 입자에 의해 직접 연결될 확률이 실질적으로 0에 이를 수 있다. 즉, 고에너지 입자에 의한 SEB가 실질적으로 완전하게 방지될 수 있다.
도 3과 같이, n형 반도체 필라의 중심축을 가로지르는 쇼트키 배리어 다이오드의 단면을 기준 단면으로, 제2 p형 도핑 영역(410)이 형성되지 않은 n형 반도체층(310)의 표면 영역의 폭은 Wn -region과 같거나 이보다 클 수 있으나, Wpillar 미만일 수 있음은 물론이다. 앞서 상술한 바와 유사하게, 제2 p형 도핑 영역(410)이 형성되지 않은 n형 반도체층(310)의 표면 영역의 폭은 순방향 전압 시 PN 접합에 의하여 공핍되지 않는 영역의 폭이 적어도 0.1 μm 수준이 되도록 제어될 수 있다. 또한, 마찬가지로, n형 반도체층(310)의 두께(T0)는 순방향 전압 시 제2 p형 도핑 영역(410)과 n형 반도체간의 PN 접합에 의해 공핍되지 않은 영역의 두께가 적어도 0.1 μm 수준이 되도록 제어될 수 있다.
구체 디멘젼의 일 예로, n형 반도체 필라의 길이(Lpillar)를 n형 반도체 필라의 폭(Wpillar)으로 나눈 비인 종횡비는 1 내지 20일 수 있며, n형 반도체 필라의 길이(Lpillar)는 0.1 내지 20μm 수준일 수 있으나, 이에 한정되는 것은 아니다. 제1 형 도핑 영역의 도핑 깊이(D1) 및 제2 p형 도핑 영역의 도핑 깊이(D2)는 서로 독립적으로, 0.02 내지 1.5μm 수준일 수 있으며, 제3 p형 도핑 영역의 도핑 깊이(D3)는 0.1 내지 1.5μm의 범위일 수 있으나, 반드시 이에 한정되는 것은 아니다.
일 구체예에서, n형 반도체 필라는 삼각, 사각, 오각, 육각, 팔각등의 다각 기둥, 원 기둥 또는 타원 기둥 형상일 수 있으나, 반드시 이에 한정되는 것은 아니다.
n형 반도체 필라가 다양한 형상을 가질 수 있음에 따라, n형 반도체 필라의 폭은 n형 반도체 필라의 중심축을 가로지르는 쇼트키 배리어 다이오드의 단면인 기준 단면에서 나타날 수 있는 최대폭을 의미할 수 있다.
일 실시예에 따른 쇼트키 배리어 다이오드는 둘 이상의 n형 반도체 필라(320)가 이격 배열된 필라 어레이를 포함할 수 있다. n형 반도체 필라(320)의 측면에 선택적으로 쇼트키 계면이 형성됨에 따라, 다이오드가 n형 반도체 필라의 어레이를 포함함으로써, n형 반도체 필라의 길이를 과도하게 높이지 않고도 목적하는 다이오드 전류를 확보할 수 있다.
고집적화 측면에서, 필라 어레이에서 n형 반도체 필라의 배열은 직사각형, 정사각형, 정육각형 또는 평행사변형에서 선택된 다각형을 반복의 기본 형상으로 하여, 다각형의 각 꼭짓점 또는 각 꼭짓점과 중심점에 n형 반도체 필라가 위치하는 배열일 수 있다.
도 4는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드에서 n형 반도체층(310)으로부터 연장 돌출된 돌출부를 선택적으로 도시한 도면으로, 돌출부가 판 어레이 형태인 예이다.
도 4에 도시한 일 예와 같이, 돌출부는 n형 반도체 판(440)이 서로 이격 배열된 판 어레이 형태일 수 있다. 판 어레이는, 판의 측면(두께 방향의 면)이 n형 반도체층(310)과 접하고 판의 면이 서로 이격 대향하도록 배열된 다수개의 n형 반도체 판(440)을 포함할 수 있다.
도 4와 같은 돌출부의 판은 도 1 내지 도 3을 기반으로 상술한 필라 어레이에서, 필라가 n형 반도체층의 면내 방향에 속하는 일 방향으로 신장된 형태에 대응할 수 있다.
이에, 도 4에서 A-A 단면, 즉, n형 반도체 판(440)의 상부면에서 n형 반도체층(310) 방향으로 판의 두께를 가로지르는 단면은, 도 1 내지 도 3과 실질적으로 동일한 구조를 가질 수 있으며, 이때, n형 반도체 판(440)의 두께는 필라의 폭에 상응할 수 있고, n형 반도체 판(440)의 폭(Wp), 즉, n형 반도체층(310)으로부터 돌출된 높이는 필라의 길이에 상응할 수 있다.
또한, 도면에 도시하지 않았으나, 도 4와 같이, 돌출부가 판 어레이 형태인 경우에도, n형 반도체층(310)과 n형 반도체 판(320)의 표면을 덮는 쇼트키 금속층및 쇼트키 금속층을 덮는 애노드, n형 반도체층(310) 하부에 위치하는 n+형 반도체층과 캐소드를 포함함은 물론이다.
도 5는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드에서 n형 반도체층(310)으로부터 연장 돌출된 돌출부를 선택적으로 도시한 상부 조감도로, 돌출부가 그리드 형태인 예이다.
도 5의 예는 돌출부가 돌출된 방향으로 돌출부를 조감한 상부 조감도로 육각 기공(3차원 기준 육각 기둥형 캐비티, 451)이 하니컴 형태로 배열되며 기공과 기공 사이의 벽면이 n형 반도체인 육각 그리드(450)를 도시한 예이다.
도 5에 도시한 일 예와 같이, 그리드 형태는, 상술한 n형 반도체층을 제1 n형 반도체층으로 하여, 제1 n형 반도체층 상부에 제1 n형 반도체층과 일체로 연장된 제2 n형 반도체층; 및 제2 n형 반도체층을 관통하는 기둥형 캐비티가 규칙적으로 배열된 캐비티 어레이;에 의한 형태일 수 있다. 이에, n형 반도체층(제1 n형 반도체층)은 기둥형 캐비티의 바닥면으로써 노출될 수 있다.
기둥형 캐비티는, 원기둥, 타원 기둥 또는 삼각 내지 팔각의 다각 기둥일 수 있다. 고집적화 측면에서, 그리드 형태의 돌출부에서 기둥형 캐비티의 배열은 직사각형, 정사각형, 정육각형 또는 평행사변형에서 선택된 다각형을 반복의 기본 형상으로 하여, 다각형의 각 꼭짓점 또는 각 꼭짓점과 중심점에 기둥형 캐비티가 위치하는 배열일 수 있다.
일 측면에서, 그리드 형태는 도 1 내지 도 3을 기반으로 상술한 필라 어레이 형태에서 필라간 빈 공간이 n형 반도체로, 필라가 빈 공간으로 전환된 인버트(invert) 구조에 상응할 수 있다.
이에, 도 5에서 B-B 단면, 즉, 그리드의 상부면에서 n형 반도체층의 방향으로 그리드를 가로지르는 단면(두께 방향을 면내 방향으로 갖는 단면임)은, 도 1 내지 도 3과 실질적으로 동일한 구조를 가질 수 있으며, 이때, n형 반도체 그리드의 두께(Tg)는 필라의 폭에 상응할 수 있고, n형 반도체 그리드가 n형 반도체층(제1 n형 반도체층)으로부터 돌출된 높이는 필라의 길이에 상응할 수 있다.
또한, 도면에 도시하지 않았으나, 도 5와 같이, 돌출부가 그리드 형태인 경우에도, n형 반도체층(제1 n형 반도체층)과 그리드 형태의 돌출부의 표면을 덮는 쇼트키 금속층 및 쇼트키 금속층을 덮는 애노드, n형 반도체층(제1 n형 반도체층) 하부에 위치하는 n+형 반도체층과 캐소드를 포함함은 물론이다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드는, 제2 p형 도핑 영역에 의해 n형 반도체 돌출부에 선택적으로 쇼트키 계면이 형성되고, 제1 p형 도핑 영역에 의해 쇼트키 계면이 n형 반도체 돌출부의 하부 영역에서 좁아진 형태로(중심부를 통해) n형 반도체층과 연결되도록 하고, 나아가, n형 반도체 돌출부의 상부면에 제3 p형 도핑 영역을 형성하여 n형 반도체 돌출부의 측면에 쇼트기 계면이 형성되도록 형성됨으로써, 고 에너지 입자에 의한 SEB를 원천적으로 방지할 수 있다.
일 구체예에서, n+형 반도체층의 반도체 물질은 실리콘(Si), 게르마늄 또는 실리콘게르마늄(SiGe)을 포함하는 4족 반도체; 갈륨비소(GaAs), 인듐인(InP) 또는 갈륨인(GaP)을 포함하는 3-5족 반도체; 황화카드뮴(CdS) 또는 텔루르화아연(ZnTe)을 포함하는 2-6족 반도체; 또는 황화납(PbS)을 포함하는 4-6족 반도체;등일 수 있으나, 이에 한정되는 것은 아니다. 일 예로, n+형 반도체층의 반도체 물질은 SiC, GaN, Ga2O3등과 같은 탄화물, 질화물 또는 산화물계 반도체나 다이아몬드등과 같은 넓은(큰) 밴드갭을 갖는 전력 반도체일 수 있다. 실질적인 예로, n+형 반도체층과 n형 반도체층의 반도체 물질은 서로 동일할 수 있으며, Si, SiC, GaN, Ga2O3, GaAs 또는 다이아몬드등일 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, n+형 반도체층과 n형 반도체층은 불순물의 농도가 다른 영역으로 층이 구획된 일체의 물질층일 수 있으며, 이와 달리, n형 반도체층은 n+ 반도체층의 에피텍샬 층일 수 있다.
n+형 반도체층은 n형 불순물이 헤비 도핑된 층(반도체 물질의 층)일 수 있고, n형 반도체층은 n+형 반도체층보다 낮은 농도로 n형 불순물이 도핑된 층(반도체 물질의 층)이거나 진성(intrinsic) n형 반도체 물질의 층일 수 있다. n형 불순물은 구체 반도체 물질을 고려하여 해당 반도체 물질에 전자를 제공하는 것으로 알려진 불순물이면 족하다. Si의 일 예로, n형 불순물은 인, 비소등의 5족 원소를 들 수 있다. n형 반도체층의 진성 전기적 특성이나 n형 불순물 농도는 1012 cm-2 내지 1017 cm-2수준일 수 있으나, 이에 한정되는 것은 아니다. 이때, n형 반도체 돌출부는 n형 반도체층과 연장되어 일체를 이룸에 따라, n형 반도체 돌출부는 전기적 및 물질적으로 n형 반도체층과 실질적으로 동일할 수 있다.
p형 도핑 영역(제1 p형 도핑 영역, 제2 p형 도핑 영역, 또는 제3 p형 도핑 영역)은 n형 반도체층이나 n형 반도체 돌출부의 설계된 영역에 p형 반도체가 주입(도핑)되어 주된 불순물이 n형이 아닌 p형으로 바뀐 영역을 의미할 수 있다. p형 불순물은 구체 반도체 물질을 고려하여 해당 반도체 물질에 정공을 제공하는 것으로 알려진 불순물이면 족하다. Si의 일 예로, n형 불순물은 붕소등 3족 원소를 들 수 있다. p형 도핑 영역(제1 p형 도핑 영역, 제2 p형 도핑 영역, 또는 제3 p형 도핑 영역)의 p형 불순물 도핑 농도는, 1015 cm-2 내지 1020 cm-2수준일 수 있으나, 이에 한정되는 것은 아니다.
n형 반도체 돌출부와 쇼트키 접합을 형성하는 금속층인 쇼트키 금속층은 n형 반도체 돌출부와 쇼트키 접합을 형성하는 금속이면 무방하다. 구체적으로, 쇼트키 금속층은 n형 반도체 돌출부(또는 n형 반도체층)의 전자친화도 대비 높은 일함수를 갖는 금속일 수 있다. 실질적인 일 예로, n형 반도체층이나 n형 반도체 돌출부의 물질로 산화 갈륨등과 같은 전력 반도체를 고려할 때, 쇼트키 금속층으로 Se, Os, Rh, Co, Cu, Pd, Au, Ir, Pt, W, Ag, Ni, 또는 이들의 조합등을 들 수 있다.
캐소드는 n+ 반도체층과 오믹 접합을 하는 금속층이면 무방하며, 애노드는 쇼트키 금속층보다 저항이 낮은 금속이면 무방하다. 이때, 캐소드는 n+ 반도체층과 오믹 접합하는 금속층(오믹 금속층)과 함께 우수한 전기전도도를 제공하는 저저항 금속의 제2 금속층(저저항 금속층)을 포함하는 다층 구조일 수 있으며, 애노드 또한 우수한 전기전도도를 제공하는 저저항 금속층과 함께, 저저항 금속층과 쇼트키 금속층 사이에 위치하는 확산방지층을 더 포함할 수 있다. n형 반도체층이나 n형 반도체 돌출부의 물질로 산화 갈륨등과 같은 전력 반도체를 고려할 때, 저저항 금속층으로 금, 알루미늄등을 들 수 있으며, 확산방지층으로 티타늄이나 티타늄질화물등을 들 수 있으나, 본 발명이 애노드와 캐소드의 구체 물질이나 구조에 의해 한정되는 것은 아니다.
다이오드에서, 애노드 측은 n형 반도체 필라의 돌출 구조에 의해 요철을 갖게 되는데, 쇼트키 금속층과 애노드는 n형 반도체 돌출부의 표면(상부면 및 측면을 모두 포함)과 n형 반도체층 표면을 모두 덮도록 순차적으로 형성될 수 있다. 이때, 도 1등을 통해 도시한 일 예와 같이, 애노드의 금속물질이 편평한 애노드 표면이 형성되도록 n형 반도체 돌출부로부터 기인하는 표면 요철을 모두 메울 수 있으나, 애노드 표면에 n형 반도체 돌출부로부터 유래한 단차가 잔존하는 경우 또한 본 발명의 범주 내이다.
애노드와 캐소드는 반도체 소자 분야에서 금속 전극을 형성하는데 통상적으로 사용되는 방법을 통해 형성되면 족하다. 일 예로, 애노드와 캐소드는 각각 물리적 증착이나 화학적 증착등의 증착 방법을 통해 형성될 수 있으며, 일 예로, 열적 증착을 통해 형성될 수 있다. 이와 함께 또는 이와 독립적으로, 금속물질을 함유하는 전도성 잉크를 도포(인쇄) 및 열처리하여 제조될 수도 있다.
n+형 반도체층과 n형 반도체층은 n형 반도체 웨이퍼의 일 면을 n+가 되도록 n형 불순물로 헤비 도핑하거나, PECVD나 ALD등을 통해 n+형 반도체층에 n형 반도체를 에피텍샬 성장시켜 제조될 수 있으나, 이에 한정되는 것은 아니다.
n형 반도체 돌출부는 n형 반도체층에 설계된 돌출부의 단면 형상과 배열을 갖는 에칭 마스크를 형성한 후 n형 반도체층을 에칭하는 탑-다운(top-down) 방식으로 제조될 수 있으나, 이에 한정되는 것은 아니며, n형 반도체층과 일체를 이루며 목적하는 형태와 배열로 n형 반도체의 돌출 구조를 형성할 수 있는 방법이면 어떠한 방법을 사용하여도 무방하다.
p형 도핑 영역(제1 p형 도핑 영역, 제2 p형 도핑 영역, 또는 제3 p형 도핑 영역)은 각각 독립적으로 또는 동시 형성될 수 있는데, 도핑 마스크로 p형 불순물로 도핑하고자 하는 목적 영역 이외의 영역을 가린 후, p형 불순물 원소를 함유하는 가스를 캐리어 가스와 혼합 공급하여 열처리함으로써 p형 도핑 영역을 형성할 수 있다. 이와 함께 또는 이와 독립적으로, 목적 영역에 p형 불순물을 물리적으로 주입한 후 p형 불순물을 활성화시켜 각 p형 도핑 영역을 형성할 수 있다. 이와 함께, 또는 이와 독립적으로, p형 불순물을 공급하는 막을 목적 영역의 표면에 형성한 후 열적으로 p형 불순물을 반도체 내부로 확산시켜 p형 도핑 영역을 형성할 수 있다.
이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
Claims (11)
- 캐소드;
상기 캐소드 상부에 위치하는 n+형 반도체층;
상기 n+형 반도체층 상부에 위치하는 n형 반도체층;
상기 n형 반도체층으로부터 연장되어 돌출된 n형 반도체 돌출부;
상기 n형 반도체층에 접하는 상기 n형 반도체 돌출부의 영역인 하부 영역에 돌출부의 가장자리를 따라 형성된 제1 p형 도핑 영역;
상기 제1 p형 도핑 영역과 연장되며 상기 n형 반도체층에 형성된 제2 p형 도핑 영역;
상기 n형 반도체층의 표면과 상기 n형 반도체 돌출부를 덮는 쇼트키 금속층; 및
상기 쇼트키 금속층 상부에 위치하는 애노드;
을 포함하는 싱글 이벤트 번아웃(Single-Event-burn out) 방지 쇼트키 배리어 다이오드. - 제 1항에 있어서,
상기 n형 반도체 돌출부는 최상부로 돌출된 표면인 상부면에 형성된 제3 p형 도핑 영역을 더 포함하는, 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 2항에 있어서,
상기 제1 p형 도핑 영역 및 제2 p형 도핑 영역의 깊이는 서로 독립적으로, 0.02 내지 1.5μm이며, 상기 제3 p형 도핑 영역의 깊이는 0.1 내지 1.5μm의 범위인 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 1항에 있어서,
상기 n형 반도체 돌출부는 필라 어레이, 판 어레이 또는 그리드(grid) 형태인 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 4항에 있어서,
상기 필라 어레이의 필라는 다각 기둥, 원 기둥 또는 타원 기둥 형상인, 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 4항에 있어서,
상기 필라 어레이는 사각형, 정사각형, 정육각형 또는 평행사변형에서 선택된 다각형을 반복의 기본 형상으로 하여, 상기 다각형의 각 꼭짓점 또는 각 꼭짓점과 중심점에 필라가 위치하는, 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 4항에 있어서,
상기 판 어레이는 판의 두께 방향에 평행한 면이 상기 n형 반도체층과 접하며 판의 면이 서로 이격 대향하도록 배열된 다수개의 판을 포함하는, 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 4항에 있어서,
상기 그리드 형태는, 상기 n형 반도체층을 제1 n형 반도체층으로 하여, 제1 n형 반도체층 상부에 제1 n형 반도체층과 연장된 제2 n형 반도체층; 및 상기 제2 n형 반도체층을 관통하는 기둥형 캐비티가 규칙적으로 배열된 캐비티 어레이;에 의한 형태인, 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 8항에 있어서,
상기 기둥형 캐비티는, 원기둥, 타원 기둥 또는 삼각 내지 팔각의 다각 기둥인, 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 1항에 있어서,
상기 애노드는 상기 n형 반도체층과 상기 n형 반도체 돌출부간의 단차에서 유래한 쇼트키 금속층의 요철을 메우며 편평한 표면을 갖는, 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드. - 제 1항에 있어서,
상기 n+형 반도체층의 반도체 물질은 Si, SiC, GaN, Ga2O3, GaAs 또는 다이아몬드인, 싱글 이벤트 번아웃 방지 쇼트키 배리어 다이오드.
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|---|---|---|---|---|
| CN115985970A (zh) * | 2022-12-30 | 2023-04-18 | 江南大学 | 一种低正向导通电压氧化镓肖特基二极管及其制备方法 |
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| KR20170102746A (ko) * | 2016-03-02 | 2017-09-12 | 한국전자통신연구원 | 쇼트키 다이오드 및 이의 제조 방법 |
| KR20210094088A (ko) | 2018-12-07 | 2021-07-28 | 지이 에너지 파워 컨버션 테크놀로지 엘티디 | 인버터 시스템 시동 방법 및 인버터 시스템 |
-
2021
- 2021-12-28 KR KR1020210190118A patent/KR102473162B1/ko active IP Right Grant
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| CN115985970B (zh) * | 2022-12-30 | 2024-03-22 | 江南大学 | 一种低正向导通电压氧化镓肖特基二极管及其制备方法 |
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