KR102470135B1 - 플럭스게이트 전류 변환기 - Google Patents

플럭스게이트 전류 변환기 Download PDF

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Abstract

포화 가능한 연자성 코어(4) 및 여자 코일(6)을 포함하는 플럭스게이트 장치(3), 및 제어 회로(7) 및 여자 코일에서 교류 전류를 생성하기 위해 제어 회로에 연결된 전압 발생기(9)를 포함하는 신호 처리 회로(5)를 포함하고, 전압 발생기(9)는 연자성 코어(4)를 교대로 포화시키도록 구성된 최대 양의 전압(+U)과 최대 음의 전압(-U) 사이에서 진동하는 전압을 생성하는 플럭스게이트 전류 변환기(2). 신호 처리 회로는 복수의 교류 전압 기간(P) 중 적어도 하나 동안, 자기 코어의 포화를 나타내는 양 및 음의 임계값 전류(+S3, -S3)에 도달하는 여자 코일 전류의 감지 후에 타임 윈도우(Tn)에 걸쳐 여자 코일을 통해 과부하 전류를 생성하도록 구성된, 제어 회로(7)에 연결된 과부하 회로부(11)를 포함한다.

Description

플럭스게이트 전류 변환기
본 발명은 플럭스게이트 전류 변환기 및 플럭스게이트 전류 변환기를 작동하는 방법에 관한 것이다.
플럭스게이트 전류 변환기는 잘 알려져 있으며 많은 전류 감지 응용 분야에서 사용된다. 플럭스게이트 전류 변환기는 일반적으로 Ne 턴을 갖는 여자 코일(6)에 의해 둘러싸인 포화 가능한 연자성 코어(4)를 갖는 자기장 검출기를 포함한다(도 1 참조). 여자 코일은 Np 턴을 갖는 보상 코일 또는 1차 코일(8)에 자기적으로 결합된다. 이 배열은 변압기의 특성을 갖는다. 많은 플럭스게이트 변환기에서, 측정될 전류를 전달하는 1차 전도체는 자기장 검출기의 중앙 통로를 통해 연장된다. 폐쇄 루프 변환기에서는 자기장 검출기에 자기적으로 결합되고 피드백 회로에서 신호 처리 회로에 연결된 보상 코일이 있는데, 보상 코일은 1차 전도체에 의해 생성된 자기장을 취소하려고 한다. 이러한 배열은 잘 알려져 있다. 보상 코일이 없고 측정될 전류를 전달하는 1차 전도체(1차 코일(8)로 표시됨)만 있는 개방 루프 방식으로 플럭스게이트를 사용하는 것도 가능하다. 그러나 플럭스게이트 자기장 검출기의 높은 감도를 고려하여, 주로 폐쇄 루프 구성에서 사용된다.
예를 들어 도 2a 및 2b에 예시된 바와 같이 플럭스게이트 전류 변환기에 대한 다양한 회로 구성이 알려져 있다. 일반적으로, 이러한 변환기는 실질적으로 정사각형 발진 여자 코일 전압을 출력하는 전압 발생기(9)에 대한 전압 제어 출력(10)을 발생시키는 제어 회로(7)를 포함한다. 실질적으로 정사각형 또는 사다리꼴 전압 신호는 도 3에 도시된 바와 같이 최대 음수 값(-U')과 최대 양수 값(+U') 사이에서 진동한다.
여자 코일 전압은 플럭스게이트 장치(3)의 연자성 코어(4)를 교대로 포화시키며, 이로써 포화는 듀티 사이클의 타이밍(t1', t2')에 영향을 미친다. 측정될 전류를 전달하는 1차 전도체에 의해 생성되는 것과 같은 자기장은 포화 가능한 연자성 코어가 다른 방향보다 한 방향으로 더 빠르게 포화되게 하여, 양 및 음의 전압 신호의 시간에 비대칭을 일으킨다. 시간의 비율(t1' / t2')은 외부 자기장의 진폭 측정값을 제공하므로 측정될 전류의 진폭과 방향을 결정하는 데 사용될 수 있다. 이러한 원리는 잘 알려져 있다.
실질적으로 0인 외부 장에 대한 여자 코일 전류의 절대값(또는 정류된 전류값)을 도시하는 도 3을 참조하여 가장 잘 알 수 있는 바와 같이, 반주기의 초기 단계(S1') 동안, 여자 코일 전류(I meas )는 제어 회로가 임계값 포화를 검출하고 여자 코일(6)에 공급하는 전압 발생기(9)의 전압을 역전시키는 임계점(S3')까지 자기 코어가 포화 상태가 되는 단계(S2')까지 상승한다.
변환기의 감도를 높이기 위해, 측정 저항(R meas )의 저항이 증가할 수 있지만, 결과적으로 여자 코일 전류(I meas )는 여자 코일의 주어진 최대 절대값(U')에 대해, 전압이 감소한다. 포화 임계점(S3')은 측정 저항의 더 높은 저항값에 대해 더 낮게 설정되어야 한다. 따라서 측정 저항의 저항값을 증가시키면 자기 코어(4)의 교류 포화의 크기가 감소한다.
플럭스게이트 변환기 측정 능력보다 훨씬 큰 크기를 갖는 (예를 들어 1차 전도체의 전류 서지로 인한) 외부 자기장의 서지가 발생할 때, 자기 코어(4)에 잔류 자기장이 생성될 수 있다. 그러나 여자 전류를 낮춤으로써 자기 코어(4)의 교류 포화의 크기를 감소시키는 것은 교류 포화장의 크기가 코어의 잔류 자기장을 완전히 제거하기에 불충분하여, 측정 출력의 오프셋을 유발하는 상황을 초래할 수 있다.
본 발명의 목적은 정확하고 신뢰할 수 있으면서도 자기장 서지 및 변환기의 측정 출력에서 오프셋을 유발할 수 있는 다른 상황에 대해 탄력적인 플럭스게이트 전류 변환기, 및 플럭스게이트 전류 변환기를 작동하는 방법을 제공하는 것이다.
비용 효율적이고 신뢰할 수 있는 플럭스게이트 전류 변환기를 제공하는 것이 유리하다.
설치 및 작동이 용이한 플럭스게이트 전류 변환기를 제공하는 것이 유리하다.
본 발명의 목적은 청구항 1에 따른 플럭스게이트 전류 변환기 및 청구항 8에 따른 플럭스게이트 전류 변환기를 작동하는 방법을 제공함으로써 달성된다.
포화 가능한 연자성 코어 및 여자 코일을 포함하는 플럭스게이트 장치, 및 제어 회로 및 여자 코일에서 교류 전류를 생성하기 위해 제어 회로에 연결된 전압 발생기를 포함하는 신호 처리 회로를 포함하는 플럭스게이트 전류 변환기가 개시되어 있다. 전압 발생기는 연자성 코어를 교대로 포화시키도록 구성된 최대 양의 전압과 최대 음의 전압 사이에서 진동하는 전압을 생성한다. 신호 처리 회로는 복수의 교류 전압 기간 중 적어도 하나 동안, 자기 코어의 포화를 나타내는 양 및 음의 임계값 전류에 도달하는 여자 코일 전류의 감지 후에 타임 윈도우에 걸쳐 여자 코일을 통해 과부하 전류를 생성하도록 구성된, 제어 회로에 연결된 과부하 회로부를 포함하는데, 과부화 전류는 동일한 교류 전압 기간에서 여자 코일 전류와 동일한 극성을 갖는다.
유리한 실시예에서, 상기 과부하 회로부는 처리 회로의 측정 저항에 병렬로 연결된 과부하 저항 및 스위치를 포함하고, 제어 회로는 상기 타임 윈도우 동안 스위치를 닫는 과부하 펄스 신호를 생성하도록 구성된다.
유리한 실시예에서, 제어 회로는 일정한 값의 타임 윈도우를 갖는 과부하 펄스 신호를 생성하도록 구성된다.
유리한 실시예에서, 제어 회로는 가변하는 값의 타임 윈도우를 갖는 과부하 펄스 신호를 생성하도록 구성된다.
유리한 실시예에서, 가변하는 값의 타임 윈도우는 연속적으로 감소하는 값의 타임 윈도우를 포함한다.
유리한 실시예에서, 제어 회로는 과부하 펄스 없는 여자 전압의 하나 이상의 기간에 의해 분리된 하나 이상의 기간에 걸쳐 과부하 펄스 신호를 생성하도록 구성된다.
유리한 실시예에서, 제어 회로는 FPGA(Field Programmable Gate Array), 마이크로프로세서, 마이크로컨트롤러 또는 ASIC 중 임의의 것에 제공된다.
포화 가능한 연자성 코어 및 여자 코일을 포함하는 플럭스게이트 장치, 및 제어 회로 및 여자 코일에서 교류 전류를 생성하기 위해 제어 회로에 연결된 전압 발생기를 포함하는 신호 처리 회로를 포함하고, 전압 발생기는 연자성 코어를 교대로 포화시키도록 구성된 최대 양의 전압(+U)과 최대 음의 전압(-U) 사이에서 진동하는 전압을 생성하는 플럭스게이트 전류 변환기를 작동하는 방법으로서, 제어 회로는 자기 코어의 포화를 나타내는 양 및 음의 임계값 전류에 도달하는 여자 코일 전류의 감지 후에 타임 윈도우에 걸쳐 여자 코일을 통해 과부하 펄스 신호를 생성하기 위해 제어 회로에 연결된 과부하 회로부를 구동하는 과부하 펄스 신호 전류를 생성하고, 상기 과부하 펄스 신호는 전압 발생기의 복수의 교류 전압 기간 중 적어도 하나 동안에 생성되며, 과부하 전류는 동일한 교류 전압 기간에서 여자 코일 전류와 동일한 극성을 갖는 방법이 개시되어 있다.
유리한 실시예에서, 제어 회로는 일정한 값의 타임 윈도우를 갖는 과부하 펄스 신호를 생성한다.
유리한 실시예에서, 제어 회로는 가변하는 값의 타임 윈도우를 갖는 과부하 펄스 신호를 생성한다.
유리한 실시예에서, 가변하는 값의 타임 윈도우는 연속적으로 감소하는 값의 타임 윈도우를 포함한다.
유리한 실시예에서, 제어 회로는 과부하 펄스 없는 여자 전압의 하나 이상의 기간에 의해 분리된 하나 이상의 기간에 걸쳐 과부하 펄스 신호를 생성하도록 구성된다.
본 발명의 추가 목적 및 유리한 특징은 청구범위, 상세한 설명 및 첨부된 도면으로부터 명백할 것이다.
도 1은 플럭스게이트 전류 변환기의 종래의 플럭스게이트 측정 헤드의 개략적인 단순화된 도면이다.
도 2a 및 2b는 종래의 플럭스게이트 전류 변환기의 개략적인 회로도를 도시한다.
도 3은 종래의 플럭스게이트 전류 변환기의 여자 코일에서 시간에 따른 전압, 전류의 플롯을 각각 나타낸다.
도 4a 및 4b는 본 발명의 실시예에 따른 플럭스게이트 전류 변환기의 개략적인 회로도를 도시한다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 플럭스게이트 전류 변환기의 여자 코일에서 시간에 따른 전압, 전류의 플롯을 각각 도시하는데, 도 5a, 5b 및 5c는 상이한 과부하 펄스 명령 신호를 갖는 변형이다.
도 6은 종래의 전류 변환기 및 본 발명의 실시예에 따른 전류 변환기에 대한 1차 전류 서지 대 자기 오프셋의 플롯을 도시한다.
도 4a 및 도 4b를 참조하면, 본 발명의 실시예에 따른 플럭스게이트 전류 변환기(2)는 플럭스게이트 측정 헤드(3) 형태의 자기장 검출기, 및 플럭스게이트 측정 헤드에 연결된 신호 처리 회로(5)를 포함한다.
플럭스게이트 측정 헤드(3)는 플럭스게이트 자기장 검출기 분야에 공지된 다양한 구성을 가질 수 있으며, 이러한 구성은 적어도 포화 가능한 연자성 코어(4) 및 Ne 턴으로 자기 코어 주위에 권취된 여자 코일(6)을 포함한다.
플럭스게이트 전류 변환기는 여자 코일(6) 및 포화 가능한 연자성 코어(4)에 자기적으로 결합되는 Np 턴을 갖는 보상 코일(8)을 더 포함할 수 있다. 보상 코일(8)은 측정될 전류를 전달하는 1차 전도체에 의해 생성된 자기장을 제거하고자 하는 자기장을 생성하기 위해 피드백 루프에서 처리 회로(5)에 연결될 수 있다. 전술한 폐쇄 루프 플럭스게이트 변환기의 원리는 그 자체로 잘 알려져 있고 여기서 자세히 설명할 필요가 없다.
대안적인 실시예에서, 플럭스게이트 전류 변환기는 보상 코일이 없는 개방 루프 변환기일 수 있으며, 이 경우 여자 코일(6)과 포화 가능한 연자성 코어(4) 사이의 결합은 측정될 전류가 흐르는 1차 전도체(8)에 직접 결합된다. 1차 전도체(8)는 자기 코어 및 여자 코일의 중심 통로를 직접 통과할 수 있거나 숫자 Np로 표시되는 복수의 권수를 가질 수 있다.
처리 회로(5)는 명령 또는 제어 회로(7) 및 전압 발생기(9)를 포함한다.
제어 회로(7)는 여자 코일에 대한 교류 전압 신호를 생성하기 위해 전압 발생기(9)를 제어하는 전압 제어 출력(10)을 포함한다. 처리 회로는 여자 코일 측정 회로(12) 및 사용자에 대한 측정 신호를 출력하는 변환기 측정 출력(14)을 더 포함한다. 제어 회로에서 출력되는 측정 신호는 변환기가 측정하고자 하는 1차 전도체에 흐르는 1차 전류의 값을 나타낸다.
도 2a 및 2b에 도시된 바와 같은 일반적인 회로 레이아웃은 그 자체로 공지되어 있고, 다른 자체 공지된 플럭스게이트 회로 레이아웃이 본 발명의 범위 내에서 사용될 수 있다. 본 발명에 따르면, 신호 처리 회로는 과부하 펄스 회로부(11)를 더 포함하고, 제어 회로(7)는 스위칭 장치(15)를 통해 여자 코일(6)을 통한 과부하 전류(I overload )의 주입을 작동하는 과부하 펄스 제어 신호를 생성하도록 구성된다. 스위칭 장치(15)는 저항(R overload ) 및 제어 회로(7)에 의해 출력된 논리 신호에 의해 제어될 수 있다. 스위칭 장치가 닫힐 때 측정 저항(R meas )은 저항(R overload )과 병렬이므로 여자 코일을 통해 회로의 저항을 줄이고(1/R circuit = 1/R meas + 1/R overload ) 여자 코일을 통해 전류를 증가시켜 과부하 전류를 생성한다.
처리 회로(5)는 예를 들어 신호 처리 회로 분야에서 그 자체로 잘 알려진 FPGA(Field Programmable Gate Array)로 구현될 수 있다. 다른 실시예에서 처리 회로(5)는 또한 마이크로프로세서, 마이크로컨트롤러 또는 ASIC(Application Specific Integrated Circuit)에서 구현될 수 있다.
도 5a에서 가장 잘 볼 수 있듯이, 초기 단계(S1) 동안 전압이 +U 또는 -U의 최대 진폭으로 스위칭될 때 여자 코일의 전류(I flux )는 제어 회로(7)에 의해 검출된 임계값(S3)에 도달할 때까지 단계(S2) 동안 자기 코어(4)가 포화 상태가 될 때까지 상승한다. 이 임계점(S3)으로부터, 제어 회로(7)는 스위치(15)를 닫는 시간(Tn) 동안 과부하 펄스 제어 신호를 생성한다. 이 타임 윈도우(time window)(Tn) 동안 플럭스 게이트 여자 코일의 전류(I flux )는 측정 저항(R meas )에 병렬로 연결된 과부하 저항(R overload )에 의해 결정되는 레벨까지 증가한다. 코어에 존재할 수 있는 잔여 자기장을 제거하기 위해 높은 자기력이 연자성 코어에 양방향으로 작용하도록 보장하기 위해 과부하 펄스 신호는 각 전류 방향에서, 즉 양의 전압(+U)에 의해 구동되는 양의 전류(+I meas )에 대해 그리고 음의 전압(-U)에 의해 구동되는 음의 전류(-I meas )에 대해 적어도 한 번씩 생성된다.
발진 여자 전압 신호(U)의 기본 주파수는 과부하 펄스가 없을 때와 과부하 펄스가 있을 때 동일하게 유지될 수 있다. 그러나, 변형에서, 과부하 펄스 전류를 수용하기 위해 여자 전압의 기본 주파수를 수정하는 것도 가능하다.
임계값(S3)까지 포화되는 초기 단계(S1) 및 제2 단계(S2)의 현재 형상은 과부하 펄스의 유무에 관계없이 동일하게 유지될 수 있다. 후자는 타임 윈도우(Tn)에서 과부하 펄스 전류의 영향을 받지 않는 측정 중인 1차 전류값을 출력하는 듀티 사이클의 측정을 허용한다. 포화에 대한 시간(t1, t2)의 측정으로부터의 1차 전류값 계산에서, 시간 성분(Tn)은 제거되거나, 포함되지 않거나, 계산에서 고려될 수 있다.
도 5a에 도시된 실시예에서 제어 회로는 각각의 양의 임계값(+S3) 및 각각의 음의 임계값(-S3)에서 논리 과부하 펄스 신호를 생성한다. 논리 과부하 펄스 신호는 모든 진동에서, 또는 예컨대 도 5b에 도시된 바와 같이, 과부하 펄스 신호가 없는 하나 이상의 기간에 의해 중단된 하나 이상의 기간 동안 생성될 수 있다. 간헐적 과부하 펄스 신호는 미리 정의된 규칙적인 방식으로 제어 회로에 의해 생성되거나, 확률적으로 생성될 수 있다. 과부하 펄스 신호는 도 5a 및 5b의 실시예에 도시된 바와 같이, 고정 또는 일정한 타임 윈도우(Tn)를 가질 수 있거나, 도 5c에 도시된 바와 같이 다양한 타임 윈도우(T0, T1, T2)를 가질 수 있다. 다양한 타임 윈도우와 연속적 또는 간헐적 과부하 펄스 신호의 조합이 본 발명의 범위 내에서 생성될 수 있다.
도 5c에 도시된 바와 같은 변화하는 시간 펄스 신호는 여자 전류(I meas )에 의존하는 포화 진폭의 절대값이 점진적으로 감소하는 교번 포화를 제공함으로써 과부하 펄스 전류 자체에 의해 생성될 수 있는 잔류 자기를 제거하거나 감소시키기 위해 연속 펄스에 걸쳐 감소하도록 바람직하게는 연속적으로 감소하는 타임 윈도우(T2<T1<T0)를 갖는다.
따라서, 본 발명에 따른 플럭스게이트 변환기는 여자 코일의 연자성 코어에서 잔류 자기에 의해 생성된 오프셋으로 인한 측정 오류를 피하면서 여자 전류(I meas )의 측정에서 더 큰 감도를 위해 고저항 측정 저항의 사용을 가능하게 한다.
2: 플럭스게이트 전류 변환기
3: 플럭스게이트 장치
4: 포화 가능한 연자성 코어
6: 여자 코일(Ne 권선)
8: 보상 코일 또는 1차 코일(Np 권선)
5: 처리 회로
7: 명령 회로
10: 전압 제어 출력
12: 여자 코일 측정 회로
R meas : 측정 저항
11: 과부화 회로부
13: 과부화 펄스 출력
15: 스위치
R overload : 과부화 저항
14: 측정 출력
9: 전압 발생기
I meas : 여자 코일 전류:
I overload : 과부화 펄스 전류

Claims (12)

  1. 포화 가능한 연자성 코어(4) 및 여자 코일(6)을 포함하는 플럭스게이트 장치(3), 및 제어 회로(7) 및 여자 코일에서 교류 전류를 생성하기 위해 제어 회로에 연결된 전압 발생기(9)를 포함하는 신호 처리 회로(5)를 포함하고, 전압 발생기(9)는 연자성 코어(4)를 교대로 포화시키도록 구성된 최대 양의 전압(+U)과 최대 음의 전압(-U) 사이에서 진동하는 전압을 생성하는 플럭스게이트 전류 변환기(2)로서, 신호 처리 회로는 복수의 교류 전압 기간(P) 중 적어도 하나 동안, 연자성 코어(4)의 포화를 나타내는 양 및 음의 임계값 전류(+S3, -S3)에 도달하는 여자 코일 전류의 감지 후에 타임 윈도우(Tn)에 걸쳐 여자 코일을 통해 과부하 전류를 생성하도록 구성된, 제어 회로(7)에 연결된 과부하 회로부(11)를 포함하고, 동일한 교류 전압 기간에서 연자성 코어(4)의 포화를 감지한 후 발생되는 과부하 전류는 상기 동일한 교류 전압 기간에서 여자 코일 전류와 동일한 극성을 갖는 것을 특징으로 하는 전류 변환기.
  2. 제1항에 있어서, 상기 과부하 회로부는 스위치 및 신호 처리 회로(5)의 측정 저항(Rmeas )에 병렬로 연결된 과부하 저항(Roverload )을 포함하고, 제어 회로는 상기 타임 윈도우(Tn) 동안 스위치를 닫는 과부하 펄스 신호를 생성하도록 구성되는 전류 변환기.
  3. 제1항에 있어서, 제어 회로는 일정한 값의 타임 윈도우를 갖는 과부하 펄스 신호를 생성하도록 구성되는 전류 변환기.
  4. 제1항에 있어서, 제어 회로는 가변하는 값의 타임 윈도우를 갖는 과부하 펄스 신호를 생성하도록 구성되는 전류 변환기.
  5. 제4항에 있어서, 상기 가변하는 값의 타임 윈도우는 연속적으로 감소하는 값의 타임 윈도우(T0, T1, T2)를 포함하는 전류 변환기.
  6. 제1항에 있어서, 제어 회로는 과부하 펄스 없는 여자 전압의 하나 이상의 기간에 의해 분리된 하나 이상의 기간에 걸쳐 과부하 펄스 신호를 생성하도록 구성되는 전류 변환기.
  7. 제1항에 있어서, 제어 회로는 FPGA(Field Programmable Gate Array), 마이크로프로세서, 마이크로컨트롤러 또는 ASIC 중 어느 하나에 제공되는 전류 변환기.
  8. 포화 가능한 연자성 코어(4) 및 여자 코일(6)을 포함하는 플럭스게이트 장치(3), 및 제어 회로(7) 및 여자 코일에서 교류 전류를 생성하기 위해 제어 회로에 연결된 전압 발생기(9)를 포함하는 신호 처리 회로(5)를 포함하고, 전압 발생기(9)는 연자성 코어(4)를 교대로 포화시키도록 구성된 최대 양의 전압(+U)과 최대 음의 전압(-U) 사이에서 진동하는 전압을 생성하는 플럭스게이트 전류 변환기(2)를 작동하는 방법으로서, 제어 회로(7)는 연자성 코어(4)의 포화를 나타내는 양 및 음의 임계값 전류(+S3, -S3)에 도달하는 여자 코일 전류의 감지 후에 타임 윈도우(Tn)에 걸쳐 여자 코일을 통해 과부하 펄스 신호를 생성하기 위해 제어 회로(7)에 연결된 과부하 회로부(11)를 구동하는 과부하 펄스 신호 전류를 생성하고, 상기 과부하 펄스 신호는 전압 발생기의 복수의 교류 전압 기간(P) 중 적어도 하나 동안에 생성되며, 동일한 교류 전압 기간에서 연자성 코어(4)의 포화를 감지한 후 발생되는 과부하 전류는 상기 동일한 교류 전압 기간에서 여자 코일 전류와 동일한 극성을 갖는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 제어 회로는 일정한 값의 타임 윈도우를 갖는 과부하 펄스 신호를 생성하는 방법.
  10. 제8항에 있어서, 제어 회로는 가변하는 값의 타임 윈도우를 갖는 과부하 펄스 신호를 생성하는 방법.
  11. 제10항에 있어서, 상기 가변하는 값의 타임 윈도우는 연속적으로 감소하는 값의 타임 윈도우(T0, T1, T2)를 포함하는 방법.
  12. 제8항에 있어서, 제어 회로는 과부하 펄스 없는 여자 전압의 하나 이상의 기간에 의해 분리된 하나 이상의 기간에 걸쳐 과부하 펄스 신호를 생성하는 방법.
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