KR102466952B1

KR102466952B1 - 표시장치 및 그의 제조방법

Info

Publication number: KR102466952B1
Application number: KR1020170164381A
Authority: KR
Inventors: 이상빈; 이성림
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-12-01
Filing date: 2017-12-01
Publication date: 2022-11-11
Also published as: KR20190064991A; KR20220155958A; KR102653781B1

Abstract

본 명세서는 표시장치 및 그의 제조방법을 개시한다. 본 명세서에 일 실시예에 따른 표시장치는 표시영역의 외곽부에 위치한 비표시영역에 형성되는 패드전극에 대하여, 패드전극을 외부 반응으로부터 효과적으로 보호하고, 기존의 제조 공정을 활용하여 효율적인 제조를 이룰 수 있는 표시패널을 제공할 수 있다. 구체적으로 패드전극의 상부 및 측면을 보호금속층으로 둘러쌈으로써 습식 식각 과정에서 이용되는 에천트 분사 용액이 패드전극을 부식시키는 반응을 방지할 수 있다. 이러한 보호금속층은 패드전극에 비해 더 큰 전극전위(electrode potential)값을 가지는 금속으로 구성되어 패드전극의 보호를 더욱 효과적으로 이룰 수 있다. 또한 보호금속층의 형성에 있어 표시영역의 애노드전극과 동일한 금속으로 구성함으로써, 제조방법의 효율성을 제고시키고 궁극적으로 패드전극의 부식을 방지할 수 있다.

Description

표시장치 및 그의 제조방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 명세서는 표시장치 및 그의 제조방법에 관한 것으로서, 보다 구체적으로는 패드전극을 둘러싸는 보호금속층을 추가하여 표시장치의 성능을 향상시키는 표시장치 및 그의 제조방법에 관한 것이다.

정보화 시대로의 도래는 영상을 표시하는 표시장치의 발전과 함께했다. 최근에 이르러, 표시장치의 발전은 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display)와 같은 다양한 형태로 이어졌다. 특히 양산화 기술, 구동수단의 용이성, 고화질의 구현이라는 장점에서 액정 디스플레이 장치와 발광 디스플레이 장치가 각광을 받고 있다.

통상적으로, 디스플레이 장치는 다수의 게이트라인 및 다수의 데이터라인의 교차로 화소를 정의하는 표시패널, 다수의 게이트라인을 구동하는 게이트 구동부, 다수의 데이터 라인을 구동하는 다수의 데이터 구동 집적회로를 포함하는 데이터 구동부, 게이트 구동부 및 데이터 구동부에 각종 제어신호를 공급하는 타이밍 제어부 및 기준전압을 생성하여 데이터 구동부에 공급하는 전압 생성부를 포함한다.

표시패널의 신호배선은 게이트 구동부 및 데이터 구동부의 신호배선들과 연결된다. 구체적으로 표시 패널의 신호배선은 이방성 도전필름(Anisotropic Conductive Film; ACF)을 통해서 게이트 구동부 및 데이터 구동의 신보배선들과 연결될 수 있다. 이방성 도전필름은 탭 본딩 공정을 통해서 가압되고, 이방성 도전필름 내의 도전볼은 표시패널의 패드전극과 연성 인쇄회로기판을 전기적으로 연결시킨다.

표시패널의 패드전극은 이방성 도전필름이 도전볼과 전기적으로 접촉하기 위해서 적어도 일부분이 노출되며, 노출된 패드전극의 일부분은 표시패널을 제조하는 다수의 제조과정을 거치며 원치 않는 부식 과정을 거칠 수 있다.

표시장치의 제조 공정에서 패드전극을 원치 않는 부식 과정으로부터 보호하기 위한 여러 가지 방안이 모색되고 있으며, 이러한 방안은 공정의 추가 없이 기존에 시행되는 공정을 활용하는 특징이 요구된다.

표시영역의 외곽부에 위치한 비표시영역에 형성되는 패드전극은 이방성 도전필름과 같은 필름과 전기적으로 접촉하기 위해서 적어도 일부분이 노출되어야 하고, 표시장치가 다수의 제조과정을 거치며 노출된 패드전극은 이러한 공정에 취약할 수밖에 없었다. 발명자들은 노출된 패드전극의 효과적인 보호를 위하여 보호금속층을 추가하는 구조를 고안하였다.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 일 실시예에 따라 표시장치 및 그의 제조방법이 제공된다. 구체적으로 표시영역의 외곽부에 위치한 비표시영역에 형성되는 패드전극에 대하여, 패드전극이 다수의 마스크 공정을 거치며 제조자가 원치 않는 반응을 일으키지 않도록 패드전극의 상부 및 측면을 둘러싸는 보호금속층을 추가하고자 한다. 나아가 보호금속층은 보호하고자 하는 패드전극보다 더 큰 전극전위(electrode potential)을 가짐으로써, 외부 반응으로부터 효과적으로 패드전극을 보호할 수 있다. 또한 보호금속층은 표시영역의 박막트랜지스터에 포함된 유기발광소자의 애노드전극을 형성하는 단계를 활용하여, 애노드전극의 형성 단계에서 보호금속층을 동시에 형성할 수 있다. 보호금속층은 애노드전극과 동일한 금속으로 형성되어 궁극적으로 표시장치의 제조방법의 하나인 에칭(etching) 과정으로부터 보호금속층이 에칭 용액과 갈바닉 결합(Galvanic coupling)을 일으키는 것을 최소화할 수 있다.

타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 명세서의 실시예들은, 종래 기술 대비 비표시영역의 패드전극을 외부 반응으로부터 효과적으로 보호하는 효과가 있다.

또한 기존의 제조 공정을 활용하여 효율적인 제조를 이룰 수 있는 표시장치를 제공할 수 있다.

본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.

도 1은 본 명세서의 실시예들이 적용되는 표시장치에 관한 개략적인 구성도이다.
도 2는 본 명세서의 실시예들이 적용되는 표시장치의 개략적인 평면도이다.
도 3은 도 2의 표시영역의 일부인 P 영역을 확대 표현한 박막트랜지스터 어레이 기판의 평면도이다.
도 4는 도 3에서 I-I’선을 따라 절단한 단면을 나타낸 도면이다.
도 5는 도 2의 비표시영역의 일부인 DP 영역을 확대 표현한 패드부를 나타낸 평면도이다.
도 6a는 도 5의 II-II’선을 따라 절단한 단면도이다.
도 6b는 도 5의 II-II’선을 따라 절단한 단면으로, 본 발명의 일 실시예에 따른 도면이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적으로 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 실시예들이 적용되는 표시장치에 관한 개략적인 시스템 구성도이다.

도 1을 참조하면, 표시장치(100)는 m개의 데이터 라인(DL1, ... , DLm, m: 자연수) 및 n개의 게이트 라인(GL1, ... , GLn, n: 자연수)이 형성된 표시패널(140), m개의 데이터 라인(DL1, ... , DLm)을 구동하는 데이터 구동부(120), n개의 게이트 라인(GL1, ... , GLn)을 순차적으로 구동하는 게이트 구동부(130), 데이터 구동부(120) 및 게이트 구동부(130)를 제어하는 타이밍 컨트롤러(110) 등을 포함한다.

우선, 타이밍 컨트롤러(110)는 호스트 시스템으로부터 입력되는 수직/수평 동기신호(Vsync, Hsync)와 영상데이터(data), 클럭신호(CLK) 등의 외부 타이밍 신호에 기초하여 데이터 구동부(120)를 제어하기 위한 데이터 제어신호(Data Control Signal, DCS)와 게이트 구동부(130)를 제어하기 위한 게이트 제어신호(Gate Control Signal, GCS)를 출력한다. 또한, 타이밍 컨트롤러(110)는 호스트 시스템으로부터 입력되는 영상데이터(data)를 데이터 구동부(120)에서 사용하는 데이터 신호 형식으로 변환하고 변환된 영상데이터(data')를 데이터 구동부(120)로 공급할 수 있다.

데이터 구동부(120)는 타이밍 컨트롤러(110)로부터 입력되는 데이터 제어신호(DCS) 및 변환된 영상데이터(data')에 응답하여, 영상데이터(data')를 계조 값에 대응하는 전압 값인 데이터신호(아날로그 화소신호 혹은 데이터 전압)로 변환하여 데이터라인(D1~Dm)에 공급한다.

다시 말해서, 데이터 구동부(120)는, 타이밍 컨트롤러(110)의 제어에 따라, 입력된 영상 데이터(Data)를 메모리에 저장해두고, 특정 게이트 라인이 열리면, 해당 영상 데이터(Data)를 아날로그 형태의 데이터 전압(Vdata)으로 변환하여 m개의 데이터 라인(DL1, ... , DLm)으로 공급함으로써, m개의 데이터라인(DL1, ... , DLm)을 구동한다.

데이터 구동부(120)는 다수의 데이터 구동 집적회로(Data Driver IC, 소스 구동집적회로)를 포함할 수 있는데, 이러한 다수의 데이터 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(140)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 타입의 구동 칩 패키지(Driving Chip package)를 필름 온 글래스(FOG) 방식으로 연결하거나, 표시패널(140)에 직접 형성될 수도 있으며, 경우에 따라서, 표시패널(140)에 집적화되어 형성될 수도 있다.

이러한 표시장치(100)의 표시패널(140)의 비표시영역에는, 기판(300)의 표시영역에 배열된 다수의 신호라인(GL, DL)과 연결되는 패드구조가 형성된다. 여기서 패드구조는, 복수의 금속층과, 각 금속층의 사이마다 위치하고, 복수의 금속층 중에서 인접한 두 금속층을 연결해주는 하나 이상의 컨택홀이 위치하는 절연막을 포함할 수 있다.

한편, 게이트 구동부(130)는 타이밍 컨트롤러(110)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 게이트라인(G1~Gn)에 스캔신호(게이트 펄스 또는 스캔펄스, 게이트 온신호)를 순차적으로 공급한다.

게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이 표시패널(140)의 한 측에만 위치할 수도 있고, 2개로 나누어져 표시패널(140)의 양측에 위치할 수도 있다.

또한, 게이트 구동부(130)는, 다수의 게이트 구동 집적회로(Gate Driver IC)를 포함할 수 있는데, 이러한 다수의 게이트 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(140)의 본딩 패드(Bonding Pad)에 연결되거나, 게이트 인 패널(Gate In Panel, GIP) 타입으로 구현되어 표시패널(140)에 직접 형성될 수도 있으며, 경우에 따라서, 표시패널(140)에 집적화되어 형성될 수도 있다.

본 명세서에서, 게이트 구동부(130)는 게이트 인 패널 타입으로 도시되어 있고, 표시패널(140)의 한 측에만 위치한 경우로 도시되었지만, 본 발명에 따른 표시장치(100)는 이에 제한되지 않음에 유의하여야 한다.

한편 표시패널(140) 상의 각 화소(P)는, 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)에 의해 정의된 영역에 형성되어 매트릭스 형태로 배치될 수 있다. 예를 들어, 표시패널(140)이 유기발광표시패널인 경우, 애노드전극(anode), 공통전극(cathode), 유기층 등을 포함하는 유기발광다이오드, 둘 이상의 트랜지스터 및 하나 이상의 캐패시터 등의 회로 소자가 형성되어 있다.

도 2는 실시예들이 적용되는 표시장치의 개략적인 평면도이다.

도 2는 본 발명의 실시예들에 따른 표시장치(100) 및 표시장치(100)에 포함된 패드 구조를 설명하기 위한 예시적인 도면으로서, 본 발명은 이에 한정되지 않는다.

도 2를 참조하면, 표시장치(100)는, 기판(300)의 표시영역 (Active Area, AA)에 배열된 다수의 신호라인(GL, DL) 및 기판(300)의 비표시영역(Non active Area, NA)에 위치하고, 신호라인(GL, DL)과 연결되는 패드 구조(DP)를 포함할 수 있다.

패드 구조(DP)는 다수의 신호라인(GL, DL) 중 데이터라인(DL)과 연결되는 데이터 패드 구조(DP)일 수 있다. 본 명세서에서는, 데이터 패드 구조(DP)를 중심으로 기재하였으나, 본 발명은 이에 제한되지 않고, 게이트 패드 구조(Gate Pad)에도 적용될 수 있음에 유의하여야 한다.

구체적으로, 표시장치(100)의 표시패널(140)은 표시영역(Active Area, AA)과 비표시영역(Non Active Area, NA)으로 이루어질 수 있다. 비표시영역(NA)은 표시영역(AA)의 외곽, 즉 표시패널(140)의 가장자리에 형성된다. 표시영역(AA)에는 전술한 다수의 게이트라인(G1~Gn)과 데이터라인(D1~Dn)이 교차하고, 교차지점마다 화소(P)가 정의된다.

반면, 비표시영역(NA)에는, 게이트 구동 칩(게이트 구동 집적회로, 232) 및 게이트 구동 칩(232)이 실장된 게이트 구동 칩 필름(230)이 게이트 인 패널(GIP) 방식으로 형성되어 있다.

게이트 구동 칩 필름(230)은 라인 온 글래스(Line On Glass) 방식으로 비표시영역(NA)에 형성된 배선들과 게이트라인들(GL1~GLn)에 연결되도록 표시패널(140)의 기판(300)에 접합된다. 게이트 구동 칩(232)은 도 2에서 두 개를 예시하였지만, 표시패널(140)이 커지면 그 개수가 더 많아질 수 있다. 또한 게이트구동 칩(232)은 표시패널(140)이 커지면서 표시패널(140)의 좌측과 우측에 접합될수도 있다. 이러한 게이트 구동 칩(232)은, 게이트 링크라인(Gate Link Line, 240)을 통해서, 게이트 펄스를 게이트라인들(G1~Gn)에 순차적으로 공급한다.

한편, 비표시영역(NA)의 데이터 구동 칩 필름(210)이 다수 배치되어 있고, 구동 칩 패키지(DCP)의 하단은 소스 인쇄회로기판(Source Printed Circuit Board, SPCB, 160)에 연결된다.

구동 칩(212)은, 소스 드라이브 IC(소스 구동 집적회로)일 수 있고, 데이터 구동 칩 필름(210) 상에 내장된다. 여기서 필름(210)은 소스 연성 회로 필름일 수 있고, 데이터 구동 칩 필름(210)의 입력 단자들은 도전볼(Conductive Ball)을 포함하는 이방성 도전 필름(Anisotropic Conductive Film, ACF)으로 소스 인쇄회로기판(160) 및 표시패널(140)의 기판(300)에 접합될 수 있다. 영상 데이터(Data) 및 타이밍 제어신호는 소스 인쇄회로기판(160)과 데이터 구동칩 필름(210) 상에 형성된 라인 온 필름(Line On Film, LOF) 방식의 배선들을 통해 구동 칩(212)으로 전송될 수 있다.

구동 칩(212)은 타이밍 컨트롤러(110)로부터 영상 데이터(Data)를 수신하고, 아날로그-디지털 변환기(Analog to Digital Convertor, ADC)를 이용하여 영상 데이터(Data)를 변환하여 데이터전압을 발생시키고, 이를 데이터 링크 라인 (Data Link Line, 220)들을 통해 데이터라인들(DL1~DLm)에 공급할 수 있다.

한편, 소스 인쇄회로기판(160)은 연성 회로 케이블(170)을 통해 컨트롤 인쇄회로기판(Control Printed Circuit Board, CPCB, 180)에 연결된다. 컨트롤 인쇄회로기판(180)은 타이밍 컨트롤러(110) 및 파워 구동 칩을 포함할 수 있다.

소스 인쇄회로기판(160)에는 구동 칩(266)과 게이트 구동 칩(236)의 구동에 필요한 전원(power)과 신호들을 전송하는 배선들이 형성된다. 표시패널(140)의 크기에 따라 소스 인쇄회로기판(160)은 복수 개로 나뉘어 표시패널(140)에 접합될 수도 있다.

컨트롤 인쇄회로기판(180)에는 타이밍 컨트롤러(110)와 파워 구동칩 등의 회로가 실장된다.

타이밍 컨트롤러(110)는, 전술한 바와 같이, 호스트 시스템으로부터 입력되는 수직/수평 동기신호(Vsync, Hsync)와 영상데이터(data), 클럭신호(CLK) 등의 외부 타이밍 신호에 기초하여 데이터 구동부(120)를 제어하기 위한 데이터 제어신호(Data Control Signal, DCS)를 데이터 구동 칩(212)으로 출력하고, 게이트 구동부(130)를 제어하기 위한 게이트 제어신호(Gate Control Signal, GCS)를 게이트 구동 칩(232)으로 출력한다. 또한, 타이밍 컨트롤러(110)는 호스트 시스템으로부터 입력되는 영상데이터(data)를 데이터 구동부(120)에서 사용하는 데이터 신호형식으로 변환하고 변환된 영상데이터(data')를 데이터 구동 칩(212)으로 공급할 수 있다.

여기서 호스트 시스템은 TV 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, PC, 홈 시어터 시스템, 폰 시스템 중 어느 하나일 수 있다.

한편, 파워 구동 칩은 화소(P)에 인가되는 전원, 데이터 구동 칩(212) 및 게이트 구동 칩(232)의 전원, 감마보상전압(VGMA), 게이트 구동 전원(VGH, VGL) 등을 발생시킨다.

이하에서, 패드 구조(DP)는, 데이터 패드 구조(DP)일 수 있고, 도 2에 도시된 바와 같이, 표시패널(140)의 비표시영역(NA)에서 일측 끝단에 위치하는 영역의 구조를 의미한다. 다시 말해서, 패드 구조(DP)는, 표시패널(140)에서 데이터 구동 칩 필름(210)과 접착되는 부분의 구조를 의미한다.

도 3은 도 2의 표시영역의 일부인 화소(P) 영역을 확대 표현한 박막트랜지스터 어레이 기판의 평면도이다. 그리고 도 4는 도 3에서 I-I'선을 따라 절단한 표시영역의 단면 구조, 특히 구동 트랜지스터가 속하는 영역의 단면 구조를 나타내는 도면이다.

도 3 및 도 4에 도시된 바와 같이, 본 발명에 따른 박막트랜지스터 어레이기판은 하부 기판(300)상에 게이트 절연막(330)을 두고 교차 형성되어 화소(P) 영역을 정의하는 게이트 라인(GL) 및 데이터 라인(DL)와, 그 교차부마다 형성된 박막트랜지스터(T)와, 그 교차구조로 마련된 화소영역에 형성된 유기발광소자의 애노드전극(370)을 구비한다.

상기 박막트랜지스터(T)는 게이트 라인(GL)의 게이트 신호에 응답하여 데이터 라인(DL)의 화소 신호가 애노드전극(370)에 충전되어 유지되게 한다. 이를 위하여, 상기 박막트랜지스터(T)는 게이트 라인(GL)에 접속된 게이트전극(353)과, 데이터 라인(DL)에 접속된 소스전극(354)과 애노드전극(370)에 접속된 드레인전극(355)을 구비하고, 게이트전극(353)과 게이트절연막(330)을 사이에 두고 중첩되면서 소스전극(354)과 드레인전극(355) 사이에 채널을 형성하는 반도체층(352)을 구비한다.

상기 반도체층(352) 상에는 소스전극(354) 및 드레인 전극(355)과 오믹 접촉을 위한 오믹 콘택층이 형성된다.

상기 애노드전극(370)은 평탄층(360)을 관통하는 콘택홀을 통해 박막 트랜지스터(T)의 드레인전극(355)과 접속되어 화소(P) 영역에 형성된다.

이에 따라 상기 박막트랜지스터(T)를 통해 화소 신호가 공급된 애노드전극(370)과 기준전압이 공급된 공통전극(미도시) 사이에는 전계가 형성된다.

표시영역(AA)에서 기판(300) 상에는 폴리이미드층(310)이 위치할 수 있다. 폴리이미드층(310) 상에는 제1 버퍼층(321)이 위치한다. 제1 버퍼층(321)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.

제1 버퍼층(321) 상에 쉴드층(351)이 위치한다. 쉴드층(351)은 폴리이미드층(310)의 전하 흐름으로 인해서 반도체층(352)의 전류량이 감소되는 것을 방지하는 역할을 한다.

쉴드층(351) 상에는 제2 버퍼층(322)이 위치한다. 제2 버퍼층(322)은 쉴드층(351)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(322)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.

제2 버퍼층(322) 상에 반도체층(352)이 위치한다. 반도체층(352)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(352)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.

반도체층(342) 상에는 게이트 절연막(330)이 위치한다. 게이트 절연막(330)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(330) 상에 상기 반도체층(342)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트전극(353)이 위치한다. 게이트전극(353)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트전극(353)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트전극(353)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.

게이트전극(353) 상에 게이트전극(353)을 절연시키는 제1 층간 절연막(341)이 위치한다. 제1 층간 절연막(341)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.

제1 층간 절연막(341) 상에는 커패시터 금속층(356)이 위치한다. 커패시터 금속층(356)은 게이트 절연막(330)을 사이에 두고 게이트전극(353)과 대면하며, 커패시터 금속층(356) 및 게이트전극(353)은 스토리지 커패시터(Cst)를 형성한다.

커패시터 금속층(356) 상에는 제2 층간 절연막(342)이 위치한다. 제2 층간 절연막(342)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.

제2 층간 절연막(342) 상에는 드레인전극(355)과 소스전극(354)이 위치한다. 소스전극(354)은 컨택홀을 통해서 반도체층(352)에 접속되고, 드레인전극(355)은 또 다른 컨택홀을 통해서 반도체층(352)에 접속된다.

소스전극(354) 및 드레인전극(355)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스전극(354) 및 드레인전극(355)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스전극(354) 및 드레인전극(355)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.

반도체층(352), 게이트전극(353), 드레인전극(355) 및 소스전극(354)은 구동 트랜지스터를 구성한다.

소스전극(354) 및 드레인전극(355) 상에는 평탄층(360)이 위치한다. 평탄층(360)은 구동 트랜지스터 및 표시영역(AA)에 배치되는 트랜지스터를 보호하고, 표시영역(AA)의 단차를 완화시킨다.

평탄층(360) 상에는 유기발광소자의 애노드전극(370)이 위치한다. 애노드전극(370)은 비아홀(Via)을 통해서 구동 트랜지스터의 드레인전극(355)과 접속한다. 애노드전극(370)은 은(Ag), 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO) 등의 투명도전물질로 이루어질 수 있다.

애노드전극(370) 상에는 화소를 구획하는 뱅크층(380)이 위치한다. 뱅크층(380)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobuteneseries resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다.

도 5는 도 2의 비표시영역의 일부인 패드 구조(DP) 영역을 확대 표현한 도면으로, 본 명세서의 실시예들에 따른 패드구조를 나타낸 개략적인 평면도이다. 또한 도 6a는 도 5의 II-II’선을 따라 절단한 단면도이다.

도 5내지 도 6a를 참조하면, 일반적인 표시장치(100)의 패드 구조(DP)는 기판(300) 상에 위치하는 폴리이미드층(410), 폴리이미드층(410) 상에 위치하는 제1 버퍼층(421), 제1 버퍼층(421) 상에 위치하는 제2 버퍼층(422), 제2 버퍼층 상에 위치하는 게이트 절연막(430), 게이트 절연막(430) 상에 위치하는 제1 층간 절연막(441), 제1 층간 절연막(441) 상에 위치하는 제2 층간 절연막(442) 등으로 구성될 수 있다. 상기 폴리이미드층(410), 제1 버퍼층(421), 제2 버퍼층(422), 게이트 절연막(430), 제1 층간 절연막(441) 및 제2 층간 절연막(442)은 각각 도 4의 설명에서 기술한 폴리이미드층(310), 제1 버퍼층(321), 제2 버퍼층(322), 게이트 절연막(330), 제1 층간 절연막(331) 및 제2 층간 절연막(332)과 동일하게 형성될 수 있다. 따라서 이하에서는 이들에 대한 설명을 생략하기로 한다.

또한 제1 층간 절연막(441) 및 제2 층간 절연막(441)은 편의를 위해 보호막으로써 명명될 수 있다.

게이트 절연막(430) 상에는 배선전극(453)이 위치한다. 배선전극(453)은 표시영역(AA)에 배치되는 박막트랜지스터의 게이트전극(353)과 동일한 금속층으로 이루어질 수 있다.

제2 층간 절연막(442) 상에는 패드전극이 위치한다. 각각의 패드전극들은 이방성 도전필름(Anisotropic Conductive Film; ACF)을 통해서 데이터 구동부의 신호배선들과 연결된다. 이방성 도전필름은 탭 본딩 공정을 통해서 가압되고, 이방성 도전필름 내의 도전볼은 패드전극과 연성 인쇄회로기판을 전기적으로 연결시킨다.

패드전극은 다층 구조로 형성되어 제1 부분(491), 제2 부분(454) 및 제3 부분(492)으로 구성될 수 있다. 패드전극의 제2 부분(454)은 제1 부분(491), 제1 층간 절연막(441) 및 제2 층간 절연막(442)을 콘택홀로 관통하여 배선전극(453)과 연결된다. 패드전극의 제3 부분(492)은 제2 부분(454) 상에 위치한다.

패드전극의 제1 부분(491) 및 제 3부분(492)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다.

패드전극의 제2 부분(454)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한 패드전극은 표시영역(AA)에 배치되는 박막트랜지스터의 소스전극(354) 및 드레인전극(355)과 동일한 금속으로 이루어질 수 있다.

제2 층간 절연막(442) 상에는 평탄화막(461)이 형성될 수 있다. 평탄화막(461)은 표시영역(AA)의 평탄층(360)과 동일한 물질로 형성될 수 있다. 또한 평탄화막(461)은 패드전극의 측면으로 습기가 투습되는 것을 방지할 수 있다. 본 발명의 표시장치는 구성 요소를 형성하는 다수의 제조 공정을 거칠 수 있다. 이러한 제조 공정 중 습식 식각은 다수의 단계를 거쳐 이루어지며, 식각실에 표시장치를 이송하여 이송된 표시장치에 에천트를 분사하여 식각하는 단계, 식각이 완료된 표시장치를 세정실에 이송하여 DI를 분사하여 세정하는 단계 및 세정이 완료된 표시장치를 건조실에 이송하여 건조하는 단계 등으로 구성되어 있다.

표시영역(AA)에 위치한 애노드전극(370) 역시 이러한 식각 공정을 거치며, 애노드전극(370)에 에천트를 분사하여 식각하는 단계에서 에천트 용액 내에는 애노드전극(370)으로부터 이온화되어 발생된 금속이온이 존재할 수 있다. 이렇게 발생된 금속이온은 애노드전극(370)의 에천트 분사 단계에서 비표시영역(NA)의 일부인 패드 구조(DP)에 침투해 패드 구조(DP)를 구성하는 다수의 구성요소와 접촉 및 반응할 수 있다.

이러한 반응은 금속이온과 패드 구조(DP)를 구성하는 다수의 구성요소가 가지는 유전상 계열의 차이로 발생한다. 금속이온이 패드 전극(DP)의 구성요소보다 더 큰 전극전위(electrode potential)값을 가진다면 이러한 유전상 계열의 차이로 갈바닉 결합(Galvanic coupling)이 일어나며, 상기 갈바닉 결합으로 인하여 패드 전극(DP)의 구성요소는 부식이 발생한다.

평탄화막(461)의 두께는 도 6a에 한정되지 않고 다양한 높이를 지닐 수 있다. 평탄화막(461)의 높이가 일정 높이가 되지 않으면 패드전극의 제2 부분(454)의 측면이 외부로 노출될 수 있다.패드전극의 제2 부분(454)의 측면이 노출되면 표시장치의 식각 과정에서, 애노드전극(370)으로부터 이온화되어 발생된 금속이온이 존재하는 에천트 용액이 상기 패드전극의 제2 부분(454)의 측면과 접촉하여 갈바닉 결합을 발생시킬 수 있다. 패드전극의 제2 부분(454)은 에천트 용액 상 금속이온에 비해 낮은 전극전위값을 가질 수 있고 이러한 유전상 계열의 차이는 패드전극의 제2 부분(454)의 부식을 발생시킬 수 있다.

패드전극의 제2 부분(454)의 부식은 패드전극과 연결된 화소부에 있어 정상적인 신호 전달을 막고 화소의 암점을 발생시켜, 표시장치의 성능을 하락시키게 된다.

도 6b는 도 5의 II-II’선을 따라 절단한 단면으로, 본 발명의 일 실시예에 따른 도면이다. 도6b의 구성요소 중 도 6a에 나타난 구성요소와 동일한 내용의 경우, 이하에서는 이들에 대한 설명을 생략하기로 한다.

본 발명의 일 실시예에서는, 패드전극 상에 보호금속층(470)이 형성된다. 보호금속층(470)은 패드전극의 제3 부분(492)의 상부 및 패드전극의 제2 부분(454)을 둘러싸며 패드전극의 제2 부분(454)을 외부 반응으로부터 보호한다. 보호금속층(470)은 평탄화막(461)의 두께가 패드전극의 제2 부분(454)의 측면을 둘러쌀 만큼 충분한 두께를 가지지 못해 패드전극의 제2 부분(454)의 측면이 노출되는 경우라도, 패드전극의 제2 부분(454)의 측면을 둘러쌀 수 있다. 또한 보호금속층(470)은 패드전극의 제3 부분(492)의 상부 및 패드전극의 제2 부분(454)을 둘러싸며 평탄화막(461) 상부의 일부를 덮도록 구성될 수 있다. 보호금속층(470)이 평탄화막(461) 상부의 일부를 덮는 정도는 도 6b에 한정되지 않고, 더 적게 혹은 더 많이 덮을 수 있다.

보호금속층(470)은 패드전극의 제2 부분(454)의 효과적인 보호를 위해 패드전극보다 더 큰 전극 전위(electrode potential)값을 가지는 금속으로 구성될 수 있다. 구체적으로 패드전극이 Al(알루미늄)으로 구성될 때, 보호금속층(470)은 Zn(아연), Ni(니켈), Sn(주석), Pb(납) 등이 가능하다. 패드전극의 제2 부분(454)을 부식시키는 에천트 용액 상 금속이온은 애노드전극(370)으로부터 발생되어 높은 전극 전위를 가질 수 있다. 패드전극의 제2 부분(454)과 에천트 용액 상 금속이온의 갈바닉 결합은 이들 사이의 유전상 계열의 차이가 클수록 가속화되므로 패드전극의 제2 부분(454)을 효과적으로 보호하기 위해서는 에천트 용액 상 금속이온과의 유전상 계열의 차이가 작아야 한다. 따라서 보호금속층(470)의 전극 전위가 패드전극보다 커질수록 보호 효과는 커지게 된다.

보호금속층(470)은 애노드전극(370)과 동일한 제조공정을 통해 구성할 수 있다. 애노드전극(370)은 전면 증착이 아닌 부분 증착 공정이 요구되고 다수의 포토리소그래피공정(마스크 공정)이 필요하다. 여기서 상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산수율을 떨어뜨리는 단점이 있다. 특히 패턴을 형성하기 위하여 설계된 마스크는 매우 고가여서, 공정에 적용되는 마스크 수가 증가하면 표시장치의 제조비용이 이에 비례하여 증가하게 된다. 보호금속층(470)은 상기 애노드전극(370)을 형성하는 마스크 공정과 동일한 공정을 통해 증착될 수 있고 이는 새로운 마스크 공정의 추가를 막을 수 있다.

보호금속층(470)이 애노드전극(370)과 동일한 제조공정을 통해 형성된다면 보호금속층(470)은 애노드전극(370)과 동일한 금속으로 구성될 수 있다. 패드전극의 제2 부분(454)의 측면과 부식 반응을 일으키는 에천트 용액의 금속이온은 애노드전극(370)의 습식 식각 과정에서 에천트 용액 상으로 이온화된다. 보호금속층(470)이 애노드전극(370)과 동일한 금속으로 형성된다면 에천트 용액 상 금속이온과 유전 상 동일한 계열을 가지며 갈바닉 결합이 발생하지 않으며 패드전극의 제2 부분(454)의 부식을 방지할 수 있다.

본 발명의 표시장치는 다음과 같은 표시장치의 제조방법을 가질 수 있다.

먼저 기판(300) 상에 제1 도전막을 도포한 후 포토리소그래피공정(마스크공정)을 이용하여 상기 제1 도전막을 선택적으로 패터닝함으로써 기판(300) 상면에 배선전극(453)을 형성한다.

여기서 제1 도전막으로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 사용할 수 있다.

배선전극(453)을 형성하는 단계는 표시영역의 구성요소의 제조단계와 동일한 단계일 수 있다. 상기 구성요소로는 게이트전극(353)이 될 수 있고, 따라서 표시영역에 배치된 게이트전극을 형성하는 단계는 배선전극(453)을 형성하는 단계와 동일한 단계일 수 있다.

다음으로, 배선전극(453)이 형성된 기판(300) 상에 제1 절연막 및 제2 절연막을 도포할 수 있다. 제1 절연막 및 제2 절연막은 실리콘 산화막(SiOx) 및 실리콘 질화막(SiNx)일 수 있다. 제1 절연막 및 제2 절연막은 각각 제1 층간 절연막(441) 및 제2 층간 절연막(442)으로 이용된다. 제1 층간절연막(441) 및 제2 층간 절연막(442)은 편의를 위해 보호막으로써 명명될 수 있다.

이후 보호막 상에 배선전극(453)의 일부를 노출시키는 콘택홀을 형성한다.

다음으로, 보호막 상에 제2 도전막을 도포한 후 포토리소그래피공정(마스크공정)을 이용하여 상기 제2 도전막을 선택적으로 패터닝함으로써 기판(300) 상면에 패드전극을 형성한다. 패드전극은 보호막 상의 콘택홀을 통해 배선전극(453)과 전기적으로 연결할 수 있다.

여기서 제2 도전막으로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 사용할 수 있다.

다음으로 패드전극이 형성된 기판(300) 상에 제3 절연막을 도포한 후 포토리소그래피공정(마스크공정)을 이용하여 상기 제3 절연막을 선택적으로 패터닝함으로써 기판(300) 상면에 평탄화막(461)을 형성한다. 제3 절연막의 선택적인 패터닝을 통해 패드전극의 상면을 노출시킬 수 있다.

여기서 제3 절연막으로 실리콘 산화막(SiOx) 및 실리콘 질화막(SiNx)일 수 있다.

평탄화막(461)이 형성된 기판(300) 상에 제3 도전막을 도포한 후 포토리소그래피공정(마스크공정)을 이용하여 상기 제3 도전막을 선택적으로 패터닝함으로써 기판(300) 상면에 보호금속층(470)을 형성한다. 제3 도전막의 선택적인 패터닝을 통해 패드전극의 상면을 노출시킬 수 있다. 또한 제3 도전막을 기판(300) 상에 도포하는 단계는 패드전극의 노출된 측면을 덮을 수 있다.

보호금속층(470)을 형성하는 단계는 표시영역의 구성요소의 제조단계와 동일한 단계일 수 있다. 상기 구성요소로는 애노드전극(370)이 될 수 있고, 따라서 표시영역에 배치된 애노드전극(370)을 형성하는 단계는 평탄화막(461) 상의 전면에 보호금속층(470)을 도포하는 단계 및 보호금속층(470)을 선택적으로 패터닝하는 단계와 동일한 단계일 수 있다.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 그 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 당업자에 의해 기술적으로 다양하게 연동 및 구동될 수 있으며, 각 실시예들이 서로에 대하여 독립적으로 실시되거나 연관 관계로 함께 실시될 수도 있다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100 : 표시장치
140 : 표시패널
300 : 기판
353 : 게이트전극
354 : 소스전극
355 : 드레인전극
370 : 애노드전극
453 : 배선전극
454 : 제2 부분
461 : 평탄화막
470 : 보호금속층
491 : 제1 부분
492 : 제3 부분

Claims

표시영역의 외곽부에 위치한 비표시영역;
상기 비표시영역에 형성되는 패드전극;
상기 패드전극을 둘러싸는 보호금속층;
상기 패드전극과 상기 보호금속층 사이에 위치하는 평탄화막을 포함하고,
상기 보호금속층은 상기 패드전극보다 더 큰 전극전위(electrode potential)값을 가지는 금속으로 구성되며,
상기 보호금속층은 상기 평탄화막 상부의 일부를 덮도록 구성된 표시장치.
제1 항에 있어서,
상기 표시영역에 배치된 유기발광소자의 애노드전극을 더 포함하고,
상기 보호금속층은 상기 유기발광소자의 애노전극과 동일한 금속으로 구성된 표시장치.
제1 항에 있어서,
상기 패드전극은 다층 구조로서 제1 부분, 상기 제1 부분 상에 위치하는 제2 부분 및 상기 제2 부분 상에 위치하는 제3 부분으로 포함하며
상기 보호금속층은 상기 패드전극의 제2 부분의 노출된 측면을 둘러싸는 표시장치.
제3 항에 있어서,
상기 제2 부분은 콘택홀을 통해 제1 부분을 관통하도록 구성된 표시장치.
제1 항에 있어서,
상기 비표시영역에 형성되는 배선전극; 및
상기 배선전극의 상부에 위치하는 보호막을 더 포함하고
상기 패드전극은 상기 보호막 상부에 위치하여 상기 보호막을 관통하는 콘택홀을 통해 상기 배선전극과 연결되는 표시장치.
제5 항에 있어서,
상기 표시영역에 배치되는 박막트랜지스터; 및
상기 박막트랜지스터를 구성하는 게이트전극을 더 포함하고
상기 배선전극은 상기 게이트전극과 동일한 금속으로 구성된 표시장치.
삭제
제1 항에 있어서,
상기 표시영역에 배치되는 박막트랜지스터; 및
상기 박막트랜지스터를 구성하는 소스전극 및 드레인전극을 더 포함하고,
상기 패드전극은 상기 소스전극 또는 드레인전극과 동일한 금속으로 구성된 표시장치.
제1 항에 있어서,
상기 평탄화막은 상기 패드전극의 측면 중 일부분만을 덮도록 구성된 표시장치.
패드전극을 형성하는 단계;
상기 패드전극 상의 전면에 평탄화막을 도포하는 단계;
상기 평탄화막을 선택적으로 패터닝하여 상기 패드전극의 상면을 노출시키는 단계;
상기 평탄화막 상의 전면에 보호금속층을 도포하는 단계;
상기 보호금속층을 선택적으로 패터닝하는 단계; 및
상기 평탄화막 상의 전면에 보호금속층 도포하는 단계는 패드전극의 노출된 측면을 덮는 표시장치의 제조방법.
제10 항에 있어서,
상기 보호금속층을 선택적으로 패터닝하는 단계는 노출된 상기 패드전극의 상면을 노출시키는 단계를 더 포함하는 표시장치의 제조방법.
제10 항에 있어서,
표시영역에 배치된 애노드전극을 형성하는 단계를 더 포함하고,
상기 애노드전극을 형성하는 단계는 상기 평탄화막 상의 전면에 보호금속층을 도포하는 단계 및 상기 보호금속층을 선택적으로 패터닝하는 단계와 동일한 단계인 표시장치의 제조방법.
제10 항에 있어서,
배선전극을 형성하는 단계;
상기 배선전극 상의 전면에 보호막을 도포하는 단계; 및
상기 보호막에 콘택홀을 형성하여 상기 배선전극 및 패드전극을 연결하는 단계를 더 포함하는 표시장치의 제조방법.
제13 항에 있어서,
표시영역에 배치된 게이트전극을 형성하는 단계를 더 포함하고,
상기 표시영역에 배치된 게이트전극을 형성하는 단계는 상기 배선전극을 형성하는 단계와 동일한 단계인 표시장치의 제조방법.
표시영역의 외곽부에 위치한 비표시영역;
상기 비표시영역에 형성되는 패드전극;
상기 패드전극을 둘러싸는 보호금속층;
상기 패드전극과 상기 보호금속층 사이에 위치하는 평탄화막을 포함하고,
상기 보호금속층은 상기 패드전극보다 더 큰 전극전위(electrode potential)값을 가지는 금속으로 구성되며,
상기 평탄화막은 상기 패드전극의 측면 중 일부분만을 덮도록 구성된 표시장치.
제3 항에 있어서,
상기 패드전극의 제2 부분은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어지는 제 2 부분을 포함하고, 상기 보호금속층은 Zn(아연), Ni(니켈), Sn(주석), Pb(납)으로 이루어지는 표시장치.