KR102452154B1 - 영상 처리 장치 및 이를 포함하는 표시 시스템 - Google Patents

영상 처리 장치 및 이를 포함하는 표시 시스템 Download PDF

Info

Publication number
KR102452154B1
KR102452154B1 KR1020150149457A KR20150149457A KR102452154B1 KR 102452154 B1 KR102452154 B1 KR 102452154B1 KR 1020150149457 A KR1020150149457 A KR 1020150149457A KR 20150149457 A KR20150149457 A KR 20150149457A KR 102452154 B1 KR102452154 B1 KR 102452154B1
Authority
KR
South Korea
Prior art keywords
signal
operating frequency
frame
data
operation unit
Prior art date
Application number
KR1020150149457A
Other languages
English (en)
Other versions
KR20170048847A (ko
Inventor
박경민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150149457A priority Critical patent/KR102452154B1/ko
Priority to US15/290,060 priority patent/US10319335B2/en
Publication of KR20170048847A publication Critical patent/KR20170048847A/ko
Priority to US17/168,054 priority patent/USRE49524E1/en
Application granted granted Critical
Publication of KR102452154B1 publication Critical patent/KR102452154B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/93—Regeneration of the television signal or of selected parts thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363—Graphics controllers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
    • H04N19/132—Sampling, masking or truncation of coding units, e.g. adaptive resampling, frame skipping, frame interpolation or high-frequency transform coefficient masking
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/93—Regeneration of the television signal or of selected parts thereof
    • H04N5/95—Time-base error compensation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0435—Change or adaptation of the frame rate of the video stream
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2350/00—Solving problems of bandwidth in display systems
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel

Abstract

영상 처리 장치는 프레임 버퍼, 표시 제어부 및 연산부를 포함한다. 프레임 버퍼는 픽셀의 RGB 데이터를 순차적으로 취합하여 프레임 데이터를 생성하고, 프레임 데이터의 취합이 완료된 경우 프레임 갱신 커맨드에 응답하여 프레임 갱신 완료 신호를 활성화하고 프레임 데이터를 출력한다. 표시 제어부는 수직 동기화 신호에 기초하여 프레임 갱신 커맨드를 생성하고, 프레임 갱신 완료 신호의 초당 활성화 횟수를 나타내는 초당 프레임 수 신호를 생성한다. 연산부는 수직 동기화 신호 및 RGB 데이터 신호를 생성하고, 초당 프레임 수 신호가 미리 정해진 기준 값 미만인 경우 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정한다.

Description

영상 처리 장치 및 이를 포함하는 표시 시스템{IMAGE PROCESSOR AND DISPLAY SYSTEM INCLUDING THE SAME}
본 발명은 동적 주파수 설정 방법(DVFS)에 관한 것으로서, 더욱 상세하게는 초당 프레임 수가 감소하지 않도록 동작 주파수를 동적으로 설정하는 영상 처리 장치 및 이를 포함하는 표시 시스템에 관한 것이다.
일반적인 표시 시스템은 시청자가 화면의 끊김을 인식할 수 없도록 60 FPS(Frame per second)로 동작한다. 표시 장치로 출력하는 프레임 데이터가 60FPS의 역수에 해당하는 16ms 내에 생성되지 못하는 경우, 프레임 데이터가 표시 장치에 표시되지 못하고 생략된다. 이를 프레임 드롭(Frame drop)이라 한다.
프레임 드롭이 발생하는 경우, 표시 시스템에 포함되는 연산부는 휴지 상태(Idle state)로 동작하고, 일반적인 동적 주파수 설정 방법에 의해 연산부의 동작 주파수가 떨어지고, 이는 다시 프레임 드롭을 야기한다. 결과적으로, 연산부의 동작 주파수가 낮게 유지되고 프레임 속도(Frame rate) 또한 낮게 유지되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 초당 프레임 수가 감소하지 않도록 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정하는 영상 처리 장치를 제공하는데 있다.
본 발명의 일 목적은 초당 프레임 수가 감소하지 않도록 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정하는 표시 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 영상 처리 장치는 프레임 버퍼, 표시 제어부 및 연산부를 포함한다. 상기 프레임 버퍼는 픽셀의 RGB 데이터를 순차적으로 취합하여 프레임 데이터를 생성하고, 상기 프레임 데이터의 취합이 완료된 경우 프레임 갱신 커맨드에 응답하여 프레임 갱신 완료 신호를 활성화하고 상기 프레임 데이터를 출력한다. 상기 표시 제어부는 수직 동기화 신호에 기초하여 상기 프레임 갱신 커맨드를 생성하고, 상기 프레임 갱신 완료 신호의 초당 활성화 횟수를 나타내는 초당 프레임 수 신호를 생성한다. 상기 연산부는 상기 수직 동기화 신호 및 상기 RGB 데이터 신호를 생성하고, 상기 초당 프레임 수 신호가 미리 정해진 기준 값 미만인 경우 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정한다.
일 실시예에 있어서, 상기 초당 프레임 수 신호가 상기 미리 정해진 기준 값 이상인 경우, 상기 연산부는 상기 동작 주파수의 변동 범위의 하한을 초기화할 수 있다.
일 실시예에 있어서, 상기 연산부는 상기 연산부가 시간 당 처리하는 인스트럭션의 수를 나타내는 사용량에 기초하여 상기 동작 주파수를 조절할 수 있다.
일 실시예에 있어서, 상기 연산부는 주파수 조절부를 구비하는 중앙 연산부, 그래픽 연산부 및 멀티플렉서를 포함할 수 있다. 상기 멀티플렉서는 상기 중앙 연산부가 생성한 조절 신호에 기초하여 상기 중앙 연산부가 생성하는 제1 데이터 또는 상기 그래픽 연산부가 생성하는 제2 데이터 중 하나를 상기 RGB 데이터로서 출력할 수 있다. 상기 주파수 조절부는 상기 초당 프레임 수 신호에 기초하여 제1 동작 주파수 조절 신호 및 제2 동작 주파수 조절 신호를 생성할 수 있다. 상기 중앙 연산부는 상기 제1 동작 주파수 조절 신호에 따라 상기 중앙 연산부의 제1 동작 주파수를 변경하고, 상기 그래픽 연산부는 상기 제2 동작 주파수 조절 신호에 따라 상기 그래픽 연산부의 제2 동작 주파수를 변경할 수 있다.
일 실시예에 있어서, 상기 주파수 조절부는 상기 중앙 연산부가 시간당 처리하는 인스트럭션의 수를 나타내는 제1 사용량에 기초하여 상기 제1 동작 주파수 조절 신호를 변경하고, 상기 주파수 조절부는 상기 그래픽 연산부가 시간당 처리하는 인스트럭션의 수를 나타내는 제2 사용량에 기초하여 상기 제2 동작 주파수 조절 신호를 변경할 수 있다.
일 실시예에 있어서, 상기 주파수 조절부는 상기 제2 동작 주파수에 따라 상기 제1 동작 주파수의 변동 범위의 하한을 설정할 수 있다.
일 실시예에 있어서, 상기 주파수 조절부는 상기 초당 프레임 수 신호가 상기 미리 정해진 기준 값 미만인 경우 상기 제1 동작 주파수의 변동 범위의 하한을 상기 미리 정해진 최소 동작 주파수로 설정할 수 있다.
일 실시예에 있어서, 상기 주파수 조절부는 상기 초당 프레임 수 신호가 상기 미리 정해진 기준 값 이상인 경우 상기 제1 동작 주파수의 변동 범위의 하한을 초기화할 수 있다.
일 실시예에 있어서, 상기 중앙 연산부가 상기 RGB 데이터를 생성하는 경우, 상기 중앙 연산부는 상기 제1 데이터를 생성하고, 상기 중앙 연산부는 상기 조절 신호를 활성화하고, 상기 멀티플렉서는 상기 RGB 데이터로서 상기 제1 데이터를 출력할 수 있다. 상기 그래픽 연산부가 상기 RGB 데이터를 생성하는 경우, 상기 그래픽 연산부는 상기 중앙 연산부가 생성한 인스트럭션에 따라 상기 제2 데이터를 출력하고, 상기 중앙 연산부는 상기 조절 신호를 비활성화하고, 상기 멀티플렉서는 상기 RGB 데이터로서 상기 제2 데이터를 출력할 수 있다.
일 실시예에 있어서, 상기 중앙 연산부는 일정 주기마다 상기 수직 동기화 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 일정 주기는 1/60초일 수 있다.
일 실시예에 있어서, 상기 프레임 갱신 커맨드가 인가되었을 때 상기 프레임 데이터의 취합이 완료된 경우, 상기 프레임 버퍼는 상기 프레임 갱신 완료 신호를 활성화하고, 상기 표시 제어부는 상기 초당 프레임 수 신호를 증가시킬 수 있다.
일 실시예에 있어서, 상기 프레임 갱신 커맨드가 인가되었을 때 상기 프레임 데이터의 취합이 완료되지 못한 경우, 상기 프레임 버퍼는 상기 프레임 갱신 완료 신호를 비활성화하고, 상기 표시 제어부는 상기 초당 프레임 수 신호를 증가시키지 않을 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시 시스템은 영상 처리부, 타이밍 제어부, 표시 패널, 데이터 구동부 및 스캔 구동부를 포함한다. 상기 영상 처리부는 프레임 데이터를 생성하고, 상기 프레임 데이터의 초당 갱신 횟수에 기초하여 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정한다. 상기 타이밍 제어부는 상기 프레임 데이터에 기초하여 데이터 구동부 제어 신호 및 스캔 구동부 제어 신호를 생성한다. 상기 표시 패널은 복수의 픽셀들을 포함한다. 상기 데이터 구동부는 상기 데이터 구동부 제어 신호에 기초하여 복수의 데이터 신호들을 생성하여 복수의 데이터 신호 라인들을 통해 상기 복수의 픽셀들에 제공한다. 상기 스캔 구동부는 상기 스캔 구동부 제어 신호에 기초하여 복수의 스캔 신호들을 생성하여 복수의 스캔 신호 라인들을 통해 상기 복수의 픽셀들에 제공한다.
일 실시예에 있어서, 상기 영상 처리부는 프레임 버퍼, 표시 제어부 및 연산부를 포함할 수 있다. 상기 프레임 버퍼는 픽셀의 RGB 데이터를 순차적으로 취합하여 상기 프레임 데이터를 생성하고, 상기 프레임 데이터의 취합이 완료된 경우 프레임 갱신 커맨드에 응답하여 프레임 갱신 완료 신호를 활성화하고 상기 프레임 데이터를 출력할 수 있다. 상기 표시 제어부는 수직 동기화 신호에 기초하여 상기 프레임 갱신 커맨드를 생성하고, 상기 프레임 갱신 완료 신호의 초당 활성화 횟수 및 상기 프레임 데이터의 초당 갱신 횟수를 나타내는 초당 프레임 수 신호를 생성한다. 상기 연산부는 상기 수직 동기화 신호 및 상기 RGB 데이터 신호를 생성하고, 상기 초당 프레임 수 신호가 미리 정해진 기준 값 미만인 경우 상기 동작 주파수의 변동 범위의 하한을 상기 미리 정해진 최소 동작 주파수로 설정할 수 있다.
일 실시예에 있어서, 상기 초당 프레임 수 신호가 상기 미리 정해진 기준 값 이상인 경우, 상기 연산부는 상기 동작 주파수의 변동 범위의 하한을 초기화할 수 있다.
일 실시예에 있어서, 상기 프레임 갱신 커맨드가 인가되었을 때 상기 프레임 데이터의 취합이 완료된 경우, 상기 프레임 버퍼는 상기 프레임 갱신 완료 신호를 활성화하고, 상기 표시 제어부는 상기 초당 프레임 수 신호를 증가시키고, 상기 표시 패널은 출력 이미지를 상기 프레임 데이터에 상응하는 이미지로 갱신할 수 있다.
일 실시예에 있어서, 상기 프레임 갱신 커맨드가 인가되었을 때 상기 프레임 데이터의 취합이 완료되지 못한 경우, 상기 프레임 버퍼는 상기 프레임 갱신 완료 신호를 비활성화하고, 상기 표시 제어부는 상기 초당 프레임 수 신호를 증가시키지 않고, 상기 표시 패널은 출력 이미지를 갱신하지 않을 수 있다.
본 발명의 실시예들에 따른 영상 처리 장치 및 이를 포함하는 표시 시스템은 프레임 속도와 연산부의 동작 주파수가 모두 낮아지는 고정 상황(Locking state)에서, 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정해 주어 상기 고정 상황을 풀어줌으로써 초당 프레임 수를 미리 정해진 기준 이상으로 유지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 영상 처리 장치를 나타내는 블록도이다.
도 2는 도 1의 영상 처리 장치에 포함되는 연산부의 동작을 나타내는 순서도이다.
도 3은 도 1의 영상 처리 장치에 포함되는 연산부의 동작을 나타내는 표이다.
도 4는 도 1의 영상 처리 장치에 포함되는 연산부의 일 실시예를 나타내는 블록도이다.
도 5는 도 5의 연산부의 동작을 나타내는 순서도이다.
도 6은 도 6의 연산부의 동작을 나타내는 표이다.
도 7은 종래 기술에 따라 프레임 드롭이 발생하는 경우를 나타내는 타이밍도이다.
도 8은 도 1의 영상 처리 장치에 따라 프레임 속도가 유지되는 결과는 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 표시 시스템을 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 표시 시스템을 포함하는 전자 기기를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템 인터페이스를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 영상 처리 장치를 나타내는 블록도이다.
도 1을 참조하면, 영상 처리 장치(100)는 프레임 버퍼(FRAME BUFFER; 130), 표시 제어부(DISPLAY CONTROLLER; 120) 및 연산부(PU; 110)를 포함한다.
프레임 버퍼(130)는 픽셀의 RGB 데이터를 순차적으로 취합하여 프레임 데이터(FD)를 생성한다. 프레임 데이터(FD)의 취합이 완료된 경우, 프레임 버퍼(130)는 프레임 갱신 커맨드(FUC)에 응답하여 프레임 갱신 완료 신호(FUD)를 활성화하고 프레임 데이터(FD)를 출력하고, 프레임 데이터(FD)를 전달받아 표시하는 표시 패널은 프레임 데이터(FD)에 상응하는 이미지를 표시한다. 프레임 데이터(FD)의 취합이 완료되지 않은 경우, 프레임 버퍼(130)는 프레임 갱신 커맨드(FUC)에 응답하여 프레임 갱신 완료 신호(FUD)를 비활성화하고 프레임 데이터(FD)를 출력하지 않고 상기 표시 패널은 이전 프레임의 프레임 데이터(FD)에 상응하는 이미지를 유지한다.
표시 제어부(120)는 수직 동기화 신호(VSYNC)에 기초하여 프레임 갱신 커맨드(FUC)를 생성하고, 프레임 갱신 완료 신호(FUD)의 초당 활성화 횟수를 나타내는 초당 프레임 수 신호(FPS)를 생성한다. 일 실시예에 있어서, 수직 동기화 신호(VSYNC)는 1/60초를 주기로 주기적으로 활성화될 수 있다. 수직 동기화 신호(VSYNC)는 표시 장치의 분야에서 통상의 기술자에게 널리 알려진 신호이므로 자세한 설명은 생략한다.
프레임 갱신 커맨드(FUC)가 인가되었을 때 프레임 데이터(FD)의 취합이 완료된 경우, 프레임 버퍼(130)는 프레임 갱신 완료 신호(FUD)를 활성화하고, 표시 제어부(120)는 초당 프레임 수 신호(FPS)를 증가시킬 수 있다. 반면에, 프레임 갱신 커맨드(FUC)가 인가되었을 때 프레임 데이터(FD)의 취합이 완료되지 못한 경우, 프레임 버퍼(130)는 프레임 갱신 완료 신호(FUD)를 비활성화하고, 표시 제어부(120)는 초당 프레임 수 신호(FPS)를 증가시키지 않을 수 있다.
연산부(110)는 연산부(110)가 시간 당 처리하는 인스트럭션의 수를 나타내는 사용량에 기초하여 상기 동작 주파수를 조절할 수 있다. 다시 말해, 상기 연산부는 상기 사용량에 기초하여 연산부(110)의 동작 주파수를 변경하는 동적 주파수 설정 방법(DVFS)를 사용할 수 있다.
연산부(110)는 수직 동기화 신호(VSYNC) 및 RGB 데이터 신호(RD)를 생성하고, 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값 미만인 경우 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정한다. 연산부(110)는 초당 프레임 수 신호(FPS)가 상기 미리 정해진 기준 값 이상인 경우 상기 동작 주파수의 변동 범위의 하한을 초기화할 수 있다.
도 2는 도 1의 영상 처리 장치에 포함되는 연산부의 동작을 나타내는 순서도이다.
도 2를 참조하면, 표시 제어부(120)는 일정 주기마다 이전 1초 동안 프레임 갱신 완료 신호(FUD)의 활성화 횟수를 계수한 값을 초당 프레임 수 신호(FPS)로서 생성한다(단계 S110). 연산부(110)는 초당 프레임 수 신호(FPS)와 미리 정해진 기준 값(VP)을 비교한다(단계 S120).
초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 미만인 경우 (S120: YES), 연산부(110)는 연산부(110)의 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수(PMF)로 설정한다(단계 S140). 다시 말해, 프레임 속도와 연산부(110)의 동작 주파수가 모두 낮아져 있는 고정 상황(Locking state)을 풀어주기 위해, 연산부(110)의 동작 주파수를 미리 정해진 최소 동작 주파수(PMF)로 증가시켜 상기 고정 상황을 풀어줄 수 있다.
미리 정해진 기준 값(VP)은 사용자에 의해 설정될 수 있다. 일 실시예에 있어서, 전력 소모량을 희생하여 높은 프레임 속도를 원하는 경우 미리 정해진 기준 값(VP)은 60FPS에 가까운 큰 값을 가질 수 있다. 다른 실시예에 있어서, 전력 소모량을 감소시키기 위해 프레임 속도를 최소한으로 유지하려는 경우 미리 정해진 기준 값(VP)은 60FPS보다 현저히 작은 값을 가질 수 있다.
초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 이상인 경우(S120: NO), 연산부(110)는 연산부(110)의 동작 주파수의 변동 범위의 하한을 초기화한다(단계 S130). 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 이상인 경우(S120: NO) 연산부(110)가 더 이상 고정 상황에서 동작하지 않으므로, 연산부(110)의 동작 주파수의 변동 범위의 하한을 원래의 값으로 되돌릴 수 있다.
영상 처리 장치(100)는 상기 단계들(S110 내지 S140)을 일정 주기마다 수행할 수 있다. 상기 단계들(S110 내지 S140)에 의해 변동된 동작 주파수의 변동 범위는 연산부(110)에 다음 주기 동안 적용될 수 있다. 상기 일정 주기는 1초, 500ms 또는 250ms일 수 있으며, 그 외의 값을 가질 수 있다.
도 3은 도 1의 영상 처리 장치에 포함되는 연산부의 동작을 나타내는 표이다.
도 3은 미리 정해진 기준 값(VP)이 50FPS이고, 최소 동작 주파수(PMF)가 1GHz인 경우, 연산부(110)의 동작 범위들을 나타낸다. 초당 프레임 수 신호(FPS)가 50FPS 이상인 경우, 연산부(110)의 동작 주파수는 0.5GHz 에서 2GHz까지 변경될 수 있다. 초당 프레임 수 신호(FPS)가 50FPS 미만인 경우, 연산부(110)의 동작 주파수는 고정 상황을 풀기 위해 1GHz에서 2GHz까지 동작할 수 있다.
도 4는 도 1의 영상 처리 장치에 포함되는 연산부의 일 실시예를 나타내는 블록도이다. 도 5는 도 5의 연산부의 동작을 나타내는 순서도이다. 도 6은 도 6의 연산부의 동작을 나타내는 표이다.
도 4를 참조하면, 연산부(110)는 주파수 조절부(FREQ CNTL; 114)를 구비하는 중앙 연산부(CPU; 111), 그래픽 연산부(GPU; 112) 및 멀티플렉서(113)를 포함할 수 있다.
일 실시예에 있어서, 중앙 연산부(111)는 모든 종류의 태스크를 수행할 수 있는 통상의 범용 프로세서일 수 있다. 일 실시예에 있어서, 그래픽 연산부(112)는 그래픽 태스크의 가속을 위해 고안된 그래픽 전용 프로세서일 수 있다.
멀티플렉서(113)는 중앙 연산부(111)가 생성한 조절 신호(CS)에 기초하여 중앙 연산부(111)가 생성하는 제1 데이터(DADTA1) 또는 그래픽 연산부(112)가 생성하는 제2 데이터(DATA2) 중 하나를 RGB 데이터(RD)로서 출력할 수 있다. 자세하게는, 일 실시예에 있어서, 중앙 연산부(111)가 RGB 데이터(RD)를 생성하는 경우, 중앙 연산부(111)는 제1 데이터(DATA1)를 생성하고, 중앙 연산부(111)는 조절 신호(CS)를 활성화하고, 멀티플렉서(113)는 RGB 데이터(RD)로서 제1 데이터(DATA1)를 출력할 수 있다. 그래픽 연산부(112)가 RGB 데이터(RD)를 생성하는 경우, 그래픽 연산부(112)는 중앙 연산부(111)가 생성한 인스트럭션에 따라 제2 데이터(DATA2)를 출력하고, 중앙 연산부(111)는 조절 신호(CS)를 비활성화하고, 멀티플렉서(113)는 RGB 데이터(RD)로서 제2 데이터(DATA2)를 출력할 수 있다.
다른 실시예에 있어서, 중앙 연산부(111)가 RGB 데이터(RD)를 생성하는 경우, 중앙 연산부(111)는 제1 데이터(DATA1)를 생성하고, 중앙 연산부(111)는 조절 신호(CS)를 비활성화하고, 멀티플렉서(113)는 RGB 데이터(RD)로서 제1 데이터(DATA1)를 출력할 수 있다. 그래픽 연산부(112)가 RGB 데이터(RD)를 생성하는 경우, 그래픽 연산부(112)는 중앙 연산부(111)가 생성한 인스트럭션에 따라 제2 데이터(DATA2)를 출력하고, 중앙 연산부(111)는 조절 신호(CS)를 활성화하고, 멀티플렉서(113)는 RGB 데이터(RD)로서 제2 데이터(DATA2)를 출력할 수 있다.
주파수 조절부(114)는 초당 프레임 수 신호(FPS)에 기초하여 제1 동작 주파수 조절 신호(CFCS) 및 제2 동작 주파수 조절 신호(GFCS)를 생성할 수 있다. 중앙 연산부(111)는 제1 동작 주파수 조절 신호(CFCS)에 따라 중앙 연산부(111)의 제1 동작 주파수(F1)를 변경하고, 그래픽 연산부(112)는 제2 동작 주파수 조절 신호(GFCS)에 따라 그래픽 연산부(112)의 제2 동작 주파수(F2)를 변경할 수 있다.
주파수 조절부(114)는 중앙 연산부(111)가 시간당 처리하는 인스트럭션의 수를 나타내는 제1 사용량에 기초하여 제1 동작 주파수 조절 신호(CFCS)를 변경할 수 있다. 상기 제1 사용량이 증가하는 경우, 주파수 조절부(114)는 제1 동작 주파수(F1)를 증가시켜 중앙 연산부(111)가 일정 시간 내에 보다 많은 수의 연산을 수행할 수 있도록 제1 동작 주파수 조절 신호(CFCS)를 조절할 수 있다. 상기 제1 사용량이 감소하는 경우, 주파수 조절부(114)는 제1 동작 주파수(F1)를 감소시켜 중앙 연산부(111)가 일정 시간 내에 보다 적은 수의 연산을 수행하여 전력 소모를 줄일 수 있도록 제1 동작 주파수 조절 신호(CFCS)를 조절할 수 있다.
주파수 조절부(114)는 그래픽 연산부(112)가 시간당 처리하는 인스트럭션의 수를 나타내는 제2 사용량에 기초하여 제2 동작 주파수 조절 신호(GFCS)를 변경할 수 있다. 상기 제2 사용량이 증가하는 경우, 주파수 조절부(114)는 제2 동작 주파수(F2)를 증가시켜 그래픽 연산부(112)가 일정 시간 내에 보다 많은 수의 연산을 수행할 수 있도록 제2 동작 주파수 조절 신호(GFCS)를 조절할 수 있다. 상기 제2 사용량이 감소하는 경우, 주파수 조절부(114)는 제2 동작 주파수(F2)를 감소시켜 그래픽 연산부(112)가 일정 시간 내에 보다 적은 수의 연산을 수행하여 전력 소모를 줄일 수 있도록 제2 동작 주파수 조절 신호(GFCS)를 조절할 수 있다.
일 실시예에 있어서, 주파수 조절부(114)는 제2 동작 주파수(F2)에 따라 제1 동작 주파수(F1)의 변동 범위의 하한을 설정할 수 있다. 도 6을 참조하면, 주파수 조절부(114)는 제2 동작 주파수(F2)가 600MHz인 경우 제1 동작 주파수(F1)를 2GHz로 고정할 수 있고, 주파수 조절부(114)는 제2 동작 주파수(F2)가 500MHz인 경우 제1 동작 주파수(F1)를 1GHz에서 2GHz까지 변경할 수 있고, 주파수 조절부(114)는 제2 동작 주파수(F2)가 400MHz인 경우 제1 동작 주파수(F1)를 0Hz에서 2GHz까지 변경할 수 있고, 주파수 조절부(114)는 제2 동작 주파수(F2)가 430MHz인 경우 제1 동작 주파수(F1)를 0Hz에서 2GHz까지 변경할 수 있다. 도 6의 표는 주파 수 조절부(114)가 제2 동작 주파수(F2)에 따라 제1 동작 주파수(F1)의 변동 범위의 하한을 설정하는 일 실시예를 보인 것이며, 주파수 조절부(114)는 도 6의 표와 달리 동작할 수 있다.
주파수 조절부(114)는 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 미만인 경우 제1 동작 주파수(F1)의 변동 범위의 하한을 미리 정해진 최소 동작 주파수(PMF)로 설정할 수 있다. 일 실시예에 있어서, 도 6의 표에서 제2 동작 주파수(F2)가 400MHz이고 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 미만인 경우, 주파수 조절부(114)는 제2 동작 주파수(F2)가 400MHz인 경우의 제1 동작 주파수(F1)의 변동 범위의 하한을 미리 정해진 최소 동작 주파수(PMF)인 1GHz로 설정할 수 있다. 이 경우, 주파수 조절부(114)는 제1 동작 주파수(F1)를 1GHz에서 2GHz까지 변경할 수 있다. 주파수 조절부(114)는 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 이상인 경우 제1 동작 주파수(F1)의 변동 범위의 하한을 초기화할 수 있다. 도 6의 표에서 제2 동작 주파수(F2)가 400MHz이고 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 이상으로 복원된 경우, 주파수 조절부(114)는 제2 동작 주파수(F2)가 400MHz인 경우의 제1 동작 주파수(F1)의 변동 범위의 하한을 0Hz로 초기화할 수 있다.
다른 실시예에 있어서, 도 6의 표에서 제2 동작 주파수(F2)가 300MHz이고 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 미만인 경우에도, 주파수 조절부(114)는 제2 동작 주파수(F2)가 300MHz인 경우의 제1 동작 주파수(F1)의 변동 범위의 하한을 미리 정해진 최소 동작 주파수(PMF)인 1GHz로 설정할 수 있다(도 6 상 미도시). 도 6의 표에서 제2 동작 주파수(F2)가 300MHz이고 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 이상으로 복원된 경우, 주파수 조절부(114)는 제2 동작 주파수(F2)가 300MHz인 경우의 제1 동작 주파수(F1)의 변동 범위의 하한을 0Hz로 초기화할 수 있다.
일 실시예에 있어서, 중앙 연산부(111)는 일정 주기(e.g. 1/60초)마다 수직 동기화 신호(VSYNC)를 활성화할 수 있다.
도 5를 참조하면, 표시 제어부(120)는 일정 주기마다 이전 1초 동안 프레임 갱신 완료 신호(FUD)의 활성화 횟수를 계수한 값을 초당 프레임 수 신호(FPS)로서 생성한다(단계 S210). 주파수 조절부(114)는 초당 프레임 수 신호(FPS)와 미리 정해진 기준 값(VP)을 비교한다(단계 S220).
초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 미만인 경우 (S220: YES), 주파수 조절부(114)는 그래픽 연산부(112)의 제2 동작 주파수(F2)에 상응하는 중앙 연산부(111)의 제1 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수(PMF)로 설정한다(단계 S240). 다시 말해, 그래픽 연산부(112)의 제2 동작 주파수(F2)가 낮아져 있어서 중앙 연산부(111)의 제1 동작 주파수(F1)가 낮게 설정되어 있고, 프레임 속도 또한 낮아져 있는 고정 상황(Locking state)을 풀어주기 위해, 중앙 연산부(111)의 제1 동작 주파수(F1)를 미리 정해진 최소 동작 주파수(PMF)로 증가시켜 상기 고정 상황을 풀어줄 수 있다.
미리 정해진 기준 값(VP)은 사용자에 의해 설정될 수 있다. 일 실시예에 있어서, 전력 소모량을 희생하여 높은 프레임 속도를 원하는 경우 미리 정해진 기준 값(VP)은 60FPS에 가까운 큰 값을 가질 수 있다. 다른 실시예에 있어서, 전력 소모량을 감소시키기 위해 프레임 속도를 최소한으로 유지하려는 경우 미리 정해진 기준 값(VP)은 60FPS보다 현저히 작은 값을 가질 수 있다.
초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 이상인 경우(S120: NO), 주파수 조절부(114)는 그래픽 연산부(112)의 제2 동작 주파수(F2)에 상응하는 중앙 연산부(111)의 제1 동작 주파수(F1)의 변동 범위의 하한을 초기화한다(단계 S230). 초당 프레임 수 신호(FPS)가 미리 정해진 기준 값(VP) 이상인 경우(S220: NO) 중앙 연산부(111)는 더 이상 고정 상황에서 동작하지 않으므로, 주파수 조절부(114)는 그래픽 연산부(112)의 제2 동작 주파수(F2)에 상응하는 중앙 연산부(111)의 제1 동작 주파수(F1)의 변동 범위의 하한을 원래의 값으로 되돌릴 수 있다.
영상 처리 장치(100)는 상기 단계들(S210 내지 S240)을 일정 주기마다 수행할 수 있다. 상기 단계들(S210 내지 S240)에 의해 변동된 제1 동작 주파수(F1)의 변동 범위는 중앙 연산부(111)에 다음 주기 동안 적용될 수 있다. 상기 일정 주기는 1초, 500ms 또는 250ms일 수 있으며, 그 외의 값을 가질 수 있다.
도 7은 종래 기술에 따라 프레임 드롭이 발생하는 경우를 나타내는 타이밍도이다. 도 7은 도 1의 영상 처리 장치(100)가 도 4의 연산부(110)를 포함하고, 연산부(110)에 포함되는 주파수 조절부(114)가 도 6의 표에 따라 동작하되, 제1 동작 주파수(F1)의 변동 범위의 하한이 고정되어 있는 종래 기술에 따라 영상 처리 장치(100)가 동작하는 경우를 나타낸다.
도 7는 수직 동기화 신호(VSYNC)가 16ms(=1/60초)마다 활성화되고, 주파수 조절부(114)가 제1 동작 주파수(F1)를 20ms마다 설정하는 경우를 도시한다. 도 7은 중앙 연산부(111)의 제1 동작 주파수(F1)가 2GHz, 1.5GHz, 1GHz 및 0.5GHz의 네 단계 주파수들 중 하나의 주파수를 가지는 경우를 도시한다. 도 7은 주파수 조절부(114)는 중앙 연산부(111)의 제1 사용량이 85%를 초과하는 경우 제1 동작 주파수(F1)를 한 단계 증가시키고, 상기 제1 사용량이 50% 이상 85% 미만인 경우 제1 동작 주파수(F1)를 유지하고, 상기 제1 사용량이 50% 미만인 경우 제1 동작 주파수(F1)를 한 단계 감소시키는 동적 주파수 설정 방법을 사용하는 경우를 도시한다.
제1 시점(T11)에서 제2 시점(T12)까지, 중앙 연산부(111)는 제1 활성화 구간(A1) 동안 제2 시점(T12)에 표시 패널에 출력될 제1 프레임 데이터에 관련된 연산을 종료하고, 중앙 연산부(111)는 제1 휴지 구간(I1) 동안 연산을 하지 않는다. 그래픽 연산부(112)는 제2 시점(T12)까지 상기 제1 프레임 데이터를 프레임 버퍼(130)에 저장하여, 제2 시점(T12)에서 표시 패널은 상기 제1 프레임 데이터에 상응하는 이미지를 출력할 수 있다.
제2 시점(T12)에서 제4 시점(T14)까지, 중앙 연산부(111)는 제2 활성화 구간(A2) 동안 제4 시점(T14)에 표시 패널에 출력될 제2 프레임 데이터에 관련된 연산을 종료하고, 제2 휴지 구간(I2) 동안 연산을 하지 않는다. 제4 시점(T14)까지 그래픽 연산부(112)가 연산량 증가로 인해 상기 제2 프레임 데이터를 프레임 버퍼(130)에 저장하지 못한 경우, 제4 시점(T14)에서 표시 패널은 상기 제2 프레임 데이터에 상응하는 이미지를 출력할 수 없다. 다시 말하면, 프레임 드롭이 발생한다.
주파수 조절부(114)는 제1 시점(T11)에서 제3 시점(T13)까지의 제1 사용량을 80%로 계산하고, 제3 시점(T13)에서 제5 시점(T15)까지의 구간 동안 중앙 연산부(111)의 제1 동작 주파수(F1)를 제1 시점(T11)에서 제3 시점(T13)까지 구간 내 제1 동작 주파수(F1)인 2GHz로 유지한다.
제2 휴지 구간(I2) 동안 그래픽 연산부(112)가 상기 제2 프레임 데이터를 완성하여 프레임 버퍼(130)에 저장하고, 표시 패널은 상기 제2 프레임 데이터에 상응하는 이미지를 제6 시점(T16)에 출력한다. 제4 시점(T14)에서 제6 시점(T16)까지 중앙 연산부(111)는 휴지하게 된다.
주파수 조절부(114)는 제3 시점(T13)에서 제5 시점(T15)까지의 제1 사용량을 40%로 계산하고, 제5 시점(T15)에서 제7 시점(T17)까지의 구간 동안 중앙 연산부(111)의 제1 동작 주파수(F1)를 제3 시점(T13)에서 제5 시점(T15)까지 구간 내 제1 동작 주파수(F1)인 2GHz보다 한 단계 낮은 주파수인 1.5GHz로 설정한다.
제6 시점(T16)에서 제8 시점(T18)까지, 중앙 연산부(111)는 낮아진 제1 동작 주파수(F1)로 인해 제8 시점(T18)에 표시 패널에 출력될 제4 프레임 데이터에 관련된 연산을 제8 시점(T18)까지 완료하지 못하고, 제8 시점(T18)에서 표시 패널은 상기 제4 프레임 데이터에 상응하는 이미지를 출력할 수 없다. 다시 말하면, 프레임 드롭이 발생한다.
주파수 조절부(114)는 제5 시점(T15)에서 제7 시점(T17)까지의 제1 사용량을 60%로 계산하고, 제7 시점(T17)에서 제10 시점(T20)까지의 구간 동안 중앙 연산부(111)의 제1 동작 주파수(F1)를 제5 시점(T15)에서 제7 시점(T17)까지 구간 내 제1 동작 주파수(F1)인 1.5GHz로 유지한다.
제3 휴지 구간(I3) 동안 중앙 연산부(111)가 상기 제4 프레임 데이터에 관련된 연산을 종료하고, 표시 패널은 그래픽 연산부(112)가 프레임 버퍼(130)에 저장한 상기 제4 프레임 데이터에 상응하는 이미지를 제10 시점(T20)에 출력한다. 제9 시점(T19)에서 제10 시점(T20)까지 중앙 연산부(111)는 휴지하게 된다.
주파수 조절부(114)는 제7 시점(T17)에서 제10 시점(T20)까지의 제1 사용량을 25%로 계산하고, 제10 시점(T20)에서 제11 시점(T21)까지의 구간 동안 중앙 연산부(111)의 제1 동작 주파수(F1)를 제7 시점(T17)에서 제10 시점(T20)까지 구간 내 제1 동작 주파수(F1)인 1.5GHz보다 한 단계 낮은 주파수인 1GHz로 설정한다.
상기와 같이, 종래 기술에 따른 영상 처리 장치는 프레임 드롭들로 인해 프레임 속도가 낮아지고 제1 동작 주파수(F1)도 감소하여 유지되는 고정 상황(Locking state)에서 동작할 수 있다.
도 8은 도 1의 영상 처리 장치에 따라 프레임 속도가 유지되는 결과는 나타내는 그래프이다.
도 8을 참조하면, 영상 처리 장치(100)는 제1 동작 주파수(F1)의 변동 범위의 하한을 미리 정해진 최소 동작 주파수(PMF)로 설정하여 도 7의 고정 상황을 벗어날 수 있다. 도 8에서 본 발명에 따른 영상 처리 장치(100)의 제1 프레임 속도(FPS1)가 종래 기술에 따른 영상 처리 장치의 제2 프레임 속도(FPS2)보다 높은 것을 알 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 시스템을 나타내는 블록도이다.
도 9를 참조하면, 표시 시스템(200)은 영상 처리부(250), 타이밍 제어부(TIMING CNTL; 240), 표시 패널(DISPLAY PANEL; 220), 데이터 구동부(DATA DRIVER; 210) 및 스캔 구동부(SCAN DRIVER; 230)를 포함한다.
영상 처리부(250)는 프레임 데이터(FD)를 생성하고, 프레임 데이터(FD)의 초당 갱신 횟수에 기초하여 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정한다. 타이밍 제어부(240)는 프레임 데이터(FD)에 기초하여 데이터 구동부 제어 신호(DCS) 및 스캔 구동부 제어 신호(SCS)를 생성한다. 표시 패널(220)은 복수의 픽셀들(221)을 포함한다. 데이터 구동부(210)는 데이터 구동부 제어 신호(DCS)에 기초하여 복수의 데이터 신호들을 생성하여 복수의 데이터 신호 라인들(D1, D2 내지 DN)을 통해 복수의 픽셀들(221)에 제공한다. 스캔 구동부(230)는 스캔 구동부 제어 신호(SCS)에 기초하여 복수의 스캔 신호들을 생성하여 복수의 스캔 신호 라인들(S1, S2 내지 SM)을 통해 복수의 픽셀들(221)에 제공한다.
영상 처리부(250)는 프레임 버퍼(FRAME BUFFER; 252), 표시 제어부(DISPLAY CNTL; 251) 및 연산부(PU; 253)를 포함할 수 있다. 프레임 버퍼(252)는 픽셀의 RGB 데이터를 순차적으로 취합하여 프레임 데이터(FD)를 생성하고, 프레임 데이터(FD)의 취합이 완료된 경우 프레임 갱신 커맨드에 응답하여 프레임 갱신 완료 신호를 활성화하고 프레임 데이터(FD)를 출력할 수 있다. 표시 제어부(251)는 수직 동기화 신호에 기초하여 상기 프레임 갱신 커맨드를 생성하고, 상기 프레임 갱신 완료 신호의 초당 활성화 횟수 및 프레임 데이터(FD)의 초당 갱신 횟수를 나타내는 초당 프레임 수 신호를 생성한다. 연산부(253)는 상기 수직 동기화 신호 및 상기 RGB 데이터 신호를 생성하고, 상기 초당 프레임 수 신호가 미리 정해진 기준 값 미만인 경우 상기 동작 주파수의 변동 범위의 하한을 상기 미리 정해진 최소 동작 주파수로 설정할 수 있다. 상기 초당 프레임 수 신호가 상기 미리 정해진 기준 값 이상인 경우, 연산부(253)는 상기 동작 주파수의 변동 범위의 하한을 초기화할 수 있다.
상기 프레임 갱신 커맨드가 인가되었을 때 프레임 데이터(FD)의 취합이 완료된 경우, 프레임 버퍼(252)는 상기 프레임 갱신 완료 신호를 활성화하고, 표시 제어부(251)는 상기 초당 프레임 수 신호를 증가시키고, 표시 패널(220)은 출력 이미지를 프레임 데이터(FD)에 상응하는 이미지로 갱신할 수 있다. 상기 프레임 갱신 커맨드가 인가되었을 때 프레임 데이터(FD)의 취합이 완료되지 못한 경우, 프레임 버퍼(252)는 상기 프레임 갱신 완료 신호를 비활성화하고, 표시 제어부(251)는 상기 초당 프레임 수 신호를 증가시키지 않고, 표시 패널(220)은 출력 이미지를 갱신하지 않고 이전 출력 이미지를 유지할 수 있다.
영상 처리부(250)는 도 1의 영상 처리 장치(100)와 동일 또는 유사한 구조를 가질 수 있다. 영상 처리부(250)는 도 1 내지 8을 참조하여 이해할 수 있으므로 자세한 설명은 생략한다.
도 10은 본 발명의 일 실시예에 따른 표시 시스템을 포함하는 전자 기기를 나타내는 블록도이다.
도 10을 참조하면, 전자 기기(300)는 프로세서(310), 메모리 장치(320), 저장 장치(330), 입출력 장치(340), 파워 서플라이(350) 및 표시 장치(360)를 포함할 수 있다. 전자 기기(300)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 한편, 전자 기기(300)는 스마트폰으로 구현될 수 있으나, 전자 기기(300)가 그에 한정되는 것은 아니다.
프로세서(310)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(310)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(310)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(310)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(320)는 전자 기기(300)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(320)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(330)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(340)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(350)는 전자 기기(300)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(360)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
프로세서(310)는 도 9의 연산부(253)에 대응되고, 표시 장치(360)는 표시 제어부(251), 프레임 버퍼(252), 타이밍 제어부(240), 표시 패널(220), 데이터 구동부(210) 및 스캔 구동부(230)에 대응될 수 있다.
실시예에 따라, 전자 기기(300)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile Phone), 스마트폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 등과 같은 표시 장치(360)를 포함하는 임의의 전자 기기일 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템 인터페이스를 나타내는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(400)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(410), 이미지 센서(440) 및 표시 장치(450) 등을 포함할 수 있다.
어플리케이션 프로세서(410)의 CSI 호스트(412)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(440)의 CSI 장치(441)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(412)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(441)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(410)의 DSI 호스트(411)는 디스플레이 시리얼 인터페이스(Display Serial Interface DSI)를 통하여 표시 장치(450)의 DSI 장치(451)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(411)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(451)는 광 디시리얼라이저(DES)를 포함할 수 있다.
또한, 컴퓨팅 시스템(400)은 어플리케이션 프로세서(410)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(460)을 더 포함할 수 있다. 컴퓨팅 시스템(400)의 PHY(413)와 RF 칩(460)의 PHY(461)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(410)는 PHY(461)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(414)를 더 포함할 수 있고, RF 칩(460)은 DigRF MASTER(414)를 통하여 제어되는 DigRF SLAVE(462)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(400)은 지피에스(Global Positioning System; GPS)(420), 스토리지(470), 마이크(480), 디램(Dynamic Random Access Memory; DRAM)(485) 및 스피커(490)를 포함할 수 있다. 또한, 컴퓨팅 시스템(400)은 초광대역(Ultra WideBand; UWB)(510), 무선랜(Wireless Local Area Network; WLAN)(520) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(530) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(400)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
어플리케이션 프로세서(410)는 도 9의 연산부(253)에 대응되고, 표시 장치(450)는 표시 제어부(251), 프레임 버퍼(252), 타이밍 제어부(240), 표시 패널(220), 데이터 구동부(210) 및 스캔 구동부(230)에 대응될 수 있다.
본 발명은 표시 시스템 및 이를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 모니터, 텔레비전, 컴퓨터, 노트북, 디지털 카메라, 휴대폰, 스마트폰, 스마트패드, 피디에이(PDA), 피엠피(PMP), MP3 플레이어, 네비게이션 시스템, 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 픽셀의 RGB 데이터를 순차적으로 취합하여 프레임 데이터를 생성하고, 상기 프레임 데이터의 취합이 완료된 경우 프레임 갱신 커맨드에 응답하여 프레임 갱신 완료 신호를 활성화하고 상기 프레임 데이터를 출력하는 프레임 버퍼;
    수직 동기화 신호에 기초하여 상기 프레임 갱신 커맨드를 생성하고, 상기 프레임 갱신 완료 신호의 초당 활성화 횟수를 나타내는 초당 프레임 수 신호를 생성하는 표시 제어부; 및
    상기 수직 동기화 신호 및 상기 RGB 데이터 신호를 생성하고, 상기 초당 프레임 수 신호가 미리 정해진 기준 값 미만인 경우 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정하는 연산부를 포함하는 영상 처리 장치.
  2. 제1 항에 있어서,
    상기 초당 프레임 수 신호가 상기 미리 정해진 기준 값 이상인 경우, 상기 연산부는 상기 동작 주파수의 변동 범위의 하한을 초기화하는 영상 처리 장치.
  3. 제1 항에 있어서,
    상기 연산부는 상기 연산부가 시간 당 처리하는 인스트럭션의 수를 나타내는 사용량에 기초하여 상기 동작 주파수를 조절하는 영상 처리 장치.
  4. 제1 항에 있어서,
    상기 연산부는 주파수 조절부를 구비하는 중앙 연산부, 그래픽 연산부 및 멀티플렉서를 포함하고,
    상기 멀티플렉서는 상기 중앙 연산부가 생성한 조절 신호에 기초하여 상기 중앙 연산부가 생성하는 제1 데이터 또는 상기 그래픽 연산부가 생성하는 제2 데이터 중 하나를 상기 RGB 데이터로서 출력하고,
    상기 주파수 조절부는 상기 초당 프레임 수 신호에 기초하여 제1 동작 주파수 조절 신호 및 제2 동작 주파수 조절 신호를 생성하고,
    상기 중앙 연산부는 상기 제1 동작 주파수 조절 신호에 따라 상기 중앙 연산부의 제1 동작 주파수를 변경하고, 상기 그래픽 연산부는 상기 제2 동작 주파수 조절 신호에 따라 상기 그래픽 연산부의 제2 동작 주파수를 변경하는 영상 처리 장치.
  5. 제4 항에 있어서,
    상기 주파수 조절부는 상기 중앙 연산부가 시간당 처리하는 인스트럭션의 수를 나타내는 제1 사용량에 기초하여 상기 제1 동작 주파수 조절 신호를 변경하고,
    상기 주파수 조절부는 상기 그래픽 연산부가 시간당 처리하는 인스트럭션의 수를 나타내는 제2 사용량에 기초하여 상기 제2 동작 주파수 조절 신호를 변경하는 영상 처리 장치.
  6. 제4 항에 있어서,
    상기 주파수 조절부는 상기 제2 동작 주파수에 따라 상기 제1 동작 주파수의 변동 범위의 하한을 설정하는 영상 처리 장치.
  7. 제6 항에 있어서,
    상기 주파수 조절부는 상기 초당 프레임 수 신호가 상기 미리 정해진 기준 값 미만인 경우 상기 제1 동작 주파수의 변동 범위의 하한을 상기 미리 정해진 최소 동작 주파수로 설정하고,
    상기 주파수 조절부는 상기 초당 프레임 수 신호가 상기 미리 정해진 기준 값 이상인 경우 상기 제1 동작 주파수의 변동 범위의 하한을 초기화하는 영상 처리 장치.
  8. 제1 항에 있어서,
    상기 프레임 갱신 커맨드가 인가되었을 때 상기 프레임 데이터의 취합이 완료된 경우, 상기 프레임 버퍼는 상기 프레임 갱신 완료 신호를 활성화하고, 상기 표시 제어부는 상기 초당 프레임 수 신호를 증가시키고,
    상기 프레임 갱신 커맨드가 인가되었을 때 상기 프레임 데이터의 취합이 완료되지 못한 경우, 상기 프레임 버퍼는 상기 프레임 갱신 완료 신호를 비활성화하고, 상기 표시 제어부는 상기 초당 프레임 수 신호를 증가시키지 않는 영상 처리 장치.
  9. 프레임 데이터를 생성하고, 상기 프레임 데이터의 초당 갱신 횟수에 기초하여 동작 주파수의 변동 범위의 하한을 미리 정해진 최소 동작 주파수로 설정하는 영상 처리부;
    상기 프레임 데이터에 기초하여 데이터 구동부 제어 신호 및 스캔 구동부 제어 신호를 생성하는 타이밍 제어부;
    복수의 픽셀들을 포함하는 표시 패널;
    상기 데이터 구동부 제어 신호에 기초하여 복수의 데이터 신호들을 생성하여 복수의 데이터 신호 라인들을 통해 상기 복수의 픽셀들에 제공하는 데이터 구동부; 및
    상기 스캔 구동부 제어 신호에 기초하여 복수의 스캔 신호들을 생성하여 복수의 스캔 신호 라인들을 통해 상기 복수의 픽셀들에 제공하는 스캔 구동부를 포함하고,
    상기 영상 처리부는
    픽셀의 RGB 데이터를 순차적으로 취합하여 상기 프레임 데이터를 생성하고, 상기 프레임 데이터의 취합이 완료된 경우 프레임 갱신 커맨드에 응답하여 프레임 갱신 완료 신호를 활성화하고 상기 프레임 데이터를 출력하는 프레임 버퍼;
    수직 동기화 신호에 기초하여 상기 프레임 갱신 커맨드를 생성하고, 상기 프레임 갱신 완료 신호의 초당 활성화 횟수 및 상기 프레임 데이터의 초당 갱신 횟수를 나타내는 초당 프레임 수 신호를 생성하는 표시 제어부; 및
    상기 수직 동기화 신호 및 상기 RGB 데이터 신호를 생성하고, 상기 초당 프레임 수 신호가 미리 정해진 기준 값 미만인 경우 상기 동작 주파수의 변동 범위의 하한을 상기 미리 정해진 최소 동작 주파수로 설정하는 연산부를 포함하는 표시 시스템.
  10. 삭제
KR1020150149457A 2015-10-27 2015-10-27 영상 처리 장치 및 이를 포함하는 표시 시스템 KR102452154B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150149457A KR102452154B1 (ko) 2015-10-27 2015-10-27 영상 처리 장치 및 이를 포함하는 표시 시스템
US15/290,060 US10319335B2 (en) 2015-10-27 2016-10-11 Image processor and display system having adaptive operational frequency range
US17/168,054 USRE49524E1 (en) 2015-10-27 2021-02-04 Image processor and display system having adaptive operational frequency range

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150149457A KR102452154B1 (ko) 2015-10-27 2015-10-27 영상 처리 장치 및 이를 포함하는 표시 시스템

Publications (2)

Publication Number Publication Date
KR20170048847A KR20170048847A (ko) 2017-05-10
KR102452154B1 true KR102452154B1 (ko) 2022-10-07

Family

ID=58558803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150149457A KR102452154B1 (ko) 2015-10-27 2015-10-27 영상 처리 장치 및 이를 포함하는 표시 시스템

Country Status (2)

Country Link
US (2) US10319335B2 (ko)
KR (1) KR102452154B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210101663A (ko) * 2020-02-10 2021-08-19 삼성전자주식회사 프레임의 생성에 소요된 시간 및 최대 허용 시간에 기반하여 프로세싱 유닛을 제어하는 전자 장치 및 전자 장치의 동작 방법
US20220189435A1 (en) * 2020-12-15 2022-06-16 Intel Corporation Runtime switchable graphics with a smart multiplexer
CN113870799B (zh) * 2021-09-09 2022-11-18 瑞芯微电子股份有限公司 一种电子墨水屏设备的系统显示方法和存储设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911981B1 (ko) * 2008-03-04 2009-08-13 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100281885B1 (ko) 1998-12-28 2001-02-15 윤종용 디지털 신호 수신장치의 클럭 주파수 변환장치
JP2001238190A (ja) 2000-02-25 2001-08-31 Canon Inc 画像処理装置及びその制御処理方法
KR100707203B1 (ko) 2005-08-04 2007-04-13 삼성전자주식회사 3차원 그래픽스 가속 장치에 공급되는 전압을 제어하는장치 및 방법, 그를 이용한 3차원 그래픽스 가속 장치
EP1785973A1 (en) 2005-11-10 2007-05-16 Deutsche Thomson-Brandt Gmbh Method and apparatus for power level control in a display device
US8542747B2 (en) 2006-12-26 2013-09-24 Broadcom Corporation Low latency cadence detection for frame rate conversion
GB0916924D0 (en) * 2009-09-25 2009-11-11 Advanced Risc Mach Ltd Graphics processing systems
JP2011113454A (ja) 2009-11-30 2011-06-09 Panasonic Corp 情報処理装置
JP2011238190A (ja) 2010-04-30 2011-11-24 Hyogo Wataru Ｐｏｓシステムにおける商品写真の管理に基づいた携帯端末への広告配信による販売ネットワークの構築
US8462268B2 (en) 2010-12-10 2013-06-11 Analog Devices, Inc. Video processor timing generation
US9304570B2 (en) * 2011-12-15 2016-04-05 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including power and performance workload-based balancing between multiple processing elements
EP2670151A1 (en) 2012-05-28 2013-12-04 Tektronix Inc. Heuristic method for drop frame detection in digital baseband video
EP2880622B1 (en) * 2012-07-31 2020-11-04 Intel Corporation Hybrid rendering systems and methods
KR101991682B1 (ko) * 2012-08-29 2019-06-21 삼성전자 주식회사 Ｄｖｆｓ 제어 방법 및 이를 이용한 시스템-온 칩
KR20140030823A (ko) * 2012-09-04 2014-03-12 삼성전자주식회사 3차원 작업 부하를 이용하여 ｄｖｆｓ 정책을 수행하는 시스템-온 칩 및 이의 동작 방법
KR20140088691A (ko) 2013-01-03 2014-07-11 삼성전자주식회사 Ｄｖｆｓ 정책을 수행하는 시스템-온 칩 및 이의 동작 방법
US9310872B2 (en) 2013-02-01 2016-04-12 Nvidia Corporation Processor frequency mainly depending on a target frame rate while processing a graphics application
KR102062724B1 (ko) 2013-08-14 2020-01-06 엘지전자 주식회사 이동 단말기와 그 구동방법
US9378536B2 (en) * 2014-04-30 2016-06-28 Qualcomm Incorporated CPU/GPU DCVS co-optimization for reducing power consumption in graphics frame processing
US9940905B2 (en) * 2015-02-03 2018-04-10 Qualcomm Incorporated Clock rate adjustment for processing unit
US9728166B2 (en) * 2015-08-20 2017-08-08 Qualcomm Incorporated Refresh rate matching with predictive time-shift compensation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911981B1 (ko) * 2008-03-04 2009-08-13 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치

Also Published As

Publication number Publication date
US20170116953A1 (en) 2017-04-27
USRE49524E1 (en) 2023-05-09
KR20170048847A (ko) 2017-05-10
US10319335B2 (en) 2019-06-11

Similar Documents

Publication Publication Date Title
US9747826B2 (en) Method of operating display device to adjust luminance based on panel refresh command
CN106941563B (zh) 一种移动终端刷新率的控制方法、装置及移动终端
US9997096B2 (en) Display apparatus, electronic device including the same, and method of operating the same
US10863213B2 (en) Method and device for controlling frame rate of electronic device, storage medium, and electronic device
TWI672685B (zh) 顯示驅動器以及顯示系統
JP5770312B2 (ja) 電子デバイス上での静止画像の検出およびリソースの使用の低減
USRE49524E1 (en) Image processor and display system having adaptive operational frequency range
US20160239249A1 (en) Multi-display device
US9905193B2 (en) Host for controlling frequency of operating clock signal of display driver IC and system including the same
TWI639989B (zh) 以動態框率支援的功率最佳化
US9626896B2 (en) Display device and mobile electronic apparatus including the same
CN106933327B (zh) 一种移动终端帧率的控制方法、装置及移动终端
US10554865B2 (en) Display controller for generating video sync signal using external clock, an application processor including the controller, and an electronic system including the controller
TWI512676B (zh) 用於顯示子系統之混和顯示圖框緩衝器
US10074203B2 (en) Overlay for display self refresh
US10096302B2 (en) Display system
TW201241739A (en) Techniques for changing image display properties
KR102225254B1 (ko) 표시 패널 컨트롤러 및 이를 포함하는 표시 장치
US20180286345A1 (en) Adaptive sync support for embedded display
US11249640B2 (en) Electronic apparatus and controlling method thereof
US20160189333A1 (en) Opportunistic compression for display self refresh
CN106796489B (zh) 用于处理电子设备中的显示数据的方法和装置
US11200636B2 (en) Method and apparatus for generating a series of frames with aid of synthesizer to offload graphics processing unit rendering in electronic device
US20180188789A1 (en) Method of operating system-on-chip, system-on-chip performing the same and electronic system including the same
KR20160066585A (ko) 스케일 팩터의 제어 방법 및 이를 포함하는 휘도 조절 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant