KR102449364B1 - Multi-layered ceramic electronic component - Google Patents

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KR102449364B1
KR102449364B1 KR1020200044173A KR20200044173A KR102449364B1 KR 102449364 B1 KR102449364 B1 KR 102449364B1 KR 1020200044173 A KR1020200044173 A KR 1020200044173A KR 20200044173 A KR20200044173 A KR 20200044173A KR 102449364 B1 KR102449364 B1 KR 102449364B1
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Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 각각 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되는 도금층을 포함하고, 상기 제1 전극층은 상부에 도금층이 배치된 제1 영역(131a1, 132a1)과 상기 제1 영역(131a1, 132a1)에서 연장 배치된 제2 영역(131a2, 132a2)으로 구성되고, 상기 제1 전극층의 제2 영역(131a2, 132a2)을 덮도록 절연층이 배치되며, 상기 제1 전극층의 일 단부에서 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층의 상기 세라믹 바디의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 ≤ L/BW ≤ 4.00 를 만족하는 적층 세라믹 전자부품을 제공한다.The present invention includes a dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, and the first and second surfaces facing each other and connected to the first and second surfaces Doedoe, a ceramic body having a third surface and a fourth surface facing each other and connected to the first to fourth surfaces and having a fifth surface and a sixth surface facing each other and disposed on the outside of the ceramic body, A first electrode layer comprising a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first and second external electrodes each include a conductive metal and a plating layer disposed on the first electrode layer, wherein the first electrode layer includes first regions 131a1 and 132a1 having a plating layer disposed thereon and a second region extending from the first regions 131a1 and 132a1. (131a2, 132a2), an insulating layer is disposed to cover the second region (131a2, 132a2) of the first electrode layer, the first surface and the second surface of the ceramic body at one end of the first electrode layer A multilayer ceramic in which a ratio (L/BW) of a distance (L) between both ends of the ceramic body in the width direction of the insulating layer to a distance (BW) to the other end disposed in the layer (L/BW) satisfies 0.40 ≤ L/BW ≤ 4.00 Provides electronic components.

Description

적층 세라믹 전자부품 {Multi-layered ceramic electronic component}Multi-layered ceramic electronic component

본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a multilayer ceramic electronic component having excellent reliability.

최근, 기판의 실장 밀도가 고밀도화됨에 따라 적층 세라믹 커패시터의 실장 면적의 감소에 대한 필요성이 증가하고 있으며, 또한, 적층 세라믹 커패시터의 두께를 줄여서 기판 내에 임베딩하거나 AP 하단부에 LSC 타입으로 실장하는 제품들에 대한 수요가 증대되고 있다. Recently, as the mounting density of the substrate increases, the need for a reduction in the mounting area of the multilayer ceramic capacitor is increasing. In addition, the thickness of the multilayer ceramic capacitor is reduced to be embedded in the board or mounted in the LSC type at the lower part of the AP. demand for it is increasing.

상기의 경우 단순히 실장 면적 감소에 그치지 않고, 기판 내에서 발생하는 ESL의 감소에도 효과가 크기 때문에 두께가 얇은 적층 세라믹 커패시터 제품에 대한 수요가 증가하고 있는 실정이다.In this case, the demand for thin multilayer ceramic capacitor products is increasing because the effect is not only in reducing the mounting area but also in reducing ESL generated in the substrate.

두께가 얇은 적층 세라믹 커패시터는 제한된 두께 내에서 외부전극의 두께 역시 일정 두께 이상으로 증가시킬 수 없다.In the thin multilayer ceramic capacitor, the thickness of the external electrode cannot be increased beyond a certain thickness within a limited thickness.

이로 인하여, 외부전극의 두께가 감소하여 내습 신뢰성에 취약할 수 밖에 없는 문제가 있다.For this reason, there is a problem in that the thickness of the external electrode is reduced, so that the moisture resistance reliability is weak.

특히, LICC (Low Inductance Chip Capacitor) 제품의 경우에는 외부전극 간 간격이 감소하기 때문에 내습 신뢰성 저하의 문제가 보다 크게 대두된다.In particular, in the case of LICC (Low Inductance Chip Capacitor) products, since the gap between external electrodes is reduced, the problem of lowering moisture resistance reliability becomes more significant.

따라서, 두께가 110 μm 이하의 박막 적층 세라믹 커패시터와 LICC (Low Inductance Chip Capacitor) 제품에 있어서, 내습 신뢰성을 향상시킬 수 있는 구조에 관한 연구가 필요한 실정이다.Therefore, in thin-film multilayer ceramic capacitors having a thickness of 110 μm or less and LICC (Low Inductance Chip Capacitor) products, there is a need for research on structures capable of improving moisture-resistance reliability.

한국공개특허공보 2014-0085097Korean Patent Publication No. 2014-0085097

본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a multilayer ceramic electronic component having excellent reliability.

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 각각 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되는 도금층을 포함하고, 상기 제1 전극층은 상부에 도금층이 배치된 제1 영역과 상기 제1 영역에서 연장 배치된 제2 영역으로 구성되고, 상기 제1 전극층의 제2 영역을 덮도록 절연층이 배치되며, 상기 제1 전극층의 일 단부에서 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층의 상기 세라믹 바디의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 ≤ L/BW ≤ 4.00 를 만족하는 적층 세라믹 전자부품을 제공한다.One embodiment of the present invention includes a dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, and a first surface, a second surface, the first surface, and the first surface facing each other. A ceramic body connected to two surfaces and having a third surface and a fourth surface facing each other and connected to the first to fourth surfaces, the fifth surface and the sixth surface facing each other, and on the outside of the ceramic body a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first and second external electrodes each include a conductive metal a first electrode layer and a plating layer disposed on the first electrode layer, wherein the first electrode layer includes a first area having a plating layer disposed thereon and a second area extending from the first area, An insulating layer is disposed to cover the second region of the first electrode layer, and the distance (BW) from one end of the first electrode layer to the other end disposed on the first and second surfaces of the ceramic body (BW) of the insulating layer Provided is a multilayer ceramic electronic component in which a ratio (L/BW) of a distance L between both ends of the ceramic body in a width direction satisfies 0.40 ≤ L/BW ≤ 4.00.

본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고, 상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며, 상기 제1 및 제2 외부전극은 각각 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되는 도금층을 포함하고, 상기 제1 전극층은 상부에 도금층이 배치된 제1 영역과 상기 제1 영역에서 연장 배치된 제2 영역으로 구성되고, 상기 제1 전극층의 제2 영역을 덮도록 절연층이 배치되며, 상기 제1 전극층의 일 단부에서 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층의 상기 세라믹 바디의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 ≤ L/BW ≤ 4.00 를 만족하는 적층 세라믹 전자부품을 제공한다.Another embodiment of the present invention includes a dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, and a first surface, a second surface, the first surface, and the first surface facing each other. A ceramic body connected to two surfaces and having a third surface and a fourth surface facing each other and connected to the first to fourth surfaces, the fifth surface and the sixth surface facing each other, and on the outside of the ceramic body a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first external electrode includes a first surface of the ceramic body and A first external electrode disposed on the second surface, the first external electrode disposed on the first surface and the second surface is connected by a first via disposed through the ceramic body, and the second external electrode is the first surface of the ceramic body. and a second external electrode disposed on the second surface, the second external electrode disposed on the first surface and the second surface is connected by a second via disposed through the ceramic body, and the first and second external electrodes are each formed of a conductive metal A first electrode layer comprising: and a plating layer disposed on the first electrode layer, wherein the first electrode layer is composed of a first area having a plating layer disposed thereon and a second area extending from the first area, An insulating layer is disposed to cover the second region of the first electrode layer, compared to a distance (BW) from one end of the first electrode layer to the other end disposed on the first and second surfaces of the ceramic body. Provided is a multilayer ceramic electronic component in which a ratio (L/BW) of a distance L between both ends of the ceramic body in the width direction of a layer satisfies 0.40 ≤ L/BW ≤ 4.00.

본 발명의 일 실시형태에 따르면, 소성 전극인 제1 전극층의 세라믹 바디의 제1 면 및 제2 면에 배치된 영역의 폭(BW) 대비 절연층의 상기 세라믹 바디의 폭 방향 양 단부 사이의 거리(L)의 비율을 조절함으로써, 얇은 두께의 적층 세라믹 커패시터의 내습 신뢰성을 향상시킬 수 있으며, 실장시 외부전극 간의 단락을 방지할 수 있다.According to an embodiment of the present invention, a distance between both ends of the ceramic body in the width direction of the insulating layer relative to the width (BW) of the regions disposed on the first and second surfaces of the ceramic body of the first electrode layer as the fired electrode By controlling the ratio (L), the moisture resistance reliability of the thin multilayer ceramic capacitor can be improved, and short circuit between external electrodes can be prevented during mounting.

도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 제1 실시형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 도 1의 I-I' 단면도이다.
도 5는 본 발명의 제2 실시형태 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 6은 도 5의 II-II' 단면도이다. 1 is a perspective view illustrating a multilayer ceramic capacitor according to a first embodiment of the present invention.
2 is a schematic diagram showing a ceramic body according to a first embodiment of the present invention.
3 is an exploded perspective view of FIG. 2 .
FIG. 4 is a cross-sectional view II′ of FIG. 1 .
5 is a perspective view illustrating a multilayer ceramic capacitor according to a second embodiment of the present invention.
FIG. 6 is a cross-sectional view II-II' of FIG. 5 .

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided in order to more completely explain the present invention to those of ordinary skill in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for a clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part "includes" a certain component, it means that other components may be further included, rather than excluding other components, unless otherwise stated.

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그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and similar reference numerals are attached to similar parts throughout the specification. let it be

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 1 is a perspective view illustrating a multilayer ceramic capacitor according to a first embodiment of the present invention.

도 2는 본 발명의 제1 실시형태에 따른 세라믹 바디를 나타낸 모식도이다.2 is a schematic diagram showing a ceramic body according to a first embodiment of the present invention.

도 3은 도 2의 분해 사시도이다.3 is an exploded perspective view of FIG. 2 .

도 4는 도 1의 I-I' 단면도이다. FIG. 4 is a cross-sectional view taken along line II′ of FIG. 1 .

도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하며, 서로 마주보는 제1면, 제2면(S1, S2), 상기 제1면, 제2면(S1, S2)과 연결되되, 서로 마주보는 제3면, 제4면(S3, S4) 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면(S5, S6)을 가지는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결되는 제1 외부전극(131) 및 상기 제2 내부전극(122)과 전기적으로 연결되는 제2 외부전극(132)을 포함하며, 상기 제1 및 제2 외부전극(131, 132)은 각각 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되는 도금층(131b, 132b, 131c, 132c)을 포함하고, 상기 제1 전극층(131a, 132a)은 상부에 도금층(131b, 132b, 131c, 132c)이 배치된 제1 영역(131a1, 132a1)과 상기 제1 영역(131a1, 132a1)에서 연장 배치된 제2 영역(131a2, 132a2)으로 구성되고, 상기 제1 전극층(131a, 132a)의 제2 영역(131a2, 132a2)을 덮도록 절연층(150)이 배치된다.1 to 4 , in the multilayer ceramic electronic component 100 according to an exemplary embodiment of the present invention, a dielectric layer 111 and first internal electrodes 121 facing each other with the dielectric layer 111 interposed therebetween. ) and a second internal electrode 122, the first and second surfaces S1 and S2 facing each other, and connected to the first and second surfaces S1 and S2, and facing each other. The ceramic body 110 and the ceramic body having third and fourth surfaces S3 and S4 and fifth and sixth surfaces S5 and S6 connected to the first to fourth surfaces facing each other A first external electrode 131 disposed on the outside of 110 and electrically connected to the first internal electrode 121 and a second external electrode 132 electrically connected to the second internal electrode 122 . including, wherein the first and second external electrodes 131 and 132 are first electrode layers 131a and 132a each including a conductive metal and a plating layer 131b disposed on the first electrode layers 131a and 132a, 132b, 131c, and 132c), and the first electrode layers 131a and 132a include first regions 131a1, 132a1, and the first region 131a1 on which plating layers 131b, 132b, 131c, and 132c are disposed. , 132a1 , the insulating layer 150 is disposed to cover the second regions 131a2 and 132a2 of the first electrode layers 131a and 132a.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a multilayer ceramic electronic component according to an exemplary embodiment of the present invention will be described, and in particular, a multilayer ceramic capacitor will be described, but the present invention is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.In the multilayer ceramic capacitor according to the embodiment of the present invention, the 'length direction' is defined as the 'L' direction of FIG. 1, the 'width direction' is defined as the 'W' direction, and the 'thickness direction' is defined as the 'T' direction. do. Here, the 'thickness direction' can be used as the same concept as the direction in which the dielectric layers are stacked, that is, the 'stacking direction'.

본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.In one embodiment of the present invention, the ceramic body 110 is not particularly limited in shape, but may have a hexahedral shape as shown.

상기 세라믹 바디(110)는 서로 마주보는 제1 면(S1) 및 제2 면(S2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(S3) 및 제4 면(S4)과 상기 제1 면 내지 제4 면과 연결되되, 서로 마주보는 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.The ceramic body 110 has a first surface S1 and a second surface S2 facing each other, a third surface S3 and a fourth surface S4 connecting the first surface and the second surface, and the It may have a fifth surface S5 and a sixth surface S6 connected to the first to fourth surfaces and facing each other.

상기 제1 면(S1) 및 제2 면(S2)은 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 폭 방향으로 마주보는 면으로 정의될 수 있다.The first surface S1 and the second surface S2 are opposite to each other in the thickness direction of the ceramic body 110 , and the third surface S3 and the fourth surface S4 are opposite to each other in the longitudinal direction. may be defined, and the fifth surface S5 and the sixth surface S6 may be defined as surfaces facing each other in the width direction.

상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다. The shape of the ceramic body 110 is not particularly limited, but may have a hexahedral shape as shown.

상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제5 면(S5) 또는 제6 면(S6)으로 일단이 노출된다. One end of the plurality of internal electrodes 121 and 122 formed inside the ceramic body 110 is exposed to the fifth surface S5 or the sixth surface S6 of the ceramic body.

상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다. The internal electrodes 121 and 122 may include a pair of a first internal electrode 121 and a second internal electrode 122 having different polarities.

제1 내부전극(121)의 일단은 제5 면(S5)으로 노출되고, 제2 내부전극(122)의 일단은 제6 면(S6)으로 노출될 수 있다. One end of the first internal electrode 121 may be exposed to the fifth surface S5 , and one end of the second internal electrode 122 may be exposed to the sixth surface S6 .

상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제6 면(S6) 또는 제5 면(S5)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.The other ends of the first internal electrode 121 and the second internal electrode 122 are formed at a predetermined distance from the sixth surface S6 or the fifth surface S5. More specific details on this will be described later.

상기 세라믹 바디의 제5 면(S5) 및 제6 면(S6)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.First and second external electrodes 131 and 132 may be formed on the fifth surface S5 and the sixth surface S6 of the ceramic body to be electrically connected to the internal electrode.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.According to one embodiment of the present invention, the raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient capacitance can be obtained, and for example, barium titanate (BaTiO 3 ) powder may be used.

상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.As a material for forming the dielectric layer 111 , various ceramic additives, organic solvents, plasticizers, binders, dispersants, etc. may be added to powder such as barium titanate (BaTiO 3 ) according to the purpose of the present invention.

이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 및 하부 커버부(C)로 구성될 수 있다.The ceramic body 110 may include an active part A as a part contributing to capacity formation of the capacitor, and upper and lower cover parts C respectively formed at upper and lower parts of the active part A as upper and lower margins. .

상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active part A may be formed by repeatedly stacking a plurality of first and second internal electrodes 121 and 122 with a dielectric layer 111 interposed therebetween.

상기 상부 및 하부 커버부(C)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower cover portions C may have the same material and configuration as those of the dielectric layer 111 except that they do not include internal electrodes.

즉, 상기 상부 및 하부 커버부(C)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the upper and lower cover parts C may include a ceramic material, for example, a barium titanate (BaTiO 3 )-based ceramic material.

상기 상부 및 하부 커버부(C)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The upper and lower cover portions (C) may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active portion (A) in the vertical direction, and basically, it is possible to prevent damage to the internal electrodes due to physical or chemical stress. can play a role in preventing

상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.Materials for forming the first and second internal electrodes 121 and 122 are not particularly limited, and for example, silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper (Cu). ) may be formed using a conductive paste containing one or more of the materials.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.The multilayer ceramic capacitor according to the exemplary embodiment of the present invention includes a first external electrode 131 electrically connected to the first internal electrode 121 and a second external electrode 132 electrically connected to the second internal electrode 122 . ) may be included.

상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.The first and second external electrodes 131 and 132 may be electrically connected to the first and second internal electrodes 121 and 122 to form capacitance, and the second external electrode 132 is 1 It may be connected to a potential different from that of the external electrode 131 .

상기 제1 내부전극 및 제2 내부전극(121, 122)은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 바디(110)의 폭 방향 제5 면(S5) 또는 제6 면(S6)으로 교대로 노출될 수 있다.The first and second internal electrodes 121 and 122 are disposed to face each other with the dielectric layer 111 interposed therebetween, and the fifth or sixth surface S5 or the sixth surface of the ceramic body 110 in the width direction. (S6) may be alternately exposed.

상기 제1 내부전극 및 제2 내부전극(121, 122)이 상기 세라믹 바디(110)의 폭 방향 제5 면(S5) 또는 제6 면(S6)으로 교대로 노출됨으로써, 후술하는 바와 같이 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.The first and second internal electrodes 121 and 122 are alternately exposed to the fifth surface S5 or the sixth surface S6 of the ceramic body 110 in the width direction, so that the RGC ( Reverse Geometry Capacitor) or LICC (Low Inductance Chip Capacitor) can be implemented.

일반적인 적층 세라믹 전자 부품은 세라믹 바디의 길이 방향으로 서로 마주 보는 단면에 외부 전극이 배치되어 있을 수 있다. In a general multilayer ceramic electronic component, external electrodes may be disposed on cross-sections facing each other in the longitudinal direction of a ceramic body.

이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다. In this case, since the path of current is long when AC is applied to the external electrode, a larger current loop may be formed, and the size of the induced magnetic field may be increased to increase inductance.

상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 세라믹 바디(110)의 폭 방향으로 서로 마주 보는 제5 면, 제6 면(S5, S6)에 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다. In order to solve the above problem, according to an embodiment of the present invention, in order to reduce the path of the current, the first surface is formed on the fifth and sixth surfaces S5 and S6 facing each other in the width direction of the ceramic body 110 . and second external electrodes 131 and 132 may be disposed.

이 경우, 제1 및 제2 외부 전극(131, 132) 간의 간격이 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.In this case, since the distance between the first and second external electrodes 131 and 132 is small, the current path is reduced, thereby reducing the current loop, thereby reducing the inductance.

상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 폭 방향 제5 면(S5) 및 제6 면(S6)에 각각 배치되되, 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.The first and second external electrodes 131 and 132 are respectively disposed on the fifth and sixth surfaces S5 and S6 of the ceramic body 110 in the width direction of the ceramic body 110 in the thickness direction. It may be arranged to extend to the first surface S1 and the second surface S2.

본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치된 제1 및 제2 외부 전극(131, 132)의 면적은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 각각의 면적 대비 50% 이상을 차지할 수 있다.According to an embodiment of the present invention, the areas of the first and second external electrodes 131 and 132 disposed on the first and second surfaces S1 and S2 in the thickness direction of the ceramic body 110 are It may occupy 50% or more of the area of each of the first surface S1 and the second surface S2 of the ceramic body 110 .

상기 제1 및 제2 외부전극(131, 132)은 각각 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되는 도금층(131b, 132b, 131c, 132c)을 포함하고, 상기 제1 전극층(131a, 132a)은 상부에 도금층(131b, 132b, 131c, 132c)이 배치된 제1 영역(131a1, 132a1)과 상기 제1 영역(131a1, 132a1)에서 연장 배치된 제2 영역(131a2, 132a2)으로 구성되고, 상기 제1 전극층(131a, 132a)의 제2 영역(131a2, 132a2)을 덮도록 절연층(150)이 배치된다.The first and second external electrodes 131 and 132 include first electrode layers 131a and 132a each including a conductive metal and plating layers 131b, 132b, 131c, and plated layers disposed on the first electrode layers 131a and 132a, respectively. 132c), wherein the first electrode layers 131a and 132a are formed in first regions 131a1 and 132a1 on which plating layers 131b, 132b, 131c, and 132c are disposed and in the first regions 131a1 and 132a1. The insulating layer 150 is formed of extended second regions 131a2 and 132a2 and covers the second regions 131a2 and 132a2 of the first electrode layers 131a and 132a.

도 4를 참조하면, 상기 도금층은 2층 구조일 수 있으며, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함하지만, 반드시 이에 제한되는 것은 아니다.Referring to FIG. 4 , the plating layer may have a two-layer structure, and is disposed on the first plating layers 131b and 132b and the first plating layers 131b and 132b including nickel (Ni), tin (Sn). and the second plating layers 131c and 132c including, but not necessarily limited thereto.

상기 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.The first electrode layers 131a and 132a may include a conductive metal and glass.

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정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 바디(110)의 폭 방향 제5 면(S5) 및 제6 면(S6)에 각각 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 전극층(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.The first and second external electrodes 131 and 132 may be respectively formed on the fifth and sixth surfaces S5 and S6 of the ceramic body 110 in the width direction to form capacitance, and The first electrode layers 131a and 132a included in the first and second external electrodes 131 and 132 may be electrically connected to the first and second internal electrodes 121 and 122 .

상기 제1 전극층(131a, 132a)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.The first electrode layers 131a and 132a may be formed of the same conductive material as the first and second internal electrodes 121 and 122, but are not limited thereto. For example, copper (Cu), silver It may include one or more conductive metals selected from the group consisting of (Ag), nickel (Ni), and alloys thereof.

상기 제1 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.The first electrode layers 131a and 132a may be formed by applying a conductive paste prepared by adding a glass frit to the conductive metal powder and then firing.

즉, 상기 제1 전극층(131a, 132a)은 도전성 금속과 글라스를 포함하는 소성 타입 전극층일 수 있다. That is, the first electrode layers 131a and 132a may be firing-type electrode layers including a conductive metal and glass.

상기 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함하는 도금층은 상기 제1 전극층(131a, 132a)의 일부를 덮도록 배치된다.The plating layer is disposed on the first plating layers 131b and 132b including nickel (Ni) and the first plating layers 131b and 132b, and includes second plating layers 131c and 132c including tin (Sn). is disposed to cover a portion of the first electrode layers 131a and 132a.

즉, 본 발명의 제1 실시형태에 따르면, 상기 제1 전극층(131a, 132a)은 상부에 도금층(131b, 132b, 131c, 132c)이 배치된 제1 영역(131a1, 132a1)과 상기 제1 영역(131a1, 132a1)에서 연장 배치된 제2 영역(131a2, 132a2)으로 구성된다.That is, according to the first embodiment of the present invention, the first electrode layers 131a and 132a include first regions 131a1 and 132a1 on which plating layers 131b, 132b, 131c, and 132c are disposed, and the first region. and second regions 131a2 and 132a2 extending from 131a1 and 132a1.

상기 제1 전극층(131a, 132a)의 제2 영역(131a2, 132a2)의 상부에는 도금층이 배치되지 않는 구조이다.A plating layer is not disposed on the second regions 131a2 and 132a2 of the first electrode layers 131a and 132a.

이와 같이 제1 전극층(131a, 132a)의 제2 영역(131a2, 132a2)의 상부에 도금층이 배치되지 않을 경우, 내습 신뢰성 불량 문제가 발생하기 때문에, 본 발명의 제1 실시형태에서는 상기 제1 전극층(131a, 132a)의 제2 영역(131a2, 132a2)을 덮도록 절연층(150)이 배치된다. As described above, when the plating layer is not disposed on the second regions 131a2 and 132a2 of the first electrode layers 131a and 132a, a moisture resistance reliability problem occurs. In the first embodiment of the present invention, the first electrode layer The insulating layer 150 is disposed to cover the second regions 131a2 and 132a2 of the 131a and 132a.

일반적인 커패시터 구조에서는 제1 및 제2 외부 전극이 세라믹 바디의 길이 방향 양 단면에 가까운 위치에 배치되고, 그 상부를 전체로 덮도록 도금층을 형성한다. In a typical capacitor structure, the first and second external electrodes are disposed at positions close to both end surfaces of the ceramic body in the longitudinal direction, and a plating layer is formed to completely cover the upper portion.

이러한 종래의 구조에서는 제1 및 제2 외부 전극 사이의 간격이 너무 멀기 때문에 고주파 특성 하에서 요구되는 낮은 ESL 값을 얻을 수 없는 문제가 있다.In this conventional structure, there is a problem in that a low ESL value required under high frequency characteristics cannot be obtained because the distance between the first and second external electrodes is too far.

본 발명의 일 실시형태에 따르면, 낮은 ESL 값을 얻기 위하여 상기와 같이 세라믹 바디(110)의 폭 방향으로 서로 마주 보는 제5 면, 제6 면(S5, S6)에 제1 및 제2 외부 전극(131, 132)이 배치되어, 제1 및 제2 외부 전극(131, 132) 사이의 간격이 가깝기 때문에, 내습 신뢰성 불량 및 제1 및 제2 외부 전극(131, 132) 사이의 쇼트 불량이 발생할 수 있다.According to an embodiment of the present invention, in order to obtain a low ESL value, the first and second external electrodes are disposed on the fifth and sixth surfaces S5 and S6 facing each other in the width direction of the ceramic body 110 as described above. Since the 131 and 132 are disposed so that the distance between the first and second external electrodes 131 and 132 is close, poor moisture resistance reliability and a short circuit between the first and second external electrodes 131 and 132 may occur. can

상기 문제를 해결하기 위하여, 본 발명의 제1 실시형태에서는 도금층(131b, 132b, 131c, 132c)이 상기 제1 전극층(131a, 132a)의 일부를 덮도록 배치하고, 도금층이 배치되지 않는 상기 제1 전극층(131a, 132a)의 제2 영역(131a2, 132a2)을 덮도록 절연층(150)을 배치한다.In order to solve the above problem, in the first embodiment of the present invention, the plating layers 131b, 132b, 131c, and 132c are disposed to cover a part of the first electrode layers 131a and 132a, and the plating layer is not disposed. The insulating layer 150 is disposed to cover the second regions 131a2 and 132a2 of the first electrode layers 131a and 132a.

즉, 상기 제1 전극층(131a, 132a)은 상부에 도금층(131b, 132b, 131c, 132c)이 배치된 제1 영역(131a1, 132a1)과 상부에 도금층(131b, 132b, 131c, 132c)이 배치되지 않는 영역으로서, 상기 제1 영역(131a1, 132a1)에서 연장 배치된 제2 영역(131a2, 132a2)으로 구성된다.That is, the first electrode layers 131a and 132a include first regions 131a1 and 132a1 having plating layers 131b, 132b, 131c, and 132c disposed thereon and plating layers 131b, 132b, 131c, and 132c disposed thereon. As a non-removable area, it is composed of second areas 131a2 and 132a2 extending from the first areas 131a1 and 132a1.

상기 제2 영역(131a2, 132a2) 상부는 외부로 노출되기 때문에, 내습 불량 문제 및 전기적 쇼트 불량 문제 등이 발생할 수 있어 그 상부를 덮도록 절연층(150)이 배치된다.Since upper portions of the second regions 131a2 and 132a2 are exposed to the outside, a moisture resistance problem and an electrical short defect problem may occur, and the insulating layer 150 is disposed to cover the upper portions.

본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터는 두께(T)가 110 μm 이하일 수 있다.According to an embodiment of the present invention, the multilayer ceramic capacitor may have a thickness T of 110 μm or less.

또한, 상기 제1 전극층(131a, 132a)의 일 단부에서 상기 세라믹 바디의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(150)의 상기 세라믹 바디(110)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 ≤ L/BW ≤ 4.00 를 만족한다.In addition, the insulating layer 150 compared to the distance BW from one end of the first electrode layers 131a and 132a to the other end disposed on the first and second surfaces S1 and S2 of the ceramic body. A ratio (L/BW) of a distance L between both ends of the ceramic body 110 in the width direction satisfies 0.40 ≤ L/BW ≤ 4.00.

두께가 110 μm 이하의 얇은 적층 세라믹 커패시터는 기판의 실장 밀도가 고밀도화되고 있는 최근 그 수요가 증가하고 있다.The demand for thin multilayer ceramic capacitors with a thickness of 110 μm or less is increasing recently as the mounting density of the substrate is increasing.

두께가 얇은 적층 세라믹 커패시터는 제한된 두께 내에서 외부전극의 두께 역시 일정 두께 이상으로 증가시킬 수 없다.In the thin multilayer ceramic capacitor, the thickness of the external electrode cannot be increased beyond a certain thickness within a limited thickness.

이로 인하여, 외부전극의 두께가 감소하여 내습 신뢰성에 취약할 수 밖에 없는 문제가 있다.For this reason, there is a problem in that the thickness of the external electrode is reduced, so that the moisture resistance reliability is weak.

특히, 본 발명의 일 실시형태와 같이 LICC (Low Inductance Chip Capacitor) 제품의 경우에는 외부전극 간 간격이 감소하기 때문에 내습 신뢰성 저하의 문제가 보다 크게 대두될 수 있다.In particular, in the case of a LICC (Low Inductance Chip Capacitor) product as in an embodiment of the present invention, since the distance between the external electrodes is reduced, the problem of deterioration in moisture resistance reliability may be more significantly raised.

상기와 같이 두께가 110 μm 이하의 얇은 LICC (Low Inductance Chip Capacitor) 제품의 내습 신뢰성 저하 및 외부전극 간 단락에 의한 신뢰성 저하를 개선하기 위하여 본 발명의 일 실시형태에 따르면, 제1 전극층(131a, 132a)의 일 단부에서 상기 세라믹 바디의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 절연층(150)의 상기 세라믹 바디(110)의 폭 방향 양 단부 사이의 거리(L)의 비율을 조절함으로써, 얇은 두께의 적층 세라믹 커패시터의 내습 불량 및 단락 불량 등의 신뢰성 저하 문제를 개선할 수 있다.According to an embodiment of the present invention, in order to improve the moisture resistance reliability degradation of the LICC (Low Inductance Chip Capacitor) product having a thickness of 110 μm or less as described above and the reliability degradation due to a short circuit between the external electrodes, the first electrode layer 131a, 132a) in the width direction of the ceramic body 110 of the insulating layer 150 compared to the distance BW from one end of the ceramic body to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body. By controlling the ratio of the distance L between both ends, it is possible to improve reliability degradation problems such as moisture resistance and short circuit defects of the thin multilayer ceramic capacitor.

본 발명의 일 실시형태에 따르면, 상기 제1 전극층(131a, 132a)의 일 단부에서 상기 세라믹 바디의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(150)의 상기 세라믹 바디(110)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 ≤ L/BW ≤ 4.00 를 만족하도록 조절함으로써, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터의 내습 신뢰성을 개선할 수 있으며, 외부전극 간 단락 불량을 감소시킬 수 있다.According to an embodiment of the present invention, the distance (BW) from one end of the first electrode layers 131a and 132a to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body. By adjusting the ratio (L/BW) of the distance L between both ends of the ceramic body 110 in the width direction of the insulating layer 150 to satisfy 0.40 ≤ L/BW ≤ 4.00, 110 μm or less The moisture resistance reliability of the thin multilayer ceramic capacitor may be improved, and short circuit defects between external electrodes may be reduced.

또한, 상기 세라믹 바디(110)의 외측에 절연층을 도포함으로써, 적층 세라믹 커패시터의 파괴 강도도 향상시킬 수 있다.In addition, by applying an insulating layer on the outside of the ceramic body 110 , the breaking strength of the multilayer ceramic capacitor may be improved.

본 발명의 일 실시형태에 따르면, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터의 내습 신뢰성 향상 및 외부전극 간 단락 불량 감소를 위해, 제한된 세라믹 바디의 폭에서 제1 전극층(131a, 132a)의 일 단부에서 상기 세라믹 바디의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW)와 절연층(150)의 상기 세라믹 바디(110)의 폭 방향 양 단부 사이의 거리(L)의 바람직한 비율을 도출하였다. According to an embodiment of the present invention, one end of the first electrode layers 131a and 132a in a limited width of the ceramic body in order to improve the moisture resistance reliability of the multilayer ceramic capacitor having a thickness of 110 μm or less and to reduce the short circuit defect between the external electrodes. in the distance BW to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body and the distance between both ends of the ceramic body 110 in the width direction of the insulating layer 150 A preferred ratio of (L) was derived.

본 발명의 일 실시형태에 따르면, 두께가 110 μm 이하의 얇은 적층 세라믹 커패시터에서 제1 전극층(131a, 132a)의 일 단부에서 상기 세라믹 바디의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(150)의 상기 세라믹 바디(110)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)을 결정하는 것을 특징으로 하며, 두께가 110 μm를 초과하는 종래 구조의 적층 세라믹 커패시터에서는 내습 혹은 단락 발생의 문제가 없거나 상기 본 발명의 수치가 적용되지 않을 수 있다.According to an embodiment of the present invention, in a multilayer ceramic capacitor having a thickness of 110 μm or less, from one end of the first electrode layers 131a and 132a to the first surface S1 and the second surface S2 of the ceramic body It is characterized in that the ratio (L/BW) of the distance (L) between both ends of the ceramic body (110) in the width direction of the insulating layer (150) is determined compared to the distance (BW) to the other end, In a conventional multilayer ceramic capacitor having a thickness exceeding 110 μm, there is no problem of moisture resistance or short circuit, or the numerical value of the present invention may not be applied.

상기 제1 전극층(131a, 132a)의 일 단부에서 상기 세라믹 바디의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(150)의 상기 세라믹 바디(110)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 미만일 경우에는 외부전극 간 거리가 가깝고, 절연층의 양 단부 사이의 거리(L)가 짧아서 내습 불량 및 외부전극 간 단락이 발생할 수 있다.The distance BW from one end of the first electrode layers 131a and 132a to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body compared to the distance BW of the insulating layer 150 When the ratio (L/BW) of the distance (L) between both ends of the ceramic body 110 in the width direction is less than 0.40, the distance between the external electrodes is close and the distance (L) between both ends of the insulating layer is short, so moisture resistance is poor. and a short circuit between the external electrodes may occur.

한편, 상기 제1 전극층(131a, 132a)의 일 단부에서 상기 세라믹 바디의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(150)의 상기 세라믹 바디(110)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 4.0을 초과하는 경우에는 내습 불량이 발생할 수 있으며, 기판 실장시 전극 패드와 접촉하는 외부전극의 면적이 작아 실장 불량이 발생할 수 있다.Meanwhile, compared to the distance BW from one end of the first electrode layers 131a and 132a to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body, the insulating layer 150 ) When the ratio (L/BW) of the distance (L) between both ends of the ceramic body 110 in the width direction of Since the area is small, mounting defects may occur.

도 5는 본 발명의 제2 실시형태 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 5 is a perspective view illustrating a multilayer ceramic capacitor according to a second embodiment of the present invention.

도 6은 도 5의 II-II' 단면도이다.FIG. 6 is a cross-sectional view II-II' of FIG. 5 .

도 5 및 도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품(200)은 유전체층(211) 및 상기 유전체층(211)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(221) 및 제2 내부전극(222)을 포함하며, 서로 마주보는 제1면, 제2면(S1, S2), 상기 제1면, 제2면(S1, S2)과 연결되되, 서로 마주보는 제3면, 제4면(S3, S4) 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면(S5, S6)을 가지는 세라믹 바디(210) 및 상기 세라믹 바디(210)의 외측에 배치되되, 상기 제1 내부전극(221)과 전기적으로 연결되는 제1 외부전극(231) 및 상기 제2 내부전극(222)과 전기적으로 연결되는 제2 외부전극(232)을 포함하며, 상기 제1 외부전극(231)은 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제1 외부전극(231)은 세라믹 바디(210) 내부에 관통 배치된 제1 비아(241)에 의해 연결되고, 상기 제2 외부전극(232)은 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제2 외부전극(232)은 세라믹 바디(210) 내부에 관통 배치된 제2 비아(242)에 의해 연결되며, 상기 제1 및 제2 외부전극(231, 232)은 각각 도전성 금속을 포함하는 제1 전극층(231a, 232a)과 상기 제1 전극층(231a, 232a) 상에 배치되는 도금층(231b, 232b, 231c, 232c)을 포함하고, 상기 제1 전극층(231a, 232a)은 상부에 도금층(231b, 232b, 231c, 232c)이 배치된 제1 영역(231a1, 232a1)과 상기 제1 영역(231a1, 232a1)에서 연장 배치된 제2 영역(231a2, 232a2)으로 구성되고, 상기 제1 전극층(231a, 232a)의 제2 영역(231a2, 232a2)을 덮도록 절연층(250)이 배치된다.5 and 6 , in the multilayer ceramic electronic component 200 according to another embodiment of the present invention, a dielectric layer 211 and first internal electrodes 221 facing each other with the dielectric layer 211 interposed therebetween. ) and a second internal electrode 222 , the first and second surfaces S1 and S2 facing each other, and connected to the first and second surfaces S1 and S2 , and facing each other A ceramic body 210 and the ceramic body having third and fourth surfaces S3 and S4 and fifth and sixth surfaces S5 and S6 connected to the first to fourth surfaces facing each other and the ceramic body A first external electrode 231 disposed outside the 210 and electrically connected to the first internal electrode 221 and a second external electrode 232 electrically connected to the second internal electrode 222 . Including, the first external electrode 231 is disposed on the first surface (S1) and the second surface (S2) of the ceramic body 210, the first surface (S1) and the second surface (S2) The first external electrode 231 disposed in the ceramic body 210 is connected by a first via 241 disposed through the inside of the ceramic body 210 , and the second external electrode 232 is connected to the first external electrode 232 of the ceramic body 210 . The second external electrode 232 disposed on the surface S1 and the second surface S2 and disposed on the first surface S1 and the second surface S2 is the second external electrode 232 disposed through the ceramic body 210 inside the ceramic body 210 . It is connected by two vias 242, and the first and second external electrodes 231 and 232 are respectively formed on first electrode layers 231a and 232a including a conductive metal and on the first electrode layers 231a and 232a. plating layers 231b, 232b, 231c, and 232c are disposed, and the first electrode layers 231a and 232a include first regions 231a1 and 232a1 in which the plating layers 231b, 232b, 231c, 232c are disposed; Consists of second regions 231a2 and 232a2 extending from the first regions 231a1 and 232a1 and insulated to cover the second regions 231a2 and 232a2 of the first electrode layers 231a and 232a Layer 250 is disposed.

상기 본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터의 구조와 비교할 때, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터는 제1 및 제2 외부전극(231, 232)이 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제1 외부전극(231)은 세라믹 바디(210) 내부에 관통 배치된 제1 비아(241)에 의해 연결되며, 제1 면(S1)과 제2 면(S2)에 배치된 제2 외부전극(232)은 세라믹 바디(210) 내부에 관통 배치된 제2 비아(242)에 의해 연결되는 구조를 특징으로 한다.Compared with the structure of the multilayer ceramic capacitor according to the first embodiment of the present invention, in the multilayer ceramic capacitor according to the second embodiment of the present invention, the first and second external electrodes 231 and 232 are formed in the ceramic body 210 . ) are spaced apart from each other on the first surface S1 and the second surface S2, respectively, and the first external electrode 231 disposed on the first surface S1 and the second surface S2 is a ceramic body ( The second external electrode 232 is connected by the first via 241 disposed through the inside of the 210 , and the second external electrode 232 disposed on the first surface S1 and the second surface S2 passes through the inside of the ceramic body 210 . It features a structure connected by the disposed second vias 242 .

제1 외부전극(231)은 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치될 수 있다.The first external electrode 231 may be disposed on the first surface S1 and the second surface S2 of the ceramic body 210 .

상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치된 제1 외부전극(231)은 세라믹 바디(210) 내부에 관통 배치된 제1 비아(241)에 의해 연결될 수 있다.The first external electrodes 231 disposed on the first surface S1 and the second surface S2 of the ceramic body 210 are to be connected by a first via 241 disposed through the ceramic body 210 inside the ceramic body 210 . can

한편, 제2 외부전극(232)은 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치되되, 상기 제1 외부전극(231)과 이격하여 배치될 수 있다.Meanwhile, the second external electrode 232 may be disposed on the first surface S1 and the second surface S2 of the ceramic body 210 to be spaced apart from the first external electrode 231 .

본 발명의 제2 실시형태에 따르면, 상기 제1 및 제2 외부전극(231, 232)은 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 상기 세라믹 바디(210)의 길이 방향으로 배치되며, 이에 제한되는 것은 아니나, 예를 들어 상기 세라믹 바디(210)의 제1 면(S1) 혹은 제2 면(S2)과 제3 면(S3) 및 제4 면(S4)과의 경계까지 형성될 수 있다.According to the second embodiment of the present invention, the first and second external electrodes 231 and 232 are respectively disposed to be spaced apart from each other on the first surface S1 and the second surface S2 of the ceramic body 210 . However, the ceramic body 210 is disposed in the longitudinal direction, but is not limited thereto, for example, the first surface S1 or the second surface S2 and the third surface S3 of the ceramic body 210 . ) and a boundary with the fourth surface S4 may be formed.

또한, 상기 제1 외부전극(231)과 제2 외부전극(232)은 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 폭 방향으로 서로 마주보면서 배치될 수 있다.In addition, the first external electrode 231 and the second external electrode 232 are respectively disposed to be spaced apart from each other on the first surface S1 and the second surface S2 of the ceramic body 210 in the width direction. They may be placed facing each other.

상기 제1 비아(241)는 제1 내부전극(221)과 연결되되 제2 내부전극(222)과 절연되며, 제2 비아(242)는 제2 내부전극(222)과 연결되되, 제1 내부전극(221)과 절연될 수 있다.The first via 241 is connected to the first internal electrode 221 and insulated from the second internal electrode 222 , and the second via 242 is connected to the second internal electrode 222 , and is connected to the first internal electrode 222 . It may be insulated from the electrode 221 .

상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치된 제1 외부전극(231)은 세라믹 바디(210) 내부에 관통 배치된 제1 비아(241)에 의해 연결되며,제1 비아(241)는 제1 내부전극(221)과 연결되되 제2 내부전극(222)과 절연되기 때문에, 상기 제1 외부전극(231)은 제1 내부전극(221)과 전기적으로 연결될 수 있다.The first external electrodes 231 disposed on the first surface S1 and the second surface S2 of the ceramic body 210 are connected through a first via 241 disposed inside the ceramic body 210 . and the first via 241 is connected to the first internal electrode 221 and insulated from the second internal electrode 222 , so that the first external electrode 231 is electrically connected to the first internal electrode 221 . can be connected

한편, 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치된 제2 외부전극(232)은 세라믹 바디(210) 내부에 관통 배치된 제2 비아(242)에 의해 연결되며,제2 비아(242)는 제2 내부전극(222)과 연결되되 제1 내부전극(221)과 절연되기 때문에, 상기 제2 외부전극(232)은 제2 내부전극(222)과 전기적으로 연결될 수 있다.Meanwhile, the second external electrode 232 disposed on the first surface S1 and the second surface S2 of the ceramic body 210 is connected to the second via 242 disposed through the ceramic body 210 inside the ceramic body 210 . and the second via 242 is connected to the second internal electrode 222 and insulated from the first internal electrode 221 , so that the second external electrode 232 is connected to the second internal electrode 222 . It can be electrically connected.

본 발명의 제2 실시형태에 따르면, 제1 내부전극(221)과 제2 내부전극(222)은 세라믹 바디(210)의 측면으로 노출되지 않으며, 상기 세라믹 바디(210)를 두께 방향으로 관통하는 제1 비아(241) 및 제2 비아(242)에 의해 각각 제1 및 제2 외부전극(231, 232)과 연결될 수 있다.According to the second embodiment of the present invention, the first internal electrode 221 and the second internal electrode 222 are not exposed to the side surface of the ceramic body 210 and penetrate the ceramic body 210 in the thickness direction. The first and second external electrodes 231 and 232 may be connected to each other by the first via 241 and the second via 242 .

본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터의 경우에도, 상기 제1 외부전극(231)과 제2 외부전극(232)은 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 폭 방향으로 서로 마주보면서 배치되기 때문에 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.Even in the case of the multilayer ceramic capacitor according to the second embodiment of the present invention, the first external electrode 231 and the second external electrode 232 are formed on the first surface S1 and the second surface of the ceramic body 210 . (S2) spaced apart from each other, but arranged facing each other in the width direction, RGC (Reverse Geometry Capacitor) or LICC (Low Inductance Chip Capacitor) can be implemented.

상기 제1 비아(241) 및 제2 비아(242)는 상기 세라믹 바디(210)와 제1 및 제2 내부 전극(221, 222)에 홀을 형성하고 이에 도전성 물질이 충진되어 형성될 수 있으며, 이러한 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다. 이 경우, 세라믹 바디(210)의 홀은, 세라믹 그린시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.The first via 241 and the second via 242 may be formed by forming holes in the ceramic body 210 and the first and second internal electrodes 221 and 222 and filling them with a conductive material, The conductive material may be coated with a conductive paste or may use a method such as plating. In this case, the hole of the ceramic body 210 may be formed in the ceramic green sheet by a laser method or punching, or may be obtained by processing a hole in the laminate after firing.

본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터(200)는 제1 및 제2 내부 전극(221, 222)이 각각 제1 비아(241) 및 제2 비아(242)를 통해 제1 외부전극(231) 및 제2 외부전극(232)과 연결되기 때문에 제1 및 제2 내부 전극(221, 222)이 오버랩 되는 면적을 최대한 크게 할 수 있다. In the multilayer ceramic capacitor 200 according to the second embodiment of the present invention, the first and second internal electrodes 221 and 222 are connected to the first external electrode ( 231 ) and the second external electrode 232 , the overlapping area of the first and second internal electrodes 221 and 222 may be maximized.

이에, 기존의 유전층과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다. 또한, 제1 비아(241) 및 제2 비아(242)를 통해 같은 종류의 내부 전극이 서로 전기적으로 연결되기 때문에 적층 세라믹 커패시터의 두께가 110 ㎛ 이하의 초박막 제품의 경우에도 내부 전극의 연결성을 향상시킬 수 있다.Accordingly, it is possible to increase the capacitance of the capacitor without applying a method such as increasing the number of stacked internal electrodes by reducing the thickness of the conventional dielectric layer and the internal electrode. In addition, since the same type of internal electrodes are electrically connected to each other through the first via 241 and the second via 242 , the interconnectivity of the internal electrodes is improved even in the case of an ultra-thin product having a thickness of 110 μm or less of the multilayer ceramic capacitor. can do it

본 발명의 제2 실시형태에 따르면, 상기 제1 및 제2 외부전극(231, 232)은 도전성 금속을 포함하는 제1 전극층(231a, 232a)과 상기 제1 전극층(231a, 232a) 상에 배치되는 도금층을 포함하며, 상기 도금층은 니켈(Ni)을 포함하는 제1 도금층(231b, 232b) 및 상기 제1 도금층(231b, 232b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(231c, 232c)을 포함한다.According to the second embodiment of the present invention, the first and second external electrodes 231 and 232 are disposed on the first electrode layers 231a and 232a including a conductive metal and the first electrode layers 231a and 232a. and a plating layer to be used, wherein the plating layer is disposed on the first plating layers 231b and 232b including nickel (Ni) and the first plating layers 231b and 232b, and a second plating layer including tin (Sn) ( 231c, 232c).

또한, 상기 제1 전극층(231a, 232a)의 일 단부에서 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(250)의 상기 세라믹 바디(210)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 ≤ L/BW ≤ 4.00 를 만족하도록 조절함으로써, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터의 내습 신뢰성을 개선할 수 있으며, 외부전극 간 단락 불량을 감소시킬 수 있다. In addition, compared to the distance BW from one end of the first electrode layers 231a and 232a to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body 210 , the insulating layer By adjusting the ratio (L/BW) of the distance (L) between the both ends of the ceramic body 210 in the width direction of 250 to satisfy 0.40 ≤ L/BW ≤ 4.00, the laminate of a thin thickness of 110 μm or less It is possible to improve the moisture resistance reliability of the ceramic capacitor, and it is possible to reduce a short circuit defect between the external electrodes.

또한, 상기 세라믹 바디(210)의 외측에 절연층을 도포함으로써, 적층 세라믹 커패시터의 파괴 강도도 향상시킬 수 있다.In addition, by applying an insulating layer on the outside of the ceramic body 210 , the breaking strength of the multilayer ceramic capacitor may be improved.

상기 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 관한 설명 중 상술한 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 설명과 동일한 부분은 중복 설명을 피하기 위하여 여기서는 생략하도록 한다.Among the descriptions of the multilayer ceramic electronic component according to another exemplary embodiment of the present invention, the same parts as those of the multilayer ceramic electronic component according to the first exemplary embodiment described above will be omitted here to avoid overlapping description.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.Hereinafter, a method for manufacturing a multilayer ceramic electronic component according to an exemplary embodiment of the present invention will be described, but the present invention is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다. In the method of manufacturing a multilayer ceramic electronic component according to an exemplary embodiment of the present invention, first, a slurry formed including a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to form a plurality of ceramic green sheets. , thereby forming a dielectric layer.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic green sheet may be prepared as a slurry by mixing ceramic powder, a binder, and a solvent, and the slurry may be prepared in a sheet type having a thickness of several μm by a doctor blade method.

다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.Next, a conductive paste for internal electrodes having an average nickel particle size of 0.1 to 0.2 μm and containing 40 to 50 parts by weight of nickel powder may be prepared.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다. The internal electrode was formed by applying the conductive paste for the internal electrode on the green sheet by a screen printing method, and then the green sheet on which the internal electrode pattern was disposed was laminated to make the ceramic body 110 .

다음으로, 상기 세라믹 바디의 외측에 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성할 수 있다.Next, a first electrode layer including a conductive metal and glass may be formed on the outside of the ceramic body.

상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal is not particularly limited, but may be, for example, at least one selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.

본 발명의 일 실시형태에서는 상기 도전성 금속으로서 니켈(Ni)을 사용하여 제1 전극층을 형성할 수 있다.In one embodiment of the present invention, the first electrode layer may be formed using nickel (Ni) as the conductive metal.

상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.The glass is not particularly limited, and a material having the same composition as the glass used for manufacturing the external electrode of a general multilayer ceramic capacitor may be used.

상기 제1 전극층은 상기 세라믹 바디의 상하면 및 단부에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.The first electrode layer may be formed on upper and lower surfaces and ends of the ceramic body to be electrically connected to the first and second internal electrodes, respectively.

상기 제1 전극층은 제1 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.The first electrode layer may include 5% by volume or more of glass compared to the first conductive metal.

다음으로, 상기 제1 전극층 상부의 일부에 니켈(Ni)을 포함하는 제1 도금층을 형성할 수 있다.Next, a first plating layer including nickel (Ni) may be formed on a portion of the upper portion of the first electrode layer.

다음으로, 상기 제1 도금층 상에 주석(Sn)을 포함하는 제2 도금층을 형성할 수 있다.Next, a second plating layer including tin (Sn) may be formed on the first plating layer.

끝으로, 상기 제1 전극층 상부 중 도금층이 형성되지 않은 영역과 제1 전극층 사이의 세라믹 바디 영역 상부에 절연 물질을 도포하여 절연층을 형성한다.Finally, an insulating layer is formed by coating an insulating material on the ceramic body region between the first electrode layer and the region where the plating layer is not formed on the first electrode layer.

상기 절연층 형성용 절연 물질은 특별히 제한되지 않으며, 예를 들어 에폭시 계열, 세라믹 계열 및 실리콘 계열 중의 어느 하나 이상일 수 있다.The insulating material for forming the insulating layer is not particularly limited, and may be, for example, any one or more of epoxy-based, ceramic-based, and silicon-based.

이하, 표 1에서는 제1 전극층(231a, 232a)의 일 단부에서 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(250)의 상기 세라믹 바디(210)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)에 따른 내습 신뢰성 평가 및 인쇄회로기판 상에 적층 세라믹 커패시터를 실장시 신뢰성 평가를 하였다.Hereinafter, in Table 1, compared to the distance BW from one end of the first electrode layers 231a and 232a to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body 210, Moisture-resistance reliability evaluation according to the ratio (L/BW) of the distance (L) between both ends of the ceramic body 210 in the width direction of the insulating layer 250 and reliability evaluation when mounting the multilayer ceramic capacitor on the printed circuit board did.

내습 신뢰성 평가 및 인쇄회로기판 상에 적층 세라믹 커패시터를 실장시 신뢰성 평가는 그 결과가 불량일 경우 X로 표시하고 비교예로 선정하였으며, 양호일 경우 O로 표시하고 실시예로 선정하였다.In the moisture resistance reliability evaluation and reliability evaluation when the multilayer ceramic capacitor is mounted on a printed circuit board, when the result is bad, X is indicated and a comparative example is selected, and when the result is good, it is indicated as O and selected as an Example.

샘플Sample BW
[㎛]BW
[μm] L
[㎛] L
[μm] L/BW L/BW 내습 신뢰성 평가Moisture-resistance reliability evaluation 실장시 신뢰성
평가Reliability when mounted
evaluation *1*One 5050 300300 6.006.00 XX XX *2*2 5050 400400 8.008.00 XX XX *3*3 100100 300300 3.003.00 XX XX *4*4 100100 500500 5.005.00 OO XX 55 150150 400400 2.672.67 OO OO 66 200200 300300 1.501.50 OO OO 77 200200 400400 2.002.00 OO OO 88 250250 200200 0.800.80 OO OO *9*9 250250 8080 0.320.32 XX XX *10*10 280280 100100 0.360.36 OO XX

*: 비교예*: Comparative Example

상기 표 1에서, 샘플 1 내지 4는 제1 전극층(231a, 232a)의 일 단부에서 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(250)의 상기 세라믹 바디(210)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 4.00을 초과하는 경우로서, 내습 불량이 발생할 수 있으며, 기판 실장시 전극 패드와 접촉하는 외부전극의 면적이 작아 실장 불량이 발생할 수 있다.In Table 1, Samples 1 to 4 are distances from one end of the first electrode layers 231a and 232a to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body 210 . When the ratio (L/BW) of the distance (L) between both ends of the ceramic body 210 in the width direction of the insulating layer 250 to (BW) exceeds 4.00, moisture resistance may occur, When the substrate is mounted, the area of the external electrode in contact with the electrode pad is small, which may cause a mounting defect.

반면, 샘플 5 내지 8은 제1 전극층(231a, 232a)의 일 단부에서 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(250)의 상기 세라믹 바디(210)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 ≤ L/BW ≤ 4.00 를 만족하는 본 발명의 실시예로서, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터의 파괴 강도를 증가시켜 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 방지할 수 있다.On the other hand, in Samples 5 to 8, the distance (BW) from one end of the first electrode layers 231a and 232a to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body 210 (BW). As an embodiment of the present invention, the ratio (L/BW) of the distance (L) between both ends of the ceramic body 210 in the width direction of the insulating layer 250 satisfies 0.40 ≤ L/BW ≤ 4.00. By increasing the breaking strength of a multilayer ceramic capacitor with a thickness of 110 μm or less, it is possible to prevent deterioration of reliability due to breakage and cracks during processing.

그리고, 샘플 9 및 10은 제1 전극층(231a, 232a)의 일 단부에서 상기 세라믹 바디(210)의 제1 면(S1) 및 제2 면(S2)에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층(250)의 상기 세라믹 바디(210)의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.40 미만인 경우로서, 외부전극 간 거리가 가깝고, 절연층의 양 단부 사이의 거리(L)가 짧아서 내습 불량 및 외부전극 간 단락이 발생할 수 있다.In addition, in samples 9 and 10, the distance (BW) from one end of the first electrode layers 231a and 232a to the other end disposed on the first surface S1 and the second surface S2 of the ceramic body 210 (BW). In contrast, when the ratio (L/BW) of the distance L between both ends of the ceramic body 210 in the width direction of the insulating layer 250 is less than 0.40, the distance between the external electrodes is close, and both ends of the insulating layer Because the distance L between them is short, poor moisture resistance and a short circuit between the external electrodes may occur.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitution, modification and change will be possible by those skilled in the art within the scope not departing from the technical spirit of the present invention described in the claims, and it is also said that it falls within the scope of the present invention. something to do.

110: 세라믹 바디
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 전극층 131b, 132b, 131c, 132c: 도금층
150: 절연층110: ceramic body
111: dielectric layers 121 and 122: first and second internal electrodes
131, 132: first and second external electrodes
131a, 132a: first electrode layer 131b, 132b, 131c, 132c: plating layer
150: insulating layer

Claims (18)

유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디; 및
상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
상기 제1 및 제2 외부전극은 각각 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되는 도금층을 포함하고,
상기 제1 전극층은 상부에 도금층이 배치된 제1 영역(131a1, 132a1)과 상기 제1 영역(131a1, 132a1)에서 연장 배치된 제2 영역(131a2, 132a2)으로 구성되고,
상기 제1 전극층의 제2 영역(131a2, 132a2)을 덮도록 절연층이 배치되며,
상기 제1 전극층의 일 단부에서 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층의 상기 세라믹 바디의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.32 < L/BW < 6.00 를 만족하는 적층 세라믹 전자부품.
A dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, wherein the first surface, the second surface, the first surface and the second surface facing each other are connected to each other a ceramic body connected to the third and fourth surfaces facing each other and the first to fourth surfaces, the ceramic body having fifth and sixth surfaces facing each other; and
a first external electrode disposed outside the ceramic body and electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode;
The first and second external electrodes each include a first electrode layer including a conductive metal and a plating layer disposed on the first electrode layer,
The first electrode layer consists of first regions 131a1 and 132a1 having a plating layer disposed thereon and second regions 131a2 and 132a2 extending from the first regions 131a1 and 132a1,
An insulating layer is disposed to cover the second regions 131a2 and 132a2 of the first electrode layer,
The distance (L) between both ends of the ceramic body in the width direction of the insulating layer compared to the distance (BW) from one end of the first electrode layer to the other ends disposed on the first and second surfaces of the ceramic body A multilayer ceramic electronic component in which the ratio (L/BW) satisfies 0.32 < L/BW < 6.00.
 제1항에 있어서,
상기 비율 (L/BW)이 L/BW ≤ 4.00 를 만족하는 적층 세라믹 전자부품.
According to claim 1,
A multilayer ceramic electronic component in which the ratio (L/BW) satisfies L/BW ≤ 4.00.
 제1항에 있어서,
상기 도금층은 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하는 적층 세라믹 전자부품.
According to claim 1,
The plating layer is disposed on the first electrode layer, the multilayer ceramic electronic component comprising a first plating layer comprising nickel (Ni) and a second plating layer disposed on the first plating layer and comprising tin (Sn).
 제1항에 있어서,
상기 제1 전극층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 글라스를 포함하는 소성 타입 전극층인 적층 세라믹 전자부품.
According to claim 1,
The first electrode layer is a firing type electrode layer including glass and at least one conductive metal selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
 제1항에 있어서,
상기 적층 세라믹 전자부품은 두께가 110 μm 이하인 적층 세라믹 전자부품.
According to claim 1,
The multilayer ceramic electronic component has a thickness of 110 μm or less.
 제1항에 있어서,
상기 세라믹 바디의 길이는 상기 제3면 및 제4면 사이의 거리이고, 상기 세라믹 바디의 폭은 상기 제5면 및 제6면 사이의 거리이며, 상기 제1 내부전극 및 제2 내부전극은 상기 제5면 및 제6면으로 교대로 노출된 적층 세라믹 전자부품.
According to claim 1,
The length of the ceramic body is the distance between the third and fourth surfaces, the width of the ceramic body is the distance between the fifth and sixth surfaces, and the first internal electrode and the second internal electrode are A multilayer ceramic electronic component exposed alternately on a fifth surface and a sixth surface.
 제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 제5 면 및 제6 면에 각각 배치되되, 제1 면 및 제2 면으로 연장 배치된 적층 세라믹 전자부품.
According to claim 1,
The first and second external electrodes are respectively disposed on the fifth and sixth surfaces of the ceramic body, and extend to the first and second surfaces of the multilayer ceramic electronic component.
 제7항에 있어서,
상기 세라믹 바디의 제1 면 및 제2 면에 배치된 제1 외부전극 및 제2 외부전극의 면적은 상기 세라믹 바디의 제1 면 및 제2 면 각각의 면적 대비 50% 이상을 차지하는 적층 세라믹 전자부품.
8. The method of claim 7,
The area of the first external electrode and the second external electrode disposed on the first and second surfaces of the ceramic body occupies 50% or more of the area of each of the first and second surfaces of the ceramic body. .
 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디; 및
상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고,
상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며,
상기 제1 및 제2 외부전극은 각각 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되는 도금층을 포함하고,
상기 제1 전극층은 상부에 도금층이 배치된 제1 영역(131a1, 132a1)과 상기 제1 영역(131a1, 132a1)에서 연장 배치된 제2 영역(131a2, 132a2)으로 구성되고,
상기 제1 전극층의 제2 영역(131a2, 132a2)을 덮도록 절연층이 배치되며,
상기 제1 전극층의 일 단부에서 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 타 단부까지의 거리(BW) 대비 상기 절연층의 상기 세라믹 바디의 폭 방향 양 단부 사이의 거리(L)의 비율 (L/BW)이 0.32 < L/BW < 6.00 를 만족하는 적층 세라믹 전자부품.
A dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, wherein the first surface, the second surface, the first surface and the second surface facing each other are connected to each other a ceramic body connected to the third and fourth surfaces facing each other and the first to fourth surfaces, the ceramic body having fifth and sixth surfaces facing each other; and
a first external electrode disposed outside the ceramic body and electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode;
The first external electrode is disposed on the first surface and the second surface of the ceramic body, and the first external electrode disposed on the first surface and the second surface is connected by a first via disposed through the ceramic body, ,
The second external electrodes are disposed on the first and second surfaces of the ceramic body, and the second external electrodes disposed on the first and second surfaces are connected by a second via disposed through the ceramic body. ,
The first and second external electrodes each include a first electrode layer including a conductive metal and a plating layer disposed on the first electrode layer,
The first electrode layer consists of first regions 131a1 and 132a1 having a plating layer disposed thereon and second regions 131a2 and 132a2 extending from the first regions 131a1 and 132a1,
An insulating layer is disposed to cover the second regions 131a2 and 132a2 of the first electrode layer,
The distance (L) between both ends of the ceramic body in the width direction of the insulating layer compared to the distance (BW) from one end of the first electrode layer to the other ends disposed on the first and second surfaces of the ceramic body A multilayer ceramic electronic component in which the ratio (L/BW) satisfies 0.32 < L/BW < 6.00.
 제9항에 있어서,
상기 비율 (L/BW)이 L/BW ≤ 4.00 를 만족하는 적층 세라믹 전자부품.
10. The method of claim 9,
A multilayer ceramic electronic component in which the ratio (L/BW) satisfies L/BW ≤ 4.00.
 제9항에 있어서,
상기 제1 전극층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 글라스를 포함하는 소성 타입 전극층인 적층 세라믹 전자부품.
10. The method of claim 9,
The first electrode layer is a firing type electrode layer including glass and at least one conductive metal selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
 제9항에 있어서,
상기 적층 세라믹 전자부품은 두께가 110 μm 이하인 적층 세라믹 전자부품.
10. The method of claim 9,
The multilayer ceramic electronic component has a thickness of 110 μm or less.
 제9항에 있어서,
상기 세라믹 바디의 길이는 상기 제3면 및 제4면 사이의 거리이고, 상기 세라믹 바디의 폭은 상기 제5면 및 제6면 사이의 거리이며, 상기 제1 내부전극 및 제2 내부전극은 상기 제5면 및 제6면으로 교대로 노출된 적층 세라믹 전자부품.
10. The method of claim 9,
The length of the ceramic body is the distance between the third and fourth surfaces, the width of the ceramic body is the distance between the fifth and sixth surfaces, and the first internal electrode and the second internal electrode are A multilayer ceramic electronic component exposed alternately on a fifth surface and a sixth surface.
 제9항에 있어서,
상기 도금층은 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하는 적층 세라믹 전자부품.
10. The method of claim 9,
The plating layer is disposed on the first electrode layer, the multilayer ceramic electronic component comprising a first plating layer comprising nickel (Ni) and a second plating layer disposed on the first plating layer and comprising tin (Sn).
 제9항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
10. The method of claim 9,
The first and second external electrodes are respectively disposed on the first and second surfaces of the ceramic body to be spaced apart from each other.
 제9항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 폭 방향으로 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
10. The method of claim 9,
The first and second external electrodes are respectively disposed to be spaced apart from each other in a width direction of the ceramic body.
 제9항에 있어서,
상기 제1 비아는 제1 내부전극과 연결되되 제2 내부전극과 절연되며, 제2 비아는 제2 내부전극과 연결되되, 제1 내부전극과 절연된 적층 세라믹 전자부품.
10. The method of claim 9,
The first via is connected to the first internal electrode and insulated from the second internal electrode, and the second via is connected to the second internal electrode and insulated from the first internal electrode.
 제9항에 있어서,
상기 세라믹 바디의 제1 면 및 제2 면에 배치된 제1 외부전극 및 제2 외부전극의 면적은 상기 세라믹 바디의 제1 면 및 제2 면 각각의 면적 대비 50% 이상을 차지하는 적층 세라믹 전자부품.

10. The method of claim 9,
The area of the first external electrode and the second external electrode disposed on the first and second surfaces of the ceramic body occupies 50% or more of the area of each of the first and second surfaces of the ceramic body. .
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