KR102018306B1 - Multi-layered ceramic capacitor and board for mounting the same - Google Patents

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Abstract

본 발명은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 제1 및 제2 내부 전극에서 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되는 제1 내지 제3 리드부는 한쪽 변 중 적어도 일부가 경사 연장부로 이루어지며, 제1 내지 제3 외부 전극은 그 폭이 각각 제1 내지 제3 리드부의 길이 보다 크게 형성되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.According to the present invention, three external electrodes are disposed on the mounting surface of the ceramic body to be spaced apart from each other, and the first to third lead parts are formed to extend from the first and second internal electrodes to be exposed through the mounting surface of the ceramic body. At least a part of the sides is formed of an inclined extension portion, and the first to third external electrodes provide a multilayer ceramic capacitor and a mounting substrate, each of which has a width greater than the length of the first to third lead portions.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}Multi-layered ceramic capacitor and board for mounting the same

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.

최근 전자 제품이 소형화 및 고용량화 됨에 따라 전자 제품에 사용되는 전자 부품도 소형화 및 고용량화가 요구되고 있다. With the recent miniaturization and high capacity of electronic products, miniaturization and high capacity of electronic components used in electronic products are also required.

이 중 적층 세라믹 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있으며, 적용되는 전자 부품이 소형화 및 고용량화 될수록 적층 세라믹 커패시터의 ESL 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커지게 된다.In the case of multilayer ceramic capacitors, the equivalent series inductance (“ESL”) increases, which may degrade the performance of electronic products.Increasing the ESL of multilayer ceramic capacitors increases with the miniaturization and high capacity of the applied electronic components. The impact on the performance degradation of the system becomes relatively large.

특히, IC의 고성능화에 따라 디커플링 커패시터의 사용이 증가되고 있으며, 이에 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고 이로 인하여 커패시터의 인덕턴스를 줄일 수 있는 수직 적층형 3단자 구조의 MLCC인 소위 “LICC(Low Inductance Chip Capacitor)”의 수요가 증대되고 있다.
In particular, as the performance of ICs increases, the use of decoupling capacitors increases, reducing the distance between external terminals, thereby reducing the current flow path, thereby reducing the inductance of capacitors. Demand for low inductance chip capacitors (LICC) is increasing.

한국공개특허 제2009-0117686호Korean Patent Publication No. 2009-0117686 한국등록특허 제0920614호Korean Registered Patent No. 0920614

본 발명의 목적은, 수직 적층형 3단자 커패시터에서, 저 ESL 특성을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a multilayer ceramic capacitor and its mounting substrate which can improve low ESL characteristics in a vertically stacked three-terminal capacitor.

본 발명의 일 측면은, 세라믹 바디의 실장 면에 3개의 외부 전극을 서로 이격되게 배치하고, 제1 및 제2 내부 전극에서 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되는 제1 내지 제3 리드부는 한쪽 변 중 적어도 일부가 경사 연장부로 이루어지는 적층 세라믹 커패시터를 제공한다.
According to an aspect of the present invention, three external electrodes are disposed on the mounting surface of the ceramic body so as to be spaced apart from each other, and are formed to extend from the first and second internal electrodes to be exposed through the mounting surface of the ceramic body. The lead portion provides a multilayer ceramic capacitor in which at least part of one side is an inclined extension portion.

본 발명의 일 실시 형태에 따르면, 리드부의 한쪽 변 중 적어도 일부를 경사 연장부로 형성함으로써, 전류 패스(current path)를 감소시켜 ESL을 저감시키고 ESL 산포를 개선할 수 있는 효과가 있다.According to one embodiment of the present invention, by forming at least a portion of one side of the lead portion as the inclined extension portion, there is an effect that can reduce the current path to reduce the ESL and improve the ESL distribution.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 뒤집어 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 바디를 뒤집어 나타낸 사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 4는 도 1의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 6은 도 5의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 7은 도 5의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 9는 도 8의 적층 세라믹 커패시터 중 세라믹 바디를 나타낸 사시도이다.
도 10은 도 8의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이다.
도 11은 도 8의 적층 세라믹 커패시터를 나타낸 단면도이다.
도 12는 본 발명의 적층 세라믹 커패시터에서 리드부의 일 실시 형태를 나타낸 평면도이다.
도 13은 본 발명의 적층 세라믹 커패시터에서 리드부의 또 다른 일 형태를 나타낸 평면도이다.
도 14는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 15는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
1 is a perspective view schematically showing an inverted multilayer ceramic capacitor according to an embodiment of the present invention.
FIG. 2 is a perspective view illustrating the ceramic body of the multilayer ceramic capacitor of FIG. 1 upside down. FIG.
FIG. 3 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 1, with the external electrode omitted. FIG.
4 is a cross-sectional view illustrating the multilayer ceramic capacitor of FIG. 1.
5 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention.
FIG. 6 is an exploded perspective view illustrating the multilayer ceramic capacitor of FIG. 5 with the external electrode omitted. FIG.
7 is a cross-sectional view illustrating the multilayer ceramic capacitor of FIG. 5.
8 is a perspective view schematically illustrating a multilayer ceramic capacitor according to still another embodiment of the present invention.
9 is a perspective view illustrating a ceramic body of the multilayer ceramic capacitor of FIG. 8.
FIG. 10 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 8, with the external electrode omitted. FIG.
FIG. 11 is a cross-sectional view illustrating the multilayer ceramic capacitor of FIG. 8.
12 is a plan view illustrating an embodiment of a lead unit in the multilayer ceramic capacitor of the present invention.
FIG. 13 is a plan view illustrating another embodiment of a lead unit in the multilayer ceramic capacitor of the present invention. FIG.
14 is a perspective view illustrating a board in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate.
FIG. 15 is a cross-sectional view illustrating a board in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Moreover, embodiment of this invention is provided in order to demonstrate this invention more completely to the person with average knowledge in the technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Shape and size of the elements in the drawings may be exaggerated for more clear description.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, the components with the same functions within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
In order to clarify the embodiments of the present invention, the direction of the cube is defined, and L, W, and T indicated on the drawings indicate a length direction, a width direction, and a thickness direction, respectively. Here, the width direction may be used in the same concept as the stacking direction in which the dielectric layers are stacked.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 뒤집어 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터 중 세라믹 바디를 뒤집어 나타낸 사시도이고, 도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 4는 도 1의 적층 세라믹 커패시터를 나타낸 단면도이다.
1 is a perspective view schematically showing a multilayer ceramic capacitor inverted according to an embodiment of the present invention, FIG. 2 is a perspective view of a ceramic body inverted among the multilayer ceramic capacitors of FIG. 1, and FIG. 3 is a perspective view of the multilayer ceramic capacitor of FIG. 1. 4 is an exploded perspective view of an external electrode, and FIG. 4 is a cross-sectional view of the multilayer ceramic capacitor of FIG. 1.

도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 바디(110)와, 복수의 제1 및 제2 내부 전극(120, 130)을 포함하는 액티브층과, 제1 내지 제3 외부 전극(141-143)을 포함한다.1 to 4, the multilayer ceramic capacitor 100 according to the present embodiment includes a ceramic body 110 in which a plurality of dielectric layers 111 are stacked, and a plurality of first and second internal electrodes 120 and 130. ) And an first to third external electrodes 141 to 143.

본 실시 형태의 적층 세라믹 커패시터(100)는 총 3개의 외부 단자를 갖는 일명 3단자 커패시터로 볼 수 있다.
The multilayer ceramic capacitor 100 of the present embodiment can be viewed as a so-called three-terminal capacitor having a total of three external terminals.

세라믹 바디(110)는 서로 마주보는 두께 방향(T)의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 폭 방향(W)의 제5 면(S5) 및 제6 면(S6)과, 서로 마주보는 길이 방향(L)의 제3 면(S3) 및 제4 면(S4)을 가질 수 있다.The ceramic body 110 connects the first surface S1 and the second surface S2 and the first surface S1 and the second surface S2 in the thickness direction T facing each other and face each other. It may have a fifth surface S5 and a sixth surface S6 in the direction W, and a third surface S3 and a fourth surface S4 in the longitudinal direction L facing each other.

이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 면(S1)으로 정의하여 설명하기로 한다.
Hereinafter, in the present embodiment, the mounting surface of the multilayer ceramic capacitor 100 is defined and described as the first surface S1 of the ceramic body 110.

이러한 세라믹 바디(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다.The ceramic body 110 is formed by laminating a plurality of dielectric layers 111 in the width direction and then firing, and the ceramic body 110 may have a hexahedron shape as shown in the figure.

다만, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.However, the shape, the dimensions, and the number of stacked layers of the dielectric layer 111 of the ceramic body 110 are not limited to those shown in the present embodiment.

또한, 세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.In addition, the plurality of dielectric layers 111 forming the ceramic body 110 are in a sintered state, and the boundary between adjacent dielectric layers 111 is difficult to confirm without using a scanning electron microscope (SEM). Can be integrated.

이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 복수의 내부 전극을 갖는 액티브층과, 마진부로서 상기 액티브층의 폭 방향의 양 면에 배치된 커버층(112, 113)으로 구성될 수 있다.
The ceramic body 110 is composed of an active layer having a plurality of internal electrodes as a part contributing to the capacitance formation of the capacitor, and cover layers 112 and 113 disposed on both sides of the active layer in the width direction as a margin part. Can be.

상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(120, 130)을 폭 방향으로 번갈아 적층하여 형성될 수 있다.The active layer may be formed by alternately stacking a plurality of first and second internal electrodes 120 and 130 with a dielectric layer 111 interposed therebetween in the width direction.

이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the thickness of the dielectric layer 111 can be arbitrarily changed according to the capacity design of the multilayer ceramic capacitor 100, preferably the thickness of one layer can be configured to be 0.01 to 1.00 ㎛ after firing, the present invention is limited thereto. It doesn't happen.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.In addition, the dielectric layer 111 may include a ceramic powder having a high dielectric constant, for example, barium titanate (BaTiO 3 ) -based or strontium titanate (SrTiO 3 ) -based powder, and the present invention may be obtained as long as sufficient capacitance can be obtained. It is not limited to this.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like may be further added to the dielectric layer 111 when necessary.

이때, 유전체층(111)의 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으며, 예를 들어 400 nm 이하로 조절될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In this case, the average particle diameter of the ceramic powder used to form the dielectric layer 111 is not particularly limited, and may be adjusted to achieve the object of the present invention, for example, may be adjusted to 400 nm or less, the present invention is It is not limited.

커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The cover layers 112 and 113 may have the same material and construction as the dielectric layer 111 except that the cover layers 112 and 113 do not include internal electrodes.

또한, 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 폭 방향의 양 면에 각각 더 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(120, 130)의 손상을 방지하는 역할을 수행할 수 있다.
In addition, the cover layers 112 and 113 may be formed by further stacking a single dielectric layer or two or more dielectric layers on both surfaces of the active layer in the width direction, respectively. The first and second layers may be formed by physical or chemical stress. It may serve to prevent damage to the internal electrodes 120 and 130.

제1 및 제2 내부 전극(120, 130)은 서로 다른 극성을 갖는 전극으로서, 세라믹 바디(110)의 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.The first and second internal electrodes 120 and 130 are electrodes having different polarities and are formed inside the ceramic body 110 and are disposed to face each other with the dielectric layer 111 interposed therebetween.

이때, 제1 및 제2 내부 전극(120, 130)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.In this case, the first and second internal electrodes 120 and 130 may be electrically insulated from each other by the dielectric layer 111 disposed therebetween.

이러한 제1 및 제2 내부 전극(120, 130)은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부의 일부가 연장되어 세라믹 바디(110)의 외부로 노출되는 리드부를 포함한다.The first and second internal electrodes 120 and 130 include a capacitor part overlapping with the neighboring internal electrode and contributing to the formation of a capacitor, and a lead part of which the capacitor part extends to be exposed to the outside of the ceramic body 110. .

상기 리드부는 특별히 제한되는 것은 아니나, 예를 들어 상기 용량부를 구성하는 내부 전극의 길이에 비하여 더 짧은 길이를 가질 수 있다. The lead portion is not particularly limited, but may have, for example, a shorter length than the length of the internal electrode constituting the capacitor portion.

또한, 제1 및 제2 내부 전극(120, 130)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the thicknesses of the first and second internal electrodes 120 and 130 may be determined according to a use. For example, the thicknesses of the first and second internal electrodes 120 and 130 may be determined to be within a range of 0.2 to 1.0 μm in consideration of the size of the ceramic body 110. The invention is not limited thereto.

또한, 제1 및 제2 내부 전극(120, 130)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트 등을 사용하여 형성될 수 있다.In addition, the material for forming the first and second internal electrodes 120 and 130 is not particularly limited. For example, precious metal materials such as palladium (Pd) and palladium-silver (Pd-Ag) alloys, and nickel (Ni) And a conductive paste made of one or more materials of copper (Cu).

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, a screen printing method or a gravure printing method may be used as the printing method of the conductive paste, but the present invention is not limited thereto.

본 실시 형태에서, 제1 내부 전극(120)은 길이 방향으로 서로 이격되며 세라믹 바디(110)의 제1 면(S1)으로 노출된 제1 및 제2 리드부(121, 122)를 가지며, 제3 및 제4 면(S3, S4)으로부터 일정거리 이격되게 배치될 수 있다.In the present embodiment, the first internal electrodes 120 have first and second leads 121 and 122 spaced apart from each other in the longitudinal direction and exposed to the first surface S1 of the ceramic body 110. The third and fourth surfaces S3 and S4 may be disposed to be spaced apart from each other by a predetermined distance.

그리고, 제2 내부 전극(130)은 세라믹 바디(110)의 제1 면(S1)으로 노출되되 제1 및 제2 리드부(121, 122) 사이에 각각 일정거리 이격되어 형성된 제3 리드부(131)를 가지며, 제3 및 제4 면(S3, S4)으로부터 일정거리 이격되게 배치될 수 있다.
The second internal electrode 130 may be exposed to the first surface S1 of the ceramic body 110, but may be formed to be spaced apart by a predetermined distance between the first and second lead parts 121 and 122, respectively. 131 and may be spaced apart from the third and fourth surfaces S3 and S4 by a predetermined distance.

이때, 제1 내지 제3 리드부(121, 122, 131) 중 적어도 하나는 세라믹 바디(110)의 제1 면(S1)과 연결되는 적어도 한쪽 변 중 적어도 일부가 경사 연장부로 이루어질 수 있다. In this case, at least one of the first to third lead parts 121, 122, and 131 may be formed as an inclined extension part of at least one side connected to the first surface S1 of the ceramic body 110.

또한, 상기 경사 연장부는 필요시 직선이 아닌 곡선으로 이루어질 수도 있다.In addition, the inclined extension may be made of a curve rather than a straight line if necessary.

본 실시 형태에서, 제1 및 제2 리드부(121, 122)는 제1 내부 전극(120)의 용량부와 세라믹 바디(110)의 제1 면(S1)을 연장하는 내측 변이, 제1 내부 전극(120)으로부터 경사지게 연장된 경사 연장부와 이 경사 연장부로부터 세라믹 바디(110)의 제1 면(S1)을 향해 수직으로 연장되게 형성된 수직 연장부를 포함할 수 있다.In the present embodiment, the first and second lead parts 121 and 122 may have an inner side edge extending from the capacitive part of the first internal electrode 120 and the first surface S1 of the ceramic body 110. It may include an inclined extension extending obliquely from the electrode 120 and a vertical extension formed to extend vertically from the inclined extension toward the first surface S1 of the ceramic body 110.

이때, 제1 및 제2 리드부(121, 122)는 필요시 제1 내부 전극(120)의 용량부와 세라믹 바디(110)의 제1 면(S1)을 연장하는 바깥쪽 변도 위와 동일하게 제1 내부 전극(120)으로부터 경사지게 연장된 경사 연장부와 이 경사 연장부로부터 세라믹 바디(110)의 제1 면(S1)을 향해 수직으로 연장되게 형성된 수직 연장부를 포함하도록 구성할 수 있다.
In this case, the first and second lead parts 121 and 122 are the same as the outer side surfaces of the capacitor part of the first internal electrode 120 and the first surface S1 of the ceramic body 110 when necessary. It may be configured to include an inclined extension extending obliquely from the first internal electrode 120 and a vertical extension formed to extend vertically from the inclined extension toward the first surface S1 of the ceramic body 110.

또한, 제3 리드부(131)는 제2 내부 전극(130)의 용량부와 세라믹 바디(110)의 제1 면(S1)을 연장하는 일 변이, 제2 내부 전극(130)으로부터 경사지게 연장된 경사 연장부와 이 경사 연장부로부터 세라믹 바디(110)의 제1 면(S1)을 향해 수직으로 연장되게 형성된 경사 연장부를 포함할 수 있다.In addition, one side of the third lead part 131 extending from the capacitive part of the second internal electrode 130 and the first surface S1 of the ceramic body 110 may be inclined from the second internal electrode 130. It may include an inclined extension portion and an inclined extension portion formed to extend vertically from the inclined extension portion toward the first surface S1 of the ceramic body 110.

이때, 제3 리드부(131)는 필요시 제2 내부 전극(130)의 용량부와 세라믹 바디(110)의 제1 면(S1)을 연장하는 양쪽 변이 모두 위와 동일하게 제2 내부 전극(130)으로부터 경사지게 연장된 경사 연장부와 이 경사 연장부로부터 세라믹 바디(110)의 제1 면(S1)을 향해 수직으로 연장되게 형성된 수직 연장부를 포함하도록 구성할 수 있다.
In this case, the third lead part 131 may include the capacitive part of the second internal electrode 130 and the sides of the first surface S1 of the ceramic body 110 extending from the second internal electrode 130 if necessary. It may be configured to include an inclined extension extending obliquely from) and a vertical extension formed to extend vertically from the inclined extension toward the first surface (S1) of the ceramic body (110).

이때, 제1 또는 제2 리드부(121, 122)와 제3 리드부(131)의 수직 연장부 사이에 마련되는 제1 스페이스부의 면적을 Sa로, 제1 또는 제2 리드부(121, 122)와 제3 리드부(131)의 경사 연장부 사이에 마련되는 제2 스페이스부의 면적을 Sb로, 상기 Sa+Sb를 St로 규정할 때, 0.383 ≤ Sa/Sb ≤ 12일 수 있으며, 0.277 ≤ Sa/St ≤ 0.923일 수 있다.
In this case, the area of the first space part provided between the first or second lead parts 121 and 122 and the vertical extension part of the third lead part 131 is Sa, and the first or second lead parts 121 and 122 are Sa. ) And when the area of the second space provided between the slanted extension of the third lead part 131 is Sb and Sa + Sb is St, 0.383 ≦ Sa / Sb ≦ 12, and 0.277 ≦ Sa / St ≦ 0.923.

일반적인 적층 세라믹 전자 부품은 세라믹 바디의 길이 방향으로 서로 마주 보는 양 면에 외부 전극이 배치되어 있을 수 있다.In general multilayer ceramic electronic components, external electrodes may be disposed on both surfaces of the ceramic body facing each other in the length direction of the ceramic body.

그러나, 이 경우 외부 전극에 교류 전압 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다. However, in this case, since the current path is long when an alternating voltage is applied to the external electrode, the current loop may be formed larger, and the inductance may increase due to the size of the induced magnetic field.

상기의 문제를 해결하기 위하여, 본 발명의 일 실시 형태에 따르면 전류의 경로를 감소시키기 위하여 세라믹 바디(110)의 실장 면인 제1 면(S1)에 제1 내지 제3 외부 전극(141-143)이 배치될 수 있다.In order to solve the above problem, according to an embodiment of the present invention, the first to third external electrodes 141 to 143 are disposed on the first surface S1, which is the mounting surface of the ceramic body 110, in order to reduce the current path. This can be arranged.

이 경우 제1 및 제2 외부 전극(141, 142)과 제3 외부 전극(143)의 간격이 작기 때문에 이로 인해 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
In this case, since the distance between the first and second external electrodes 141 and 142 and the third external electrode 143 is small, the current loop can be reduced, thereby reducing the inductance.

제1 및 제2 외부 전극(141, 142)은 세라믹 바디(110)의 제1 면(S1)에 길이 방향으로 서로 이격되어 형성되고 제1 및 제2 리드부(121, 122)와 각각 연결되어 접속되며, 제3 외부 전극(143)은 세라믹 바디(110)의 제1 면(S1)에 제1 및 제2 외부 전극(141, 142) 사이에서 제1 및 제2 외부 전극(141, 142)과 각각 일정거리 이격되어 형성되고 제3 리드부(131)와 연결되어 접속된다.
The first and second external electrodes 141 and 142 are formed to be spaced apart from each other in the longitudinal direction on the first surface S1 of the ceramic body 110 and are connected to the first and second lead parts 121 and 122, respectively. The third external electrode 143 is connected to the first and second external electrodes 141 and 142 on the first surface S1 of the ceramic body 110 between the first and second external electrodes 141 and 142. And are formed spaced apart from each other by a predetermined distance and are connected to and connected to the third lead part 131.

또한, 제1 내지 제3 외부 전극(141-143)은 정전 용량 형성을 위하여 제1 및 제2 내부 전극(120, 130)의 대응되는 리드부와 각각 전기적으로 연결되며, 필요시 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장하여 밴드를 형성할 수 있다.In addition, the first to third external electrodes 141 to 143 are electrically connected to corresponding leads of the first and second internal electrodes 120 and 130, respectively, to form a capacitance, and, if necessary, the ceramic body 110. A band may be formed by extending to a part of the fifth and sixth surfaces S5 and S6 of FIG.

이때, 제1 내지 제3 리드부(121, 122, 131)는 제1 내지 제3 외부 전극(141-143)의 내측에 각각 위치할 수 있다. 이를 위해, 제1 내지 제3 외부 전극(141-143)의 폭은 제1 내지 제3 리드부(121, 122, 123)의 길이 보다 각각 크게 형성될 수 있다. 상기 구조에 따르면, 제1 내지 제3 리드부(121, 122, 131)가 세라믹 바디(110)의 제1 면(S1)을 통해 노출되지 않으므로 세라믹 바디(110)의 제1 면(S1)에 별도의 절연층을 형성하지 않아도 된다.
In this case, the first to third lead parts 121, 122, and 131 may be positioned inside the first to third external electrodes 141 to 143, respectively. To this end, the widths of the first to third external electrodes 141 to 143 may be larger than the lengths of the first to third lead parts 121, 122, and 123, respectively. According to the above structure, since the first to third lead parts 121, 122, and 131 are not exposed through the first surface S1 of the ceramic body 110, the first to third leads 121, 122, and 131 may not be exposed to the first surface S1 of the ceramic body 110. It is not necessary to form a separate insulating layer.

한편, 이러한 제1 내지 제3 외부 전극(141-143)은 3중 층 구조로 형성될 수 있으며, 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제1 내지 제3 도전층(141a-143a)과, 제1 내지 제3 도전층(141a-143a)을 각각 덮도록 형성된 제1 내지 제3 니켈(Ni) 도금층(141b-143b)과, 제1 내지 제3 니켈 도금층(141b-143b)을 각각 덮도록 형성된 제1 내지 제3 주석(Sn) 도금층(141c-143c)을 포함한다.
Meanwhile, the first to third external electrodes 141 to 143 may be formed in a triple layer structure, and the first to third conductive layers 141a-to be in contact with the lead portions of the corresponding internal electrodes. 143a, first to third nickel (Ni) plating layers 141b to 143b formed to cover the first to third conductive layers 141a to 143a, and first to third nickel plating layers 141b to 143b, respectively. The first to third tin (Sn) plating layers 141c to 143c formed to cover the respective layers.

제1 내지 제3 도전층(141a-143a)은 제1 및 제2 내부 전극(120, 130)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어 구리(Cu), 은(Ag) 및 니켈(Ni) 등의 금속 분말로 형성될 수 있으며, 이러한 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
The first to third conductive layers 141a to 143a may be formed of a conductive material having the same material as the first and second internal electrodes 120 and 130, but are not limited thereto. For example, copper (Cu), It may be formed of a metal powder such as silver (Ag) and nickel (Ni), and may be formed by applying a conductive paste prepared by adding a glass frit to the metal powder and then baking the same.

실험 예Experiment example

본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.The multilayer ceramic capacitor according to the embodiment and the comparative example of the present invention was manufactured as follows.

티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
A slurry formed of powder such as barium titanate (BaTiO 3 ) is applied and dried on a carrier film to prepare a plurality of ceramic green sheets manufactured to a thickness of 1.8 μm.

다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 상기 세라믹 그린 시트의 제1 면으로 노출되는 제1 및 제2 리드부를 갖는 제1 내부 전극 및 상기 제1 및 제2 리드부와 이격되어 상기 세라믹 그린 시트의 제1 면으로 노출되는 제3 리드부를 갖는 제2 내부 전극을 형성한다.Next, a first internal electrode and a first internal electrode having first and second lead portions exposed to the first surface of the ceramic green sheet by applying a conductive paste for nickel internal electrodes on the ceramic green sheet using a screen. A second internal electrode having a third lead portion spaced apart from the second lead portion and exposed to the first surface of the ceramic green sheet is formed.

이때, 상기 제1 및 제2 내부 전극은 상기 내지 제3 리드부가 상기 제1 및 제2 내부 전극으로부터 경사지게 연장된 경사 연장부와 상기 경사 연장부에서 상기 세라믹 바디의 실장 면을 향해 수직으로 연장된 수직 연장부를 포함하도록 형성한다.
In this case, the first and second internal electrodes may have the inclined extension part which is inclinedly extended from the first and second internal electrode and the inclined extension part which extends vertically from the inclined extension part toward the mounting surface of the ceramic body. It is formed to include a vertical extension.

다음으로, 상기 세라믹 그린 시트를 약 200 층으로 적층하되, 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 폭 방향의 양 측면에 더 적층하여 적층체를 제조하고, 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
Next, the ceramic green sheet is laminated in about 200 layers, and the ceramic green sheet, in which the first and second internal electrodes are not formed, is further laminated on both sides of the width direction to prepare a laminate, and the laminate is formed. Isostatic pressing was carried out at 1000 ° C. under 1000 kgf / cm 2 pressure.

다음으로, 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
Next, the pressed ceramic laminate was cut in the form of individual chips, and the cut chips were kept at about 230 ° C. for 60 hours in an air atmosphere to carry out binder removal.

다음으로, 약 1,200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하여 세라믹 바디를 마련하였다.Next, the ceramic body was prepared by firing in a reducing atmosphere at an oxygen partial pressure of 10 −11 to 10 −10 atm lower than the Ni / NiO equilibrium oxygen partial pressure so that the internal electrode was not oxidized at about 1,200 ° C.

소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.0 mm ×0.5 mm(L×W, 1005 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였다.
The chip size of the laminated chip capacitor after firing was about 1.0 mm × 0.5 mm (L × W, 1005 size) in length × width (L × W). Here, the production tolerance was set within the range of ± 0.1 mm in length × width (L × W).

다음으로, 세라믹 바디의 제1 면에 제1 및 제2 내부 전극의 리드부와 각각 대응되게 제1 내지 제3 외부 전극을 형성하는 공정을 거쳐 적층 세라믹 커패시터를 완성하고, 딜라미네이션(Delamination) 불량 발생여부 및 등가 직렬 인덕턴스(ESL) 측정 테스트를 실시하여 표 1에 나타내었다. 각 시험은 샘플 시료 200 개에 대하여 수행되었다.Next, the multilayer ceramic capacitor is completed by forming the first to third external electrodes on the first surface of the ceramic body so as to correspond to the lead portions of the first and second internal electrodes, respectively, and have a poor delamination. Table 1 shows the occurrence and equivalent series inductance (ESL) measurement test. Each test was performed on 200 sample samples.

NoNo SoSo SaSa Sb Sb StSt Sa/StSa / St St/SoSt / so Sa/Sb ratioSa / Sb ratio DelaminationDelamination ESL [pH]ESL [pH] 1One 1512015120 00 75607560 75607560 00 0.50.5 00 50 / 20050/200 37.837.8 22 1512015120 810810 71557155 79657965 0.102 0.102 0.527 0.527 0.113 0.113 12 / 20012/200 38.238.2 33 1512015120 16201620 67506750 83708370 0.194 0.194 0.554 0.554 0.240 0.240 5/ 2005/200 38.738.7 44 1512015120 24302430 63456345 87758775 0.277 0.277 0.580 0.580 0.383 0.383 0 /2000/200 39.239.2 55 1512015120 32403240 59405940 91809180 0.353 0.353 0.607 0.607 0.545 0.545 0 /2000/200 39.939.9 66 1512015120 40504050 55355535 95859585 0.423 0.423 0.634 0.634 0.732 0.732 0 /2000/200 40.240.2 77 1512015120 48604860 51305130 99909990 0.486 0.486 0.661 0.661 0.947 0.947 0 /2000/200 40.640.6 88 1512015120 56705670 47254725 1039510395 0.545 0.545 0.688 0.688 1.200 1.200 0 /2000/200 41.341.3 99 1512015120 64806480 43204320 1080010800 0.600 0.600 0.714 0.714 1.500 1.500 0 /2000/200 41.941.9 1010 1512015120 72907290 39153915 1120511205 0.651 0.651 0.741 0.741 1.862 1.862 0 /2000/200 42.242.2 1111 1512015120 81008100 35103510 1161011610 0.698 0.698 0.768 0.768 2.308 2.308 0 /2000/200 42.542.5 1212 1512015120 89108910 31053105 1201512015 0.742 0.742 0.795 0.795 2.870 2.870 0 /2000/200 42.942.9 1313 1512015120 97209720 27002700 1242012420 0.783 0.783 0.821 0.821 3.600 3.600 0 /2000/200 43.143.1 1414 1512015120 1053010530 22952295 1282512825 0.821 0.821 0.848 0.848 4.588 4.588 0 /2000/200 43.543.5 1515 1512015120 1134011340 18901890 1323013230 0.857 0.857 0.875 0.875 6.000 6.000 0 /2000/200 44.144.1 1616 1512015120 1215012150 14851485 1363513635 0.891 0.891 0.902 0.902 8.182 8.182 0 /2000/200 44.544.5 1717 1512015120 1296012960 10801080 1404014040 0.923 0.923 0.929 0.929 12.000 12.000 0 /2000/200 44.944.9 1818 1512015120 1377013770 675675 1444514445 0.953 0.953 0.955 0.955 20.400 20.400 0 /2000/200 4646 1919 1512015120 1458014580 270270 1485014850 0.982 0.982 0.982 0.982 54.000 54.000 0 /2000/200 47.547.5

여기서, 상기 제1 또는 제2 리드부와 상기 제3 리드부의 수직 연장부 사이에 마련되는 제1 스페이스부의 면적을 Sa로, 상기 제1 또는 제2 리드부와 상기 제3 리드부의 경사 연장부 사이에 마련되는 제2 스페이스부의 면적을 Sb로, 상기 Sa+Sb를 St로 규정한다. 또한, So는 제1 또는 제2 리드부와 제3 리드부가 경사 연장부를 갖지 않는 사각 형상일 때 마련되는 각각의 면적을 나타낸다.
Here, the area of the first space portion provided between the first or second lead portion and the vertical extension portion of the third lead portion is Sa, and between the inclined extension portion of the first or second lead portion and the third lead portion. The area of the second space portion provided in Sb is defined as Sb, and Sa + Sb is defined as St. In addition, So represents each area provided when the 1st or 2nd lead part and a 3rd lead part have a square shape which does not have a diagonal extension part.

상기 표 1을 참조하면, 전체 스페이스부의 면적(St) 대비 리드부의 수직 연장부들 사이에 마련되는 제1 스페이스부의 면적(Sa) 비율 Sa/St가 0.923 이하인 샘플 1 내지 17의 경우, ESL 이 45 pH 이하로 낮게 나타났으며, 상기 Sa/St가 0.923을 초과하는 샘플 18 및 19의 경우 ESL이 45를 초과하여 나타남을 확인할 수 있다.Referring to Table 1, in the case of Samples 1 to 17 where the area Sa ratio of the first space portion Sa / St provided between the vertical extension portions of the lead portion to the area St of the entire space portion is 0.923 or less, the ESL is 45 pH. It was found to be lower than, it can be seen that the ESL is greater than 45 for the samples 18 and 19 Sa / St is greater than 0.923.

따라서, 상기 Sa/St는 0.923 이하인 것이 바람직하다.
Therefore, it is preferable that Sa / St is 0.923 or less.

또한, 리드부의 경사 연장부들 사이에 마련되는 형성하는 제2 스페이스의 면적(Sb) 대비 수직 연장부들 사이에 마련되는 제1 스페이스부의 면적(Sa) 비율 Sa/Sb가 0.383 미만인 샘플 1 내지 3에서 딜라미네이션 불량이 발생하였다.Further, in the samples 1 to 3 in which the area ratio Sa / Sb of the first space part provided between the vertical extension parts to the area Sb of the second space formed between the inclined extension parts of the lead part is less than 0.383, Lamination failure occurred.

따라서, 상기 Sa/Sbt는 0.383 이상인 것이 바람직하다.
Therefore, it is preferable that Sa / Sbt is 0.383 or more.

변형 예Variant

도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 6은 도 5의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 7은 도 5의 적층 세라믹 커패시터를 나타낸 단면도이다. 5 is a perspective view schematically illustrating a multilayer ceramic capacitor according to another exemplary embodiment of the present invention, FIG. 6 is an exploded perspective view of the multilayer ceramic capacitor of FIG. 5 without an external electrode, and FIG. 7 is a multilayer ceramic capacitor of FIG. 5. It is sectional drawing which shows.

여기서, 세라믹 바디(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(120, 130)과 절연층(150)에 대해 구체적으로 설명한다.
Here, since the structure of the ceramic body 110 is the same as the above-described embodiment, a detailed description thereof will be omitted in order to avoid duplication, and the first and second internal electrodes 120 and 130 having a different structure from the above-described embodiment will be omitted. ) And the insulating layer 150 will be described in detail.

도 5 내지 도 7을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100')는 세라믹 바디(110)의 실장 면과 대향되는 제2 면(S2)에 절연층(150)이 배치될 수 있다.5 to 7, in the multilayer ceramic capacitor 100 ′ of the present embodiment, the insulating layer 150 may be disposed on a second surface S2 opposite to the mounting surface of the ceramic body 110.

제1 내부 전극(120)은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 절연층(150)과 접촉하는 제4 및 제5 리드부(123, 124)를 가질 수 있다.The first and second internal electrodes 120 are exposed through the second surface S2 of the ceramic body 110 to contact the insulating layer 150 formed on the second surface S2 of the ceramic body 110. 5 may have lead portions 123 and 124.

제2 내부 전극(130)은 제3 및 제4 리드부(123, 124) 사이에 배치되며 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 절연층(150)과 접촉하는 제6 리드부(132)를 가질 수 있다.
The second internal electrode 130 is disposed between the third and fourth lead parts 123 and 124 and is exposed through the second surface S2 of the ceramic body 110 to contact the insulating layer 150. It may have a lead portion 132.

도 8은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 9는 도 8의 적층 세라믹 커패시터 중 세라믹 바디를 나타낸 사시도이고, 도 10은 도 8의 적층 세라믹 커패시터에서 외부 전극을 생략하고 나타낸 분해사시도이고, 도 11은 도 8의 적층 세라믹 커패시터를 나타낸 단면도이다.
FIG. 8 is a perspective view schematically illustrating a multilayer ceramic capacitor according to still another embodiment of the present disclosure, FIG. 9 is a perspective view illustrating a ceramic body among the multilayer ceramic capacitors of FIG. 8, and FIG. 10 is an external view of the multilayer ceramic capacitor of FIG. 8. FIG. 11 is an exploded perspective view showing the electrode omitted, and FIG. 11 is a cross-sectional view illustrating the multilayer ceramic capacitor of FIG. 8.

여기서, 세라믹 바디(110)의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제4 내지 제6 외부 전극(144-146)과 제1 및 제2 내부 전극(120, 130)에 대해 구체적으로 설명한다.
Here, since the structure of the ceramic body 110 is the same as the above-described embodiment, a detailed description thereof is omitted in order to avoid duplication, and the fourth to sixth external electrodes 144-146 having a different structure from the above-described embodiment. ) And the first and second internal electrodes 120 and 130 will be described in detail.

도 8 내지 도 11을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는, 제4 내지 제6 외부 전극(144-146)이 세라믹 바디(110)의 제2 면(S2)에 제1 내지 제3 외부 전극(141-143)과 마주보게 배치된다. 8 to 11, in the multilayer ceramic capacitor 100 ″ of the present embodiment, the fourth to sixth external electrodes 144-146 may have a first surface on the second surface S2 of the ceramic body 110. To the third external electrodes 141 to 143.

이때, 제4 내지 제6 외부 전극(141-146)은 필요시 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.In this case, the fourth to sixth external electrodes 141 to 146 may be formed to extend to portions of the fifth and sixth surfaces S5 and S6 of the ceramic body 110 as necessary.

이러한 제4 내지 제6 외부 전극(144-146)은 3중 층 구조로서, 각각의 대응되는 내부 전극의 리드부와 접촉되어 연결되는 제4 내지 제6 도전층(144a-146a)과, 제4 내지 제6 도전층(144a-146a)을 각각 덮도록 형성된 제4 내지 제6 니켈(Ni) 도금층(144b-146b)과, 제4 내지 제6 니켈 도금층(144b-146b)을 각각 덮도록 형성된 제4 내지 제6 주석(Sn) 도금층(144c-146c)을 포함한다.
The fourth to sixth external electrodes 144 to 146 have a triple layer structure, and include the fourth to sixth conductive layers 144a to 146a connected to and in contact with the lead portions of the respective internal electrodes. The fourth to sixth nickel (Ni) plating layers 144b to 146b and the fourth to sixth nickel plating layers 144b to 146b formed to cover the sixth to sixth conductive layers 144a to 146a, respectively. Fourth to sixth tin (Sn) plating layers 144c to 146c are included.

제1 내부 전극(120)은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 제4 및 제 5 외부 전극(144, 145)과 각각 접속되는 제4 및 제5 리드부(123, 124)를 가질 수 있다.The first internal electrode 120 is exposed through the second surface S2 of the ceramic body 110 to form the fourth and fifth external electrodes 144 and 145 formed on the second surface S2 of the ceramic body 110. And fourth and fifth lead portions 123 and 124 respectively connected to each other.

제2 내부 전극(130)은 제3 및 제4 리드부(123, 124) 사이에 배치되며 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 제6 외부 전극(146)과 접속하는 제6 리드부(132)를 가질 수 있다.
The second internal electrode 130 is disposed between the third and fourth lead portions 123 and 124 and exposed through the second surface S2 of the ceramic body 110 to connect with the sixth external electrode 146. It may have a sixth lead portion 132.

위와 같이, 적층 세라믹 커패시터(100")의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.As described above, when the internal and external structures of the multilayer ceramic capacitor 100 ″ are formed in a vertically symmetrical structure, the direction of the capacitor may be removed.

즉, 적층 세라믹 커패시터(100")가 상하 대칭 구조로 이루어져 기판에 실장시 실장 면을 반대로 하여 발생하는 불량을 방지할 수 있다.That is, the multilayer ceramic capacitor 100 ″ has a vertically symmetric structure to prevent defects caused by reversing the mounting surface when mounting on the substrate.

따라서, 적층 세라믹 커패시터(100")의 제1 및 제2 주면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100")를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
Therefore, since any one of the first and second main surfaces S1 and S2 of the multilayer ceramic capacitor 100 ″ may be provided as a mounting surface, the direction of the mounting surface is taken into consideration when the multilayer ceramic capacitor 100 ″ is mounted on a substrate. There is an advantage that you do not have to.

이때, 제4 내지 제6 리드부(123, 124, 132) 중 적어도 하나는 세라믹 바디(110)의 제2 면(S2)과 연결되는 적어도 한쪽 변 중 적어도 일부가 경사 연장부로 이루어질 수 있다. In this case, at least one of the fourth to sixth lead parts 123, 124, and 132 may be an inclined extension part of at least one side connected to the second surface S2 of the ceramic body 110.

또한, 상기 경사 연장부는 필요시 직선이 아닌 곡선으로 이루어질 수도 있다.In addition, the inclined extension may be made of a curve rather than a straight line if necessary.

본 실시 형태에서, 제4 및 제5 리드부(123, 124)는 제1 내부 전극(120)의 용량부와 세라믹 바디(110)의 제2 면(S2)을 연장하는 내측 변이, 제1 내부 전극(120)으로부터 경사지게 연장된 경사 연장부와 이 경사 연장부로부터 세라믹 바디(110)의 제2 면(S2)을 향해 수직으로 연장되게 형성된 수직 연장부를 포함할 수 있다.In the present embodiment, the fourth and fifth lead parts 123 and 124 may have an inner side edge extending from the capacitive part of the first internal electrode 120 and the second surface S2 of the ceramic body 110. It may include an inclined extension extending obliquely from the electrode 120 and a vertical extension formed to extend vertically from the inclined extension toward the second surface S2 of the ceramic body 110.

이때, 제4 및 제5 리드부(123, 124)는 필요시 제1 내부 전극(120)의 용량부와 세라믹 바디(110)의 제2 면(S2)을 연장하는 바깥쪽 변도 위와 동일하게 제1 내부 전극(120)으로부터 경사지게 연장된 경사 연장부와 이 경사 연장부로부터 세라믹 바디(110)의 제2 면(S2)을 향해 수직으로 연장되게 형성된 수직 연장부를 포함하도록 구성할 수 있다.
In this case, the fourth and fifth lead parts 123 and 124 may be the same as the outer side surface extending from the capacitive part of the first internal electrode 120 and the second surface S2 of the ceramic body 110 when necessary. It may be configured to include an inclined extension extending obliquely from the first internal electrode 120 and a vertical extension formed to extend vertically from the inclined extension toward the second surface S2 of the ceramic body 110.

또한, 제6 리드부(132)는 제2 내부 전극(130)의 용량부와 세라믹 바디(110)의 제2 면(S2)을 연장하는 일 변이, 제2 내부 전극(130)으로부터 경사지게 연장된 경사 연장부와 이 경사 연장부로부터 세라믹 바디(110)의 제2 면(S2)을 향해 수직으로 연장되게 형성된 경사 연장부를 포함할 수 있다.In addition, the sixth lead part 132 may have one side that extends the capacitive part of the second internal electrode 130 and the second surface S2 of the ceramic body 110, and is inclinedly extended from the second internal electrode 130. It may include an inclined extension portion and an inclined extension portion formed to extend vertically from the inclined extension portion toward the second surface S2 of the ceramic body 110.

이때, 제6 리드부(132)는 필요시 제2 내부 전극(130)의 용량부와 세라믹 바디(110)의 제2 면(S2)을 연장하는 양쪽 변이 모두 위와 동일하게 제2 내부 전극(130)으로부터 경사지게 연장된 경사 연장부와 이 경사 연장부로부터 세라믹 바디(110)의 제2 면(S2)을 향해 수직으로 연장되게 형성된 수직 연장부를 포함하도록 구성할 수 있다.
In this case, the sixth lead part 132 may have both the capacitor part of the second internal electrode 130 and the sides of the second surface S2 extending the second surface S2 of the ceramic body 110 as necessary, as described above. It may be configured to include an inclined extension extending obliquely from) and a vertical extension formed to extend vertically from the inclined extension toward the second surface (S2) of the ceramic body (110).

이때, 제4 또는 제5 리드부(123, 124)와 제6 리드부(132)의 수직 연장부 사이에 마련되는 제1 스페이스부의 면적을 Sa로, 제4 또는 제5 리드부(123, 124)와 제6 리드부(132)의 경사 연장부 사이에 마련되는 제2 스페이스부의 면적을 Sb로, 상기 Sa+Sb를 St로 규정할 때, 0.383 ≤ Sa/Sb ≤ 12일 수 있으며, 0.277 ≤ Sa/St ≤ 0.923일 수 있다.
At this time, the area of the first space part provided between the fourth or fifth lead parts 123 and 124 and the vertical extension part of the sixth lead part 132 is Sa, and the fourth or fifth lead parts 123 and 124 is used. When the area of the second space part provided between S and the inclined extension part of the sixth lead part 132 is Sb and Sa + Sb is defined as St, 0.383 ≦ Sa / Sb ≦ 12, and 0.277 ≦ Sa / St ≦ 0.923.

한편, 상기 표 1에 나타난 제1 내지 제3 리드부 사이에 마련된 제1 및 제2 스페이스부의 수치에 따른 딜라미네이션 불량 발생여부 및 ESL 수치는 상기 제4 내지 제6 리드부 사이에 마련된 스페이스부의 수치에도 동일하게 적용될 수 있다.
On the other hand, whether or not the occurrence of defects and the ESL value according to the value of the first and second spaced portion provided between the first to the third lead portion shown in Table 1 is the value of the space portion provided between the fourth to sixth lead portion The same can be applied to.

도 12는 본 발명의 적층 세라믹 커패시터에서 리드부의 일 실시 형태를 나타낸 평면도이다.
12 is a plan view illustrating an embodiment of a lead unit in the multilayer ceramic capacitor of the present invention.

도 12를 참조하면, 제1 및 제2 내부 전극(1200, 1300)의 제1 내지 제6 리드부(1210-1240, 1310, 1320)와 세라믹 바디(110)가 연결되는 부분 중 적어도 한쪽 변은 직선으로 이루어진 경사 연장부로만 구성될 수 있다.Referring to FIG. 12, at least one side of a portion where the first to sixth lead parts 1210-1240, 1310 and 1320 and the ceramic body 110 are connected to the first and second internal electrodes 1200 and 1300 may be formed. It may consist only of an inclined extension consisting of straight lines.

여기서, 제1 및 제2 내부 전극(1200, 1300)과, 제1 내지 제6 외부 전극(141-146)의 다른 형성 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
Here, since the other forming structures of the first and second internal electrodes 1200 and 1300 and the first to sixth external electrodes 141 to 146 are similar to those of the above-described embodiment, detailed description thereof will be provided to avoid overlapping. Omit.

도 13은 본 발명의 적층 세라믹 커패시터에서 리드부의 다른 일 형태를 나타낸 평면도이다.
FIG. 13 is a plan view illustrating another embodiment of a lead unit in the multilayer ceramic capacitor of the present invention. FIG.

도 13을 참조하면, 제1 내부 전극(1200')에서 제1 및 제2 리드부(1210', 1220')과, 제4 및 제5 리드부(1230', 1240')을 서로 연결하며 세라믹 바디(110)의 제1 및 제2 면(S1, S2)에 각각 연결되는 변은 하나의 곡선으로 이루어질 수 있다.Referring to FIG. 13, the first and second lead portions 1210 ′ and 1220 ′ and the fourth and fifth lead portions 1230 ′ and 1240 ′ are connected to each other in the first internal electrode 1200 ′. The sides connected to the first and second surfaces S1 and S2 of the body 110 may be formed in one curve.

또한, 제2 내부 전극(1300')의 제3 및 제6 리드부(1310', 1320')는 세라믹 바디(110)의 실장 면과 연결되는 양 변이 곡선으로 이루어질 수 있다.In addition, the third and sixth leads 1310 ′ and 1320 ′ of the second internal electrode 1300 ′ may be formed to have both side curves connected to the mounting surface of the ceramic body 110.

여기서, 제1 및 제2 내부 전극(1200', 1300')과, 제1 내지 제6 외부 전극(141-146)의 기본적인 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
Here, since the basic structures of the first and second internal electrodes 1200 'and 1300' and the first to sixth external electrodes 141 to 146 are similar to those of the above-described embodiment, a detailed description thereof will be provided to avoid duplication. Omit.

적층 세라믹 커패시터의 실장 기판Mounting Boards for Multilayer Ceramic Capacitors

도 14는 도 8의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이고, 도 15는 도 14의 단면도이다.
14 is a perspective view illustrating a board in which the multilayer ceramic capacitor of FIG. 8 is mounted on a substrate, and FIG. 15 is a cross-sectional view of FIG. 14.

도 14 및 도 15를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.
Referring to FIGS. 14 and 15, the substrate 200 of the multilayer ceramic capacitor according to the present embodiment may include a substrate 210 on which the multilayer ceramic capacitor is mounted, and first through second substrates spaced apart from each other on the upper surface of the substrate 210. Third electrode pads 221, 222, and 223 are included.

이때, 적층 세라믹 커패시터는 제1 내지 제3 외부 전극(141-143)이 각각 제1 내지 제3 전극 패드(221, 222, 223) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다.In this case, the multilayer ceramic capacitor may include the substrate 210 by the solder 230 while the first to third external electrodes 141 to 143 are positioned to contact the first to third electrode pads 221, 222, and 223, respectively. And can be electrically connected.

도 15에서 도면 부호 224는 접지 단자를, 도면 부호 225는 전원 단자를 나타낸다.In FIG. 15, reference numeral 224 denotes a ground terminal, and reference numeral 225 denotes a power supply terminal.

한편, 본 실시 형태는 도 8의 적층 세라믹 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 1 및 도 5에 도시된 적층 세라믹 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.
Meanwhile, the present embodiment is illustrated and described in the form of mounting the multilayer ceramic capacitor of FIG. 8, but the present invention is not limited thereto. For example, the multilayer ceramic capacitor illustrated in FIGS. 1 and 5 may have a similar structure. The mounting substrate can be configured by mounting on a furnace substrate.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구 범위에 의해 한정하고자 한다.The present invention is not limited by the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구 범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
Accordingly, various forms of substitution, modification, and alteration may be made by those skilled in the art without departing from the technical spirit of the present invention described in the claims, which are also within the scope of the present invention. something to do.

100, 100', 100” ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 커버층
120, 1200, 1200' ; 제1 및 내부 전극
121-124 ; 제1-2, 4-5 리드부
130, 1300. 1300' ; 제2 내부 전극
131, 132 ; 제3 및 제6 리드부
141-146 ; 제1 내지 제6 외부 전극
200 ; 실장 기판
210 ; 기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더
100, 100 ', 100 "; Multilayer Ceramic Capacitors
110; Ceramic body
111; Dielectric layer
112, 113; Cover layer
120, 1200, 1200 '; First and internal electrodes
121-124; 1-2-2 and 4-5 lead parts
130, 1300. 1300 '; Second internal electrode
131, 132; Third and sixth lead portions
141-146; First to sixth external electrodes
200; Mounting Board
210; Board
221, 222, 223; First to third electrode pads
230; Solder

Claims (10)

  1. 복수의 유전체층이 적층되는 세라믹 바디;
    상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 리드부 사이에 배치되는 제3 리드부;
    상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되며, 폭이 상기 제1 및 제2 리드부의 길이 보다 각각 크게 형성되는 제1 및 제2 외부 전극; 및
    상기 세라믹 바디의 실장 면에 상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 제3 리드부와 접속되며, 폭이 상기 제3 리드부의 길이 보다 크게 형성되는 제3 외부 전극; 을 포함하며,
    상기 제1 및 제2 리드부는 상기 세라믹 바디의 실장 면과 연결되는 적어도 한쪽 변이 상기 제1 내부 전극으로부터 경사지게 연장된 경사 연장부와 상기 경사 연장부에서 상기 세라믹 바디의 실장 면을 향해 수직으로 연장된 수직 연장부를 각각 포함하고,
    상기 제3 리드부는 상기 세라믹 바디의 실장 면과 연결되는 적어도 한쪽 변이 상기 제2 내부 전극으로부터 경사지게 연장된 경사 연장부와 상기 경사 연장부에서 상기 세라믹 바디의 실장 면을 향해 수직으로 연장된 수직 연장부를 포함하고,
    상기 제1 또는 제2 리드부의 수직 연장부와 상기 제3 리드부의 수직 연장부 사이에 마련되는 제1 스페이스부의 면적을 Sa로, 상기 제1 또는 제2 리드부의 경사 연장부와 상기 제3 리드부의 경사 연장부 사이에 마련되는 제2 스페이스부의 면적을 Sb로 규정할 때, 0.383 ≤ Sa/Sb ≤ 12인 적층 세라믹 커패시터.
    A ceramic body in which a plurality of dielectric layers are stacked;
    An active layer including a plurality of first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween;
    First and second lead parts formed to extend from the first internal electrode to be exposed through the mounting surface of the ceramic body, and spaced apart from each other along a length direction of the ceramic body;
    A third lead part extending from the second internal electrode to be exposed through the mounting surface of the ceramic body and disposed between the first and second lead parts;
    It is disposed on the mounting surface of the ceramic body spaced apart from each other along the longitudinal direction of the ceramic body, connected to the first and second lead portions, respectively, the width is formed larger than the length of the first and second lead portions, respectively First and second external electrodes; And
    A third external electrode disposed between the first and second external electrodes on a mounting surface of the ceramic body, connected to the third lead part, and having a width greater than a length of the third lead part; Including;
    The first and second lead portions may have at least one side connected to the mounting surface of the ceramic body to be inclinedly extending from the first internal electrode to be inclined and to extend vertically from the inclined extension to the mounting surface of the ceramic body. Each includes a vertical extension,
    The third lead portion includes an inclined extension portion at least one side of which is connected to the mounting surface of the ceramic body inclinedly extending from the second internal electrode and a vertical extension portion extending vertically from the inclined extension portion toward the mounting surface of the ceramic body. Including,
    An area of the first space part provided between the vertical extension part of the first or second lead part and the vertical extension part of the third lead part is Sa, and the inclined extension part of the first or second lead part and the third lead part The multilayer ceramic capacitor having 0.383 ≦ Sa / Sb ≦ 12 when defining the area of the second space portion provided between the inclined extension portions as Sb.
  2. 복수의 유전체층이 적층되는 세라믹 바디;
    상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 리드부 사이에 배치되는 제3 리드부;
    상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되며, 폭이 상기 제1 및 제2 리드부의 길이 보다 각각 크게 형성되는 제1 및 제2 외부 전극;
    상기 세라믹 바디의 실장 면에 상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 제3 리드부와 접속되며, 폭이 상기 제3 리드부의 길이 보다 크게 형성되는 제3 외부 전극;
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제4 및 제5 리드부 사이에 배치되는 제6 리드부; 및
    상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 절연층; 을 포함하고,
    상기 제1 및 제2 리드부를 서로 연결하며 상기 세라믹 바디의 실장 면과 연결되는 변이 하나의 곡선으로 이루어지며,
    상기 제3 리드부는 한쪽 변 중 적어도 일부가 곡선으로 이루어지는 적층 세라믹 커패시터.
    A ceramic body in which a plurality of dielectric layers are stacked;
    An active layer including a plurality of first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween;
    First and second lead parts formed to extend from the first internal electrode to be exposed through the mounting surface of the ceramic body, and spaced apart from each other along a length direction of the ceramic body;
    A third lead part extending from the second internal electrode to be exposed through the mounting surface of the ceramic body and disposed between the first and second lead parts;
    Is disposed on the mounting surface of the ceramic body spaced apart from each other along the longitudinal direction of the ceramic body, connected to the first and second lead portions, respectively, the width is greater than the length of the first and second lead portions, respectively First and second external electrodes;
    A third external electrode disposed between the first and second external electrodes on a mounting surface of the ceramic body, connected to the third lead part, and having a width greater than a length of the third lead part;
    Fourth and fifth lead parts formed to extend from the first internal electrode to be exposed through surfaces facing the mounting surface of the ceramic body, and spaced apart from each other along a length direction of the ceramic body;
    A sixth lead portion formed to extend from the second internal electrode to be exposed through a surface opposite to the mounting surface of the ceramic body and disposed between the fourth and fifth lead portions; And
    An insulating layer disposed on a surface of the ceramic body opposite to the mounting surface; Including,
    The side connecting the first and second lead portions to each other and the mounting surface of the ceramic body is made of a single curve,
    At least a portion of one side of the third lead portion is a multilayer ceramic capacitor.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 세라믹 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
    The method according to claim 1 or 2,
    The first and second internal electrodes are spaced apart from both surfaces of the ceramic body in the length direction of the multilayer ceramic capacitor.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 내지 제3 외부 전극은 상기 세라믹 바디의 폭 방향의 양 면의 일부로 각각 연장되게 형성되는 적층 세라믹 커패시터.
    The method according to claim 1 or 2,
    The first to third external electrodes are formed to extend on portions of both surfaces of the ceramic body in the width direction, respectively.
  5. 복수의 유전체층이 적층되는 세라믹 바디;
    상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 리드부 사이에 배치되는 제3 리드부;
    상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되며, 폭이 상기 제1 및 제2 리드부의 길이 보다 각각 크게 형성되는 제1 및 제2 외부 전극;
    상기 세라믹 바디의 실장 면에 상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 제3 리드부와 접속되며, 폭이 상기 제3 리드부의 길이 보다 크게 형성되는 제3 외부 전극;
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제4 및 제5 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제4 및 제5 리드부 사이에 배치되는 제6 리드부; 및
    상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 절연층; 을 포함하고,
    상기 제1 내지 제3 리드부는 적어도 한쪽 변 중 적어도 일부가 경사 연장부로 이루어지는 적층 세라믹 커패시터.
    A ceramic body in which a plurality of dielectric layers are stacked;
    An active layer including a plurality of first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween;
    First and second lead parts formed to extend from the first internal electrode to be exposed through the mounting surface of the ceramic body, and spaced apart from each other along a length direction of the ceramic body;
    A third lead part extending from the second internal electrode to be exposed through the mounting surface of the ceramic body and disposed between the first and second lead parts;
    It is disposed on the mounting surface of the ceramic body spaced apart from each other along the longitudinal direction of the ceramic body, connected to the first and second lead portions, respectively, the width is formed larger than the length of the first and second lead portions, respectively First and second external electrodes;
    A third external electrode disposed between the first and second external electrodes on a mounting surface of the ceramic body, connected to the third lead part, and having a width greater than a length of the third lead part;
    Fourth and fifth lead parts formed to extend from the first internal electrode to be exposed through surfaces facing the mounting surface of the ceramic body, and spaced apart from each other along a length direction of the ceramic body;
    A sixth lead portion formed to extend from the second internal electrode to be exposed through a surface opposite to the mounting surface of the ceramic body and disposed between the fourth and fifth lead portions; And
    An insulating layer disposed on a surface of the ceramic body opposite to the mounting surface; Including,
    At least a portion of at least one side of the first to third lead portion is a multilayer ceramic capacitor.
  6. 삭제delete
  7. 삭제delete
  8. 복수의 유전체층이 적층되는 세라믹 바디;
    상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브층;
    상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되는 제1 및 제2 리드부;
    상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 리드부 사이에 배치되는 제3 리드부;
    상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 배치되며, 상기 제1 및 제2 리드부와 각각 접속되며, 폭이 상기 제1 및 제2 리드부의 길이 보다 각각 크게 형성되는 제1 및 제2 외부 전극; 및
    상기 세라믹 바디의 실장 면에 상기 제1 및 제2 외부 전극 사이에 배치되며, 상기 제3 리드부와 접속되며, 폭이 상기 제3 리드부의 길이 보다 크게 형성되는 제3 외부 전극; 을 포함하며,
    상기 제1 및 제2 리드부는 상기 세라믹 바디의 실장 면과 연결되는 적어도 한쪽 변이 상기 제1 내부 전극으로부터 경사지게 연장된 경사 연장부와 상기 경사 연장부에서 상기 세라믹 바디의 실장 면을 향해 수직으로 연장된 수직 연장부를 각각 포함하고,
    상기 제3 리드부는 상기 세라믹 바디의 실장 면과 연결되는 적어도 한쪽 변이 상기 제2 내부 전극으로부터 경사지게 연장된 경사 연장부와 상기 경사 연장부에서 상기 세라믹 바디의 실장 면을 향해 수직으로 연장된 수직 연장부를 포함하고,
    상기 제1 또는 제2 리드부의 수직 연장부와 상기 제3 리드부의 수직 연장부 사이에 마련되는 제1 스페이스부의 면적을 Sa로, 상기 제1 또는 제2 리드부의 수직 연장부와 상기 제3 리드부의 경사 연장부 사이에 마련하는 제2 스페이스부의 면적을 Sb로, Sa+Sb를 St로 규정할 때, 0.277 ≤ Sa/St ≤ 0.923인 적층 세라믹 커패시터.
    A ceramic body in which a plurality of dielectric layers are stacked;
    An active layer including a plurality of first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween;
    First and second lead parts formed to extend from the first internal electrode to be exposed through the mounting surface of the ceramic body, and spaced apart from each other along a length direction of the ceramic body;
    A third lead part extending from the second internal electrode to be exposed through the mounting surface of the ceramic body and disposed between the first and second lead parts;
    It is disposed on the mounting surface of the ceramic body spaced apart from each other along the longitudinal direction of the ceramic body, connected to the first and second lead portions, respectively, the width is formed larger than the length of the first and second lead portions, respectively First and second external electrodes; And
    A third external electrode disposed between the first and second external electrodes on a mounting surface of the ceramic body, connected to the third lead part, and having a width greater than a length of the third lead part; Including;
    The first and second lead portions may have at least one side connected to the mounting surface of the ceramic body to be inclinedly extending from the first internal electrode to be inclined and to extend vertically from the inclined extension to the mounting surface of the ceramic body. Each includes a vertical extension,
    The third lead portion includes an inclined extension portion at least one side of which is connected to the mounting surface of the ceramic body inclinedly extending from the second internal electrode and a vertical extension portion extending vertically from the inclined extension portion toward the mounting surface of the ceramic body. Including,
    An area of the first space part provided between the vertical extension part of the first or second lead part and the vertical extension part of the third lead part is Sa, and the vertical extension part of the first or second lead part and the third lead part The multilayer ceramic capacitor having 0.277 ≦ Sa / St ≦ 0.923 when the area of the second space portion provided between the inclined extensions is Sb and Sa + Sb is St.
  9. 제1항에 있어서,
    상기 경사 연장부가 곡선으로 이루어지는 적층 세라믹 커패시터.
    The method of claim 1,
    The multilayer ceramic capacitor having the inclined extension portion is curved.
  10. 상부에 제1 내지 제3 전극 패드를 갖는 기판; 및
    상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 배치되는 제1항, 제2항, 제5항 및 제8항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
    A substrate having first to third electrode pads thereon; And
    The multilayer ceramic capacitor of any one of claims 1, 2, 5, and 8, wherein first to third external electrodes are disposed on the first to third electrode pads, respectively. Mounting substrate of the multilayer ceramic capacitor comprising a.
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