KR102445306B1 - 디지털 rf 직교 변조기 - Google Patents

Abstract

길버트 셀에서 부가적으로 가변 전류원들을 포함하여 이것의 조절을 통해서 선형성을 증가시키고 LO 누설 신호를 제거할 수 있는 디지털 RF 직교 변조기가 개시된다. 디지털 RF 직교 변조기는 I신호 알에프-디지털 아날로그 변조기(RF-DAC)와 Q신호 RF-DAC를 포함한다. 상기 I신호 RF-DAC는 제1 및 제2 증폭기를 포함하며, 상기 제1 및 제2 증폭기에 공급되는 전류량을 입력단을 통해 인가되는 I 디지털 데이터에 따라 조절함으로써, I성분 국부발진 신호(LO_I+와 LO_I-)의 진폭과 위상을 변조하여 출력하도록 구성된다. 상기 Q신호 RF-DAC는 제3 및 제4 증폭기를 포함하며, 상기 제3 및 제4 증폭기에 공급되는 전류량을 입력단을 통해 인가되는 Q 디지털 데이터에 따라 조절함으로써, 직교 성분 국부발진 신호(LO_Q+와 LO_Q-)의 진폭과 위상을 변조하여 출력하도록 구성된다.

Description

디지털 RF 직교 변조기 {Digital RF IQ Modulator}

본 발명은 무선통신용 변조기 기술 분야에 관한 것으로, 보다 상세하게는 밀리미터파 대역에서의 디지털 데이터의 무선통신을 위한 디지털 무선(Radio Frequency: RF) 직교 변조기에 관한 것이다.

차세대 무선 송수신 시스템(5G)은 보다 넓은 대역폭을 갖기 위해 밀리미터파를 반송주파수로 활용한다. 밀리미터파 대역에서는 송수신 신호가 공기 중에서 감쇄가 심하기 발생하기 때문에, 감쇄를 상쇄시켜줄 수 있는 빔포밍 시스템이 밀리미터파 대역에서 활용될 것으로 전망된다.

빔포밍 시스템은 위상 차이를 갖는 여러 안테나의 배열로 구성되어 있다. 이를 구현하는 방식에는 반송주파수의 위상을 아날로그적으로 변화시키는 방식(아날로그 빔 포밍 방식)과 디지털 처리를 통해 위상을 변화시키는 방식(디지털 빔 포밍 방식) 두 가지가 있다.

상기 첫 번째 방식 즉, 아날로그 빔 포밍 방식은 송/수신하는 빔이 하나로만 구성되게 되며 여러 방향에 분포한 유저들에게 빔을 순차적으로 쏘아주어야 한다. 두 번째 방식은 각각의 독립적인 정보를 가진 여러 개의 빔을 형성해 줄 수 있지만, 송수신의 채널이 안테나 수만큼 필요하기 때문에 하드웨어적인 복잡도가 증가할 수 있다.

여기서 두 가지 빔포밍 방법 모두에서 송신기의 복잡도와 전력소모를 감소시키기 위해 전력 증폭기를 제외한 송신 시스템을 단 하나의 칩으로 단순화 시켜 구현할 필요가 있다. 특히, 두 번째 방식의 디지털 빔포밍 경우는 여러 개의 송신기가 필요하므로 더욱 그러하다. 이러한 구조는 저주파 대역에서는 송신부의 단순화를 위해 로컬 오실레이터(Local Oscillator: LO)까지도 디지털로 구현하여 사용되고 있다.

그런데 이러한 구조를 밀리미터파 등 고주파수 신호의 변조기에 적용할 경우 LO는 디지털로 구현하지 못하며, 주변의 금속 성분들과의 커플링에 의한 기생 인덕터 및 커패시터 성분 등으로 인해 선형성 오류가 증가하여 통신 신호 품질이 떨어지게 된다. 또한 밀리미터파 대역에서 기생 성분들의 간섭으로 인해 LO에서 RF로의 누설 신호가 발생하게 된다. 신호의 누설량이 많아지는 경우에도 통신 신호의 품질이 나빠지므로, 통신 신호의 품질을 위해 누설 신호를 상쇄시켜야 할 필요가 있다.

도 1은 근래에 연구된 밀리미터파 대역 디지털 송신기의 회로도이다. 이 디지털 송신기는 변조 주파수에 따라 반송 주파수가 지나가는 경로의 켜진/꺼진 트랜지스터의 개수를 조절하여 출력단에서 최종적으로 변조된 신호를 얻을 수 있는 구조로 되어 있다. 그런데 이 송신기의 구조는 RF가 지나가는 셀을 여러 갈래로 나누어야 하기 때문에 구조적으로 높은 분해능을 가질 수 없으며 이득 오차가 발생하게 된다. 또한 LO 누설 신호에 대한 고려가 이루어지고 있지 않기 때문에 낮은 출력 전력 상황에서 신호의 품질이 급감할 수 있고, 이를 보상하기 위한 회로를 외부적으로 추가해주어야 한다는 문제점이 있다.

본 발명은 길버트 셀에서 부가적으로 가변 전류원들을 포함하여 이것의 조절을 통해서 선형성을 증가시키고 LO 누설 신호를 제거할 수 있는 디지털 RF 직교 변조기의 구조를 제공하기 위한 것이다.

본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

상기 본 발명의 일 목적을 실현하기 위한 실시예들에 따른 디지털 RF 직교 변조기는 동위상 성분 신호(In-phase signal: I신호) 알에프-디지털 아날로그 변조기(RF-DAC)와 직교위상 성분 신호(Quadrature signal: Q신호) RF-DAC를 포함한다. 상기 I신호 RF-DAC는 인가되는 동상(In-phase) 성분 디지털 데이터(이하, ‘I 디지털 데이터’라 함)에 따라 제1 및 제2 동상(In-phase) 성분(이하, ‘I성분’) 국부발진 신호(LO_I+와 LO_I-)의 진폭과 위상을 변조하여 출력단을 통해 변조된 I신호를 출력하도록 구성된다. 상기 Q신호 RF-DAC는 인가되는 Q 디지털 데이터에 따라 제1 및 제2 직교 성분(이하, ‘Q 성분’) 국부발진 신호(LO_Q+와 LO_Q-)의 진폭과 위상을 변조하여 상기 출력단을 통해 변조된 Q신호를 출력하도록 구성된다.

예시적인 실시예들에 있어서, 상기 디지털 RF 직교 변조기는 중심주파수 신호(LO)를 90도의 위상차를 갖는 상기 제1 및 제2 I성분 국부발진 신호(LO_I+와 LO_I-)와 상기 제1 및 제2 Q성분 국부발진 신호(LO_Q+와 LO_Q-)로 분리 생성하여 상기 I신호 RF-DAC와 상기 Q신호 RF-DAC에 각각 제공하는 I/Q 생성기를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 I/Q 생성기는 상기 중심주파수 신호(LO)의 I성분 국부발진신호(LO_I)를 상기 중심주파수 신호(LO)와 동일한 위상을 갖는 제1 I성분 국부발진신호(LO_I+)와 상기 중심주파수 신호(LO)와 180도 위상차를 갖는 제2 I성분 국부발진신호(LO_I-)로 구분하여 상기 I신호 RF_DAC로 각각 제공하도록 구성될 수 있다. 또한, 상기 I/Q 생성기는 상기 중심주파수 신호(LO)의 Q성분 국부발진신호(LO_Q)를 상기 중심주파수 신호(LO)와 90의 위상차를 갖는 제1 Q성분 국부발진신호(LO_Q+)와 상기 중심주파수 신호(LO)와 270도의 위상차를 갖는 제2 Q성분 국부발진신호(LO_Q-)로 구분하여 상기 Q신호 RF-DAC에 각각 제공하도록 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 I신호 RF-DAC는 입력되는 상기 제1 및 제2 I성분 국부발진 신호(LO_I+와 LO_I-) 간의 차이를 증폭하여 위상이 반대이며 가변적인 크기를 갖는 제1 및 제2 변조신호를 출력포트를 통해 각각 출력하도록 구성된 제1 및 제2 차동 증폭기를 포함할 수 있다. 상기 Q신호 RF-DAC는 입력되는 상기 제1 및 제2 Q 성분 국부발진 신호(LO_Q+와 LO_Q-) 간의 차이를 증폭하여 위상이 반대이며 가변적인 크기를 갖는 제3 및 제4 변조신호를 상기 출력포트를 통해 각각 출력하도록 구성된 제3 및 제4 차동 증폭기를 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 I신호 RF-DAC는 상기 제1 및 제2 차동 증폭기에 고정된 바이패스 전류량을 각각 공급하여 상기 제1 및 제2 차동 증폭기 각각에 흐르는 전체 전류량 중에서 가변적인 전류량 부분이 줄어들게 하는 제1 및 제2 오프셋 전류원 더 포함할 수 있다. 또한, 상기 Q신호 RF-DAC는 상기 제3 및 제4 차동 증폭기에 고정된 바이패스 전류량을 각각 공급하여 상기 제3 및 제4 차동 증폭기 각각에 흐르는 전체 전류량 중에서 가변적인 전류량 부분이 줄어들게 하는 제3 및 제4 오프셋 전류원을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 디지털 RF 직교 변조기는 상기 제1 및 제2 오프셋 전류원에 의한 오프셋 전류량과 상기 제3 및 제4 오프셋 전류원에 의한 오프셋 전류량을 조절하여 국부발진신호에 의한 누설신호를 상쇄하도록 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 오프셋 전류원은 상기 중심주파수 신호(LO)의 누설 신호가 없는 상황에서는 동일한 크기의 고정 전류량을 상기 제1 및 제2 차동 증폭기에 각각 공급하고, 상기 누설 신호가 있는 상황에서는 상기 누설신호를 상쇄시킬 수 있는 크기만큼의 차이를 갖는 두 고정 전류량을 상기 제1 및 제2 차동 증폭기에 각각 공급하도록 구성될 수 있다. 또한, 상기 제3 및 제4 오프셋 전류원은 상기 중심주파수 신호(LO)의 누설 신호가 없는 상황에서는 동일한 크기의 고정 전류량을 상기 제3 및 제4 차동 증폭기에 각각 공급하고, 상기 누설 신호가 있는 상황에서는 상기 누설신호를 상쇄시킬 수 있는 크기만큼의 차이를 갖는 두 고정 전류량을 상기 제3 및 제4 차동 증폭기에 각각 공급하도록 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 차동증폭기 각각은 한 쌍의 트랜지스터를 차동쌍 구조로 결합하여 입력신호의 차이를 증폭하도록 구성될 수 있다. 또한, 상기 제3 및 제4 차동 증폭기 각각은 한 쌍의 트랜지스터를 차동쌍 구조로 결합하여 입력신호의 차이를 증폭하도록 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 I신호 RF-DAC는 상기 I 디지털 데이터에 따라 조절되는 제1 및 제2 전류량을 상기 제1 차동 증폭기와 상기 제2 차동 증폭기에 각각 공급하도록 구성된 제1 디지털 변조부를 포함할 수 있다. 또한, 상기 Q신호 RF-DAC는 상기 Q 디지털 데이터에 따라 조절되는 제3 및 제4 전류량을 상기 제3 차동 증폭기와 상기 제4 차동 증폭기에 각각 공급하도록 구성된 제2 디지털 변조부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 디지털 변조부는 각각이 상기 제1 차동증폭기와 상기 제2 차동증폭기에 의해 공유되도록 연결된 제1 복수 개의 전류원 셀을 포함하며, 상기 I 디지털 데이터에 따라 상기 제1 복수 개의 전류원 셀 각각이 상기 제1 차동증폭기와 상기 제2 차동증폭기 중 어느 한 쪽을 선택하여 전류를 공급하는 방식으로 상기 제1 차동 증폭기와 상기 제2 차동증폭기에 상기 I 디지털 데이터에 따라 조절된 전류량을 공급하도록 구성될 수 있다. 상기 제2 디지털 변조부는 각각이 상기 제3 차동증폭기와 상기 제4 차동증폭기에 의해 공유되도록 연결된 제2 복수 개의 전류원 셀을 포함하며, 상기 Q 디지털 데이터에 따라 상기 제2 복수 개의 전류원 셀 각각이 상기 제3 차동증폭기와 상기 제4 차동증폭기 중 어느 한 쪽을 선택하여 전류를 공급하는 방식으로 상기 제3 차동 증폭기와 상기 제4 차동증폭기에 상기 Q 디지털 데이터에 따라 조절된 전류량을 공급하도록 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 복수 개의 전류원 셀 각각은, 소정 크기의 전류를 공급하는 제1 전류원; 상기 제1 전류원을 제1 선택제어신호의 로직 하이 또는 로직 로우에 따라 상기 제1 차동증폭기에 연결된 제1 출력노드와 상기 제2 차동증폭기에 연결된 제2 출력노드 중 어느 하나에 연결시켜주도록 구성된 제1 출력노드 선택부; 그리고 클럭신호(CLK)에 동기되어 상기 I 디지털 데이터의 값에 기초하여 상기 제1 선택제어신호를 상기 제1 출력노드 선택부에 제공하여 상기 제1 차동증폭기와 상기 제2 차동증폭기에 공급되는 전류량을 조절하도록 구성된 제1 선택제어부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 복수 개의 전류원 셀 각각은, 소정 크기의 전류를 공급하는 제2 전류원; 상기 제2 전류원을 제2 선택제어신호의 로직 하이 또는 로직 로우에 따라 상기 제3 차동증폭기에 연결된 제3 출력노드와 상기 제4 차동증폭기에 연결된 제4 출력노드 중 어느 하나에 연결시켜주도록 구성된 출력노드 제2 선택부; 그리고 클럭신호(CLK)에 동기되어 상기 Q 디지털 데이터의 값에 기초하여 상기 제2 선택제어신호를 상기 제2 출력노드 선택부에 제공하여 상기 제3 차동증폭기와 상기 제4 차동증폭기에 공급되는 전류량을 조절하도록 구성된 제2 선택제어부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 복수 개의 전류원 셀은 상기 I 디지털 데이터의 비트 수만큼의 전류원 셀을 포함하고, 상기 제2 복수 개의 전류원 셀은 상기 Q 디지털 데이터의 비트 수 만큼의 전류원 셀을 포함하도록 구성될 수 있다.

본 발명의 예시적인 실시예들에 따르면,디지털 RF 직교 변조기 회로의 이득 선형성이 개선될 수 있다. 또한 디지털 RF 직교 변조기 회로의 입력쪽 기생 캐패시턴스 성분을 유지함으로써 회로의 위상 선형성을 개선할 수 있다. 나아가, 디지털 RF 직교 변조기 회로의 출력전류량에 따라 누설 신호의 크기를 상쇄할 수 있고, 이에 따라 회로의 선형성 지표인 누적 비선형성(Integral Nonlinearity: INL)이 개선될 수 있다.

도 1은 종래기술에 따른 밀리미터파 대역 디지털 송신기 회로도
도 2는 본 발명의 예시적인 실시예에 따라, 디지털 RF 직교 변조기의 구조를 예시적으로 나타내는 블록도이다.
도 3은 본 발명의 예시적인 실시예에 따라, 도 2에 도시된 I신호 RF-DAC와 Q신호 RF-DAC가 통합된 I/Q RF-DAC의 회로를 예시한다.
도 4는 본 발명의 예시적인 실시예에 따라, 도 3에 도시된 제1 디지털 변조부(또는 제2 디지털 변조부)의 예시적인 회로 구성을 나타낸다.
도 5는 본 발명의 예시적인 실시예에 따라, 도 4에 도시된 하나의 전류원 셀의 회로 구성을 예시한다.
도 6은 본 발명의 예시적인 실시예에 따라, 제1 및 제2 디지털 변조부에 8비트의 디지털 입력코드가 인가되는 경우의 I/Q신호 RF_DAC의 회로 구성을 예시한다.
도 7은 디지털 변조부가 두 차동 증폭기에 공급하는 전류량을 조절하는 동작 원리를 나타낸다.
도 8은 입력 디지털 데이터에 따른 RF-DAC의 출력신호의 비선형을 보여준다.
도 9는 기본 누설 전류 K와 그에 따라 INL이 개선되는 관계를 도시한다.
도 10은 입력단 기생 캐패시턴스와 트랜지스터의 동작 영역 간의 관계를 도시한다.
도 11와 12는 본 발명의 I/Q 신호 RF-DAC의 고출력 모드와 저출력 모드일 때 누설신호 상쇄 전/후의 INL, DNL 시뮬레이션 결과이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며, 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다. 즉, 본 발명은 다양한 변경을 가할 수 있고, 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 2는 예시적인 실시예에 따른 디지털 RF 직교 변조기(100)의 구성을 도시한다.

도 2를 참조하면, 디지털 RF 직교 변조기(100)는 I/Q 생성기(110), I신호 알에프-디지털 아날로그 변조기(RF Digital to Analog Converter: RF-DAC)(120)와 Q신호 RF-DAC(130)를 포함할 수 있다.

I신호 RF-DAC(120)는 동위상(In-phase) 성분 디지털 데이터(이하, 'I 디지털 데이터'라 함)를 디지털 입력(I)으로 제공받고, Q신호 RF-DAC(130)는 직교(Quadrature) 성분 디지털 데이터(이하, 'Q 디지털 데이터)를 디지털 입력(Q)으로 제공받을 수 있다. I신호 RF-DAC(120)와 Q신호 RF-DAC(130)는 공통의 출력부(140)를 구비할 수 있다.

I/Q 생성기(110)는 I신호 RF-DAC(120)에 연결된 두 개의 I신호 출력단과, Q신호 RF-DAC(130)에 연결된 두 개의 Q신호 출력단을 가질 수 있다.

I/Q 생성기(110)는 중심주파수 신호(LO)를 서로 간에 90도의 위상차를 갖는 동상 성분(In-phase)의 국부발진 신호('LO_I 신호'라 함)와 직교 성분(Quadrature)의 국부발진 신호(이하, 'LO_Q 신호'라 함)로 분리하여 생성할 수 있다. 이 때, I/Q 생성기(110)는 그 LO_I 신호를 LO 신호와 동일한 위상을 갖는 LO_I+ 신호와 LO 신호와 180도 위상차를 갖는 LO_I- 신호로 구성할 수 있다. I/Q 생성기(110)는 그 LO_I+ 신호와 LO_I- 신호를 두 개의 I신호 출력단을 통해 I신호 RF-DAC(120)에 각각 제공할 수 있다. I/Q 생성기(110)는 그 LO_Q 신호를 LO 신호와 90도의 위상차를 갖는 LO_Q+ 신호와 LO 신호와 270도 위상차를 갖는 LO_Q- 신호로 구성할 수 있다. I/Q 생성기(110)는 그 LO_Q+ 신호와 LO_Q- 신호를 두 개의 Q신호 출력단을 통해 Q신호 RF-DAC(130)에 각각 제공할 수 있다.

도 3은 예시적인 실시예에 따른 I/Q RF-DAC(120, 130)의 회로 구성을 예시한다.

도 3을 참조하면, I/Q신호 RF-DAC(120, 130)는 도 2의 I신호 RF-DAC(120)와 Q신호 RF-DAC(130)을 합친 것으로 볼 수 있다.

I신호 RF-DAC(120)는 제1 및 제2 증폭기(150, 160), 제1 및 제2 바이패스 오프셋 전류원(170, 180), 그리고 제1 디지털 변조부(190)를 포함할 수 있다.

예시적인 실시예에서, 제1 및 제2 차동 증폭기(150, 160) 각각은 한 쌍의 트랜지스터를 차동쌍 구조로 결합하여 입력신호의 차이를 증폭하는 제1 차동 증폭기(150)와 제2 차동 증폭기(160)로 구현될 수 있다. 구체적으로, 제1 차동 증폭기(150)는 두 개의 증폭용 트랜지스터 소자(M1, M2)를 포함할 수 있다. 예시적인 실시예에서, 그 두 개의 증폭용 트랜지스터 소자는 소스 결합(source-coupled) 차동쌍을 구성하는 두 개의 MOSFET(M1, M2)을 포함할 수 있다. 제1 및 제2 MOSFET(M1, M2)의 공통 소스단은 제1 디지털 변조부(190)의 제1 출력노드(302)에 연결될 수 있다. 제1 및 제2 MOSFET(M1, M2)의 공동 소스단에는 제1 오프셋 전류원(170)이 연결되어 접지될 수 있다. 제1 및 제2 MOSFET(M1, M2)의 게이트로는 I/Q 생성기(110)에서 제공하는 제1 및 제2 I 신호(LO_I+, LO_I-)가 각각 입력될 수 있다. 제1 및 제2 I신호(LO_I+, LO_I-)는 서로 간에 180도의 위상차를 갖는다. 예컨대 제1 I신호(LO_I+)와 제2 I신호(LO_I-)는 중간주파수 신호(LO)를 기준으로 0도와 180도의 위상차를 가질 수 있다.

제2 차동 증폭기(160)도 제1 차동 증폭기(150)와 동일한 회로 구조를 갖는다. 다만, 주변의 구성요소들과의 연결 관계에서 차이가 있다. 예시적인 실시예에서, 제2 차동 증폭기(160)의 소스-결합 차동쌍 구조로 결합된 제3 및 제4 MOSFET(M3, M4)의 공동 소스단은 제1 디지털 변조부(190)의 제2 출력노드(304)에 연결된다. 제3 및 제4 MOSFET(M3, M4)의 공동 소스단에는 제2 오프셋 전류원(180)이 연결되어 접지된다. 제1 및 제2 I신호(LO_I+, LO_I-)는, 제1 및 제2 MOSFET(M1, M2)와는 반대로, 제4 및 제3 MOSFET(M4, M3)의 게이트로 각각 입력된다.

제1 차동 증폭기(150)의 제1 MOSFET(M1)과 제2 차동 증폭기(160)의 제3 MOSFET(M3) 각각의 드레인은 제1 출력단(306)에 공통 연결되고, 제1 차동 증폭기(150)의 제2 MOSFET(M2)과 제2 차동 증폭기(160)의 제4 MOSFET(M4) 각각의 드레인은 제2 출력단(308)에 공통 연결된다. 제1 및 제2 출력단(306, 308)은 I신호 RF-DAC(120)의 출력포트를 형성한다.

한편, Q신호 RF-DAC(130)는 I신호 RF-DAC(120)와 동일한 회로 구조를 가질 수 있다. 즉, Q신호 RF-DAC(130)는 제1 및 제2 차동 증폭기(120, 130)와 각각 동일한 회로 구조를 갖는 제3 및 제4 차동 증폭기(250, 260), 제1 및 제2 오프셋 전류원(170, 180)과 각각 동일한 제3 및 제4 오프셋 전류원(270, 280), 그리고 제1 디지털 변조부(190)와 동일한 회로 구조를 갖는 제2 디지털 변조부(290)를 구비할 수 있다.

Q신호 RF-DAC(130)의 각 구성요소들(250, 260, 270, 280, 290) 상호 간의 연결 관계는 I신호 RF-DAC(120)의 각 구성요소들(150, 160, 170, 180, 190) 상호 간의 연결 관계와 동일하다. 제3 차동 증폭기(250)는 소스-결합 차동쌍 구조로 결합된 제5 및 제6 MOSFET(M5, M6)을 포함하고, 제4 차동 증폭기(260)는 소스-결합 차동쌍 구조로 결합된 제7 및 제8 MOSFET(M7, M8)을 포함한다. 제3 차동증폭기(250)의 제5 MOSFET(M5)과 제4 차동 증폭기(260)의 제7 MOSFET(M7)의 드레인은 제1 출력단(306)에 공통 연결되고, 제3 차동 증폭기(250)의 제6 MOSFET(M6)과 제4 차동 증폭기(260)의 제8 MOSFET(M8)의 드레인은 제2 출력단(308)에 공통 연결된다.

제3 오프셋 전류원(270)은 제3 차동 증폭기(250)의 공통 소스단에 연결되어 접지되고, 제4 오프셋 전류원(280)은 제4 차동 증폭기(260)의 공통 소스단에 연결되어 접지된다.

제3 및 제4 차동 증폭기(250, 260)의 공통 게이트로는 I/Q 생성기(110)가 제공하는 LO_Q 신호가 인가될 수 있다. 구체적으로, 제3 차동 증폭기(250)의 차동쌍 MOSFET(M5, M6)의 두 게이트로는 제1 및 제2 Q신호(LO_Q+, LO_Q-)가 각각 입력되고, 이와 반대로 제4 차동 증폭기(260)의 차동쌍 MOSFET(M7, M8)의 두 게이트로는 제2 및 제1 Q신호(LO_Q-, LO_Q+)가 각각 입력될 수 있다. 제1 및 제2 Q신호(LO_Q+, LO_Q-)는 서로 간에는 180도의 위상차를 갖는다. 예컨대 제1 Q신호(LO_Q+)와 제2 Q신호(LO_Q-)는 중간주파수 신호(LO)를 기준으로 90도와 270도의 위상차를 가질 수 있다.

제1 및 제2 디지털 변조부(190, 290)는 동일한 회로 구성을 가질 수 있다. 도 4는 예시적인 실시예에 따른 제1 디지털 변조부(190)의 회로 구성을 나타낸다.

도 4를 참조하면, 제1 디지털 변조부(190)는 복수 개의 전류원 셀(300-1 ~300-M, 310-1 ~ 310-L)을 포함할 수 있다. 복수 개의 전류원 셀(300-1 ~300-M, 310-1 ~ 310-L)은 모두 동일한 회로 구성을 가질 수 있다. 그 복수 개의 전류원 셀(300-1 ~300-M, 310-1 ~ 310-L) 각각은 두 개의 출력 노드(302, 304)에 연결될 수 있다. 제1 디지털 변조부(190)의 제1 출력 노드(302)는 제1 차동 증폭부(150)의 차동쌍 MOSFET(M1, M2)의 공통 소스단에 연결될 수 있고, 제2 출력 노드(304)는 제2 차동 증폭부(160)의 차동쌍 MOSFET(M3, M4)의 공통 소스단에 연결될 수 있다.

그 복수 개의 전류원 셀들(300-1 ~300-M, 310-1 ~ 310-L)은 제1 전류원 셀 그룹(310)과 제2 전류원 셀 그룹(320)으로 구분될 수 있다. 제1 전류원 셀 그룹(310)은 한 개 이상의 전류원 셀(300-1 ~ 300-M, 단, M은 1이상의 자연수)을 포함할 수 있고, 제2 전류원 셀 그룹(320) 역시 한 개 이상의 전류원 셀(310-1 ~ 310-L, 단, L은 1이상의 자연수)을 포함할 수 있다.

제2 디지털 변조부(290)는 제1 디지털 변조부(190)와 동일한 회로 구성을 가질 수 있다. 따라서 제2 디지털 변조부(290)도 도 4 및 도 5에 예시된 회로 구성과 동일한 구성을 가질 수 있다.

도 5는 도 4에 도시된 전류원 셀들(300-1 ~300-M, 310-1 ~ 310-L) 중 임의의 하나의 전류원 셀(300)의 회로 구성을 예시한다.

도 5를 참조하면, 전류원 셀(300)은 제1 및 제2 차동 증폭기(150, 160)로 전류를 공급하는 전류원(330), 상기 전류원(330)을 선택제어신호의 크기(로직 하이 또는 로직 로우)에 따라 제1 출력노드(302)에 연결시켜주거나 또는 제2 출력노드(304)에 연결시켜주도록 구성된 출력노드 선택부(340), 그리고 클럭신호(CLK)에 동기되어 디지털 입력코드(IN)의 값에 따라 상기 선택제어신호를 상기 출력노드 선택부(340)에 제공하도록 구성된 선택제어부(350)를 포함할 수 있다.

도 6은 제1 및 제2 디지털 변조부(190,290)에 8비트의 디지털 입력코드가 인가되는 경우의 I/Q 신호 RF_DAC(120, 130)의 회로 구성을 예시한다. 도 6을 참조하면, 전류원 셀(330)은 디지털 입력코드의 비트 수(MSB+LSB)만큼 제공될 수 있다. 예컨대 디지털 입력코드가 8비트 코드이고 그 중 5비트는 MSB로 할당되고 3비트는 LSB로 할당되는 경우, 제1 디지털 변조부(190) 및 제2 디지털 변조부(290)는 각각 8개의 전류원 셀(300)을 포함할 수 있다. 그 8비트의 디지털 입력코드는 매 클럭(CLK) 주기마다 병렬로 제1 디지털 변조부(190) 및 제2 디지털 변조부(290)의 각 8개의 전류원 셀(300)에 입력될 수 있다.

다음으로, 도 2 내지 6을 참조하면서, 디지털 RF 직교 변조기(100) 및 I/Q RF-DAC(120, 130)의 동작을 설명한다.

I신호 RF-DAC(120)는 I/Q 생성기(110)가 제공하는 동상 성분 국부발진 신호인 LO_I 신호(즉, LO_I+와 LO_I- 신호)의 진폭과 위상을 입력단을 통해 인가되는 I 디지털 데이터에 따라 변조하여 출력부(140)를 통해 출력할 수 있다. Q신호 RF-DAC(130)는 I/Q 생성기(110)가 제공하는 직교 성분 국부발진 신호인 LO_Q 신호(즉, LO_Q+와 LO_Q- 신호)의 진폭과 위상을 입력단을 통해 인가되는 Q 디지털 데이터에 따라 변조하여 출력부(140)를 통해 출력할 수 있다. 즉, I신호 RF-DAC(120)와 Q신호 RF-DAC(130)는 변조된 I 신호와 변조된 Q 신호를 각각 생성하여 출력하고, 그 두 변조 신호가 합쳐진 I/Q 변조신호가 공통의 출력부(140)를 통해 출력될 수 있다.

LO_I 신호의 진폭과 위상의 변환과 조정은 제1 디지털 변조부(190)가 제1 차동 증폭기(150)와 제2 차동 증폭기(160)에 공급하는 전류량에 따라 이루어질 수 있다. 마찬가지로 LO_Q 신호의 진폭과 위상의 변환과 조정은 제2 디지털 변조부(290)가 제3 차동 증폭기(250)와 제4 차동 증폭기(260)에 공급하는 전류량에 따라 이루어질 수 있다.

좀 더 구체적으로 설명한다. 제1 및 제2 차동 증폭기(150, 160)는 위상이 반대이며 가변적인 크기를 갖는 신호를 출력하도록 구성될 수 있다. 제1 및 제2 차동 증폭기(150, 160)는 자신들에게 전류를 공급하는 다수의 전류원 셀(300-1 ~ 300-M, 310-1 ~ 310-L)을 공유하도록 제1 디지털 변조부(190)와 연결되어 있다. 제1 디지털 변조부(190)는 입력되는 I 디지털 데이터에 따라 각각의 전류원 셀(300-1 ~ 300-M, 310-1 ~ 310-L)이 두 개의 차동 증폭기(150, 160) 중 어느 증폭기로 전류를 흐르게 할지 결정하게 된다. 이렇게 제1 디지털 변조부(190)는 제1 차동 증폭기(150)와 제2 차동 증폭기(160)에 인가되는 전류량을 입력되는 I 디지털 데이터에 의거하여 조절해줄 수 있다. 마찬가지로, 제2 디지털 변조부(290)도 제3 차동 증폭기(250)와 제4 차동 증폭기(260)에 인가되는 전류량을 입력되는 Q 디지털 데이터에 의거하여 조절해줄 수 있다.

I신호 RF-DAC(120)와 Q신호 RF-DAC(130)는 각각 가변 이득 기능을 가질 수 있다. I신호 및 Q신호 RF-DAC(120, 130)는 서로 동일한 구조의 회로로 구성되나, I/Q 생성기(110)로부터 제공되는 I 국부발진 신호와 Q 국부발진 신호의 위상이 서로 다르다. I신호 RF-DAC(120)와 Q신호 RF-DAC(130)는 I 국부발진 신호(LO_I 신호)와 Q 국부발진 신호(LO_Q)를 각각 입력받고, 입력 I 디지털 데이터와 Q 디지털 데이터의 변조코드에 따라 그 I 국부발진 신호와 Q 국부발진 신호에 대해 가변 이득을 적용하여 크기를 변화시킨다. I신호 RF-DAC(120)와 Q신호 RF-DAC(130)의 공통 출력부(140)를 통해 출력되는 최종 출력 변조신호(Output)는 입력신호의 크기와 위상이 변조된 신호일 수 있다.

제1 디지털 변조부(190)가 제1 차동 증폭기(150)와 제2 차동 증폭기(160)에 공급하는 전류량을 조절하는 동작 원리가 도 7에 도시되어 있다.

도 7을 참조하면, 제1 디지털 변조부(190)에 입력되는 I 디지털 데이터가 1일 때에는 선택제어부(350)는 제1 출력노드(302)에 연결된 트랜지스터(M9)를 온시킴과 동시에 제2 출력노드(304)에 연결된 트랜지스터(M10)를 오프시킨다. 그에 따라 전류원(330)은 제1 출력노드(302)를 통해 제1 차동증폭기(150)에 전류를 공급할 수 있다(도 7의 (A) 참조). 반대로, 제1 디지털 변조부(190)에 입력되는 I 디지털 데이터가 0일 때에는 선택제어부(350)는 제1 출력노드(302)에 연결된 트랜지스터(M9)를 오프시킴과 동시에 제2 출력노드(304)에 연결된 트랜지스터(M10)를 온 시킨다. 그에 따라 전류원(330)은 제2 출력노드(304)를 통해 제2 차동증폭기(160)에 전류를 공급할 수 있다(도 7의 (B) 참조). 따라서 제1 디지털 변조부(190)는 자신에게 입력되는 I 디지털 데이터의 값에 따라 선택부(340)가 제공하는 두 개의 전류흐름 경로 중 하나를 선택함으로써 제1 차동 증폭기(150)와 제2 차동 증폭기(160)에 공급하는 전류량을 조절할 수 있다.

I신호 RF-DAC(120)의 제1 및 제2 차동 증폭기(150, 160)에 각각 흐르는 전류의 양은 입력 I 디지털 데이터에 따라서 변화하게 되고, 이를 통해 제1 및 제2 차동 증폭기(150, 160)에서 출력되는 전류 I1과 I2의 크기가 조절될 수 있다. I신호 RF-DAC(120)는 제1 차동 증폭기(150)와 제2 차동 증폭기(160)의 출력전류량 I1과 I2의 차이만큼 진폭을 변조시킬 수 있다.

동일한 원리로, 제2 디지털 변조부(290) 역시 자신에게 입력되는 Q 디지털 데이터의 값에 따라 제3 출력노드(306)와 제4 출력노드(308)를 통해 제3 차동 증폭기(250)와 제4 차동 증폭기(260)로 흐르는 전류량을 조절할 수 있다. 그에 따라 제3 차동 증폭기(250)와 제4 차동 증폭기(260)에서 각각 출력되는 전류의 크기가 조절될 수 있다. 그리고 Q신호 RF-DAC(130)는 제3 차동 증폭기(250)와 제4 차동 증폭기(260)의 두 출력전류량의 차이만큼 진폭을 변조시킬 수 있다.

한편, 제1 및 제2 디지털 변조부(190, 290)는 입력되는 I 및 Q 디지털 데이터의 값에 따라 전류의 양을 각각의 증폭기에 선형적으로 전달할 수 있다. 그렇지만, 각 차동 증폭기(150, 160, 250, 260)의 이득(Gain)은 전류의 제곱근에 비례한다. 그러므로 도 8에 도시된 것처럼 각 차동 증폭기(150, 160, 250, 260)에서의 최종 출력은 제1 및 제2 디지털 변조부(190, 290)가 각각 공급하는 전류량의 변화에 따라 선형적이 될 수 없다. 특히, 제1 및 제2 차동 증폭기(150, 160) 중 어느 하나에 흐르는 전류량이 나머지 하나에 흐르는 전류량에 비해 상대적으로 훨씬 많거나 적은 경우에는 제1 및 제2 차동 증폭기(150, 160)의 출력신호는 비선형적으로 변한다. 제3 및 제4 차동 증폭기(250, 260)의 경우도 마찬가지이다.

이러한 비선형적인 상태에서 제1 및 제2 차동 증폭기(150, 160)에 제1 및 제2 오프셋 전류원(170, 180)에 의해 고정된 전류량을 각각 공급하면, 고정된 전류량이 커지고 그에 따라 누적 비선형성(INL)이 감소할 수 있다. 즉, 출력 변조신호의 선형성을 개선할 수 있다. 왜냐하면 도 9에 도시된 것처럼, 제1 및 제2 오프셋 전류원(170, 180)에 의해 고정된 전류량이 공급되면 제1 및 제2 차동 증폭기(150, 160) 각각에 흐르는 전체 전류량 중에서 가변적인 전류량 부분이 줄어들게 된다. 그 줄어드는 부분은 출력신호가 비선형적으로 변하는 구간에 대응한다. 따라서 출력 변조신호는 선형적으로만 변하게 된다. 또한 입력단 쪽에서 보이는 기생 Capacitance의 변화가 줄어들어 입력 디지털 데이터에 따른 위상 선형성이 증가한다.

한편, 한편, 제1 오프셋 전류원(170)은 제1 차동 증폭기(150)의 출력 전류(I1)를 소정의 크기만큼 바이어스 시켜줄 수 있다. 마찬가지로 제2 오프셋 전류원(180)은 제2 차동 증폭기(160)의 출력 전류(I2)를 소정 크기만큼 바이어스 시켜줄 수 있다. 따라서 제1 오프셋 전류원(170)에 의해 바이어스되는 전류량과 제2 오프셋 전류원(180)에 의해 바이어스되는 전류량의 크기에 따라 I신호 RF-DAC(120)의 출력전류에 오프셋을 부여할 수 있다.

I신호 RF-DAC(120)의 출력전류에 오프셋을 부여하는 이유는 누설신호의 영향을 상쇄시키기 위함이다. LO 신호는 I/O 신호 생성기(110)와 I신호 RF-DAC(120)를 통해 정상적으로 증폭되어 출력부(140)로 전달되어야 한다. 그런데 주파수가 높은 경우, 그 LO 신호가 이와 같은 정상적인 증폭 과정을 거치지 않고 곧바로 출력부(140)로 누설되어 출력 변조신호에 오프셋이 발생한다. 그 누설신호의 양이 많으면 변조된 출력 변조신호의 품질이 나빠지게 된다.제1 및 제2 오프셋 전류원(170, 180)이 상기 누설신호에 따른 출력 변조신호의 오프셋 량과 크기는 같고 부호가 반대인 오프셋 전류량을 I신호 RF-DAC(120)의 출력전류에 부여하도록 설계하면, 상기 누설신호에 의한 출력 변조신호의 오프셋이 상쇄될 수 있다. 결국, 제1 및 제2 오프셋 전류원(170, 180)이 제1 및 제2 차동 증폭기(150, 160)에 공급하는 전류량의 값에 차이를 줌으로써, 앞에서 언급한 것처럼 누설전류량을 상쇄시킬 수 있다. 그 결과, 누설신호에 의한 통신 신호의 품질 저하를 막을 수 있다.

LO 누설 신호가 없는 상황에서는 제1 및 제2 오프셋 전류원(170, 180)은 제1 및 제2 차동 증폭기(150, 160)에 동일한 크기의 고정 전류량을 공급하고, 누설 신호가 있는 상황에서는 제1 및 제2 오프셋 전류원(170, 180)은 두 고정 전류량의 차이를 그 누설신호를 상쇄시킬 수 있는 크기와 동일하도록 설계될 수 있다. 그 두 고정 전류량의 차이에 의해 LO 누설신호를 상쇄시킬 수 있다.

이상의 I신호 RF-DAC(120)에 관한 설명은 Q신호 RF-DAC(130)에 대해서도 동일하게 적용될 수 있다. 즉, 제3 및 제4 오프셋 전류원(270, 280)은 중심주파수 신호(LO)의 누설 신호가 없는 상황에서는 동일한 크기의 고정 전류량을 제3 및 제4 차동 증폭기(250, 260)에 각각 공급하고, 중심주파수 신호(LO)의 누설 신호가 있는 상황에서는 그 누설신호를 상쇄시킬 수 있는 크기만큼의 차이를 갖는 두 고정 전류량을 제3 및 제4 차동 증폭기(250, 260)에 각각 공급하도록 구성될 수 있다.

본 송신기의 가장 중요한 목적은 입력 디지털 데이터에 의한 컨트롤에 따라 RF-DAC(120, 130)의 출력 신호가 선형적으로 바뀔 수 있는지의 여부이다. 변조기(100)의 입력에서 출력단(140)으로 누설되는 신호의 크기를

라 할 때, 이는 식 (1)과 같이 실수부와 허수부로 구성된다.

...... (1)

누설 신호가 존재하는 디지털 RF 직교 변조기(100)에서 입출력 관계는 식 (2)와 같이 표현된다.

......(2)

여기서, A는 변조기의 이득을 의미하며, 이는 식 (3) 에서 실수부와 허수부로 분리되어 나타날 수 있다.

......(3)

실수부에 대해서 위의 동작 원리에 따라 아래와 같이 제1 및 제2 차동 증폭기(150, 160)에 흐르는 전류를 식 (4)와 같이 정의한다. 이 때, ΔI는 입력 디지털 데이터에 따라서 변화한다.

......(4)

여기서 ΔI의 조건은 식 (5)와 같다.

......(5)

이에 따라 실수부의 전압-전류 이득인

은 식 (7)과 같이 표현될 수 있으며, 여기서의 C는 상수이다.

......(7)

이를 선형 근사를 통해 식 (8)로 표현될 수 있다.

......(8)

......(9)

식 (9)에서 여기서 두 차동 증폭기(150, 160)에 흐르는 전체 전류 I_P, I_N의 차이가 적다는 가정 하에 식 (10)을 얻을 수 있다. 여기서, I_P, I_N는 제1 및 제2 차동 증폭기(150, 160)에 흐르는 평균전류 I1, I2에 누설전류가 합해진 전류로 볼 수 있다. 식 (10) 에서

항은 다른 항들에 비해 I_P가 한 차수 낮은 값을 갖고 있으므로 근사 되어 최종적으로 식 (11)의 결과를 얻게 된다.

...... (10)

......(11)

식 (3)으로 돌아와 입-출력 관계를 실수부와 허수부로 나누면 식 (12)와 같이 된다.

......(12)

여기서, 실수부만 취할 경우 식 (13)과 같이 표현된다.

......(13)

식 (13)에서 전류 I_P, I_N의 값을 조절하여 식 (14)의 조건을 만족할 경우, 누설신호

가 상쇄될 수 있다. 즉, 식 (14)를 만족하도록 전류 I_P, I_N의 크기를 정하면 누설신호

가 상쇄될 수 있다. 그 경우, 최종 출력은 식 (15)와 같이 된다. 결과적으로 전류의 변화 ΔI에 비례하는 출력값 V_out 을 얻을 수 있다.

허수부에서도 동일한 방법을 통해 선형성이 유지됨을 보일 수 있다.

......(14)

......(15)

도 11, 12는 설계된 회로를 통한RF-DAC의 고출력, 저출력 모일 때의 INL, DNL 시뮬레이션 결과이다. 고출력 모드일 때는 12 LSB 값을 갖는 INL이 누설신호 상쇄 후 약 8 LSB로 되어 33%의 감소 효과가 나타났다. 저출력 모드에서는 55 LSB에서 10 LSB로 누설신호의 양이 80% 감소하는 효과가 나타났다.

본 발명은 고선형 밀리미터파 대역 직교 변조기에 적용될 수 있다.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (13)

1. 인가되는 동상(In-phase) 성분 디지털 데이터(이하, ‘I 디지털 데이터’라 함)에 따라 제1 및 제2 동상(In-phase) 성분(이하, ‘I성분’) 국부발진 신호(LO_I+와 LO_I-)의 진폭과 위상을 변조하여 출력단을 통해 변조된 I신호를 출력하도록 구성된 I신호 알에프-디지털 아날로그 변조기(RF-DAC);
   인가되는 Q 디지털 데이터에 따라 제1 및 제2 직교 성분(이하, ‘Q 성분’) 국부발진 신호(LO_Q+와 LO_Q-)의 진폭과 위상을 변조하여 상기 출력단을 통해 변조된 Q신호를 출력하도록 구성된 Q신호 RF-DAC; 및
   중심주파수 신호(LO)를 서로 간에 90도의 위상차를 갖는 상기 제1 및 제2 I성분 국부발진 신호(LO_I+와 LO_I-)와 상기 제1 및 제2 Q 성분 국부발진 신호(LO_Q+와 LO_Q-)로 분리 생성하여 상기 I신호 RF-DAC과 상기 Q신호 RF-DAC에 각각 제공하도록 구성된 I/Q 생성기를 구비하고,
   상기 I/Q 생성기는, 상기 중심주파수 신호(LO)의 I성분 국부발진신호(LO_I)를 상기 중심주파수 신호(LO)와 동일한 위상을 갖는 제1 I성분 국부발진신호(LO_I+)와 상기 중심주파수 신호(LO)와 180도 위상차를 갖는 제2 I성분 국부발진신호(LO_I-)로 구분하여 상기 I신호 RF_DAC으로 각각 제공하도록 구성되고; 그리고
   상기 I/Q 생성기는 상기 중심주파수 신호(LO)의 Q성분 국부발진신호(LO_Q)를 상기 중심주파수 신호(LO)와 90의 위상차를 갖는 제1 Q성분 국부발진신호(LO_Q+)와 상기 중심주파수 신호(LO)와 270도의 위상차를 갖는 제2 Q성분 국부발진신호(LO_Q-)로 구분하여 상기 Q신호 RF-DAC에 각각 제공하도록 구성되며,
   상기 I신호 RF-DAC은 입력되는 상기 제1 및 제2 I성분 국부발진 신호(LO_I+와 LO_I-) 간의 차이를 증폭하여 위상이 반대이며 가변적인 크기를 갖는 제1 및 제2 변조신호를 출력포트를 통해 각각 출력하도록 구성된 제1 및 제2 차동 증폭기; 및 상기 제1 및 제2 차동 증폭기에 고정된 바이패스 전류량을 각각 공급하여 상기 제1 및 제2 차동 증폭기 각각에 흐르는 전체 전류량 중에서 가변적인 전류량 부분이 줄어들게 하는 제1 및 제2 오프셋 전류원을 포함하고,
   상기 Q신호 RF-DAC은 입력되는 상기 제1 및 제2 Q 성분 국부발진 신호(LO_Q+와 LO_Q-) 간의 차이를 증폭하여 위상이 반대이며 가변적인 크기를 갖는 제3 및 제4 변조신호를 상기 출력포트를 통해 각각 출력하도록 구성된 제3 및 제4 차동 증폭기; 및 상기 제3 및 제4 차동 증폭기에 고정된 바이패스 전류량을 각각 공급하여 상기 제3 및 제4 차동 증폭기 각각에 흐르는 전체 전류량 중에서 가변적인 전류량 부분이 줄어들게 하는 제3 및 제4 오프셋 전류원을 포함하는 것을 특징으로 하는 디지털 RF 직교 변조기.
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 제1항에 있어서, 상기 제1 및 제2 오프셋 전류원에 의한 오프셋 전류량과 상기 제3 및 제4 오프셋 전류원에 의한 오프셋 전류량을 조절하여 국부발진신호에 의한 누설신호를 상쇄하도록 구성된 것을 특징으로 하는 디지털 RF 직교 변조기.
7. 제1항에 있어서, 상기 제1 및 제2 오프셋 전류원은 상기 중심주파수 신호(LO)의 누설 신호가 없는 상황에서는 동일한 크기의 고정 전류량을 상기 제1 및 제2 차동 증폭기에 각각 공급하고, 상기 누설 신호가 있는 상황에서는 상기 누설신호를 상쇄시킬 수 있는 크기만큼의 차이를 갖는 두 고정 전류량을 상기 제1 및 제2 차동 증폭기에 각각 공급하도록 구성되며,
   상기 제3 및 제4 오프셋 전류원은 상기 중심주파수 신호(LO)의 누설 신호가 없는 상황에서는 동일한 크기의 고정 전류량을 상기 제3 및 제4 차동 증폭기에 각각 공급하고, 상기 누설 신호가 있는 상황에서는 상기 누설신호를 상쇄시킬 수 있는 크기만큼의 차이를 갖는 두 고정 전류량을 상기 제3 및 제4 차동 증폭기에 각각 공급하도록 구성되는 것을 특징으로 하는 디지털 RF 직교 변조기.
8. 제1항에 있어서, 상기 제1 및 제2 차동증폭기 각각은 한 쌍의 트랜지스터를 차동쌍 구조로 결합하여 입력신호의 차이를 증폭하도록 구성되고,
   상기 제3 및 제4 차동 증폭기 각각은 한 쌍의 트랜지스터를 차동쌍 구조로 결합하여 입력신호의 차이를 증폭하도록 구성되는 것을 특징으로 하는 디지털 RF 직교 변조기.
9. 제7항에 있어서, 상기 I신호 RF-DAC은 상기 I 디지털 데이터에 따라 조절되는 제1 및 제2 전류량을 상기 제1 차동 증폭기와 상기 제2 차동 증폭기에 각각 공급하도록 구성된 제1 디지털 변조부를 포함하며,
   상기 Q신호 RF-DAC은 상기 Q 디지털 데이터에 따라 조절되는 제3 및 제4 전류량을 상기 제3 차동 증폭기와 상기 제4 차동 증폭기에 각각 공급하도록 구성된 제2 디지털 변조부를 포함하는 것을 특징으로 하는 디지털 RF 직교 변조기.
10. 제9항에 있어서, 상기 제1 디지털 변조부는 각각이 상기 제1 차동증폭기와 상기 제2 차동증폭기에 의해 공유되도록 연결된 제1 복수 개의 전류원 셀을 포함하며, 상기 I 디지털 데이터에 따라 상기 제1 복수 개의 전류원 셀 각각이 상기 제1 차동증폭기과 상기 제2 차동증폭기 중 어느 한 쪽을 선택하여 전류를 공급하는 방식으로 상기 제1 차동 증폭기과 상기 제2 차동증폭기에 상기 I 디지털 데이터에 따라 조절된 전류량을 공급하도록 구성되고,
    상기 제2 디지털 변조부는 각각이 상기 제3 차동증폭기와 상기 제4 차동증폭기에 의해 공유되도록 연결된 제2 복수 개의 전류원 셀을 포함하며, 상기 Q 디지털 데이터에 따라 상기 제2 복수 개의 전류원 셀 각각이 상기 제3 차동증폭기와 상기 제4 차동증폭기 중 어느 한 쪽을 선택하여 전류를 공급하는 방식으로 상기 제3 차동 증폭기와 상기 제4 차동증폭기에 상기 Q 디지털 데이터에 따라 조절된 전류량을 공급하도록 구성되는 것을 특징으로 하는 디지털 RF 직교 변조기.
11. 제10항에 있어서, 상기 제1 복수 개의 전류원 셀 각각은, 소정 크기의 전류를 공급하는 제1 전류원; 상기 제1 전류원을 제1 선택제어신호의 로직 하이 또는 로직 로우에 따라 상기 제1 차동증폭기에 연결된 제1 출력노드와 상기 제2 차동증폭기에 연결된 제2 출력노드 중 어느 하나에 연결시켜주도록 구성된 제1 출력노드 선택부; 그리고 클럭신호(CLK)에 동기되어 상기 I 디지털 데이터의 값에 기초하여 상기 제1 선택제어신호를 상기 제1 출력노드 선택부에 제공하여 상기 제1 차동증폭기와 상기 제2 차동증폭기에 공급되는 전류량을 조절하도록 구성된 제1 선택제어부를 포함하는 것을 특징으로 하는 디지털 RF 직교 변조기.
12. 제10항에 있어서, 상기 제2 복수 개의 전류원 셀 각각은, 소정 크기의 전류를 공급하는 제2 전류원; 상기 제2 전류원을 제2 선택제어신호의 로직 하이 또는 로직 로우에 따라 상기 제3 차동증폭기에 연결된 제3 출력노드와 상기 제4 차동증폭기에 연결된 제4 출력노드 중 어느 하나에 연결시켜주도록 구성된 출력노드 제2 선택부; 그리고 클럭신호(CLK)에 동기되어 상기 Q 디지털 데이터의 값에 기초하여 상기 제2 선택제어신호를 상기 제2 출력노드 선택부에 제공하여 상기 제3 차동증폭기와 상기 제4 차동증폭기에 공급되는 전류량을 조절하도록 구성된 제2 선택제어부를 포함하는 것을 특징으로 하는 디지털 RF 직교 변조기.
13. 제10항에 있어서, 상기 제1 복수 개의 전류원 셀은 상기 I 디지털 데이터의 비트 수만큼의 전류원 셀을 포함하고, 상기 제2 복수 개의 전류원 셀은 상기 Q 디지털 데이터의 비트 수 만큼의 전류원 셀을 포함하도록 구성된 것을 특징으로 하는 디지털 RF 직교 변조기.

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