KR102434407B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 119
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 239000004065 semiconductor Substances 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 53
- 239000010410 layer Substances 0.000 claims description 271
- 125000006850 spacer group Chemical group 0.000 claims description 93
- 239000011229 interlayer Substances 0.000 claims description 22
- 229910052732 germanium Inorganic materials 0.000 claims description 21
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 8
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 8
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 8
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 8
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910003855 HfAlO Inorganic materials 0.000 description 4
- -1 HfLaO Inorganic materials 0.000 description 4
- 229910004143 HfON Inorganic materials 0.000 description 4
- 229910002244 LaAlO3 Inorganic materials 0.000 description 4
- 229910002370 SrTiO3 Inorganic materials 0.000 description 4
- 229910010282 TiON Inorganic materials 0.000 description 4
- 229910006252 ZrON Inorganic materials 0.000 description 4
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 229910052593 corundum Inorganic materials 0.000 description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 4
- 229910001845 yogo sapphire Inorganic materials 0.000 description 4
- 229910052582 BN Inorganic materials 0.000 description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 150000004760 silicates Chemical class 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004158 TaO Inorganic materials 0.000 description 2
- ZILJFRYKLPPLTO-UHFFFAOYSA-N [C].[B].[Si] Chemical compound [C].[B].[Si] ZILJFRYKLPPLTO-UHFFFAOYSA-N 0.000 description 2
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 2
- OQNXPQOQCWVVHP-UHFFFAOYSA-N [Si].O=[Ge] Chemical compound [Si].O=[Ge] OQNXPQOQCWVVHP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000006396 nitration reaction Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910017115 AlSb Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자의 제조방법은 돌출된 활성 패턴을 갖는 기판을 제공하고, 활성 패턴의 하부를 덮는 제1 라이너막과 소자 분리 패턴을 기판 상에 형성하고, 활성 패턴의 상부 및 소자 분리 패턴 상에 제2 라이너막을 형성하고, 그리고 제2 라이너막 상에 더미 게이트를 형성하는 것을 포함할 수 있다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능(high performance)의 모스 트랜지스터를 구현하기 위해 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 개발되고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 고신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 채널 영역의 손상을 방지하는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 실시예들에 따른 반도체 소자 제조방법은 돌출된 활성 패턴을 갖는 기판 상에 제1 라이너막을 형성하여, 상기 활성 패턴을 덮고; 상기 제1 라이너막 상에 소자 분리 절연막을 형성하고; 상기 소자 분리 절연막 및 상기 제1 라이너막을 식각하여 상기 활성 패턴의 상부를 노출시키며, 상기 활성 패턴의 하부를 덮는 소자 분리 패턴을 형성하고; 상기 활성 패턴의 상기 상부 및 상기 소자 분리 패턴 상에 제2 라이너막을 형성하고; 상기 제2 라이너막 상에 상기 활성 패턴과 소자 분리 패턴을 가로지르는 더미 게이트를 형성하고; 상기 더미 게이트의 측벽들 상에 스페이서 패턴들을 형성하고; 상기 더미 게이트와 상기 스페이서 패턴들에 의해 덮이지 않은 적어도 상기 활성 패턴 상의 상기 제2 라이너막을 식각하고; 상기 더미 게이트의 양측의 상기 소자 분리 패턴 및 상기 활성 패턴 상에 층간 절연막을 형성하고; 상기 더미 게이트를 제거하여 상기 층간 절연막 내에 오프닝을 형성하고; 상기 오프닝 내에 게이트 절연 패턴을 형성하고; 그리고 상기 상기 오프닝 내의 상기 게이트 절연 패턴 상에 게이트 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자 제조방법은 기판 내에 트렌치를 형성하여 활성 패턴을 형성하고; 상기 트렌치 내에 활성 패턴의 하부 측벽을 덮고 상기 활성 패턴의 상부를 노출시키는 제1 라이너막을 형성하고; 상기 트렌치 내의 상기 제1 라이너막 상에 상기 활성 패턴의 상기 상부를 노출시키는 소자 분리 패턴을 형성하고; 상기 활성 패턴의 상기 상부 상에 게이트 절연 패턴을 형성하고; 상기 게이트 절연 패턴 상에 상기 활성 패턴을 가로지르는 게이트 패턴을 형성하고; 상기 게이트 패턴의 일 측 상의 스페이서 패턴을 형성하고; 그리고 상기 스페이서 패턴 아래에 배치되며 상기 스페이서 패턴에 자기 정렬(self-aligned)된 제2 라이너 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 돌출된 활성 패턴을 갖는 기판; 상기 기판 상에서 상기 활성 패턴의 하부를 덮는 소자 분리 패턴; 상기 활성 패턴 및 상기 소자 분리 패턴의 상기 하부 사이에 개재된 제1 라이너막; 상기 활성 패턴의 상기 상부를 가로지르는 게이트 패턴; 상기 활성 패턴의 상기 상부 상에서, 상기 게이트 패턴의 일 측 상의 스페이서 패턴; 및 상기 활성 패턴의 상기 상부 및 상기 스페이서 패턴 사이에 개재되는 제2 라이너막을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 제1 영역, 제2 영역, 및 상기 제1 및 제2 영역들 사이에 제공된 제3 영역을 포함하는 기판; 상기 제1 영역 상에 돌출된 제1 활성 패턴; 상기 제2 영역 상에 돌출된 제2 활성 패턴; 상기 제1 및 제2 영역들 상에서 제1 활성 패턴의 하부 및 상기 제2 활성 패턴의 하부를 덮는 제1 소자 분리 패턴; 상기 제3 영역 상에 배치되고, 상기 제1 영역과 상기 제2 영역을 분리하는 제2 소자 분리 패턴; 상기 제1 활성 패턴의 상기 하부와 상기 제1 소자 분리 패턴 사이 및 상기 제2 활성 패턴의 상기 하부와 상기 제1 소자 분리 패턴 사이에 개재된 제1 라이너막; 상기 제1 소자 분리 패턴과 상기 제1 활성 패턴의 상부를 가로지르는 제1 게이트 패턴; 상기 제1 게이트 패턴의 일 측 상의 제1 스페이서 패턴; 및 상기 제1 활성 패턴의 상기 상부 및 상기 제1 스페이서 패턴 사이에 개재되는 제1 라이너 부분을 포함할 수 있다. 상기 제1 활성 패턴은 상기 제2 활성 패턴보다 높은 게르마늄 함량비를 가질 수 있다.
본 발명에 따르면, 활성 패턴은 제1 라이너막에 의해 소자 분리 패턴의 형성 공정에 노출되지 않을 수 있다. 이에 따라, 활성 패턴이 소자 분리 패턴의 형성 공정에서 발생하는 열 및 소자 분리 패턴에 포함된 산소 원자에 의해 산화되지 않을 수 있다. 제2 라이너막은 활성 패턴의 상부를 덮어, 활성 패턴이 게이트 절연 패턴 또는 더미 게이트 형성 공정에 노출되지 않을 수 있다. 이에 따라, 더미 게이트 형성 공정에서 활성 패턴의 손상이 방지 또는 감소될 수 있다.
도 1a 내지 7a는 일 실시예에 따른 반도체 소자의 제조 과정을 도시한 사시도들이다.
도 1b 내지 도 7b는 각각 도 1a 내지 도 7a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 8a는 다른 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 8b는 도 8a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 9a는 다른 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 9b는 도 9a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 10a 및 11a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 사시도들이다.
도 10b 및 11b는 각각 도 9a 및 10a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 12a는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 12b은 도 12a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 14a 내지 도 14f는 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로, 각각 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 따라 자른 서브 단면들에 대응된다.
도 15은 또 다른 실시예에 따른 반도체 소자를 도시한 단면도로 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 따라 자른 단면들에 대응된다.
도 16는 또 다른 실시예에 따른 반도체 소자를 도시한 단면도로 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 따라 자른 단면들에 대응된다.
이다.
도 17는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 1b 내지 도 7b는 각각 도 1a 내지 도 7a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 8a는 다른 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 8b는 도 8a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 9a는 다른 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 9b는 도 9a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 10a 및 11a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 사시도들이다.
도 10b 및 11b는 각각 도 9a 및 10a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 12a는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 12b은 도 12a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 14a 내지 도 14f는 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로, 각각 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 따라 자른 서브 단면들에 대응된다.
도 15은 또 다른 실시예에 따른 반도체 소자를 도시한 단면도로 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 따라 자른 단면들에 대응된다.
도 16는 또 다른 실시예에 따른 반도체 소자를 도시한 단면도로 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 따라 자른 단면들에 대응된다.
이다.
도 17는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 본 발명의 개념에 따른 반도체 소자의 제조방법을 설명한다.
도 1a 내지 7a는 일 실시예에 따른 반도체 소자의 제조 과정을 도시한 사시도들이다. 도 1b 내지 도 7b는 각각 도 1a 내지 도 7a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 활성 핀(AF)가 제공될 수 있다. 기판(100)은 기판(100)으로부터 돌출된 활성 패턴(AF)을 포함할 수 있다. 활성 패턴(AF)은 핀형 활성 패턴일 수 있다. 활성 패턴(AF)은 복수로 기판(100) 상에 제공될 수 있다. 활성 패턴(AF)은 게르마늄을 포함할 수 있다. 일 예로, 기판(100)은 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 또는 실리콘-게르마늄 기판일 수 있다. 다른 예로, 단결정 실리콘 기판이 에피택셜 공정에 의해 성장되어, 기판(100)으로 제공될 수 있다. 이 경우, 에피택셜 성장 중에 게르마늄(Ge)이 단결정 실리콘 기판 상에 도핑될 수 있다. 제1 및 제2 마스크 패턴들(121, 122)이 기판(100) 상에 형성될 수 있다. 제1 및 제2 마스크 패턴들(121, 122)에 의해 노출된 기판(100)이 식각되어, 트렌치(110)가 기판(100) 내에 형성될 수 있다. 일 예로, 제1 마스크 패턴(121)은 실리콘 산화물을 포함하고, 제2 마스크 패턴(122)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되지 않는다. 트렌치(110)는 활성 패턴(AF)을 정의할 수 있다. 그러나, 이에 제한되지 않는 다양한 종류의 기판(100) 및 패터닝 방법이 사용되어, 게르마늄을 포함하는 활성 패턴(AF)이 형성될 수 있다.
활성 패턴(AF)은 제1 방향(D1)과 나란할 수 있다. 이 때, 제1 방향(D1)은 기판(100)의 하부면에 평행할 수 있다. 일 예로, 제1 방향(D1)은 활성 패턴(AF)의 길이 방향에 평행할 수 있다. 활성 패턴(AF)은 실리콘-게르마늄 또는 게르마늄을 포함할 수 있다. 게르마늄은 실리콘보다 큰 격자 상수를 가지므로, 캐리어(예를 들어, 전자 또는 정공)가 활성 패턴(AF) 내에서 빠르게 이동할 수 있다.
제1 라이너막(210)이 기판(100) 상에 형성될 수 있다. 제1 라이너막(210)은 원자층 증착(atomic layer deposition, ALD), 저압 화학 기상 증착(LPCVD), 플라즈마 화학기상증착(PECVD), 또는 플라즈마 질화(plasma nitration) 공정에 의해 형성될 수 있다. 제1 라이너막(210)은 트렌치(110)의 바닥면(110b), 활성 패턴(AF)의 측벽(AFc), 마스크 패턴들(121, 122)의 측벽들, 및 제2 마스크 패턴(122)의 상면을 덮을 수 있다. 일 예로, 제1 라이너막(210)은, 실리콘을 함유하는 질화물을 포함할 수 있다. 예를 들어, 제1 라이너막(210)은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN), 및/또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함할 수 있다. 다른 예로, 제1 라이너막(210)은 고유전 물질을 포함할 수 있다. 고유전 물질은 실리콘 질화물보다 높은 유전 상수를 가지는 물질일 수 있다. 제1 라이너막(210)은 예를 들면, Al2O3, ZrO2, La2O3, HfO2, HfAlO, HfLaO, Ta2O5, TiO2, La2O3, Y2O3. SrTiO3, LaAlO3, Y2O3, HfON, ZrON, La2ON, Al2ON, TiON, SrTiON, LaAlON, Y2ON, 및/또는 이들의 실리케이트를 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 소자 분리막(300)이 기판(100) 상에 형성될 수 있다. 소자 분리 절연막(300)은 트렌치(110)를 채우며 제2 마스크 패턴(122) 상의 제1 라이너막(210)을 덮을 수 있다. 소자 분리 절연막(300)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막일 수 있다. 예를 들어, 소자 분리 절연막(300)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass Layer) 및/또는 CVD 산화막을 포함할 수 있다.
활성 패턴(AF)의 측벽(AFc) 및 트렌치(110)의 바닥면(110b)은 트렌치(110) 형성을 위한 식각 공정에 의해 결함(예를 들며, 댕그링 본딩)을 가질 수 있다. 소자 분리 절연막(300)의 형성 시, 결함으로 인해 활성 패턴(AF)은 소자 분리 절연막(300)의 형성 공정에서 발생하는 열 및 소자 분리 절연막(300) 형성 용 산소 원자에 의해 산화될 수 있다. 본 발명에 따르면, 제1 라이너막(210)은 실질적으로 산소를 포함하지 않으며, 활성 패턴(AF)을 덮을 수 있다. 제1 라이너막(210)에 의해 활성 패턴(AF)은 소자 분리 절연막(300)의 형성 공정에 노출되지 않아, 활성 패턴(AF)이 손상(예를 들어, 산화)되지 않을 수 있다. 다른 예로, 제1 라이너막(210)은 산소와 강한 결합력을 가질 수 있다. 이에 따라, 제1 라이너막(210)에 포함된 산소는 활성 패턴(AF)으로 이동 되지 않을 수 있다. 더불어, 제1 라이너막(210)은 소자 분리 절연막(300)을 형성하는 동안 산소가 활성 패턴(AF)으로 전달되는 것을 막을 수 있다.
도 3a 및 도 3b를 참조하면, 활성 패턴(AF)의 상부(AFU)가 노출될 때까지 소자 분리 절연막(300)이 식각되어, 소자 분리 패턴(301)이 형성될 수 있다. 소자 분리 패턴(301)은 활성 패턴(AF)의 하부의 측벽(AFc) 상에 제공되며, 제1 라이너막(210)을 덮을 수 있다. 이하, 본 명세서에서 활성 패턴(AF)의 상부(AFU)는 소자 분리 패턴(301)에 의해 노출된 부분을, 활성 패턴(AF)의 하부(AFL)는 소자 분리 패턴(301)에 의해 덮인 부분을 의미한다. 소자 분리 절연막(300)의 식각 공정 중 또는 후에, 제1 및 제2 마스크 패턴들(121, 122), 및 제1 라이너막(210)의 일부가 함께 제거될 수 있다. 상기 식각 공정 후, 제1 라이너막(210)의 상부면(210a)은 소자 분리 패턴(301)의 상면(301a)과 실질적으로 동일하거나 더 낮은 레벨에 제공될 수 있다.
다른 예로, 점선으로 도시한 바와 같이, 제1 라이너막(210)은 활성 패턴(AF)의 상부(AFU) 상에 남아 있을 수 있다. 이 경우, 제1 라이너막(210)의 상부면(210a)이 소자 분리 패턴(301)의 상면(301a)과 실질적으로 동일하거나 낮은 레벨에 배치될 때까지, 제1 라이너막(210)이 추가적으로 더 제거될 수 있다. 일 예로, 제1 라이너막(210)은 화학적 산화 또는 플라즈마 자연 산화 세정(PNC) 공정과 같은 건식 식각에 의해 더 제거될 수 있다. 다른 예로, 제1 라이너막(210)은 플루오르화 수소(HF) 또는 인산(H3PO4)를 사용한 습식 식각 공정에 의해 더 제거될 수 있다. 이에 따라, 활성 패턴(AF)의 상부(AFU)는 제1 라이너막(210)에 의해 노출될 수 있다. 활성 패턴(AF)의 하부(AFL) 상의 제1 라이너막(210)은 제거되지 않고 남아, 활성 패턴(AF)을 소자 분리 패턴(301)으로부터 보호할 수 있다.
도 4a 및 도 4b를 참조하면, 제2 라이너막(220)이 기판(100) 상에 형성되어, 활성 패턴(AF)의 상부(AFU) 및 소자 분리 패턴(301)을 덮을 수 있다. 제2 라이너막(220)은 활성 패턴(AF)의 상부(AFU)의 측벽(AFc) 및 상면(AFa), 그리고 소자 분리 패턴(301)의 상면(301a) 상에 제공될 수 있다. 제2 라이너막(220은 활성 패턴(AF)의 상부(AFU)의 측벽(AFc)을 따라 실질적으로 컨포멀하게 형성될 수 있다. 제2 라이너막(220)은 원자층 증착(atomic layer deposition, ALD), 저압 화학 기상 증착(LPCVD) 또는 플라즈마 화학기상증착(PECVD) 또는 플라즈마 질화(plasma nitration) 공정에 의해 형성될 수 있다. 일 예로, 제2 라이너막(220)은 실리콘을 함유하는 질화물을 포함할 수 있다. 예를 들어, 제2 라이너막(220)은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN), 및/또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함할 수 있다. 다른 예로, 제2 라이너막(220)은 고유전 물질을 포함할 수 있다. 고유전 물질은 실리콘 질화물보다 높은 유전 상수를 가지는 물질일 수 있다. 제2 라이너막(220)은 예를 들면, Al2O3, ZrO2, La2O3, HfO2, HfAlO, HfLaO, Ta2O5, TiO2, La2O3, Y2O3. SrTiO3, LaAlO3, Y2O3, HfON, ZrON, La2ON, Al2ON, TiON, SrTiON, LaAlON, Y2ON, 및/또는 이들의 실리케이트를 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 더미 게이트막(401)이 제2 라이너막(220) 상에 형성될 수 있다. 더미 게이트막(401)은 폴리 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 더미 게이트막(401)은 폴리실리콘막과 폴리실리콘막 상의 캐핑막을 포함할 수 있다. 캐핑막은 산화물 및/또는 질화물을 포함할 수 있다. 제2 라이너막(220)은 활성 패턴(AF)의 상부(AFU)를 덮어, 더미 게이트막(401)의 형성 공정 중에 활성 패턴(AF)의 손상을 방지할 수 있다. 예를 들어, 활성 패턴(AF)은 더미 게이트막(401)의 형성 공정 중에 발생하는 열 및 산소 원자에 의해 산화되지 않을 수 있다. 도 3a 및 도 3b에서 점선으로 표시한 바와 같이 제1 라이너막(210)이 활성 패턴(AF)의 상부(AFU)의 측벽(AFc) 상에 남아 있으면, 활성 패턴(AF)의 측벽(AFc) 상에 형성되는 제2 라이너막(220)은 단차 구조를 가질 수 있다. 이 경우, 트렌치(110) 내에서 제2 라이너막(220)에 의해 생긴 공간의 폭은 감소해지므로, 그 공간을 채우는 더미 게이트막(401) 내에 심(seam) 또는 보이드(void)가 형성될 수 있다. 본 발명에 따르면, 제1 라이너막(210)의 상부면(210a)은 소자 분리 패턴(301)의 상면(301a)과 동일하거나 더 낮은 레벨에 배치될 수 있다. 따라서, 제1 라이너막(210)은 활성 패턴(AF) 및 제2 라이너막(220) 사이에 개재되지 않고 제2 라이너막(220)은 활성 영역(AF)의 상부(AFU)의 측벽들(AFc) 상에서 평평한 형상을 가질 수 있다. 결과적으로, 제2 라이너막(220)에 의해 형성된 공간은 폭은 확대될 수 있으므로 더미 게이트막(401)은 공간을 채우며 제2 라이너 막(220) 상에 양호하게 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 더미 게이트막(401)이 식각에 의해 패터닝되어, 더미 게이트(400)가 형성될 수 있다. 더미 게이트(400)는 활성 패턴(AF)과 소자 분리 패턴(301)을 가로지를 수 있다. 예를 들면, 더미 게이트(400)는 활성 패턴(AF)의 상부(AFU)와 소자 분리 패턴 (301) 상에 배치되며, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 제2 방향(D2)은 기판(100)의 하부면에 평행할 수 있다. 예를 들면, 제2 방향(D2)은 활성 패턴(AF)의 폭 방향에 평행할 수 있다.
더미 게이트(400)의 양측벽 상에 스페이서 패턴들(405)이 형성될 수 있다. 즉, 더미 게이트(400)의 양측의 제2 라이너막(210) 상에 스페이서 패턴들(405)이 형성될 수 있다. 스페이서 패턴들(405)은 소자 분리 패턴(301) 및 활성 패턴(AF) 상에 제공되며 제2 방향(D2)으로 연장될 수 있다. 스페이서 페턴들(405)은 더미 게이트(400)를 덮도록 제2 라이너막(220) 상에 스페이서 막을 형성하고 에치백하여 형성될 수 있다, 스페이서 패턴들(405)이 형성된 후에, 제2 라이너막(220)이 제거될 수 있다. 예를 들면, 스페이서 패턴들(405)과 더미 게이트(400) 아래에 남은 일부 외의 스페이서 패턴들(405)와 더미 게이트(400)에 의해 덮이지 않은 제2 라이너막(220)의 다른 부분들은 식각될 수 있다. 즉, 스페이서 패턴들(405)과 더미 게이트(400)에 의해 노출된 제2 라이너막(220)이 제거될 수 있다. 따라서, 남은 제2 라이너막(220)은 제2 방향(D2)으로 연장되며, 스페이서 패턴들(405) 및 더미 게이트(400) 아래의 활성 패턴(AF)의 측벽들(AFc)과 상면(AFa), 및 소자 분리 패턴(301)의 상면(301a) 상에 제공될 수 있다. 소오스/드레인 패턴들(500)이 더미 게이트(400) 양쪽의 활성 패턴(AF) 상에 형성될 수 있다. 즉, 소오스/드레인 패턴들(500)이 더미 게이트 (400) 및 스페이서 패턴들(405)에 의해 노출된 활성 패턴(AF) 상에 형성될 수 있다. 소오스/드레인 패턴들(500)을 형성하는 것은 더미 게이트(400) 양측의 활성 패턴(AF)을 리세스하고, 리세스된 활성 패턴(AF) 상에 에피택셜층을 형성하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 소오스/드레인 패턴들(500)은 상기 더미 게이트(400)의 양측의 리세되지 않은 활성 패턴(AF) 상에 에피텍셜층을 형성하는 것을 포함할 수 있다. 에피텍셜층은 선택적 에피텍셜 성장 공정에 의해 형성될 수 있다. 활성 패턴(AF)의 채널 영역(CHR)이 소오스/드레인 패턴들(500) 사이에 형성될 수 있다. 소오스/드레인 패턴들(500)의 하부면은 채널 영역(CHR)의 상면(예를 들면, 활성 패턴(AF)의 상면(AFa))보다 낮은 레벨에 배치될 수 있다 소오스/드레인 패턴들(500)은 활성 패턴(AF)보다 높은 게르마늄 함량비를 가져, 활성 패턴(AF)의 채널 영역(CHR)에 압축성 스트레인(compressive strain)을 제공할 수 있다. 또한, 소오스/드레인 패턴들(500)은 p형 불순물로 도핑될 수 있다. 일부 실시예들에 따르면, 소오스/드레인 패턴들(500)은 실리콘 또는 실리콘-카바이드를 포함하며, 활성 패턴(AF)의 채널 영역(CHR)에 인장성 스트레인(tensile strain)을 제공할 수 있다. 또한, 소오스/드레인 패턴들(500)은 n형 불순물로 도핑될 수 있다.
도 7a 및 도 7b를 참조하면, 층간 절연막(700)이 기판(100) 상에 형성되어 소오스/드레인 패턴들(500)을 덮을 수 있다. 층간 절연막(700)은 더미 게이트(도 6a 및 도 6b에서 400)의 양측의 소오스/드레인 패턴들(500) 및 소자 분리 패턴(301) 상에 형성되고 더미 게이트(도 6a 및 도 6b에서 400)의 상면을 노출시킬 수 있다. 더미 게이트(도 6a 및 도 6b에서 400)가 제거되어, 오프닝(450)이 층간 절연막(700) 내에 형성될 수 있다. 더미 게이트 (도 6a 및 도 6b에서 400)가 제거될 , 스페이서 패턴들(405)은 제거되지 않고 남을 수 있다. 이에 따라 오프닝(450)은 스페이서 패턴들(405)에 의해 제한될 수 있다. 오프닝(450)은 소자 분리 패턴(301) 및 활성 패턴(AF) 상에서 제2 방향(D2)으로 연장될 수 있다. 오프닝(450)을 형성하는 것은 더미 게이트(도 6a 및 도 6b에서 400)를 제거하여 제2 라이너막(220)를 노출시키고, 노출된 제2 라이너막(220)을 선택적으로 제거하여 상기 스페이서 패턴들(405) 아래에 제2 라이너막(220)의 일부를 남기는 것을 더 포함할 수 있다. 이에 따라 오프닝(450)에 의해 활성 패턴(AF)의 상부(AFU)의 측벽(AFc) 및 상면(AFa)이 노출될 수 있다. 결과적으로, 제2 라이너막(220)은 스페이서 패턴들(405) 아래에 남으며, 스페이서 패턴들(405)과 자기정렬된(self-alined) 제2 라이너 패턴들(220P)로 정의될 수 있다. 예를 들면, 제2 라이너 패턴들(220P)의 각각은 스페이서 패턴들(405)의 각각의 측벽들과 얼라인된 측벽들을 가지며, 활성 패턴(AF)과 소자 분리 패턴(301) 상에 형성될 수 있다, 제2 라이너 패턴들(220P)의 각각의 제1 방향(D1)의 폭은 스페이서 패턴들(405)의 각각의 제1 방향(D1)의 하부 폭과 실질적으로 동일할 수 있다. 제2 라이너 패턴들(220P)은 스페이서 패턴들(405)의 하면들을 따라 제2 방향(D2)으로 연장될 수 있다. 제2 라이너 패턴들(220P)은 소오스/드레인 패턴들(500)과 접촉할 수 있다. 게이트 절연 패턴(600) 및 게이트 패턴(610)이 기판(100) 상에 형성될 수 있다. 게이트 절연 패턴(600)은 오프닝(450)의 내벽 상에 형성되며, 활성 패턴(AF)의 상부(AFU)의 측벽(AFc) 및 상면(AFa)을 덮을 수 있다. 게이트 절연 패턴(600)은 스페이서 패턴들(405) 및 스페이서 패턴(405)들 아래의 제2 라이너 패턴들(220P)과 접촉할 수 있다. 게이트 절연 패턴(600)은 예를 들어, 실리콘 산화물, 실리콘 산화질화물, 및/또는, 고유전 물질을 포함할 수 있다. 게이트 절연 패턴(600)을 위한 고유전 물질은 실리콘 질화물보다 높은 유전 상수를 가지는 물질일 수 있다. 예를 들면, 고유전 물질은 Al2O3, ZrO2, La2O3, HfO2, HfAlO, HfLaO, TaO, Ta2O5, TiO, TiO2, La2O3, Y2O3. SrTiO3, LaAlO3, Y2O3, HfON, ZrON, La2ON, Al2ON, TiON, SrTiON, LaAlON, Y2ON, 및/또는 이들의 실리케이트를 포함할 수 있다.
게이트 패턴(610)은 게이트 절연 패턴(600) 상에 형성되어, 오프닝(450)내에 형성될 수 있다. 게이트 패턴(610)은 상기 오프닝(450)의 적어도 일부를 채울 수 있다. 게이트 절연 패턴(600)은 게이트 패턴(610)의 하면 및 측벽들을 덮을 수 있다. 게이트 절연 패턴(600) 및 게이트 패턴(610)은 활성 패턴(AF)의 상부(AFU) 및 소자분리 패턴(301)을 가로지를 수 있다. 게이트 절연 패턴(600) 및 게이트 패턴(610)은 제2 방향(D2)으로 연장될 수 있다. 스페이서 패턴들(405)은 게이트 패턴(610)의 양 측벽들 상에 배치되며, 게이트 절연막(600)이 스페이서 패턴들(405)과 게이트 패턴(610) 사이에 개재될 수 있다. 게이트 패턴(610)은 도전 물질, 예를 들어, 금속을 포함할 수 있다. 게이트 패턴(610)은 복수의 막들을 포함할 수 있다. 지금까지 설명한 제조예에 의해, 반도체 소자(1)가 제조될 수 있다. 결과적으로, 반도체 소자(1)에서, 제1 라이너막(210)은 소자 분리 패턴(301)과 하부 활성패턴(AFL) 사이에 개재되고, 제2 라이너막(220) (즉, 제2 라이너 패턴(220P))은 스페이서 패턴들(405)과 상부 활성 패턴(AFU) 사이, 및 스페이서 패턴들(405)과 소자분리 패턴(301) 사이에 개재될 수 있다.
도 8a는 다른 실시예에 따른 반도체 소자를 도시한 사시도이다. 도 8b는 도 8a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8a 및 도 8b를 참조하면, 반도체 소자(2)는 활성 패턴(AF)을 갖는 기판(100), 제1 라이너막(210), 제2 라이너막(220), 소자 분리 패턴(301), 소오스/드레인 패턴들(500), 게이트 절연 패턴(600), 게이트 패턴(610), 및 층간 절연막(700)을 포함할 수 있다. 활성 패턴(AF)은 실리콘-게르마늄 또는 게르마늄을 포함할 수 있다. 제1 라이너막(210)은 활성 패턴(AF)의 하부 및 소자 분리 패턴(301) 사이에 개재될 수 있다. 제2 라이너막(220)은 소자 분리 패턴(301) 및 스페이서 패턴(405) 사이에 개재될 수 있다. 도 7a 및 도 7b의 반도체 소자(1)와 달리, 제2 라이너막(220)은 도 8a에 도시된 바와 같이, 소자 분리 패턴(301) 및 층간 절연막(700) 사이에 더 제공될 수 있다. 예를 들어, 활성 패턴(AF) 상의 제2 라이너막(220)이 소오스/드레인 패턴(500)의 형성을 위해 식각될 수 있다.
도 9a는 다른 실시예에 따른 반도체 소자를 도시한 사시도이다. 도 9b는 도 9a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9a 및 도 9b를 참조하면, 반도체 소자(3)는 활성 패턴(AF)을 갖는 기판(100), 제1 라이너막(210), 제2 라이너막(220), 소자 분리 패턴(301), 소오스/드레인 패턴들(500), 게이트 절연 패턴(600), 게이트 패턴(610), 및 층간 절연막(700)을 포함할 수 있다. 활성 패턴(AF)은 실리콘-게르마늄 또는 게르마늄을 포함할 수 있다. 제1 라이너막(210)은 활성 패턴(AF)의 하부(AFL) 및 소자 분리 패턴(301) 사이에 개재될 수 있다. 제2 라이너막(220)은 도 8a 및 도 8b의 반도체 소자(2)와 달리, 층간 절연막(700) 아래에는 배치되지 않고, 게이트 절연 패턴(600)과 스페이서 패턴들(405) 아래에 배치될 수 있다. 제2 라이너막(220)은 스페이서 패턴들(405)과 활성 패턴(AF) 사이에서 게이트 절연 패턴(600)과 활성 패턴(AF)사이로 연장되는 제2 라이너 패턴(220P)으로 정의될 수 있다. 제2 라이너 패턴(220P)은 게이트 절연 패턴(600)과 스페이서 패턴들(405)의 하면들을 따라 제2 방향(D2)으로 연장될 수 있다. 제2 라이너 패턴(220P)은 게이트 절연 패턴(600)과 소자 분리 패턴(301) 사이 및 게이트 절연 패턴(600)과 활성 패턴(AF) 사이에 개재될 수 있다. 예를 들면, 제2 라이너막(220)이 도 7a 및 도 7b의 오프닝(450) 형성 과정에서 식각되지 않을 수 있다. 이에 따라, 제2 라이너 패턴(220P)는 소오스/드레인 패턴들(500) 사이에 개재되며 소오스/드레인 패턴들(500)과 접촉할 수 있다. 제2 라이너막(220)은 게이트 절연 패턴으로 제공될 수 있다.
도 10a 및 11a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 사시도들이다. 도 10b 및 11b는 각각 도 10a 및 11a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a 및 도 10b를 참조하면, 활성 패턴(AF), 제1 라이너막(210), 소자 분리 패턴(301), 및 제2 라이너막(220)이 도 1a 내지 도 4b에서 설명한 바와 같이 기판(100) 상에 형성될 수 있다. 식각 정지막(250)이 소자 분리 패턴(301) 및 활성 패턴(AF)를 덮는 제2 라이너막(220) 상에 형성될 수 있다. 예를 들어, 식각 정지막(250)은 실리콘 산화물을 포함할 수 있다. 더미 게이트(400)가 식각 정지막(250) 상에 형성될 수 있다. 더미 게이트(400)이 식각 정지막(250) 상에 형성될 수 있다. 더미 게이트(400)의 형성을 위한 패터닝 공정에서, 더미 게이트(400) 양측의 제2 라이너막(220)은 식각 정지막(250)에 의해 제거되지 않을 수 있다. 스페이서 패턴들(405)은 더미 게이트(400)의 양 측벽들 상에 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 스페이서 패턴들(405)과 더미 게이트(400)를 식각 마스크로 사용하여 식각 정지막(250)과 제2 라이너막(220)을 식각할 수 있다, 이에 따라 식각 정지막(250)과 제2 라이너막(220)은 더미 게이트(400)와 스페이서 패턴들(405)에 의해 덮이지 않은 부분은 제거되어 활성 패턴(AF)이 노출될 수 있다. 노출된 활성 패턴(AF)이 리세스되고, 리세스된 활성 패턴(AF) 상에 소오스/드레인 패턴들(500)이 형성될 수 있다. 일부 실시예들에 따르면, 리세스되지 않고 식각 정지막(250)과 제2 라이너막(220)에 의해 노출된 활성 패턴(AF) 상에 소오스/드레인(500)이 형성될 수 있다. 층간 절연막(700)이 더미 게이트(도 10a, 도 10b에서 400)의 양측의 활성 패턴(AF) 및 소자 분리 패턴(301) 상에 형성되며, 소오스/드레인 패턴들(500)을 덮을 수 있다. 더미 게이트(400)와 식각 정지막(250)을 식각하여 오프닝(450)이 형성될 수 있다. 식각 정지막(450)의 일부는 스페이서 패턴들(405) 아래에 남을 수 있다. 식각 정지막(350)이 식각되어 제2 라이너막(220)은 노출될 수 있다. 노출된 제2 라이너막(220)은 제2 라이너 패턴(220P)으로 정의될 수 있다. 게이트 패턴(610)은 제2 라이너 패턴(220P)을 덮으며, 오프닝(450) 내에 형성될 수 있다. 예를 들면, 게이트 패턴(610)은 제2 라이너 패턴(220P) 상에 형성되고 오프닝(450)의 적어도 일부를 채울 수 있다. 제2 라이너 패턴(220P)은 게이트 절연 패턴으로 제공될 수 있다. 따라서 추가적인 게이트 절연 패턴이 형성되지 않을 수 있다. 결과적으로, 반도체 소자(4)가 제조될 수 있다.
도 12a는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 사시도들이다. 도 12b는 도 12a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 12a 및 도 12b를 참조하면, 반도체 소자(5)는 활성 패턴(AF)을 갖는 기판(100), 제1 라이너막(210), 제2 라이너막(220), 소자 분리 패턴(301), 소오스/드레인 패턴들(500), 게이트 절연 패턴(600), 게이트 패턴(610), 스페이서 패턴들(405) 및 층간 절연막(700)을 포함할 수 있다. 활성 패턴(AF)은 실리콘-게르마늄 또는 게르마늄을 포함할 수 있다. 제1 라이너막(210)은 활성 패턴(AF)의 하부(AFL) 및 소자 분리 패턴(301) 사이에 개재될 수 있다. 제2 라이너막(220)은 도 11a및 도 11b의 반도체 소자(4)와 달리, 게이트 패턴(600) 아래에 배치되지 않고, 스페이서 패턴들(405) 아래에 배치될 수 있다, 제2 라이너막(220)은 식각 정지막(250)과 더불어 스페이서 패턴들(405) 아래에 배치되어 제2 방향(D2)으로 연장되는 제2 라이너 패턴들(220P)로 정의될 수 있다. 예를 들어, 제2 라이너막(220)은 도 11a, 및 도 11b에서 설명된 더미 게이트(400)의 제거 공정 후에 식각 정지막(250)과 더불어 식각될 수 있다. 게이트 절연 패턴(600)과 게이트 패턴(610)이 상부 활성 패턴(AFU) 및 소자 분리 패턴(301) 상에 형성될 수 있다. 게이트 절연 패턴(600)과 게이트 패턴(610)은 활성 패턴(AF)과 소자 분리 패턴(301)을 가로질러 제2 방향(D2)으로 연장될 수 있다, 제2 라이너막(220)은 예를 들면, 7a 및 7b의 반도체 소자(1)의 제2 라이너막(220)과 동일한 물질을 포함할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도이다. 도 14a 내지 도 14f는 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로, 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 따라 자른 단면들에 대응된다.
도 13 및 도 14a를 참조하면, 제1 내지 제3 영역들(R1, R2, R3)을 포함하는 기판(100)이 제공될 수 있다. 제3 영역(R3)은 제1 영역(R1) 및 제2 영역(R2) 사이에 제공될 수 있다. 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에 각각 형성될 수 있다. 제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)은 기판(100)으로부터 돌출될 수 있다. 제1 및 제2 활성 패턴들(AF1, AF2)은 핀형 활성 패턴들일 수 있다. 제1 및 제2 활성 패턴들(AF1, AF2)은 기판(100)의 하면에 평행한 제1 방향(D1)과 나란하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AF1, AF2)은 복수로 제1 및 제2 영역(R1, R2) 상에 각각 제공될 수 있다. 예를 들면, 복수의 제1 및 제2 활성 패턴들(AF1, AF2)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 각각 제1 및 제2 영역들(R1, R2) 상에 배열될 수 있다. 제2 방형(D2)은 기판(100)의 하면에 평행할 수 있다. 제1 활성 패턴(AF1)은 제2 활성 패턴(AF2)보다 높은 게르마늄 농도를 가질 수 있다. 제1 활성 패턴(AF1)은 실리콘-게르마늄 또는 게르마늄을 포함할 수 있다. 제2 활성 패턴(AF2)은 실리콘 또는 실리콘-게르마늄, III-IV족 화합물 반도체 물질을 포함할 수 있다.
제1 활성 패턴(AF1) 및 제2 활성 패턴(AF2)은 제1 트렌치(111) 및 제2 트렌치(112)에 의해 각각 정의될 수 있다. 제1 및 제2 활성 패턴들(AF1, AF2)은 예를 들어, 제1 및 제2 마스크 패턴들(121, 122)에 의해 노출된 기판(100)을 식각하여 형성된 제1 트랜치(111) 및 제2 트렌치(112)의 의해 각각 정의될 수 있다. 제3 영역R3)의 기판(100)이 식각되어 제3 트렌치(113)가 형성될 수 있다. 일 예로, 제1 마스크 패턴(121)은 실리콘 산화물을 포함하고, 제2 마스크 패턴(122)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되지 않는다.
제1 라이너막(210)이 기판(100) 상에 형성될 수 있다. 제1 라이너막(210)은 제1 및 제2 활성 패턴들(AF1, AF2)의 측벽들(AF1c, AF2c)과 상면들(AF1a, AF2a), 제1 및 제2 트렌치들(111, 112)의 바닥면들(111b, 112b), 그리고 제3 트렌치(113)의 내면을 덮을 수 있다. 제1 라이너막(210)은 앞서 도 1a 및 도 1b의 예에서 설명한 바와 동일한 방법에 의하여 형성될 수 있다. 제1 라이너막(210)은 도 1a 및 도 1b의 제1 라이너막(210)과 동일한 물질을 포함할 수 있다.
도 13 및 도 14b을 참조하면, 소자 분리 절연막(300)이 제1 라이너막(210) 상에 형성되며, 제1 및 제2 트렌치들(111, 112)을 완전히 채울 수 있다. 소자 분리 절연막(300)은 부분적으로 제3 트렌치(113)를 채울 수 있다. 소자 분리 절연막(300)은 증착 공정 또는 코팅 공정에 의해 형성되며, 산화물을 포함할 수 있다. 소자 분리 절연막(300)의 증착 시에, 제1 라이너막(210)은 제1 및 제2 활성 패턴들(AF1, AF2)의 손상(예를 들면, 산화)을 방지할 수 있다.
제4 트렌치(114)가 기판(100)의 제3 영역(R3)에 형성될 수 있다. 일 예로, 소자 분리 절연막(300), 제1 라이너막(210), 및 기판(100)을 식각하여, 제4 트렌치(114)가 형성될 수 있다. 제4 트렌치(114)는 기판(100) 내로 제1 및 제2 트렌치들(111, 112) 보다 깊게 형성될 수 있다.
도 13 및 도 14c을 참조하면, 절연 물질이 제4 트렌치(114)를 채워 기판(100)의 제3 영역(R3)에 제2 소자 분리 패턴(330)이 형성될 수 있다. 제2 소자 분리 패턴(330)은 제3 트렌치(113) 내의 소자분리 절연막(300)을 포함할 수 있다. 제2 소자 분리 패턴(330)에 의해 기판(100)의 제1 영역(R1)은 제2 영역(R2)과 분리될 수 있다. 예를 들면, 제1 활성 패턴(AF1)과 제2 활성 패턴(AF2)이 제2 소자 분리 패턴(330)에 의해 서로 분리될 수 있다.
제1 및 제2 활성 패턴들(AF1, AF2)의 상부들(AF1U, AF2U)이 노출될 때까지 소자 분리 절연막(300)이 식각되어, 제1 소자 분리 패턴(311)이 형성될 수 있다. 이 때, 제1 및 제2 마스크 패턴들(121, 122), 그리고 제1 라이너막(210)의 일부가 함께 식각될 수 있다. 제1 라이너막(210)의 식각 공정이 추가적으로 더 수행되어, 제1 라이너막(210)의 상부면(210a)은 제1 소자 분리 패턴(311)의 상면(311a)과 실질적으로 동일하거나 낮은 레벨에 배치될 수 있다. 다른 예로, 제1 소자 분리 패턴(311)의 식각 시 제1 라이너막(210)의 상부면(210a)이 제1 소자 분리 패턴(311)의 상면(311a)과 동일하거나 낮은 레벨에 제공되면, 제1 라이너막(210)의 별도의 식각 공정은 생략될 수 있다. 제1 및 제2 활성 패턴들(AF1, AF2)의 상부들(AF1U, AF2U)은 제1 라이너막(210)에 의해 노출될 수 있다. 일부 실시예들에 있어서, 소자 분리 절연막(300)이 식각될 , 제2 소자 분리 패턴(330) 형성 용 절연막이 식각될 수 있다.
도 13 및 도 14d을 참조하면, 제2 라이너막(220)이 기판(100)의 제1 내지 제3 영역들(R1, R2, R3) 상에 형성될 수 있다. 제2 라이너막(220)은 제1 및 제2 활성 패턴들(AF1, AF2)의 상부들(AF1U, AF2U)의 측벽들(AF1c, AF2c)과 상면들(AF1a, AF2a), 제1 소자 분리 패턴(311), 및 제2 소자 분리 패턴(330) 상에 형성될 수 있다. 예를 들어, 제2 라이너막(220)은 실리콘을 함유하는 질화물을 포함할 수 있다. 제2 라이너막(220)은 예를 들면, 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN), 또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함할 수 있다. 다른 예로, 제2 라이너막(220)은 고유전 물질을 포함할 수 있다. 고유전 물질은 실리콘 질화물보다 높은 유전 상수를 가지는 물질일 수 있다. 제2 라이너막(220)은 예를들면 Al2O3, ZrO2, La2O3, HfO2, HfAlO, HfLaO, TaO, Ta2O5, TiO, TiO2, La2O3, Y2O3. SrTiO3, LaAlO3, Y2O3, HfON, ZrON, La2ON, Al2ON, TiON, SrTiON, LaAlON, Y2ON, 및/또는 이들의 실리케이트를 포함할 수 있다.
더미 게이트(400)이 기판(100)의 제1 및 제2 영역들(R1, R2) 상에 형성될 수 있다. 더미 게이트(400)의 형성은 기판(100) 상에 더미 게이트막을 형성하고 더미 게이트막을 패터닝하는 것을 포함할 수 있다. 더미 게이트(400)는 폴리실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 더미 게이트(400)는 폴리실리콘 패턴과 폴리실리콘 패턴 상의 캐핑 패턴을 포함할 수 있다. 캐핑 패턴은 산화믈 및/ 또는 질화물을 포함할 수 있다. 제2 라이너막(220)은 더미 게이트(400)의 형성 공정에서, 제1 및 제2 활성 패턴들(AF1, AF2)의 손상(예를 들어, 산화)을 방지할 수 있다. 더미 게이트(400)의 양측벽들 상에 제1 및 제2 스페이서 패턴들(406. 407)이 형성될 수 있다. 제1 스페이서 패턴들(406)은 제1 영역(R1) 상에 배치되고,, 제2 스페이서 패턴들(407)은 제2 영역 (R2) 상에 배치될 수 있다. 더미 게이트들(400) 및 제1 및 제2 스페이서 패턴들(406, 407)에 의해 노출된 제2 라이너막(220)의 일부가 제거될 수 있다. 예를 들면, 제1 및 제2 스페이서 패턴들(406, 407)과 더미 게이트(400) 아래에 남은 일부를 제외한 제2 라이너막(220)의 다른 부분은 제거될 수 있다. 제2 라이너막(220)은 제2 방향(D2)으로 연장되며, 제1 및 제2 스페이서 패턴들(406, 407) 및 더미 게이트(400) 아래의 제1 및 제2 활성 패턴들(AF1, AF2)의 상부들(AF1U, AF2U)의 측벽들(AFc) 및 상면들(AFa), 제1 소자 분리 패턴(311)의 상면(311a), 및 제2 소자 분리 패턴(330)의 상면(330a) 상에 제공될 수 있다.
도 13 및 도 14e을 참조하면, 제1 및 제2 소오스/드레인 패턴들(510, 520)이 기판(100)의 제1 영역(R1) 및 제2 영역(R2)에서 제1 및 제2 활성 패턴들(AF1, AF2) 상에 각각 형성될 수 있다. 일부 실시예들에 따르면, 소오스/드레인 패턴들(510, 520)을 형성하는 것은 더미 게이트(400)의 양측의 제1 및 제2 활성 패턴들(AF1, AF2)이 리세스되고, 리세스된 제1 및 제2 활성 패턴들(AF1, AF2) 상에 에피텍셜층들을 형성하는 것을 포함할 수 있다. 다른 실시예들에 따르면, 제1 소오스/드레인 패턴들(510)은 더미 게이트(400)의 양측의 리세스되지 않은 제1 및 제2 활성 패턴들(AF1, AF2) 상에 에피텍셜층들을 형성하는 것을 포함할 수 있다. 에피텍셜층들은 선택적 에피텍셜 성장 공정에 의해 형성될 수 있다. 제1 소오스/드레인 패턴들(510)은 제1 활성 패턴(AF1)보다 높은 게르마늄 함량비를 가져, 제1 소오스/드레인 패턴들(510) 사이에 정의된 제1 활성 패턴(AF1) 내의 채널 영역(CHR)에 압축성 스트레인(compressive strain)을 제공할 수 있다. 제1 소오스/드레인 패턴들(510)은 p형 불순물을 포함할 수 있다. 제2 소오스/드레인 패턴들(520)에 의해 정의된 제 2 활성 패턴(AF2) 내의 채널 영역(CHR)에 제2 소오스/드레인 패턴들(520)은 인장성 스트레인(tensile strain)을 제공할 수 있다. 예를 들어, 제2 소오스/드레인 패턴들(520)은 실리콘-카바이드를 포함할 수 있다. 제2 소오스/드레인 패턴들(520)은 n형 불순물을 포함할 수 있다.
도 13 및 도 14f을 참조하면, 층간 절연막(700)이 기판(100) 상에 형성되어, 제1 및 제2 소오스/드레인 패턴들(510, 520)을 덮을 수 있다. 기판(100)의 제1 영역(R1)의 더미 게이트(도 14e의 400)가 제거되고, 더미 게이트 아래의 제2 라이너막(220)의 일부가 제거될 수 있다. 이에 따라 제1 오프닝(451)이 층간 절연막(700) 내에 형성될 수 있다. 제1 오프닝(451)은 제1 활성 패턴(AF1)의 상부(AF1U)의 측벽(AF1c) 및 상면(AF1a) 을 노출시킬 수 있다. 제1 게이트 절연 패턴(601) 및 제1 게이트 패턴(611)이 제1 오프닝(451) 내에서 제1 활성 패턴(AF1)의 상부의 측벽(AF1c) 및 상면(AF1a) 상에 형성될 수 있다. 제1 게이트 절연 패턴(601) 및 제1 게이트 패턴(611)은 제1 활성 패턴(AF1)의 상부(AF1U) 및 제1 소자분리 패턴(311)을 가로지를 수 있으며 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 절연 패턴(601)은 제1 게이트 패턴(611)의 저면 및 측벽들을 덮을 수 있다. 제1 스페이서 패턴들(406)은 제1 게이트 패턴(611)의 양 측벽들 상에 배치되며, 제1 게이트 절연막(601)이 제1 스페이서 패턴들(406)과 제1 게이트 패턴(611) 사이에 개재될 수 있다. 제1 게이트 절연 패턴(601) 및 제1 게이트 패턴(611)이 형성되는 동안 제1 마스크가 기판(100)의 제2 영역(R2) 및 제3 영역(R3)을 덮을 수 있다.
기판(100)의 제2 영역(R2)의 더미 게이트(400)가 제거되고, 더미 게이트 아래의 제2 라이너막(220)의 일부가 제거될 수 있다. 이에 따라, 제2 오프닝(452)이 층간 절연막 (700) 내에 형성될 수 있다. 제2 오프닝(452)은 제2 활성 패턴(AF2)의 상부(AF2U)의 측벽(AF2c)과 상면(AF2a)을 노출시킬 수 있다. 제2 게이트 절연 패턴(602) 및 제2 게이트 패턴(612)이 제2 오프닝(452) 내에서 제2 활성 패턴(AF2)의 채널 영역(CHR) 상에 형성될 수 있다. 제2 게이트 절연 패턴(602) 및 제2 게이트 패턴(612)은 제2 활성 패턴(AF2)의 상부(AF2U) 및 제1 소자분리 패턴(311)을 가로지를 수 있으며 제2 방향(D2)으로 연장될 수 있다. 제2 게이트 절연 패턴(602)은 제2 게이트 패턴(612)의 저면 및 측벽들을 덮을 수 있다. 제2 스페이서 패턴들(407)은 제2 게이트 패턴(612)의 양 측벽들 상에 배치되며, 제2 게이트 절연막(602)이 제2 스페이서 패턴들(407)과 제2 게이트 패턴(612) 사이에 개재될 수 있다. 제2 게이트 절연 패턴(602) 및 제2 게이트 패턴(612)이 형성되는 동안 제2 마스크가 기판(100)의 제1 영역(R1) 및 제3 영역(R3)을 덮을 수 있다. 기판(100)의 제3 영역(R3)은 제1 및 제2 게이트 패턴들(611, 612)의 형성 공정에 노출되지 않을 수 있다. 이에 따라, 제2 라이너막(220)은 기판(100)의 제3 영역(R3)에서 제2 소자 분리 패턴(330) 상에 남아 있을 수 있다. 일부 실시예들에 따르면, 제3 영역(R3) 상의 더미 게이트(400)는 제거될 수 있다.
제2 라이너막(220)은 기판(100)의 제1 및 제2 영역들(R1, R2)에서 제1 소자 분리 패턴(311) 및 층간 절연막(700) 사이에 제공되지 않을 수 있다. 일부 실시예들에 따르면, 제2 라이너막(220)은 기판(100)의 제3 영역(R3)에서 도 8a 및 도 8b 처럼 제2 소자 분리패턴(330) 및 층간 절연막(700) 사이에 남아있을 수 있다. 또한, 제2 라이너막(220)은 제1 및 제2 스페이서 패턴들(406, 407) 아래에 남을 수 있다. 결과적으로, 제1 영역(R1) 상의 제1 스페이서 패턴들(406) 아래에 배치된 제2 라이너막(220)은 제1 라이너 부분들(220P1), 제2 영역(R12) 상의 제2 스페이서 패턴들(407)아래에 남는 제2 라이너막(220)은 제2 라이너 부분들(220P2), 제3 영역(R3) 상의 제2 소자 분리 패턴 (330)상에 배치된 제2 라이너막(220)은 제3 라이너 부분(220P3)으로 정의할 수 있다.
제1 라이너 부분들(220P1)은 제1 스페이서 패턴들(406,)에 각각 자기 정렬된 패턴들일 수 있다. 즉, 제1 라이너 부분들(220P1)의 각각은 제1 스페이서 패턴들(406)의 각각의 측벽들과 얼라인된 측벽들을 가질 수 있다. 제1 영역(R1)에서 제1 라이너 부분들(220P1)은 제1 스페이서 패턴들(406,)과 제1 활성 패턴(AF1)의 사이, 및 제1 스페이서 패턴들(406)과 제1 소자 분리 패턴(311) 사이에 배치되며 제1 스페이서 패턴들(406)과 더불어 제2 방향(D2)으로 연장될 수 있다. 제1 라이너 부분은(220P1)은 제1 소오스/드레인 패턴들(510)과 접촉할 수 있다.
제2 라이너 부분들(220P2)은 제2 스페이서 패턴들(407,)에 각각 자기 정렬된 패턴들일 수 있다. 즉, 제2 라이너 부분들(220P2)의 각각은 제2 스페이서 패턴들(407)의 각각의 측벽들과 얼라인된 측벽들을 가질 수 있다. 제2 영역(R2)에서 제2 라이너 부분들(220P2)은 제2 스페이서 패턴들(407,)과 제2 활성 패턴(AF2)의 사이, 및 제2 스페이서 패턴들(407)과 제1 소자 분리 패턴(311) 사이에 배치되며 제2 스페이서 패턴들(407)과 더불어 제2 방향(D2)으로 연장될 수 있다. 제2 라이너 부분은(220P2)은 제2 소오스/드레인 패턴들(520)과 접촉할 수 있다.
일부 실시예들에 따르면, 제2 라이너막(220)은 기판(100)의 제1 내지 제3 영역들(R1, R2, R3)에서 제1 소자 분리 패턴(311) 및 층간 절연막(700) 사이에 제공되지 않을 수 있다.
다른 실시예들에 따르면, 제2 라이너막(220)(즉, 제1 및 제2 라이너 부분들(220P1, 220P2))은 제1 및 제2 영역(R1, R2) 내에서, 도 9a, 및 9b에서 설명된 반도체 소자(3), 도 11a 및 도 11b에서 설명된 반도체 소자(4), 도 12a 및 도 12b에서 설명된 반도체 소자(5)들 중 어느 하나의 제2 라이너막(220)과 같은 구조로 제공될 수 있다. 지금까지 설명한 제조 방법예에 따라, 반도체 소자(6)가 형성될 수 있다.
도 15은 또 다른 실시예에 따른 반도체 소자를 도시한 단면도로, 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13 및 도 15을 참조하면, 반도체 소자(7)는 제1 내지 제3 영역들(R1, R2, R3)을 갖는 기판(100), 제1 소자 분리 패턴(311), 및 층간 절연막(700)을 포함할 수 있다. 제1 트렌치(111), 제1 활성 패턴(AF1), 제1 소오스/드레인 패턴들(510), 제1 게이트 절연 패턴(601), 및 제1 게이트 패턴(611)이 기판(100)의 제1 영역(R1) 상에 제공되며, 제2 트렌치(112), 제2 소오스/드레인 패턴들(520), 제2 활성 패턴(AF2), 제2 게이트 절연 패턴(602), 및 제2 게이트 패턴(612)이 기판(100)의 제2 영역(R2) 상에 제공될 수 있다. 제2 소자 분리 패턴(330)이 기판(100)의 제3 영역(R3)에서, 제3 트렌치(113) 내에 제공될 수 있다.
도 14f의 반도체 소자(6)와 달리, 제1 라이너막(210)은 제3 트렌치(113) 내에 제공될 수 있다. 제1 라이너막(210)은 기판(100) 및 제2 소자 분리 패턴(330) 사이에 개재될 수 있다. 일 예로, 제1 소자 분리 패턴(311) 및 제2 소자 분리 패턴(330)의 형성 공정 이전에, 제1 라이너막(210)이 제1 내지 제3 트렌치들(111, 112, 113) 내에 형성될 수 있다. 제2 라이너막(220)은 도 14f에서 설명된 반도체 소자(6)와 같이 기판(100)의 제1 내지 제3 영역들(R1, R2, R3) 상에 제공될 수 있다.
도 16는 또 다른 실시예에 따른 반도체 소자를 도시한 단면도로, 도 13의 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, 및 Ⅴ-Ⅴ'선을 자른 단면들에 대응된다. 이하, 앞서 도 14a 내지 도 14f에서 설명된 바와 중복되는 내용은 생략한다.
도 13 및 도 16를 참조하면, 반도체 소자(8)는 제1 내지 제3 영역들(R1, R2, R3)을 갖는 기판(100), 제1 소자 분리 패턴(311), 및 층간 절연막(700)을 포함할 수 있다. 제1 트렌치(111), 제1 활성 패턴(AF1), 제1 게이트 절연 패턴(601), 및 제1 게이트 패턴(611)이 기판(100)의 제1 영역(R1) 상에 제공될 수 있다. 제1 활성 패턴(AF1)은 복수로 제1 영역(R1) 상에 제공될 수 있다. 예를 들면, 복수의 제1 활성 패턴들(AF1)은 제2 방향(D2)을 따라 배열될 수 있다. 제1 활성 패턴(AF1)은 실리콘-게르마늄 또는 게르마늄을 포함할 수 있다. 제1 소오스/드레인 패턴들(510)은 제1 활성 패턴(AF1) 상에 제공되고 제1 활성 패턴(AF1)의 채널 영역(CHR)에 압축성 스트레인을 가하는 물질을 포함할 수 있다. 예를 들면, 제1 소오스/드레인 패턴들(510)은 게르마늄을 포함할 수 있다. 제2 트렌치(112), 제2 활성 패턴(AF2), 제2 게이트 절연 패턴(602), 및 제2 게이트 패턴(612)이 기판(100)의 제2 영역(R2) 상에 제공될 수 있다. 제2 활성 패턴(AF2)은 복수로 제2 영역(R2) 상에 제공될 수 있다. 예를 들면, 복수의 제2 활성 패턴들(AF2)은 제2 방향(D2)을 따라 배열될 수 있다. 제2 활성 패턴(AF2)은 실리콘, 실리콘-게르마늄 산화물, 또는 III-V족 화합물 반도체 물질을 포함할 수 있다. III-V족 화합물 반도체 물질은 AlP, GaP, InP, AlAs, GaAs, InAs, AlSb, GaSb, 또는 InSb를 포함할 수 있다, 제2 소오스/드레인 패턴들(520)이 제2 활성 패턴(AF2)상에 제공되고 제2 활성 패턴(AF2)의 채널 영역(CHR)에 인장성 스트레인을 가하는 물질을 포함할 수 있다. 제2 소자 분리 패턴(330)이 기판(100)의 제3 영역(R3) 상에 형성되어, 제3 트렌치(113) 및 제4 트렌치(114)를 채울 수 있다.
제1 라이너막(210)은 기판(100)의 제1 영역(R1) 및 제2 영역(R2) 상에서, 활성 패턴들(AF1, AF2) 및 제1 소자 분리 패턴(311) 사이에 개재될 수 있다.
제2 라이너막(220)(즉, 제1 라이너 부분들(220P1))은 기판(100)의 제1 영역(R1) 상에서 제1 활성 패턴(AF1)의 상부(AF1U) 및 제1 스페이서 패턴들(406) 사이에 개재될 수 있다. 제2 라이너막(220)은 기판(100)의 제2 영역(R2) 상에 제공되지 않을 수 있다. 예를 들어, 제2 라이너막(220)은 기판(100)의 제1 내지 제3 영역들(R1, R2, R3) 상에 형성되어, 제1 및 제2 활성 패턴들(AF1, AF2)을 덮을 수 있다. 기판(100)의 제2 영역(R2) 상에 배치된 제2 라이너막(220)이 선택적으로 제거되어, 제2 활성 패턴(AF2)의 상부(AF2U)의 측벽(AF2c) 및 상면(AF2a)이 노출될 수 있다. 제2 활성 패턴(AF2)의 상부(AF2U)에 산화 공정이 수행되어, 산화막(150)이 제2 활성 패턴(AF2) 상에 형성될 수 있다. 산화막(150)은 실리콘 산화물 또는 실리콘-게르마늄 산화물, 또는 III-V족 화합물 반도체 산화물을 포함할 수 있다. 이후, 제1 및 제2 소오스/드레인 패턴들(510, 520)이 제1 및 제2 활성 패턴들(AF1, AF2) 상에 형성될 수 있다. 기판(100)의 제2 영역(R2)에서 게이트 치환(replacement) 공정에 의해 제2 게이트 절연 패턴(602), 및 제2 게이트 패턴(612)이 산화막(150) 상에 형성될 수 있다. 기판(100)의 제3 영역(R3)에서 제2 라이너막(220)(예를 들면, 제2 라이너 부분(220P2))은 제2 소자 분리 패턴(330) 상에 남을 수 있다.
도 17는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 17를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100) 및/또는상기 컨트롤러(1110)는 컨트롤러(110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110), 기억장치 (1130), 동작 기억소자 및/또는 입출력 장치(1120)에 제공될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 돌출된 활성 패턴을 갖는 기판 상에 제1 라이너막을 형성하여, 상기 활성 패턴을 덮고;
상기 제1 라이너막 상에 소자 분리 절연막을 형성하고;
상기 소자 분리 절연막 및 상기 제1 라이너막을 식각하여 상기 활성 패턴의 상부를 노출시키며, 상기 활성 패턴의 하부를 덮는 소자 분리 패턴을 형성하고;
상기 활성 패턴의 상기 상부 및 상기 소자 분리 패턴 상에 제2 라이너막을 형성하고;
상기 제2 라이너막 상에 상기 활성 패턴과 소자 분리 패턴을 가로지르는 더미 게이트를 형성하고;
상기 더미 게이트의 측벽들 상에 스페이서 패턴들을 형성하고;
상기 더미 게이트와 상기 스페이서 패턴들에 의해 덮이지 않은 상기 활성 패턴 상의 상기 제2 라이너막을 식각하고;
상기 더미 게이트의 양 측의 상기 활성 패턴 상에 소오스/드레인 패턴들을 형성하고;
상기 더미 게이트의 상기 양 측의 상기 소자 분리 패턴 및 상기 활성 패턴 상에 층간 절연막을 형성하고;
상기 더미 게이트를 제거하여 상기 층간 절연막 내에 오프닝을 형성하고;
상기 오프닝 내에 게이트 절연 패턴을 형성하고; 그리고
상기 오프닝 내의 상기 게이트 절연 패턴 상에 게이트 패턴을 형성하는 것을 포함하고,
상기 소오스/드레인 패턴들은 상기 스페이서 패턴들의 외측벽들 및 상기 제2 라이너막의 외측벽 상에 제공되고,
상기 게이트 패턴이 형성된 후, 상기 제2 라이너막은 상기 활성 패턴의 상기 상부 및 상기 스페이서 패턴들의 하면들 사이에 배치된 반도체 소자 제조방법.
- 제1 항에 있어서,
상기 제2 라이너막은 실리콘을 함유하는 질화물 또는 고유전 물질을 포함하는 절연막인 반도체 소자 제조방법. - 제1 항에 있어서,
상기 오프닝을 형성하는 것은 상기 더미 게이트를 제거하여 상기 제2 라이너막을 노출시키는 것; 및
상기 노출된 제2 라이너막을 식각하여 상기 스페이서 패턴들 아래에 상기 제2 라이너막의 일부를 남기는 것을 포함하는 반도체 소자 제조방법. - 제1 항에 있어서,
상기 오프닝을 형성하는 것은 상기 더미 게이트를 제거하여 상기 제2 라이너막을 노출시키는 것을 포함하고,
상기 게이트 절연 패턴을 형성하는 것은 상기 제2 라이너막 상에 상기 게이트 절연 패턴을 형성하는 것을 포함하고,
상기 게이트 패턴이 형성된 후, 상기 제2 라이너막은 상기 활성 패턴의 상기 상부 및 상기 게이트 절연 패턴 사이로 더 연장된 반도체 소자 제조 방법. - 제1 항에 있어서,
상기 소오스/드레인 패턴들을 형성하는 것은,
상기 더미 게이트의 상기 양 측의 상기 활성 패턴 상에 에피텍셜 층들을 형성하는 것을 포함하는 반도체 소자 제조 방법. - 제5 항에 있어서,
상기 활성 패턴은 실리콘-게르마늄 또는 게르마늄을 포함하며,
상기 소오스/드레인 패턴들은 상기 활성 패턴보다 높은 게르마늄 함량비를 갖는 반도체 소자 제조방법. - 기판 내에 트렌치를 형성하여, 활성 패턴을 형성하고;
상기 트렌치 내에 활성 패턴의 하부 측벽을 덮고 상기 활성 패턴의 상부를 노출시키는 제1 라이너막을 형성하고;
상기 트렌치 내의 상기 제1 라이너막 상에 상기 활성 패턴의 상기 상부를 노출시키는 소자 분리 패턴을 형성하고;
상기 활성 패턴의 상기 상부 상에 게이트 절연 패턴을 형성하고;
상기 게이트 절연 패턴 상에 상기 활성 패턴을 가로지르는 게이트 패턴을 형성하고;
상기 게이트 패턴의 일 측 상에 스페이서 패턴을 형성하고;
상기 스페이서 패턴 아래에 배치되며 상기 스페이서 패턴에 자기 정렬된(self-aligned) 제2 라이너 패턴을 형성하고; 그리고
상기 스페이서 패턴의 외측벽 및 상기 제2 라이너 패턴의 외측벽 상에 소오스/드레인 패턴을 형성하는 것을 포함하고,
상기 게이트 패턴이 형성된 후, 상기 제2 라이너 패턴은 상기 활성 패턴의 상기 상부 및 상기 스페이서 패턴의 하면 사이에 배치된 반도체 소자 제조방법.
- 제7 항에 있어서,
상기 활성 패턴의 상기 상부에 제2 라이너막을 형성하고;
상기 제2 라이너막 상에 상기 활성 패턴의 상부를 가로지르는 더미 게이트를 형성하고;
상기 더미 게이트의 일 측에 상기 스페이서 패턴을 형성하고;
상기 더미 게이트의 상기 일 측 상의 상기 제2 라이너막을 제거하고;
상기 더미 게이트의 상기 일 측 상의 상기 활성 패턴 상에 소오스/드레인 패턴을 형성하고;
상기 소오스/드레인 패턴을 덮고 상기 더미 게이트를 노출시키는 층간 절연막을 형성하고;
상기 더미 게이트를 제거하여 상기 제2 라이너막을 노출시키고; 그리고
상기 노출된 제2 라이너막을 제거하여 상기 활성 패턴의 상기 상부를 노출시키고 상기 스페이서 패턴 아래에 상기 제2 라이너 패턴을 형성하는 것을 더 포함하는 반도체 소자 제조방법. - 제8 항에 있어서,
상기 게이트 절연 패턴은 상기 노출된 상기 활성 패턴의 상기 상부 상에 상기 스페이서 패턴 및 상기 제2 라이너 패턴과 접촉하도록 형성되는 것을 포함하는 반도체 소자 제조방법. - 제8 항에 있어서,
상기 소오스/드레인 패턴은 상기 스페이서 패턴의 상기 외측벽과 상기 제2 라이너 패턴의 상기 외측벽과 접촉하고 상기 활성 패턴보다 높은 게르마늄 함량비를 가지는 반도체 소자 제조방법. - 제7 항에 있어서,
상기 스페이서 패턴과 상기 제2 라이너 패턴 사이에 식각 정지막을 형성하는 것을 더 포함하는 반도체 소자 제조방법. - 돌출된 활성 패턴을 갖는 기판;
상기 기판 상에서 상기 활성 패턴의 하부를 덮는 소자 분리 패턴;
상기 활성 패턴의 상기 하부 및 상기 소자 분리 패턴 사이에 개재된 제1 라이너막;
상기 활성 패턴의 상부를 가로지르는 게이트 패턴;
상기 활성 패턴의 상기 상부 상에서, 상기 게이트 패턴의 일 측벽 상에 제공되는 스페이서 패턴;
상기 활성 패턴의 상기 상부 및 상기 게이트 패턴 사이에 배치된 게이트 절연 패턴; 및
상기 활성 패턴의 상기 상부 및 상기 스페이서 패턴 사이에 개재되는 제2 라이너막을 포함하는 반도체 소자.
- 제12 항에 있어서,
상기 활성 패턴의 상기 상부는 상기 제1 라이너막 및 상기 소자 분리 패턴에 의해 노출되는 반도체 소자. - 제12 항에 있어서,
상기 제2 라이너막은 실리콘을 함유하는 질화물 또는 고유전 물질을 포함하는 반도체 소자. - 제12 항에 있어서,
상기 제2 라이너막은 상기 게이트 절연 패턴과 상기 활성 패턴 사이로 연장되는 반도체 소자. - 제12 항에 있어서,
상기 제2 라이너막과 상기 스페이서 패턴 사이에 개재되는 식각 정지막을 더 포함하고, 상기 식각정지막은 산화물을 포함하는 반도체 소자. - 제12 항에 있어서,
상기 제2 라이너막은 상기 스페이서 패턴에 자기 정렬된 패턴인 반도체 소자. - 제1 영역, 제2 영역, 및 상기 제1 및 제2 영역들 사이에 제공된 제3 영역을 포함하는 기판;
상기 제1 영역 상에 돌출된 제1 활성 패턴;
상기 제2 영역 상에 돌출된 제2 활성 패턴;
상기 제1 및 제2 영역들 상에서 제1 활성 패턴의 하부 및 상기 제2 활성 패턴의 하부를 덮는 제1 소자 분리 패턴;
상기 제3 영역 상에 배치되고, 상기 제1 영역과 상기 제2 영역을 분리하는 제2 소자 분리 패턴;
상기 제1 활성 패턴의 상기 하부와 상기 제1 소자 분리 패턴 사이 및 상기 제2 활성 패턴의 상기 하부와 상기 제1 소자 분리 패턴 사이에 개재된 제1 라이너막;
상기 제1 소자 분리 패턴과 상기 제1 활성 패턴의 상부를 가로지르는 제1 게이트 패턴;
상기 제1 활성 패턴의 상기 상부 및 상기 제1 게이트 패턴 사이에 개재된 게이트 절연 패턴;
상기 제1 게이트 패턴의 일 측벽 상의 제1 스페이서 패턴;
상기 제1 활성 패턴의 상기 상부 및 상기 제1 스페이서 패턴 사이에 개재되는 제2 라이너막; 및
상기 제1 활성 패턴 상에 제공되고, 상기 제1 게이트 패턴의 일 측에 배치된 소오스/드레인 패턴을 포함하되,
상기 제1 활성 패턴은 상기 제2 활성 패턴보다 높은 게르마늄 함량비를 가지고,
상기 소오스/드레인 패턴은 상기 제1 스페이서 패턴의 외측벽 및 상기 제2 라이너막의 외측벽 상에 제공된 반도체 소자.
- 제18 항에 있어서,
상기 제1 소자 분리 패턴과 상기 제2 활성 패턴의 상부를 가로지르는 제2 게이트 패턴; 및
상기 제2 게이트 패턴의 일 측벽 상의 제2 스페이서 패턴; 및,
상기 제2 활성 패턴의 상기 상부 및 상기 제2 스페이서 패턴 사이에 개재되는 제2 라이너 패턴을 더 포함하는 반도체 소자. - 제18 항에 있어서, 상기 제3 영역 상의 상기 제2 소자분리 패턴 상에 배치된 제3 라이너 패턴을 더 포함하는 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/062,553 US10593801B2 (en) | 2015-04-10 | 2016-03-07 | Semiconductor devices and methods of fabricating the same |
| US16/693,439 US11271110B2 (en) | 2015-04-10 | 2019-11-25 | Semiconductor devices and methods of fabricating the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20150050556 | 2015-04-10 | ||
| KR1020150050556 | 2015-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160121765A KR20160121765A (ko) | 2016-10-20 |
| KR102434407B1 true KR102434407B1 (ko) | 2022-08-23 |
Family
ID=57251227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150088937A KR102434407B1 (ko) | 2015-04-10 | 2015-06-23 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102434407B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621888B1 (ko) * | 2005-07-19 | 2006-09-11 | 삼성전자주식회사 | 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법 |
| US20140117462A1 (en) * | 2012-10-31 | 2014-05-01 | International Business Machines Corporation | Bulk finfet with punchthrough stopper region and method of fabrication |
-
2015
- 2015-06-23 KR KR1020150088937A patent/KR102434407B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621888B1 (ko) * | 2005-07-19 | 2006-09-11 | 삼성전자주식회사 | 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법 |
| US20140117462A1 (en) * | 2012-10-31 | 2014-05-01 | International Business Machines Corporation | Bulk finfet with punchthrough stopper region and method of fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160121765A (ko) | 2016-10-20 |
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