KR102411810B1 - 반도체 패키지 - Google Patents

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Abstract

본 출원은 반도체 패키지, 반도체 패키지용 폴리아믹산 조성물, 및 반도체 패키지의 패시베이션막용 폴리아믹산 조성물에 관한 것으로서, 고온 등 가혹 조건에서도 우수한 접착력과 함께 치수 안정성 및 기계적 물성이 우수한 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 출원은 반도체 패키지 및 상기 반도체 패키지에 적용되는 폴리아믹산 조성물에 관한 것이다.
반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화 추세에 있다. 이러한 추세에 부응하기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.
집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
반도체 패키지를 만드는 패키징 공정(packaging process)은 반도체 칩에 외부연결단자를 연결해주고, 외부의 충격으로부터 반도체 칩이 보호될 수 있도록 반도체 칩을 밀봉해주는 일련의 공정을 말한다.
특히, 반도체 칩의 패시베이션막 형성에는 다양한 소재들이 연구되고 있으며, 코팅, 도포 등이 가능하며, 경화 시 접착력을 발현하는 고분자 수지가 상기 회로 접착용 접착제로서 사용되는 추세이며, 에폭시, 아크릴, 폴리에스테르, 폴리이미드 등을 회로 접착용 고분자 수지의 대표적인 예로들 수 있다.
이중, 에폭시, 아크릴, 폴리에스테르 수지 등은 접착력이 우수하고, 예를 들어 실리콘계 물질을 포함하는 반도체 접착에 적합한 열팽창계수를 갖는 것에 장점이 있지만, 내열성이 좋지 못한 치명적인 단점을 가진다. 또한, 이들은 내약품성, 전기 절연성, 내화학성, 내후성 등의 물성도 크게 우수한 것은 아니어서 접착제로서 범용적으로 활용되기에는 한계가 있다.
한편, 폴리이미드 수지는 강직한 방향족 주쇄와 함께 화학적 안정성이 매우 우수한 이미드 고리를 기초로 하여, 고분자 수지들 중에서도 최고 수준의 내열성, 내약품성, 전기 절연성, 내화학성, 내후성을 가지는 고분자 재료로서, 전기적 신뢰성이 강력하게 요구되는 회로 접착용 접착제로서 크게 주목 받고 있다. 이러한 폴리이미드 수지는 전구체인 폴리아믹산 함유 용액을 대상체에 박막의 형태로 도포한 후 이를 열 및/또는 화학적 촉매에 의한 작용으로 경화시킴으로써 접착제로 활용될 수 있다.
다만, 일반적으로 폴리이미드 수지는 고분자 수지 중에서 접착력이 높은 편으로 보기는 어려우며, 접착력을 보다 개선하기 위한 다양한 연구가 행해지고 있다.
예를 들어, 폴리이미드 수지의 접착력을 개선하기 위해 단량체의 함량을 한정하는 방법이 일부에서 시도되고 있으나, 접착력이 다소 향상되는 반면에, 신율과 인장 강도 등의 기계적 물성 저하 및 치수 안정성, 상세하게는 반도체와 같은 회로의 접착에 부적합한 열팽창계수로 인한 치수 안정성이 희생될 수 있다.
따라서, 종래보다 더 우수한 접착력을 가지면서도, 유리전이온도 및 치수 안정성 또한 적정한 수준으로 담보될 수 있는 신규한 폴리이미드 수지가 필요한 실정이다.
본 출원은 반도체 패키지, 상기 반도체 패키지용 폴리아믹산 조성물, 상기 반도체 패키지의 패시베이션막에 적용되는 폴리아믹산 조성물에 관한 것으로서, 고온 등 가혹 조건에서도 우수한 접착력과 함께 치수 안정성 및 기계적 물성이 우수한 반도체 패키지를 제공한다.
본 출원은 반도체 패키지에 관한 것이다. 상기 반도체 패키지는 금속 기판의 일면에 위치하고 반도체 기판을 포함하는 반도체 칩, 상기 반도체 칩의 적어도 일면을 밀봉하는 패시베이션막 및 상기 패시베이션 막의 적어도 일면에 형성된 몰딩층을 포함할 수 있다. 상기 패시베이션막은 예를 들어, 반도체 칩의 측면 또는 상면을 밀봉할 수 있고, 반도체 칩의 하부면도 밀봉할 수 있다. 또한, 상기 몰딩층은 패시베이션막으로 밀봉된 반도체칩을 다시 측면 또는 상면에 대해 밀봉할 수 있다. 본 출원은 상기 패키지 구조를 가짐으로써, 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호할 수 있다.
하나의 예시에서, 상기 금속 기판의 CTE 값을 Cc, 상기 반도체 기판의 CTE 값을 Cs, 상기 패시베이션막의 CTE 값을 Cp 및 상기 몰딩층의 CTE 값을 Cm이라고 할 때, 하기 일반식 1을 만족할 수 있다.
[일반식 1]
2×Cs < Cp < (Cc + Cm)/2
본 출원에 따른 반도체 패키지는 소재가 다른 상기 각 구성의 CTE값이 서로 다르기 때문에, 특히 접착성이 다른 고분자 대비 상대적으로 떨어지는 수지를 패시베이션 막으로 적용하는 경우, 고온에서 구조 신뢰성이 저하될 수 있다. 특히 상기 패시베이션 막은 상기 패키지 구조 특성 상, 다른 구성들과 직접적 또는 간접적으로 접하고 있고, 이에 따라 구조 중간에서 치수 신뢰성이 중요하다. 본 출원은 상기의 패키지 구조에서, 각 구성들 간의 CTE 관계를 일반식 1과 같이 조절함으로써, 고온 고습 등 가혹한 조건에도 불구하고, 각 층간의 치수 신뢰성, 접착 신뢰성 및 내열 내구 신뢰성을 구현할 수 있다.
상기 패시베이션막의 CTE는 22 ppm/℃ 이하의 범위일 수 있고, 구체예에서, 상한은 19 ppm/℃, 18 ppm/℃, 17 ppm/℃, 16 ppm/℃, 또는 15 ppm/℃ 이하일 수 있고, 하한은 예를 들어, 3 ppm/℃, 5 ppm/℃, 9 ppm/℃ 또는 10 ppm/℃ 이상일 수 있다. 또한, 본 출원의 패시베이션막은 ASTM 3359에 따른 접착력이 3B 이상, 4B 이상 또는 5B 이상일 수 있다. 본 출원은 상기 물성을 갖는 패시베이션막을 적용함으로써, 고온 신뢰성을 갖는 반도체 패키지를 제공한다.
일예시에서, 금속 기판의 CTE는 5 내지 20 ppm/℃ 또는 9 내지 17 ppm/℃의 범위 내일 수 있다. 또한, 반도체 기판의 CTE는 0.1 내지 10 ppm/℃ 또는 1 내지 5 ppm/℃의 범위 내일 수 있다. 또한, 몰딩층의 CTE는 20 내지 50 ppm/℃ 또는 25 내지 35 ppm/℃의 범위 내일 수 있다.
상기 패시베이션막은 폴리아믹산 조성물의 경화물을 포함할 수 있다. 본 출원은 상기 반도체 패키지의 각 구성의 CTE 관계를 조절하는 것을 주요 내용으로 하고, 상기 일반식 1을 만족하는 한, 각 구성의 소재는 특별히 제한되지 않는다. 본 출원은 상기 패시베이션 막은 상기 폴리아믹산 조성물의 경화물, 즉, 이미드화된 폴리이미드 수지를 사용함으로써, 내열성, 내약품성, 전기 절연성, 내화학성 및 내후성을 가질 수 있다. 하나의 예시에서, 상기 일반식 1을 만족하는 반도체 패키지에 적용되는 패시베이션막의 조성은 하기와 같을 수 있다.
본 출원의 폴리아믹산 조성물은 언하이드라이드 작용기를 갖는 아세틸렌계 화합물을 포함할 수 있다. 상기 아세틸렌계 화합물은 하나의 언하이드라이드 작용기를 가질 수 있다. 일반적으로, 폴리아믹산 조성물은 디아민 단량체 및 디언하이드라이드 단량체의 중합으로 형성된다. 다만, 상기 하나의 언하이드라이드 작용기를 갖는 아세틸렌계 화합물은 작용기가 하나이기 때문에 말단에 중합되는 역할을 한다. 상기 말단에 중합된 아세틸렌계 화합물은 상기 아세틸렌을 통한 가교를 구현할 수 있다. 본 출원은 특정 가교 구조를 갖는 경화물을 제공함으로써, 목적하는 수준의 열팽창 정도와 함께 우수한 접착력 및 내열성을 함께 구현할 수 있다.
상기 아세틸렌계 화합물은 예를 들어, 폴리아믹산 조성물 전체에서 0.5 내지 5.5몰%의 범위 내로 포함될 수 있고, 구체예에서, 0.8 내지 5.3몰%, 1 내지 5 몰%, 2 내지 5몰% 또는 1 내지 3몰%의 범위 내로 포함될 수 있다. 본 출원은 상기 하한 이상에서 목적하는 가교 수준을 만족할 수 있지만, 상한 이하의 범위에서 불순물 생성 방지 및 접착력과 저장 안정성을 구현할 수 있다.
상기 아세틸렌계 화합물은 예를 들어, 4-phenylethynyl phthalic anhydride(PEPA), 4-Ethynylphthalic Anhydride(EPA) 또는 4-(1-Propynyl)phthalic Anhydride (PPA)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 출원의 폴리아믹산 조성물은 디아민 단량체 및 디안하이드라이드 단량체를 중합 단위로 포함할 수 있다.
본 명세서에서 상기 폴리이미드 전구체 조성물은 상기 폴리아믹산 용액과 동일한 의미로 사용될 수 있다.
폴리아믹산 용액의 제조에 사용될 수 있는 디안하이드라이드 단량체는 방향족 테트라카르복실릭 디안하이드라이드일 수 있으며, 상기 방향족 테트라카르복실릭 디안하이드라이드는 피로멜리틱 디안하이드라이드(또는 PMDA), 3,3',4,4'-바이페닐테트라카르복실릭 디안하이드라이드(또는 BPDA), 2,3,3',4'-바이페닐테트라카르복실릭 디안하이드라이드(또는 a-BPDA), 옥시디프탈릭 디안하이드라이드(또는 ODPA), 디페닐설폰-3,4,3',4'-테트라카르복실릭 디안하이드라이드(또는 DSDA), 비스(3,4-디카르복시페닐)설파이드 디안하이드라이드, 2,2-비스(3,4-디카르복시페닐)-1,1,1,3,3,3-헥사플루오로프로페인 디안하이드라이드, 2,3,3',4'- 벤조페논테트라카르복실릭 디안하이드라이드, 3,3',4,4'-벤조페논테트라카르복실릭 디안하이드라이드(또는 BTDA), 비스(3,4-디카르복시페닐)메테인 디안하이드라이드, 2,2-비스(3,4-디카르복시페닐)프로페인 디안하이드라이드, p-페닐렌비스(트라이멜리틱 모노에스터 애시드 안하이드라이드), p-바이페닐렌비스(트라이멜리틱 모노에스터 애시드 안하이드라이드), m-터페닐-3,4,3',4'-테트라카르복실릭 디안하이드라이드, p-터페닐-3,4,3',4'-테트라카르복실릭 디안하이드라이드, 1,3-비스(3,4-디카르복시페녹시)벤젠 디안하이드라이드, 1,4-비스(3,4-디카르복시페녹시)벤젠 디안하이드라이드, 1,4-비스(3,4-디카르복시페녹시)바이페닐 디안하이드라이드, 2,2-비스〔(3,4-디카르복시 페녹시)페닐〕프로페인 디안하이드라이드(BPADA), 2,3,6,7-나프탈렌테트라카복실산 디안하이드라이드, 1,4,5,8-나프탈렌테트라카르복실릭 디안하이드라이드, 4,4'-(2,2-헥사플루오로아이소프로필리덴)디프탈산 디안하이드라이드 등을 예로 들 수 있다.
상기 디안하이드라이드 단량체는 필요에 따라, 단독 또는 2 종 이상을 조합하여 이용할 수 있지만, 본 출원은 전술한 결합 해리에너지를 고려하여, 예를 들면, 피로멜리틱 디안하이드라이드(PMDA), 3,3',4,4'-바이페닐테트라카르복실릭 디안하이드라이드(s-BPDA) 또는 2,3,3',4'-바이페닐테트라카르복실릭 디안하이드라이드(a-BPDA)를 포함할 수 있다.
본 출원의 구체예에서, 상기 디안하이드라이드 단량체는 1개의 벤젠고리를 갖는 디안하이드라이드 단량체 및 2개 이상의 벤젠고리를 갖는 디안하이드라이드 단량체를 포함할 수 있다. 상기 1개의 벤젠고리를 갖는 디안하이드라이드 단량체 및 상기 2개 이상의 벤젠고리를 갖는 디안하이드라이드 단량체는 각각 40 내지 90몰 및 10 내지 60몰; 45 내지 85몰 및 15 내지 55몰; 또는 60 내지 75몰 및 20 내지 45몰의 몰비로 포함될 수 있다. 본 출원은 상기 디안하이드라이드 단량체를 포함함으로써, 우수한 접착력을 가지면서도 목적하는 수준의 기계적 물성을 함께 구현할 수 있다.
또한, 폴리아믹산 용액 제조에 사용될 수 있는 디아민 단량체는 방향족 디아민으로서, 이하와 같이 분류하여 예를 들 수 있다.
1) 1,4-디아미노벤젠(또는 파라페닐렌디아민, PDA), 1,3-디아미노벤젠, 2,4-디아미노톨루엔, 2,6-디아미노톨루엔, 3,5-디아미노벤조익 애시드(또는 DABA) 등과 같이, 구조 상 벤젠 핵 1개를 갖는 디아민으로서, 상대적으로 강직한 구조의 디아민;
2) 4,4'-디아미노디페닐에테르(또는 옥시디아닐린, ODA), 3,4'-디아미노디페닐에테르 등의 디아미노디페닐에테르, 4,4'-디아미노디페닐메테인(메틸렌디아민), 3,3'-디메틸-4,4'-디아미노바이페닐, 2,2'-디메틸-4,4'-디아미노바이페닐, 2,2'-비스(트라이플루오로메틸)-4,4'-디아미노바이페닐, 3,3'-디메틸-4,4'-디아미노디페닐메테인, 3,3'-디카복시-4,4'-디아미노디페닐메테인, 3,3',5,5'-테트라메틸-4,4'-디아미노디페닐메테인, 비스(4-아미노페닐)설파이드, 4,4'-디아미노벤즈아닐라이드, 3,3'-디클로로벤지딘, 3,3'-디메틸벤지딘(또는 o-톨리딘), 2,2'-디메틸벤지딘(또는 m-톨리딘), 3,3'-디메톡시벤지딘, 2,2'-디메톡시벤지딘, 3,3'-디아미노디페닐에테르, 3,4'-디아미노디페닐에테르, 4,4'-디아미노디페닐에테르, 3,3'-디아미노디페닐설파이드, 3,4'-디아미노디페닐설파이드, 4,4'-디아미노디페닐설파이드, 3,3'-디아미노디페닐설폰, 3,4'-디아미노디페닐설폰, 4,4'-디아미노디페닐설폰, 3,3'-디아미노벤조페논, 4,4'-디아미노벤조페논, 3,3'-디아미노-4,4'-디클로로벤조페논, 3,3'-디아미노-4,4'-디메톡시벤조페논, 3,3'-디아미노디페닐메테인, 3,4'-디아미노디페닐메테인, 4,4'-디아미노디페닐메테인, 2,2-비스(3-아미노페닐)프로페인, 2,2-비스(4-아미노페닐)프로페인, 2,2-비스(3-아미노페닐)-1,1,1,3,3,3-헥사플루오로프로페인, 2,2-비스(4-아미노페닐)-1,1,1,3,3,3-헥사플루오로프로페인, 3,3'-디아미노디페닐설폭사이드, 3,4'-디아미노디페닐설폭사이드, 4,4'-디아미노디페닐설폭사이드 등과 같이, 구조 상 벤젠 핵 2개를 갖는 디아민;
3) 1,3-비스(3-아미노페닐)벤젠, 1,3-비스(4-아미노페닐)벤젠, 1,4-비스(3-아미노페닐)벤젠, 1,4-비스(4-아미노 페닐)벤젠, 1,3-비스(4-아미노페녹시)벤젠, 1,4-비스(3-아미노페녹시)벤젠(또는 TPE-Q), 1,4-비스(4-아미노페녹시)벤젠(또는 TPE-Q), 1,3-비스(3-아미노페녹시)-4-트라이플루오로메틸벤젠, 3,3'-디아미노-4-(4-페닐)페녹시벤조페논, 3,3'-디아미노-4,4'-디(4-페닐페녹시)벤조페논, 1,3-비스(3-아미노페닐설파이드)벤젠, 1,3-비스(4-아미노페닐설파이 드)벤젠, 1,4-비스(4-아미노페닐설파이드)벤젠, 1,3-비스(3-아미노페닐설폰)벤젠, 1,3-비스(4-아미노페닐설폰)벤젠, 1,4-비스(4-아미노페닐설폰)벤젠, 1,3-비스〔2-(4-아미노페닐)아이소프로필〕벤젠, 1,4-비스〔2-(3-아미노페닐)아이소프로필〕벤젠, 1,4-비스〔2-(4-아미노페닐)아이소프로필〕벤젠 등과 같이, 구조 상 벤젠 핵 3개를 갖는 디아민;
4) 3,3'-비스(3-아미노페녹시)바이페닐, 3,3'-비스(4-아미노페녹시)바이페닐, 4,4'-비스(3-아미노페녹시)바이페닐, 4,4'-비스(4-아미노페녹시)바이페닐, 비스〔3-(3-아미노페녹시)페닐〕에테르, 비스〔3-(4-아미노페녹시)페닐〕에테르, 비스〔4-(3-아미노페녹시)페닐〕에테르, 비스〔4-(4-아미노페녹시)페닐〕에테르, 비스〔3-(3-아미노페녹시)페닐〕케톤, 비스〔3-(4-아미노페녹시)페닐〕케톤, 비스〔4-(3-아미노페녹시)페닐〕케톤, 비스〔4-(4-아미노 페녹시)페닐〕케톤, 비스〔3-(3-아미노페녹시)페닐〕설파이드, 비스〔3-(4-아미노페녹시)페닐〕설파이드, 비스 〔4-(3-아미노페녹시)페닐〕설파이드, 비스〔4-(4-아미노페녹시)페닐〕설파이드, 비스〔3-(3-아미노페녹시)페닐〕설폰, 비스〔3-(4-아미노페녹시)페닐〕설폰, 비스〔4-(3-아미노페녹시)페닐〕설폰, 비스〔4-(4-아미노페녹시)페닐〕설폰, 비스〔3-(3-아미노페녹시)페닐〕메테인, 비스〔3-(4-아미노페녹시)페닐〕메테인, 비스〔4-(3-아미노페녹시)페닐〕메테인, 비스〔4-(4-아미노페녹시)페닐〕메테인, 2,2-비스〔3-(3-아미노페녹시)페닐〕프로페인, 2,2-비스〔3-(4-아미노페녹시)페닐〕프로페인, 2,2-비스〔4-(3-아미노페녹시)페닐〕프로페인, 2,2-비스〔4-(4-아미노페녹시)페닐〕프로페인(BAPP), 2,2-비스〔3-(3-아미노페녹시)페닐〕-1,1,1,3,3,3-헥사플루오로프로페인, 2,2-비스〔3-(4-아미노페녹시)페닐〕-1,1,1,3,3,3-헥사플루오로프로페인, 2,2-비스〔4-(3-아미노페녹시)페닐〕-1,1,1,3,3,3-헥사플루오로프로페인, 2,2-비스〔4-(4-아미노페녹시)페닐〕-1,1,1,3,3,3-헥사플루오로프로페인 등과 같이, 구조 상 벤젠 핵 4개를 갖는 디아민.
하나의 예시에서, 상기 디아민 단량체는 하기 화학식 1을 만족할 수 있다.
[화학식 1]
Figure 112019123781578-pat00001
상기 화학식 (1)에서 R은 -Cn1(CH3)2n1-, -Cn2(CF3)2n2-, -(CH2)n3-, 또는 -O(CH2)n4O-이고, n1 내지 n4는 각각 독립적으로 1 내지 4의 정수이다.
한편, 상기 화학식 1로 표현되는 화합물을 포함하는 디아민 단량체는 상대적으로 유연한 분자구조에 기반하여, 폴리아믹산 조성물로부터 제조된 폴리이미드 수지가 향상된 신율과 적정 수준의 열팽창계수를 갖는데 유리하게 작용할 수 있고, 접착력 향상에도 바람직하게 작용할 수 있다.
하나의 구체적인 예에서, 상기 화학식 1에서 R은 -C(CH3)2- 또는 -C(CF3)2-일 수 있고, 더욱 상세하게는 -C(CH3)2- 일 수 있다.
하나의 구체적인 예에서, 상기 디아민 단량체의 전체 몰수를 기준으로, 상기 화학식 1의 화합물의 함량이 70 몰% 내지 100 몰% 또는 80 내지 100몰% 또는 85 내지 95몰%일 수 있다.
즉, 상기 화학식 1의 화합물은 디아민 단량체의 단독 성분으로서 사용될 수 있으며, 경우에 따라서 인장강도, 흡습율 내염기성 등의 기타 물성의 개선을 목적으로 상기 디아민 단량체가 화학식 1의 화합물과 함께 다른 디아민 성분을 제한적 함량으로 더 포함할 수도 있다.
상기 화학식 1의 화합물이 상기 함량 범위로 조절함으로써, 폴리이미드 수지의 신율 및 접착력을 목적하는 수준으로 구현할 수 있다.
본 출원의 반도체 패키지의 각 구성은 공지의 재료를 사용할 수 있다. 즉, 상기 반도체 칩, 반도체 기판, 몰딩층 및 베이스 기판 등은 동일 기술 분야의 공지의 재료를 사용할 수 있다.
예를 들어, 금속 기판은 열전도도가 50W/mK 이상일 수 있다. 구체예에서, 상기 금속 기판은 열전도도가 60W/mK 이상, 70 W/mK 이상, 80 W/mK 이상, 90 W/mK 이상, 100 W/mK 이상, 110 W/mK 이상, 120 W/mK 이상, 130 W/mK 이상, 140 W/mK 이상, 150 W/mK 이상, 200 W/mK 이상 또는 210 W/mK 이상일 수 있다. 상기 열전도도의 상한은 특별히 한정되지 않고, 800 W/mK 이하일 수 있다. 이와 같이 높은 열전도도를 가짐으로써, 금속 기판을 통해 접합계면에서 발생된 열을 보다 빨리 방출시킬 수 있다. 또한 높은 열전도도는 반도체 동작 중 축적되는 열을 신속히 외부로 방출시키고, 이에 따라 반도체 자체의 온도는 더욱 낮게 유지시킬 수 있고, 크랙 및 결함 발생은 감소된다. 상기 열전도도는 15 내지 30℃의 온도 범위 중 어느 한 온도에서 측정한 것일 수 있다.
본 명세서에서 용어 「열전도도」란 물질이 전도에 의해 열을 전달할 수 있는 능력을 나타내는 정도이며, 단위는 W/mK로 나타낼 수 있다. 상기 단위는 같은 온도와 거리에서 물질이 열전달하는 정도를 나타낸 것으로서, 거리의 단위(미터)와 온도의 단위(캘빈)에 대한 열의 단위(와트)를 의미한다. 본 명세서에서 상기 열전도도는 ISO 22007-2에 따라 측정하였을 때의 열전도도를 의미할 수 있다.
상기 금속 기판의 소재는 특별히 제한되지 않는다. 금속 기판은 금속, 합금, 산화금속, 질화금속, 탄화금속, 옥시질화금속, 옥시붕화금속, 및 그의 배합물 중에서 어느 하나를 포함할 수 있다. 예컨대, 금속 기판은 철, 크롬, 구리, 알루미늄 니켈, 산화철, 산화크롬, 산화실리콘, 산화알루미늄, 산화티타늄, 산화인듐, 산화 주석, 산화주석인듐, 산화탄탈룸, 산화지르코늄, 산화니오븀, 및 그들의 배합물을 포함할 수 있다.
또한, 몰딩층은 에폭시 수지를 포함할 수 있으며, 동종 업계에서 에폭시 몰드 컴파운드(Epoxy Mold Compound)와 같은 공지의 고분자 화합물을 제한 없이 사용할 수 있다. 본 출원은 상기 소재를 어떤 것을 사용하더라도, 일반식 1에 따른 관계식을 조절함으로써, CTE 불일치에 의한 치수 안정성 저하를 방지할 수 있다.
하나의 예시에서, 반도체 패키지는 상기 금속 기판이 위치하는 반도체 칩의 면과는 반대면에 위치하는 베이스 기판을 추가로 포함할 수 있다. 이 경우, 금속 기판, 반도체 칩 및 베이스 기판의 순서로 적층되어 있을 수 있다. 상기 적층은 직접 접하도록 적층되어 있을 수 있으지만, 이에 한정되지 않고, 다른 기능성 층을 매개로 적층되어 있을 수 있다. 상기 베이스 기판은, 상기에 한정되지 않고, 금속 기판과 반도체 칩 사이에 위치할 수도 있다. 상기 베이스 기판은 절연 기판 또는 반도체 기판을 포함할 수 있다. 예를 들어, 절연 기판은 실리콘 질화물(SiN), 실리콘 산화물(SiO2) 또는 테트라에틸 오르소실리케이트(tetraethyl orthosilicate: TEOS)를 포함할 수 있다. 반도체 기판은 실리콘(Si)을 포함할 수 있다. 상기 반도체 기판은 전술한 반도체 칩에 포함되는 반도체 기판과 동일하거나 상이할 수 있다. 또는, 베이스 기판은 절연 기판과 반도체 기판의 적층체일 수 있다. 베이스 기판은 그의 일면 상에 제공된 외부 패드들을 가질 수 있다. 외부 패드들 상에는 솔더 범프와 같은 외부 연결 단자들이 제공될 수 있다.
본 출원의 구체예에서, 반도체 패키지는 베이스 기판 상에 재배선 층이 배치될 수 있다. 재배선 층은 베이스 기판의 상면 상에 제공된 제 1 재배선 패턴들, 제 2 재배선 패턴들 및/또는 패시베이션 막을 가질 수 있다. 이 경우, 패시베이션 막은 반도체 칩의 하부를 밀봉하는 것일 수 있다. 상기 재배선 패턴들은 반도체 칩과 연결될 수 있다.
본 출원의 반도체 패키지는 베이스 기판, 상기 베이스 기판 상에 형성된 반도체 칩 및 상기 반도체 칩 상에 형성되는 금속 기판을 포함할 수 있으며, 상기 두 기판 사이에 위치하는 반도체 칩을 밀봉하는 패시베이션막 및 몰딩층을 포함할 수 있다. 앞서 검토한 바와 같이, 베이스 기판, 반도체 칩 및 금속 기판은 직접 접하도록 적층되거나, 다른 기능성 층을 매개로 적층될 수 있다. 본 출원의 반도체 패키지의 구조는 특별히 제한되지 않고, 공지의 반도체 패키지 구조를 가질 수 있으며, 그 구조를 설계하는 것은 공지의 방법에 따른다. 본 출원은 반도체 패키지에 포함되는 구성인 금속 기판, 반도체 기판, 패시베이션막 및 몰딩층의 열팽창계수 관계를 조절함으로써, 서로 직간접적으로 접하는 각 구성 간의 우수한 구조 신뢰성을 구현할 수 있다.상기 패시베이션 막은 상기 베이스 기판 상에 형성되는 반도체 칩의 적어도 측면을 밀봉할 수 있다. 또한, 상기 패시베이션 막은 상기 반도체 칩의 상부면을 밀봉할 수 있고, 반도체 칩의 하부면도 밀봉할 수 있다, 또한, 전술한 몰딩층은 반도체 칩의 측면을 밀봉하는 패시베이션 막을 밀봉할 수 있다. 상기 몰딩층은 상기 패시베이션 막의 측면, 즉 반도체 칩의 측면을 밀봉하고, 또한, 반도체 칩의 상부면, 즉, 패시베이션 막 상을 밀봉할 수 있으나, 이에 한정되는 것은 아니다. 마찬가지로 상기 몰딩층은 반도체 칩의 하부면을 밀봉할 수도 있다.
본 출원은 또한, 폴리아믹산 조성물에 관한 것이다. 상기 폴리아믹산 조성물은 전술한 반도체 패키지에 적용될 수 있으며, 구체예에서, 반도체 패키지의 패시베이션막에 적용될 수 있다. 상기 폴리아믹산 조성물은 경화된 후 이미드화되어 패시베이션막으로 사용할 수 있다.
하나의 구체적인 예에서, 상기 폴리아믹산 조성물은 전체 중량을 기준으로 고형분을 15 내지 40 중량% 포함할 수 있다. 본 출원은 상기 폴리아믹산 조성물의 고형분 함량을 조절함으로써, 점도 상승을 제어하면서 경화 과정에서 다량의 용매를 제거해야 하는 제조 비용과 공정 시간 증가를 방지할 수 있다.
본 출원의 폴리아믹산 조성물은 저점도 특성을 갖는 조성물일 수 있다. 본 출원의 폴리아믹산 조성물은 23℃ 온도 및 1s-1의 전단속도 조건으로 측정한 점도가 10,000cP 이하, 9,000 cP 이하일 수 있다. 그 하한은 특별히 한정되지 않으나, 500 cP 이상 또는 1000 cP 이상일 수 있다. 상기 점도는 예를 들어, Haake 사의 Rheostress 600을 사용하여 측정한 것일 수 있고 1/s의 전단 속도, 23℃ 온도 및 1 mm 플레이트 갭 조건에서 측정한 것일 수 있다. 본 출원은 상기 점도 범위를 조절함으로써, 우수한 공정성을 갖는 전구체 조성물을 제공하여, 필름 또는 기판 형성 시 목적하는 물성의 필름 또는 기판을 형성할 수 있다.
일 구체예에서, 본 출원의 폴리아믹산 조성물은 경화 후 중량평균분자량이 10,000 내지 100,000g/mol, 15,000 내지 80,000 g/mol, 18,000 내지 70,000 g/mol, 20,000 내지 60,000 g/mol, 25,000 내지 55,000 g/mol 또는 30,000 내지 50,000 g/mol의 범위 내일 수 있다. 본 출원에서 용어 중량평균분자량은, GPC(Gel permeation Chromatograph)로 측정한 표준 폴리스티렌에 대한 환산 수치를 의미한다.
본 출원은 상기 폴리아믹산 조성물이 유기용매를 포함할 수 있다. 상기 유기 용매는 폴리아믹산이 용해될 수 있는 유기 용매라면 특별히 한정되지는 않으나, 하나의 예로서 비양성자성 극성 용매(aprotic polar solvent)일 수 있다.
상기 비양성자성 극성 용매는 예를 들어, N,N'-디메틸포름아미드(DMF), N,N'-디에틸포름아미드(DEF), N,N'-디메틸아세트아미드(DMAc), 디메틸프로판아미드(DMPA) 등의 아미드계 용매, p-클로로페놀, o-클로로페놀 등의 페놀계 용매, N-메틸-피롤리돈(NMP), 감마 브티로 락톤(GBL) 및 디그림(Diglyme) 등을 들 수 있고, 이들은 단독으로 또는 2종 이상 조합되어 사용될 수 있다.
본 출원은, 경우에 따라서 톨루엔, 테트라히드로푸란, 아세톤, 메틸에틸케톤, 메탄올, 에탄올, 물 등의 보조적 용매를 사용하여, 폴리아믹산의 용해도를 조절할 수도 있다.
하나의 예시에서, 상기 유기 용매는 예를 들어, N-메틸-피롤리돈(NMP) 일 수 있다.
본 출원은 반도체 패키지, 반도체 패키지용 폴리아믹산 조성물, 패시베이션막용 폴리아믹산 조성물에 관한 것으로서, 고온 등 가혹 조건에서도 우수한 접착력과 함께 치수 안정성 및 기계적 물성이 우수한 반도체 패키지를 제공한다.
이하 본 발명에 따르는 실시예 및 본 발명에 따르지 않는 비교예를 통하여 본 발명을 보다 상세히 설명하나, 본 발명의 범위가 하기 제시된 실시예에 의해 제한되는 것은 아니다.
<폴리아믹산 용액의 제조>
실시예 1
교반기 및 질소 주입 배출관을 구비한 500 ㎖ 반응기에 질소를 주입시키면서 N-메틸-피롤리돈(NMP)을 투입하고 반응기의 온도를 30℃로 설정한 후 디아민 단량체로서 2,2-비스[4-(4-아미노페녹시)페닐]프로판(BAPP), 디안하이드라이드 단량체로서 바이페닐테트라카르복실릭 디안하이드라이드(BPDA) 및 피로멜리틱 디안하이드라이드(PMDA)를 투입하여 완전히 용해된 것을 확인한다. 추가하여, 상기 용액에 아세틸렌계 화합물로서 EPA를 폴리아믹산 조성물 전체에서 1mol% 첨가하였다. 질소 분위기하에 40℃로 온도를 올려 가열하면서 120 분간 교반을 계속하여 폴리아믹산 용액을 제조하였다.
실시예 2 내지 6, 및 비교예 1 내지 7
표 1과 같이 단량체 및 함량 비율을 조절한 것을 제외하고는 실시예 1과 동일한 방법으로 폴리아믹산 용액을 제조하였다.
디아민 디안하이드라이드 아세틸렌계 화합물
BAPP
(몰%)		 PMDA
(몰%)		 BPDA
(몰%)		 EPA
(몰%)		 PEPA
(몰%)		 PPA
(몰%)
실시예 1 100 50 50 1
실시예 2 100 50 50 5
실시예 3 100 70 30 1
실시예 4 100 70 30 5
실시예 5 100 50 50 1
실시예 6 100 50 50 5
비교예 1 100 50 50
비교예 2 100 50 50 6
비교예 3 100 70 30 6
비교예 4 100 50 50 6
비교예 5 100 100
비교예 6 100 100 6
비교예 7 100 100 6
<물성 측정을 위한 폴리 이미드의 제조>
상기 실시예 및 비교예에서 제조된 폴리아믹산 조성물을 1,500 rpm 이상의 고속 회전을 통해 기포를 제거하였다. 이후 스핀 코터를 이용하여 유리 기판에 탈포된 폴리아믹산 조성물을 도포하였다. 이후 질소 분위기하 및 120℃의 온도에서 30 분 동안 건조하여 겔 필름을 제조하고, 상기 겔 필름을 450℃까지 2 ℃/분의 속도로 승온하고, 450℃에서 60 분 동안 열처리하고, 30℃까지 2 ℃/분의 속도로 냉각하여 폴리이미드 필름을 수득하였다.
이후 증류수에 디핑(dipping)하여 유리 기판에서 폴리이미드 필름을 박리시켰다. 제조된 폴리이미드 필름의 물성을 하기 방식을 이용하여 측정하고, 그 결과를 하기 표 2에 나타내었다. 본 출원은 폴리아믹산 조성물에 관한 것이고, 상기 폴리아믹산 조성물을 반도체 패키지용 패시베이션 막에 적용되지만, 편의상 상기와 같이 필름을 제조하여 그 물성을 하기와 같이 측정하였다.
실험예 1 - 두께
제조된 폴리이미드 필름의 두께는 Anritsu사의 필름 두께 측정기(Electric Film thickness tester)를 사용하여 측정하였다.
실험예 2 - 점도 및 점도 변화율
실시예 및 비교예에서 제조된 폴리이미드 전구체 조성물에 대해, Haake 사의 Rheostress 600을 사용하여 1/s의 전단 속도, 23℃ 온도 및 1 mm 플레이트 갭 조건에서 점도를 측정하였다.
상기 점도를 제1점도로 정의한다. 상기 점도 측정 이후, 상온에서 7 일간 방치하였다. 이후, 후처리 공정 이후 동일한 방식으로 제 2 점도를 측정하였다.
상기 제 1 점도 및 제 2 점도의 변화율을 계산하였다. 상기 변화율이 5% 이하인 경우 우수, 10% 이하인 경우 보통, 10% 초과인 경우 불량으로 분류될 수 있다.
실험예 3 - CTE
TA사 열기계 분석기(thermomechanical analyzer) Q400 모델을 사용하였으며, 폴리이미드 필름을 폭 2 mm, 길이 10 mm로 자른 후 질소 분위기하에서 0.05 N의 장력을 가하면서, 10℃/min의 속도로 상온에서 500℃까지 승온 후 다시 10℃/min의 속도로 냉각하면서 100℃에서 250℃구간의 기울기를 측정하였다.
실험예 4 - 접착력
실시예 및 비교예에서 제조된 폴리이미드 전구체 조성물에 대해, 실리콘계 무기 기판에 35 ㎛로 캐스팅하고 50 내지 350℃의 온도범위에서 건조시켜, 필름 형태의 폴리이미드 수지를 제조하였다.
이와 같이 제조된 폴리이미드 수지에 대해 하기 ASTM D 3359에 제시된 방법을 이용하여 접착력을 측정하고, 그 결과를 하기 표 2에 나타내었다.
접착된 상태의 폴리이미드 수지 표면을 크로스 커터 가이드(cross cutter guide)에 따라 커팅하여 격자 패턴을 형성시키는 단계; 브러쉬 등을 사용하여 폴리이미드 수지 표면을 문지른 후, 격자 패턴에 테이프를 붙였다가 때어내는 단계; 및 격차 패턴을 육안으로 확인하여, 테이프에 의해 접착이 해제되어 제거된 부분에 해당하는 면적을 계산하는 단계.
두께
(㎛)		 점도 CTE
(ppm/℃)		 접착력
점도(cp) 변화율(%)
실시예 1 20 500 2 18 5B
실시예 2 20 500 1 14 5B
실시예 3 21 520 3 17 5B
실시예 4 21 520 2 14 5B
실시예 5 20 510 4 18 5B
실시예 6 20 510 3 15 5B
비교예 1 21 500 12 35 3B
비교예 2 20 500 15 25 4B
비교예 3 21 520 15 23 3B
비교예 4 20 510 14 27 3B
비교예 5 20 550 13 46 0B
비교예 6 20 550 15 27 1B
비교예 7 20 550 16 27 2B
<반도체 패키지의 제조>
실험예 1 - 패키징 공정
상기 실시예 및 비교예에서 제조된 폴리아믹산 조성물을 이용하여 반도체 패키징 공정에서 패시베이션 막을 형성했다.
1) 반도체 기판으로서 실리콘 웨이퍼를 다이아몬드 절단기로 잘라 낱개의 반도체 칩으로 분리한다.
2) 절단된 반도체 칩들을 리드프레임 또는 인쇄회로기판(PCB)위에 올려 전기적 연결한다.
3) 반도체 칩과 리드프레임을 금속 연결공정(Wire Bonding)을 통해 외부 전원과 연결할 수 있도록 한다.
4) 성형(Molding) 공정으로서, 상기 실시예 및 비교예로 제조한 폴리아믹산 조성물을 통해, 상기 반도체 칩의 상부, 하부 및 측면에 패시베이션막을 형성한다(이미드화시킴). 또한, 상기 반도체 칩을 밀봉한 패시베이션 막을 다시 감싸도록 EMC 몰딩(에폭시 수지)을 진행한다.
5) 구리 기판을 상기 몰딩 공정 이후 반도체 칩 상부에 배치시킴으로써, 반도체 패키지를 제조하였다.
실험예 2 - 고온 신뢰성 테스트
상기 제조한 반도체 패키지에 대해, High Temperature Operating Life (HTOL) (표준 규격: IEC 60749-23)를 이용하여 고온 신뢰성 테스트를 진행하였다.
본 시험 고온의 1개의 조를 사용한다. 상기 조 내 온도를 시험실 내 온도로 하고, 시험품을 조 내에 넣는다. 조안의 온도를 (최고저장온도(85 ± 2)℃로 올리고 시험품이 온도 안정에 도달할 때까지 방치한 후, 시험품을 1000시간동안 고온상태에 방치한다. 시험 시간은 온도 안정에 도달한 시점에서 측정한다.
규정된 시간 동안 방치 후 시험품을 조 안에 둔 채, 조 안 온도를 표준상태의 범위 내까지 서서히 내린다. 조 내의 온도변화 비율은 5분 이내의 평균으로 매분 1℃를 넘지 않도록 한다. 후처리로 시험품을 온도 안정에 도달하는데 필요한 시간, 즉, 적어도 1시간(최대 2시간)표준상태에 방치한다. 시험 후 성능시험(구조 및 외관 시험)에서, 겉모양의 현저한 이상이 있거나, 패키징 구조 내부에서 들뜸이 발생하는 경우, Fail로 분류하였다.
실험예 3 - 일반식 1에 따른 신뢰성 파라미터 측정
상기 실험예 1에서 제조한 반도체 패키지에 대해, 표준 규격인 ASTM E831, ISO 11359-1 또는 ISO 11359-2에 따라, 각 구성의 열팽창계수를 측정하였다. 금속 기판의 CTE 값을 Cc, 반도체 기판의 CTE 값을 Cs, 패시베이션막의 CTE 값을 Cp 및 몰딩층의 CTE 값을 Cm이라고 정의하여, 하기 표 3에 기재하였고(단위: ppm/℃), 하기 일반식 1에 따른 수식 값을 만족하는지 여부(O/X)에 대해 하기 표 3에 기재하였다.
Cc Cs Cp Cm 일반식 1 고온 신뢰성 테스트
실시예 1 16 3 18 29 O O
실시예 2 16 3 14 29 O O
실시예 3 16 3 17 29 O O
실시예 4 16 3 14 29 O O
실시예 5 16 3 18 29 O O
실시예 6 16 3 15 29 O O
비교예 1 16 3 35 29 X Fail
비교예 2 16 3 25 29 X Fail
비교예 3 16 3 23 29 X Fail
비교예 4 16 3 27 29 X Fail
비교예 5 16 3 46 29 X Fail
비교예 6 16 3 27 29 X Fail
비교예 7 16 3 27 29 X Fail

Claims (20)

  1. 금속 기판의 일면에 위치하고 반도체 기판을 포함하는 반도체 칩, 상기 반도체 칩의 적어도 일면을 밀봉하는 패시베이션막, 상기 패시베이션 막의 적어도 일면에 형성된 몰딩층 및 리드 프레임을 포함하고,
    상기 반도체 칩이 상기 리드 프레임 위에서 전기적으로 연결되며,
    상기 금속 기판의 CTE 값을 Cc, 상기 반도체 기판의 CTE 값을 Cs, 상기 패시베이션막의 CTE 값을 Cp 및 상기 몰딩층의 CTE 값을 Cm이라고 할 때, 하기 일반식 1을 만족하는 반도체 패키지:
    [일반식 1]
    2×Cs < Cp < (Cc + Cm)/2
  2. 제 1 항에 있어서, 패시베이션막의 CTE는 22 ppm/℃ 이하의 범위 내인 반도체 패키지.
  3. 제 1 항에 있어서, 패시베이션막은 ASTM 3359에 따른 접착력이 3B 이상인 반도체 패키지.
  4. 제 1 항에 있어서, 패시베이션막은 폴리아믹산 조성물의 경화물을 포함하는 반도체 패키지.
  5. 제 4 항에 있어서, 폴리아믹산 조성물은 언하이드라이드 작용기를 갖는 아세틸렌계 화합물을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서, 아세틸렌계 화합물은 하나의 언하이드라이드 작용기를 갖는 반도체 패키지.
  7. 제 5 항에 있어서, 아세틸렌계 화합물은 0.5 내지 5.5 몰%의 범위 내로 포함되는 반도체 패키지.
  8. 제 5 항에 있어서, 아세틸렌계 화합물은 4-phenylethynyl phthalic anhydride(PEPA), 4-Ethynylphthalic Anhydride(EPA) 또는 4-(1-Propynyl)phthalic Anhydride (PPA)를 포함하는 반도체 패키지.
  9. 제 4 항에 있어서, 폴리아믹산 조성물은 디아민 단량체 및 디안하이드라이드 단량체를 중합 단위로 포함하는 반도체 패키지.
  10. 제 9 항에 있어서, 디아민 단량체는 하기 화학식 1의 화합물을 포함하는 반도체 패키지:
    [화학식 1]
    Figure 112019123781578-pat00002

    상기 화학식 1에서 R은 -Cn1(CH3)2n1-, -Cn2(CF3)2n2-, -(CH2)n3-, 또는 -O(CH2)n4O-이고, n1 내지 n4는 각각 독립적으로 1 내지 4의 정수이다.
  11. 제 9 항에 있어서, 디안하이드라이드 단량체는 1개의 벤젠고리를 갖는 디안하이드라이드 단량체 및 2개 이상의 벤젠고리를 갖는 디안하이드라이드 단량체를 포함하는 반도체 패키지.
  12. 제 11 항에 있어서, 1개의 벤젠고리를 갖는 디안하이드라이드 단량체 및 2개 이상의 벤젠고리를 갖는 디안하이드라이드 단량체는 각각 40 내지 90몰 및 10 내지 60몰의 몰비로 포함되는 반도체 패키지.
  13. 제 1 항에 있어서, 금속 기판은 열전도도가 50W/mK 이상인 반도체 패키지.
  14. 제 1 항에 있어서, 몰딩층은 에폭시 수지를 포함하는 반도체 패키지.
  15. 제 1 항에 있어서, 상기 금속 기판이 위치하는 상기 반도체 칩의 면과는 반대면에 위치하거나, 상기 금속 기판과 상기 반도체 칩 사이에 위치하는 베이스 기판을 추가로 포함하는 반도체 패키지.
  16. 제 1 항에 있어서, 반도체 기판은 실리콘을 포함하는 반도체 패키지.
  17. 제 1 항에 있어서, 패시베이션막은 반도체 칩의 적어도 측면을 밀봉하는 반도체 패키지.
  18. 제 17 항에 있어서, 몰딩층은 반도체 칩의 측면을 밀봉하는 패시베이션막을 밀봉하는 반도체 패키지.
  19. 제 1 항의 반도체 패키지의 패시베이션막에 적용되는 폴리아믹산 조성물.
  20. 삭제
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