KR102406294B1 - Gate Ground and 4H-SIC Horizontal IGBT-based Electrostatic Discharge Protection Device with Excellent Snapback Characteristics - Google Patents

Gate Ground and 4H-SIC Horizontal IGBT-based Electrostatic Discharge Protection Device with Excellent Snapback Characteristics Download PDF

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구용서
도경일
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단국대학교 산학협력단
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Abstract

낮은 트리거 전압과 높은 홀딩 전압으로 우수한 스냅백 특성을 갖는 게이트 접지 및 4H-SIC 횡형 IGBT 기반의 정전기 방전 보호소자가 개시된다. 이는 종래의 IGBT 기반 정전기 방전 보호소자에서 불순물 교차 영역을 추가하고, 애벌벌치 항복을 P웰과 불순물 교차 영역의 접합부에서 발생되도록 함으로써 낮은 트리거 전압을 가질 수 있다. 또한, 추가된 불순물 교차 영역으로 인해 기생 바이폴라 트랜지스터의 베이스 영역이 증가하도록 하여 전류이득을 낮춤으로써 높은 홀딩전압을 가질 수 있다.Disclosed is an electrostatic discharge protection device based on gate ground and 4H-SIC lateral IGBT having excellent snapback characteristics with low trigger voltage and high holding voltage. This can have a low trigger voltage by adding an impurity crossing region in the conventional IGBT-based electrostatic discharge protection device and causing an avalanche breakdown to occur at the junction of the P-well and the impurity crossing region. In addition, the base region of the parasitic bipolar transistor is increased due to the added impurity crossing region, thereby lowering the current gain, so that a high holding voltage can be obtained.

Description

우수한 스냅백 특성을 갖는 게이트 접지 및 4H-SIC 횡형 IGBT 기반의 정전기 방전 보호소자{Gate Ground and 4H-SIC Horizontal IGBT-based Electrostatic Discharge Protection Device with Excellent Snapback Characteristics}Gate Ground and 4H-SIC Horizontal IGBT-based Electrostatic Discharge Protection Device with Excellent Snapback Characteristics

본 발명은 정전기 방전 보호소자에 관한 것으로, 더욱 상세하게는 낮은 트리거 전압과 높은 홀딩 전압으로 우수한 스냅백 특성을 갖는 게이트 접지 및 4H-SIC 횡형 IGBT 기반의 정전기 방전 보호소자에 관한 것이다.The present invention relates to an electrostatic discharge protection device, and more particularly, to an electrostatic discharge protection device based on a gate ground and 4H-SIC lateral IGBT having excellent snapback characteristics with a low trigger voltage and a high holding voltage.

반도체 산업이 점점 발전함에 따라서 많은 전자제품들의 소형화 및 고집적화 뿐만 아니라 고성능화까지 이루어지고 있다. 이에 따른 반도체 설계에서 정전기 방전(ESD: Electrostatic Discharge)현상에 의한 회로의 파괴나 오작동이 점점 심각한 문제로 대두되고 있다. 이러한 ESD 현상을 방지하기 위하여, 실리콘(Silicon) 기반의 GGNMOS(Gate Grounded NMOS)나 실리콘 제어 정류기(SCR: Silicon Controlled Rectifier) IGBT(Insulated Gate Bipolar Transistor)형 정전기 방전 보호소자 등이 사용된다.As the semiconductor industry gradually develops, many electronic products are being miniaturized and highly integrated, as well as high performance. Accordingly, circuit breakdown or malfunction due to an electrostatic discharge (ESD) phenomenon in semiconductor design is increasingly becoming a serious problem. In order to prevent such an ESD phenomenon, a silicon-based GGNMOS (Gate Grounded NMOS), a Silicon Controlled Rectifier (SCR), or an IGBT (Insulated Gate Bipolar Transistor) type electrostatic discharge protection device is used.

도 1은 종래의 횡형 IGBT기반 정전기 방전 보호소자를 나타낸 도면이다.1 is a view showing a conventional horizontal IGBT-based electrostatic discharge protection device.

도 1을 참조하면, 종래의 횡형 IGBT기반 정전기 방전 보호소자(100)는 반도체 기판(101) 상에 N-에피영역(110) 및 P웰(120)이 형성된다. N-에피영역(110) 상에는 제1 P+영역(111)이 형성되고, P웰(120) 상에는 제2 P+영역(121), N+영역(122) 및 게이트(123)가 형성된다. 또한, 제1 P+영역(111)은 애노드 단자에 연결되고, 제2 P+영역(121), N+영역(122) 및 게이트(123)는 캐소드 단자에 연결된다.Referring to FIG. 1 , in the conventional lateral IGBT-based electrostatic discharge protection device 100 , an N-epi region 110 and a P well 120 are formed on a semiconductor substrate 101 . A first P+ region 111 is formed on the N− epi region 110 , and a second P+ region 121 , an N+ region 122 , and a gate 123 are formed on the P well 120 . In addition, the first P+ region 111 is connected to the anode terminal, and the second P+ region 121 , the N+ region 122 and the gate 123 are connected to the cathode terminal.

이러한 종래의 횡형 IGBT기반 정전기 방전 보호소자(100)는 애노드 단자로 ESD 전류가 유입되면, N-에피영역(110)과 P웰(120)의 접합부에서 애벌런치 항복이 발생되어, PNP 바이폴라 트랜지스터(Q1)와 NPN 바이폴라 트랜지스터(Q2)의 턴온에 의해 캐소드 단자로 ESD 전류를 방전한다.In this conventional lateral IGBT-based electrostatic discharge protection device 100, when an ESD current flows into the anode terminal, avalanche breakdown occurs at the junction of the N-epi region 110 and the P well 120, and a PNP bipolar transistor ( Q1) and the NPN bipolar transistor Q2 are turned on to discharge the ESD current to the cathode terminal.

허나, 종래의 횡형 IGBT기반 정전기 방전 보호소자(100)는 N-에피영역(110)과 P웰(120) 간의 항복 전압 때문에 높은 트리거 전압을 가지므로 입력 옥사이드(Input Oxide)의 파괴를 유발할 수 있고, 두 기생 바이폴라 트랜지스터(Q1,Q2)의 정궤환 동작으로 인해 낮은 홀딩전압을 갖기 때문에 래치업 문제가 발생될 수 있는 단점이 있다.However, the conventional lateral IGBT-based electrostatic discharge protection device 100 has a high trigger voltage due to the breakdown voltage between the N-epi region 110 and the P well 120, which may cause destruction of the input oxide and , since the two parasitic bipolar transistors Q1 and Q2 have a low holding voltage due to the positive feedback operation, there is a disadvantage that a latch-up problem may occur.

또한, 이러한 Si 기반 SCR, GGNMOS, IGBT 등의 소자는 정전기 방전 보호소자로서 기존에 중요한 역할을 하고 있으나, Si 기반의 소자들은 구조적인 개선을 통한 성능 개선은 한계점에 이르고 있다.In addition, these Si-based devices such as SCR, GGNMOS, and IGBT play an important role as electrostatic discharge protection devices, but Si-based devices reach a limit in performance improvement through structural improvement.

일예로써, 하이브리드 자동차 및 연료전지 자동차의 대용량 모터 구동용 인버터 및 전원공급을 위한 컨버터 등에는 전력반도체가 다수 구성되어있다. 자동차용 인버터 및 컨버터를 구성하는 주요 전력반도체는 IGBT, MOSFET 등의 스위칭 소자와 쇼트키 다이오드, PiN 다이오드 등이 있으나 기존 Si 반도체는 발열이 과다하여 고전압/대전류 측면에서 한계에 직면한 상황이다. 또한, 대용량 모터 구동용 전력에너지반도체 소자는 사용 환경상 열적인 안정성이 요구되어, 일반적인 Si 소자로는 수명과 신뢰성을 보장하지 못하고 있다. 따라서, 고전압/ 대전류 측면에서 Si 기반의 소자를 대체할 소자 개발에 대한 필요성이 대두되고 있다.As an example, a plurality of power semiconductors are configured in an inverter for driving a large-capacity motor of a hybrid vehicle and a fuel cell vehicle and a converter for supplying power. The main power semiconductors that make up inverters and converters for automobiles include switching elements such as IGBTs and MOSFETs, Schottky diodes, and PiN diodes, but the existing Si semiconductors are facing limitations in terms of high voltage/large current due to excessive heat generation. In addition, since a power energy semiconductor device for driving a large-capacity motor requires thermal stability in a usage environment, a general Si device does not guarantee lifespan and reliability. Therefore, the need for developing a device to replace the Si-based device in terms of high voltage/large current is emerging.

한국특허공개 10-2017-0071676Korean Patent Publication 10-2017-0071676

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 Si 기반의 보호소자에 비해 고전압/ 대전류 측면에서 안정성이 우수한 특성을 갖는 보호소자를 제공하고, 낮은 트리거 전압과 높은 홀딩 전압을 유도하여 우수한 스냅백 특성을 갖는 게이트 접지 및 4H-SIC 횡형 IGBT 기반의 정전기 방전 보호소자를 제공하는데 있다.The present invention is to solve the problems of the prior art described above. That is, it provides a protection device with superior stability in terms of high voltage/large current compared to the conventional Si-based protection device, and induces a low trigger voltage and a high holding voltage to provide a gate ground and 4H-SIC with excellent snapback characteristics. An object of the present invention is to provide an electrostatic discharge protection device based on a horizontal IGBT.

상기 과제를 해결하기 위한 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 N-에피영역, 상기 N-에피영역 상에 형성된 P웰, 상기 P웰 상에 형성되되, 불순물들이 교차하여 형성된 제1 불순물 교차 영역 및 상기 N-에피영역과 상기 P웰에 접하도록 형성되되, 불순물들이 교차하여 형성된 제2 불순물 교차 영역을 포함한다.The present invention for solving the above problems is a semiconductor substrate, an N-epi region formed on the semiconductor substrate, a P well formed on the N-epi region, and a first impurity formed on the P well, wherein impurities intersect and a second impurity crossing region formed to be in contact with an intersecting region and the N-epi region and the P well, in which impurities cross each other.

상기 제1 불순물 교차 영역과 상기 제2 불순물 교차 영역 사이의 상기 P웰 표면 상에 형성된 게이트를 더 포함할 수 있다.The display device may further include a gate formed on the surface of the P well between the first impurity crossing region and the second impurity crossing region.

상기 제2 불순물 교차 영역은 애노드 단자에 연결되고, 상기 제1 불순물 교차 영역 및 상기 게이트는 캐소드 단자에 연결될 수 있다.The second impurity crossing region may be connected to an anode terminal, and the first impurity crossing region and the gate may be connected to a cathode terminal.

상기 제1 불순물 교차 영역은, 상기 P웰 상에 형성된 제1 P+교차 영역 및 상기 P웰 상에 형성된 N+교차 영역을 포함하고, 상기 N+교차 영역은 상기 제1 P+교차 영역과 서로 교차하도록 상기 게이트의 길이 방향으로 다수 형성될 수 있다.The first impurity crossing region includes a first P+ crossing region formed on the P well and an N+ crossing region formed on the P well, wherein the N+ crossing region crosses the first P+ crossing region and the gate may be formed in a plurality in the longitudinal direction of

상기 N+교차 영역은 상기 제1 P+교차 영역에 다수 삽입된 형태를 가지되, 상기 게이트와 접하도록 상기 제1 P+교차 영역의 일측에 형성될 수 있다.A plurality of the N+ crossing regions may be inserted into the first P+ crossing regions, and may be formed on one side of the first P+ crossing regions to be in contact with the gate.

상기 제1 불순물 교차 영역에서, 상기 제1 P+교차 영역이 형성된 영역은 상기 N+교차 영역이 형성된 영역보다 더 큰 영역을 가질 수 있다.In the first impurity crossing region, the region in which the first P+ crossing region is formed may have a larger region than the region in which the N+ crossing region is formed.

상기 제2 불순물 교차 영역은, 상기 N-에피영역 상에 형성된 제2 P+교차 영역 및 상기 N-에피영역과 상기 P웰에 접하도록 형성된 N+드리프트 교차 영역을 포함하고, 상기 제2 P+교차 영역은 상기 N+드리프트 교차 영역과 서로 교차하도록 상기 게이트의 길이 방향으로 다수 형성될 수 있다.The second impurity crossing region includes a second P+ crossing region formed on the N-epi region and an N+ drift crossing region formed to be in contact with the N-epi region and the P well, wherein the second P+ crossing region includes: A plurality of N+ drift crossing regions may be formed in a longitudinal direction of the gate to cross each other.

상기 제2 P+교차 영역은 상기 N+드리프트 교차 영역에 다수 삽입된 형태를 가지되, 상기 N+드리프트 교차 영역의 일측이 상기 게이트와 접하도록 상기 N+드리프트 교차 영역의 타측에 형성될 수 있다.A plurality of the second P+ crossing regions may be inserted into the N+ drift crossing regions, and may be formed on the other side of the N+ drift crossing regions so that one side of the N+ drift crossing regions is in contact with the gate.

상기 제2 불순물 교차 영역에서, 상기 N+드리프트 교차 영역이 형성된 영역은 상기 제2 P+교차 영역이 형성된 영역보다 더 큰 영역을 가질 수 있다.In the second impurity crossing region, a region in which the N+ drift crossing region is formed may have a larger region than a region in which the second P+ crossing region is formed.

상기 N+드리프트 교차 영역의 폭은 상기 제2 P+교차 영역의 폭보다 더 큰 폭을 가질 수 있다.A width of the N+ drift crossing region may be greater than a width of the second P+ crossing region.

상기 제1 불순물 교차 영역, 상기 P웰 및 상기 N-에피영역에 의해 형성된 NPN 바이폴라 트랜지스터 및 상기 제2 불순물 교차 영역, 상기 N-에피영역 및 상기 P웰에 의해 PNP 바이폴라 트랜지스터를 포함할 수 있다.and an NPN bipolar transistor formed by the first impurity crossing region, the P well and the N-epi region, and a PNP bipolar transistor by the second impurity crossing region, the N-epi region and the P well.

상기 N-에피영역은 4H-실리콘 카바이드(SiC)로 형성될 수 있다.The N-epi region may be formed of 4H-silicon carbide (SiC).

상기 N-에피영역은 상기 P웰 및 상기 제2 불순물 교차 영역의 측면을 모두 감싸도록 형성될 수 있다.The N-epi region may be formed to surround both sides of the P well and the second impurity crossing region.

본 발명에 따르면, 종래의 IGBT 기반 정전기 방전 보호소자에서 불순물 교차 영역을 추가하고, 애벌벌치 항복을 P웰과 불순물 교차 영역의 접합부에서 발생되도록 함으로써 낮은 트리거 전압을 가질 수 있다.According to the present invention, a low trigger voltage can be obtained by adding an impurity crossing region and causing an avalanche breakdown to occur at the junction of the P well and the impurity crossing region in the conventional IGBT-based electrostatic discharge protection device.

또한, 추가된 불순물 교차 영역으로 인해 기생 바이폴라 트랜지스터의 베이스 영역이 증가하도록 하여 전류이득을 낮춤으로써 높은 홀딩전압을 가질 수 있다.In addition, the base region of the parasitic bipolar transistor is increased due to the added impurity crossing region, thereby lowering the current gain, so that a high holding voltage can be obtained.

더 나아가, 종래의 Si 기반의 정전기 방전 보호소자를 4H-SiC 기반의 정전기 방전 보호소자로 제작함으로써 높은 항복전압과 전력손실을 줄일 수 있고, 전력변환장비의 크기를 줄일 수 있으며, 종래 도선의 제거와 제품 신뢰성 향상 효과 및 조립 요소 제거로 인한 원가 절감과 안정성을 확보할 수 있다.Furthermore, by manufacturing the conventional Si-based electrostatic discharge protection device as a 4H-SiC-based electrostatic discharge protection device, high breakdown voltage and power loss can be reduced, the size of power conversion equipment can be reduced, and the conventional conductive wire can be removed and product reliability improvement effect, and cost reduction and stability can be secured by removing assembly elements.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1은 종래의 횡형 IGBT기반 정전기 방전 보호소자를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 정전기 방전 보호소자를 도시한 평면도이다.
도 3은 도 2의 I-I'를 따라 취해진 단면도이다.
도 4는 본 발명에 따른 정전기 방전 보호소자와 종래의 IGBT 정전기 방전 보호소자의 전압-전류 특성을 비교하기 위한 그래프이다.1 is a view showing a conventional horizontal IGBT-based electrostatic discharge protection device.
2 is a plan view illustrating an electrostatic discharge protection device according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view taken along line II′ of FIG. 2 .
4 is a graph for comparing voltage-current characteristics of an electrostatic discharge protection device according to the present invention and a conventional IGBT electrostatic discharge protection device.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Since the present invention can apply various transformations and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the present invention, if it is determined that a detailed description of a related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. do it with

도 2는 본 발명의 실시예에 따른 정전기 방전 보호소자를 도시한 평면도이다.2 is a plan view illustrating an electrostatic discharge protection device according to an embodiment of the present invention.

도 3은 도 2의 I-I'를 따라 취해진 단면도이다.FIG. 3 is a cross-sectional view taken along line II′ of FIG. 2 .

도 2 및 도 3을 참조하면, 본 발명에 따른 정전기 방전 보호소자(200)는 반도체 기판(201)을 포함하며, 반도체 기판(201)은 N형 반도체 기판일 수 있다.2 and 3 , the electrostatic discharge protection device 200 according to the present invention includes a semiconductor substrate 201 , and the semiconductor substrate 201 may be an N-type semiconductor substrate.

반도체 기판(201) 상에는 N-에피영역(210)이 형성될 수 있다. 여기서, N-에피영역(210)은 4H-실리콘 카바이드(SiC)로 형성될 수 있다. 일반적으로 실리콘(Si)을 기반으로 하는 SCR, GGNMOS, IGBT 등의 소자는 정전기 방전 보호소자로써 종래에 중요한 역할을 하고 있으나, 구조적인 개선을 통한 성능 개선은 한계점에 이르고 있다. 반면, SiC 반도체는 Si 반도체에 비하여 전계강도가 높고 고온에서도 안성성이 우수한 전력변환 특성을 보인다. 일예로, 전력반도체로서 우수한 특성을 실현하기 위해서는 높은 항복전압, 적은 손실, 높은 전류분담능력이 필수적이다. SiC는 절연파괴전계가 3×106V/cm로 Si의 약 10배, 전자포화속도는 2×107cm/s로 Si의 약 2배에 이르기 때문에 SiC는 종래의 Si로 형성된 소자에 비해 높은 항복전압을 유도할 수 있으며, SiC가 Si에 비해 절연파괴전계가 약 10배 이상 크기 때문에 동작 시에 전력 손실을 줄일 수 있다.An N-epi region 210 may be formed on the semiconductor substrate 201 . Here, the N-epi region 210 may be formed of 4H-silicon carbide (SiC). In general, silicon (Si)-based devices such as SCR, GGNMOS, and IGBT play an important role as an electrostatic discharge protection device in the prior art, but performance improvement through structural improvement has reached a limit. On the other hand, SiC semiconductors have higher electric field strength than Si semiconductors and have excellent power conversion characteristics even at high temperatures. For example, in order to realize excellent characteristics as a power semiconductor, high breakdown voltage, low loss, and high current sharing capability are essential. SiC has a dielectric breakdown field of 3×10 6 V/cm, about 10 times that of Si, and an electron saturation rate of 2×10 7 cm/s, about twice that of Si. It can induce a high breakdown voltage, and since the dielectric breakdown field of SiC is about 10 times larger than that of Si, power loss during operation can be reduced.

또한, SiC는 와이드 밴드갭(Wide-band gap) 물질 특성을 갖기 때문에 최대 600℃의 고온에서 동작 가능하고, 빠른 스위칭 속도와 낮은 ON 저항을 갖는다. 따라서 종래의 Si 기반의 정전기 방전 보호소자와 비교하여 우수한 감내특성을 갖기 때문에 높은 신뢰성으로 내부회로(Core circuit)를 보호할 수 있으며 안정적으로 ESD 전류를 방전 할 수 있다.In addition, since SiC has wide-bandgap material properties, it can be operated at a high temperature of up to 600°C, and has a fast switching speed and low ON resistance. Therefore, compared to the conventional Si-based electrostatic discharge protection device, since it has superior tolerance characteristics, it can protect the internal circuit (Core circuit) with high reliability and can discharge the ESD current stably.

N-에피영역(210) 상에는 P웰(220)이 형성될 수 있다. 여기서, P웰(220)의 측면은 N-에피영역(210)에 의해 감싸지는 형태를 가질 수 있다.A P well 220 may be formed on the N-epi region 210 . Here, the side surface of the P-well 220 may have a shape surrounded by the N-epi region 210 .

P웰(220) 상에는 제1 불순물 교차 영역(230)이 형성될 수 있다. 제1 불순물 교차 영역(230)은 캐소드(cathode) 단자에 연결될 수 있다.A first impurity crossing region 230 may be formed on the P well 220 . The first impurity crossing region 230 may be connected to a cathode terminal.

또한, 제1 불순물 교차 영역(230)은 P웰(220) 상에 형성된 제1 P+교차 영역(231) 및 N+교차 영역(232)을 포함할 수 있다. 여기서, N+교차 영역(232)은 도 2에 도시한 바와 같이, 제1 P+교차 영역(231)과 서로 교차하도록 후술할 게이트(221)의 길이 방향으로 다수 형성될 수 있다. 이때, 제1 불순물 교차 영역(230)에서 제1 P+교차 영역(231)이 형성된 영역은 N+교차 영역(232)이 형성된 영역보다 더 큰 영역을 갖도록 형성하는 것이 바람직하다.Also, the first impurity crossing region 230 may include a first P+ crossing region 231 and an N+ crossing region 232 formed on the P well 220 . Here, as shown in FIG. 2 , a plurality of N+ crossing regions 232 may be formed in the longitudinal direction of the gate 221 , which will be described later, to cross the first P+ crossing regions 231 . In this case, the region in which the first P+ crossing region 231 is formed in the first impurity crossing region 230 is preferably formed to have a larger region than the region in which the N+ crossing region 232 is formed.

일예로, N+교차 영역(232)은 제1 P+교차 영역(231)의 전체 영역에 다수 삽입된 형태를 가지되, 게이트(221)와 접하도록 제1 P+교차 영역(231)의 일측에 형성될 수 있다. 따라서, 제1 P+교차 영역(231)의 일측 일부는 N+교차 영역(232)과 교차되어 게이트(221)의 일측에 접하도록 형성될 수 있으며, 제1 P+교차 영역(231)의 타측 측면 전체는 P웰(220)과 접하도록 형성될 수 있다.As an example, the N + crossing region 232 has a shape inserted into the entire region of the first P + crossing region 231 , and may be formed on one side of the first P + crossing region 231 so as to be in contact with the gate 221 . can Accordingly, a portion of one side of the first P+ crossing region 231 may be formed to be in contact with one side of the gate 221 by crossing the N+ crossing region 232 , and the entire other side of the first P+ crossing region 231 may be It may be formed to be in contact with the P well 220 .

이러한 제1 불순물 교차 영역(230)을 N+교차 영역(232)과 제1 P+교차 영역(231)이 서로 교차하도록 형성하되, N+교차 영역(232)을 제1 P+교차 영역(231)이 형성된 영역보다 작은 영역을 갖도록 형성함으로써 제1 불순물 교차 영역(230), P웰(220) 및 N-에피영역(210)에 의해 형성되는 NPN 바이폴라 트랜지스터(Qn)의 이미터(Emitter) 주입효율을 감소시킬 수 있다. 즉, NPN 바이폴라 트랜지스터(Qn)의 이미터에 해당하는 N+교차 영역(232)을 감소시킴으로써 N+교차 영역(232)의 전류를 감소시켜 전류이득을 감소시키고, 전류이득 감소에 따른 홀딩 전압을 증가시킬 수 있다.The first impurity crossing region 230 is formed such that the N+ crossing region 232 and the first P+ crossing region 231 intersect each other, and the N+ crossing region 232 is the region in which the first P+ crossing region 231 is formed. By forming it to have a smaller region, the emitter implantation efficiency of the NPN bipolar transistor Qn formed by the first impurity crossing region 230 , the P well 220 and the N-epi region 210 may be reduced. can That is, by reducing the N + crossing region 232 corresponding to the emitter of the NPN bipolar transistor Qn, the current in the N + crossing region 232 is reduced to decrease the current gain, and to increase the holding voltage according to the decrease in the current gain. can

계속해서, N-에피영역(210) 상에는 제2 불순물 교차 영역(240)이 형성될 수 있다. 제2 불순물 교차 영역(240)은 애노드(Anode) 단자에 연결될 수 있다.Subsequently, a second impurity crossing region 240 may be formed on the N-epi region 210 . The second impurity crossing region 240 may be connected to an anode terminal.

제2 불순물 교차 영역(240)은 P웰(220)과 함께 N-에피영역(210) 상에 형성되되, P웰(220)과 접하도록 형성하는 것이 바람직하다. 또한, 제2 불순물 교차 영역(240)의 측면은 N-에피영역(210)에 의해 감싸지는 형태를 가질 수 있다.The second impurity crossing region 240 is formed on the N-epi region 210 together with the P well 220 , and is preferably formed to be in contact with the P well 220 . Also, a side surface of the second impurity crossing region 240 may be surrounded by the N-epi region 210 .

제2 불순물 교차 영역(240)은 N-에피영역(210) 상에 형성된 제2 P+교차 영역(241) 및 P웰(220)과 N-에피영역(210)에 접하도록 형성된 N+드리프트 교차 영역(242)을 포함할 수 있다. 여기서, 제2 P+교차 영역(241)은 도 2에 도시한 바와 같이, N+드리프트 교차 영역(242)과 서로 교차하도록 후술할 게이트(221)의 길이 방향으로 다수 형성될 수 있다. 이때, 제2 불순물 교차 영역(240)에서 N+드리프트 교차 영역(242)이 형성된 영역은 제2 P+교차 영역(241)이 형성된 영역보다 더 큰 영역을 갖도록 형성하는 것이 바람직하다.The second impurity crossing region 240 includes a second P+ crossing region 241 formed on the N-epi region 210 and an N+ drift crossing region formed in contact with the P well 220 and the N-epi region 210 ( 242) may be included. Here, as shown in FIG. 2 , a plurality of second P+ crossing regions 241 may be formed in the longitudinal direction of the gate 221 , which will be described later, to cross the N+ drift crossing regions 242 . In this case, it is preferable that the region in which the N+ drift crossing region 242 is formed in the second impurity crossing region 240 is larger than the region in which the second P+ crossing region 241 is formed.

일예로, 제2 P+교차 영역(241)은 N+드리프트 교차 영역(242)의 전체 영역에 다수 삽입된 형태를 가지되, N+드리프트 교차 영역(242)의 일측이 게이트(221)의 타측과 접하도록 N+드리프트 교차 영역(242)의 타측에 형성될 수 있다. 따라서, 게이트(221)에는 N+드리프트 교차 영역(242)의 일측만이 접하게 되고, 제2 P+교차 영역(241)은 N+드리프트 교차 영역(242)의 타측 일부와 교차 형성되어 N-에피영역(210)과 접하도록 형성될 수 있다.For example, a plurality of second P+ crossing regions 241 are inserted into the entire region of the N+ drift crossing region 242 so that one side of the N+ drift crossing region 242 is in contact with the other side of the gate 221 . It may be formed on the other side of the N+ drift crossing region 242 . Accordingly, only one side of the N+ drift crossing region 242 is in contact with the gate 221 , and the second P+ crossing region 241 is formed to intersect with a part of the other side of the N+ drift crossing region 242 , so that the N− epi region 210 is formed. ) may be formed to be in contact with.

또한, 제2 불순물 교차 영역(240)의 폭은 제1 불순물 교차 영역(230)의 폭보다 더 넓은 폭을 갖도록 형성하는 것이 바람직하다. 일예로, N+드리프트 교차 영역(242)의 폭(W1)은 제2 P+교차 영역(241)의 폭(W2)보다 더 넓은 폭을 갖도록 형성될 수 있다. 즉, N+드리프트 교차 영역(242)의 폭(W1)은 제1 P+교차 영역(231), 제2 P+교차 영역(241) 및 N+교차 영역(232)과 비교하여 가장 넓은 폭을 가질 수 있다.In addition, the width of the second impurity crossing region 240 is preferably formed to be wider than the width of the first impurity crossing region 230 . For example, the width W1 of the N+ drift crossing region 242 may be formed to be wider than the width W2 of the second P+ crossing region 241 . That is, the width W1 of the N+ drift crossing region 242 may have the widest width compared to the first P+ crossing region 231 , the second P+ crossing region 241 , and the N+ crossing region 232 .

이러한 N+드리프트 교차 영역(242)의 폭(W1)을 다른 불순물 교차 영역에 비해 길게 형성함으로써 제2 불순물 교차 영역(240), N-에피영역(210) 및 P웰(220)에 의해 형성되는 PNP 바이폴라 트랜지스터(Qp)의 베이스(Base) 영역 길이가 증가되도록 할 수 있다. 따라서, PNP 바이폴라 트랜지스터(Qp)의 전류이득을 감소시킬 수 있기 때문에 홀딩 전압을 상승시킬 수 있는 효과를 가질 수 있다.The PNP formed by the second impurity crossing region 240 , the N− epi region 210 , and the P well 220 is formed by forming the width W1 of the N+ drift crossing region 242 longer than that of other impurity crossing regions. The length of the base region of the bipolar transistor Qp may be increased. Accordingly, since the current gain of the PNP bipolar transistor Qp can be reduced, the holding voltage can be increased.

또한, N+드리프트 교차 영역(242)을 N-에피영역(210)뿐만 아니라 P웰(220)과 접하도록 형성함으로써, ESD 전류 유입시 P웰(220)과 N+드리프트 교차 영역(242)의 접합부에서 애벌런치 항복이 발생되도록 할 수 있다. 따라서, P웰(120)과 N-에피영역(110)의 접합부에서 애벌런치 항복이 발생되는 종래의 IGBT 정전기 방전 보호소자(100)에 비해 트리거 전압을 감소시킬 수 있다.In addition, by forming the N+ drift crossing region 242 in contact with the P well 220 as well as the N− epi region 210 , at the junction of the P well 220 and the N + drift crossing region 242 when an ESD current flows in It can cause avalanche capitulation to occur. Accordingly, the trigger voltage can be reduced compared to the conventional IGBT electrostatic discharge protection device 100 in which avalanche breakdown occurs at the junction of the P-well 120 and the N-epi region 110 .

계속해서, 제1 불순물 교차 영역(230)과 제2 불순물 교차 영역(240) 사이의 P웰(220) 표면 상에는 게이트(221)가 형성될 수 있다. 게이트(221)는 제1 불순물 교차 영역(230)과 함께 캐소드 단자에 연결될 수 있다. 또한, 게이트(221)의 일측은 제1 P+교차 영역(231) 및 N+교차 영역(232)과 접할 수 있고, 타측은 N+드리프트 교차 영역(242)과 접할 수 있다. 따라서, 게이트(221)는 N+교차 영역(232) 및 N+드리프트 교차 영역(242)과 함께 NMOS 트랜지스터를 형성할 수 있다. 일예로, 트리거 전압 인가시에 게이트(221) 하부에 전자 채널이 형성되어 N+교차 영역(232)과 N+드리프트 교차 영역(242)을 전기적으로 연결시킬 수 있다. 따라서, 애노드 단자로 유입되는 ESD 전류의 일부를 전기적으로 연결되는 N+교차 영역(232)과 N+드리프트 교차 영역(242)에 의해 캐소드 단자로 방전되도록 함으로써 트리거 전압을 낮출 수 있다.Subsequently, a gate 221 may be formed on the surface of the P well 220 between the first impurity crossing region 230 and the second impurity crossing region 240 . The gate 221 may be connected to the cathode terminal together with the first impurity crossing region 230 . Also, one side of the gate 221 may be in contact with the first P+ crossing region 231 and the N+ crossing region 232 , and the other side may be in contact with the N+ drift crossing region 242 . Accordingly, the gate 221 may form an NMOS transistor together with the N+ crossing region 232 and the N+ drift crossing region 242 . For example, when a trigger voltage is applied, an electron channel is formed under the gate 221 to electrically connect the N+ crossing region 232 and the N+ drift crossing region 242 . Accordingly, the trigger voltage can be lowered by allowing a portion of the ESD current flowing into the anode terminal to be discharged to the cathode terminal by the electrically connected N+ crossing region 232 and N+ drift crossing region 242 .

도 2 및 3을 참조하여 본 발명에 따른 정전기 방전 보호소자의 동작을 설명하면 다음과 같다.An operation of the electrostatic discharge protection device according to the present invention will be described with reference to FIGS. 2 and 3 .

애노드 단자로 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제2 불순물 교차 영역(240)의 전위가 상승한다. 즉, N+드리프트 교차 영역(242)의 전위가 상승한다. 이에 따라, N+드리프트 교차 영역(242)과 P웰(220) 사이에 역방향 바이어스가 인가된다. N+드리프트 교차 영역(242)과 P웰(220)의 접합의 계면에서 고에너지의 캐리어에 의한 충돌 이온화 현상이 발생된다. 즉, N+드리프트 교차 영역(242)과 P웰(220) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.When an ESD current flows into the anode terminal, the potential of the second impurity crossing region 240 rises corresponding to the flowing ESD current. That is, the potential of the N+ drift crossing region 242 rises. Accordingly, a reverse bias is applied between the N+ drift crossing region 242 and the P well 220 . At the interface of the junction of the N+ drift crossing region 242 and the P well 220 , collision ionization by high-energy carriers occurs. That is, a depletion region having a relatively large width is formed between the N + drift crossing region 242 and the P well 220 .

고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N+드리프트 교차 영역(242)으로 이동하고, 정공은 P웰(220)을 거쳐 제1 불순물 교차 영역(230)인 제1 P+교차 영역(231)으로 이동한다. 따라서, N+드리프트 교차 영역(242)으로부터 P웰(220)을 거쳐 제1 P+교차 영역(231)으로 역방향 전류가 형성되는 애벌런치 항복(Avalanche Breakdown)이 발생된다.High-energy carriers cause ionization collisions with the lattice in the depletion region, forming electron-hole pairs. Electrons formed through ionization collisions formed in the depletion region move to the N+ drift crossing region 242 by the electric field, and holes pass through the P well 220 to the first P+ crossing region 231 which is the first impurity crossing region 230 . ) to go to Accordingly, an avalanche breakdown occurs in which a reverse current is formed from the N + drift crossing region 242 through the P well 220 to the first P + crossing region 231 .

즉, N+드리프트 교차 영역(242)을 N-에피영역(210)뿐만 아니라 P웰(220)과 접하도록 형성함으로써 ESD 전류 유입시 P웰(220)과 N+드리프트 교차 영역(242)의 접합부에서 애벌런치 항복이 발생되도록 할 수 있다. 따라서, P웰(120)과 N-에피영역(110)의 접합부에서 애벌런치 항복이 발생되는 종래의 IGBT 정전기 방전 보호소자(100)에 비해 트리거 전압을 감소시킬 수 있다.That is, by forming the N+ drift crossing region 242 to be in contact with the P well 220 as well as the N− epi region 210 , at the junction of the P well 220 and the N + drift crossing region 242 when an ESD current flows in, the primary It can cause a launch surrender to occur. Accordingly, the trigger voltage can be reduced compared to the conventional IGBT electrostatic discharge protection device 100 in which avalanche breakdown occurs at the junction of the P-well 120 and the N-epi region 110 .

이때, P웰(220)의 저항 성분에 의해 전압강하가 발생된다. 이러한 P웰(220)의 전압강하에 의해 P웰(220)과 제1 불순물 교차 영역(230)인 N+교차 영역(232) 간에 순방향 바이어스 상태가 되어 제1 불순물 교차 영역(230), P웰(220) 및 N-에피영역(210)에 의해 형성된 NPN 바이폴라 트랜지스터(Qn)가 턴온된다. 여기서, N+교차 영역(232)과 제1 P+교차 영역(231)이 서로 교차하도록 형성되되, N+교차 영역(232)이 제1 P+교차 영역(231)보다 작은 영역을 갖는 제1 불순물 교차 영역(230)에 의해, NPN 바이폴라 트랜지스터(Qn)의 이미터에 해당하는 N+교차 영역(232)의 전류를 감소시켜 전류이득을 감소시키고, 전류이득 감소에 따른 홀딩 전압을 증가시킬 수 있다.At this time, a voltage drop is generated by the resistance component of the P well 220 . Due to the voltage drop of the P well 220, a forward bias state is generated between the P well 220 and the N+ crossing region 232, which is the first impurity crossing region 230, so that the first impurity crossing region 230, the P well ( 220) and the NPN bipolar transistor Qn formed by the N-epi region 210 is turned on. Here, the N+ crossing region 232 and the first P+ crossing region 231 are formed to cross each other, and the N+ crossing region 232 is a first impurity crossing region having a smaller region than the first P+ crossing region 231 ( 230), it is possible to reduce the current in the N+ crossing region 232 corresponding to the emitter of the NPN bipolar transistor Qn, thereby reducing the current gain, and increasing the holding voltage according to the decrease in the current gain.

반면, 생성된 전자 전류 역시 애노드 단자로 흐르면서 제2 불순물 교차 영역(240)인 제2 P+교차 영역(241)과 N-에피영역(210) 간에 순방향 바이어스 상태가 발생된다. 따라서, 제2 불순물 교차 영역(240), N-에피영역(210) 및 P웰(220)에 의해 형성된 PNP 바이폴라 트랜지스터(Qp)가 턴온된다. 이때, N+드리프트 교차 영역(242)과 제2 P+교차 영역(241)이 서로 교차하도록 형성되되, N+드리프트 교차 영역(242)의 폭(W1)이 제2 P+교차 영역(241)의 폭(W2)보다 길게 형성된 제2 불순물 교차 영역(240)에 의해, PNP 바이폴라 트랜지스터(Qp)의 베이스 영역 길이를 증가시킬 수 있다. 따라서, PNP 바이폴라 트랜지스터(Qp)의 전류이득을 감소시킬 수 있기 때문에 홀딩 전압을 상승시킬 수 있는 효과를 가질 수 있다.On the other hand, as the generated electron current also flows to the anode terminal, a forward bias state is generated between the second P+ crossing region 241 that is the second impurity crossing region 240 and the N− epi region 210 . Accordingly, the PNP bipolar transistor Qp formed by the second impurity crossing region 240 , the N-epi region 210 , and the P well 220 is turned on. At this time, the N + drift crossing region 242 and the second P + crossing region 241 are formed to cross each other, and the width W1 of the N + drift crossing region 242 is the width W2 of the second P + crossing region 241 . ), the length of the base region of the PNP bipolar transistor Qp may be increased by the second impurity crossing region 240 formed longer than that of the PNP bipolar transistor Qp. Accordingly, since the current gain of the PNP bipolar transistor Qp can be reduced, the holding voltage can be increased.

한편, 턴온된 NPN 바이폴라 트랜지스터(Qn) 및 PNP 바이폴라 트랜지스터(Qp)에 의해 SCR이 트리거 된다. SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 래치모드(Latch-mode)로 동작되며, 래치모드에 의한 래치 동작으로 인해 SCR이 동작하게 되면서 애노드 단자로 유입된 ESD 전류는 캐소드 단자를 통해 방전된다.Meanwhile, the SCR is triggered by the turned-on NPN bipolar transistor Qn and the PNP bipolar transistor Qp. After the trigger operation of the SCR, it operates in a latch-mode that maintains the holding voltage. As the SCR operates due to the latch operation by the latch mode, the ESD current flowing into the anode terminal is discharged through the cathode terminal.

도 4는 본 발명에 따른 정전기 방전 보호소자와 종래의 IGBT 정전기 방전 보호소자의 전압-전류 특성을 비교하기 위한 그래프이다.4 is a graph for comparing voltage-current characteristics of an electrostatic discharge protection device according to the present invention and a conventional IGBT electrostatic discharge protection device.

본 발명에 따른 정전기 방전 보호소자(200)와 종래의 IGBT 정전기 방전 보호소자(100)의 특성을 확인하기 위한 실험은 Synopsys사의 TCAD Simulator를 이용하여 실험을 실시하였으며, 실험한 결과는 도 4의 실험 결과와 같다.An experiment to confirm the characteristics of the electrostatic discharge protection device 200 according to the present invention and the conventional IGBT electrostatic discharge protection device 100 was conducted using a TCAD Simulator manufactured by Synopsys, and the experimental results are shown in FIG. Same as result.

도 4를 참조하면, 종래의 IGBT 정전기 방전 보호소자(100)의 트리거 전압은 약 400V이고, 홀딩 전압은 약 58V로 측정된 반면, 본 발명에 따른 정전기 방전 보호소자(200)의 트리거 전압은 약 356V이고, 홀딩 전압은 약 110V로 측정되었다. 즉, 본 발명의 정전기 방전 보호소자(200)가 종래의 IGBT 정전기 방전 보호소자(100)에 비해 트리거 전압은 약 44V 감소하고, 홀딩 전압은 약 52V 증가한 것을 확인할 수 있다.Referring to FIG. 4 , the trigger voltage of the conventional IGBT electrostatic discharge protection device 100 is about 400V and the holding voltage is measured to be about 58V, whereas the trigger voltage of the static discharge protection device 200 according to the present invention is about 356V, and the holding voltage was measured to be about 110V. That is, it can be seen that in the electrostatic discharge protection device 200 of the present invention, the trigger voltage is decreased by about 44V and the holding voltage is increased by about 52V compared to the conventional IGBT electrostatic discharge protection device 100 .

상술한 바와 같이, 본 발명에 따른 정전기 방전 보호소자(200)는 종래의 IGBT 기반 정전기 방전 보호소자(100)에서 불순물 교차 영역을 추가하고, 애벌벌치 항복을 P웰(220)과 추가된 불순물 교차 영역의 접합부에서 발생되도록 함으로써 낮은 트리거 전압을 가질 수 있다. 또한, 추가된 불순물 교차 영역으로 인해 기생 바이폴라 트랜지스터의 베이스 영역이 증가하도록 하여 전류이득을 낮춤으로써 높은 홀딩전압을 가질 수 있다. 더 나아가, 종래의 Si 기반의 정전기 방전 보호소자를 4H-SiC 기반의 정전기 방전 보호소자로 제작함으로써 높은 항복전압과 전력손실을 줄일 수 있고, 전력변환장비의 크기를 줄일 수 있으며, 종래 도선의 제거와 제품 신뢰성 향상 효과 및 조립 요소 제거로 인한 원가 절감과 안정성을 확보할 수 있다.As described above, in the electrostatic discharge protection device 200 according to the present invention, an impurity crossing region is added in the conventional IGBT-based electrostatic discharge protection device 100, and the P-well 220 and the added impurity crossing region are subjected to preliminary breakdown. By allowing it to occur at the junction of the region, it can have a low trigger voltage. In addition, the base region of the parasitic bipolar transistor is increased due to the added impurity crossing region, thereby lowering the current gain, so that a high holding voltage can be obtained. Furthermore, by manufacturing the conventional Si-based electrostatic discharge protection device as a 4H-SiC-based electrostatic discharge protection device, high breakdown voltage and power loss can be reduced, the size of power conversion equipment can be reduced, and the conventional conductive wire can be removed and product reliability improvement effect, and cost reduction and stability can be secured by removing assembly elements.

한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the present specification and drawings are merely presented as specific examples to aid understanding, and are not intended to limit the scope of the present invention. It will be apparent to those of ordinary skill in the art to which the present invention pertains that other modifications based on the technical spirit of the present invention can be implemented in addition to the embodiments disclosed herein.

201 : 반도체 기판 210 : N-에피영역
220: P웰 221 : 게이트
230 : 제1 불순물 교차 영역 231 : 제1 P+교차 영역
232 : N+교차 영역 240 : 제2 불순물 교차 영역
241 : 제2 P+교차 영역 242 : N+드리프트 교차 영역201: semiconductor substrate 210: N-epi region
220: P well 221: gate
230: first impurity crossing region 231: first P+ crossing region
232: N+ crossing region 240: second impurity crossing region
241: second P + crossing region 242: N + drift crossing region

Claims (13)

반도체 기판;
상기 반도체 기판 상에 형성된 N-에피영역;
상기 N-에피영역 상에 형성된 P웰;
상기 P웰 상에 형성되되, 불순물들이 교차하여 형성된 제1 불순물 교차 영역; 및
상기 N-에피영역과 상기 P웰에 접하도록 형성되되, 불순물들이 교차하여 형성된 제2 불순물 교차 영역을 포함하는 정전기 방전 보호소자.semiconductor substrate;
an N-epi region formed on the semiconductor substrate;
a P well formed on the N-epi region;
a first impurity crossing region formed on the P well and formed by crossing impurities; and
and a second impurity crossing region formed to be in contact with the N-epi region and the P well, wherein impurities cross each other. 제1항에 있어서,
상기 제1 불순물 교차 영역과 상기 제2 불순물 교차 영역 사이의 상기 P웰 표면 상에 형성된 게이트를 더 포함하는 정전기 방전 보호소자.According to claim 1,
and a gate formed on a surface of the P well between the first impurity crossing region and the second impurity crossing region. 제2항에 있어서,
상기 제2 불순물 교차 영역은 애노드 단자에 연결되고,
상기 제1 불순물 교차 영역 및 상기 게이트는 캐소드 단자에 연결되는 것인 정전기 방전 보호소자.3. The method of claim 2,
the second impurity crossing region is connected to an anode terminal;
and the first impurity crossing region and the gate are connected to a cathode terminal. 제2항에 있어서, 상기 제1 불순물 교차 영역은,
상기 P웰 상에 형성된 제1 P+교차 영역; 및
상기 P웰 상에 형성된 N+교차 영역을 포함하고,
상기 N+교차 영역은 상기 제1 P+교차 영역과 서로 교차하도록 상기 게이트의 길이 방향으로 다수 형성된 것인 정전기 방전 보호소자.The method of claim 2, wherein the first impurity crossing region comprises:
a first P+ crossing region formed on the P well; and
an N + cross region formed on the P well;
and a plurality of the N+ crossing regions are formed in a longitudinal direction of the gate to cross each other with the first P+ crossing regions. 제4항에 있어서,
상기 N+교차 영역은 상기 제1 P+교차 영역에 다수 삽입된 형태를 가지되, 상기 게이트와 접하도록 상기 제1 P+교차 영역의 일측에 형성된 것인 정전기 방전 보호소자.5. The method of claim 4,
The N+ crossing region has a shape inserted into the first P+ crossing region, and is formed on one side of the first P+ crossing region so as to be in contact with the gate. 제4항에 있어서, 상기 제1 불순물 교차 영역에서,
상기 제1 P+교차 영역이 형성된 영역은 상기 N+교차 영역이 형성된 영역보다 더 큰 영역을 갖는 것인 정전기 방전 보호소자.5. The method of claim 4, wherein in the first impurity crossing region,
The region in which the first P+ crossing region is formed has a larger region than the region in which the N+ crossing region is formed. 제2항에 있어서, 상기 제2 불순물 교차 영역은,
상기 N-에피영역 상에 형성된 제2 P+교차 영역; 및
상기 N-에피영역과 상기 P웰에 접하도록 형성된 N+드리프트 교차 영역을 포함하고,
상기 제2 P+교차 영역은 상기 N+드리프트 교차 영역과 서로 교차하도록 상기 게이트의 길이 방향으로 다수 형성된 것인 정전기 방전 보호소자.The method of claim 2, wherein the second impurity crossing region comprises:
a second P+ crossing region formed on the N-epi region; and
and an N+ drift crossing region formed to be in contact with the N-epi region and the P well;
and a plurality of the second P+ crossing regions are formed in a longitudinal direction of the gate to cross each other with the N+ drift crossing regions. 제7항에 있어서,
상기 제2 P+교차 영역은 상기 N+드리프트 교차 영역에 다수 삽입된 형태를 가지되, 상기 N+드리프트 교차 영역의 일측이 상기 게이트와 접하도록 상기 N+드리프트 교차 영역의 타측에 형성된 것인 정전기 방전 보호소자.8. The method of claim 7,
The second P+ crossing region has a shape inserted into the N+ drift crossing region, and is formed on the other side of the N+ drift crossing region so that one side of the N+ drift crossing region is in contact with the gate. 제7항에 있어서, 상기 제2 불순물 교차 영역에서,
상기 N+드리프트 교차 영역이 형성된 영역은 상기 제2 P+교차 영역이 형성된 영역보다 더 큰 영역을 갖는 것인 정전기 방전 보호소자.The method of claim 7, wherein in the second impurity crossing region,
The region in which the N+ drift crossing region is formed has a larger region than the region in which the second P+ crossing region is formed. 제7항에 있어서,
상기 N+드리프트 교차 영역의 폭은 상기 제2 P+교차 영역의 폭보다 더 큰 폭을 갖는 것인 정전기 방전 보호소자.8. The method of claim 7,
A width of the N + drift crossing region is greater than a width of the second P + crossing region. 제1항에 있어서,
상기 제1 불순물 교차 영역, 상기 P웰 및 상기 N-에피영역에 의해 형성된 NPN 바이폴라 트랜지스터; 및
상기 제2 불순물 교차 영역, 상기 N-에피영역 및 상기 P웰에 의해 PNP 바이폴라 트랜지스터를 포함하는 정전기 방전 보호소자.According to claim 1,
an NPN bipolar transistor formed by the first impurity crossing region, the P well, and the N-epi region; and
and a PNP bipolar transistor by the second impurity crossing region, the N-epi region, and the P well. 제1항에 있어서,
상기 N-에피영역은 4H-실리콘 카바이드(SiC)로 형성되는 것인 정전기 방전 보호소자.According to claim 1,
The N-epi region may be formed of 4H-silicon carbide (SiC). 제1항에 있어서,
상기 N-에피영역은 상기 P웰 및 상기 제2 불순물 교차 영역의 측면을 모두 감싸도록 형성된 것인 정전기 방전 보호소자.According to claim 1,
and the N-epi region is formed to surround both sides of the P well and the second impurity crossing region.
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212323A1 (en) * 2008-02-22 2009-08-27 Zhiwei Liu Silicon-controlled rectifier (scr) device for high-voltage electrostatic discharge (esd) applications
KR20100073966A (en) * 2008-12-23 2010-07-01 인터내셔널 비지네스 머신즈 코포레이션 Design structure and method for an electrostatic discharge (esd) silicon controlled rectifier (scr) structure
KR20130047342A (en) * 2011-10-31 2013-05-08 단국대학교 산학협력단 Electrostatic discaharge protection device
US9496252B2 (en) * 2012-08-24 2016-11-15 Texas Instruments Incorporated ESD protection device with improved bipolar gain using cutout in the body well
KR20170071676A (en) 2015-12-15 2017-06-26 삼성전자주식회사 Electrostatic discharge protection device capable of adjusting holding voltage
KR20180066391A (en) * 2016-12-08 2018-06-19 한국전자통신연구원 Electrostatic discharge protection diode and electronic device including the same
KR20180116887A (en) * 2017-04-18 2018-10-26 단국대학교 산학협력단 Electrostatic Discharge Protection Device
KR101944189B1 (en) * 2017-07-20 2019-04-17 단국대학교 산학협력단 Electrostatic Discharge Protection Device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212323A1 (en) * 2008-02-22 2009-08-27 Zhiwei Liu Silicon-controlled rectifier (scr) device for high-voltage electrostatic discharge (esd) applications
KR20100073966A (en) * 2008-12-23 2010-07-01 인터내셔널 비지네스 머신즈 코포레이션 Design structure and method for an electrostatic discharge (esd) silicon controlled rectifier (scr) structure
KR20130047342A (en) * 2011-10-31 2013-05-08 단국대학교 산학협력단 Electrostatic discaharge protection device
US9496252B2 (en) * 2012-08-24 2016-11-15 Texas Instruments Incorporated ESD protection device with improved bipolar gain using cutout in the body well
KR20170071676A (en) 2015-12-15 2017-06-26 삼성전자주식회사 Electrostatic discharge protection device capable of adjusting holding voltage
KR20180066391A (en) * 2016-12-08 2018-06-19 한국전자통신연구원 Electrostatic discharge protection diode and electronic device including the same
KR20180116887A (en) * 2017-04-18 2018-10-26 단국대학교 산학협력단 Electrostatic Discharge Protection Device
KR101944189B1 (en) * 2017-07-20 2019-04-17 단국대학교 산학협력단 Electrostatic Discharge Protection Device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Xiaozong Huang 외 5명, A New High Holding Voltage Dual-Drection SCR with Optimized Semented Topology,IEEE Electron Device Letters ( Volume: 37, Issue: 10, Oct. 2016),2019.09.19 *
Zhiwei Liu 외 2명, Novel Silicon-Controlled Rectifier(SCR) for High-Voltage Electrostatic Discharge(ESD) APPlication, IEEE ELECTRON DEVICE LETTERS, VOL. 29, NO. 7, JULY 2008,2008.07.2008.07.09 *
도경일 외 3명,Design of 4H -SiC based Siliconilicon-Controlled Rectifier with High Holding Voltage using Segment Topology for High -Voltage ESD Protection,IEEE DOI 10.1109/LED.2020.3022888 ,2020.10.02 *

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