KR102399072B1 - 트랜스컨덕턴스 개선 회로, 이를 포함하는 스위치 제어 회로 및 dc-dc 컨버터 - Google Patents

트랜스컨덕턴스 개선 회로, 이를 포함하는 스위치 제어 회로 및 dc-dc 컨버터 Download PDF

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Abstract

발명의 한 특징에 따른 피드백 전압과 피드백 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기의 출력단에 연결되어 있는 트랜스컨덕턴스 개선 회로는, 상기 오차 증폭기의 출력단에 연결되어 있는 보상 커패시터에 일단이 연결된 제1 트랜지스터, 상기 보상 커패시터에 일단이 연결된 제2 트랜지스터, 및 상기 피드백 전압이 제1 기준 전압 보다 클 때 상기 보상 커패시터로부터 상기 제1 트랜지스터를 통해 제1 전류를 싱크하고, 상기 피드백 전압이 제2 기준 전압 보다 작을 때 상기 보상 커패시터로 상기 제2 트랜지스터를 통해 제2 전류를 공급하는 제어 회로를 포함한다.

Description

트랜스컨덕턴스 개선 회로, 이를 포함하는 스위치 제어 회로 및 DC-DC 컨버터{Transconductance enhancing circuit, switch control circuit and DC-DC converter comprising the same}
본 개시는 트랜스컨덕턴스 개선 회로, 이를 포함하는 스위치 제어 회로 및 DC-DC 컨버터에 관한 것이다.
DC-DC 컨버터에서, 부하 전류의 변화에 따른 출력 전압의 과도 응답이 발생한다. DC-DC 컨버터의 루프 게인에서, DC-DC 컨버터의 보상회로의 전달함수가 과도 응답에 영향을 준다. 보상회로는 DC-DC 컨버터의 DC 게인(gain)을 늘리거나 위상 마진(phase margin)을 높이기 위해, 또는 DC 게인을 늘리고 위상 마진을 높이기 위해 사용된다.
보상 회로의 전달함수 DC 게인, 위상 마진(phase margin) 등은 과도 응답 특성에 있어서 출력 전압의 진폭에 영향을 주고, 보상 회로의 전달함수 대역폭은 과도 응답 특성에 있어서 출력 전압의 정착(settling) 시간에 영향을 준다.
종래 DC 게인 또는 위상 마진을 높이기 위해 불가피하게 보상 커패시터 값이 커지는 경우 루프 전달함수의 대역폭이 좁아져 과도응답 특성이 나빠질 수 있다.
보상 회로의 출력 전압이 부하 전류의 변동에 대해서 느리게 반응하게 되어, 보상 회로 출력의 정착 시간을 늘리고 보상 회로의 전달함수 대역폭을 감소시키는 문제가 있다.
이를 해결하기 위해서 과도 상태를 감지하고, 과도 상태 동안 보상 회로의 출력 단에 연결된 저항 및 커패시터를 변경하였으나, 저항 열 및 커패시터 열을 제어하기 위한 디지털 제어 회로가 필요하고, 저항 열 및 커패시터 열을 구비하기 위해 넓은 면적이 필요한 문제점이 있다.
본 개시는 종래 기술과 비교해 과도 응답을 개선할 수 있는 회로를 제공하고자 한다.
발명의 한 특징에 따른 피드백 전압과 피드백 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기의 출력단에 연결되어 있는 트랜스컨덕턴스 개선 회로는, 상기 오차 증폭기의 출력단에 연결되어 있는 보상 커패시터에 일단이 연결된 제1 트랜지스터, 상기 보상 커패시터에 일단이 연결된 제2 트랜지스터, 및 상기 피드백 전압이 제1 기준 전압 보다 클 때 상기 보상 커패시터로부터 상기 제1 트랜지스터를 통해 제1 전류를 싱크하고, 상기 피드백 전압이 제2 기준 전압 보다 작을 때 상기 보상 커패시터로 상기 제2 트랜지스터를 통해 제2 전류를 공급하는 제어 회로를 포함한다.
본 개시는 과도 응답을 개선한 트랜스컨덕턴스 개선 회로, 이를 포함하는 스위치 제어 회로 및 DC-DC 컨버터를 제공한다.
도 1은 일 실시예에 따른 트랜스컨덕턴스 개선 회로가 적용된 DC-DC 컨버터를 나타낸 도면이다.
도 2는 일 실시예에 따른 스위치 제어 회로의 구성을 나타낸 도면이다.
도 3은 일 실시예에 따른 트랜스컨덕턴스 개선 회로를 나타낸 회로도이다.
도 4는 피드백 전압이 제1 기준 전압 보다 클 때의 트랜스컨덕턴스 개선 회로의 동작을 설명하기 위한 도면이다.
도 5는 피드백 전압이 제1 기준 전압 보다 작을 때의 트랜스컨덕턴스 개선 회로의 동작을 설명하기 위한 도면이다.
도 6은 정상 상태에서의 트랜스컨덕턴스 개선 회로의 동작을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 트랜스컨덕턴스 향상을 보여주는 시뮬레이션 그래프이다.
도 8은 일 실시예에 따른 트랜스컨덕턴스 개선 회로가 적용된 보상 회로의 전달 함수에 대한 보드 플롯이다.
도 9는 일 실시예에 따른 DC-DC 컨버터의 과도 응답 시뮬레이션 결과이다.
본 발명은 과도 응답에 있어서 출력 전압의 정착 시간을 감소시키기 위해, 과도 상태에서 보상회로의 전달함수 대역폭을 증가시키기 위한 발명이다. 구체적으로, 본 발명은 과도 상태에서 보상 회로를 구성하는 증폭기의 트랜스컨덕턴스(transconductance)를 아날로그 제어회로를 통해 증가시킨다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일, 유사한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및/또는 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시예에 따른 트랜스컨덕턴스 개선 회로가 적용된 DC-DC 컨버터를 나타낸 도면이다.
도 1에 도시된 DC-DC 컨버터는 벅-부스트(buck-boost) 타입이지만, 발명이 이에 한정되는 것은 아니고, 일 실시예에 따른 과도 응답 보상 회로는 다른 타입의 DC-DC 컨버터에도 적용될 수 있다.
DC-DC 컨버터(1)는 스위치(SW), 인덕터(L), 다이오드(D), 및 커패시터(C)를 포함한다. 커패시터(C)의 양단이 연결된 두 노드(N1, N2) 사이에는 부하 저항(RL)이 연결되어 있다.
스위치(SW)의 일단과 인덕터(L)의 일단은 노드(N3)에서 연결되고, 다이오드(D)의 애노드는 노드(N2)에 연결되어 있으며, 다이오드(D)의 캐소드는 노드(N3) 사이에 연결되어 있고, 인덕터(L)의 타단은 노드(N1)에 연결되어 있으며, 입력 전압(Vin)은 스위치(SW)의 타단과 노드(N1) 사이에 공급된다.
스위치 제어회로(10)는 출력 전압(Vout)이 두 저항(R1, R2)에 의해 분배된 피드백 전압(FBIN)을 입력받고, 피드백 전압(FBIN)에 따라 스위치(SW)의 스위칭 동작을 제어한다. 스위치 제어회로(10)의 출력인 게이트 전압(VG)이 스위치(SW)의 게이트에 공급된다. 도 1에서 스위치(SW)는 n-채널 타입의 트랜지스터로 구현되어 있으나, 발명이 이에 한정되는 것은 아니다.
스위치(SW)가 턴 온 되어 있는 기간 동안 인덕터(L)에 흐르는 전류가 증가하면서, 인덕터(L)에 에너지가 저장된다. 스위치(SW)의 온-듀티 기간 동안 다이오드(D)는 오프 상태이고, 커패시터(C)로부터 부하 저항(RL)로 전류가 흐른다.
스위치(SW)가 온-듀티 기간 후 턴 오프 되면, 스위치(SW)의 오프-듀티 기간 동안 다이오드(D)가 도통되어 인덕터(L)로부터 커패시터(C) 및 부하 저항(RL)으로 전류가 흐른다. 오프-듀티 기간 동안, 인덕터(L)에 흐르는 전류는 감소한다.
도 2는 일 실시예에 따른 스위치 제어 회로의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 스위치 제어 회로(10)는 트랜스컨덕턴스 개선 회로(11), 오차 증폭기(error amplifier)(12), 기준 전압원(13), 보상 저항(14), 보상 커패시터(15), 오실레이터(16), 및 PWM 비교기(17)를 포함한다.
기준 전압원(13)은 피드백 기준 전압(FBREF)을 생성하고, 피드백 기준 전압(FBREF)은 오차 증폭기(12)의 두 입력단 중 비반전 단자(+)에 입력된다.
오차 증폭기(12)의 비반전 단자(+)에는 톱니파(sawtooth wave) 신호(VSAW)가 입력되고, 반전 단자(-)에는 피드백 전압(FBIN)이 입력되며, 오차 증폭기(12)는 비반전 단자(+)의 입력과 반전 단자(-)의 입력 간의 차를 증폭하여 피드백 출력 전압(FBOUT)을 생성한다. 오차 증폭기(12)의 출력단은 PWM 비교기(17)의 비반전 단자(+)에 연결되어 있다.
오실레이터(16)는 톱니파 신호(VSAW)를 생성한다. 톱니파 신호(VSAW)의 주기는 스위치(SW)의 스위칭 주기를 결정한다.
PWM 비교기(17)는 피드백 출력 전압(FBOUT)과 톱니파 신호(VSAW)를 비교한 결과에 따라 게이트 전압(VG)을 생성한다. PWM 비교기(17)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때 하이 레벨의 출력을 생성하고, 비반전 단자(+)의 입력이 반전 단자(-)의 입력 보다 작을 때 로우 레벨의 출력을 생성한다. 따라서, 피드백 출력 전압(FBOUT)이 톱니파 신호(VSAW) 이상인 기간 동안, 게이트 전압(VG)은 온 레벨인 하이 레벨이고, 피드백 출력 전압(FBOUT)이 톱니파 신호(VSAW) 보다 작은 기간 동안, 게이트 전압(VG)은 오프 레벨인 로우 레벨이다. 도 1의 스위치(SW)가 n 채널 타입이므로, 온 레벨이 하이 레벨이고 오프 레벨이 로우 레벨이다.
오차 증폭기(12)의 출력단과 그라운드 사이에는 보상 저항(14)와 보상 커패시터(15)가 직렬 연결되어 있다.
부하 저항(RL)에 흐르는 부하 전류와 DC-DC 컨버터(1)의 출력 전압(Vout) 간의 과도 응답은 루프 전달함수에 따르고, 루프 전달함수는 보상회로의 전달함수에 비례한다. 보상회로의 전달함수의 대역폭이 증가할수록 루프 전달함수의 대역폭이 증가하고, 루프 전달함수의 대역폭이 증가할수록 과도 응답이 개선된다.
일 실시예에 따른 보상 회로(18)는 오차 증폭기(12), 보상 저항(14), 및 보상 커패시터(15)를 포함한다.
트랜스컨덕턴스 개선 회로(11)는 보상 회로(18)의 전달함수의 대역폭을 증가시키기 위한 구성으로, 피드백 전압(FBIN)이 피드백 기준 전압(FBREF) 보다 낮은 과도 상태에서 보상 커패시터(15)에 전류를 공급하고, 피드백 전압(FBIN)이 피드백 기준 전압(FBREF) 보다 높은 과도 상태에서 보상 커패시터(15)로부터 전류를 싱크하여 오차 증폭기(12)의 트랜스컨덕턴스를 증가시킨다. 그러면, 피드백 출력 전압(FBOUT)의 정착 시간을 줄여 PWM 비교기(17)의 출력인 게이트 전압(VG)의 듀티비를 신속히 변화시킬 수 있다. 따라서, DC-DC 컨버터(1)의 과도 응답이 빨라진다.
도 2에 도시된 바와 같이, 트랜스컨덕턴스 개선 회로(11)는 제어회로(100) 및 두 개의 트랜지스터(M6, M12)를 포함한다.
트랜지스터(M6) 및 트랜지스터(M12)는 전원 전압(VDD)와 그라운드 사이에 직렬 연결되어 있고, 두 트랜지스터(M6, M12)의 드레인이 연결되는 노드(N4)는 보상 저항(14)과 보상 커패시터(15)가 연결되는 노드(N5)에 연결되어 있다.
제어 회로(100)는 피드백 전압(FBIN)이 피드백 기준 전압(FBREF) 보다 낮은 과도 상태에서 트랜지스터(M12)를 턴 온 시켜, 보상 커패시터(15)에 전류를 공급하고, 피드백 전압(FBIN)이 피드백 기준 전압(FBREF) 보다 높은 과도 상태에서 트랜지스터(M6)를 턴 온 시켜, 보상 커패시터(15)로부터 전류를 싱크한다.
도 3은 일 실시예에 따른 트랜스컨덕턴스 개선 회로를 나타낸 회로도이다.
전류원(101)은 전원 전압(VDD)을 이용하여 제어 회로(100)를 구동시키기 위한 전류(IB)를 공급한다. 전류원(101)은 전원 전압(VDD)과 노드(N6)에 연결되어 있다.
트랜지스터(M1)과 트랜지스터(M2)는 차동 쌍을 구성하고, 트랜지스터(M1)의 게이트에는 피드백 전압(FBIN)이 입력되고, 트랜지스터(M2)의 게이트에는 제1 기준 전압(REFH)이 입력된다. 트랜지스터(M1)의 소스는 노드(N6)에, 드레인은 노드(N7)에 연결되어 있고, 트랜지스터(M2)의 소스는 노드(N6)에, 드레인은 노드(N8)에 연결되어 있다.
트랜지스터(M3)의 드레인은 노드(N8)에, 소스는 그라운드에, 그리고 게이트는 노드(N7)에 연결되어 있다. 트랜지스터(M4)의 드레인은 노드(N7)에, 소스는 그라운드에, 그리고 게이트는 노드(N8)에 연결되어 있다.
트랜지스터(M7)의 드레인과 게이트는 노드(N7)에 연결되어 있고(다이오드 연결), 소스는 그라운드에 연결되어 있다. 트랜지스터(M5)의 드레인과 게이트는 노드(N8)에 연결되어 있고(다이오드 연결), 소스는 그라운드에 연결되어 있다. 트랜지스터(M5)의 게이트와 트랜지스터(M6)의 게이트가 서로 연결되어, 전류 미러 회로를 구성하고, 전류 복사비(M5:M6)는 1:A 수 있다. 트랜지스터(M7)의 게이트와 트랜지스터(M8)의 게이트가 서로 연결되어, 전류 미러 회로를 구성한다.
트랜지스터(M8)의 드레인은 노드(N9)에, 소스는 그라운드에 연결되어 있다.
트랜지스터(M9)과 트랜지스터(M10)는 차동 쌍을 구성하고, 트랜지스터(M9)의 게이트에는 피드백 전압(FBIN)이 입력되고, 트랜지스터(M10)의 게이트에는 제2 기준 전압(REFL)이 입력된다. 트랜지스터(M9)의 소스는 노드(N9)에, 드레인은 노드(N10)에 연결되어 있고, 트랜지스터(M10)의 소스는 노드(N9)에, 그리고 드레인은 노드(N11)에 연결되어 있다. 제2 기준 전압(REFL)은 제1 기준 전압(REFH) 보다 작은 전압이다.
트랜지스터(M14)의 드레인은 노드(N11)에, 소스는 그라운드에, 그리고 게이트는 노드(N10)에 연결되어 있다. 트랜지스터(M13)의 드레인은 노드(N10)에, 소스는 그라운드에, 그리고 게이트는 노드(N11)에 연결되어 있다.
트랜지스터(M15)의 드레인과 게이트는 노드(N10)에 연결되어 있고(다이오드 연결), 소스는 전원 전압(VDD)에 연결되어 있다. 트랜지스터(M11)의 드레인과 게이트는 노드(N11)에 연결되어 있고(다이오드 연결), 소스는 전원 전압(VDD)에 연결되어 있다. 트랜지스터(M11)의 게이트와 트랜지스터(M12)의 게이트가 서로 연결되어, 전류 미러 회로를 구성하고, 전류 복사비(M11:M12)는 1:B일 수 있다.
트랜지스터(M1, M2, M11-M15)는 p 채널 타입의 트랜지스터이고, 트랜지스터(M3-M10)는 n 채널 타입의 트랜지스터이다.
이하, 도 4 내지 도 6을 참조하여 트랜스컨덕턴스 개선 회로(11)의 동작을 설명한다.
도 4는 피드백 전압이 제1 기준 전압 보다 클 때의 트랜스컨덕턴스 개선 회로의 동작을 설명하기 위한 도면이다.
피드백 전압(FBIN)이 제1 기준 전압(REFH) 보다 크므로, 전류(IB)는 트랜지스터(M2) 및 트랜지스터(M5)를 통해 흐르고, 트랜지스터(M5)에 흐르는 전류는 전류 복사비에 따라 트랜지스터(M6)에 흐르게 된다. 이때, 트랜지스터(M1) 및 트랜지스터(M7)를 통해 전류가 흐르지 않는다. 그러면 트랜지스터(M8)에도 전류가 흐르지 않으므로, 트랜지스터(M12)에도 전류가 흐르지 않는다.
즉, 도 4에 도시된 바와 같이, 트랜지스터(M12)는 오프 되고, 트랜지스터(M6)가 온 되어, 보상 커패시터(15)로부터 트랜지스터(M6)를 통해 전류(IS1)가 싱크된다. 전류(IS1)의 크기는 전류 복사비(1:A)의 조절을 통해 조절될 수 있다.
피드백 전압(FBIN)이 제1 기준 전압(REFH) 보다 큰 기간 동안, 노드(N8)의 전압이 증가하고, 노드(N7)의 전압이 감소한다. 노드(N8)의 전압이 증가하면, 트랜지스터(M4)로 인해 노드(N7)의 전압이 감소한다. 노드(N7)의 전압이 감소하면, 트랜지스터(M3)에 의해 노드(N8)의 전압이 증가한다. 다시, 노드(N8)의 전압이 증가하면, 트랜지스터(M4)로 인해 노드(N7)의 전압이 감소하고, 노드(N7)의 전압이 감소하면, 트랜지스터(M3)에 의해 노드(N8)의 전압이 증가한다. 이와 같이, 반복적으로 노드(N8)의 전압은 증가하고, 노드(N7)의 전압은 감소하게 된다. 즉, 트랜지스터(M3, M4)는 Cross-Coupled Pair를 구성하여, 노드(N7)의 전압이 계속 감소하여 트랜지스터(M7)에 전류가 흐르지 않도록 한다.
도 5는 피드백 전압이 제1 기준 전압 보다 작을 때의 트랜스컨덕턴스 개선 회로의 동작을 설명하기 위한 도면이다.
피드백 전압(FBIN)이 제1 기준 전압(REFH) 및 제2 기준 전압(REFL) 보다 작으므로, 전류(IB)는 트랜지스터(M1) 및 트랜지스터(M7)를 통해 흐르고, 트랜지스터(M7)에 흐르는 전류는 전류 복사비에 따라 트랜지스터(M8)에 흐르게 된다. 피드백 전압(FBIN)이 제2 기준 전압(REFL) 보다 작으므로, 트랜지스터(M10) 및 트랜지스터(M11)을 통해 트랜지스터(M8)의 전류가 흐른다. 트랜지스터(M11)에 흐르는 전류는 전류 복사비에 따라 트랜지스터(M12)에 흐르게 된다. 이때, 트랜지스터(M2) 및 트랜지스터(M5)를 통해 전류가 흐르지 않으므로, 트랜지스터(M6)는 오프 상태로 트랜지스터(M6)에 전류가 흐르지 않는다.
즉, 도 5에 도시된 바와 같이, 트랜지스터(M6)는 오프 되고, 트랜지스터(M12)가 온 되어, 전원 전압(VDD)으로부터 트랜지스터(M12)를 통해 보상 커패시터(15)로 전류(IS2)가 공급된다. 전류(IS2)의 크기는 전류 복사비(1:B)의 조절을 통해 조절될 수 있다.
피드백 전압(FBIN)이 제2 기준 전압(REFL) 보다 작으므로, 노드(N11)의 전압이 감소하고, 노드(N10)의 전압이 증가한다. 노드(N11)의 전압이 감소하면, 트랜지스터(M13)로 인해 노드(N10)의 전압이 증가한다. 노드(N10)의 전압이 증가하면, 트랜지스터(M14)에 의해 노드(N11)의 전압이 감소한다. 다시, 노드(N11)의 전압이 감소하면, 트랜지스터(M13)로 인해 노드(N10)의 전압이 증가하고, 노드(N10)의 전압이 증가하면, 트랜지스터(M14)에 의해 노드(N11)의 전압이 감소한다. 이와 같이, 반복적으로 노드(N11)의 전압은 감소하고, 노드(N10)의 전압은 증가하게 된다. 즉, 트랜지스터(M14, M13)는 Cross-Coupled Pair를 구성하여, 노드(N10)의 전압을 계속 증가시켜, 트랜지스터(M9)에 전류가 흐르지 않도록 한다.
피드백 전압(FBIN)이 제1 기준 전압(REFH) 보다 작은 기간 동안, 노드(N7)의 전압이 증가하고, 노드(N8)의 전압이 감소한다. 노드(N7)의 전압이 증가하면, 트랜지스터(M3)로 인해 노드(N8)의 전압이 감소한다. 노드(N8)의 전압이 감소하면, 트랜지스터(M4)에 의해 노드(N7)의 전압이 증가한다. 다시, 노드(N7)의 전압이 증가하면, 트랜지스터(M3)로 인해 노드(N8)의 전압이 감소하고, 노드(N8)의 전압이 감소하면, 트랜지스터(M4)에 의해 노드(N7)의 전압이 증가한다. 이와 같이, 반복적으로 노드(N7)의 전압은 증가하고, 노드(N8)의 전압은 감소하게 된다. 즉, Cross-Coupled Pair를 구성하는 트랜지스터(M3, M4)에 의해 노드(N8)의 전압이 계속 감소하여 트랜지스터(M5)에 전류가 흐르지 않도록 한다.
도 6은 정상 상태에서의 트랜스컨덕턴스 개선 회로의 동작을 설명하기 위한 도면이다.
정상 상태에서 피드백 전압(FBIN)은 제1 기준 전압(REFH)과 제2 기준 전압(REFL) 사이에 속한다. 따라서, 트랜스컨덕턴스 개선 회로(11)는 트랜지스터(M6, M12)를 턴 오프 시켜, 트랜스컨덕턴스가 증가되지 않도록 동작한다.
도 6에 도시된 바와 같이, 피드백 전압(FBIN)이 제1 기준 전압(REFH) 보다 작고 제2 기준 전압(REFL) 크므로, 전류(IB)는 트랜지스터(M1) 및 트랜지스터(M7)를 통해 흐르고, 트랜지스터(M7)에 흐르는 전류는 전류 복사비에 따라 트랜지스터(M8)에 흐르게 된다. 피드백 전압(FBIN)이 제2 기준 전압(REFL) 보다 크므로, 트랜지스터(M9) 및 트랜지스터(M15)를 통해 트랜지스터(M8)의 전류가 흐른다. 정상 상태에서, 트랜지스터들(M8, M9, M15) 통해 흐르는 후미 전류(tail current)를 작게 설계하여 전력 소모를 최소화할 수 있다.
정상 상태에서, 트랜지스터(M2) 및 트랜지스터(M5)를 통해 전류가 흐르지 않으므로, 트랜지스터(M6)는 오프 상태로 트랜지스터(M6)에 전류가 흐르지 않는다. 트랜지스터(M10) 및 트랜지스터(M11)를 통해 전류가 흐르지 않으므로, 트랜지스터(M12)는 오프 상태로 트랜지스터(M12)에 전류가 흐르지 않는다. 즉, 도 6에 도시된 바와 같이, 트랜지스터(M6) 및 트랜지스터(M12)는 오프 되어, 보상 커패시터(15)로부터 전류가 싱크되거나, 보상 커패시터(15)로 전류가 공급되지 않는다.
제2 기준 전압(REFL)이 피드백 전압(FBIN) 보다 작으므로, 노드(N10)의 전압이 감소하고, 노드(N11)의 전압이 증가한다. 노드(N10)의 전압이 감소하면, 트랜지스터(M14)로 인해 노드(N11)의 전압이 증가한다. 노드(N11)의 전압이 증가하면, 트랜지스터(M13)에 의해 노드(N10)의 전압이 감소한다. 다시, 노드(N10)의 전압이 감소하면, 트랜지스터(M14)로 인해 노드(N11)의 전압이 증가하고, 노드(N11)의 전압이 증가하면, 트랜지스터(M13)에 의해 노드(N10)의 전압이 감소한다. 이와 같이, 반복적으로 노드(N10)의 전압은 감소하고, 노드(N11)의 전압은 증가하게 된다. 즉, Cross-Coupled Pair를 구성한 트랜지스터(M14, M13)에 의해 노드(N11)의 전압을 계속 증가시켜, 트랜지스터(M11)에 전류가 흐르지 않도록 한다.
아울러, 도 5를 참조로 하여 설명한 바와 같이, 피드백 전압(FBIN)이 제1 기준 전압(REFH) 보다 작은 기간 동안, Cross-Coupled Pair를 구성하는 트랜지스터(M3, M4)에 의해 노드(N8)의 전압이 계속 감소하여 트랜지스터(M5)에 전류가 흐르지 않도록 한다.
이와 같이, Cross-Coupled Pair를 구성하는 트랜지스터(M3, M4) 및 트랜지스터(M13, M14)에 의해 과도 상태에서는 불필요한 전류를 최소화하여 트랜스컨덕턴스 개선 회로(11)의 전력 효율을 증가시키고, 정상 상태에서는 트랜스컨덕턴스 개선 회로(11)가 DC-DC 컨버터의 동작에 영향을 주지 않도록 하여, DC-DC 컨버터의 안정도를 확보하고, 전력 효율을 증가시킬 수 있다.
도 7은 일 실시예에 따른 트랜스컨덕턴스 향상을 보여주는 시뮬레이션 그래프이다.
도 7에서 전류(IFBOUT)는 오차 증폭기(12)의 출력단에서 커패시터로 흐르는 방향이 정방향으로 설정되고, 전압(VFIN)은 피드백 기준 전압(FBREF)에서 피드백 전압(FBIN)을 뺀 전압으로 설정되고, 전류(IFBOUT)는 전압(VFIN)에 트랜스컨덕턴스(Gm)를 곱한 값에 따른다.
도 7에 도시된 바와 같이, 정상 상태(Steady-State)에서 전압(VFIN)이 정상 범위(VW1)일 때, 트랜스컨덕턴스 개선 회로(11)는 동작하지 않으므로(Disabled), 트랜스컨덕턴스(Gm)은 일정하게 제어된다. 과도(Transient) 상태에서 전압(VFIN)이 정상 범위(VW1)를 벗어나고, 트랜스컨덕턴스 개선 회로(11)가 동작하므로(Enabled), 트랜스컨덕턴스(Gm)가 증가한다. 트랜스컨덕턴스(Gm)의 증가에 따라 전류(IFBOUT)은 점선으로 표시한 종래에 비해 더 빠르게 감소하거나 증가할 수 있다.
도 8은 일 실시예에 따른 트랜스컨덕턴스 개선 회로가 적용된 보상 회로의 전달 함수에 대한 보드 플롯이다.
도 8의 상측 그래프는 보상 회로의 전달함수에 대한 주파수에 따른 이득을 나타낸 그래프이다. 트랜스컨덕턴스 개선 회로가 없는 종래 이득 그래프(81)에 비해, 트랜스컨덕턴스 개선 회로를 포함하는 전달 함수의 주파수에 대한 이득 그래프(82)가 동일 주파수에 대해서 위에 위치하는 것을 알 수 있다.
도 8의 하측 그래프는 보상 회로의 전달함수에 대한 주파수에 따른 위상 변화 그래프이다.
구체적으로, 트랜스컨덕턴스(Gm)는 종래 496.65 uA/V에서, 864.86 uA/V으로 증가하였고, 단위 이득 주파수는 종래 13.4 kHz에서 19.8kHz로 증가하였고, DC 이득은 종래 41.3dB에서 46.2dB로 증가하였으며,
위상 마진(phase margin)은 38.3 deg에서 40.7 deg로 증가하였다.
도 9는 일 실시예에 따른 DC-DC 컨버터의 과도 응답 시뮬레이션 결과이다.
도 9에 도시된 그래프는, DC-DC 컨버터의 입력 전압은 3.3V이고, 출력 전압(Vout)은 5.0V이며, 부하 전류(ILOAD)는 200mA~1.0A이고, 출력 커패시터는 30uF인 조건에서의 시뮬레이션 결과이다.
도 9에 도시된 바와 같이, 종래 출력 전압(91)에 비해 일 실시예에 따른 출력 전압(92)은 부하 증가에서의 정착 시간이 38.5us에서 24.7us으로 감소하여, 과도 응답이 35.8% 개선되었다. 또한, 부하 감소에서의 정착 시간이 23.3us에서 13.9us으로 감소하여, 과도 응답이 35.8% 개선되었다. 정착 시간은 출력 전압이 변동한 후 1% 오차 내의 범위에 진입하는 시간으로 설정되었다.
이와 같이, 일 실시예에 따른 트랜스컨덕턴스 개선 회로에 의하면, 과도 상태에서 트랜스컨덕턴스 증폭기의 트랜스컨덕턴스를 증가시켜, 과도 응답 특성을 개선할 수 있다. 디지털 제어 회로를 사용하여 저항 열 및 커패시터 열을 제어하는 종래와 달리 일 실시예는 아날로그 회로이므로, 저항 열 및 커패시터 열이 필요하지 않아 소형 폼팩터로 구현 가능하다.
또한, 온/오프 제어만 가능한 디지털 제어 회로와 달리 트랜스컨덕턴스를 아날로그 신호로 완만하게 제어할 수 있으므로, DC-DC 컨버터의 동작에 있어 안정도를 확보할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였으나, 본 발명의 권리범위가 이에 한정되는 것은 아니며 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 여러 가지로 변형 및 개량한 형태 또한 본 발명의 권리범위에 속한다.
1: DC-DC 컨버터
10: 스위치 제어 회로
11: 트랜스컨덕턴스 개선 회로
12: 오차 증폭기(error amplifier)
13: 기준 전압원
14: 보상 저항
15: 보상 커패시터
16: 오실레이터
17: PWM 비교기
100: 제어 회로
101: 전류원

Claims (10)

  1. 피드백 전압과 피드백 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기의 출력단에 연결되어 있는 트랜스컨덕턴스 개선 회로에 있어서,
    상기 오차 증폭기의 출력단에 연결되어 있는 보상 커패시터에 일단이 연결된 제1 트랜지스터;
    상기 보상 커패시터에 일단이 연결된 제2 트랜지스터; 및
    상기 피드백 전압이 제1 기준 전압 보다 클 때 상기 보상 커패시터로부터 상기 제1 트랜지스터를 통해 제1 전류를 싱크하고, 상기 피드백 전압이 제2 기준 전압 보다 작을 때 상기 보상 커패시터로 상기 제2 트랜지스터를 통해 제2 전류를 공급하는 제어 회로를 포함하는, 트랜스컨덕턴스 개선 회로.
  2. 제1항에 있어서,
    상기 제어 회로는,
    상기 제1 트랜지스터와 전류 미러 회로를 구성하는 제3 트랜지스터;
    상기 제2 트랜지스터와 전류 미러 회로를 구성하는 제4 트랜지스터;
    상기 제3 트랜지스터의 일단에 연결되고 상기 제1 기준 전압이 게이트에 입력되는 제5 트랜지스터;
    상기 제5 트랜지스터와 차동 쌍을 구성하고, 상기 피드백 전압이 게이트에 입력되는 제6 트랜지스터;
    상기 제4 트랜지스터의 일단에 연결되고 상기 제2 기준 전압이 게이트에 입력되는 제7 트랜지스터; 및
    상기 제7 트랜지스터와 차동 쌍을 구성하고, 상기 피드백 전압이 게이트에 입력되는 제8 트랜지스터를 포함하는, 트랜스컨덕턴스 개선 회로.
  3. 제2항에 있어서,
    상기 제어 회로는,
    상기 제6 트랜지스터의 일단에 연결되어 있는 일단 및 상기 일단에 연결된 게이트를 포함하는 제9 트랜지스터; 및
    상기 제9 트랜지스터와 전류 미러 회로를 구성하는 제10 트랜지스터를 더 포함하고,
    상기 제10 트랜지스터의 일단은, 상기 제7 트랜지스터의 일단 및 상기 제8 트랜지스터의 일단에 연결되어 있는, 트랜스컨덕턴스 개선 회로.
  4. 제2항에 있어서,
    상기 제어 회로는,
    상기 제5 트랜지스터의 일단에 연결된 게이트 및 상기 제6 트랜지스터의 일단에 연결되어 있는 일단을 포함하는 제11 트랜지스터; 및
    상기 제6 트랜지스터의 일단에 연결된 게이트 및 상기 제5 트랜지스터의 일단에 연결되어 있는 일단을 포함하는 제12 트랜지스터를 더 포함하는, 트랜스컨덕턴스 개선 회로.
  5. 제2항에 있어서,
    상기 제어 회로는,
    상기 제7 트랜지스터의 일단에 연결된 게이트 및 상기 제8 트랜지스터의 일단에 연결된 일단을 포함하는 제13 트랜지스터; 및
    상기 제8 트랜지스터의 일단에 연결된 게이트 및 상기 제7 트랜지스터의 일단에 연결된 일단을 포함하는 제14 트랜지스터를 더 포함하는, 트랜스컨덕턴스 개선 회로.
  6. 피드백 전압과 피드백 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기;
    상기 오차 증폭기의 출력단에 연결되어 있는 보상 커패시터; 및
    상기 보상 커패시터에 일단이 연결된 제1 트랜지스터 및 상기 보상 커패시터에 일단이 연결된 제2 트랜지스터를 포함하는 트랜스컨덕턴스 개선 회로를 포함하고,
    상기 트랜스컨덕턴스 개선 회로는,
    상기 피드백 전압이 제1 기준 전압 보다 클 때 상기 보상 커패시터로부터 상기 제1 트랜지스터를 통해 제1 전류를 싱크하고, 상기 피드백 전압이 제2 기준 전압 보다 작을 때 상기 보상 커패시터로 상기 제2 트랜지스터를 통해 제2 전류를 공급하는 제어 회로를 포함하는, 스위치 제어 회로.
  7. 제6항에 있어서,
    상기 트랜스컨덕턴스 개선 회로는,
    상기 제1 트랜지스터와 전류 미러 회로를 구성하는 제3 트랜지스터;
    상기 제3 트랜지스터의 일단에 연결되고 상기 제1 기준 전압이 게이트에 입력되는 제5 트랜지스터; 및
    상기 제5 트랜지스터의 일단에 연결되어 있는 전류원을 더 포함하고,
    상기 피드백 전압이 상기 제1 기준 전압 보다 클 때, 상기 제3 트랜지스터 및 상기 제5 트랜지스터를 통해 흐르는 전류가 복사되어 상기 제1 트랜지스터에 흐르는, 스위치 제어 회로.
  8. 제6항에 있어서,
    상기 트랜스컨덕턴스 개선 회로는,
    정전류원;
    상기 제2 트랜지스터와 전류 미러 회로를 구성하는 제4 트랜지스터;
    상기 정전류원에 연결된 일단 및 상기 피드백 전압이 입력되는 게이트를 포함하는 제6 트랜지스터;
    상기 제4 트랜지스터의 일단에 연결되고 상기 제2 기준 전압이 게이트에 입력되는 제7 트랜지스터; 및
    상기 제6 트랜지스터의 타단에 연결되어 있는 일단 및 상기 일단에 연결된 게이트를 포함하는 제9 트랜지스터; 및
    상기 제9 트랜지스터와 전류 미러 회로를 구성하는 제10 트랜지스터를 더 포함하고,
    상기 피드백 전압이 상기 제2 기준 전압 보다 작을 때, 상기 제6 트랜지스터 및 제9 트랜지스터를 흐르는 전류가 상기 제10 트랜지스터에 복사되고, 상기 제10 트랜지스터에 흐르는 전류가 상기 제4 트랜지스터 및 제7 트랜지스터에 흐르는, 스위치 제어 회로.
  9. 제6항에 있어서,
    상기 트랜스컨덕턴스 개선 회로는,
    정전류원;
    상기 정전류원에 연결된 일단 및 상기 피드백 전압이 입력되는 게이트를 포함하는 제6 트랜지스터;
    상기 피드백 전압이 게이트에 입력되는 제8 트랜지스터;
    상기 제6 트랜지스터의 타단에 연결되어 있는 일단 및 상기 일단에 연결된 게이트를 포함하는 제9 트랜지스터;
    상기 제8 트랜지스터의 일단에 연결되어 있는 일단을 포함하고, 상기 제9 트랜지스터와 전류 미러 회로를 구성하는 제10 트랜지스터; 및
    상기 제8 트랜지스터의 타단에 연결되어 있고 다이오드 연결되어 있는 제15 트랜지스터를 더 포함하고,
    상기 피드백 전압이 상기 제1 기준 전압과 상기 제2 기준 전압 사이일 때, 상기 제6 트랜지스터 및 상기 제9 트랜지스터를 흐르는 전류가 상기 제10 트랜지스터에 복사되고, 상기 제10 트랜지스터에 흐르는 전류가 상기 제8 트랜지스터 및 상기 제15 트랜지스터에 흐르는, 스위치 제어 회로.
  10. 전력 스위치; 및
    출력 전압에 대응하는 피드백 전압과 피드백 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기;
    상기 오차 증폭기의 출력과 소정의 신호를 비교하여 상기 전력 스위치의 스위칭 동작을 제어하는 게이트 전압을 생성하는 PWM 제어기;
    상기 오차 증폭기의 출력단에 연결되어 있는 보상 커패시터; 및
    상기 보상 커패시터에 일단이 연결된 제1 트랜지스터 및 상기 보상 커패시터에 일단이 연결된 제2 트랜지스터를 포함하는 트랜스컨덕턴스 개선 회로를 포함하고,
    상기 트랜스컨덕턴스 개선 회로는,
    상기 피드백 전압이 제1 기준 전압 보다 클 때 상기 보상 커패시터로부터 상기 제1 트랜지스터를 통해 제1 전류를 싱크하고, 상기 피드백 전압이 제2 기준 전압 보다 작을 때 상기 보상 커패시터로 상기 제2 트랜지스터를 통해 제2 전류를 공급하는 제어 회로를 포함하는, DC-DC 컨버터.
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* Cited by examiner, † Cited by third party
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JP2019047720A (ja) * 2017-08-30 2019-03-22 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． Ｄｃ−ｄｃ変換器にてフィードバック電流を生成するシステム及び方法

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