KR102393770B1 - 메모리 비트 셀의 동적 판독 동작에 대한 지연된 키퍼 회로의 누설―인식 활성화 제어 - Google Patents

메모리 비트 셀의 동적 판독 동작에 대한 지연된 키퍼 회로의 누설―인식 활성화 제어 Download PDF

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Abstract

메모리 비트 셀의 동적 판독 동작에 대한 지연된 키퍼 회로의 누설-인식 활성화 제어가 개시된다. 일 양상에서, 메모리 비트 셀에 대해 판독 동작들을 수행하도록 구성된 동적 판독 회로에 대한 누설-인식 활성화 제어 회로가 제공된다. 판독 동작이 개시될 때, 동적 노드를 반대 전압 레벨들로 풀링하는, 동적 판독 회로 내의 지연된 키퍼 회로와 판독 포트 회로 사이의 경쟁을 방지 또는 완화하기 위해, 누설-인식 활성화 제어 회로는, NFET(N-type Field-Effect Transistor) 누설 전류와 PFET(P-type FET) 누설 전류의 비교에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 적응적으로 제어하도록 구성된다. 이러한 방식으로, 누설-인식 활성화 제어 회로는 NFET들 및 PFET들의 실제 상대적인 세기들에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 적응적으로 조정할 수 있다.

Description

메모리 비트 셀의 동적 판독 동작에 대한 지연된 키퍼 회로의 누설―인식 활성화 제어
[0001] 본 출원은, 2016년 3월 30일자로 "LEAKAGE-AWARE ACTIVATION CONTROL OF A DELAYED KEEPER CIRCUIT FOR A DYNAMIC READ OPERATION IN A MEMORY BIT CELL"란 명칭으로 출원된 미국 특허 출원 일련 번호 제15/085,187 호를 우선권으로 주장하며, 상기 특허 출원은 본원에 인용에 의해 그 전체가 통합된다.
[0002] 본 개시내용의 기술은 일반적으로 데이터를 저장하기 위해 메모리 비트 셀들을 사용하는 메모리 시스템에 관한 것이며, 더 상세하게는, 메모리 비트 셀에서 동적 판독 동작을 수행하기 위한 동적 판독 회로들에 관한 것이다.
[0003] CPU(central processing unit) 또는 다른 프로세서들을 포함하는 프로세서-기반 시스템들은 시스템 동작들을 위해 다양한 타입들의 메모리를 활용한다. 이러한 메모리는 데이터 저장을 위한 시스템 메모리로 사용될 수 있다. 이러한 메모리는 또한 CPU 또는 프로세서에 의해 실행될 프로그램 코드 또는 명령들을 저장하는 데 사용될 수 있다.
[0004] 예컨대, 도 1은 프로세서-기반 시스템에 제공될 수 있는 메모리 시스템(100)을 예시한다. 이러한 특정 예에서 메모리 시스템(100)은 도 1에 도시된 바와 같이, 데이터를 저장하기 위한 메모리 비트 셀들(102(1)-102(N))을 사용한다. 각각의 메모리 비트 셀(102)은 단일 비트의 정보를 저장할 수 있다. 도 1에서, 복수의 메모리 비트 셀들(102(1)-102(N))을 포함하는 단일 메모리 비트 셀 열(104)이 도시되며, 여기서 'N'은 요구되는 메모리 비트 셀들의 행들(rows)의 임의의 수일 수 있다. 그러나, 메모리 비트 셀들(102(1)-102(N))의 데이터 어레이를 제공하기 위해 다수의 메모리 비트 셀 열들(columns)(104)이 메모리 시스템(100)에 제공될 수 있다는 것이 주목된다. 이러한 예에서, 메모리 비트 셀들(102(1)-102(N))은 8 트랜지스터(T)(8-T) 보수(complement) 메모리 비트 셀들의 형태로 제공된다. 메모리 비트 셀(102(1))을 참조 예로서 사용하면, 각각의 메모리 비트 셀(102(1)-102(N))은, 잘 알려진 바와 같이, 2개의 교차-커플링된 인버터들(106(1), 106(2))(즉, 4개의 트랜지스터들), 및 기록 동작들을 수행하기 위한 메모리 비트 셀(102(1))의 액세스된 메모리 행 1에 대해 행 워드 라인(WL(1))에 의해 활성화되도록 구성된 2개의 액세스 트랜지스터들(108(1), 108(2))을 포함한다. 2개의 추가 트랜지스터들, 즉, 풀-다운(pull-down) NFET(110(1)) 및 판독 포트 NFET(110(2))는 메모리 비트 셀(102(1))에서 판독 동작들을 수행하기 위한 동적 판독 회로(112)의 부분으로서 메모리 비트 셀(102(1))에 제공된다. 동적 판독 회로(112)는 메모리 비트 셀 열(104)에 대한 메모리 비트 셀들(102(1)-102(N)) 각각에 대한 판독 동작들을 수행한다. 주어진 개개의 메모리 행(1-N)에 대한 특정 워드 라인(WL(1)-WL(N))의 어서션(assertion)은, 어떠한 메모리 비트 셀(102(1)-102(N))이 판독 동작 동안에 동적 판독 회로(112)에 의해 판독되는지를 제어한다. 추가의 풀-다운 NFET(110(1)) 및 판독 포트 NFET(110(2))를 동적 판독 회로(112)에 제공하는 것은 메모리 비트 셀(102(1))의 판독 성능으로부터 메모리 비트 셀(102(1))의 기록 성능을 디커플링한다.
[0005] 메모리 비트 셀(102(1))의 사전-충전 페이즈(pre-charge phase) 동안에, 전하 PFET(P-type Field-Effect Transistor)(116)는, 판독 클록 신호(read_clk)(118)가 판독 동작이 활성이 아니라는 것을 표시하는 로우 로직 레벨(low logic level)인 것에 대한 응답으로 활성화된다. 이는 동적 판독 회로(112) 내의 동적 노드(120)가 전압(Vdd)으로 사전-충전되게 한다. 이어서, 평가 페이즈 동안에, 판독 클록 신호(read_clk)(118)가 판독 동작을 나타내는 로직 하이 레벨인 것에 대한 응답으로, PFET(116)는 턴 오프되고, 풀-다운 NFET(110(1))는 접지(GND)에 커플링되도록 활성화된다. 판독 동작 동안에, 선택된 메모리 비트 셀(102(1)-102(N)) 내의 보수 노드(122C) 상의 전하가 로지컬 '1'(즉, 전압(Vdd))이면, 풀-다운 NFET(110(1))는 동적 노드(120)를 접지(GND)로 풀 다운하도록 활성화된다. 동적 노드(120)를 접지(GND)로 풀링하는 것은 인버터(126)에 의해 판독 노드(read out node)(124) 상에서 로지컬 '1'이 생성되게 할 것이다. 그러나, 키퍼 회로(128)는 판독 동작 동안에 로지컬 '1' 상태를 갖는 보수 노드(122C)에 의해 초기에 활성화되고, 이는 인버터(126)가 판독 노드(124) 상에서 로지컬 '0'을 생성하게 하고 키퍼 회로(keeper circuit)(128)가 활성화되게 유지하고, 이로써, 풀-다운 NFET(110(1))와 경쟁하여 동적 노드(120)를 전압(Vdd)까지 풀링한다.
[0006] 본 개시내용의 양상들은 메모리 비트 셀의 동적 판독 동작에 대한 지연된 키퍼 회로(delayed keeper circuit)의 누설-인식 활성화 제어를 수반한다. 이와 관련하여, 일 양상에서, 메모리 비트 셀에 대한 판독 동작을 수행하도록 구성된 동적 판독 회로에 대한 누설-인식 활성화 제어 회로가 제공된다. 동적 판독 회로는, 동적 판독 동작의 평가 페이즈(evaluation phase) 동안 동적 판독 회로의 동적 노드 상에 어서팅(assert)된 선택된 메모리 비트 셀로부터 판독 값(read out value)을 유지하도록 구성된 지연된 키퍼 회로를 포함한다. 판독 동작이 개시될 때, 동적 노드를 반대 전압 레벨들로 풀링(pulling)하는 동적 판독 회로 내의 판독 포트 회로와 지연된 키퍼 회로 사이의 경쟁(contention)을 방지 또는 완화하기 위해, 지연된 키퍼 회로는 평가 페이즈 동안 선택적으로 비활성화된다. 그러나, 프로세스 변동 및 기술 노드 스케일링(technology node scaling)과 같은 팩터들이 지연된 키퍼 회로 및 판독 포트 회로 내의 트랜지스터들의 누설 전류, 및 따라서 그들의 상대적인 트랜지스터 세기들에 영향을 미칠 수 있기 때문에, 본원에 개시된 양상들은 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위한 누설-인식 활성화 제어 회로를 포함한다. 누설-인식 활성화 제어 회로는, NFET(N-type Field-Effect Transistor) 누설 전류와 PFET(P-type FET) 누설 전류의 비교에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 적응적으로 제어하도록 구성된다. 이러한 방식으로, 동적 판독 회로의 지연된 키퍼 회로 및 판독 포트 회로 내의 NFET들 및 PFET들의 상대적인 세기들이 설계 시간 가정들에 따라 다르면, 누설-인식 활성화 제어 회로는, 판독 동작의 평가 페이즈의 개시에 대한 응답으로, 판독 포트 회로와의 경쟁을 피하거나 감소시키기 위해, NFET들 및 PFET들의 실제 상대적인 세기들에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 적응적으로 조정할 수 있다.
[0007] 이와 관련하여, 하나의 예시적인 양상에서, 메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로가 제공된다. 누설-인식 활성화 제어 회로는 동적 판독 회로 내의 적어도 하나의 NFET의 누설 전류를 나타내는 NFET 누설 표시자를 제공하도록 구성된 NFET 누설 회로를 포함한다. 누설-인식 활성화 제어 회로는 또한 동적 판독 회로 내의 적어도 하나의 PFET의 누설 전류를 나타내는 PFET 누설 표시자를 제공하도록 구성된 PFET 누설 회로를 포함한다. 누설-인식 활성화 제어 회로는 또한 비교기 회로를 포함한다. 비교기 회로는 NFET 누설 표시자 및 PFET 누설 표시자를 수신하도록 구성된다. 비교기 회로는 또한 NFET 누설 표시자와 PFET 누설 표시자를 비교하도록 구성된다. 비교기 회로는 또한 NFET 누설 표시자와 PFET 누설 표시자의 비교에 기반하여 FET 누설 신호를 생성하도록 구성된다. 누설-인식 활성화 제어 회로는 또한, 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위한 FET 누설 신호에 기반하여 적어도 하나의 제어 신호를 적응적으로 생성하도록 구성된 제어 신호 생성기를 포함한다.
[0008] 다른 예시적인 양상에서, 메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로가 제공된다. 누설-인식 활성화 제어 회로는 동적 판독 회로 내의 적어도 하나의 NFET의 누설 전류를 나타내는 NFET 누설 표시자를 제공하기 위한 수단을 포함한다. 누설-인식 활성화 제어 회로는 또한 동적 판독 회로 내의 적어도 하나의 PFET의 누설 전류를 나타내는 PFET 누설 표시자를 제공하기 위한 수단을 포함한다. 누설-인식 활성화 제어 회로는 또한 NFET 누설 표시자 및 PFET 누설 표시자를 수신하기 위한 수단을 포함한다. 누설-인식 활성화 제어 회로는 또한 NFET 누설 표시자와 PFET 누설 표시자를 비교하기 위한 수단을 포함한다. 누설-인식 활성화 제어 회로는 또한 NFET 누설 표시자와 PFET 누설 표시자의 비교에 기반하여 FET 누설 신호를 생성하기 위한 수단을 포함한다. 누설-인식 활성화 제어 회로는 또한 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위해 FET 누설 신호에 기반하여 적어도 하나의 제어 신호를 적응적으로 생성하기 위한 수단을 포함한다.
[0009] 다른 예시적인 양상에서, 메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 방법이 제공된다. 방법은 동적 판독 회로 내의 적어도 하나의 NFET의 누설 전류를 결정하는 단계를 포함한다. 방법은 또한 동적 판독 회로 내의 적어도 하나의 PFET의 누설 전류를 결정하는 단계를 포함한다. 방법은 또한 적어도 하나의 NFET의 결정된 누설 전류와 적어도 하나의 PFET의 결정된 누설 전류를 비교하는 단계를 포함한다. 방법은 또한 적어도 하나의 NFET의 결정된 누설 전류와 적어도 하나의 PFET의 결정된 누설 전류의 비교에 기반하여, 지연된 키퍼 회로에 대한 적어도 하나의 제어 신호를 적응적으로 생성하는 단계를 포함한다.
[0010] 다른 예시적인 양상에서, 메모리 시스템이 제공된다. 메모리 시스템은 보수 전압을 저장하도록 구성된 저장 회로 및 저장 회로에 커플링된 판독 포트 회로를 포함하는 메모리 비트 셀을 포함한다. 판독 포트 회로는 판독 동작에 대한 응답으로 동적 노드 상에 보수 전압을 생성하도록 구성된다. 메모리 시스템은 또한 동적 판독 회로를 포함한다. 동적 판독 회로는 동적 노드, 및 평가 페이즈 외부에서 동적 노드 상의 보수 전압을 유지하기 위해 펄스에 대한 응답으로 활성화되도록 구성되고, 판독 동작의 평가 페이즈에 대한 응답으로 펄스에 대한 응답으로 비활성화되도록 구성된 지연된 키퍼 회로를 포함한다. 메모리 시스템은 또한 누설-인식 활성화 제어 회로를 포함한다. 누설-인식 활성화 제어 회로는 적어도 하나의 NFET의 누설 전류와 적어도 하나의 PFET의 누설 전류의 비교에 기반하여 FET 누설 신호를 생성하도록 구성된 누설 회로를 포함한다. 누설-인식 활성화 제어 회로는 또한, 제2 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위한 FET 누설 신호에 기반하여 적어도 하나의 제어 신호를 적응적으로 생성하도록 구성된 제어 신호 생성기를 포함한다. 메모리 시스템은 또한 적어도 하나의 제어 신호에 대한 응답으로, 제2 지연된 키퍼 회로의 활성화 및 비활성화를 위한 제어 활성화 타이밍에 기반하여 펄스 폭을 갖는 펄스를 생성하도록 구성된 펄스 생성기를 포함한다.
[0011] 도 1은 8 트랜지스터(T)(8-T) 메모리 비트 셀들 및 메모리 비트 셀들에 대한 판독 동작들을 수행하기 위한 동적 판독 회로를 사용하는 예시적인 메모리 시스템의 개략도이다.
[0012] 도 2는 복수의 메모리 비트 셀들, 및 판독 동작에 대한 응답으로 NFET(들)(N-type Field-Effect Transistor(s)) 누설 전류와 PFET(들)(P-type FET(s)) 누설 전류의 비교에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위한 누설-인식 활성화 제어 회로를 사용하는 동적 판독 회로를 포함하는 예시적인 메모리 시스템의 회로도이다.
[0013] 도 3a는, 도 2의 동적 판독 회로 내의 키퍼 회로의 활성화가 충분히 길게 지연되지 않고, 이로써 동적 판독 회로의 동적 노드의 풀-다운을 푸싱-아웃하고 판독 성능에 영향을 주는 것을 예시하는 타이밍도이다.
[0014] 도 3b는, 도 2의 동적 판독 회로 내의 지연된 키퍼 회로의 활성화가 너무 길게 지연되고, 이로써 동적 판독 회로의 동적 노드가 접지로 드룹 다운(droop down)되게 하여 판독 동작에 대한 응답으로 부정확한 판독 값이 생성되게 하는 것을 예시하는 타이밍도이다.
[0015] 도 4는 NFET 대 PFET 누설 전류/세기의 비율과 도 2의 동적 판독 회로의 지연된 키퍼 회로의 활성화 타이밍 간의 예시적인 관계를 예시하는 그래프이다.
[0016] 도 5는, NFET 누설 전류와 PFET 누설 전류의 비교에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위해, 지연된 키퍼 회로에 제공되는 펄스의 활성화 타이밍을 제어하기 위한 적어도 하나의 제어 신호를 생성하기 위해 도 2의 동적 판독 회로에 제공될 수 있는 예시적인 누설-인식 활성화 제어 회로의 개략도이다.
[0017] 도 6은 메모리 비트 셀에서의 판독 동작들에 대해 도 5의 동적 판독 회로의 지연된 키퍼 회로의 활성화 타이밍을 제어하는 예시적인 프로세스를 예시하는 흐름도이다.
[0018] 도 7은 NFET 누설 전류와 PFET 누설 전류의 비교에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위해 지연된 키퍼 회로에 제공되는 펄스의 활성화 타이밍을 제어하기 위한 제어 신호를 생성하기 위해 도 2의 동적 판독 회로에 제공될 수 있는 다른 예시적인 누설-인식 활성화 제어 회로의 개략도이다.
[0019] 도 8a는 도 2의 동적 판독 회로의 누설-인식 활성화 제어 회로에 사용될 수 있는 예시적인 NFET 누설 회로의 회로도이고, NFET 누설 회로는 동적 판독 회로 내의 적어도 하나의 NFET의 누설 전류를 표시하는 NFET 누설 표시자를 제공하도록 구성된다.
[0020] 도 8b는 도 2의 동적 판독 회로의 누설-인식 활성화 제어 회로에 사용될 수 있는 예시적인 PFET 누설 회로의 회로도이고, PFET 누설 회로는 동적 판독 회로 내의 적어도 하나의 PFET의 누설 전류를 표시하는 PFET 누설 표시자를 제공하도록 구성된다.
[0021] 도 9는 다양한 NFET 누설 표시자 및 PFET 누설 표시자 비율들에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위해 도 6의 누설-인식 활성화 제어 회로에 의해 생성된 예시적인 누설 FET 누설 제어 워드를 예시하는 로직 테이블이다.
[0022] 도 10은 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위한 도 9의 로직 테이블에 따라 FET 누설 제어 워드를 생성하기 위한 도 6의 누설-인식 활성화 제어 회로에 대한 예시적인 로직 스테이트먼트들(logic statements)의 리스팅이다.
[0023] 도 11은 NFET 누설 표시자와 PFET 누설 표시자의 비교에 기반하여, 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위해 도 7의 누설-인식 활성화 제어 회로로부터 생성된 제어 신호를 수신하도록 구성된 예시적인 펄스 생성기의 회로도이다.
[0024] 도 12는, 판독 동작에 대한 응답으로 그리고 본원에 개시된 양상들 중 임의의 것에 따라, 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위한 누설-인식 활성화 제어 회로를 사용하는 동적 판독 회로를 포함하는 메모리 시스템을 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록도이다.
[0025] 이제, 도시한 도면들을 참조하여, 본 개시내용의 몇몇 예시적 양상들이 설명된다. "예시적"이란 단어는 본원에서 "예, 사례, 또는 예시로서의 역할을 하는"을 의미하기 위해 사용된다. 본원에서 "예시적"으로서 설명되는 임의의 양상이 반드시 다른 양상들에 비하여 바람직하거나 또는 유리한 것으로서 해석되지 않는다.
[0026] 도 2는 프로세서-기반 시스템(202)에 포함될 수 있는 메모리 시스템(200)을 예시한다. 프로세서-기반 시스템(202)은 예로서 SoC(system-on-a-chip)(204)에 제공될 수 있다. 메모리 시스템(200)은 데이터를 저장하기 위해 복수의 메모리 비트 셀들(204(1)-204(N))을 사용하며, 여기서 'N'은 요구되는 메모리 비트 셀들(204(1)-204(N))의 행들의 임의의 수일 수 있다. 각각의 메모리 비트 셀(204(1)-204(N))은 단일 비트의 정보를 저장할 수 있다. 도 2에서, 복수의 메모리 비트 셀들(204(1)-204(N))을 포함하는 단일 메모리 비트 셀 열(206)이 도시된다. 그러나, 메모리 비트 셀들(204(1)-204(N))의 데이터 어레이를 제공하기 위해, 다수의 메모리 비트 셀 열들(206)이 메모리 시스템(200)에 제공될 수 있다는 것이 주목된다. 이러한 예에서, 각각의 메모리 비트 셀(204(1)-204(N))을 나타내는 참조 예로서 메모리 비트 셀(204(1))을 사용하면, 메모리 비트 셀(204(1))은 저장 유닛(210(1)-210(N))을 형성하기 위한 2개의 교차-커플링된 인버터들(208(1), 208(2))(즉, 4개의 트랜지스터들) 및 2개의 액세스 트랜지스터들(212(1), 212(2))을 6 트랜지스터(T)(6-T) 보수 메모리 비트 셀 어레인지먼트에 포함한다. 2개의 액세스 트랜지스터들(212(1), 212(2))은 판독 및 기록 동작을 수행하기 위해 메모리 비트 셀들(204(1)-204(N))의 액세스된 메모리 행 1에 대해 행 워드 라인(WL(1), WL(N))에 의해 활성화되도록 구성된다.
[0027] 계속해서 도 2를 참조하면, 선택된 메모리 비트 셀(204(1)-204(N))에 대해 판독 동작을 수행하기 위해 메모리 시스템(200)에 동적 판독 회로(214)가 제공된다. 주어진 개개의 메모리 행(1-N)에 대한 특정 워드 라인(WL(1)-WL(N))의 어서션은, 판독 동작 동안에 동적 판독 회로(214)에 의해 어느 메모리 비트 셀(204(1)-204(N))이 판독되는지를 제어한다. 예로서 메모리 비트 셀(204(1))에 관련하여, 메모리 비트 셀(204(1))에 대한 판독 동작을 위한 동적 판독 회로(214)의 부분으로서 메모리 비트 셀(204(1))에 판독 포트 회로(216(1))가 제공된다. 이러한 예에서, 판독 포트 회로(216(1))는, 8 트랜지스터(8-T) 메모리 비트 셀로서 제공되도록 메모리 비트 셀(204(1))을 제공하기 위해, 2개의 트랜지스터들, 풀-다운 NFET(218(1)) 및 판독 포트 NFET(218(2))를 포함하는 NFET-기반 판독 포트 회로이다. 풀-다운 NFET(218(1))는 판독 동작에 대한 응답으로 판독 클록 신호(read_clk)(220)에 대한 응답으로 활성화된다. 판독 포트 NFET(218(2))는 보수 노드(222C) 상의 전압(즉, 데이터)이 로지컬 하이 레벨인 것에 기반하여 활성화되고, 이는 동적 판독 회로(214)의 동적 노드(224)가 접지(GND)로 풀링되게 한다. 판독 포트 NFET(218(2))는 보수 노드(222C) 상의 전압(즉, 데이터)이 로지컬 로우 레벨인 것에 기반하여 비활성화되고, 이는 동적 판독 회로(214)의 동적 노드(224)가 자신의 전하를 전압(Vdd)으로 유지하게 한다. 어느 경우에나, 메모리 비트 셀(204(1))은 판독 동작에 대한 응답으로 보수 노드(222C) 상의 전압이 되도록 동적 노드(224) 상의 전압을 생성하도록 구성된다. 판독 포트 회로(216(1))에서 추가적인 풀-다운 NFET(218(1)) 및 판독 포트 NFET(218(2))를 제공하는 것은 메모리 비트 셀(204(1))의 기록 성능을 메모리 비트 셀(204(1))의 판독 성능으로부터 디커플링한다.
[0028] 메모리 비트 셀(204(1))의 사전-충전 페이즈 동안, 동적 판독 회로(214)의 사전-충전 PFET(226)는, 판독 클록 신호(read_clk)(220)가 판독 동작이 활성이 아니라는 것을 표시하는 로우 로직 레벨인 것에 대한 응답으로 활성화된다. 이는, 동적 판독 회로(214)의 동적 노드(224)가 전압(Vdd)으로 사전 충전되게 한다. 이어서, 판독 클록 신호(read_clk)(220)가 판독 동작이 활성이라는 것을 표시하는 로직 하이 레벨인 것에 대한 응답으로 평가 페이즈 동안에, 사전-충전 PFET(226)는 턴 오프되고, 풀-다운 NFET(218(1))는 접지(GND)에 커플링되도록 활성화된다. 메모리 비트 셀(204(1))의 보수 노드(222C) 상의 전하가 판독 동작 동안 로지컬 '1'(즉, 전압(Vdd))이면, 판독 포트 NFET(218(2))는 동적 노드(224)를 접지(GND)로 풀 다운하도록 활성화된다. 동적 노드(224)를 접지(GND)로 풀링 다운하는 것은 로지컬 '1'이 인버터(230)에 의해 판독 노드(228) 상에 생성되게 할 것이다. 그러나, 이러한 예에서 PFET(233)로 구성된 PFET-기반 지연된 키퍼 회로인 동적 판독 회로(214)에 제공된 지연된 키퍼 회로(232)는, 판독 동작이 활성화될 때 턴 오프된다. 그러나, 이어서, 지연된 키퍼 회로(232)는 PFET들 및 NFET들의 누설 전류들에 민감하지 않은 설계된 시간의 양 후에 턴 온된다. 지연된 키퍼 회로(232)가 너무 일찍 턴 온되고, 노드(222C)가 로직 "1"에 있을 때, 자신의 누설이 풀 다운 NFET(218(1) 및 판독 포트 NFET(218(2))에 비해 크면, 동적 노드(224)는 판독 포트 회로(216(1)) 내의 풀-다운 NFET(218(1))와 경쟁하여 전압(Vdd)쪽으로 풀 업될 것이다.
[0029] 도 2의 메모리 시스템(200)의 동적 노드(224) 상의 판독 포트 회로(216(1)) 내의 지연된 키퍼 회로(232)와 풀-다운 NFET(218(1)) 사이의 이러한 경쟁을 피하거나 감소시키기 위해, 도 2에 도시된 바와 같이, 펄스 생성기(234)가 제공된다. 펄스 생성기(234)는, 판독 포트 회로(216(1))의 풀-다운 NFET(218(1))와 지연된 키퍼 회로(232) 사이의 경쟁을 피하거나 감소시키기 위해, 판독 클록 신호(read_clk)(220)에 대한 응답으로 지연된 키퍼 회로(232)를 활성화 및 비활성화하도록 구성된다. 펄스 생성기(234)는 판독 동작을 나타내는 판독 클록 신호(read_clk)(220)에 대한 응답으로 펄스(236)를 생성하도록 구성된다. 이러한 예에서, 펄스(236)가 지연된 키퍼 회로(232)의 게이트(G)에 제공된다. 따라서, 초기에, 동적 판독 회로(214)의 평가 페이즈 동안, 펄스 생성기(234)는 동적 노드 (224) 상의 풀-다운 NFET(218(1))와의 경쟁을 피하기 위해 지연된 키퍼 회로(232)를 초기에 비활성화시키기 위해 출력 노드(237) 상에서 펄스(236)를 생성한다. 이러한 예에서, 펄스 생성기(234)에 의해 생성된 펄스(236)는 활성 로우 펄스인데, 왜냐하면 지연된 키퍼 회로(232)가 이러한 예에서 더 낮은 신호 레벨에 의해 활성화된 PFET이기 때문이다. 펄스(236)의 펄스 폭은, 풀-다운 NFET(218(1))가 동적 노드(224)에 대해 평가 페이즈를 수행할 수 있게 하는 원하는 시간 기간 동안에 지연된 키퍼 회로(232)의 비활성화를 제어하기 위해 펄스 생성기(234)에 의해 제어된다. 이후에, 동적 판독 회로(214)의 후속 킵 페이즈(subsequent keep phase) 동안에, 펄스(236)는 출력 노드(237)에서 만료되고, 이는 동적 노드(224) 상에 판독 전압(즉, 데이터)을 유지하도록 지연된 키퍼 회로(232)를 활성화한다.
[0030] 따라서, 위에 논의된 바와 같이, 메모리 시스템(200)의 펄스 생성기(234)에 의한 펄스(236)의 생성의 타이밍 제어는 판독 포트 회로(216(1)) 내의 풀-다운 NFET(218(1))와 지연된 키퍼 회로(232) 사이의 경쟁을 피하거나 감소시키기 위해 중요하다. 활성화 타이밍 제어는 설계에서 판독 포트 회로(216(1)) 내의 풀-다운 NFET(218(1)) 및 지연된 키퍼 회로(232)의 트랜지스터들의 구동 세기에 기반하여 설계될 수 있다. 그러나, 지연된 키퍼 회로(232) 및 풀-다운 NFET(218(1)) 내의 트랜지스터들의 구동 세기는, 팩터들, 이를테면, 프로세스 변동 및 기술 노드 스케일링으로 인해 설계 파라미터들에 따라 다를 수 있다. 트랜지스터 구동 세기의 이러한 변동들의 결과로서, 지연된 키퍼 회로(232)의 트랜지스터 구동 세기는 판독 포트 회로(216(1))에 비해 설계에서 예상된 것보다 더 강할 수 있다. 이러한 시나리오에서, 펄스 생성기(234)에 의한 펄스(236)의 생성은 판독 포트 회로(216(1))에서 지연된 키퍼 회로(232) 및 풀-다운 NFET(218(1)) 간의 경쟁을 피하거나 감소시키기에 충분히 길게 지연되지 않을 수 있다. 반면에, 판독 포트 회로(216(1))의 트랜지스터 구동 세기가 지연된 키퍼 회로(232)에 비해 설계에서 예상된 것보다 더 강하면, 펄스 생성기(234)에 의한 펄스(236)의 생성은 판독 포트 회로(216(1))에서 지연된 키퍼 회로(232) 및 풀-다운 NFET(218(1)) 간의 경쟁을 피하거나 감소시키기에 너무 길게 지연될 수 있다.
[0031] 예컨대, 도 2의 메모리 비트 셀(204(1)) 내의 보수 노드(222C)가 판독 동작 이전에 로지컬 '1' 상태를 갖고, 지연된 키퍼 회로(232)를 활성화하기 위해 시간(T1)에서 펄스(236)의 생성이, 도 3a에 도시된 바와 같이, 너무 일찍이거나 충분히 지연되지 않는다면, 풀-다운 NFET(218(1))에 의한 동적 노드(224)의 풀-다운이 시간(T2)에서 시간상 푸시 아웃(push out)된다. 이러한 방식으로, 너무 일찍 활성화된 지연된 키퍼 회로(232)는 메모리 비트 셀(204(1))의 판독을 지연시키고, 판독 성능에 영향을 미친다. 또한, 도 2의 메모리 비트 셀(204(1)) 내의 보수 노드(222C)가 판독 동작 이전에 로지컬 '0' 상태를 갖고, 지연된 키퍼 회로(232)의 활성화가 너무 길게 지연되고, 도 3b에 도시된 바와 같이, 지연된 키퍼 회로(232)의 누설 전류가 강하면, 동적 노드(224)는 접지(GND)로 드룹한다. 이는, 지연된 키퍼 회로(232)가 로지컬 '1' 대신에 로지컬 '0'을 저장하게 할 수 있고, 이로써 정확한 로지컬 '0' 값 대신에 판독 노드(228)에서 로지컬 '1' 값의 판독을 발생시킨다.
[0032] 판독 포트 회로(216(1))로의 지연된 키퍼 회로(232)의 트랜지스터 누설 전류의 관계는 이러한 예에서 도 4의 차트(400)에 도시된 바와 같이 인식된다. 도 4의 차트(400)에 도시된 바와 같이, NFET 누설 전류(즉, 구동 세기) 대 PFET 누설 전류(즉, 구동 세기)의 비율이 감소함에 따라, 펄스(236)의 펄스 폭은, 동적 노드(224)의 풀-다운을 푸싱 아웃하고 도 3a와 관련하여 위에 논의된 판독 성능에 영향을 주는 것을 피하기 위해 증가될 필요가 있다. 그러나, 도 4의 차트(400)에 도시된 바와 같이, NFET 누설 전류(즉, 구동 세기) 대 PFET 누설 전류(즉, 구동 세기)의 비율이 증가함에 따라, 펄스(236)의 펄스 폭은, 도 3b에 관련하여 위에 논의된 바와 같이, 동적 노드(224)가 접지(GND)로 드룹하는 것보다 더 빨리 지연된 키퍼 회로(232)를 활성화시키도록 감소될 필요가 있고, 후속으로 잘못된 데이터( "0" 대신에 로지컬 "1")를 판독한다.
[0033] 이와 관련하여, 도 2의 메모리 시스템(200)은 누설-인식 활성화 제어 회로(238)를 포함한다. 아래에 더 상세히 논의될 바와 같이, 누설-인식 활성화 제어 회로(238)는, NFET 누설 전류와 PFET 누설 전류의 비교에 기반하여, 지연된 키퍼 회로(232)의 활성화 타이밍을 적응적으로 제어하도록 구성된다. 누설-인식 활성화 제어 회로(238)는, NFET 누설 전류와 PFET 누설 전류의 비교에 기반하여, 펄스 생성기(234)에 의해 생성된 펄스(236)의 펄스 폭의 활성화 타이밍을 제어하기 위한 제어 신호(240)를 생성하도록 구성된다. 위에 논의된 바와 같이, 도 2의 메모리 시스템(200)의 지연된 키퍼 회로(232)는 PFET를 포함한다. 판독 포트 회로들(216(1)-216(N))은 풀-다운 NFET(218(1))를 포함한다. PFET 누설 전류 및 NFET 누설 전류는 자신들 개개의 트랜지스터 구동 세기들에 관련된다. 따라서, 누설-인식 활성화 제어 회로(238)는, NFET 누설 전류와 PFET 누설 전류의 비교에 기반하여, 지연된 키퍼 회로(232)의 활성화 타이밍을 적응적으로 제어하도록 구성된다. 따라서, 펄스(236)의 펄스 폭에 대한 조정들은, 동적 판독 회로(214)가 메모리 비트 셀(204(1)-204(N))로부터의 판독 데이터를 더 정확하게 제공하도록 허용하기 위해, 메모리 시스템(200) 내의 NFET 및 PFET 트랜지스터들의 설계 및/또는 제조 시의 변동들로 인한 트랜지스터 구동 세기의 변동들을 감안하기 위해 동작 동안에 이루어질 수 있다.
[0034] 이와 관련하여, 도 5는, NFET 누설 전류와 PFET 누설 전류의 비교에 기반하여, 지연된 키퍼 회로(232)의 활성화 타이밍을 적응적으로 제어하기 위해 도 2의 메모리 시스템(200)에 제공된 누설-인식 활성화 제어 회로(238)의 개략도이다. 도 5에 도시된 바와 같이, 누설-인식 활성화 제어 회로(238)는 동적 판독 회로(214) 내의 적어도 하나의 PFET의 누설 전류를 나타내는 PFET 누설 표시자(502)를 제공하도록 구성된 PFET 누설 회로(500)를 포함한다. 예컨대, PFET 누설 회로(500)는, 이러한 예에서, 지연된 키퍼 회로(232)의 PFET 누설 전류의 표시를 제공하는 PFET 누설 표시자(502)를 제공하기 위한 메모리 시스템(200)의 지연된 키퍼 회로(232)와 동일한 집적 회로(IC) 및/또는 IC 영역에 위치된 하나 또는 그 초과의 PFET들을 포함할 수 있다. PFET 누설 회로(500)는 또한, 동적 판독 회로(214)가 동작 동안에 경험할 수 있는 PFET 누설 전류를 측정하는 것이 요구되면, 동적 판독 회로(214)의 동작 동안에 PFET 누설 표시자(502)를 제공하도록 구성될 수 있다. 추가로, 누설-인식 활성화 제어 회로(238)는 또한 동적 판독 회로(214) 내의 적어도 하나의 NFET의 NFET 누설 전류의 표시를 제공하는 NFET 누설 표시자(506)를 제공하도록 구성된 NFET 누설 회로(504)를 포함한다. 또한, NFET 누설 회로(504)는, 이러한 예에서, 판독 포트 회로들(216(1)-216(N))의 NFET 누설 전류의 표시를 제공하는 NFET 누설 표시자(506)를 제공하기 위한 메모리 시스템(200)의 판독 포트 회로들(216(1)-216(N))과 동일한 IC 및/또는 IC 영역들에 위치된 하나 또는 그 초과의 NFET들을 포함할 수 있다. NFET 누설 회로(504)는 또한, 동적 판독 회로(214)가 동작 동안에 경험할 수 있는 NFET 누설 전류를 측정하는 것이 요구되면, 동적 판독 회로(214)의 동작 동안에 NFET 누설 표시자(506)를 제공하도록 구성될 수 있다.
[0035] 도 5를 계속 참조하면, 누설-인식 활성화 제어 회로(238)는 또한 비교기 회로(508)를 포함한다. 비교기 회로(508)는 PFET 누설 표시자(502) 및 NFET 누설 표시자(506)를 수신하고, PFET 누설 표시자(502)와 NFET 누설 표시자(506)를 비교하도록 구성된다. 비교기 회로(508)는 PFET 누설 표시자(502)와 NFET 누설 표시자(506)의 비교에 기반하여 FET 누설 신호(510)를 생성하도록 구성된다. FET 누설 신호(510)는, 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하기 위한 FET 누설 신호(510)에 기반하여 제어 신호(240)를 적응적으로 생성하도록 구성된 제어 신호 생성기(512)에 제공된다. 위에 논의된 바와 같이, 이러한 예에서, 제어 신호(240)는, 이러한 예에서 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하기 위해, 도 5에 도시된 바와 같이, 펄스 생성기(234)에 의해 생성된 펄스(236)의 활성화 타이밍을 제어한다. 펄스 생성기(234)가 요구되지 않는다는 것이 주목된다. 누설-인식 활성화 제어 회로(238)는 제어 신호(240)를 생성하고, 이를 지연된 키퍼 회로(232)에 직접 제공하여, 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하도록 구성될 수 있다.
[0036] NFET들 대 PFET들의 누설 전류의 비율은 설계 및 제조 프로세스에 기반하여 변동할 수 있다. 따라서, NFET 대 PFET 누설 전류의 다양한 동작 속도 시나리오들에 기반하여 제어 신호들을 생성하기 위한 능력을 갖는 누설-인식 활성화 제어 회로(238)를 제공하는 것이 요구될 수 있다. 예컨대, PFET들 및/또는 NFET들은 자신들의 공칭(예상된) 거동 및 스위칭 속도에 따라 다를 수 있고, IC 내의 전압 및 온도 변동들에 영향을 미치는 제조 프로세스들의 변동들에 의존하여 상대적으로 더 느리거나 더 빠른 스위칭 속도들로 동작할 수 있다(회로 시뮬레이션 용어들에서, 저속 코너(slow corner)는 디바이스의 가장 느린 예상 거동을 나타내며, 공칭 코너는 평균 예상 거동을 나타내며, 고속 코너는 가장 빠른 예상 거동을 나타냄). 제조 프로세스의 이러한 변동들은 NFET들 및 PFET들의 누설 전류들에 영향을 미친다. 부가적으로, PFET는 제조 프로세스의 결과에 따라 NFET와 상이하게 변할 수 있고, 따라서 스위칭 속도에서 NFET와 상이한 변동을 경험할 수 있고, 그 역도 가능하다. 예컨대, 제조된 PFET는 더 느린 디바이스일 수 있는 반면에, 제조된 NFET는 더 빠른 디바이스일 수 있다. PFET들 및 NFET들의 누설 전류는 스위칭 속도에 관련되고, 더 빠른 디바이스들은 더 큰 누설 전류를 갖는다. 따라서, 제조된 PFET들 및 NFET들에서 발생할 수 있는 이러한 스위칭 속도 차이들로 인해, 누설-인식 활성화 제어 회로(238)가, 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하는 방법을 결정할 때, PFET들 및 NFET들의 상대적 스위칭 속도를 고려하는 것이 요구될 수 있다.
[0037] 도 6은, 동적 판독 회로(214)의 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하는, 도 2의 누설-인식 활성화 제어 회로(238)의 예시적인 프로세스(600)를 일반적으로 예시하는 흐름도이다. 본원에 도시된 바와 같이, 프로세스(600)는 동적 판독 회로(214)에서 적어도 하나의 PFET의 PFET 누설 전류를 결정한다(블록 602). 프로세스(600)는 또한 동적 판독 회로(214)에서 적어도 NFET의 NFET 누설 전류를 결정하는 것을 포함한다(블록 604). 적어도 하나의 NFET의 결정된 누설 전류는 적어도 하나의 PFET의 결정된 누설 전류와 비교된다(블록 606). 적어도 하나의 제어 신호(240)는, 적어도 하나의 NFET의 결정된 누설 전류와 적어도 하나의 PFET의 결정된 누설 전류의 비교에 기반하여, 지연된 키퍼 회로(232)에 대해 적응적으로 생성된다(블록 608). 프로세스(600)는 또한 적어도 하나의 제어 신호(240)에 기반하여 메모리 비트 셀(204(1)-204(N))에 대한 동적 판독 회로(214) 내의 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하는 것을 포함할 수 있다(블록 610).
[0038] 도 7은 도 2의 동적 판독 회로(214)에 제공될 수 있는 다른 예시적인 누설-인식 활성화 제어 회로(700)의 개략도이다. 후술하는 바와 같이, 누설-인식 활성화 제어 회로(700)는, NFET 누설 전류와 PFET 누설 전류의 비교에 기반하여, 도 2의 지연된 키퍼 회로(232)의 활성화 타이밍에 대해 펄스 생성기(234)에 의한 펄스(236)의 생성의 타이밍을 제어하는 데 사용될 수 있는 제어 신호(240(1))를 생성하도록 구성된다. 이와 관련하여, PFET 누설 회로(702) 및 NFET 누설 회로(704)는 각각 PFET(들) 및 NFET(들)의 누설 전류를 결정하기 위해 제공된다. 이러한 예에서, PFET 누설 회로(702)는 PFET(들)의 누설 전류를 감지하도록 구성된 PFET 누설 센서(706)를 포함한다. 유사하게, NFET 누설 회로(704)는 NFET(들)의 누설 전류를 감지하도록 구성된 NFET 누설 센서(708)를 포함한다. 위에 논의된 바와 같이, PFET 누설 센서(706) 및/또는 NFET 누설 센서(708)는, PFET(들) 및/또는 NFET(들)의 결정된 누설 전류가 동적 판독 회로(214) 내의 PFET(들) 및/또는 NFET(들)의 누설 전류를 나타내도록, 도 2의 동적 판독 회로(214)를 포함하는 IC의 동일한 회로 또는 영역에 제공될 수 있다.
[0039] 계속해서 도 7을 참조하면, PFET 누설 회로(702) 및 NFET 누설 회로(704)는 또한 PFET 누설 주파수 카운터(710) 및 NFET 누설 주파수 카운터(712)를 각각 포함한다. PFET 누설 주파수 카운터(710) 및 NFET 누설 주파수 카운터(712)는, PFET(들) 및 NFET(들)의 누설 전류를 나타내는 PFET 누설 주파수 카운트(714) 및 NFET 누설 주파수 카운트(716)를 각각 저장하도록 구성된다. PFET 누설 센서(706) 및 NFET 누설 센서(708)는, PFET(들) 및 NFET(들)의 결정된 누설 전류의 함수로서, 개개의 PFET 누설 주파수 카운터(710) 및 NFET 누설 주파수 카운터(712) 각각에서의 PFET 누설 주파수 카운트(714) 및 NFET 누설 주파수 카운트(716)를 업데이트하도록 구성된다. 예컨대, 도 7의 PFET 누설 회로(702)의 예는 도 8a의 PFET 누설 회로(702(1))로서 제공된다. 본원에 예시된 바와 같이, PFET(800)로 구성된 PFET 누설 센서(706(1))가 제공된다. PFET(800)의 게이트(G)는 전압(Vdd)에 연결되어, PFET(800)가 턴 오프되거나 비활성화된다. 따라서, 임의의 PFET 누설 전류(IP)는 PFET(800)로부터의 누설 전류로서 PFET 누설 주파수 카운터(710(1))에 제공된다. PFET 누설 전류(IP)는 PFET 누설 회로(702(1))의 PFET 링 발진기 회로(804)의 NFET들(802(1)-802(P))의 일련의 게이트들(G)에 커플링된다. NFET들(802(1)-802(P)) 각각은, PFET 링 발진기 회로(804)의 발진 루프(808)로 구성된 개개의 버퍼 회로(806(1)-806(P))의 활성화를 제어하도록 구성된다. 따라서, PFET 누설 전류(IP)의 세기는 PFET 링 발진기 회로(804) 내의 NFET(802(1)-802(P))의 턴 온 세기를 제어하고, PFET 링 발진기 회로(804)는 차례로 PFET 누설 전류의 표시를 제공하기 위해 버퍼 회로들(806(1)-806(P))의 속도 또는 발진을 제어한다. 예컨대, 발진 루프(808)의 각각의 반복은 PFET 누설 주파수 카운트, 이를테면, 도 7의 PFET 누설 주파수 카운트(714)를 증분시키기 위해 사용될 수 있다.
[0040] 유사하게, 도 7의 NFET 누설 회로(704)의 예는 도 8b의 NFET 누설 회로(704(1))로서 제공된다. 본원에 예시된 바와 같이, NFET(810) 및 PFET 전류 미러(811)로 구성된 NFET 누설 센서(708(1))가 제공된다. NFET(810)의 게이트(G)는 접지(GND)에 연결되어, NFET(810)가 턴 오프되거나 비활성화된다. 따라서, NFET(810)로부터 누설 전류로서 임의의 NFET 누설 전류(IN)가 NFET 누설 주파수 카운터(712(1))에 제공된다. NFET 누설 전류(IN)는 NFET 누설 회로(704(1)) 내의 NFET 링 발진기 회로(814)의 NFET들(812(1)-812(Q))의 일련의 게이트들(G)에 커플링된다. NFET들(812(1)-812(Q)) 각각은 발진 루프(818)로 구성된 개개의 버퍼 회로(816(1)-816(Q))의 활성화를 제어하도록 구성된다. 따라서, NFET 누설 전류(IN)의 세기는 NFET 링 발진기 회로(814) 내의 NFET들(812(1)-812(Q))의 턴 온 세기를 제어하고, NFET 링 발진기 회로(814)는 차례로 NFET 누설 전류의 표시를 제공하기 위해 버퍼 회로들(816(1)-816(Q))의 속도 또는 발진을 제어한다. 예컨대, 발진 루프(818)의 각각의 반복은 NFET 누설 주파수 카운트, 이를테면, 도 7의 NFET 누설 주파수 카운트(716)를 증분시키는 데 사용될 수 있다.
[0041] 도 7의 누설-인식 활성화 제어 회로(700)를 다시 참조하면, PFET 누설 전류와 NFET 누설 전류를 비교하도록 구성된 비교기 회로(718)가 제공된다. 이러한 예에서, 비교기 회로(718)는, 각각 NFET 누설 전류에 대한 PFET 누설 전류의 표시로서 개개의 PFET 누설 회로(702) 및 NFET 누설 회로(704)로부터 PFET 누설 주파수 카운트(714) 및 NFET 누설 주파수 카운트(716)를 수신한다. 비교기 회로(718)는 복수의 비교기들(720(1)-720-C)로 구성된다. 각각의 비교기(720(1)-720(C))는, PFET 누설 전류 및/또는 NFET 누설 전류의 비율을 나타내는 FET 누설 제어 신호(724)를 제공하도록 개개의 FET 누설 신호들(722(1)-722(C))을 생성하기 위해, PFET 누설 전류 및/또는 NFET 누설 전류에 기반한 특정 비교들을 하도록 구성된다. 후술되는 바와 같이, 복수의 비교기들(720(1)-720(C))을 제공함으로써, 비교기들(720(1)-720(C)) 각각은, PFET 누설 전류 및/또는 NFET 누설 전류가 저속, 공칭(통상) 또는 고속 누설 전류를 나타내는지를 결정하도록 상이하게 구성된다. 이러한 방식으로, FET 누설 신호들(722(1)-722(C))은, 상대적 PFET 누설 전류 및 NFET 누설 전류 및 PFET 및 NFET 디바이스들의 속도에 기반하여, 지연된 키퍼 회로, 이를테면, 도 2의 지연된 키퍼 회로(232)의 더 정밀한 제어를 가능하게 하는 FET 누설 제어 신호(724)를 형성하도록 결합될 수 있다.
[0042] 이와 관련하여, 도 7의 누설-인식 활성화 제어 회로(700)의 비교기 회로(718)는, 이러한 예에서, 6개의 비교기들(720(1)-720(6))을 포함한다. 비교기(720(3))는, PFET(들)가 NFET(들)보다 더 큰 누설 전류를 갖는지를 나타내기 위해 PFET 누설 주파수 카운트(714)와 NFET 누설 주파수 카운트(716)를 비교하도록 구성된 PFET 공칭 누설 비교기 회로로서 구성된다. 만약 그렇다면, 비교기(720(3))는 이러한 표시로 FET 누설 신호(722(3))를 생성한다. 유사하게, 비교기(720(4))는, NFET(들)가 PFET(들)보다 더 큰 누설 전류를 갖는지를 표시하기 위해 NFET 누설 주파수 카운트(716)와 PFET 누설 주파수 카운트(714)를 비교하도록 구성된 NFET 공칭 누설 비교기 회로로서 구성된다. 만약 그렇다면, 비교기(720(4))는 그러한 표시로 FET 누설 신호(722(4))를 생성한다.
[0043] 또한, 비교기(720(1))는 PFET 누설 주파수 카운트(714)와 미리 정의된 저속 누설 표시자(726)(또는 한계)를 비교하도록 구성된 PFET 저속 누설 비교기 회로로서 구성된다. 비교기(720(2))는 NFET 누설 주파수 카운트(716)와 미리 정의된 저속 누설 표시자(726)(또는 한계)를 비교하도록 구성된 NFET 저속 누설 비교기 회로로서 구성된다. 이러한 방식으로, 비교기들(720(1), 720(2))은, PFET(들) 및 NFET(들)의 결정된 누설 전류가 저속 디바이스들을 각각 나타내는지를 표시하는 FET 누설 신호들(722(1), 722(2))을 각각 제공할 수 있다. 또한, 비교기(720(5))는 PFET 누설 주파수 카운트(714)와 미리 정의된 고속 누설 표시자(728)(또는 한계)를 비교하도록 구성된 PFET 고속 누설 비교기 회로로서 구성된다. 비교기(720(6))는 NFET 누설 주파수 카운트(716)와 미리 정의된 고속 누설 표시자(728)(또는 한계)를 비교하도록 구성된 NFET 고속 누설 비교기 회로로서 구성된다. 이러한 방식으로, 비교기들(720(5), 720(6))은 PFET(들) 및 NFET(들)의 결정된 누설 전류가 각각 고속 디바이스들을 나타내는지를 표시하는 FET 누설 신호들(722(5), 722(6))을 각각 제공할 수 있다.
[0044] 따라서, FET 누설 신호들(722(1)-722(6))을 사용하여, 비교기 회로(718)는 NFET 누설 전류에 대한 PFET 누설 전류의 표시뿐만 아니라, PFET(들) 및 NFET(들)가 저속, 공칭 또는 고속 스위칭 속도 디바이스들인지의 표시를 제공한다. FET 누설 신호들(722(1)-722(6))은 FET 누설 제어 신호(724)를 형성한다. 디코더 회로(730)가 누설-인식 활성화 제어 회로(700)에 제공되어, 제어 신호로서 FET 누설 제어 신호(724)를 FET 누설 제어 워드(732)로 디코딩하고, FET 누설 제어 워드(732)는, 아래에 설명되는 바와 같이, 이러한 예에서 8 비트들(<7:0>)이다. FET 누설 제어 워드(732)는, 위에서 이전에 논의된 바와 같이, 도 2에서 펄스(236)의 생성의 타이밍을 제어하기 위한 펄스 생성기(234) 및 동적 판독 회로(214)의 지연된 키퍼 회로(232)에 제공될 수 있다.
[0045] 도 9는 비교기 회로(718)에 의해 제공되는 FET 누설 신호들(722(1)-722(6))에 기반하여, 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하기 위해 도 7의 누설-인식 활성화 제어 회로(700)에 의해 생성될 수 있는 예시적인 FET 누설 제어 워드들을 예시하는 로직 테이블(900)이다. 이러한 예에서, 프로세스 열(902)은 고속, 저속 및 공칭 PFET 및 NFET 디바이스들의 다양한 가능한 조합들을 도시한다. Prog<0>-Prog<7> 열들(904)은 고속, 저속 및 공칭 PFET 및 NFET 디바이스의 조합들에 기반하여 FET 누설 제어 워드(732)의 비트들의 값들을 예시한다. 펄스 폭 열(906)은 FET 누설 제어 워드(732)에 대한 응답으로 펄스 생성기(234)에 의해 생성된 펄스(236)의 펄스 폭 설정을 예시한다. 예컨대, 고속 NFET 누설 전류(즉, 미리 정의된 고속 누설 표시자를 초과함) 및 저속 PFET 누설 전류(즉, 미리 정의된 저속 누설 표시자 미만임)는 지연된 키퍼 회로(232)의 활성화 타이밍 제어를 위한 펄스(236)의 "가장 작은" 펄스 폭 설정을 나타내는 것으로 도시된다. 저속 NFET 누설 전류(즉, 미리 정의된 저속 누설 표시자 미만임) 및 고속 PFET 누설 전류(즉, 미리 정의된 고속 누설 표시자를 초과함)는 지연된 키퍼 회로(232)의 활성화 타이밍 제어를 위한 펄스(236)의 "가장 큰" 펄스 폭 설정을 나타내는 것으로 도시된다. 도 10은, 도 7의 비교기 회로(718)에 대한 디코더 회로(730)에 의해 생성되고, 도 9의 로직 테이블(900)에 도시된 FET 누설 제어 워드(732)의 Prog<0>-Prog<7> 비트들에 대한 예시적인 공식들의 도면(1000)이다.
[0046] 도 11은, NFET 누설 표시자 및 PFET 누설 표시자의 비교에 기반하여, 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하기 위한 FET 누설 제어 워드(732)를 누설-인식 활성화 제어 회로(700)로부터 수신하기 위한 도 7의 펄스 생성기(234)로 사용될 수 있는 예시적인 펄스 생성기(234(1))의 회로도이다. 도 11에 도시된 바와 같이, 펄스 생성기(234(1))는 멀티플렉서 회로(1100)를 포함한다. FET 누설 제어 워드(732)는, 지연된 키퍼 회로(232)에 제공될 펄스(236(1))를 생성하기 위해 펄스 생성기(234)에 의해 사용되는, 멀티플렉서 회로(1100)에 의해 출력(1102)으로 제공되는 신호 경로(1104(0)-1104(7))를 선택한다. 각각의 신호 경로(1104(1)-1104(7))는, 개개의 신호 경로(1104(0)-1104(7))에 제공되는 버퍼 회로들(1106)의 수에 기반하여, 수신된 판독 클록 신호(read_clk)(220)를 지연시키도록 구성된 상이한 수의 버퍼 회로들(1106)을 포함한다. 신호 경로(1104(0))는 판독 노드(228)에 직접적으로 커플링된다. FET 누설 제어 워드(732)에 의해 선택된 신호 경로(1104(0)-1104(7))에 따른 지연된 판독 클록 신호(read_clk)(220D)는, 지연된 키퍼 회로(232)의 활성화 타이밍을 제어하기 위한 펄스(236(1))를 생성하기 위해, AND 게이트(1108)에 제공되어, 지연되지 않은 판독 클록 신호(read_clk)(220)와 게이팅되고 AND 연산된다(ANDed).
[0047] 본원의 양상들이 사전-충전 및 이어서 방전-평가 모드를 사용하는 회로를 참조하여 설명되지만, 사전 방전 및 이어서 충전-평가를 사용하는 회로들이 본 개시내용의 범위 내에 있다는 것이 주목된다. 예컨대, 예로서 도 2의 메모리 시스템(200)을 참조하면, 당업자는, 동적 판독 회로(214)의 평가 페이즈에 대해, 지연된 키퍼 회로(232)가 NFET를 사용하였고, 판독 포트 회로(216(1))가 PFET를 사용한 경우에, 그러한 회로에 적용하기 위해 본원의 개념들을 적응시키는 방법을 용이하게 이해할 것이다. 이러한 예에서, 펄스 생성기(234)는 지연된 키퍼 회로(232)의 활성화 및 비활성화를 제어하기 위해 출력 노드(237)로부터 활성 로우 펄스를 생성하도록 구성될 수 있다.
[0048] 본원에 개시된 양상들에 따른, 메모리 비트 셀에서 판독 동작을 수행하기 위한 동적 판독 회로 내의 판독 포트 회로와 지연된 키퍼 회로 사이의 경쟁을 방지 또는 완화하기 위한 본원에 개시된 누설 인식 활성화 제어 회로들은 임의의 프로세서-기반 디바이스의 메모리에 제공되거나 이에 통합될 수 있다. 예들은, 제한없이, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정형 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 스마트 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 데스크탑 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 플레이어, 디지털 음악 플레이어, 휴대용 음악 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어 및 자동차를 포함한다.
[0049] 이와 관련하여, 도 12는 프로세서-기반 시스템(1200)의 예를 예시한다. 프로세서-기반 시스템(1200)의 임의의 컴포넌트 또는 회로는, 본원에 개시된 양상들에 따라, 메모리 비트 셀에서 판독 동작을 수행하기 위한 동적 판독 회로 내의 판독 포트 회로와 지연된 키퍼 회로 사이의 경쟁을 방지 또는 완화하기 위한 누설-인식 활성화 제어 회로들을 사용할 수 있다. 이러한 예에서, 프로세서-기반 시스템(1200)은 하나 또는 그 초과의 중앙 프로세싱 유닛들(CPU들)(1202)을 포함하며, 이들 각각은 하나 또는 그 초과의 프로세서들(1204)을 포함한다. CPU(들)(1202)는 일시적으로 저장된 데이터에 대한 신속한 액세스를 위해 프로세서(들)(1204)에 커플링된 캐시 메모리(1206)를 가질 수 있다. 예로서, 캐시 메모리(1206)는 도 2 및 7의 누설-인식 활성화 제어 회로들(238 및 700)을 각각 포함하여 본원에 개시된 임의의 누설-인식 활성화 제어 회로(1208)를 사용할 수 있다.
[0050] 계속해서 도 12를 참조하면, CPU(들)(1202)는 시스템 버스(1210)에 커플링되고, 프로세서-기반 시스템(1200) 내에 포함된 마스터 및 슬레이브 디바이스들을 인터커플링(intercouple)할 수 있다. 잘 알려진 바와 같이, CPU(들)(1202)는 시스템 버스(1210)를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이러한 다른 디바이스들과 통신한다. 예컨대, CPU(들)(1202)는 버스 트랜잭션 요청들을 슬레이브 디바이스의 예로서 메모리 시스템(1214) 내의 메모리 제어기(1212)에 통신할 수 있다. 도 12에 예시되지 않지만, 다수의 시스템 버스들(1210)이 제공될 수 있고, 각각의 시스템 버스(1210)는 상이한 패브릭(fabric)을 구성한다. 이 예에서, 메모리 제어기(1212)는 메모리 시스템(1214) 내의 메모리 어레이(1216)에 메모리 액세스 요청들을 제공하도록 구성된다. 예로서, 메모리 어레이(1216)는 도 2 및 7의 누설-인식 활성화 제어 회로들(238 및 700)을 각각 포함하여 본원에 개시된 누설-인식 활성화 제어 회로들(1208) 중 임의의 누설-인식 활성화 제어 회로를 사용할 수 있다.
[0051] 다른 디바이스들이 시스템 버스(1210)에 연결될 수 있다. 도 12에서 예시된 바와 같이, 이들 디바이스들은, 예들로서, 메모리 시스템(1214), 하나 또는 그 초과의 입력 디바이스들(1220), 하나 또는 그 초과의 출력 디바이스들(1222), 하나 또는 그 초과의 네트워크 인터페이스 디바이스들(1224), 및 하나 또는 그 초과의 디스플레이 제어기들(1226)을 포함할 수 있다. 입력 디바이스(들)(1220)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나, 이들에 제한되지 않음) 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(1222)는 오디오, 비디오, 다른 시각적 표시자들 등(그러나, 이들에 제한되지 않음)을 포함하는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(1224)는 네트워크(1228)로의, 그리고 네트워크(1228)로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스들일 수 있다. 네트워크(1228)는, 유선 또는 무선 네트워크, 사설 또는 공공 네트워크, LAN(local area network), WLAN(wireless local area network), WAN(wide area network), 블루투스TM 네트워크, 및 인터넷을 포함하는(그러나, 이에 제한되지 않음) 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(1224)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다.
[0052] CPU(들)(1202)는 또한 하나 또는 그 초과의 디스플레이들(1230)에 전송되는 정보를 제어하기 위해 시스템 버스(1210)를 통해 디스플레이 제어기(들)(1226)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(1226)는, 디스플레이(들)(1230)에 적합한 포맷으로 디스플레이되도록 정보를 프로세싱하는 하나 또는 그 초과의 비디오 프로세서들(1232)을 통해 디스플레이될 정보를 디스플레이(들)(1230)에 전송한다. 디스플레이(들)(1230)는 CRT(cathode ray tube), LCD(liquid crystal display), 플라스마 디스플레이 등을 포함하는(그러나 이들에 제한되지 않음) 임의의 타입의 디스플레이를 포함할 수 있다.
[0053] 본 개시내용에서 PFET 및 NFET의 사용이 금속 산화물 반도체들(MOS들)인 PMOSFET들 및 NMOSFET들을 포함할 수 있음이 주목된다. 본원에서 논의된 PFET들 및 NFET들은 금속 이외의 다른 타입들의 산화물 층들을 포함할 수 있다.
[0054] 당업자들은, 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터-판독가능 매체에 저장되고 그리고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이들 둘의 결합들로서 구현될 수 있음을 추가적으로 인식할 것이다. 본원에서 설명된 마스터 디바이스 및 슬레이브 디바이스들은, 예들로서, 임의의 회로, 하드웨어 컴포넌트, IC(integrated circuit), 또는 IC 칩에 사용될 수 있다. 본원에서 개시되는 메모리는 임의의 타입 및 크기의 메모리일 수 있고 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 그들의 기능성 관점에서 일반적으로 상술되었다. 그러한 기능성이 어떻게 구현되는지는 특정한 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제약들에 따라 좌우된다. 당업자들은 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 결정들이 본 개시내용의 범위를 벗어나게 하는 것으로 해석되어서는 안된다.
[0055] 본원에서 개시된 양상들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은, 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array), 또는 다른 프로그래밍 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본원에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 협력하는 하나 또는 그 초과의 마이크로프로세서들 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.
[0056] 또한, 본원의 예시적인 양상들 중 임의의 것에서 설명된 동작 단계들은 예들 및 논의를 제공하기 위해 설명된다는 것이 주목된다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들로 수행될 수 있다. 또한, 단일 동작 단계로 설명된 동작들은 실제로 다수의 상이한 단계들로 수행될 수 있다. 부가적으로, 예시적인 양상들에서 논의된 하나 또는 그 초과의 동작 단계들은 결합될 수 있다. 당업자에게 쉽게 자명하게 될 바와 같이, 흐름도 도면들에 예시되는 동작 단계들은 다수의 상이한 다른 변형들이 이루어질 수 있다는 것이 이해될 것이다. 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 이용하여 표현될 수 있다는 것을 또한 이해할 것이다. 예컨대, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 결합으로 표현될 수 있다.
[0057] 본 개시내용의 이전 설명은 당업자로 하여금 본 개시내용을 제조 또는 이용하게 할 수 있도록 제공된다. 본 개시내용에 대한 다양한 변형들은 당업자에게 용이하게 자명할 것이며, 본원에서 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위로부터 일탈함 없이 다른 변형예들에 적용될 수 있다. 따라서, 본 개시내용은 본원에 설명된 예들 및 설계들로 제한되도록 의도된 것이 아니라, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (30)

  1. 메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로(delayed keeper circuit)의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로로서,
    동적 판독 회로 내의 적어도 하나의 NFET(N-type Field-Effect Transistor)의 누설 전류를 나타내는 NFET 누설 표시자를 제공하도록 구성된 NFET 누설 회로;
    상기 동적 판독 회로 내의 적어도 하나의 PFET(P-type Field-Effect Transistor)의 누설 전류를 나타내는 PFET 누설 표시자를 제공하도록 구성된 PFET 누설 회로;
    비교기 회로 ― 상기 비교기 회로는:
    상기 NFET 누설 표시자 및 상기 PFET 누설 표시자를 수신하고;
    상기 NFET 누설 표시자와 상기 PFET 누설 표시자를 비교하고; 그리고
    상기 NFET 누설 표시자와 상기 PFET 누설 표시자의 비교에 기반하여 FET 누설 신호를 생성하도록 구성됨 ― ; 및
    상기 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위해 상기 FET 누설 신호에 기반하여 적어도 하나의 제어 신호를 적응적으로 생성하도록 구성된 제어 신호 생성기를 포함하며,
    상기 NFET 누설 회로는 NFET 누설을 결정하도록 구성된 NFET 누설 센서를 포함하고;
    상기 NFET 누설 센서는, 상기 동적 판독 회로의 결정된 NFET 누설에 기반하여, 상기 적어도 하나의 NFET의 누설 전류를 나타내는 상기 NFET 누설 표시자를 제공하도록 추가로 구성되고; 그리고
    상기 PFET 누설 회로는 PFET 누설을 결정하도록 구성된 PFET 누설 센서를 포함하고;
    상기 PFET 누설 센서는, 상기 동적 판독 회로의 결정된 PFET 누설에 기반하여, 상기 적어도 하나의 PFET의 누설 전류를 나타내는 상기 PFET 누설 표시자를 제공하도록 추가로 구성되며,
    상기 NFET 누설 센서는 상기 적어도 하나의 NFET의 누설 전류를 나타내는 NFET 누설 전류를 제공하도록 구성된 적어도 하나의 비활성화된 NFET를 포함하고; 그리고
    상기 PFET 누설 센서는 상기 적어도 하나의 PFET의 누설 전류를 나타내는 PFET 누설 전류를 제공하도록 구성된 적어도 하나의 비활성화된 PFET를 포함하며,
    상기 NFET 누설 센서는 링 발진기(ring oscillator)에서 함께 커플링된 복수의 제1 버퍼 회로들을 포함하는 NFET 링 발진기 회로를 추가로 포함하고, 상기 복수의 제1 버퍼 회로들 각각은 상기 적어도 하나의 비활성화된 NFET로부터 상기 적어도 하나의 NFET의 누설 전류를 나타내는 상기 NFET 누설 전류에 의해 활성화되도록 구성되고, 상기 NFET 링 발진기 회로는 제공된 NFET 누설 전류에 기반하여 상기 NFET 누설 표시자를 업데이트하도록 구성되고; 그리고
    상기 PFET 누설 센서는 링 발진기에서 함께 커플링된 복수의 제2 버퍼 회로들을 포함하는 PFET 링 발진기 회로를 추가로 포함하고, 상기 복수의 제2 버퍼 회로들 각각은 상기 적어도 하나의 비활성화된 PFET로부터 상기 적어도 하나의 PFET의 누설 전류를 나타내는 상기 PFET 누설 전류에 의해 활성화되도록 구성되고, 상기 PFET 링 발진기 회로는 제공된 PFET 누설 전류에 기반하여 상기 PFET 누설 표시자를 업데이트하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  2. 제1 항에 있어서,
    상기 NFET 누설 회로는, 상기 동적 판독 회로의 동작 동안에, 상기 동적 판독 회로 내의 상기 적어도 하나의 NFET의 누설 전류를 나타내는 상기 NFET 누설 표시자를 동적으로 제공하도록 구성되고; 그리고
    상기 PFET 누설 회로는, 상기 동적 판독 회로의 동작 동안에, 상기 동적 판독 회로 내의 상기 적어도 하나의 PFET의 누설 전류를 나타내는 상기 PFET 누설 표시자를 동적으로 제공하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  3. 제1 항에 있어서,
    상기 NFET 누설 회로는 NFET 누설 주파수 카운트를 저장하도록 구성된 NFET 누설 주파수 카운터를 더 포함하고;
    상기 NFET 누설 회로는 상기 적어도 하나의 NFET의 결정된 누설 전류의 함수로서 상기 NFET 누설 주파수 카운트를 업데이트하기 위해 상기 NFET 누설 주파수 카운터를 제어하도록 구성되고; 그리고
    상기 PFET 누설 회로는 PFET 누설 주파수 카운트를 저장하도록 구성된 PFET 누설 주파수 카운터를 더 포함하고;
    상기 PFET 누설 회로는 상기 적어도 하나의 PFET의 결정된 누설 전류의 함수로서 상기 PFET 누설 주파수 카운트를 업데이트하기 위해 상기 PFET 누설 주파수 카운터를 제어하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  4. 제1 항에 있어서,
    상기 비교기 회로는 상기 NFET 누설 표시자와 상기 PFET 누설 표시자의 비교에 기반하여 FET 누설 제어 신호를 포함하는 상기 FET 누설 신호를 생성하도록 구성되고; 그리고
    상기 제어 신호 생성기는 상기 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위해 상기 FET 누설 제어 신호에 기반하여 FET 누설 제어 워드를 포함하는 상기 적어도 하나의 제어 신호를 적응적으로 생성하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  5. 제4 항에 있어서,
    상기 비교기 회로는 적어도 하나의 PFET 누설 비교기 회로 및 적어도 하나의 NFET 누설 비교기 회로를 포함하고,
    상기 적어도 하나의 PFET 누설 비교기 회로는:
    상기 NFET 누설 표시자 및 상기 PFET 누설 표시자를 수신하고;
    상기 NFET 누설 표시자와 상기 PFET 누설 표시자를 비교하고; 그리고
    상기 NFET 누설 표시자와 상기 PFET 누설 표시자의 비교에 기반하여, 상기 적어도 하나의 PFET의 누설 전류가 상기 적어도 하나의 NFET의 누설 전류를 초과하는지 여부를 나타내기 위해 상기 FET 누설 제어 신호를 제어하도록 구성되고,
    상기 적어도 하나의 NFET 누설 비교기 회로는:
    상기 NFET 누설 표시자 및 상기 PFET 누설 표시자를 수신하고;
    상기 NFET 누설 표시자와 상기 PFET 누설 표시자를 비교하고; 그리고
    상기 NFET 누설 표시자와 상기 PFET 누설 표시자의 비교에 기반하여, 상기 적어도 하나의 NFET의 누설 전류가 상기 적어도 하나의 PFET의 누설 전류를 초과하는지 여부를 나타내기 위해 상기 FET 누설 제어 신호를 제어하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  6. 제5 항에 있어서,
    상기 비교기 회로는 적어도 하나의 PFET 저속 누설 비교기 회로 및 적어도 하나의 NFET 저속 누설 비교기 회로를 더 포함하고,
    상기 적어도 하나의 PFET 저속 누설 비교기 회로는:
    상기 PFET 누설 표시자를 수신하고;
    PFET 저속 누설 한계를 나타내는 미리 정의된 PFET 저속 누설 표시자를 수신하고;
    상기 수신된 PFET 누설 표시자와 상기 미리 정의된 PFET 저속 누설 표시자를 비교하고; 그리고
    상기 PFET 누설 표시자와 상기 미리 정의된 PFET 저속 누설 표시자의 비교에 기반하여, 상기 적어도 하나의 PFET의 누설 전류가 상기 PFET 저속 누설 한계 미만이면, PFET 저속 누설 전류를 나타내기 위해 상기 FET 누설 제어 신호를 제어하도록 구성되고;
    상기 적어도 하나의 NFET 저속 누설 비교기 회로는:
    상기 NFET 누설 표시자를 수신하고;
    NFET 저속 누설 한계를 나타내는 미리 정의된 NFET 저속 누설 표시자를 수신하고;
    상기 수신된 NFET 누설 표시자와 상기 미리 정의된 NFET 저속 누설 표시자를 비교하고; 그리고
    상기 NFET 누설 표시자와 상기 미리 정의된 NFET 저속 누설 표시자의 비교에 기반하여, 상기 적어도 하나의 NFET의 누설 전류가 상기 NFET 저속 누설 한계 미만이면, NFET 저속 누설 전류를 나타내기 위해 상기 FET 누설 제어 신호를 제어하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  7. 제5 항에 있어서,
    상기 비교기 회로는 적어도 하나의 PFET 고속 누설 비교기 회로 및 적어도 하나의 NFET 고속 누설 비교기 회로를 더 포함하고,
    상기 적어도 하나의 PFET 고속 누설 비교기 회로는:
    상기 PFET 누설 표시자를 수신하고;
    PFET 고속 누설 한계를 나타내는 미리 정의된 PFET 고속 누설 표시자를 수신하고;
    상기 PFET 누설 표시자와 상기 미리 정의된 PFET 고속 누설 표시자를 비교하고; 그리고
    상기 PFET 누설 표시자와 상기 미리 정의된 PFET 고속 누설 표시자의 비교에 기반하여, 상기 적어도 하나의 PFET의 누설 전류가 상기 PFET 고속 누설 한계보다 더 크면, PFET 고속 누설 전류를 나타내기 위해 상기 FET 누설 제어 신호를 제어하도록 구성되고;
    상기 적어도 하나의 NFET 고속 누설 비교기 회로는:
    상기 NFET 누설 표시자를 수신하고;
    NFET 고속 누설 한계를 나타내는 미리 정의된 NFET 고속 누설 표시자를 수신하고;
    상기 NFET 누설 표시자와 상기 미리 정의된 NFET 고속 누설 표시자를 비교하고; 그리고
    상기 NFET 누설 표시자와 상기 미리 정의된 NFET 고속 누설 표시자의 비교에 기반하여, 상기 적어도 하나의 NFET의 누설 전류가 상기 NFET 고속 누설 한계보다 더 크면, NFET 고속 누설 전류를 나타내기 위해 상기 FET 누설 제어 신호를 제어하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  8. 제4 항에 있어서,
    상기 제어 신호 생성기는, 상기 지연된 키퍼 회로의 상기 활성화 타이밍을 제어하기 위해 상기 FET 누설 제어 신호를 상기 FET 누설 제어 워드로 디코딩하도록 구성된 디코더 회로를 포함하는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  9. 제1 항에 있어서,
    상기 제어 신호 생성기는, 상기 NFET 누설 표시자와 상기 PFET 누설 표시자의 비교에 기반하여, 상기 지연된 키퍼 회로의 활성화 타이밍을 제어하도록 구성된 펄스 생성기에 의해 생성된 펄스의 펄스 폭의 제어 타이밍에 기반하여 상기 적어도 하나의 제어 신호를 적응적으로 생성하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  10. 제1 항에 있어서,
    상기 누설-인식 활성화 제어 회로는 SoC(system-on-a-chip)에 통합되거나,
    셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정형 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 스마트 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 데스크탑 컴퓨터, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 플레이어, 디지털 음악 플레이어, 휴대용 음악 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어 및 자동차로 구성된 그룹으로부터 선택된 디바이스에 통합되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 위한 누설-인식 활성화 제어 회로.
  11. 메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로(delayed keeper circuit)의 활성화를 제어하기 방법으로서,
    동적 판독 회로 내의 적어도 하나의 NFET(N-type Field-Effect Transistor)의 누설 전류를 나타내는 NFET 누설 표시자를 NFET 누설 회로에 의해 제공하는 단계;
    상기 동적 판독 회로 내의 적어도 하나의 PFET(P-type Field-Effect Transistor)의 누설 전류를 나타내는 PFET 누설 표시자를 PFET 누설 회로에 의해 제공하는 단계;
    상기 NFET 누설 표시자와 상기 PFET 누설 표시자를 비교하고; 그리고 상기 NFET 누설 표시자와 상기 PFET 누설 표시자의 비교에 기반하여 FET 누설 신호를 생성하는 단계;
    상기 지연된 키퍼 회로의 활성화 타이밍을 제어하기 위해 상기 FET 누설 신호에 기반하여 지연된 키퍼 회로에 대한 적어도 하나의 제어 신호를 적응적으로 생성하는 단계를 포함하며,
    상기 NFET 누설 회로는 NFET 누설을 결정하도록 구성된 NFET 누설 센서를 포함하고;
    상기 NFET 누설 센서는, 상기 동적 판독 회로의 결정된 NFET 누설에 기반하여, 상기 적어도 하나의 NFET의 누설 전류를 나타내는 상기 NFET 누설 표시자를 제공하도록 추가로 구성되고; 그리고
    상기 PFET 누설 회로는 PFET 누설을 결정하도록 구성된 PFET 누설 센서를 포함하고;
    상기 PFET 누설 센서는, 상기 동적 판독 회로의 결정된 PFET 누설에 기반하여, 상기 적어도 하나의 PFET의 누설 전류를 나타내는 상기 PFET 누설 표시자를 제공하도록 추가로 구성되며,
    상기 NFET 누설 센서는 상기 적어도 하나의 NFET의 누설 전류를 나타내는 NFET 누설 전류를 제공하도록 구성된 적어도 하나의 비활성화된 NFET를 포함하고; 그리고
    상기 PFET 누설 센서는 상기 적어도 하나의 PFET의 누설 전류를 나타내는 PFET 누설 전류를 제공하도록 구성된 적어도 하나의 비활성화된 PFET를 포함하며,
    상기 NFET 누설 센서는 링 발진기(ring oscillator)에서 함께 커플링된 복수의 제1 버퍼 회로들을 포함하는 NFET 링 발진기 회로를 추가로 포함하고, 상기 복수의 제1 버퍼 회로들 각각은 상기 적어도 하나의 비활성화된 NFET로부터 상기 적어도 하나의 NFET의 누설 전류를 나타내는 상기 NFET 누설 전류에 의해 활성화되도록 구성되고, 상기 NFET 링 발진기 회로는 제공된 NFET 누설 전류에 기반하여 상기 NFET 누설 표시자를 업데이트하도록 구성되고; 그리고
    상기 PFET 누설 센서는 링 발진기에서 함께 커플링된 복수의 제2 버퍼 회로들을 포함하는 PFET 링 발진기 회로를 추가로 포함하고, 상기 복수의 제2 버퍼 회로들 각각은 상기 적어도 하나의 비활성화된 PFET로부터 상기 적어도 하나의 PFET의 누설 전류를 나타내는 상기 PFET 누설 전류에 의해 활성화되도록 구성되고, 상기 PFET 링 발진기 회로는 제공된 PFET 누설 전류에 기반하여 상기 PFET 누설 표시자를 업데이트하도록 구성되는,
    메모리 비트 셀에 대한 동적 판독 회로 내의 지연된 키퍼 회로의 활성화를 제어하기 방법.
  12. 메모리 시스템으로서,
    메모리 비트 셀, 동적 판독 회로, 제 1 항 내지 제 10항 중 어느 한 항에 따른 누설-인식 활성화 제어 회로, 및 펄스 생성기를 포함하고,
    상기 메모리 비트 셀은:
    보수 전압(complement voltage)을 저장하도록 구성된 저장 회로; 및
    상기 저장 회로에 커플링된 판독 포트 회로 ― 상기 판독 포트 회로는 판독 동작에 대한 응답으로 동적 노드 상에 상기 보수 전압을 생성하도록 구성됨 ― 를 포함하고,
    상기 동적 판독 회로는;
    상기 동적 노드;
    평가 페이즈(evaluation phase) 외부에서 상기 동적 노드 상의 상기 보수 전압을 유지하기 위해 펄스에 대한 응답으로 활성화되도록 구성되고, 상기 판독 동작의 평가 페이즈에 응답하여 상기 펄스에 대한 응답으로 비활성화되도록 구성된 지연된 키퍼 회로를 포함하고,
    상기 펄스 생성기는, 상기 적어도 하나의 제어 신호에 대한 응답으로, 상기 지연된 키퍼 회로의 활성화 및 비활성화를 위한 제어 활성화 타이밍에 기반하여 펄스 폭을 갖는 펄스를 생성하도록 구성되는,
    메모리 시스템.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
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