CN108780658A - 用于存储器位单元中的动态读取操作的延迟保持器电路的泄漏感知型激活控制 - Google Patents

用于存储器位单元中的动态读取操作的延迟保持器电路的泄漏感知型激活控制 Download PDF

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Abstract

公开了用于存储器位单元中的动态读取操作的延迟保持器电路的泄漏感知型激活控制。在一个方面中，提供了一种用于经配置以对存储器位单元执行读取操作的动态读取电路的泄漏感知型激活控制电路。为了防止或缓解所述延迟保持器电路与所述动态读取电路中的读取端口电路之间的争用以在起始读取操作时将动态节点拉动到相对的电压电平，所述泄漏感知型激活控制电路经配置以基于N型场效应晶体管NFET泄漏电流与P型FET PFET泄漏电流的比较而适应性地控制所述延迟保持器电路的激活定时。以此方式，所述泄漏感知型激活控制电路能够基于NFET和PFET的实际相对强度而适应性地调整所述延迟保持器电路的所述激活定时。

Description

用于存储器位单元中的动态读取操作的延迟保持器电路的泄 漏感知型激活控制
优先权申请
本申请要求2016年3月30日申请的名为“用于存储器位单元中的动态读取操作的延迟保持器电路的泄漏感知型激活控制(LEAKAGE-AWARE ACTIVATION CONTROL OF ADELAYED KEEPER CIRCUIT FOR A DYNAMIC READ OPERATION IN A MEMORY BIT CELL)”的美国专利申请第15/085,187号的优先权，所述美国专利申请以全文引用的方式并入本文中。
技术领域
本公开的技术大体上涉及使用存储器位单元来存储数据的存储器系统，且更具体地说，涉及用于执行存储器位单元中的动态读取操作的动态读取电路。
背景技术
包含中央处理单元(central processing unit，CPU)或其它处理器的基于处理器的系统利用不同类型的存储器来进行系统操作。此存储器可用作系统存储器来进行数据存储。此存储器还可用以存储待由CPU或处理器执行的程序代码或指令。
举例来说，图1说明可设置于基于处理器的系统中的存储器系统100。存储器系统100在此特定实例中使用存储器位单元102(1)到102(N)来存储数据，如图1中所展示。每个存储器位单元102能够存储单个位的信息。在图1中，展示含有多个存储器位单元102(1)到102(N)的单个存储器位单元列104，其中‘N’可以是期望的存储器位单元的行的任何数目。但是，应注意，多个存储器位单元列104可设置于存储器系统100中以提供存储器位单元102(1)到102(N)的数据阵列。在此实例中，存储器位单元102(1)到102(N)以八(8)晶体管(T)(8-T)互补存储器位单元的形式提供。将存储器位单元102(1)用作参考实例，每个存储器位单元102(1)到102(N)包含两(2)个交叉耦合的反相器106(1)、106(2)(即，四(4)个晶体管)、和经配置以由存储器位单元102(1)的经存取存储器行1的行字线WL(1)激活来执行写入操作的两(2)个存取晶体管108(1)、108(2)，如所熟知。为存储器位单元102(1)提供两(2)个额外晶体管、下拉NFET 110(1)和读取端口NFET 110(2)作为用于执行存储器位单元102(1)中的读取操作的动态读取电路112的部分。动态读取电路112针对存储器位单元列104的存储器位单元102(1)到102(N)中的每一个执行读取操作。对给定相应存储器行1到N的特定字线WL(1)到WL(N)的确证控制哪个存储器位单元102(1)-102(N)在读取操作期间由动态读取电路112读取。在动态读取电路112中提供额外的下拉NFET 110(1)和读取端口NFET 110(2)会分离存储器位单元102(1)的写入性能与存储器位单元102(1)的读取性能。
在存储器位单元102(1)的预充电相位期间，响应于读取时钟信号(read_clk)118是指示读取操作不活动的低逻辑电平而激活电荷P型场效应晶体管(PFET)116。这致使动态读取电路112中的动态节点120预充电到电压Vdd。接着，在响应于读取时钟信号(read_clk)118是指示读取操作的逻辑高电平的评估相位期间，关断PFET 116且激活下拉NFET 110(1)以耦合到接地(GND)。如果选定存储器位单元102(1)到102(N)之的互补节点122C上的电荷在读取操作期间是逻辑‘1’(即，电压Vdd)，那么激活下拉NFET 110(1)以将动态节点120向下拉动到接地(GND)。将动态节点120拉动到接地(GND)将致使反相器126在读出节点124上产生逻辑‘1’。但是，保持器电路128首先在读取操作期间由具有逻辑‘1’状态的互补节点122C激活，这致使反相器126在读出节点124上产生逻辑‘0’并使保持器电路128保持激活，由此在与下拉NFET 110(1)的争用中将动态节点120向上拉动到电压Vdd。
发明内容
本公开的方面涉及用于存储器位单元中的动态读取操作的延迟保持器电路的泄漏感知型激活控制。在这方面，在一个方面中，提供了一种用于经配置以对存储器位单元执行读取操作的动态读取电路的泄漏感知型激活控制电路。所述动态读取电路包含延迟保持器电路，所述延迟保持器电路经配置以在动态读取操作的评估相位期间使读出值远离所述动态读取电路中的动态节点上确证的选定存储器位单元。为了防止或缓解所述延迟保持器电路与所述动态读取电路中的读取端口电路之间的争用，从而在起始读取操作时将所述动态节点拉动到相对的电压电平，在所述评估相位期间选择性地去激活所述延迟保持器电路。但是，因为例如工艺变化和技术节点缩放等因素会影响所述延迟保持器电路和所述读取端口电路中的晶体管的泄漏电流并因此影响其相对晶体管强度，所以本文中所公开的方面包含所述泄漏感知型激活控制电路来控制所述延迟保持器电路的激活定时。所述泄漏感知型激活控制电路经配置以基于N型场效应晶体管(NFET)泄漏电流与P型FET(PFET)泄漏电流的比较而适应性地控制所述延迟保持器电路的所述激活定时。以此方式，如果所述延迟保持器电路和所述动态读取电路中的读取端口电路中的所述NFET与PFET的相对强度不同于设计时间假设，那么所述泄漏感知型激活控制电路可基于所述NFET和PFET的实际相对强度而适应性地调整所述延迟保持器电路的所述激活定时，以响应于读取操作的所述评估相位的起始而避免或减少与所述读取端口电路的争用。
在这方面，在一个示范性方面中，提供一种用于控制用于存储器位单元的动态读取电路中的延迟保持器电路的激活的泄漏感知型激活控制电路。所述泄漏感知型激活控制电路包括NFET泄漏电路，所述NFET泄漏电路经配置以提供指示动态读取电路中的至少一个NFET的泄漏电流的NFET泄漏指示符。所述泄漏感知型激活控制电路还包括PFET泄漏电路，所述PFET泄漏电路经配置以提供指示动态读取电路中的至少一个PFET的泄漏电流的PFET泄漏指示符。所述泄漏感知型激活控制电路还包括比较器电路。所述比较器电路经配置以接收所述NFET泄漏指示符和所述PFET泄漏指示符。所述比较器电路还经配置以比较所述NFET泄漏指示符与所述PFET泄漏指示符。所述比较器电路还经配置以基于所述NFET泄漏指示符与所述PFET泄漏指示符的比较而产生FET泄漏信号。所述泄漏感知型激活控制电路还包括控制信号产生器，所述控制信号产生器经配置以基于所述FET泄漏信号而适应性地产生至少一个控制信号以控制延迟保持器电路的激活定时。
在另一示范性方面中，提供一种用于控制用于存储器位单元的动态读取电路中的延迟保持器电路的激活的泄漏感知型激活控制电路。所述泄漏感知型激活控制电路包括用于提供指示动态读取电路中的至少一个NFET的泄漏电流的NFET泄漏指示符的装置。所述泄漏感知型激活控制电路还包括用于提供指示所述动态读取电路中的至少一个PFET的泄漏电流的PFET泄漏指示符的装置。所述泄漏感知型激活控制电路还包括用于接收所述NFET泄漏指示符和所述PFET泄漏指示符的装置。所述泄漏感知型激活控制电路还包括用于比较所述NFET泄漏指示符与所述PFET泄漏指示符的装置。所述泄漏感知型激活控制电路还包括用于基于所述NFET泄漏指示符与所述PFET泄漏指示符的比较而产生FET泄漏信号的装置。所述泄漏感知型激活控制电路还包括用于基于所述FET泄漏信号而适应性地产生至少一个控制信号以控制延迟保持器电路的激活定时的装置。
在另一示范性方面中，提供一种用于控制用于存储器位单元的动态读取电路中的延迟保持器电路的激活的方法。所述方法包括确定动态读取电路中的至少一个NFET的泄漏电流。所述方法还包括确定所述动态读取电路中的至少一个PFET的泄漏电流。所述方法还包括比较至少一个NFET的所述所确定泄漏电流与所述至少一个PFET的所述所确定泄漏电流。所述方法还包括基于至少一个NFET的所述所确定泄漏电流与所述至少一个PFET的所述所确定泄漏电流的比较而适应性地产生用于延迟保持器电路的至少一个控制信号。
在另一示范性方面中，提供一种存储器系统。所述存储器系统包括存储器位单元，所述存储器位单元包括经配置以存储互补电压的存储电路和耦合到所述存储电路的读取端口电路。所述读取端口电路经配置以响应于读取操作而在动态节点上产生所述互补电压。所述存储器系统还包括动态读取电路。所述动态读取电路包括所述动态节点和延迟保持器电路，所述延迟保持器电路经配置以响应于将所述动态节点上的所述互补电压保持在评估相位外部的脉冲而被激活，且经配置以响应于所述读取操作的所述评估相位而响应于所述脉冲被去激活。所述存储器系统还包括泄漏感知型激活控制电路。所述泄漏感知型激活控制电路包括泄漏电路，所述泄漏电路经配置以基于至少一个NFET的泄漏电流与至少一个PFET的泄漏电流的比较而产生FET泄漏信号。所述泄漏感知型激活控制电路还包括控制信号产生器，所述控制信号产生器经配置以基于所述FET泄漏信号而适应性地产生至少一个控制信号以控制第二延迟保持器电路的激活定时。所述存储器系统还包括脉冲产生器，所述脉冲产生器经配置以响应于所述至少一个控制信号而基于所述第二延迟保持器电路的激活和去激活的控制激活定时产生具有脉宽的所述脉冲。
附图说明
图1是使用八(8)晶体管(T)(8-T)存储器位单元和用于对存储器位单元执行读取操作的动态读取电路的示范性存储器系统的示意图；
图2是包括多个存储器位单元和动态读取电路的示范性存储器系统的电路图，所述动态读取电路使用用于响应于读取操作来基于N型场效应晶体管(NFET)泄漏电流与P型FET(PFET)泄漏电流的比较而控制延迟保持器电路的激活定时的泄漏感知型激活控制电路；
图3A是说明激活图2中的动态读取电路的保持器电路的时序图，所述保持器电路不够长地延迟，由此推出动态读取电路中的动态节点的下拉并影响读取性能；
图3B是说明激活图2中的动态读取电路的延迟保持器电路的时序图，所述延迟保持器电路过长地延迟，由此致使动态读取电路的动态节点下降直到接地，从而致使响应读取操作而产生错误的读出值；
图4是说明NFET与PFET泄漏电流/强度的比与图2中的动态读取电路中的延迟保持器电路的激活定时之间的示范性关系的图表；
图5是示范性泄漏感知型激活控制电路的示意图，所述泄漏感知型激活控制电路可设置于图2中的动态读取电路中来产生至少一个控制信号以控制被提供给延迟保持器电路的脉冲的激活定时，以基于NFET泄漏电流与PFET泄漏电流的比较而控制延迟保持器电路的激活定时；
图6是说明针对存储器位单元中的读取操作而控制图5中的动态读取电路中的延迟保持器电路的激活定时的示范性过程的流程图；
图7是另一示范性泄漏感知型激活控制电路的示意图，所述泄漏感知型激活控制电路可设置于图2中的动态读取电路中来产生控制信号以控制被提供给延迟保持器电路的脉冲的激活定时，以基于NFET泄漏电流与PFET泄漏电流的比较而控制延迟保持器电路的激活定时；
图8A是可用于图2中的动态读取电路中的泄漏感知型激活控制电路中的示范性NFET泄漏电路的电路图，其中NFET泄漏电路经配置以提供指示动态读取电路中的至少一个NFET的泄漏电流的NFET泄漏指示符；
图8B是可用于图2中的动态读取电路中的泄漏感知型激活控制电路中的示范性PFET泄漏电路的电路图，其中PFET泄漏电路经配置以提供指示动态读取电路中的至少一个PFET的泄漏电流的PFET泄漏指示符；
图9是说明由图6中的泄漏感知型激活控制电路产生来基于各种NFET泄漏指示符与PFET泄漏指示符比而控制延迟保持器电路的激活定时的示范性泄漏FET泄漏控制字的逻辑表；
图10是图6中的用于根据图9中的逻辑表而产生FET泄漏控制字来控制延迟保持器电路的激活定时的泄漏感知型激活控制电路的示范性逻辑陈述的列表；
图11是经配置以从图7中的泄漏感知型激活控制电路接收所产生控制信号来基于NFET泄漏指示符与PFET泄漏指示符的比较而控制延迟保持器电路的激活定时的示范性脉冲产生器的电路图；且
图12是可包含存储器系统的示范性基于处理器的系统的框图，所述存储器系统包含使用泄漏感知型激活控制电路来响应于读取操作且根据本文中所公开的方面中的任一个而控制延迟保持器电路的激活定时的动态读取电路。
具体实施方式
现参考各图，描述本公开的若干示范性方面。词语“示范性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示范性”的任何方面未必理解为比其它方面优选或有利。
图2说明可包含于基于处理器的系统202中的存储器系统200。举例来说，基于处理器的系统202可设置于芯片上系统(system-on-a-chip，SoC)204中。存储器系统200使用多个存储器位单元204(1)到204(N)来存储数据，其中‘N’可以是期望的存储器位单元204(1)到204(N)的行的任何数目。每个存储器位单元204(1)到204(N)能够存储单个位的信息。在图2中，展示含有多个存储器位单元204(1)到204(N)的单个存储器位单元列206。但是，应注意，多个存储器位单元列206可设置于存储器系统200中以提供存储器位单元204(1)到204(N)的数据阵列。在此实例中，将存储器位单元204(1)用作指示每个存储器位单元204(1)到204(N)的参考实例，存储器位单元204(1)包含两(2)个交叉耦合的反相器208(1)、208(2)(即，四(4)个晶体管)以形成六(6)晶体管(T)(6-T)互补存储器位单元布置中的存储单元210(1)到210(N)和两(2)个存取晶体管212(1)、212(2)。两(2)个存取晶体管212(1)、212(2)经配置以由存储器位单元204(1)到204(N)的经存取存储器行1的行字线WL(1)、WL(N)激活来执行读取和写入操作。
继续参考图2，动态读取电路214设置于存储器系统200中来对选定存储器位单元204(1)到204(N)执行读取操作。对给定存储器行1到N的特定字线WL(1)到WL(N)的确证控制在读取操作期间哪个存储器位单元204(1)到204(N)由动态读取电路214读取。相对于作为实例的存储器位单元204(1)，为存储器位单元204(1)提供读取端口电路216(1)作为用于对存储器位单元204(1)的读取操作的动态读取电路214的部分。读取端口电路216(1)在此实例中是含有两(2)个晶体管、下拉NFET 218(1)和读取端口NFET 218(2)的基于NFET的读取端口电路，以实现提供存储器位单元204(1)作为八(8)晶体管(8-T)存储器位单元。响应于对读取操作做出响应的读取时钟信号(read_clk)220而激活下拉NFET 218(1)。基于互补节点222C上的电压(即，数据)是逻辑高等级而激活读取端口NFET 218(2)，这致使将动态读取电路214的动态节点224拉动到接地(GND)。基于互补节点222C上的电压(即，数据)是逻辑低电平而去激活读取端口NFET 218(2)，这致使将动态读取电路214的动态节点224将其电荷保持为电压Vdd。在任一状况下，存储器位单元204(1)经配置以响应于读取操作而在动态节点224上产生应是互补节点222C上的电压的电压。在读取端口电路216(1)中提供额外的下拉NFET 218(1)和读取端口NFET 218(2)会分离存储器位单元204(1)的写入性能与存储器位单元204(1)的读取性能。
在存储器位单元204(1)的预充电相位期间，响应于读取时钟信号(read_clk)220是指示读取操作不活动的低逻辑电平而激活动态读取电路214中的预充电PFET 226。这致使动态读取电路214中的动态节点224预充电到电压Vdd。接着，在响应于读取时钟信号(read_clk)220高于指示读取操作是活动的逻辑高电平的评估相位期间，关断预充电PFET226，且激活下拉NFET 218(1)以耦合到接地(GND)。如果存储器位单元204(1)中的互补节点222C上的电荷在读取操作期间是逻辑‘1’(即，电压Vdd)，那么激活读取端口NFET 218(2)以将动态节点224向下拉动到接地(GND)。将动态节点224拉动到接地(GND)将致使反相器230在读出节点228上产生逻辑‘1’。但是，当激活读取操作时，关断设置于在此实例中是由PFET233组成的基于PFET的延迟保持器电路的动态读取电路214中的延迟保持器电路232。但接着在不对PFET和NFET的泄漏电流敏感的设计时间量之后接通延迟保持器电路232。如果延迟保持器电路232接通过早且其泄漏相对于下拉NFET 218(1)和读取端口NFET 218(2)在节点222C处于逻辑“1”下时是大的，那么将在与读取端口电路216(1)中的下拉NFET 218(1)的争用中将朝向电压Vdd向上拉动动态节点224。
为了避免或减少图2中的存储器系统200中的动态节点224上的延迟保持器电路232与读取端口电路216(1)中的下拉NFET 218(1)之间的此争用，提供如图2中所展示的脉冲产生器234。脉冲产生器234经配置以响应于读取时钟信号(read_clk)220而激活和去激活延迟保持器电路232，以避免或减少延迟保持器电路232与读取端口电路216(1)中的下拉NFET 218(1)之间的争用。脉冲产生器234经配置以响应于指示读取操作的读取时钟信号(read_clk)220而产生脉冲236。在此实例中，脉冲236被提供给延迟保持器电路232的栅极(G)。因此，首先在动态读取电路214的评估相位期间，脉冲产生器234在输出节点237上产生脉冲236以首先去激活延迟保持器电路232以避免与动态节点224上的下拉NFET 218(1)的争用。在此实例中，由脉冲产生器234产生的脉冲236是活动低脉冲，这是因为延迟保持器电路232在此实例中是由更低的信号电平激活的PFET。脉冲236的脉宽受脉冲产生器234控制以控制期望时间段内的延迟保持器电路232的去激活，以允许下拉NFET 218(1)对动态节点224执行评估相位。其后，在动态读取电路214的后续保持相位期间，脉冲236在输出节点237上到期，这会激活延迟保持器电路232以保持动态节点224上的读取电压(即，数据)。
因此，如上文所论述，存储器系统200中的脉冲产生器234产生脉冲236的定时控制的关键的以避免或减少延迟保持器电路232与读取端口电路216(1)中的下拉NFET 218(1)之间的争用。可在设计时基于延迟保持器电路232和读取端口电路216(1)中的下拉NFET218(1)中的晶体管的驱动强度而设计激活定时控制。但是，由于例如工艺变化和技术节点缩放等因素，延迟保持器电路232和下拉NFET 218(1)中的晶体管的驱动强度可不同于设计参数。由于晶体管驱动强度的这些变化，延迟保持器电路232的晶体管驱动强度可较强比读取端口电路216(1)在设计上预期更强。在此情境下，脉冲产生器234产生脉冲236可能不够长地延迟，以避免或减少延迟保持器电路232与读取端口电路216(1)中的下拉NFET 218(1)之间的争用。另一方面，如果读取端口电路216(1)的晶体管驱动强度比延迟保持器电路232在设计上预期更强，那么脉冲产生器234的脉冲236的产生可延迟过长以避免或减少延迟保持器电路232与读取端口电路216(1)中的下拉NFET 218(1)之间的争用。
举例来说，如果图2中的存储器位单元204(1)中的互补节点222C在读取操作之前具有逻辑‘1’状态，且时间T1产生脉冲236以激活延迟保持器电路232过早或不够延迟，如图3A中所展示，那么在时间T2在时间上推出下拉NFET 218(1)对动态节点224的下拉。以此方式，过早激活延迟保持器电路232会使存储器位单元204(1)的读出延迟并影响读取性能。另外，如果图2中的存储器位单元204(1)中的互补节点222C在读取操作之前具有逻辑‘0’状态，且延迟保持器电路232的激活延迟过长且延迟保持器电路232的泄漏电流较强，如图3B中所展示，那么动态节点224下降接地(GND)。此可致使延迟保持器电路232存储逻辑‘0’而非逻辑‘1’，由此致使在读出节点228处读出逻辑‘1’值而非正确的逻辑‘0’值。
在此实例中，如图4的图400中所展示而识别延迟保持器电路232与读取端口电路216(1)中的晶体管泄漏电流的关系。如图4中的图400中所展示，当NFET泄漏电流(即，驱动强度)与PFET泄漏电流(即，驱动强度)的比减小时，需要增大脉冲236的脉冲宽度以避免推出动态节点224的下拉并影响如上文关于图3A所论述的读取性能。但是，如图4中的图400中所展示，当NFET泄漏电流(即，驱动强度)与PFET泄漏电流(即，驱动强度)的比增大时，需要减小脉冲236的脉冲宽度以比动态节点224下降到接地(GND)更早地激活延迟保持器电路232，并随后读出错误数据(逻辑“1”而非“0”)，如上文关于图3B所论述。
在这方面，图2中的存储器系统200包含泄漏感知型激活控制电路238。如将在下文更详细地论述，泄漏感知型激活控制电路238经配置以基于NFET泄漏电流与PFET泄漏电流的比较而适应性地控制延迟保持器电路232的激活定时。泄漏感知型激活控制电路238经配置以产生控制信号240，以基于NFET泄漏电流与PFET泄漏电流的比较而控制由脉冲产生器234产生的脉冲236的脉冲宽度的激活定时。如上文所论述，图2中的存储器系统200中的延迟保持器电路232包含PFET。读取端口电路216(1)到216(N)包含下拉NFET 218(1)。PFET泄漏电流和NFET泄漏电流涉及其相应晶体管驱动强度。因此，泄漏感知型激活控制电路238经配置以基于NFET泄漏电流与PFET泄漏电流的比较而适应性地控制延迟保持器电路232的激活定时。因此，可在操作期间进行对脉冲236的脉冲宽度的调整，以考虑由于存储器系统200中的NFET和PFET晶体管的设计和/或制造的变化而引发的晶体管驱动强度的变化，以允许动态读取电路214更精确地从存储器位单元204(1)到204(N)提供读取数据。
在这方面，图5是设置于图2中的存储器系统200中以基于NFET泄漏电流与PFET泄漏电流的比较而适应性地控制延迟保持器电路232的激活定时的泄漏感知型激活控制电路238的示意图。如图5中所展示，泄漏感知型激活控制电路238包含PFET泄漏电路500，所述PFET泄漏电路经配置以提供指示动态读取电路214中的至少一个PFET的泄漏电流的PFET泄漏指示符502。举例来说，PFET泄漏电路500可包含一或多个PFET，所述PFET在此实例中定位于与存储器系统200的延迟保持器电路232相同的集成电路(IC)和/或IC的区域中，以提供提供延迟保持器电路232中的PFET泄漏电流的指示的PFET泄漏指示符502。如果期望测量动态读取电路214可在操作期间经历的PFET泄漏电流，那么PFET泄漏电路500还可经配置以在动态读取电路214的操作期间提供PFET泄漏指示符502。另外，泄漏感知型激活控制电路238还包含NFET泄漏电路504，所述NFET泄漏电路经配置以提供提供动态读取电路214中的至少一个NFET的NFET泄漏电流的指示的NFET泄漏指示符506。而且，NFET泄漏电路504可包含一或多个NFET，所述NFET在此实例中定位于与存储器系统200的读取端口电路216(1)到216(N)相同的IC和/或IC的区域中，以提供提供读取端口电路216(1)到216(N)中的NFET泄漏电流的指示的NFET泄漏指示符506。如果期望测量动态读取电路214可在操作期间经历的NFET泄漏电流，那么NFET泄漏电路504还可经配置以在动态读取电路214的操作期间提供NFET泄漏指示符506。
继续参考图5，泄漏感知型激活控制电路238还包含比较器电路508。比较器电路508经配置以接收PFET泄漏指示符502和NFET泄漏指示符506，并比较PFET泄漏指示符502与NFET泄漏指示符506。比较器电路508经配置以基于NFET泄漏指示符502与PFET泄漏指示符506的比较而产生FET泄漏信号510。FET泄漏信号510被提供给控制信号产生器512，所述控制信号产生器经配置以基于FET泄漏信号510而适应性地产生控制信号240以控制延迟保持器电路232的激活定时。如上文所论述，在此实例中，控制信号240控制由脉冲产生器234产生的脉冲236的激活定时，如图5中所展示，以在此实例中控制延迟保持器电路232的激活定时。应注意，不需要脉冲产生器234。泄漏感知型激活控制电路238可经配置以产生控制信号240并将其直接提供到延迟保持器电路232以控制延迟保持器电路232的激活定时。
NFET与PFET的泄漏电流的比可基于设计和制造工艺而变化。因此，可能需要提供有能力基于NFET到PFET泄漏电流的各种操作速度情形而产生控制信号的泄漏感知型激活控制电路238。举例来说，PFET和/或NFET可不同于其标称(预期)行为和切换速度，并可取决于制造工艺变化而以相对更慢或更快的切换速度操作，制造工艺变化影响IC内的电压和温度变化(就电路仿真来说，慢角表示装置的最慢预期行为，标称角表示平均预期行为，且快角表示最快预期行为)。制造工艺的此类变化影响NFET和PFET的泄漏电流。此外，PFET可由于制造工艺而以与NFET不同的方式变化，并因此可经历与NFET不同的切换速度变化，且反之亦然。举例来说，制造出的PFET可以是较慢装置，而制造出的NFET可以是较快装置。PFET和NFET的泄漏电流涉及切换速度，更快的装置具有更大的泄漏电流。因此，由于可在制造出的PFET和NFET中发生的这些切换速度差，因此当确定如何控制延迟保持器电路232的激活定时时，泄漏感知型激活控制电路238可能需要考虑PFET和NFET的相对切换速度。
图6是大体上说明图2中的泄漏感知型激活控制电路238控制动态读取电路214中的延迟保持器电路232的激活定时的示范性过程600的流程图。如在其中所展示，过程600确定动态读取电路214中的至少一个PFET的PFET泄漏电流(框602)。过程600还包含确定动态读取电路214的至少NFET的NFET泄漏电流(框604)。比较至少一个NFET的所确定泄漏电流与至少一个PFET的所述所确定泄漏电流(框606)。基于至少一个NFET的所确定泄漏电流与至少一个PFET的所确定泄漏电流的比较而适应性地产生用于延迟保持器电路232的至少一个控制信号240(框608)。过程600还可包含基于至少一个控制信号240而控制用于存储器位单元204(1)到204(N)的动态读取电路214中的延迟保持器电路232的激活定时(框610)。
图7是可设置于图2中的动态读取电路214中的另一示范性泄漏感知型激活控制电路700的示意图。如下文所论述，泄漏感知型激活控制电路700经配置以产生可用以基于NFET泄漏电流与PFET泄漏电流的比较而控制脉冲产生器234产生脉冲236的定时到图2中的延迟保持器电路232的激活定时的控制信号240(1)。在这方面，分别提供PFET泄漏电路702和NFET泄漏电路704以确定PFET和NFET的泄漏电流。在此实例中，PFET泄漏电路702包含经配置以感测PFET的泄漏电流的PFET泄漏传感器706。类似地，NFET泄漏电路704包含经配置以感测NFET的泄漏电流的NFET泄漏传感器708。如上文所论述，PFET泄漏传感器706和/或NFET泄漏传感器708可设置于含有图2中的动态读取电路214的IC的相同电路或区域中，以使得PFET和/或NFET的所确定泄漏电流指示动态读取电路214中的PFET和/或NFET的泄漏电流。
继续参考图7，PFET泄漏电路702和NFET泄漏电路704还分别含有PFET泄漏频率计数器710和NFET泄漏频率计数器712。PFET泄漏频率计数器710和NFET泄漏频率计数器712经配置以存储分别指示PFET和NFET的泄漏电流的PFET泄漏频率计数714和NFET泄漏频率计数716。PFET泄漏传感器706和NFET泄漏传感器708经配置以分别依据PFET和NFET的所确定泄漏电流而更新相应PFET泄漏频率计数器710和NFET泄漏频率计数器712中的PFET泄漏频率计数714和NFET泄漏频率计数716。举例来说，图7中的PFET泄漏电路702的实例提供为图8A中的PFET泄漏电路702(1)。如在其中所说明，提供由PFET 800组成的PFET泄漏传感器706(1)。PFET 800的栅极(G)系结到以使得关断或去激活PFET 800。因此，将任何PFET泄漏电流IP提供给PFET泄漏频率计数器710(1)作为来自PFET 800的泄漏电流。PFET泄漏电流IP耦合到PFET泄漏电路702(1)中的PFET环形振荡器电路804中的NFET 802(1)到802(P)的一系列栅极(G)。NFET 802(1)到802(P)各自经配置以控制PFET环形振荡器电路804中的振荡回路808中配置的相应缓冲器电路806(1)到806(P)的激活。因此，PFET泄漏电流IP的强度控制PFET环形振荡器电路804中的NFET 802(1)到802(P)的接通强度，所述接通强度又控制缓冲器电路806(1)到806(P)的速度或振荡以提供PFET泄漏电流的指示。举例来说，前提是，振荡回路808的每个迭代可用以递增PFET泄漏频率计数，例如图7中的PFET泄漏频率计数714。
类似地，提供图7中的NFET泄漏电路704的实例作为图8B中的NFET泄漏电路704(1)。如在其中所说明，提供由NFET 810和PFET电流镜811组成的NFET泄漏传感器708(1)。NFET 810的栅极(G)系结到接地(GND)以使得关断或去激活NFET 810。因此，将任何NFET泄漏电流提供给NFET泄漏频率计数器712(1)作为来自NFET 810的泄漏电流。NFET泄漏电流IN耦合到NFET泄漏电路704(1)中的NFET环形振荡器电路814中的NFET 812(1)到812(Q)的一系列栅极(G)。NFET 812(1)到812(Q)各自经配置以控制振荡回路818中配置的相应缓冲器电路816(1)到816(Q)的激活。因此，NFET泄漏电流IN的强度控制NFET环形振荡器电路814中的NFET 812(1)到812(Q)的接通强度，所述接通强度又控制缓冲器电路816(1)到816(Q)的速度或振荡以提供NFET泄漏电流的指示。举例来说，前提是，振荡回路818的每个迭代可用以递增NFET泄漏频率计数，例如图7中的NFET泄漏频率计数716。
返回参考图7中的泄漏感知型激活控制电路700，提供经配置以比较PFET泄漏电流与NFET泄漏电流的比较器电路718。在此实例中，比较器电路718分别从相应PFET泄漏电路702和NFET泄漏电路704接收PFET泄漏频率计数714和NFET泄漏频率计数716作为PFET泄漏电流到NFET泄漏电流的指示。比较器电路718由多个比较器720(1)到720(C)组成。每个比较器720(1)到720(C)经配置以基于PFET泄漏电流和/或NFET泄漏电流而进行某些比较，以产生相应FET泄漏信号722(1)到722(C)来提供指示PFET泄漏电流和/或NFET泄漏电流的比的FET泄漏控制信号724。如下文所论述，通过提供多个比较器720(1)到720(C)，比较器720(1)到720(C)可各自经配置以以不同方式确定PFET泄漏电流和/或NFET泄漏电流是否指示慢、标称(典型)或快泄漏电流。以此方式，FET泄漏信号722(1)到722(C)可组合以形成FET泄漏控制信号724，来使得能够基于相对PFET泄漏电流和NFET泄漏电流以及PFET和NFET装置的速度而更精确地控制例如图2中的延迟保持器电路232等延迟保持器电路。
在这方面，在此实例中，图7中的泄漏感知型激活控制电路700中的比较器电路718包含六(6)个比较器720(1)到720(6)。比较器720(3)被配置成PFET标称泄漏比较器电路，其经配置以比较PFET泄漏频率计数714与NFET泄漏频率计数716以指示PFET是否比NFET具有更大的泄漏电流。如果是，那么比较器720(3)产生具有此指示的FET泄漏信号722(3)。类似地，比较器720(4)被配置成NFET标称泄漏比较器电路，其经配置以比较NFET泄漏频率计数716与PFET泄漏频率计数714以指示NFET是否比PFET具有更大的泄漏电流。如果是，那么比较器720(4)产生具有此指示的FET泄漏信号722(4)。
另外，比较器720(1)被配置成经配置以比较PFET泄漏频率计数714与预定义慢泄漏指示符726(或限度)的PFET慢泄漏比较器电路。比较器720(2)被配置成经配置以比较NFET泄漏频率计数716与预定义慢泄漏指示符726(或限度)的NFET慢泄漏比较器电路。以此方式，比较器720(1)、720(2)可分别提供FET泄漏信号722(1)、722(2)，从而分别指示PFET和NFET的所确定泄漏电流是否指示慢速装置。另外，比较器720(5)被配置成经配置以比较PFET泄漏频率计数714与预定义快泄漏指示符728(或限度)的PFET快泄漏比较器电路。比较器720(6)被配置成经配置以比较NFET泄漏频率计数716与预定义快泄漏指示符728(或限度)的NFET快泄漏比较器电路。以此方式，比较器720(5)、720(6)可分别提供FET泄漏信号722(5)、722(6)，从而分别指示PFET和NFET的所确定泄漏电流是否指示快速装置。
因此，通过FET泄漏信号722(1)到722(6)，比较器电路718提供PFET泄漏电流到NFET泄漏电流的指示，以及PFET和NFET是否是慢、标称或快切换速度装置。FET泄漏信号722(1)到722(6)形成FET泄漏控制信号724。解码器电路730设置于泄漏感知型激活控制电路700中以将FET泄漏控制信号724解码成FET泄漏控制字732作为控制信号，所述控制信号在此实例中是八(8)个位(<7:0>)，如将在下文解释。FET泄漏控制字732可被提供给脉冲产生器234来控制脉冲236和图2中的动态读取电路214中的延迟保持器电路232的产生定时，如先前在上文所论述。
图9是说明说明由图7中的泄漏感知型激活控制电路700产生来基于由比较器电路718提供的FET泄漏信号722(1)到722(6)而控制延迟保持器电路232的激活定时的示范性泄漏FET泄漏控制字的逻辑表900。在此实例中过程列902展示快、慢与标称PFET与NFET装置的各种可能组合。Prog<0>到Prog<7>列904基于快、慢与标称PFET与NFET装置的组合而说明FET泄漏控制字732中的位的值。脉宽列906说明由脉冲产生器234响应于FET泄漏控制字732而产生的脉冲236的脉宽设定。举例来说，快NFET泄漏电流(即，高于预定义快泄漏指示符)和慢PFET泄漏电流(即，低于预定义慢泄漏指示符)展示为指示用于延迟保持器电路232的激活定时控制的脉冲236的“最小”脉宽设定。慢NFET泄漏电流(即，高于预定义快泄漏指示符)和慢PFET泄漏电流(即，低于预定义慢泄漏指示符)展示为指示用于延迟保持器电路232的激活定时控制的脉冲236的“最大”脉宽设定。图10是由图7中的比较器电路718的解码器电路730产生且如图9中的逻辑表900中所展示的FET泄漏控制字732的Prog<0>到Prog<7>位的示范性公式的图式1000。
图11是示范性脉冲产生器234(1)的电路图，所述脉冲产生器可用作图7中的脉冲产生器234来从泄漏感知型激活控制电路700接收FET泄漏控制字732以基于NFET泄漏指示符与PFET泄漏指示符的比较而控制延迟保持器电路232的激活定时。如图11中所展示，脉冲产生器234(1)含有多路复用器电路1100。FET泄漏控制字732选择由多路复用器电路1100提供给由使脉冲产生器234用的输出1102的信号路径1104(0)到1104(7)，以产生待提供给延迟保持器电路232的脉冲236(1)。每个信号路径1104(1)到1104(7)含有经配置以基于设置于相应信号路径1104(0)到1104(7)中的缓冲器电路1106的数目而使接收到的读取时钟信号(read_clk)220延迟的不同数目个缓冲器电路1106。信号路径1104(0)直接耦合到读出节点228。根据通过FET泄漏控制字732选择的信号路径1104(0)大1104(7)的延迟读取时钟信号(read_clk)220D被提供给通过未延迟读取时钟信号(read_clk)220门控且“与”化的“与”栅极1108，以产生脉冲236(1)来控制延迟保持器电路232的激活定时。
应注意，虽然参考使用预充电并接着使用放电评估模式的电路描述本文中的方面，但是使用预放电并接着使用放电评估的电路处于本公开的范围内。举例来说，参考图2中的存储器系统200作为实例，如果针对动态读取电路214的评估相位，延迟保持器电路232使用NFET且读取端口电路216(1)使用PFET，那么所属领域的技术人员将易于理解如何调整本文中的概念以适用于此电路。在此实例中，脉冲产生器234可经配置以从输出节点237产生活动低脉冲以控制延迟保持器电路232的激活和去激活。
根据本文中所公开的各方面的用以防止或缓解延迟保持器电路与动态读取电路中的读取端口电路来执行存储器位单元中的读取操作的本文中所公开的泄漏感知型激活控制电路可设置于或集成到任何基于处理器的装置中的存储器中。实例包含但不限于机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、智能电话、平板电脑、平板手机、服务器、计算机、便携式计算机、桌上型计算机、个人数字助理(personal digital assistant，PDA)、监视器、计算机显示器、电视、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(digital video disc，DVD)播放器、便携式数字视频播放器以及汽车。
在这方面，图12说明基于处理器的系统1200的实例。基于处理器的系统1200的任何组件或电路可使用泄漏感知型激活控制电路以防止或缓解延迟保持器电路与动态读取电路中的读取端口电路之间的争用，来执行根据本文中所公开的各方面的存储器位单元中的读取操作。在此实例中，基于处理器的系统1200包含各自包含一或多个处理器1204的一或多个中央处理单元(CPU)1202。CPU 1202可具有耦合到处理器1204以用于快速存取临时存储数据的高速缓冲存储器1206。作为实例，高速缓冲存储器1206可使用本文中所公开的任何泄漏感知型激活控制电路1208，包含图2中的泄漏感知型激活控制电路238和图7中的泄漏感知型激活控制电路700。
继续参考图12，1202耦合到系统总线1210并可相互耦合包含于基于处理器的系统1200中的主控装置与从属装置。众所周知，CPU 1202通过通过系统总线1210交换地址、控制和数据信息来与这些其它装置通信。举例来说，作为从属装置的实例，CPU 1202可将总线事务请求传达到存储器系统1214中的存储器控制器1212。虽然图12中未说明，但是可提供多个系统总线1210，其中每个系统总线1210构成不同的构造。在此实例中，存储器控制器1212经配置以将存储器存取请求提供到存储器系统1214中的存储器阵列1216。作为实例，存储器阵列1216可使用本文中所公开的泄漏感知型激活控制电路1208中的任一个，包含图2中的泄漏感知型激活控制电路238和图7中的泄漏感知型激活控制电路700。
其它装置可连接到系统总线1210。如图12中所说明，作为实例，这些装置可包含存储器系统1214、一或多个输入装置1220、一或多个输出装置1222、一或多个网络接口装置1224和一或多个显示器控制器1226。输入装置1220可包含任何类型的输入装置，包含但不限于输入按键、开关、语音处理器等。输出装置1222可包含任何类型的输出装置，包含但不限于音频、视频、其它视觉指示符等。网络接口装置1224可以是经配置以允许将数据交换到网络1228和从网络1228交换数据的任何装置。网络1228可以是任何类型的网络，包含但不限于有线或无线网络、私用或公用网络、局域网(local area network，LAN)、无线局域网(wireless local area network，WLAN)、广域网(wide area network，WAN)、BLUETOOTHTM网络和因特网。网络接口装置1224可配置成支持期望的任何类型的通信协议。
CPU 1202还可经配置以通过系统总线1210存取显示器控制器1226以控制发送到一或多个显示器1230的信息。显示器控制器1226将信息发送到显示器1230，以通过一或多个视频处理器1232进行显示，所述视频处理器处理将显示成适合于显示器1230的格式的信息。显示器1230可包含任何类型的显示器，包含但不限于阴极射线管(cathode ray tube，CRT)、液晶显示器(liquid crystal display，LCD)、等离子显示器等。
应注意，对本公开中PFET和NFET的使用可包含是金属氧化物半导体(metaloxidesemiconductor，MOS)的PMOSFET和NMOSFET。本文中所论述的PFET和NFET可包含除金属外其它类型的氧化物层。
所属领域的技术人员将进一步了解，结合本文中所公开的各方面所描述的各种说明性逻辑块、模块、电路和算法可被实施为电子硬件、存储于存储器或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或此两者的组合。作为实例，本文中所描述的主控装置和从属装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，并且可经配置以存储所需的任何类型的信息。为了清楚说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此类功能性取决于特定应用、设计选项和/或外加于整个系统的设计约束。所属领域的技术人员可以针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为引起对本公开的范围的偏离。
结合本文中所公开的方面描述的各种说明性逻辑块、模块和电路可通过以下各项来予以实施或执行：处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或经设计以执行本文中所描述的功能的其任何组合。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心结合，或任何其它此种配置。
还应注意，描述本文中的示范性方面中的任一个中所描述的操作步骤是为了提供实例和论述。所描述操作可按除所说明序列之外的大量不同序列予以执行。此外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，所属领域的技术人员将易于显而易见，流程图中所说明的操作步骤可以经受大量不同修改。所属领域的技术人员还将理解，可使用多种不同技术和技艺中的任一个来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
提供本公开的先前描述以使得所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将易于显而易见对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的精神或范围。因此，本公开并不希望限于本文中所描述的实例和设计，而应符合与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (30)

1.一种用于控制用于存储器位单元的动态读取电路中的延迟保持器电路的激活的泄漏感知型激活控制电路，其包括：
N型场效应晶体管NFET泄漏电路，其经配置以提供指示动态读取电路中的至少一个NFET的泄漏电流的NFET泄漏指示符；
P型场效应晶体管PFET泄漏电路，其经配置以提供指示所述动态读取电路中的至少一个PFET的泄漏电流的PFET泄漏指示符；
比较器电路，其经配置以：
接收所述NFET泄漏指示符和所述PFET泄漏指示符；
比较所述NFET泄漏指示符与所述PFET泄漏指示符；以及
基于所述NFET泄漏指示符与所述PFET泄漏指示符的比较而产生FET泄漏信号；以及
控制信号产生器，其经配置以基于所述FET泄漏信号而适应性地产生至少一个控制信号以控制延迟保持器电路的激活定时。
2.根据权利要求1所述的泄漏感知型激活控制电路，其中：
所述NFET泄漏电路经配置以在所述动态读取电路的操作期间动态地提供指示所述动态读取电路中的所述至少一个NFET的所述泄漏电流的所述NFET泄漏指示符；且
所述PFET泄漏电路经配置以在所述动态读取电路的操作期间动态地提供指示所述动态读取电路中的所述至少一个PFET的所述泄漏电流的所述PFET泄漏指示符。
3.根据权利要求1所述的泄漏感知型激活控制电路，其中：
所述NFET泄漏电路包括经配置以确定NFET泄漏的NFET泄漏传感器；
所述NFET泄漏传感器经配置以基于所述动态读取电路中的所述所确定NFET泄漏而提供指示所述至少一个NFET的所述泄漏电流的所述NFET泄漏指示符；且所述PFET泄漏电路包括经配置以确定PFET泄漏的PFET泄漏传感器；
所述PFET泄漏传感器经配置以基于所述动态读取电路中的所述所确定PFET泄漏而提供指示所述至少一个PFET的所述泄漏电流的所述PFET泄漏指示符。
4.根据权利要求3所述的泄漏感知型激活控制电路，其中：
所述NFET泄漏传感器由经配置以提供指示所述至少一个NFET的所述泄漏电流的NFET泄漏电流的至少一个经去激活NFET组成；且
所述PFET泄漏传感器由经配置以提供指示所述至少一个PFET的所述泄漏电流的PFET泄漏电流的至少一个经去激活NFET组成。
5.根据权利要求4所述的泄漏感知型激活控制电路，其中：
所述NFET泄漏传感器进一步由包括在环形振荡器中耦合在一起的多个第一缓冲电路的NFET环形振荡器电路组成，所述多个第一缓冲电路中的每一个经配置以由来自所述至少一个经去激活NFET的指示所述至少一个NFET的所述泄漏电流的所述NFET泄漏电流激活，所述NFET环形振荡器电路经配置以基于所述所提供NFET泄漏电流而更新所述NFET泄漏指示符；且
所述PFET泄漏传感器进一步由包括在环形振荡器中耦合在一起的多个第二缓冲电路的PFET环形振荡器电路组成，所述多个第二缓冲电路中的每一个经配置以由来自所述至少一个经去激活PFET的指示所述至少一个PFET的所述泄漏电流的所述PFET泄漏电流激活，所述PFET环形振荡器电路经配置以基于所述所提供PFET泄漏电流而更新所述PFET泄漏指示符。
6.根据权利要求1所述的泄漏感知型激活控制电路，其中：
所述NFET泄漏电路进一步包括经配置以存储NFET泄漏频率计数的NFET泄漏频率计数器；
所述NFET泄漏电路经配置以控制所述NFET泄漏频率计数器以依据所述至少一个NFET的所述所确定泄漏电流而更新所述NFET泄漏频率计数；且
所述PFET泄漏电路进一步包括经配置以存储PFET泄漏频率计数的PFET泄漏频率计数器；
所述PFET泄漏电路经配置以控制所述PFET泄漏频率计数器以依据所述至少一个PFET的所述所确定泄漏电流而更新所述PFET泄漏频率计数。
7.根据权利要求1所述的泄漏感知型激活控制电路，其中：
所述比较器电路经配置以基于所述NFET泄漏指示符与所述PFET泄漏指示符的比较而产生包括FET泄漏控制信号的所述FET泄漏信号；且
所述控制信号产生器经配置以基于所述FET泄漏控制信号而适应性地产生包括FET泄漏控制字的所述至少一个控制信号以控制所述延迟保持器电路的所述激活定时。
8.根据权利要求7所述的泄漏感知型激活控制电路，其中所述比较器电路包括：
至少一个PFET泄漏比较器电路，其经配置以：
接收所述NFET泄漏指示符和所述PFET泄漏指示符；
比较所述NFET泄漏指示符与所述PFET泄漏指示符；以及
基于所述NFET泄漏指示符与所述PFET泄漏指示符的比较，控制所述FET泄漏控制信号以指示所述至少一个PFET的所述泄漏电流是否超出所述至少一个NFET的所述泄漏电流；以及
至少一个NFET泄漏比较器电路，其经配置以：
接收所述NFET泄漏指示符和所述PFET泄漏指示符；
比较所述NFET泄漏指示符与所述PFET泄漏指示符；以及
基于所述NFET泄漏指示符与所述PFET泄漏指示符的比较，控制所述FET泄漏控制信号以指示所述至少一个NFET的所述泄漏电流是否超出所述至少一个PFET的所述泄漏电流。
9.根据权利要求8所述的泄漏感知型激活控制电路，其中所述比较器电路进一步包括：
至少一个PFET慢泄漏比较器电路，其经配置以：
接收所述PFET泄漏指示符；
接收指示PFET慢泄漏限度的预定义PFET慢泄漏指示符；
比较所述预定义PFET泄漏指示符与所述预定义PFET慢泄漏指示符；以及
基于所述PFET泄漏指示符与所述预定义PFET慢泄漏指示符的比较，控制所述FET泄漏控制信号以在所述至少一个PFET的所述泄漏电流小于所述PFET慢泄漏限度的情况下指示PFET慢泄漏电流；以及
至少一个NFET慢泄漏比较器电路，其经配置以：
接收所述NFET泄漏指示符；
接收指示NFET慢泄漏限度的预定义NFET慢泄漏指示符；
比较所述预定义NFET泄漏指示符与所述预定义NFET慢泄漏指示符；以及
基于所述NFET泄漏指示符与所述预定义NFET慢泄漏指示符的比较，控制所述FET泄漏控制信号以在所述至少一个NFET的所述泄漏电流小于所述NFET慢泄漏限度的情况下指示NFET慢泄漏电流。
10.根据权利要求8所述的泄漏感知型激活控制电路，其中所述比较器电路进一步包括：
至少一个快PFET泄漏比较器电路，其经配置以：
接收所述PFET泄漏指示符；
接收指示PFET快泄漏限度的预定义PFET快泄漏指示符；
比较所述预定义PFET泄漏指示符与所述预定义PFET快泄漏指示符；以及
基于所述PFET泄漏指示符与所述预定义PFET快泄漏指示符的比较，控制所述FET泄漏控制信号以在所述至少一个PFET的所述泄漏电流大于所述PFET快泄漏限度的情况下指示PFET快泄漏电流；以及
至少一个NFET快泄漏比较器电路，其经配置以：
接收所述NFET泄漏指示符；
接收指示NFET快泄漏限度的预定义NFET快泄漏指示符；
比较所述预定义NFET泄漏指示符与所述预定义NFET快泄漏指示符；以及
基于所述NFET泄漏指示符与所述预定义NFET快泄漏指示符的比较，控制所述FET泄漏控制信号以在所述至少一个NFET的所述泄漏电流大于所述NFET快泄漏限度的情况下指示NFET快泄漏电流。
11.根据权利要求7所述的泄漏感知型激活控制电路，其中所述控制信号产生器包括经配置以将所述FET泄漏控制信号解码成所述FET泄漏控制字以控制所述延迟保持器电路的所述激活定时的解码器电路。
12.根据权利要求1所述的泄漏感知型激活控制电路，其中所述控制信号产生器经配置以基于由脉冲产生器产生的脉冲的脉宽的控制定时而适应性地产生所述至少一个控制信号，所述脉冲产生器经配置以基于所述NFET泄漏指示符与所述PFET泄漏指示符的比较而控制所述延迟保持器电路的所述激活定时。
13.根据权利要求1所述的泄漏感知型激活控制电路，其集成到芯片上系统SoC中。
14.根据权利要求1所述的泄漏感知型激活控制电路，其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；桌上型计算机；个人数字助理PDA；监视器；计算机显示器；电视机；调谐器；收音机；卫星收音机；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及汽车。
15.一种用于控制用于存储器位单元的动态读取电路中的延迟保持器电路的激活的泄漏感知型激活控制电路，其包括：
用于提供指示动态读取电路中的至少一个N型场效应晶体管NFET的泄漏电流的NFET泄漏指示符的装置；
用于提供指示所述动态读取电路中的至少一个P型FET PFET的泄漏电流的PFET泄漏指示符的装置；
用于接收所述NFET泄漏指示符和所述PFET泄漏指示符的装置；
用于比较所述NFET泄漏指示符与所述PFET泄漏指示符的装置；
用于基于所述NFET泄漏指示符与所述PFET泄漏指示符的比较而产生FET泄漏信号的装置；以及
用于基于所述FET泄漏信号而适应性地产生至少一个控制信号以控制延迟保持器电路的激活定时的装置。
16.一种用于控制用于存储器位单元的动态读取电路中的延迟保持器电路的激活的方法，其包括：
确定动态读取电路中的至少一个N型场效应晶体管NFET的泄漏电流；
确定所述动态读取电路中的至少一个P型FET PFET的泄漏电流；
比较至少一个NFET的所述所确定泄漏电流与所述至少一个PFET的所述所确定泄漏电流；
基于至少一个NFET的所述所确定泄漏电流与所述至少一个PFET的所述所确定泄漏电流的比较而适应性地产生用于延迟保持器电路的至少一个控制信号。
17.根据权利要求16所述的方法，其进一步包括基于所述至少一个控制信号而控制用于存储器位单元的动态读取电路中的所述延迟保持器电路的激活定时。
18.根据权利要求16所述的方法，其中：
确定所述动态读取电路中的所述至少一个NFET的所述泄漏电流包括：在所述动态读取电路的操作期间动态地确定所述动态读取电路中的所述至少一个NFET的所述泄漏电流；且
确定所述动态读取电路中的所述至少一个PFET的所述泄漏电流包括：在所述动态读取电路的操作期间动态地确定所述动态读取电路中的所述至少一个PFET的所述泄漏电流。
19.根据权利要求16所述的方法，其中：
确定所述动态读取电路中的所述至少一个NFET的所述泄漏电流包括确定穿过至少一个经去激活NFET的泄漏电流；且
确定所述动态读取电路中的所述至少一个NFET的所述泄漏电流包括确定穿过至少一个经去激活NFET的泄漏电流。
20.根据权利要求16所述的方法，其中：
确定所述动态读取电路中的所述至少一个NFET的所述泄漏电流包括：产生指示所述动态读取电路中的所述至少一个NFET的所述泄漏电流的NFET泄漏频率计数；且
确定所述动态读取电路中的所述至少一个PFET的所述泄漏电流包括：产生指示所述动态读取电路中的所述至少一个PFET的所述泄漏电流的PFET泄漏频率计数。
21.根据权利要求16所述的方法，其中：
产生FET泄漏信号包括基于所述至少一个NFET的所述所确定泄漏电流与所述至少一个PFET的所述所确定泄漏电流的比较而产生FET泄漏控制信号；且
适应性地产生所述至少一个控制信号包括基于所述FET泄漏控制信号而适应性地产生FET泄漏控制字。
22.根据权利要求21所述的方法，其中适应性地产生所述至少一个控制信号包括基于所述至少一个PFET的所述所确定泄漏电流是否超出所述至少一个NFET的所述所确定泄漏电流而适应性地产生所述至少一个控制信号。
23.根据权利要求22所述的方法，其进一步包括：
比较所述至少一个PFET的所述所确定泄漏电流与预定义PFET慢泄漏指示符；
适应性地产生所述至少一个控制信号以在所述至少一个PFET的所述泄漏电流小于PFET慢泄漏限度的情况下指示PFET慢泄漏电流；
比较所述至少一个NFET的所述所确定泄漏电流与预定义NFET慢泄漏指示符；
以及
适应性地产生所述至少一个控制信号以在所述至少一个NFET的所述泄漏电流小于NFET慢泄漏限度的情况下指示NFET慢泄漏电流。
24.根据权利要求22所述的方法，其进一步包括：
比较所述至少一个PFET的所述所确定泄漏电流与预定义PFET快泄漏指示符；
适应性地产生所述至少一个控制信号以在所述至少一个PFET的所述泄漏电流大于PFET快泄漏限度的情况下指示PFET快泄漏电流；
比较所述至少一个NFET的所述所确定泄漏电流与预定义NFET快泄漏指示符；
以及
适应性地产生所述至少一个控制信号以在所述至少一个NFET的所述泄漏电流大于NFET快泄漏限度的情况下指示NFET快泄漏电流。
25.根据权利要求21所述的方法，其进一步包括将所述FET泄漏控制信号解码成所述FET泄漏控制字，且其包括：
基于所述FET泄漏控制字而控制用于所述存储器位单元的所述动态读取电路中的所述延迟保持器电路的所述激活定时。
26.根据权利要求16所述的方法，其中包括基于由脉冲产生器产生的脉冲的脉宽的控制定时而适应性地产生所述至少一个控制信号，所述脉冲产生器经配置以基于所述至少一个NFET的所述所确定泄漏电流与所述至少一个PFET的所述所确定泄漏电流的比较而控制所述延迟保持器电路的所述激活定时。
27.一种存储器系统，其包括：
存储器位单元，其包括：
存储电路，其经配置以存储互补电压；以及
读取端口电路，其耦合到所述存储电路，所述读取端口电路经配置以响应于读取操作而在动态节点上产生所述互补电压；
动态读取电路，其包括：
所述动态节点；
延迟保持器电路，其经配置以响应于将所述动态节点上的所述互补电压保持在评估相位外部的脉冲而被激活，且经配置以响应于所述读取操作的所述评估相位而响应于所述脉冲被去激活；
泄漏感知型激活控制电路，其包括：
泄漏电路，其经配置以基于至少一个N型FET NFET的泄漏电流与至少一个P型FET PFET的泄漏电流的比较而产生FET泄漏信号；以及
控制信号产生器，其经配置以基于所述FET泄漏信号而适应性地产生至少一个控制信号以控制第二延迟保持器电路的激活定时；以及
脉冲产生器，其经配置以响应于所述至少一个控制信号而基于用于所述第二延迟保持器电路的激活和去激活的控制激活定时产生具有脉宽的所述脉冲。
28.根据权利要求27所述的存储器系统，其中所述读取端口电路由基于NFET的读取端口电路组成，且所述延迟保持器电路由基于PFET的延迟保持器电路组成。
29.根据权利要求27所述的存储器系统，其中所述读取端口电路由基于PFET的读取端口电路组成，且所述延迟保持器电路由基于NFET的延迟保持器电路组成。
30.根据权利要求27所述的存储器系统，其中：
所述控制信号产生器经配置以基于所述FET泄漏信号而适应性地产生包括FET泄漏控制字的所述至少一个控制信号以控制所述第二延迟保持器电路的所述激活定时；且
所述脉冲产生器包括：
多个延迟电路，每一延迟电路经配置以响应于读取操作而接收读取时钟信号，所述多个延迟电路当中的每个延迟电路对应于所述FET泄漏控制字的泄漏控制设定；以及
选择器电路，其经配置以基于所述FET泄漏控制字的所述泄漏控制设定而从所述多个延迟电路当中选择控制所述所产生脉冲的脉宽的延迟电路。
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