KR102392450B1 - Synaptic transistor and method for manufacturing the same - Google Patents
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Abstract
본 발명은, 기판과, 기판 상부에 일 방향으로 연장되며 배치되는 확장 게이트 전극과, 이온을 포함하며, 확장 게이트 전극을 덮으며 기판 상부에 배치되는 게이트 절연층과, 확장 게이트 전극 일단에 대응하여 게이트 절연층 상부에 배치되는 채널층과, 서로 이격하며, 채널층 양단을 덮으며 게이트 절연층 상부에 배치되는 소스 및 드레인 전극과, 확장 게이트 전극 타단에 대응하여 게이트 절연층 상부에 배치되는 패드 전극을 포함하는 시냅틱 트랜지스터를 제공한다.The present invention provides a substrate, an expansion gate electrode extending in one direction over the substrate, a gate insulating layer including ions, covering the expansion gate electrode, and disposed on the substrate, and corresponding to one end of the expansion gate electrode The channel layer disposed on the gate insulating layer, the source and drain electrodes disposed on the gate insulating layer and spaced apart from each other and covering both ends of the channel layer, and the pad electrode disposed on the gate insulating layer corresponding to the other end of the extension gate electrode It provides a synaptic transistor comprising a.
Description
본 발명은 시냅틱 트랜지스터 및 이의 제조 방법에 관한 것이다.The present invention relates to a synaptic transistor and a method for manufacturing the same.
최근 들어, 멤리스터를 이용하여 신경 시스템의 시냅스를 모사하는 뉴로모픽 시스템을 구현하려는 시도가 많이 이루어지고 있다.Recently, many attempts have been made to implement a neuromorphic system that mimics a synapse of a nervous system using a memristor.
멤리스터는 전극, 저항 변화층 및 전극으로 이루어진 2단자 소자로서, 인가된 전압에 의해 저항 변화층의 저항이 변하는 과정으로 소자 동작이 이루어진다. 이와 같은 멤리스터는 신경 시스템의 뉴런, 시냅스 및 뉴런의 구조와 유사하다.A memristor is a two-terminal device composed of an electrode, a resistance-variable layer, and an electrode, and the device operates in a process in which the resistance of the resistance-variable layer is changed by an applied voltage. Such memristors are similar in structure to neurons, synapses, and neurons in the nervous system.
즉, 신경 시스템은 뉴런을 통하여 시냅스에 신호가 인가되면 시냅스에서의 이온 분포가 변하면서 신경 전달 물질(neurotransmitter)이 다음 뉴런으로 전달되는 방식으로 신호를 전달하는데, 이 과정에서 시냅스 내부의 이온과 수용체(neuroacceptor)의 농도와 분포가 달라지면서 신호 전달 능력, 소위 시냅스 강도(synaptic strength)가 변하게 된다. 이는 시냅스가 신호를 전달하는 역할과 이로 인해 시냅스의 전달 능력이 변하는 역할을 동시에 수행한다. 즉, 신호 처리와 기억 과정이 동시에 일어나며 학습 능력을 갖게 된다. 이러한 과정이 멤리스터 소자에서의 저항 변화층의 저항값이 인가된 전압 또는 전류 이력에 따라 변하는 과정과 유사하여, 멤리스터를 이용하여 시냅스를 모사하는 소자를 구현하려는 연구가 활발히 시도되고 있다.In other words, when a signal is applied to a synapse through a neuron, the neurotransmitter transmits a signal in such a way that the ion distribution at the synapse changes and a neurotransmitter is transmitted to the next neuron. In this process, ions and receptors inside the synapse As the concentration and distribution of (neuroacceptor) changes, the signal transduction ability, the so-called synaptic strength, changes. This simultaneously plays a role in which the synapse transmits a signal and thereby changes the transmission ability of the synapse. In other words, signal processing and memory processes occur at the same time, and learning ability is obtained. Since this process is similar to the process in which the resistance value of the resistance change layer in the memristor device changes according to the applied voltage or current history, research to implement a device that simulates a synapse using a memristor is being actively attempted.
한편, 멤리스터는 학습 과정 시 STDP(spike-timing-dependent-plasticity)을 많이 활용하고 있다. 여기서, STDP는 전뉴런(pre-neuron)과 후뉴런(post-neuron) 사이에 인가되는 전압의 시간차에 따라 시냅스 강도가 변하는 정도를 제어하는 방법이다. STDP를 이용한 학습 과정에서 양쪽의 뉴런에 서로 다른 방향으로 학습을 위한 신호가 인가되어야 하기 때문에, 어느 한 방향으로 신호가 인가되는 동안에는 다른 방향으로 신호가 인가되는 것을 멈추어야 한다. 이에 따라, 멤리스터는 "신호처리(signal processing)"와 "학습(learning)" 과정을 동시에 수행하는데 어려움이 있다.On the other hand, the memristor uses a lot of STDP (spike-timing-dependent-plasticity) during the learning process. Here, STDP is a method of controlling the degree to which the synaptic strength changes according to the time difference of the voltage applied between the pre-neuron and the post-neuron. In the learning process using STDP, since signals for learning must be applied to both neurons in different directions, while the signal is applied in one direction, the signal in the other direction must be stopped. Accordingly, it is difficult for the memristor to simultaneously perform "signal processing" and "learning" processes.
이러한 이유로 인해, 멤리스터와 같은 2단자 소자가 아닌 3단자 또는 4단자 소자인 트랜지스터를 이용하여 시냅스의 거동을 모사하려는 시도가 이루어지고 있다. For this reason, attempts have been made to simulate the behavior of a synapse by using a transistor that is a three-terminal or four-terminal element, rather than a two-terminal element such as a memristor.
기존의 2단자 소자에 비해, 3단자 이상의 트랜지스터 소자를 이용하면, 트랜지스터의 소스(pre-neuron)와 드레인(post-neuron) 사이의 전압에 의해 신호 처리를 함과 동시에 게이트 전압을 인가하여 시냅스 강도를 조절하는 학습을 동시에 수행하는 것이 가능하다. Compared to the conventional two-terminal device, when a three-terminal or more transistor device is used, the signal is processed by the voltage between the source (pre-neuron) and the drain (post-neuron) of the transistor, and at the same time, the gate voltage is applied to strengthen the synapse. It is possible to simultaneously perform learning to control
이와 같이, 소스-드레인 사이의 전압에 의한 신호 처리 도중에 게이트 전압에 의해 학습 과정이 동시에 수행될 수 있으므로 시냅스 거동을 보다 유연하고 다양하게 구현할 수 있다.In this way, since the learning process can be simultaneously performed by the gate voltage during signal processing by the voltage between the source and the drain, the synaptic behavior can be implemented more flexibly and in various ways.
본 발명은, 비교적 큰 히스테리시스 유발하여, 시냅틱 트랜지스터의 제조 공정에서 발생하는 문턱 전압의 변화에 면역을 갖게 하여 비교적 높은 신호대잡음비를 갖을 수 있는 시냅틱 트랜지스터를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a synaptic transistor that can have a relatively high signal-to-noise ratio by inducing a relatively large hysteresis and giving immunity to a change in threshold voltage occurring in a manufacturing process of a synaptic transistor.
또한, 본 발명은, 게이팅 효과를 증가시키고, 드레인 전류의 증가폭을 증가시켜 시냅틱 특성을 향상시킬 수 있는 시냅틱 트랜지스터를 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a synaptic transistor capable of improving synaptic characteristics by increasing a gating effect and increasing an increase width of a drain current.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned can be clearly understood by those of ordinary skill in the art to which the present invention belongs from the description below. There will be.
전술한 목적을 달성하기 위하여, 기판과, 기판 상부에 일 방향으로 연장되며 배치되는 확장 게이트 전극과, 이온을 포함하며, 확장 게이트 전극을 덮으며 기판 상부에 배치되는 게이트 절연층과, 확장 게이트 전극 일단에 대응하여 게이트 절연층 상부에 배치되는 채널층과, 서로 이격하며, 채널층 양단을 덮으며 게이트 절연층 상부에 배치되는 소스 및 드레인 전극과, 확장 게이트 전극 타단에 대응하여 게이트 절연층 상부에 배치되는 패드 전극을 포함하는 시냅틱 트랜지스터를 제공한다.In order to achieve the above object, a gate insulating layer including a substrate, an expansion gate electrode extending in one direction and disposed on the substrate, and ions covering the expansion gate electrode and disposed on the substrate, and an expansion gate electrode A channel layer disposed on the gate insulating layer corresponding to one end, source and drain electrodes spaced apart from each other, covering both ends of the channel layer and disposed on the gate insulating layer, and on the gate insulating layer corresponding to the other end of the extension gate electrode Provided is a synaptic transistor including a pad electrode disposed thereon.
여기서, 이온은, 수소 이온일 수 있으며, 패드 전극에 포지티브 바이어스가 인가되면, 패드 전극 측에서 채널층 측으로 이동할 수 있고, 패드 전극에 네거티브 바이어스가 인가되면, 채널층 측에서 패드 전극 측으로 이동할 수 있다.Here, the ions may be hydrogen ions. When a positive bias is applied to the pad electrode, the ions may move from the pad electrode side to the channel layer side, and when a negative bias is applied to the pad electrode, the ions may move from the channel layer side to the pad electrode side. .
또한, 게이트 절연층은, 확장 게이트 전극 타단에 대응하여 패드 전극이 안착되는 안착홈이 형성될 수 있다.In addition, in the gate insulating layer, a seating groove in which the pad electrode is seated may be formed corresponding to the other end of the extended gate electrode.
또한, 채널층의 면적과 패드 전극 하부에 배치되는 게이트 절연층의 두께에 따라 히스테리시스 및 시냅틱 특성이 조절될 수 있다.In addition, hysteresis and synaptic characteristics may be adjusted according to the area of the channel layer and the thickness of the gate insulating layer disposed under the pad electrode.
또한, 게이트 절연층은, 원자층 증착 기법으로 적층되는 Al2O3로 이루어질 수 있다.In addition, the gate insulating layer may be made of Al 2 O 3 laminated by an atomic layer deposition technique.
또한, 채널층은, 비정질 구조인 IGZO(Indium gallium zinc oxide)로 이루어질 수 있다.In addition, the channel layer may be formed of indium gallium zinc oxide (IGZO) having an amorphous structure.
또한, 본 발명은, 기판 상부에 일 방향으로 연장되도록 확장 게이트 전극을 형성하는 단계와, 기판 상부에 이온이 포함되며 확장 게이트 전극을 덮도록 게이트 절연층을 형성하는 단계와, 확장 게이트 전극 일단에 대응하여 게이트 절연층 상부에 채널층을 형성하는 단계와, 게이트 절연층 상부에 서로 이격하며 채널층 양단을 덮도록 소스 및 드레인 전극을 형성하는 단계와, 확장 게이트 전극 타단에 대응하여 게이트 절연층에 안착홈을 형성하는 단계와, 안착홈에 패드 전극을 형성하는 단계를 포함하는 시냅틱 트랜지스터의 제조 방법을 제공한다.In addition, the present invention includes the steps of forming an extension gate electrode to extend in one direction on the upper portion of the substrate, forming a gate insulating layer including ions on the upper portion of the substrate to cover the extension gate electrode, and at one end of the extension gate electrode Correspondingly, forming a channel layer on the gate insulating layer; forming source and drain electrodes spaced apart from each other on the gate insulating layer to cover both ends of the channel layer; Provided is a method of manufacturing a synaptic transistor comprising: forming a seating groove; and forming a pad electrode in the seating groove.
여기서, 게이트 절연층을 형성하는 단계는, 원자층 증착 기법으로 Al2O3를 적층하는 단계일 수 있다.Here, the step of forming the gate insulating layer may be a step of laminating Al 2 O 3 by an atomic layer deposition technique.
또한, 게이트 절연층을 형성하는 단계는, 원자층 증착 공정 시 사용되는 H20에 의해 AlO-H의 약한 이온 결합이 형성되는 단계일 수 있다.In addition, the forming of the gate insulating layer may be a step in which weak ionic bonding of AlO-H is formed by
본 발명에 따르면, 비교적 큰 히스테리시스 유발하여, 시냅틱 트랜지스터의 제조 공정에서 발생하는 문턱 전압의 변화에 면역을 갖게 하여 비교적 높은 신호대잡음비를 갖을 수 있는 효과가 있다.According to the present invention, it is possible to have a relatively high signal-to-noise ratio by inducing a relatively large hysteresis, thereby giving immunity to a change in threshold voltage occurring in a manufacturing process of a synaptic transistor.
또한, 본 발명에 따르면, 게이팅 효과를 증가시키고, 드레인 전류의 증가폭을 증가시켜 시냅틱 특성을 향상시킬 수 있다.In addition, according to the present invention, it is possible to increase the gating effect and increase the increase width of the drain current to improve the synaptic characteristics.
또한, 본 발명에 따르면, 향상된 시냅틱 특성으로 인해 뉴로모픽 컴퓨팅(neuromorphic computing)의 중요한 지표인 에너지 효율을 향상시킬 수 있다.In addition, according to the present invention, energy efficiency, which is an important indicator of neuromorphic computing, can be improved due to improved synaptic properties.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당해 기술분야에 있어서의 통상의 지식을 가진 자가 명확하게 이해할 수 있을 것이다.Effects of the present invention are not limited to those mentioned above, and other effects not mentioned will be clearly understood by those of ordinary skill in the art from the following description.
도 1은 본 발명의 실시예에 따른 시냅틱 트랜지스터의 평면도이다.
도 2는 도 1의 절단선 Ⅱ-Ⅱ를 따라 절단한 단면도이다.
도 3은 도 1의 절단선 Ⅲ-Ⅲ을 따라 절단한 단면도이다.
도 4는 본 발명의 실시예에 따른 시냅틱 트랜지스터의 동작 원리를 설명하기 위한 도면이다.
도 5는 패드 전극 하부에 배치되는 게이트 절연층의 두께 별 게이트 전압에 대한 드레인-소스 전류를 나타낸 그래프이다.
도 6은 패드 전극 하부에 배치되는 게이트 절연층의 두께 별 채널층의 면적에 대한 문턱 전압 차이를 나타낸 그래프이다.
도 7은 패드 전극 하부에 배치되는 게이트 절연층의 두께 별 펄스 수에 대한 전류 변화량을 나타낸 그래프이다.
도 8은 채널층의 면적 별 펄스 수에 대한 전류 변화량을 나타낸 그래프이다.
도 9a 내지 도 9d는 도 2를 기준으로 본 발명의 실시예에 따른 시냅틱 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 10a 내지 도 10e는 도 3을 기준으로 본 발명의 실시예에 따른 시냅틱 트랜지스터의 제조 방법을 설명하기 위한 도면이다.1 is a plan view of a synaptic transistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the cutting line II-II of FIG. 1 .
FIG. 3 is a cross-sectional view taken along line III-III of FIG. 1 .
4 is a diagram for explaining an operating principle of a synaptic transistor according to an embodiment of the present invention.
5 is a graph showing the drain-source current with respect to the gate voltage according to the thickness of the gate insulating layer disposed under the pad electrode.
6 is a graph illustrating a threshold voltage difference with respect to an area of a channel layer for each thickness of a gate insulating layer disposed under a pad electrode.
7 is a graph showing the amount of change in current with respect to the number of pulses for each thickness of the gate insulating layer disposed under the pad electrode.
8 is a graph showing the amount of change in current with respect to the number of pulses for each area of the channel layer.
9A to 9D are diagrams for explaining a method of manufacturing a synaptic transistor according to an embodiment of the present invention with reference to FIG. 2 .
10A to 10E are diagrams for explaining a method of manufacturing a synaptic transistor according to an embodiment of the present invention with reference to FIG. 3 .
첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.A preferred embodiment according to the present invention will be described in detail with reference to the accompanying drawings, but the same or similar components are assigned the same reference numerals regardless of reference numerals, and redundant description thereof will be omitted.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.In addition, in the description of the present invention, if it is determined that a detailed description of a related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted. In addition, it should be noted that the accompanying drawings are only for easy understanding of the spirit of the present invention, and should not be construed as limiting the spirit of the present invention by the accompanying drawings.
도 1은 본 발명의 실시예에 따른 시냅틱 트랜지스터의 평면도이고, 도 2는 도 1의 절단선 Ⅱ-Ⅱ를 따라 절단한 단면도이고, 도 3은 도 1의 절단선 Ⅲ-Ⅲ을 따라 절단한 단면도이다.1 is a plan view of a synaptic transistor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1, and FIG. 3 is a cross-sectional view taken along line III-III of FIG. am.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 시냅틱 트랜지스터는 기판(100), 확장 게이트 전극(110), 게이트 절연층(120), 채널층(130), 소스 및 드레인 전극(141, 142) 및 패드 전극(143)을 포함하여 구성될 수 있다.1 to 3 , a synaptic transistor according to an embodiment of the present invention includes a
확장 게이트 전극(110)은 기판(100) 상부에 일 방향으로 연장되며 배치되고, 게이트 절연층(120)은 확장 게이트 전극(110)을 덮으며 기판(100) 상부에 배치된다.The
채널층(130)은 확장 게이트 전극(110) 일단에 대응하여 게이트 절연층(120) 상부에 배치되고, 소스 전극(141) 및 드레인 전극(142)은, 서로 이격하며, 채널층(130) 양단을 덮으며 게이트 절연층(120) 상부에 배치된다. 여기서, 채널층(130)은 비정질 구조인 IGZO(Indium gallium zinc oxide)로 이루어질 수 있고, 게이트 전극(110), 소스 및 드레인 전극(141, 142) 및 패드 전극(143)은 도전성 물질인 Cu로 이루어질 수 있으나 이에 한정되는 것은 아니다.The
패드 전극(143)은 확장 게이트 전극(110) 타단에 대응하여 게이트 절연층(120) 상부에 배치된다.The
여기서, 게이트 절연층(120)은 확장 게이트 전극(110) 타단에 대응하여 패드 전극(120)이 안착되는 안착홈(121)이 형성될 수 있고, 패드 전극(143)은 게이트 절연층(120)에 형성된 안착홈(121)에 안착될 수 있다.Here, in the
게이트 절연층(120)은 이온을 포함하며, 이 이온은 수소 이온일 수 있다.The
이를 위해, 게이트 절연층(120)은 원자층 증착 기법(Atomic Layer Epitaxy; ALD)으로 적층되는 Al2O3로 이루어질 수 있다. 이 때, 게이트 절연층(120)은 원자층 증착 공정 시 사용되는 H20에 의해 AlO-H의 약한 이온 결합이 형성된다. 이와 같은 이온 결합은 게이트 바이어스에 의해 AlO-와 H+로 분리되어 게이트 절연층(120) 내에 다수의 수소 이온이 포함되게 된다.To this end, the
게이트 절연층(120)에 포함된 수소 이온은 패드 전극(143)에 인가되는 게이트 바이어스에 따라 게이트 절연층(120) 내부에서 이동하는데, 채널층(130) 측으로 이동된 수소 이온의 수를 조절함으로써 게이팅 효과를 유발함과 동시에 히스테리시스(hysteresis)를 유발하게 된다.Hydrogen ions included in the
도 4는 본 발명의 실시예에 따른 시냅틱 트랜지스터의 동작 원리를 설명하기 위한 도면이다.4 is a diagram for explaining an operating principle of a synaptic transistor according to an embodiment of the present invention.
도 4 (a)에 도시한 바와 같이, 패드 전극(143)에 포지티브 바이어스(Positive bias)가 인가되면, 수소 이온(H+)은 패드 전극(143) 측에서 채널층(130) 측으로 이동한다. 즉, 패드 전극(143)에 포지티브 바이어스가 인가되면, 패드 전극(143) 하부에 위치한 게이트 절연층(120) 내부의 수소 이온(H+)은 그 척력에 의해 하부로 이동하고, 이동된 수소 이온(H+)으로 인해 채널층(130) 하부에 위치한 게이트 절연층(120) 내부의 수소 이온(H+)은 상대적으로 상부로 이동하게 된다.As shown in FIG. 4A , when a positive bias is applied to the
이와 같이, 채널층(130)과 인접한 수소 이온(H+)의 수가 증가함에 따라 문턱 전압이 낮아져 전기 전도도가 높아진다.As such, as the number of hydrogen ions (H + ) adjacent to the
이와 달리, 도 4 (b)에 도시한 바와 같이, 패드 전극(143)에 네거티브 바이어스(Negative bias)가 인가되면, 수소 이온(H+)은 채널층(130) 측에서 패드 전극(143) 측으로 이동한다. 즉, 패드 전극(143)에 네거티브 바이어스가 인가되면, 패드 전극(143) 하부에 위치한 게이트 절연층(120) 내부의 수소 이온(H+)은 그 인력에 의해 상부로 이동하고, 이동된 수소 이온(H+)으로 인해 채널층(130) 하부에 위치한 게이트 절연층(120) 내부의 수소 이온(H+)은 상대적으로 하부로 이동하게 된다.On the other hand, as shown in FIG. 4B , when a negative bias is applied to the
이와 같이, 채널층(130)과 인접한 수소 이온(H+)의 수가 감소함에 따라 문턱 전압이 높아져 전기 전도도가 낮아진다.As described above, as the number of hydrogen ions (H + ) adjacent to the
본 발명의 실시예에 따른 시냅틱 트랜지스터는, 채널층(130)의 면적과 패드 전극(143) 하부에 배치되는 게이트 절연층(120)의 두께에 따라 히스테리시스 및 시냅틱(synaptic) 특성이 조절되는 것을 특징으로 한다.In the synaptic transistor according to the embodiment of the present invention, hysteresis and synaptic characteristics are adjusted according to the area of the
구체적으로, 본 발명의 실시예에 따른 시냅틱 트랜지스터는, 채널층(130)의 면적이 커지고, 패드 전극(143) 하부에 배치되는 게이트 절연층(120)의 두께가 두꺼워질수록 게이트 절연층(120) 내부에 더 많은 수소 이온을 포함하게 되고, 수소 이온이 이동할 수 있는 거리가 늘어나게 되어 더 큰 히스테리시스를 유발하게 된다.Specifically, in the synaptic transistor according to the embodiment of the present invention, as the area of the
이와 같이 큰 히스테리시스는 시냅틱 트랜지스터의 제조 공정에서 발생하는 문턱 전압(VT)의 변화에 면역을 갖게 하여 비교적 높은 신호대잡음비를 갖을 수 있게 한다.Such a large hysteresis makes it possible to have a relatively high signal-to-noise ratio by making it immune to changes in the threshold voltage (V T ) occurring in the manufacturing process of the synaptic transistor.
본 발명의 실시예에 따른 시냅틱 트랜지스터의 히스테리시스(Vhysteresis)는 아래의 수학식1에 의해 정의될 수 있다.The hysteresis (V hysteresis ) of the synaptic transistor according to the embodiment of the present invention may be defined by
<수학식1><
여기서, Qox1은 패드 전극(143) 하부에 배치되는 게이트 절연층(120)에 포함된 이온 총량이고, Qox2는 채널층(130) 하부에 위치한 게이트 절연층(120)에 포함된 이온 총량이고, εox는 게이트 절연층(120)의 유전율이다.Here, Q ox1 is the total amount of ions included in the
상기 수학식1에 따르면, 시냅틱 트랜지스터의 히스테리시스(Vhysteresis)는, 패드 전극(143)의 면적(A1), 채널층(130)의 면적(A2), 패드 전극(143) 하부에 배치되는 게이트 절연층(120)의 두께(Tox1) 및 채널층(130) 하부에 위치한 게이트 절연층(120)의 두께(Tox2)에 의해 결정되는 것을 확인할 수 있다.According to
특히, 채널층(130)의 면적(A2)이 커질수록, 패드 전극(143) 하부에 배치되는 게이트 절연층(120)의 두께(Tox1)가 두꺼워질수록, 시냅틱 트랜지스터의 히스테리시스(Vhysteresis)가 커지는 것을 확인할 수 있다.In particular, as the area A 2 of the
도 5는 패드 전극 하부에 배치되는 게이트 절연층의 두께 별 게이트 전압에 대한 드레인-소스 전류를 나타낸 그래프이고, 도 6은 패드 전극 하부에 배치되는 게이트 절연층의 두께 별 채널층의 면적에 대한 문턱 전압 차이를 나타낸 그래프이다.5 is a graph showing the drain-source current with respect to the gate voltage according to the thickness of the gate insulating layer disposed under the pad electrode, and FIG. 6 is the threshold for the area of the channel layer according to the thickness of the gate insulating layer disposed under the pad electrode. This is a graph showing the voltage difference.
도 5를 참조하면, 채널층(130)의 폭(W2)과 길이(L2)를 각각 50㎛로 형성하고, 패드 전극(143) 하부에 배치되는 게이트 절연층(Pad oxide)(120)의 두께(Tox1)를 각각 0, 10 및 25㎚로 각각 형성하였다. 그리고, 게이트 절연층(Pad oxide)(120)의 두께(Tox1) 별로 드레인-소스 전압(VDS) 2V를 인가한 상태에서 게이트-소스 전압(VGS)을 -20~20V 범위에서 인가하여 드레인-소스 전류(IDS)를 측정하였다.Referring to FIG. 5 , a width W 2 and a length L 2 of the
측정 결과, 게이트 절연층(Pad oxide)(120)의 두께(Tox1)가 두꺼울수록 히스테리시스가 커지는 것을 실험적으로 확인할 수 있었다.As a result of the measurement, it was experimentally confirmed that the hysteresis increases as the thickness ( Tox1 ) of the gate insulating layer (pad oxide) 120 increases.
도 6을 참조하면, 패드 전극(143) 하부에 배치되는 게이트 절연층(Pad oxide)(120)의 두께(Tox1)를 각각 0, 10 및 25㎚로 각각 형성한 후 채널층(130)의 면적(A2)을 1~2500㎛2 범위에서 변화시키면서 게이트 절연층(Pad oxide)(120)의 두께(Tox1) 별로 포워드 문턱 전압(VT.forward) 및 리버스 문턱 전압(VT.reverse) 차이를 측정하였다.Referring to FIG. 6 , after forming the thickness Tox1 of the gate insulating layer (pad oxide) 120 disposed under the
측정 결과, 채널층(130)의 면적(A2)이 커질수록 포워드 문턱 전압(VT.forward) 및 리버스 문턱 전압(VT.reverse) 차이 즉, 히스테리시스가 커지는 것을 실험적으로 확인할 수 있었다. 특히, 게이트 절연층(Pad oxide)(120)의 두께(Tox1)가 두꺼울수록 히스테리시스 증가율은 더욱더 커지는 것을 확인할 수 있었다.As a result of the measurement, it was experimentally confirmed that as the area A2 of the
본 발명의 실시예에 따른 시냅틱 트랜지스터는, 패드 전극(143) 하부에 배치되는 게이트 절연층(120)의 두께가 두꺼워질수록 수소 이온에 의한 게이팅 효과가 증가되고, 채널층(130)의 면적이 작아질수록 드레인 전류의 증가폭이 커져 시냅틱 특성을 향상시킬 수 있다.In the synaptic transistor according to the embodiment of the present invention, as the thickness of the
도 7은 패드 전극 하부에 배치되는 게이트 절연층의 두께 별 펄스 수에 대한 전류 변화량을 나타낸 그래프이고, 도 8은 채널층의 면적 별 펄스 수에 대한 전류 변화량을 나타낸 그래프이다.7 is a graph showing the amount of change in current with respect to the number of pulses according to the thickness of the gate insulating layer disposed under the pad electrode, and FIG. 8 is a graph showing the amount of change in current with respect to the number of pulses according to the area of the channel layer.
도 7을 참조하면, 채널층(130)의 폭(W2)과 길이(L2)를 각각 50㎛ 및 20㎛로 형성하고, 패드 전극(143) 하부에 배치되는 게이트 절연층(Pad oxide)(120)의 두께(Tox1)를 각각 0, 10 및 25㎚로 각각 형성하였다. 그리고, 게이트 절연층(Pad oxide)(120)의 두께(Tox1) 별로 펄스를 0~32개 범위에서 인가하여 전류 변화량(ΔI)를 측정하였다.Referring to FIG. 7 , the width W 2 and the length L 2 of the
측정 결과, 게이트 절연층(Pad oxide)(120)의 두께(Tox1)가 두꺼울수록 펄스 수에 따른 전류 변화량(ΔI)이 커지는 것을 실험적으로 확인할 수 있었다.As a result of the measurement, it was experimentally confirmed that as the thickness ( Tox1 ) of the gate insulating layer (pad oxide) 120 increased, the amount of change in current (ΔI) according to the number of pulses increased.
도 8을 참조하면, 패드 전극(143) 하부에 배치되는 게이트 절연층(Pad oxide)(120)의 두께(Tox1)를 10㎚로 형성하고, 채널층(130)의 면적(A2)을 20, 50, 100, 200 및 500㎛2로 형성하였다. 그리고, 채널층(130)의 면적(A2) 별로 펄스를 0~32개 범위에서 인가하여 전류 변화량(ΔI)를 측정하였다.Referring to FIG. 8 , the thickness Tox1 of the
측정 결과, 채널층(130)의 면적(A2)이 작을수록 펄스 수에 따른 전류 변화량(ΔI)이 커지는 것을 실험적으로 확인할 수 있었다.As a result of the measurement, it was experimentally confirmed that the smaller the area A2 of the
이와 같이, 본 발명의 실시예에 따른 시냅틱 트랜지스터는, 패드 전극(143) 하부에 배치되는 게이트 절연층(120)의 두께가 두꺼워질수록 수소 이온에 의한 게이팅 효과가 증가하고, 채널층(130)의 면적이 작아질수록 드레인 전류의 증가폭이 커져 시냅틱 특성을 향상시킬 수 있다.As such, in the synaptic transistor according to the embodiment of the present invention, as the thickness of the
또한, 본 발명의 실시예에 따른 시냅틱 트랜지스터는 향상된 시냅틱 특성으로 인해 뉴로모픽 컴퓨팅(neuromorphic computing)의 중요한 지표인 에너지 효율을 향상시킬 수 있다.In addition, the synaptic transistor according to an embodiment of the present invention can improve energy efficiency, which is an important indicator of neuromorphic computing, due to improved synaptic characteristics.
도 9a 내지 도 9d는 도 2를 기준으로 본 발명의 실시예에 따른 시냅틱 트랜지스터의 제조 방법을 설명하기 위한 도면이고, 도 10a 내지 도 10e는 도 3을 기준으로 본 발명의 실시예에 따른 시냅틱 트랜지스터의 제조 방법을 설명하기 위한 도면이다.9A to 9D are diagrams for explaining a method of manufacturing a synaptic transistor according to an embodiment of the present invention with reference to FIG. 2 , and FIGS. 10A to 10E are synaptic transistors according to an embodiment of the present invention based on FIG. 3 . It is a drawing for explaining the manufacturing method of.
먼저, 도 9a 및 도 10a를 참조하면, 기판(100) 상부에 일 방향으로 연장되도록 확장 게이트 전극(110)을 형성한다. 예를 들어, 전자 빔 진공 증착법(E-Beam Evaporator)을 이용해 Cu를 용융시켜 기판(100) 상부에 약 20㎚ 두께의 확장 게이트 전극(110)을 형성할 수 있다.First, referring to FIGS. 9A and 10A , the
다음, 도 9b 및 도 10b를 참조하면, 기판(100) 상부에 확장 게이트 전극(110)을 덮도록 게이트 절연층(120)을 형성한다. 이 때, 게이트 절연층(120)은 수소 이온을 포함할 수 있다.Next, referring to FIGS. 9B and 10B , the
예를 들어, 원자층 증착 기법(Atomic Layer Epitaxy; ALD)을 이용해 Al2O3를 약 40㎚의 두께로 증착하여 게이트 절연층(120)을 형성할 수 있다. 이 때, 게이트 절연층(120)은 원자층 증착 공정 시 사용되는 H20에 의해 AlO-H의 약한 이온 결합이 형성된다. 이와 같은 이온 결합은 게이트 바이어스에 의해 AlO-와 H+로 분리되어 게이트 절연층(120) 내에 다수의 수소 이온이 포함되게 된다.For example, Al 2 O 3 may be deposited to a thickness of about 40 nm using atomic layer epitaxy (ALD) to form the
다음, 도 10c를 참조하면, 확장 게이트 전극(110) 타단에 대응하여 게이트 절연층(120)에 안착홈(121)을 형성한다. 예를 들어, BOE(Buffered Oxide Etch) 식각 공정을 이용해 게이트 절연층(120)을 약 30nm 깊이로 식각하여 안착홈(121)을 형성할 수 있다.Next, referring to FIG. 10C , a
다음, 도 9c 및 도 10d를 참조하면, 확장 게이트 전극(110) 일단에 대응하여 게이트 절연층(120) 상부에 채널층(130)을 형성한다. 예를 들어, 스퍼터링(Sputtering) 기법을 이용해 IGZO를 약 35㎚의 두께로 증착하여 채널층(130)을 형성할 수 있다.Next, referring to FIGS. 9C and 10D , the
다음, 도 9d 및 도 10e를 참조하면, 게이트 절연층(120) 상부에 서로 이격하며 채널층(130) 양단을 덮도록 소스 전극(141) 및 드레인 전극(142)을 형성하고, 안착홈(121)에 패드 전극(143)을 형성한다. 예를 들어, 전자 빔 진공 증착법(E-Beam Evaporator)을 이용해 Cu를 용융시켜 게이트 절연층(120) 상부에 약 30㎚ 두께로 소스 및 드레인 전극(141, 142)과 패드 전극(143)을 각각 형성할 수 있다.Next, referring to FIGS. 9D and 10E , a
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서 본 명세서에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것이 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당해 기술분야에 있어서의 통상의 지식을 가진 자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments described in this specification and the accompanying drawings are merely illustrative of some of the technical ideas included in the present invention. Therefore, since the embodiments disclosed in the present specification are for explanation rather than limitation of the technical spirit of the present invention, it is obvious that the scope of the technical spirit of the present invention is not limited by these embodiments. Modifications and specific embodiments that can be easily inferred by a person of ordinary skill in the art within the scope of the technical idea included in the specification and drawings of the present invention are included in the scope of the present invention. will have to be interpreted.
100: 기판
110: 확장 게이트 전극
120: 게이트 절연층
130: 채널층
141, 142: 소스 및 드레인 전극
143: 패드 전극100: substrate
110: expansion gate electrode
120: gate insulating layer
130: channel layer
141, 142: source and drain electrodes
143: pad electrode
Claims (11)
상기 기판 상부에 일 방향으로 연장되며 배치되는 확장 게이트 전극;
이온을 포함하며, 상기 확장 게이트 전극을 덮으며 상기 기판 상부에 배치되는 게이트 절연층;
상기 확장 게이트 전극 일단에 대응하여 상기 게이트 절연층 상부에 배치되는 채널층;
서로 이격하며, 상기 채널층 양단을 덮으며 상기 게이트 절연층 상부에 배치되는 소스 및 드레인 전극; 및
상기 확장 게이트 전극 타단에 대응하여 상기 게이트 절연층 상부에 배치되는 패드 전극을 포함하고,
상기 게이트 절연층은
상기 확장 게이트 전극 타단에 대응하여 상기 패드 전극이 안착되는 안착홈이 형성되는
시냅틱 트랜지스터.
Board;
an expansion gate electrode extending in one direction and disposed on the substrate;
a gate insulating layer comprising ions, the gate insulating layer covering the expansion gate electrode, and disposed on the substrate;
a channel layer disposed on the gate insulating layer to correspond to one end of the expansion gate electrode;
source and drain electrodes spaced apart from each other, covering both ends of the channel layer, and disposed on the gate insulating layer; and
a pad electrode disposed on the gate insulating layer corresponding to the other end of the expansion gate electrode;
The gate insulating layer is
A seating groove in which the pad electrode is seated is formed corresponding to the other end of the expansion gate electrode.
Synaptic Transistor.
상기 이온은 수소 이온인
시냅틱 트랜지스터.
The method of claim 1,
The ion is a hydrogen ion
Synaptic Transistor.
상기 이온은
상기 패드 전극에 포지티브 바이어스가 인가되면, 상기 패드 전극 측에서 상기 채널층 측으로 이동하는
시냅틱 트랜지스터.
The method of claim 1,
the ion is
When a positive bias is applied to the pad electrode, it moves from the pad electrode side to the channel layer side.
Synaptic Transistor.
상기 이온은
상기 패드 전극에 네거티브 바이어스가 인가되면, 상기 채널층 측에서 상기 패드 전극 측으로 이동하는
시냅틱 트랜지스터.
The method of claim 1,
the ion is
When a negative bias is applied to the pad electrode, it moves from the channel layer side to the pad electrode side.
Synaptic Transistor.
상기 채널층의 면적과 상기 패드 전극 하부에 배치되는 상기 게이트 절연층의 두께에 따라 히스테리시스 및 시냅틱 특성이 조절되는
시냅틱 트랜지스터.
The method of claim 1,
The hysteresis and synaptic characteristics are controlled according to the area of the channel layer and the thickness of the gate insulating layer disposed under the pad electrode.
Synaptic Transistor.
상기 게이트 절연층은
원자층 증착 기법으로 적층되는 Al2O3로 이루어지는
시냅틱 트랜지스터.
The method of claim 1,
The gate insulating layer is
Made of Al 2 O 3 laminated by atomic layer deposition technique
Synaptic Transistor.
상기 채널층은
비정질 구조인 IGZO(Indium gallium zinc oxide)로 이루어지는
시냅틱 트랜지스터.
The method of claim 1,
The channel layer is
Consists of an amorphous structure of IGZO (Indium gallium zinc oxide)
Synaptic Transistor.
상기 기판 상부에 이온이 포함되며 상기 확장 게이트 전극을 덮도록 게이트 절연층을 형성하는 단계;
상기 확장 게이트 전극 일단에 대응하여 상기 게이트 절연층 상부에 채널층을 형성하는 단계;
상기 게이트 절연층 상부에 서로 이격하며 상기 채널층 양단을 덮도록 소스 및 드레인 전극을 형성하는 단계;
상기 확장 게이트 전극 타단에 대응하여 상기 게이트 절연층에 안착홈을 형성하는 단계; 및
상기 안착홈에 패드 전극을 형성하는 단계
를 포함하는 시냅틱 트랜지스터의 제조 방법.
forming an extension gate electrode to extend in one direction over the substrate;
forming a gate insulating layer including ions on the substrate and covering the expansion gate electrode;
forming a channel layer on the gate insulating layer corresponding to one end of the expansion gate electrode;
forming source and drain electrodes spaced apart from each other on the gate insulating layer and covering both ends of the channel layer;
forming a seating groove in the gate insulating layer corresponding to the other end of the expansion gate electrode; and
Forming a pad electrode in the seating groove
A method of manufacturing a synaptic transistor comprising a.
상기 게이트 절연층을 형성하는 단계는
원자층 증착 기법으로 Al2O3를 적층하는 단계인
시냅틱 트랜지스터의 제조 방법.
10. The method of claim 9,
The step of forming the gate insulating layer is
A step of laminating Al 2 O 3 by atomic layer deposition
A method of manufacturing a synaptic transistor.
상기 게이트 절연층을 형성하는 단계는
상기 원자층 증착 공정 시 사용되는 H20에 의해 AlO-H의 약한 이온 결합이 형성되는 단계인
시냅틱 트랜지스터의 제조 방법.
11. The method of claim 10,
The step of forming the gate insulating layer is
A step in which a weak ionic bond of AlO-H is formed by H 2 0 used in the atomic layer deposition process
A method of manufacturing a synaptic transistor.
Priority Applications (2)
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|---|---|---|---|
| KR1020200114325A KR102392450B1 (en) | 2020-09-08 | 2020-09-08 | Synaptic transistor and method for manufacturing the same |
| US17/462,554 US20220077314A1 (en) | 2020-09-08 | 2021-08-31 | Synaptic transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200114325A KR102392450B1 (en) | 2020-09-08 | 2020-09-08 | Synaptic transistor and method for manufacturing the same |
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| KR20220032687A KR20220032687A (en) | 2022-03-15 |
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2020
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