KR102619267B1 - Three terminal neuromorphic synaptic device and manufatcturing method thereof - Google Patents

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Abstract

3단자 뉴로모픽 시냅스 소자 및 그 제조 방법이 개시된다. 개시되는 일 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 기판; 상기 기판 상에 상호 이격되어 마련되는 소스 전극과 드레인 전극; 상기 기판 상에서 상기 소스 전극과 상기 드레인 전극의 사이에 전기적으로 연결되도록 마련되는 채널 영역; 상기 채널 영역 상에 마련되는 이온 전달층; 상기 이온 전달층 상에 마련되는 게이트 전극; 및 상기 게이트 전극에 게이트 전압을 인가하는 전압 인가부;를 포함한다. 상기 이온 전달층은 상기 게이트 전극에 인가되는 상기 게이트 전압에 따라 상기 게이트 전극과 상기 채널 영역 사이에 상기 게이트 전극의 활성 이온을 전달하는 전해질 물질을 포함한다. 상기 전압 인가부는 상기 게이트 전압의 인가 횟수에 따라 상기 채널 영역에 축적되는 활성 이온 양을 변화시켜 상기 채널 영역의 저항 및 컨덕턴스를 조절한다.A three-terminal neuromorphic synapse device and a method of manufacturing the same are disclosed. A three-terminal neuromorphic synapse device according to an embodiment disclosed includes a substrate; a source electrode and a drain electrode provided on the substrate to be spaced apart from each other; a channel region provided to be electrically connected between the source electrode and the drain electrode on the substrate; an ion transport layer provided on the channel region; A gate electrode provided on the ion transport layer; and a voltage application unit that applies a gate voltage to the gate electrode. The ion transport layer includes an electrolyte material that transfers active ions of the gate electrode between the gate electrode and the channel region according to the gate voltage applied to the gate electrode. The voltage applicator adjusts the resistance and conductance of the channel region by changing the amount of active ions accumulated in the channel region according to the number of applications of the gate voltage.

Description

3단자 뉴로모픽 시냅스 소자 및 그 제조 방법{THREE TERMINAL NEUROMORPHIC SYNAPTIC DEVICE AND MANUFATCTURING METHOD THEREOF}Three-terminal neuromorphic synaptic device and method of manufacturing the same {THREE TERMINAL NEUROMORPHIC SYNAPTIC DEVICE AND MANUFATCTURING METHOD THEREOF}

본 발명은 3단자 뉴로모픽 시냅스 소자에 관한 것이다.The present invention relates to a three-terminal neuromorphic synapse device.

신경 세포의 원리를 이용하여 뉴로모픽 시스템(Neuromorphic System)을 구현할 수 있다. 뉴모로픽 시스템은 인간의 뇌를 구성하는 뉴런을 복수의 소자를 이용하여 구현함으로써 뇌가 데이터를 처리하는 것을 모방한 시스템을 말한다. 따라서, 뉴런 소자를 포함하는 뉴로모픽 시스템을 이용하여 뇌와 유사한 방식으로 데이터를 처리하고 학습할 수 있다. 즉, 뉴런 소자는 뉴런 소자의 시냅스를 통하여 다른 뉴런 소자와 연결되고, 시냅스를 통하여 다른 뉴런 소자로부터 데이터를 수신할 수 있다.A neuromorphic system can be implemented using the principles of nerve cells. A pneumotropic system refers to a system that imitates the brain's processing of data by implementing the neurons that make up the human brain using multiple elements. Therefore, data can be processed and learned in a manner similar to the brain using a neuromorphic system including neuron elements. In other words, a neuron device is connected to another neuron device through a synapse of the neuron device, and can receive data from another neuron device through the synapse.

이때, 뉴런 소자는 수신된 데이터를 저장 및 통합하고 임계 전압 이상일 경우 이를 발화하여 출력한다. 즉, 뉴런 소자는 데이터의 축적 및 발화 기능을 한다. 또한, 뉴로모픽 시냅스 소자는 입력되는 데이터를 증강하거나 억제시켜 뉴런 소자에 전달한다. 즉, 뉴로모픽 시냅스 소자는 입력 전압에 따라 선별적으로 데이터를 출력한다.At this time, the neuron device stores and integrates the received data and fires and outputs it when the voltage is above the threshold. In other words, neuron elements function to accumulate and fire data. Additionally, the neuromorphic synapse device enhances or suppresses input data and transmits it to the neuron device. In other words, the neuromorphic synapse device selectively outputs data depending on the input voltage.

한편, 뉴모로픽 시스템의 인식 정확도를 높이기 위해서는 0과 1만 구별하는 디지털 메모리보다 아날로그 정보를 저장하는 뉴로모픽 시냅스 소자가 필요하다. 특히, 전압 인가 횟수에 따라 아날로그 정보가 선형적으로 증가해야 인간 수준의 높은 정확도 확보가 가능해진다. 그러나, 기존의 트랜지스터 기반의 시냅스 소자는 전압 인가 횟수에 따라 채널 전류의 선형적 변화 특성을 얻기에 한계가 있다.Meanwhile, in order to increase the recognition accuracy of the pneumotropic system, a neuromorphic synapse device that stores analog information is needed rather than a digital memory that only distinguishes between 0 and 1. In particular, it is possible to secure high human-level accuracy only when analog information increases linearly according to the number of voltage applications. However, existing transistor-based synapse devices have limitations in obtaining linear change characteristics of channel current depending on the number of voltage applications.

또한, 종래의 뉴로모픽 시냅스 소자는 전류 변화 폭의 한계로 인해 더 많은 멀티레벨 상태를 확보하기가 어렵다는 문제점이 있다. 즉, 종래에는 게이트 전압 인가를 반복함에 따라 예를 들어 0에서 4까지 (0, 1, 2, 3, 4)에 해당하는 5개의 멀티레벨 상태만을 얻을 수 있으며, 그 이상으로 멀티레벨 상태를 확장하기에 기술적인 한계가 있다.In addition, conventional neuromorphic synapse devices have a problem in that it is difficult to secure more multi-level states due to limitations in the amplitude of current change. That is, conventionally, by repeating gate voltage application, only five multi-level states corresponding to (0, 1, 2, 3, 4) from 0 to 4 can be obtained, and the multi-level states can be expanded beyond that. Therefore, there are technical limitations.

한국공개특허공보 제10-2018-0057384호(2018.05.30)Korea Patent Publication No. 10-2018-0057384 (2018.05.30)

본 발명은 게이트 전압에 의해 게이트 전극의 구리 이온과 같은 활성 이온을 제어하여 채널 영역의 저항 및 컨덕턴스를 선형적으로 제어할 수 있는 3단자 뉴로모픽 시냅스 소자를 제공하기 위한 것이다.The present invention is intended to provide a three-terminal neuromorphic synapse device that can linearly control the resistance and conductance of the channel region by controlling active ions such as copper ions of the gate electrode by gate voltage.

또한, 본 발명은 멀티레벨 상태를 높일 수 있는 3단자 뉴로모픽 시냅스 소자 및 그 제조방법을 제공하기 위한 것이다.Additionally, the present invention is intended to provide a three-terminal neuromorphic synapse device capable of enhancing a multi-level state and a method of manufacturing the same.

한편, 본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Meanwhile, the technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly apparent to those skilled in the art from the description below. It will be understandable.

본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 기판; 상기 기판 상에 상호 이격되어 마련되는 소스 전극과 드레인 전극; 상기 기판 상에서 상기 소스 전극과 상기 드레인 전극의 사이에 전기적으로 연결되도록 마련되는 채널 영역; 상기 채널 영역 상에 마련되는 이온 전달층; 상기 이온 전달층 상에 마련되는 게이트 전극; 및 상기 게이트 전극에 게이트 전압을 인가하는 전압 인가부;를 포함한다.A three-terminal neuromorphic synapse device according to an embodiment of the present invention includes a substrate; a source electrode and a drain electrode provided on the substrate to be spaced apart from each other; a channel region provided to be electrically connected between the source electrode and the drain electrode on the substrate; an ion transport layer provided on the channel region; A gate electrode provided on the ion transport layer; and a voltage application unit that applies a gate voltage to the gate electrode.

상기 이온 전달층은 상기 게이트 전극에 인가되는 상기 게이트 전압에 따라 상기 게이트 전극과 상기 채널 영역 사이에 상기 게이트 전극의 활성 이온을 전달하는 전해질 물질을 포함한다. 상기 전압 인가부는 상기 게이트 전압의 인가 횟수에 따라 상기 채널 영역에 축적되는 활성 이온 양을 변화시켜 상기 채널 영역의 저항 및 컨덕턴스를 조절한다.The ion transport layer includes an electrolyte material that transfers active ions of the gate electrode between the gate electrode and the channel region according to the gate voltage applied to the gate electrode. The voltage applicator adjusts the resistance and conductance of the channel region by changing the amount of active ions accumulated in the channel region according to the number of applications of the gate voltage.

상기 채널 영역은 WO3를 포함할 수 있다. 상기 이온 전달층은 HfO2를 포함할 수 있다. 상기 게이트 전극은 Cu를 포함할 수 있다. 상기 활성 이온은 구리 이온일 수 있다. 상기 이온 전달층은 25 nm 내지 50 nm 두께로 형성될 수 있다.The channel area may include WO 3 . The ion transport layer may include HfO 2 . The gate electrode may include Cu. The active ion may be a copper ion. The ion transport layer may be formed to have a thickness of 25 nm to 50 nm.

상기 이온 전달층은 제1 이온 전달층 및 제2 이온 전달층을 포함할 수 있다. 상기 게이트 전극은 제1 구리 전극, 제2 구리 전극 및 금속 전극을 포함할 수 있다. 상기 이온 전달층 내에는 구리 금속 물질, 예를 들어, Cu, CuO2 또는 Cu 도핑된 HfOx 등과 같이 구리 금속을 함유한 소재가 포함될 수 있다. 상기 금속 전극은 구리 외의 금속 물질로 이루어질 수 있다. 상기 제1 이온 전달층, 상기 제1 구리 전극, 상기 제2 이온 전달층, 상기 제2 구리 전극 및 상기 금속 전극은 상기 기판 상에 순차적으로 적층될 수 있다. 상기 제1 구리 전극 및 상기 제2 구리 전극은 상이한 두께로 형성될 수 있다.The ion transport layer may include a first ion transport layer and a second ion transport layer. The gate electrode may include a first copper electrode, a second copper electrode, and a metal electrode. The ion transport layer may include a material containing copper metal, such as Cu, CuO 2 or Cu-doped HfOx. The metal electrode may be made of a metal material other than copper. The first ion transport layer, the first copper electrode, the second ion transport layer, the second copper electrode, and the metal electrode may be sequentially stacked on the substrate. The first copper electrode and the second copper electrode may be formed with different thicknesses.

본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 활성 이온 제어를 위해 상기 이온 전달층과 상기 게이트 전극 사이에 마련되는 금속 라이너층;을 더 포함할 수 있다. 상기 금속 라이너층은 TiN, TiW 및 Ti 중의 적어도 하나의 물질을 포함할 수 있다.The three-terminal neuromorphic synapse device according to an embodiment of the present invention may further include a metal liner layer provided between the ion transport layer and the gate electrode to control active ions. The metal liner layer may include at least one material selected from TiN, TiW, and Ti.

본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 상기 기판과 상기 채널 영역의 사이에 마련되는 제1 열차단층;을 더 포함할 수 있다. 상기 제1 열차단층은 상기 채널 영역 보다 열 전도도가 낮은 물질로 이루어져 상기 이온 전달층에서 상기 채널 영역으로 이동하는 활성 이온의 이동도를 증가시키고, 증가된 활성 이온의 이동도에 의해 상기 소스 전극과 상기 드레인 전극 사이의 전류 변화 폭을 증가시킬 수 있다.The three-terminal neuromorphic synapse device according to an embodiment of the present invention may further include a first heat barrier layer provided between the substrate and the channel region. The first heat barrier layer is made of a material with lower thermal conductivity than the channel region to increase the mobility of active ions moving from the ion transport layer to the channel region, and the increased mobility of active ions allows the source electrode and The amplitude of current change between the drain electrodes can be increased.

상기 제1 열차단층은 열 전도도가 기 설정된 임계 전도도 이하인 복수 개의 층이 적층되어 마련되고, 상기 복수 개의 층은 열 전도도가 서로 다른 물질로 이루어지는 층이 교대로 적층되어 마련될 수 있다. 상기 제1 열차단층은 기 설정된 임계 열 전도도 이하의 이원계 산화물, 삼성분계 산화물, 및 칼코지나이드 계열 화합물 중에서 선택된 어느 하나의 물질로 이루어질 수 있다.The first heat barrier layer may be prepared by stacking a plurality of layers whose thermal conductivity is less than or equal to a preset critical conductivity, and the plurality of layers may be prepared by alternately stacking layers made of materials with different thermal conductivities. The first heat barrier layer may be made of any one material selected from binary oxides, ternary oxides, and chalcogenide-based compounds having a preset critical thermal conductivity or less.

본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 상기 이온 전달층의 측면을 감싸며 마련되는 제2 열차단층;을 더 포함할 수 있다. 상기 제2 열차단층은 상기 이온 전달층 보다 열 전도도 및 이온 전도도가 낮은 물질로 이루어질 수 있다.The three-terminal neuromorphic synapse device according to an embodiment of the present invention may further include a second heat barrier layer provided to surround a side surface of the ion transport layer. The second heat barrier layer may be made of a material with lower thermal conductivity and ionic conductivity than the ion transport layer.

본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 제조방법은 기판 상에 채널 영역, 소스 전극 및 드레인 전극을 형성하는 단계; 상기 채널 영역 상에 이온 전달층을 형성하는 단계; 상기 이온 전달층 상에 게이트 전압을 인가하기 위한 게이트 전극을 형성하는 단계; 및 상기 게이트 전극에 상기 게이트 전극을 인가하기 위한 전압 인가부를 형성하는 단계;를 포함한다.A method of manufacturing a three-terminal neuromorphic synapse device according to an embodiment of the present invention includes forming a channel region, a source electrode, and a drain electrode on a substrate; forming an ion transport layer on the channel region; forming a gate electrode for applying a gate voltage on the ion transport layer; and forming a voltage application part for applying the gate electrode to the gate electrode.

상기 이온 전달층은 상기 게이트 전극에 인가되는 상기 게이트 전압에 따라 상기 게이트 전극과 상기 채널 영역 사이에 상기 게이트 전극의 활성 이온을 전달하는 전해질 물질을 포함한다. 상기 전압 인가부는 상기 채널 영역와 인접한 영역에 누적되는 상기 활성 이온의 양 및 상기 채널 영역의 저항을 변화시키도록 형성된다.The ion transport layer includes an electrolyte material that transfers active ions of the gate electrode between the gate electrode and the channel region according to the gate voltage applied to the gate electrode. The voltage application unit is formed to change the amount of active ions accumulated in a region adjacent to the channel region and the resistance of the channel region.

본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 제조방법은 상기 채널 영역과 상기 이온 전달층의 사이, 또는 상기 이온 전달층의 측면에 열차단층을 형성하는 단계;를 더 포함할 수 있다.The method of manufacturing a three-terminal neuromorphic synapse device according to an embodiment of the present invention may further include forming a heat barrier layer between the channel region and the ion transport layer or on a side of the ion transport layer. .

본 발명의 실시예에 의하면, 게이트 전압에 의해 게이트 전극의 구리 이온과 같은 활성 이온을 제어하여 채널 영역의 저항 및 컨덕턴스를 선형적으로 제어할 수 있는 3단자 뉴로모픽 시냅스 소자가 제공된다.According to an embodiment of the present invention, a three-terminal neuromorphic synapse device is provided that can linearly control the resistance and conductance of the channel region by controlling active ions such as copper ions of the gate electrode by gate voltage.

또한, 본 발명의 실시예에 의하면, 채널 영역의 하부 또는 이온 전달층의 측면 등에 열 차단층을 마련함으로써, 3단자 뉴로모픽 시냅스 소자의 동작 시 발생하는 열이 외부로 빠지는 것을 방지하면서 발생된 열이 3단자 뉴로모픽 시냅스 소자의 내부에 머물도록 할 수 있으며, 그로 인해 이온 전달층에서 채널 영역으로 이동하는 활성 이온의 이동도를 높여 시냅스 반응 전류의 변화 폭을 증가시킬 수 있게 된다. 이에 따라 3단자 뉴로모픽 시냅스 소자에서 보다 많은 멀티레벨 상태를 확보할 수 있게 된다.In addition, according to an embodiment of the present invention, a heat shield layer is provided on the lower part of the channel area or the side of the ion transport layer, thereby preventing the heat generated during the operation of the three-terminal neuromorphic synapse device from escaping to the outside. Heat can be allowed to remain inside the three-terminal neuromorphic synapse device, thereby increasing the mobility of active ions moving from the ion transport layer to the channel region, thereby increasing the range of change in synaptic reaction current. Accordingly, more multi-level states can be secured in the three-terminal neuromorphic synapse device.

한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Meanwhile, the effects that can be obtained from the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below. You will be able to.

도 1은 본 발명의 제1 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 개념도이다.
도 2는 본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 전류 특성(시냅스 반응 전류)을 나타낸 그래프이다.
도 3은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 현미경 이미지이다.
도 4는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 투과 전자 현미경(transmission electron microscopy, TEM) 이미지이다.
도 5는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 X-선 광전자 분광(X-ray photoelectron spectroscopy, XPS) 깊이 프로파일링(depth profiling) 결과이다.
도 6은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 게이트 전압 펄스에 따른 드레인-소스간 전류 변화를 나타낸 결과이다.
도 7은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자를 구성하는 이온 전달층의 두께에 따른 드레인-소스간 전류 변화를 나타낸 결과이다.
도 8 및 도 9는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 게이트 전압 펄스에 따른 드레인-소스간 전류 변화를 나타낸 도면이다.
도 10 및 도 11은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 게이트 전압에 따른 게이트 전류 변화를 나타낸 도면이다.
도 12는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 Cu에 관한 XPS 분석 결과이다.
도 13은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 HfOx에 관한 XPS 분석 결과이다.
도 14는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 WO3에 관한 XPS 분석 결과이다.
도 15는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 WOx에 관한 XPS 분석 결과이다.
도 16은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 고속 푸리에 변환 TEM 이미지이다.
도 17 내지 도 21은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 채널 폭(5 ㎛, 10 ㎛, 20 ㎛, 50 ㎛, 100 ㎛)에 따른 채널 전류 변화 특성을 나타낸 도면이다.
도 22 및 도 23은 Ag 게이트 전극을 가지는 3단자 뉴로모픽 시냅스 소자의 게이트 전압 인가에 따른 채널 전류 변화 특성을 나타낸 도면이다.
도 24는 본 발명의 제2 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 개략적으로 나타낸 단면도이다.
도 25는 본 발명의 제3 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 개략적으로 나타낸 단면도이다.
도 26은 본 발명의 제4 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 개략적으로 나타낸 단면도이다.
도 27은 본 발명의 제5 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 개략적으로 나타낸 단면도이다.
도 28은 본 발명의 제6 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 나타낸 도면이다.
도 29 내지 도 31은 본 발명의 다양한 실시예들에 따른 3단자 뉴로모픽 시냅스 소자를 나타낸 도면이다.
도 32는 본 발명의 제5 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 제조 방법을 나타낸 순서도이다.
도 33은 본 발명의 제6 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 제조 방법을 나타낸 순서도이다.Figure 1 is a conceptual diagram of a three-terminal neuromorphic synapse device according to a first embodiment of the present invention.
Figure 2 is a graph showing current characteristics (synaptic reaction current) of a three-terminal neuromorphic synapse device according to an embodiment of the present invention.
Figure 3 is a microscope image of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 4 is a transmission electron microscopy (TEM) image of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 5 shows the results of X-ray photoelectron spectroscopy (XPS) depth profiling of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 6 is a result showing the drain-source current change according to the gate voltage pulse of the three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 7 is a result showing the change in current between drain and source according to the thickness of the ion transport layer constituting the three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figures 8 and 9 are diagrams showing the drain-source current change according to the gate voltage pulse of the three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figures 10 and 11 are diagrams showing changes in gate current according to gate voltage of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 12 shows the results of XPS analysis of Cu in a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 13 shows the results of XPS analysis of HfOx of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 14 shows the results of XPS analysis of WO 3 of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 15 is an XPS analysis result of WOx of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figure 16 is a fast Fourier transform TEM image of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.
Figures 17 to 21 are diagrams showing the channel current change characteristics according to the channel width (5 ㎛, 10 ㎛, 20 ㎛, 50 ㎛, 100 ㎛) of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. am.
Figures 22 and 23 are diagrams showing channel current change characteristics according to gate voltage application of a three-terminal neuromorphic synapse device having an Ag gate electrode.
Figure 24 is a cross-sectional view schematically showing a three-terminal neuromorphic synapse device according to a second embodiment of the present invention.
Figure 25 is a cross-sectional view schematically showing a three-terminal neuromorphic synapse device according to a third embodiment of the present invention.
Figure 26 is a cross-sectional view schematically showing a three-terminal neuromorphic synapse device according to a fourth embodiment of the present invention.
Figure 27 is a cross-sectional view schematically showing a three-terminal neuromorphic synapse device according to the fifth embodiment of the present invention.
Figure 28 is a diagram showing a three-terminal neuromorphic synapse device according to the sixth embodiment of the present invention.
Figures 29 to 31 are diagrams showing a three-terminal neuromorphic synapse device according to various embodiments of the present invention.
Figure 32 is a flowchart showing a method of manufacturing a three-terminal neuromorphic synapse device according to the fifth embodiment of the present invention.
Figure 33 is a flowchart showing a method of manufacturing a three-terminal neuromorphic synapse device according to the sixth embodiment of the present invention.

이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 된다. 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해 과장되었다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the attached drawings. The embodiments of the present invention can be modified in various forms, and the scope of the present invention should not be construed as being limited to the following embodiments. This example is provided to more completely explain the present invention to those skilled in the art. Therefore, the shapes of elements in the drawings are exaggerated to emphasize clearer explanation.

본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명 시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 한편, 상측, 하측, 일측, 타측 등과 같은 방향성 용어는 개시된 도면들의 배향과 관련하여 사용된다. 본 발명의 실시예의 구성 요소는 다양한 배향으로 위치 설정될 수 있으므로, 방향성 용어는 예시를 목적으로 사용되는 것이지 이를 제한하는 것은 아니다.The configuration of the invention to clarify the solution to the problem to be solved by the present invention will be described in detail with reference to the accompanying drawings based on preferred embodiments of the present invention, and the same will be true in assigning reference numbers to the components in the drawings. Components are given the same reference numbers even if they are in different drawings, and it is stated in advance that components of other drawings can be cited when necessary when explaining the relevant drawings. Meanwhile, directional terms such as upper side, lower side, one side, other side, etc. are used in relation to the orientation of the disclosed drawings. Since the components of embodiments of the present invention can be positioned in various orientations, the term directional is used for illustrative purposes and is not limiting.

또한, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Additionally, terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The above terms may be used for the purpose of distinguishing one component from another component. For example, a first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component without departing from the scope of the present invention.

도 1은 본 발명의 제1 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 개념도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 3단자 뉴로모픽 시냅스 소자(100)는 기판(도 1에서 도시 생략됨) 상에 형성되는 채널 영역(106), 소스 전극(108), 드레인 전극(110), 이온 전달층(112), 게이트 전극(114), 및 전압 인가부(도시 생략됨)을 포함할 수 있다.Figure 1 is a conceptual diagram of a three-terminal neuromorphic synapse device according to a first embodiment of the present invention. Referring to FIG. 1, the three-terminal neuromorphic synapse device 100 according to the first embodiment of the present invention includes a channel region 106 and a source electrode 108 formed on a substrate (not shown in FIG. 1). , it may include a drain electrode 110, an ion transport layer 112, a gate electrode 114, and a voltage application unit (not shown).

소스 전극(108)과 드레인 전극(110)은 기판 상에 상호 이격되어 마련될 수 있다. 기판은 실리콘 기판, 실리콘-온-인슐레이터(Silicon On Insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(Germanium On Insulator : GOI) 기판, 실리콘-게르마튬 기판, TiN 기판, 텅스텐 기판 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예에서, 기판은 p형 불순물이 도핑된 p형 반도체 기판 또는 n형 불순물이 도핑된 n형 반도체 기판이 사용될 수 있다.The source electrode 108 and the drain electrode 110 may be provided on the substrate to be spaced apart from each other. The substrate may be a silicon substrate, silicon on insulator (SOI) substrate, germanium substrate, germanium on insulator (GOI) substrate, silicon-germatium substrate, TiN substrate, tungsten substrate, etc. However, it is not limited to this. In an exemplary embodiment, the substrate may be a p-type semiconductor substrate doped with a p-type impurity or an n-type semiconductor substrate doped with an n-type impurity.

일 실시예에서, 기판과 소스 전극(108)은 접지(그라운드)와 전기적으로 연결될 수 있다. 채널 영역(1068)은 기판 상에서 소스 전극(108)과 드레인 전극(110)의 사이에 전기적으로 연결되도록 마련될 수 있다. 예시적인 실시예에서, 소스 전극(108) 및/또는 드레인 전극(110)은 알루미늄, 구리, 니켈, 철, 크롬, 티타늄, 아연, 납, 금, 및 은 중에서 선택되는 하나 이상의 금속 물질로 이루어질 수 있다. 소스 전극(108) 및/또는 드레인 전극(110)은 전도성 고분자 재료 또는 도핑된 고분자 재료를 포함할 수도 있다.In one embodiment, the substrate and source electrode 108 may be electrically connected to ground. The channel region 1068 may be provided to be electrically connected between the source electrode 108 and the drain electrode 110 on the substrate. In an exemplary embodiment, source electrode 108 and/or drain electrode 110 may be made of one or more metal materials selected from aluminum, copper, nickel, iron, chromium, titanium, zinc, lead, gold, and silver. there is. Source electrode 108 and/or drain electrode 110 may include a conductive polymer material or a doped polymer material.

채널 영역(106)은 이온 전달층(112)에서 채널 영역(106)으로 이동한 활성 이온을 축적하는 역할을 할 수 있다. 채널 영역(106)은 다양한 증착 방법으로 기판 상에 형성될 수 있다. 예시적인 실시예에서, 채널 영역(106)은 저분자 유기 반도체, 유기 반도체, 전도성 고분자, 무기 반도체, 산화물 반도체, 이차원 반도체, 및 양자점으로 형성된 물질 중 어느 하나의 물질로 이루어질 수 있다.The channel region 106 may serve to accumulate active ions that have moved from the ion transport layer 112 to the channel region 106. Channel region 106 may be formed on the substrate using various deposition methods. In an exemplary embodiment, the channel region 106 may be made of any one of a material formed of a low molecule organic semiconductor, an organic semiconductor, a conductive polymer, an inorganic semiconductor, an oxide semiconductor, a two-dimensional semiconductor, and a quantum dot.

채널 영역(106)은 W, Co, Mo, Ti, 및 Ta 중에서 선택된 어느 하나의 물질로 이루어질 수 있다. 채널 영역(106)은 예를 들어 WO3, TiO2 등 원자가 변화가 가능한 금속-산화물 및 칼코지나이드 계열 및 금속 물질 등이 사용될 수 있으나, 이에 한정되지 않고 활성 이온에 의해 컨덕턴스(Conductance)가 변화되는 다양한 물질로 이루어질 수 있다.The channel region 106 may be made of any material selected from W, Co, Mo, Ti, and Ta. For example, the channel region 106 may be made of a metal-oxide or chalcogenide-based material whose valence can be changed, such as WO 3 or TiO 2 , or a metal material, but is not limited thereto, and conductance changes due to active ions. It can be made of a variety of materials.

이온 전달층(112)은 채널 영역(106) 상에 마련될 수 있다. 이온 전달층(112)은 게이트 전극(114)에 인가되는 게이트 전압에 따라 게이트 전극(114)과 채널 영역(106) 사이에 게이트 전극(114)의 활성 이온들(Active Ions)을 전달할 수 있다. 실시예에서, 이온 전달층(112)은 이온 전달층(112) 내에 형성된 활성 이온들이 채널 영역(106)으로 이동하거나 채널 영역(106)으로 이동된 활성 이온들이 게이트 전극(114)에 인가되는 게이트 전압에 따라 다시 이온 전달층(112)으로 전달하는 전해질 물질을 포함할 수 있다.The ion transport layer 112 may be provided on the channel region 106. The ion transport layer 112 may transfer active ions of the gate electrode 114 between the gate electrode 114 and the channel region 106 according to the gate voltage applied to the gate electrode 114. In an embodiment, the ion transport layer 112 is a gate through which active ions formed in the ion transport layer 112 move to the channel region 106 or the active ions moved to the channel region 106 are applied to the gate electrode 114. It may include an electrolyte material that transfers back to the ion transport layer 112 according to the voltage.

이온 전달층(112)은 이온성 물질을 포함함에 따라 시냅스 특성을 갖게 된다. 즉, 시냅스 자극 스파이크는 이온 전달층(112) 하부에 형성된 채널 영역(106)을 향해 활성 이온을 이동시켜 시냅스 반응 전류(Excitatory Post-Synaptic Current)(즉, 소스-드레인 간 전류)를 발생시키다. 그러면, 채널 영역(106)은 채널 영역(100)으로 이동한 활성 이온을 축적하게 된다. 이온 전달층(112) 내에 형성되는 활성 이온은 Cu+, H+, Li+, Na+, Ag+ 등의 양이온 또는 O2-와 같은 음 이온을 포함할 수 있다. 이온 전달층(112)은 HfOx, SiO2, MoO3 등과 같이 특히 Cu 이온이 잘 전달되는 전해질 물질로 이루어질 수 있다.The ion transport layer 112 has synaptic properties as it contains ionic substances. That is, the synaptic stimulation spike moves active ions toward the channel region 106 formed at the bottom of the ion transport layer 112, generating a synaptic response current (Excitatory Post-Synaptic Current) (i.e., current between source and drain). Then, the channel region 106 accumulates active ions that have moved to the channel region 100. Active ions formed in the ion transport layer 112 may include positive ions such as Cu + , H + , Li + , Na + , Ag + or negative ions such as O 2 - . The ion transport layer 112 may be made of an electrolyte material that transports Cu ions particularly well, such as HfOx, SiO 2 , MoO 3 , etc.

게이트 전극(114)은 이온 전달층(112) 상에 마련될 수 있다. 예시적인 실시예에서, 게이트 전극(114)은 금속막 및/또는 배리어 금속막을 포함할 수 있다. 금속막은 예를 들어, 구리, 텅스텐, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니케 및 도전성 금속 질화물 중에서 선택된 어느 하나의 물질 또는 이들의 조합으로 이루어질 수 있다. 배리어 금속막은 예를 들어, 티타늄 질화물, 탄탈늄 질화물, 텅스텐 질화물, 하프늄 질화물, 및 지르코늄 질화물 등과 같은 금속 질화막으로 이루어질 수 있다.The gate electrode 114 may be provided on the ion transport layer 112. In an example embodiment, the gate electrode 114 may include a metal film and/or a barrier metal film. For example, the metal film may be made of any one material selected from copper, tungsten, hafnium, zirconium, titanium, tantalum, aluminum, ruthenium, palladium, platinum, cobalt, nickel, and conductive metal nitride, or a combination thereof. For example, the barrier metal film may be made of a metal nitride film such as titanium nitride, tantalum nitride, tungsten nitride, hafnium nitride, and zirconium nitride.

게이트 전극(114)에 전압이 인가되는 경우, 인가된 전압에 의해 이온 전달층(112)과 채널 영역(106) 사이에서 활성 이온이 이동하게 되고, 활성 이온의 이동에 의해 채널 영역(106) 내의 활성 이온량이 변화되어 채널 영역(106)의 전도도가 변하기 때문에, 시냅틱 특성인 억제(Depression) 특성 및 증강(Potentiation) 특성을 가지게 된다.When a voltage is applied to the gate electrode 114, active ions move between the ion transport layer 112 and the channel region 106 by the applied voltage, and the movement of the active ions causes them to move within the channel region 106. Since the amount of active ions changes and the conductivity of the channel region 106 changes, it has synaptic properties of depression and potentiation.

전압 인가부는 드레인 전극(110)에 드레인 전압을 인가하고, 게이트 전극(114)에 게이트 전압을 인가하도록 구성될 수 있다. 전압 인가부는 게이트 전압의 인가 횟수에 따라 채널 영역(106)에 축적되는 활성 이온 양을 변화시켜 채널 영역(106)의 저항 및 컨덕턴스를 조절할 수 있다.The voltage application unit may be configured to apply a drain voltage to the drain electrode 110 and a gate voltage to the gate electrode 114. The voltage applicator may adjust the resistance and conductance of the channel region 106 by changing the amount of active ions accumulated in the channel region 106 according to the number of applications of the gate voltage.

도 2는 본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 전류 특성(시냅스 반응 전류)을 나타낸 그래프이다. 도 1 및 도 2를 참조하면, 게이트 전극(114)에 전압을 인가할 때마다 채널 영역(106)에 활성 이온이 축적되면서 시냅스 반응 전류가 선형적으로 증가하는 것을 볼 수 있다. 이온 전달층(112)에서 채널 영역(106)으로 이동하는 활성 이온의 이동도를 높여 시냅스 반응 전류의 변화 폭을 높임으로써, 게이트 전극(114)에 전압을 인가하는 횟수를 9회로 증가시킬 수 있으며, 이에 따라 3단자 뉴로모픽 시냅스 소자(100)는 0에서 8까지 9개의 멀티레벨 상태를 나타낼 수 있다.Figure 2 is a graph showing current characteristics (synaptic reaction current) of a three-terminal neuromorphic synapse device according to an embodiment of the present invention. Referring to Figures 1 and 2, it can be seen that whenever a voltage is applied to the gate electrode 114, active ions accumulate in the channel region 106 and the synaptic reaction current linearly increases. By increasing the mobility of active ions moving from the ion transport layer 112 to the channel region 106 and increasing the range of change in the synaptic reaction current, the number of times the voltage is applied to the gate electrode 114 can be increased to 9 times. , Accordingly, the three-terminal neuromorphic synapse device 100 can exhibit nine multi-level states from 0 to 8.

본 발명의 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 성능을 검증하기 위한 실험을 하였다. SiO2 기판 상에 WO3로 이루어지는 채널 영역(채널층)(106), HfOx로 이루어지는 이온 전달층(112), 및 Cu로 이루어지는 게이트 전극(114)을 차례로 형성하여 3단자 뉴로모픽 시냅스 소자를 제작하였다. 채널(Channel)과 중첩되는 게이트(Gate)의 영역이 유효 셀 크기이다. WO3 채널층은 텅스텐(W) 금속 타겟, 아르곤(Ar) 및 산소(O2) 플라즈마를 이용하여 반응 스퍼터링(reactive sputtering)에 의해 SiO2/Si 기판 상에 증착되었다. 아르곤 및 산소의 가스 유량은 각각 12 sccm, 1 sccm으로 설정하였다. 소스 전극 및 드레인 전극은 텅스텐 금속을 채널 영역(106)의 양 단부에 증착하여 형성되었다. 이온 전달층(112)은 HfOx 전해질을 35 nm 두께로 증착하여 형성되었다. 게이트 전극(114)은 채널 영역(106)의 중간 부분 위치에 Cu로 형성되었다.An experiment was conducted to verify the performance of the three-terminal neuromorphic synapse device according to an embodiment of the present invention. A three- terminal neuromorphic synapse device is formed by sequentially forming a channel region (channel layer) 106 made of WO 3 , an ion transport layer 112 made of HfOx, and a gate electrode 114 made of Cu on a SiO 2 substrate. Produced. The area of the gate that overlaps the channel is the effective cell size. The WO 3 channel layer was deposited on a SiO 2 /Si substrate by reactive sputtering using a tungsten (W) metal target, argon (Ar), and oxygen (O 2 ) plasma. The gas flow rates of argon and oxygen were set to 12 sccm and 1 sccm, respectively. The source electrode and drain electrode were formed by depositing tungsten metal on both ends of the channel region 106. The ion transport layer 112 was formed by depositing HfOx electrolyte to a thickness of 35 nm. The gate electrode 114 was formed of Cu at the middle portion of the channel region 106.

도 3은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 현미경 이미지이다. 도 4는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 투과 전자 현미경(transmission electron microscopy, TEM) 이미지이다. 도 5는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 X-선 광전자 분광(X-ray photoelectron spectroscopy, XPS) 깊이 프로파일링(depth profiling) 결과이다.Figure 3 is a microscope image of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Figure 4 is a transmission electron microscopy (TEM) image of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Figure 5 shows the results of X-ray photoelectron spectroscopy (XPS) depth profiling of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.

본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 드레인 전극(110)에 0.5 V를 인가하고, 소스 전극(108)을 접지한 상태에서 드레인 전극(110)과 소스 전극(108) 사이에 흐르는 채널 전류를 측정하였다. 채널 거리(L)와 채널 폭(W)은 100 ㎛로 설계되었다. 채널 전류는 시냅스 소자의 시냅틱 가중치(synaptic weight)를 나타낸다. 도 6은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 게이트 전압 펄스에 따른 드레인-소스간 전류 변화를 나타낸 결과이다. 도 7은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자를 구성하는 이온 전달층의 두께에 따른 드레인-소스간 전류 변화를 나타낸 결과이다.0.5 V is applied to the drain electrode 110 of the three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention, and the drain electrode 110 and the source electrode 108 are connected with the source electrode 108 grounded. The channel current flowing between them was measured. The channel distance (L) and channel width (W) were designed to be 100 ㎛. Channel current represents the synaptic weight of the synaptic element. Figure 6 is a result showing the drain-source current change according to the gate voltage pulse of the three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Figure 7 is a result showing the change in current between drain and source according to the thickness of the ion transport layer constituting the three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.

게이트 전압 펄스 크기가 7 V (1초 펄스폭) 이하일 때 특별한 채널 전류의 변화가 관찰되지 않았다. 8 V의 높은 게이트 전압 펄스 크기에서 채널 전류는 상당히 증가되었다. 이는 Cu 이온들을 채널 영역으로 유도하는데 문턱 전압(threshold voltage) 이상의 게이트 전압이 게이트 전극에 인가되어야 함을 의미한다. 게이트 전압 펄스에 의해 Cu 이온들이 WO3 채널 영역에 도달하면, 계면에서의 W 원자가(valence)가 변화되어 채널 영역의 저항이 감소되고 컨덕턴스가 증가하여 채널 전류를 증가시키게 된다. 강화작용(potentiation) 동안 채널 전류는 게이트 전압 펄스 인가에 따라 증가되었다.No particular change in channel current was observed when the gate voltage pulse size was less than 7 V (1 second pulse width). At a high gate voltage pulse size of 8 V, the channel current increased significantly. This means that a gate voltage higher than the threshold voltage must be applied to the gate electrode to induce Cu ions into the channel region. When Cu ions reach the WO3 channel region by a gate voltage pulse, the valence of W at the interface changes, reducing the resistance of the channel region and increasing the conductance, thereby increasing the channel current. During potentiation, the channel current increased with the application of gate voltage pulses.

도 7에 도시된 바와 같이, 70 nm의 두꺼운 두께로 HfOx 전해질 이온 전달층(112)을 형성한 경우, 감소된 전기장으로 인해 게이트 제어성(gate controllability)이 감소되는 것을 알 수 있다. 따라서, Cu 이온 이동을 촉진시키기 위하여, 게이트 전압이 HfOx 전해질(이온 전달층)로 잘 전달되도록 함과 동시에, 낮은 저항을 가지는 WOx 채널층을 형성하는 것이 바람직하다. 반응 스퍼터링 방법은 산소에 의해 민감하게 저항이 변화하여 제어가 어려우므로, Ar 플라즈마 만으로 단일 WOx 산화물을 스퍼터링하여 WO3 보다 10배 낮은 저항을 가지는 WOx 채널층을 형성하였다.As shown in FIG. 7, when the HfOx electrolyte ion transport layer 112 is formed with a thickness of 70 nm, it can be seen that gate controllability is reduced due to the reduced electric field. Therefore, in order to promote Cu ion movement, it is desirable to ensure that the gate voltage is well transmitted to the HfOx electrolyte (ion transport layer) and at the same time form a WOx channel layer with low resistance. Since the reactive sputtering method is difficult to control because the resistance changes sensitively due to oxygen, a single WOx oxide was sputtered using only Ar plasma to form a WOx channel layer with a resistance 10 times lower than that of WO 3 .

도 8 및 도 9는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 게이트 전압 펄스에 따른 드레인-소스간 전류 변화를 나타낸 도면이다. 도 10 및 도 11은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 게이트 전압에 따른 게이트 전류 변화를 나타낸 도면이다. 게이트 전류는 Cu 게이트 전극으로부터 W 소스 전극으로 흐르는 전류로부터 측정되었다. 도 8 및 도 10은 이온 전달층의 두께가 35 nm인 경우이고, 도 9 및 도 11은 이온 전달층의 두께가 18 nm인 경우이다. 도 8 및 도 9로부터, HfOx 전해질(이온 전달층)의 두께가 너무 얇아지면, 게이트 전압 펄스에 의해 채널 전류를 조절하기 어려워지는 것을 알 수 있다. 이에 따라 이온 전달층의 두께는 약 25 nm 내지 50 nm 범위 내로 설계되는 것이 바람직하다.Figures 8 and 9 are diagrams showing the drain-source current change according to the gate voltage pulse of the three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Figures 10 and 11 are diagrams showing changes in gate current according to gate voltage of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Gate current was measured from the current flowing from the Cu gate electrode to the W source electrode. Figures 8 and 10 show a case where the thickness of the ion transport layer is 35 nm, and Figures 9 and 11 show a case where the thickness of the ion transport layer is 18 nm. From Figures 8 and 9, it can be seen that if the thickness of the HfOx electrolyte (ion transport layer) becomes too thin, it becomes difficult to control the channel current by gate voltage pulses. Accordingly, the thickness of the ion transport layer is preferably designed to be within the range of about 25 nm to 50 nm.

채널 거리(L)와 채널 폭(W)이 각각 100 ㎛, 5 ㎛인 3단자 뉴로모픽 시냅스 소자에서, ±3 V의 낮은 게이트 전압 크기에 불구하고 아날로그 시냅틱 특성이 두 개의 게이트 전압 극성 모두에서 가역적으로(reversibly) 관찰되었다. 또한, 조정 성능을 평가하기 위하여 게이트 전압을 ±4 V로 증가시킴에 따라, 보다 적은 회수의 게이트 전압 펄스 인가에 의해 채널 전류 제어가 가능하며, 드레인-소스간에 흐르는 채널 전류의 제어 범위가 넓어지는 것을 알 수 있다. 이에 반해, HfOx 전해질의 두께가 약 절반인 18 nm로 감소되면, 도 9에 도시된 바와 같이, 게이트 전압 펄스 인가에 의한 점진적 채널 전류 변화 특성이 더 이상 관찰되지 않았으며, 채널 전류가 임의적으로(randomly) 변화하였다. 이러한 현상의 원인을 규명하기 위하여, Cu 게이트 전극으로부터 텅스텐 소스 전극으로 흐르는 게이트 전류를 측정하였다.In a three-terminal neuromorphic synapse device with channel distance (L) and channel width (W) of 100 ㎛ and 5 ㎛, respectively, analog synaptic characteristics were observed at both gate voltage polarities despite the low gate voltage magnitude of ±3 V. It was observed reversibly. In addition, by increasing the gate voltage to ±4 V to evaluate the adjustment performance, channel current can be controlled by applying fewer gate voltage pulses, and the control range of the channel current flowing between drain and source is expanded. You can see that In contrast, when the thickness of the HfOx electrolyte was reduced to about half, 18 nm, the gradual channel current change characteristic due to gate voltage pulse application was no longer observed, as shown in Figure 9, and the channel current randomly ( randomly) changed. To determine the cause of this phenomenon, the gate current flowing from the Cu gate electrode to the tungsten source electrode was measured.

도 10을 참조하면, HfOx 전해질의 두께가 35 nm인 소자의 경우 4 V의 게이트 전압을 인가하였을 때 게이트 전류는 수백 nA로, 채널 전류를 촉발하기 충분하였다. 점진적으로 증가하는 게이트 전류는 Cu 이온들이 계속적으로 순조롭게 전체 HfOx 층을 가로질러 이동하였음을 의미한다. 0.5 V 게이트 전압에서 측정된 1 nA 미만의 게이트 전류는 uA 수준의 채널 전류보다 훨씬 낮다.Referring to FIG. 10, in the case of a device with a HfOx electrolyte thickness of 35 nm, when a gate voltage of 4 V was applied, the gate current was hundreds of nA, which was sufficient to trigger the channel current. The gradually increasing gate current means that the Cu ions continuously and smoothly moved across the entire HfOx layer. The gate current of less than 1 nA measured at a gate voltage of 0.5 V is much lower than the channel current in the order of uA.

그러나, HfOx 전해질의 두께가 18 nm인 소자의 경우, 도 11에 도시된 바와 같이 보다 높은 게이트 전류를 나타낸다. 더욱이, 첫번째 스윕 동안, 게이트 전류는 약 1 V의 게이트 전압에서 갑자기 증가하는 경향을 나타낸다. 이는 Cu 이온들이 국부적으로 모여 도전성 경로를 형성하여 높은 게이트 전류를 유발하는 것을 의미한다. 게이트 전압이 0.5 V 일 때 게이트 전류는 채널 전류와 근접한 uA 수준이므로, 게이트 전압 펄스에 의한 채널 제어가 비효율적으로 된다.However, in the case of a device where the HfOx electrolyte thickness is 18 nm, a higher gate current is shown as shown in FIG. 11. Moreover, during the first sweep, the gate current shows a sudden tendency to increase at a gate voltage of approximately 1 V. This means that Cu ions gather locally to form a conductive path, causing a high gate current. When the gate voltage is 0.5 V, the gate current is at a uA level, which is close to the channel current, so channel control by gate voltage pulses becomes inefficient.

전기적 스위칭 특성을 이해하기 위해, 제작된 소자의 각 층의 XPS 분석을 수행하였다. 도 12는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 Cu에 관한 XPS 분석 결과이다. 도 13은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 HfOx에 관한 XPS 분석 결과이다. 도 14는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 WO3에 관한 XPS 분석 결과이다. 도 15는 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 WOx에 관한 XPS 분석 결과이다. 도 16은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 고속 푸리에 변환 TEM 이미지이다.To understand the electrical switching characteristics, XPS analysis of each layer of the fabricated device was performed. Figure 12 shows the results of XPS analysis of Cu in a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Figure 13 shows the results of XPS analysis of HfOx of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Figure 14 shows the results of XPS analysis of WO 3 of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Figure 15 is an XPS analysis result of WOx of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. Figure 16 is a fast Fourier transform TEM image of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention.

도 12를 참조하면, 931 eV 결합 에너지에서 단일 Cu 2p 피크 세기가 관찰되었다. 이는 Cu가 산소와 결합하지 않고 금속 상태로 유지됨을 의미한다. 도 13을 참조하면, Cu 이온들을 이동시킬 수 있는 스퍼터링 증착된 HfOx, Hf-Hf 금속 및 Hf-O 산화물 결합을 가지는 비화학양론(non-stoichiometric) HfOx 전해질, 및 Hf-O 산화물 결합이 관찰되었다. 도 14 및 도 15를 참조하면, WO 채널층의 조성과 관계 없이 Cu 및 Hf 상태는 같았다. 주목할 점은, WO3 채널층 보다 WOx 채널층에서 31 및 33.5 eV에서 보다 많은 금속 W 피크(다양한 W 4f 피크들)가 관찰되었다. 이러한 관찰 결과는 WOx 채널 상의 전해질 내에 유발되는 전압 강하가 클수록, Cu 이온 움직임을 촉진한다는 것과 부합한다. 도 16의 고속 푸리에 변환 TEM 이미지를 통해 비결정질 WOx 상의 다결정질 HfOx이 확인되었으며, 이러한 비결정질 WOx 상의 다결정질 HfOx은 이온 이동을 촉진시키는 것을 도울 수 있다.Referring to Figure 12, a single Cu 2p peak intensity was observed at 931 eV binding energy. This means that Cu does not combine with oxygen and remains in a metallic state. Referring to Figure 13, sputter-deposited HfOx capable of transporting Cu ions, a non-stoichiometric HfOx electrolyte with Hf-Hf metal and Hf-O oxide bonds, and Hf-O oxide bonds were observed. . Referring to Figures 14 and 15, the Cu and Hf states were the same regardless of the composition of the WO channel layer. Of note, more metal W peaks (various W 4f peaks) were observed at 31 and 33.5 eV in the WOx channel layer than in the WO 3 channel layer. These observations are consistent with the fact that the larger the voltage drop induced in the electrolyte on the WOx channel, the more it promotes Cu ion movement. Polycrystalline HfOx on amorphous WOx was confirmed through the fast Fourier transform TEM image of FIG. 16, and polycrystalline HfOx on amorphous WOx can help promote ion movement.

도 17 내지 도 21은 본 발명의 실시예에 따라 제작된 3단자 뉴로모픽 시냅스 소자의 채널 폭(5 ㎛, 10 ㎛, 20 ㎛, 50 ㎛, 100 ㎛)에 따른 채널 전류 변화 특성을 나타낸 도면이다. 도 17 내지 도 21에서 가로축은 게이트 전압 펄스 인가 횟수이다. 게이트 전압 펄스 크기는 채널 전류 및 전류 제어 범위를 변화시켰으며, 이는 이온 전달층을 통해 이동된 이온들이 채널 영역에서 컨덕턴스를 변화시킴을 의미한다. 활성 셀 크기에 비례하는 채널 전류는 스위칭 매커니즘과 달리, Cu 이온들이 균일하게 이동하는 것을 보여주는 것이다. 4 ㎛ 게이트 길이에서, 채널 폭이 5 ㎛에서 100 ㎛로 넓어짐에 따라 초기 채널 전류는 선형적으로 증가하였다. 뿐만 아니라, ±3 V에서 ±5 V까지 게이트 전압에 의한 아날로그 시냅틱 동작은 다양한 채널 폭에서 가역적이고 재현 가능한 특성을 나타내었다.Figures 17 to 21 are diagrams showing the channel current change characteristics according to the channel width (5 ㎛, 10 ㎛, 20 ㎛, 50 ㎛, 100 ㎛) of a three-terminal neuromorphic synapse device manufactured according to an embodiment of the present invention. am. 17 to 21, the horizontal axis represents the number of gate voltage pulse applications. The gate voltage pulse size varied the channel current and current control range, meaning that ions transported through the ion transport layer changed the conductance in the channel region. The channel current, which is proportional to the active cell size, shows that Cu ions move uniformly, unlike the switching mechanism. At a 4 μm gate length, the initial channel current increased linearly as the channel width expanded from 5 μm to 100 μm. In addition, the analog synaptic operation by gate voltage from ±3 V to ±5 V showed reversible and reproducible characteristics at various channel widths.

활성 이온의 역할을 확인하기 위하여, Ag 게이트 전극을 가지는 소자를 제작하였다. 도 22 및 도 23은 Ag 게이트 전극을 가지는 3단자 뉴로모픽 시냅스 소자의 게이트 전압 인가에 따른 채널 전류 변화 특성을 나타낸 도면이다. 도 22는 채널 거리와 채널 폭을 각각 100 ㎛, 5 ㎛로 설계하여 제작한 소자에 대해 측정한 결과이고, 도 23은 채널 거리와 채널 폭을 각각 100 ㎛, 10 ㎛로 설계하여 제작한 소자에 대해 측정한 결과이다.To confirm the role of active ions, a device with an Ag gate electrode was manufactured. Figures 22 and 23 are diagrams showing channel current change characteristics according to gate voltage application of a three-terminal neuromorphic synapse device having an Ag gate electrode. Figure 22 shows the measurement results for a device manufactured with the channel distance and channel width designed to be 100 ㎛ and 5 ㎛, respectively, and Figure 23 shows the measurement results for a device manufactured with the channel distance and channel width designed to be 100 ㎛ and 10 ㎛, respectively. This is the result of measurement.

Ag 이온은 고체 전해질에서 Cu 이온보다 빠른 이온 이동성을 갖는다. 이에 따라 Ag 전극 사용시 Ag 침투로 전자들이 WOx 채널을 이동하며 Ag 이온과 만나 채널 전류가 급격하게 증감하고 랜덤하게 변화하는 특성이 관찰되었다. 3 V의 게이트 전압을 인가한 경우(도 22의 Line) 보다 4 V의 보다 큰 게이트 전압을 인가한 경우(도 22의 Symbol), 전류 변동은 더욱 크게 나타났다. 도 23을 참조하면, 채널 폭을 10 ㎛로 증가시킨 경우, 보다 많은 Ag 이온 관련 누설 경로가 유발되고, 게이트 전압 극성에 따른 채널 전류 제어가 어려워지게 된다. 이로부터 Ag 대신 Cu를 게이트 전극으로 적용한 경우, 게이트 전압의 극성에 따라 Cu 이온이 일정하게 양 수직 방향으로 구동되어 채널 전류를 증감 제어할 수 있음을 알 수 있다.Ag ions have faster ion mobility than Cu ions in solid electrolytes. Accordingly, when using an Ag electrode, electrons moved through the WOx channel due to Ag penetration and met Ag ions, and the channel current was observed to rapidly increase/decrease and change randomly. When a gate voltage greater than 4 V was applied (Symbol in FIG. 22) than when a gate voltage of 3 V was applied (Line in FIG. 22), the current fluctuation appeared larger. Referring to FIG. 23, when the channel width is increased to 10 ㎛, more leakage paths related to Ag ions are caused, and channel current control according to gate voltage polarity becomes difficult. From this, it can be seen that when Cu is used instead of Ag as the gate electrode, Cu ions are constantly driven in both vertical directions depending on the polarity of the gate voltage, thereby controlling the increase or decrease of the channel current.

도 24는 본 발명의 제2 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 개략적으로 나타낸 단면도이다. 본 발명의 제2 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 이온 전달층(112)과 게이트 전극(114) 사이에 금속 라이너층(118)을 더 포함하는 점에서 앞서 설명한 제1 실시예와 차이가 있다. 제1 실시예와 동일하거나 상응하는 구성요소에 대한 중복되는 설명은 생략한다. 금속 라이너층(118)은 게이트 전극(114)의 활성 이온(예를 들어, Cu 이온) 제어를 위한 것으로, TiN, TiW 또는 Ti 등의 물질로 이루어질 수 있다. 금속 라이너층(118)은 전압 인가부에 의해 이온 제어 전압이 인가될 수도 있다. 금속 라이너층(118)에 인가되는 전압에 따라 Cu 이온의 이동량이 제어될 수 있으며, 이에 따라 게이트 전압 펄스 인가에 따른 채널 전류 변화 특성을 제어하는 것도 가능하다.Figure 24 is a cross-sectional view schematically showing a three-terminal neuromorphic synapse device according to a second embodiment of the present invention. The three-terminal neuromorphic synapse device according to the second embodiment of the present invention is different from the first embodiment described above in that it further includes a metal liner layer 118 between the ion transport layer 112 and the gate electrode 114. There is a difference. Redundant descriptions of components that are the same as or correspond to those of the first embodiment will be omitted. The metal liner layer 118 is used to control active ions (eg, Cu ions) of the gate electrode 114, and may be made of a material such as TiN, TiW, or Ti. An ion control voltage may be applied to the metal liner layer 118 by a voltage application unit. The amount of movement of Cu ions can be controlled depending on the voltage applied to the metal liner layer 118, and accordingly, it is also possible to control the channel current change characteristics according to the application of the gate voltage pulse.

도 25는 본 발명의 제3 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 개략적으로 나타낸 단면도이다. 본 발명의 제3 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 게이트 전극(114)이 제1 구리 전극(1142), 제2 구리 전극(1144), 및 금속 전극(1146)을 포함하여 구성되고, 이온 전달층(112)은 제1 이온 전달층(1122) 및 제2 이온 전달층(1124)을 포함하여 구성되는 점에서 앞서 설명한 실시예들과 차이가 있다. 앞서 설명한 실시예들과 동일하거나 상응하는 구성요소에 대한 중복되는 설명은 생략한다.Figure 25 is a cross-sectional view schematically showing a three-terminal neuromorphic synapse device according to a third embodiment of the present invention. In the three-terminal neuromorphic synapse device according to the third embodiment of the present invention, the gate electrode 114 includes a first copper electrode 1142, a second copper electrode 1144, and a metal electrode 1146. , the ion transport layer 112 is different from the previously described embodiments in that it includes a first ion transport layer 1122 and a second ion transport layer 1124. Redundant descriptions of components that are the same as or correspond to the previously described embodiments will be omitted.

제1 이온 전달층(1122), 제1 구리 전극(1142), 제2 이온 전달층(1124), 제2 구리 전극(1144), 및 금속 전극(1146)은 채널 영역(106) 상에 순차적으로 적층된 라미네이트 구조로 제공될 수 있다. 제1 이온 전달층(1122)과 제2 이온 전달층(1124)은 동일한 전해질로 이루어질 수도 있고, 상이한 전해질로 이루어질 수도 있다. 제1 구리 전극(1142)과 제2 구리 전극(1144)은 Cu 물질로 이루어지며, 금속 전극(1146)은 Cu 물질 또는 그 외의 다양한 전극 물질로 이루어질 수 있다. 제2 구리 전극(1144)은 생략될 수도 있다.The first ion transport layer 1122, the first copper electrode 1142, the second ion transport layer 1124, the second copper electrode 1144, and the metal electrode 1146 are sequentially placed on the channel region 106. It may be provided in a stacked laminate structure. The first ion transport layer 1122 and the second ion transport layer 1124 may be made of the same electrolyte or may be made of different electrolytes. The first copper electrode 1142 and the second copper electrode 1144 are made of Cu material, and the metal electrode 1146 may be made of Cu material or various other electrode materials. The second copper electrode 1144 may be omitted.

즉, 이온 전달층(112) 내에 구리 금속 물질, 예를 들어, Cu, CuO2 또는 Cu 도핑된 HfOx 등과 같이 구리 금속을 함유한 소재가 포함될 수 있다. 본 실시예에서, 제1 이온 전달층(1122)과 제2 이온 전달층(1124) 사이의 제1 구리 전극(1142)에서 Cu 이온이 공급되어 채널 영역의 저항 및 컨덕턴스 변화를 일으킬 수 있다.That is, the ion transport layer 112 may include a material containing copper metal, such as Cu, CuO 2 or Cu-doped HfOx. In this embodiment, Cu ions are supplied from the first copper electrode 1142 between the first ion transport layer 1122 and the second ion transport layer 1124, causing changes in resistance and conductance of the channel region.

도 26은 본 발명의 제4 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 개략적으로 나타낸 단면도이다. 본 발명의 제4 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 제1 구리 전극(1142)과 제2 구리 전극(1144)의 두께(T1, T2)가 상이하게 설계된 점에서 앞서 설명한 제3 실시예와 차이가 있다. 제3 실시예와 동일하거나 상응하는 구성요소에 대한 중복되는 설명은 생략한다. 본 발명의 제4 실시예에서 제1 구리 전극(1142)은 제2 구리 전극(1144) 보다 두꺼운 두께로 형성되어 있으나, 필요에 따라 제2 구리 전극(1144)을 제1 구리 전극(1142) 보다 두꺼운 두께로 형성할 수도 있다.Figure 26 is a cross-sectional view schematically showing a three-terminal neuromorphic synapse device according to a fourth embodiment of the present invention. The three-terminal neuromorphic synapse device according to the fourth embodiment of the present invention is similar to the third embodiment described above in that the thicknesses T1 and T2 of the first copper electrode 1142 and the second copper electrode 1144 are designed to be different. There is a difference from the example. Redundant description of components that are the same as or correspond to the third embodiment will be omitted. In the fourth embodiment of the present invention, the first copper electrode 1142 is formed to be thicker than the second copper electrode 1144, but if necessary, the second copper electrode 1144 is thicker than the first copper electrode 1142. It can also be formed to a thick thickness.

도 27은 본 발명의 제5 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 개략적으로 나타낸 단면도이다. 본 발명의 제5 실시예에 따른 3단자 뉴로모픽 시냅스 소자는 기판(102)과 채널 영역(106) 사이에 형성되는 제1 열 차단층(104)을 더 포함하는 점에서 앞서 설명한 실시예들과 차이가 있다. 앞서 설명한 실시예들과 동일하거나 상응하는 구성요소에 대하여는 중복 설명을 생략하기로 한다.Figure 27 is a cross-sectional view schematically showing a three-terminal neuromorphic synapse device according to the fifth embodiment of the present invention. The three-terminal neuromorphic synapse device according to the fifth embodiment of the present invention is similar to the embodiments described above in that it further includes a first heat blocking layer 104 formed between the substrate 102 and the channel region 106. There is a difference. Redundant description will be omitted for components that are the same as or correspond to the previously described embodiments.

제1 열차단층(104)은 기판(102)의 상부에 마련될 수 있다. 제1 열차단층(104)은 3단자 뉴로모픽 시냅스 소자(100)의 동작 시 발생하는 열이 외부로 빠지는 것을 차단하는 역할을 할 수 있다. 이를 위해, 제1 열차단층(104)은 채널 영역(106) 보다 열 전도도가 낮은 물질로 이루어질 수 있다. The first heat barrier layer 104 may be provided on top of the substrate 102. The first heat barrier layer 104 may serve to block heat generated during the operation of the three-terminal neuromorphic synapse element 100 from escaping to the outside. To this end, the first heat barrier layer 104 may be made of a material with lower thermal conductivity than the channel region 106.

제1 열차단층(104)은 기판(102)과 채널 영역(106), 소스 전극(108), 및 드레인 전극(110)의 사이에 배치됨으로써, 3단자 뉴로모픽 시냅스 소자(100)의 동작 시 발생하는 열이 외부로 빠지는 것을 방지하면서 발생된 열이 3단자 뉴로모픽 시냅스 소자(100)의 내부에 머물도록 할 수 있다. 이때, 제1 열차단층(104)의 두께를 조절하여 열 전달량을 조절할 수 있다. The first heat barrier layer 104 is disposed between the substrate 102, the channel region 106, the source electrode 108, and the drain electrode 110, so that during operation of the three-terminal neuromorphic synapse device 100 While preventing the generated heat from escaping to the outside, the generated heat can be kept inside the three-terminal neuromorphic synapse device 100. At this time, the amount of heat transfer can be adjusted by adjusting the thickness of the first heat barrier layer 104.

이 경우, 이온 전달층(112)에서 채널 영역(106)으로 이동하는 활성 이온(112a)의 이동도를 높일 수 있게 된다. 그로 인해, 소스 전극(108) 및 드레인 전극(110) 사이의 전류 변화 폭이 증가하게 되며 보다 많은 멀티레벨 상태를 확보할 수 있게 된다.In this case, the mobility of the active ions 112a moving from the ion transport layer 112 to the channel region 106 can be increased. As a result, the amplitude of current change between the source electrode 108 and the drain electrode 110 increases and more multi-level states can be secured.

예시적인 실시예에서, 제1 열차단층(104)은 기 설정된 임계 열 전도도 이하의 이원계 산화물(예를 들어, TaOx 등), 삼성분계 산화물 (La2Mo2O9, Gd6Ca4(SiO4)6O, Bi4Ti3O12 등), 및 칼코지나이드(Chalcogenide) 계열 화합물(예를 들어, amorphous GeSbTe(GST) 등) 중에서 선택된 하나 이상의 물질로 이루어질 수 있다. 여기서, 기 설정된 임계 열 전도도는 1W/mk 일 수 있다.In an exemplary embodiment, the first heat barrier layer 104 is a binary oxide (e.g., TaOx, etc.), a ternary oxide (La 2 Mo 2 O 9 , Gd 6 Ca 4 (SiO 4) ) having a preset critical thermal conductivity or less. ) 6 O, Bi 4 Ti 3 O 12 , etc.), and chalcogenide series compounds (for example, amorphous GeSbTe (GST), etc.). Here, the preset critical thermal conductivity may be 1W/mk.

채널 영역(106)은 제1 열차단층(104)의 상부에 마련될 수 있다. 채널 영역(106)은 제1 열차단층(104)의 상부에서 소스 전극(108) 및 드레인 전극(110) 사이에 마련될 수 있다. 채널 영역(106)은 이온 전달층(112)에서 채널 영역(106)으로 이동한 활성 이온(112a)을 축적하는 역할을 할 수 있다. 소스 전극(108) 및 드레인 전극(110)은 제1 열차단층(104)의 상부에서 채널 영역(106)을 사이에 두고 마련될 수 있다.The channel region 106 may be provided on top of the first heat barrier layer 104. The channel region 106 may be provided between the source electrode 108 and the drain electrode 110 on top of the first heat barrier layer 104. The channel region 106 may serve to accumulate active ions 112a that have moved from the ion transport layer 112 to the channel region 106. The source electrode 108 and the drain electrode 110 may be provided on top of the first heat barrier layer 104 with the channel region 106 interposed therebetween.

개시되는 실시예에 의하면, 채널 영역(106)의 하부에 제1 열차단층(104)을 마련함으로써, 3단자 뉴로모픽 시냅스 소자(100)의 동작 시 발생하는 열이 외부로 빠지는 것을 방지하면서 발생된 열이 3단자 뉴로모픽 시냅스 소자(100)의 내부에 머물도록 할 수 있으며, 그로 인해 이온 전달층(112)에서 채널 영역(106)으로 이동하는 활성 이온(112a)의 이동도를 높여 시냅스 반응 전류의 변화 폭을 증가시킬 수 있게 된다. 이 경우, 3단자 뉴로모픽 시냅스 소자(100)는 보다 많은 멀티레벨 상태를 확보할 수 있게 된다.According to the disclosed embodiment, the first heat barrier layer 104 is provided at the bottom of the channel region 106, thereby preventing heat generated during the operation of the three-terminal neuromorphic synapse element 100 from escaping to the outside. The generated heat can be allowed to stay inside the three-terminal neuromorphic synapse element 100, thereby increasing the mobility of the active ions 112a moving from the ion transport layer 112 to the channel region 106 to synapse. It is possible to increase the change width of the reaction current. In this case, the three-terminal neuromorphic synapse device 100 can secure more multi-level states.

도 28은 본 발명의 제6 실시예에 따른 3단자 뉴로모픽 시냅스 소자를 나타낸 도면이다. 앞서 설명한 실시예들과 차이가 있는 부분을 중점적으로 설명하면, 제1 열차단층(104)은 복수 개의 층으로 이루어질 수 있다. 예시적인 실시예에서, 제1 열차단층(104)은 열 전도도가 기 설정된 임계 전도도 이하인 복수 개의 층이 적층되어 마련될 수 있다. 예를 들어, 제1 열차단층(104)은 복수개의 산화물 칼코지나이드층이 적층되어 마련될 수 있다. 그러나, 이에 한정되는 것은 아니며, 복수 개의 층은 서로 다른 열 전도도를 갖는 층으로 이루어질 수 있다.Figure 28 is a diagram showing a three-terminal neuromorphic synapse device according to the sixth embodiment of the present invention. Focusing on the differences from the previously described embodiments, the first heat barrier layer 104 may be composed of a plurality of layers. In an exemplary embodiment, the first heat barrier layer 104 may be prepared by stacking a plurality of layers whose thermal conductivity is less than or equal to a preset critical conductivity. For example, the first heat barrier layer 104 may be prepared by stacking a plurality of oxide chalcogenide layers. However, the present invention is not limited to this, and the plurality of layers may be composed of layers having different thermal conductivities.

복수 개의 층은 열 전도도가 서로 다른 물질로 이루어지는 층이 교대로 적층되어 마련될 수 있다. 예를 들어, 제1 열차단층(104)은 칼코지나이드(Chalcogenide) 계열 화합물(예를 들어, amorphous GeSbTe(GST) 등)층과 TiN, Ti, 및 C 중에서 선택된 어느 하나의 물질로 이루어지는 층이 교대로 적층되어 마련될 수 있다. 이 경우, 제1 열차단층(104)의 열 전도도를 0.33 W/mK까지 낮출 수 있게 된다. 이때, 제1 열차단층(104)을 구성하는 각 층의 두께를 서로 다르게 할 수도 있으며, 각 층의 두께를 조절하여 제1 열차단층(104)의 열 전도도를 조절할 수 있다.A plurality of layers may be prepared by alternately stacking layers made of materials with different thermal conductivities. For example, the first heat barrier layer 104 is a chalcogenide-based compound (e.g., amorphous GeSbTe (GST), etc.) layer and a layer made of any one material selected from TiN, Ti, and C. It can be prepared by stacking them alternately. In this case, the thermal conductivity of the first heat barrier layer 104 can be lowered to 0.33 W/mK. At this time, the thickness of each layer constituting the first heat barrier layer 104 may be different from each other, and the thermal conductivity of the first heat barrier layer 104 can be adjusted by adjusting the thickness of each layer.

도 29 내지 도 31은 본 발명의 다양한 실시예들에 따른 3단자 뉴로모픽 시냅스 소자를 나타낸 도면이다. 먼저 도 29를 참조하면, 3단자 뉴로모픽 시냅스 소자는 기판(102), 채널 영역(106), 소스 전극(108), 드레인 전극(110), 이온 전달층(112), 게이트 전극(114), 및 제2 열차단층(116)을 포함할 수 있다. 여기서, 기판(102), 채널 영역(106), 소스 전극(108), 드레인 전극(110), 이온 전달층(112), 및 게이트 전극(114)은 도 1에 도시된 실시예와 동일 또는 유사하므로 이에 대한 자세한 설명은 생략하기로 한다. Figures 29 to 31 are diagrams showing a three-terminal neuromorphic synapse device according to various embodiments of the present invention. First, referring to FIG. 29, the three-terminal neuromorphic synapse device includes a substrate 102, a channel region 106, a source electrode 108, a drain electrode 110, an ion transport layer 112, and a gate electrode 114. , and may include a second heat barrier layer 116. Here, the substrate 102, the channel region 106, the source electrode 108, the drain electrode 110, the ion transport layer 112, and the gate electrode 114 are the same or similar to the embodiment shown in FIG. 1. Therefore, detailed description of this will be omitted.

제2 열차단층(116)은 이온 전달층(112)의 측면을 감싸며 마련될 수 있다. 제2 열차단층(116)은 이온 전달층(112) 보다 열 전도도가 낮은 물질로 이루어질 수 있다. 이 경우, 3단자 뉴로모픽 시냅스 소자(100)의 동작 시 발생하는 열이 외부로 빠져나가는 열 손실을 최소화 할 수 있게 되고, 주변으로 열이 퍼지는 것을 방지하여 3단자 뉴로모픽 시냅스 소자(100)의 내부로 열을 집중시킬 수 있게 된다.The second heat barrier layer 116 may be provided to surround the side surface of the ion transport layer 112. The second heat barrier layer 116 may be made of a material with lower thermal conductivity than the ion transport layer 112. In this case, it is possible to minimize heat loss from the heat generated during the operation of the three-terminal neuromorphic synapse device 100 to the outside, and prevent the heat from spreading to the surroundings, thereby reducing the heat loss of the three-terminal neuromorphic synapse device 100. ) allows heat to be concentrated inside.

또한, 제2 열차단층(116)은 이온 전달층(112) 보다 이온 전도도가 낮은 물질로 이루어질 수 있다. 이 경우, 이온 전달층(112)의 활성 이온이 제2 열차단층(116)으로 이동하는 것을 방지하고 채널 영역(106) 측으로 집중하여 이동하도록 유도할 수 있게 된다. 제2 열차단층(116)으로 인해, 3단자 뉴로모픽 시냅스 소자(100)의 내부로 열이 집중되고, 이온 전달층(112)의 활성 이온을 채널 영역(106) 측으로 집중시킴으로써, 활성 이온의 이동도를 높일 수 있고 보다 많은 양의 활성 이온을 채널 영역(106)으로 전달하여 시냅스 반응 전류의 변화 폭을 더욱 높일 수 있게 된다.Additionally, the second heat barrier layer 116 may be made of a material with lower ionic conductivity than the ion transport layer 112. In this case, it is possible to prevent the active ions of the ion transport layer 112 from moving to the second heat barrier layer 116 and induce them to concentrate and move toward the channel region 106. Due to the second heat barrier layer 116, heat is concentrated inside the three-terminal neuromorphic synapse element 100, and the active ions of the ion transport layer 112 are concentrated toward the channel region 106, thereby reducing the number of active ions. Mobility can be increased and a greater amount of active ions can be transferred to the channel region 106, thereby further increasing the change in synaptic reaction current.

도 30을 참조하면, 제2 열차단층(116)은 이온 전달층(112)의 측면뿐만 아니라 게이트 전극(114)의 상부를 감싸며 마련될 수 있다. 이 경우, 제2 열차단층(116)으로 인한 열 차단 효율을 보다 향상시킬 수 있게 된다. 도 31을 참조하면, 제2 열차단층(116)은 게이트 전극(114)의 상부를 감싸며 마련될 수도 있다. 한편, 3단자 뉴로모픽 시냅스 소자에는 도 1에 도시된 제1 열차단층(104)과 도 4에 도시된 제2 열차단층(116)이 함께 형성될 수도 있고, 어느 하나만 형성될 수도 있다.Referring to FIG. 30, the second heat barrier layer 116 may be provided to surround not only the side of the ion transport layer 112 but also the top of the gate electrode 114. In this case, the heat blocking efficiency due to the second heat blocking layer 116 can be further improved. Referring to FIG. 31, the second heat blocking layer 116 may be provided to surround the top of the gate electrode 114. Meanwhile, in the three-terminal neuromorphic synapse device, the first heat blocking layer 104 shown in FIG. 1 and the second heat blocking layer 116 shown in FIG. 4 may be formed together, or only one of them may be formed.

도 32는 본 발명의 제5 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 제조 방법을 나타낸 순서도이다. 도 27 및 도 32를 참조하면, 기판(102)의 상부에 제1 열차단층(104)을 형성한다(S101). 제1 열차단층(104)은 하나의 층으로 이루어질 수도 있고, 복수 개의 층으로 이루어질 수도 있다. 제1 열차단층(104)은 기 설정된 임계 열 전도도 이하의 이원계 산화물(예를 들어, TaOx 등), 삼성분계 산화물 (La2Mo2O9, Gd6Ca4(SiO4)6O, Bi4Ti3O12 등), 및 칼코지나이드(Chalcogenide) 계열 화합물(예를 들어, amorphous GeSbTe(GST) 등) 중에서 선택된 하나 이상의 물질이 기판(102)의 상부에 증착되어 마련될 수 있다. 여기서, 증착 공정에는 기 공지된 다양한 증착 기술이 사용될 수 있다.Figure 32 is a flowchart showing a method of manufacturing a three-terminal neuromorphic synapse device according to the fifth embodiment of the present invention. Referring to FIGS. 27 and 32, a first heat barrier layer 104 is formed on the top of the substrate 102 (S101). The first heat barrier layer 104 may be made of one layer or may be made of multiple layers. The first heat barrier layer 104 is a binary oxide (e.g., TaOx, etc.) below a preset critical thermal conductivity, a ternary oxide (La 2 Mo 2 O 9 , Gd 6 Ca 4 (SiO 4 ) 6 O, Bi 4 Ti 3 O 12 , etc.), and chalcogenide-based compounds (eg, amorphous GeSbTe (GST), etc.) may be deposited on the upper part of the substrate 102 . Here, various well-known deposition techniques may be used in the deposition process.

다음으로, 제1 열차단층(104)의 상부에 채널 영역(106)을 형성한다(S103). 채널 영역(106)은 활성 이온(112a)에 의해 컨덕턴스(Conductance)가 변화되는 다양한 물질로 이루어질 수 있다. 다음으로, 제1 열차단층(104)의 상부에 소스 전극(108) 및 드레인 전극(110)을 각각 형성한다(S105). 예를 들어, 소스 전극(108) 및 드레인 전극(110)은 제1 열차단층(104)의 상부에서 채널 영역(106)의 양측에 형성될 수 있다.Next, a channel region 106 is formed on the top of the first heat barrier layer 104 (S103). The channel region 106 may be made of various materials whose conductance is changed by the active ions 112a. Next, a source electrode 108 and a drain electrode 110 are formed on the first heat barrier layer 104 (S105). For example, the source electrode 108 and the drain electrode 110 may be formed on both sides of the channel region 106 on top of the first heat barrier layer 104.

다음으로, 채널 영역(106)의 상부에 이온 전달층(112)을 형성한다(S107). 이온 전달층(112)은 활성 이온(112a)을 포함하여 형성될 수 있다. 이온 전달층(112)은 활성 이온(112a)이 채널 영역(106) 및 이온 전달층(112) 간에 이동하도록 전해질 역할을 수행할 수 있는 물질로 이루어질 수 있다. 다음으로, 이온 전달층(112)의 상부에 게이트 전극(114)을 형성한다(S109).Next, the ion transport layer 112 is formed on the upper part of the channel region 106 (S107). The ion transport layer 112 may be formed including active ions 112a. The ion transport layer 112 may be made of a material that can act as an electrolyte to allow active ions 112a to move between the channel region 106 and the ion transport layer 112. Next, the gate electrode 114 is formed on the ion transport layer 112 (S109).

한편, 여기서는 제1 열차단층(104)의 상부에 채널 영역(106)을 형성한 후 채널 영역(106)의 양측에 소스 전극(108) 및 드레인 전극(110)을 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니며 제1 열차단층(104)의 상부에 소스 전극(108) 및 드레인 전극(110)을 상호 이격하여 형성한 후 제1 열차단층(104)의 상부에서 소스 전극(108) 및 드레인 전극(110)을 감싸며 채널 영역(106)을 형성할 수도 있다. 즉, 채널 영역(106)의 하부에서 양측에 소스 전극(108) 및 드레인 전극(110)이 형성될 수도 있다. 또한, 개시되는 실시예에서, 채널 영역(106), 소스 전극(108), 및 드레인 전극(110)들의 위치는 그 이외에 다양한 트랜지스터의 형태를 반영하여 변경될 수 있다.Meanwhile, here, it has been explained that the channel region 106 is formed on the top of the first heat barrier layer 104, and then the source electrode 108 and the drain electrode 110 are formed on both sides of the channel region 106, but it is limited to this. This does not mean that the source electrode 108 and the drain electrode 110 are formed on the top of the first heat barrier layer 104 to be spaced apart from each other, and then the source electrode 108 and the drain electrode ( 110) may form a channel area 106. That is, the source electrode 108 and the drain electrode 110 may be formed on both sides of the lower part of the channel region 106. Additionally, in the disclosed embodiment, the positions of the channel region 106, the source electrode 108, and the drain electrode 110 may be changed to reflect various shapes of transistors.

도 33은 본 발명의 제6 실시예에 따른 3단자 뉴로모픽 시냅스 소자의 제조 방법을 나타낸 순서도이다. 도 28 및 도 33을 참조하면, 기판(102)의 상부에 채널 영역(106)을 형성한다(S201). 다음으로, 기판(102)의 상부에 소스 전극(108) 및 드레인 전극(110)을 각각 형성한다(S203). 예를 들어, 소스 전극(108) 및 드레인 전극(110)은 기판(102)의 상부에서 채널 영역(106)의 양측에 형성될 수 있다. Figure 33 is a flowchart showing a method of manufacturing a three-terminal neuromorphic synapse device according to the sixth embodiment of the present invention. Referring to FIGS. 28 and 33, a channel region 106 is formed on the upper part of the substrate 102 (S201). Next, a source electrode 108 and a drain electrode 110 are formed on the top of the substrate 102 (S203). For example, the source electrode 108 and the drain electrode 110 may be formed on both sides of the channel region 106 on top of the substrate 102.

다음으로, 채널 영역(106)의 상부에 이온 전달층(112)을 형성하고(S205), 이온 전달층(112)의 측면을 감싸며 제2 열차단층(116)을 형성한다(S207). 다음으로, 이온 전달층(112)의 상부에 게이트 전극(114)을 형성한다(S209). 여기서는, 이온 전달층(112)의 측면을 감싸며 제2 열차단층(116)을 형성한 후 게이트 전극(114)을 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니며 이온 전달층(112)의 상부에 게이트 전극(114)을 형성한 후 이온 전달층(112)의 측면을 감싸며 제2 열차단층(116)을 형성할 수도 있다. 이때, 제2 열차단층(116)은 게이트 전극(114)의 상부에도 형성될 수 있다.Next, the ion transport layer 112 is formed on the upper part of the channel region 106 (S205), and the second heat barrier layer 116 is formed surrounding the side of the ion transport layer 112 (S207). Next, the gate electrode 114 is formed on the ion transport layer 112 (S209). Here, it has been described that the gate electrode 114 is formed after forming the second heat barrier layer 116 surrounding the side of the ion transport layer 112. However, this is not limited to this, and the gate electrode 114 is formed on the top of the ion transport layer 112. After forming the electrode 114, the second heat barrier layer 116 may be formed by surrounding the side of the ion transport layer 112. At this time, the second heat blocking layer 116 may also be formed on the gate electrode 114.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위내에서 변경 또는 수정이 가능하다. 저술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The above detailed description is illustrative of the present invention. Additionally, the foregoing is intended to illustrate preferred embodiments of the present invention, and the present invention can be used in various other combinations, modifications, and environments. That is, changes or modifications can be made within the scope of the inventive concept disclosed in this specification, a scope equivalent to the written disclosure, and/or within the scope of technology or knowledge in the art. The written examples illustrate the best state for implementing the technical idea of the present invention, and various changes required for specific application fields and uses of the present invention are also possible. Accordingly, the detailed description of the invention above is not intended to limit the invention to the disclosed embodiments. Additionally, the appended claims should be construed to include other embodiments as well.

100 3단자 뉴로모픽 시냅스 소자
102 기판
104 제1 열차단층
106 채널 영역
108 소스 전극
110 드레인 전극
112 이온 전달층
112a 활성 이온
114 게이트 전극
116 제2 열차단층
118 금속 라이너층100 3-terminal neuromorphic synapse device
102 substrate
104 First train fault
106 channel area
108 source electrode
110 drain electrode
112 Ion transport layer
112a active ion
114 gate electrode
116 Second train fault
118 Metal liner layer

Claims (12)

3단자 뉴로모픽 시냅스 소자에 있어서,
기판;
상기 기판 상에 상호 이격되어 마련되는 소스 전극과 드레인 전극;
상기 기판 상에서 상기 소스 전극과 상기 드레인 전극의 사이에 전기적으로 연결되도록 마련되는 채널 영역;
상기 채널 영역 상에 마련되는 이온 전달층;
상기 이온 전달층 상에 마련되는 게이트 전극; 및
상기 게이트 전극에 게이트 전압을 인가하는 전압 인가부;를 포함하고,
상기 이온 전달층은 상기 게이트 전극에 인가되는 상기 게이트 전압에 따라 상기 게이트 전극과 상기 채널 영역 사이에 상기 게이트 전극의 활성 이온을 전달하는 전해질 물질을 포함하고,
상기 전압 인가부는 상기 게이트 전압의 인가 횟수에 따라 상기 채널 영역에 축적되는 활성 이온 양을 변화시켜 상기 채널 영역의 저항 및 컨덕턴스를 조절하고,
상기 이온 전달층의 측면을 감싸며 마련되는 제2 열차단층;을 더 포함하고,
상기 3단자 뉴로모픽 시냅스 소자의 동작 시 발생하는 열이 외부로 빠져나가는 열 손실을 줄이고 주변으로 열이 퍼지는 것을 방지하여 상기 3단자 뉴로모픽 시냅스 소자의 내부로 열을 집중시키도록, 상기 제2 열차단층은 상기 이온 전달층 보다 열 전도도 및 이온 전도도가 낮은 물질로 이루어지는, 3단자 뉴로모픽 시냅스 소자.In a three-terminal neuromorphic synapse device,
Board;
a source electrode and a drain electrode provided on the substrate to be spaced apart from each other;
a channel region provided to be electrically connected between the source electrode and the drain electrode on the substrate;
an ion transport layer provided on the channel region;
A gate electrode provided on the ion transport layer; and
It includes a voltage application unit that applies a gate voltage to the gate electrode,
The ion transport layer includes an electrolyte material that transfers active ions of the gate electrode between the gate electrode and the channel region according to the gate voltage applied to the gate electrode,
The voltage applicator adjusts the resistance and conductance of the channel region by changing the amount of active ions accumulated in the channel region according to the number of applications of the gate voltage,
It further includes a second heat barrier layer provided surrounding the side of the ion transport layer,
Heat generated during operation of the three-terminal neuromorphic synapse device reduces heat loss from escaping to the outside, prevents heat from spreading to the surroundings, and concentrates the heat inside the three-terminal neuromorphic synapse device. 2 A three-terminal neuromorphic synapse device in which the heat barrier layer is made of a material with lower thermal conductivity and ionic conductivity than the ion transport layer. 청구항 1에 있어서,
상기 채널 영역은 WO3를 포함하고, 상기 이온 전달층은 HfO2를 포함하고, 상기 게이트 전극은 Cu를 포함하고, 상기 활성 이온은 구리 이온이고, 상기 이온 전달층은 25 nm 내지 50 nm 두께로 형성되는 3단자 뉴로모픽 시냅스 소자.In claim 1,
The channel region includes WO 3 , the ion transport layer includes HfO 2 , the gate electrode includes Cu, the active ion is a copper ion, and the ion transport layer has a thickness of 25 nm to 50 nm. A three-terminal neuromorphic synapse device is formed. 청구항 1에 있어서,
상기 이온 전달층은 제1 이온 전달층 및 제2 이온 전달층을 포함하고,
상기 게이트 전극은 제1 구리 전극, 제2 구리 전극 및 금속 전극을 포함하고,
상기 금속 전극은 구리 외의 금속 물질로 이루어지고,
상기 제1 이온 전달층, 상기 제1 구리 전극, 상기 제2 이온 전달층, 상기 제2 구리 전극 및 상기 금속 전극은 상기 기판 상에 순차적으로 적층되는 3단자 뉴로모픽 시냅스 소자.In claim 1,
The ion transport layer includes a first ion transport layer and a second ion transport layer,
The gate electrode includes a first copper electrode, a second copper electrode, and a metal electrode,
The metal electrode is made of a metal material other than copper,
The first ion transport layer, the first copper electrode, the second ion transport layer, the second copper electrode, and the metal electrode are sequentially stacked on the substrate. 청구항 3에 있어서,
상기 제1 구리 전극 및 상기 제2 구리 전극은 상이한 두께로 형성되는 3단자 뉴로모픽 시냅스 소자.In claim 3,
A three-terminal neuromorphic synapse device in which the first copper electrode and the second copper electrode are formed with different thicknesses. 청구항 1에 있어서,
활성 이온 제어를 위해 상기 이온 전달층과 상기 게이트 전극 사이에 마련되는 금속 라이너층;을 더 포함하는 3단자 뉴로모픽 시냅스 소자.In claim 1,
A three-terminal neuromorphic synapse device further comprising a metal liner layer provided between the ion transport layer and the gate electrode for active ion control. 청구항 5에 있어서,
상기 금속 라이너층은 TiN, TiW 및 Ti 중의 적어도 하나의 물질을 포함하는 3단자 뉴로모픽 시냅스 소자.In claim 5,
The metal liner layer is a three-terminal neuromorphic synapse device comprising at least one material selected from TiN, TiW, and Ti. 청구항 1에 있어서,
상기 기판과 상기 채널 영역의 사이에 마련되는 제1 열차단층;을 더 포함하고,
상기 제1 열차단층은 상기 채널 영역 보다 열 전도도가 낮은 물질로 이루어져 상기 이온 전달층에서 상기 채널 영역으로 이동하는 활성 이온의 이동도를 증가시키고, 증가된 활성 이온의 이동도에 의해 상기 소스 전극과 상기 드레인 전극 사이의 전류 변화 폭을 증가시키는 3단자 뉴로모픽 시냅스 소자.In claim 1,
It further includes; a first heat barrier layer provided between the substrate and the channel region,
The first heat barrier layer is made of a material with lower thermal conductivity than the channel region to increase the mobility of active ions moving from the ion transport layer to the channel region, and the increased mobility of active ions allows the source electrode and A three-terminal neuromorphic synapse device that increases the amplitude of current change between the drain electrodes. 청구항 7에 있어서,
상기 제1 열차단층은 열 전도도가 기 설정된 임계 전도도 이하인 복수 개의 층이 적층되어 마련되고, 상기 복수 개의 층은 열 전도도가 서로 다른 물질로 이루어지는 층이 교대로 적층되어 마련되는 3단자 뉴로모픽 시냅스 소자.In claim 7,
The first heat barrier layer is a three-terminal neuromorphic synapse in which a plurality of layers having a thermal conductivity of less than or equal to a preset critical conductivity are stacked, and the plurality of layers are prepared by alternately stacking layers made of materials with different thermal conductivities. device. 청구항 7에 있어서,
상기 제1 열차단층은 기 설정된 임계 열 전도도 이하의 이원계 산화물, 삼성분계 산화물, 및 칼코지나이드 계열 화합물 중에서 선택된 어느 하나의 물질로 이루어지는 3단자 뉴로모픽 시냅스 소자.In claim 7,
The first thermal barrier layer is a three-terminal neuromorphic synaptic device made of any one material selected from binary oxides, ternary oxides, and chalcogenide series compounds having a preset critical thermal conductivity or less. 삭제delete 3단자 뉴로모픽 시냅스 소자의 제조방법에 있어서,
기판 상에 채널 영역, 소스 전극 및 드레인 전극을 형성하는 단계;
상기 채널 영역 상에 이온 전달층을 형성하는 단계;
상기 이온 전달층 상에 게이트 전압을 인가하기 위한 게이트 전극을 형성하는 단계; 및
상기 게이트 전극에 상기 게이트 전극을 인가하기 위한 전압 인가부를 형성하는 단계;를 포함하고,
상기 이온 전달층은 상기 게이트 전극에 인가되는 상기 게이트 전압에 따라 상기 게이트 전극과 상기 채널 영역 사이에 상기 게이트 전극의 활성 이온을 전달하는 전해질 물질을 포함하고,
상기 전압 인가부는 상기 채널 영역와 인접한 영역에 누적되는 상기 활성 이온의 양 및 상기 채널 영역의 저항을 변화시키도록 형성되고,
상기 이온 전달층의 측면을 감싸도록 제2 열차단층을 형성하는 단계를 더 포함하고,
상기 3단자 뉴로모픽 시냅스 소자의 동작 시 발생하는 열이 외부로 빠져나가는 열 손실을 줄이고 주변으로 열이 퍼지는 것을 방지하여 상기 3단자 뉴로모픽 시냅스 소자의 내부로 열을 집중시키도록, 상기 제2 열차단층은 상기 이온 전달층 보다 열 전도도 및 이온 전도도가 낮은 물질로 이루어지는, 3단자 뉴로모픽 시냅스 소자의 제조방법.In the method of manufacturing a three-terminal neuromorphic synapse device,
forming a channel region, a source electrode, and a drain electrode on a substrate;
forming an ion transport layer on the channel region;
forming a gate electrode for applying a gate voltage on the ion transport layer; and
Comprising: forming a voltage application part for applying the gate electrode to the gate electrode,
The ion transport layer includes an electrolyte material that transfers active ions of the gate electrode between the gate electrode and the channel region according to the gate voltage applied to the gate electrode,
The voltage application unit is formed to change the amount of active ions accumulated in a region adjacent to the channel region and the resistance of the channel region,
Further comprising forming a second heat barrier layer to surround a side of the ion transport layer,
Heat generated during operation of the three-terminal neuromorphic synapse device reduces heat loss from escaping to the outside, prevents heat from spreading to the surroundings, and concentrates the heat inside the three-terminal neuromorphic synapse device. 2. A method of manufacturing a three-terminal neuromorphic synapse device, wherein the heat barrier layer is made of a material with lower thermal conductivity and ionic conductivity than the ion transport layer. 삭제delete
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