KR102392416B1 - 반도체 디바이스 및 그 형성 방법 - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

반도체 패키지는 집적 수동 디바이스(IPD)를 포함하고, 이 집적 수동 디바이스(IPD)는 제1 기판 위의 하나 이상의 수동 디바이스과; 하나 이상의 수동 디바이스 위에 전기적으로 결합되는 금속화 층을 포함하고, 금속화 층의 최상부 금속화 층은, 제1 복수의 도전성 패턴과, 이 제1 복수의 도전성 패턴과 인터리브되는 제2 복수의 도전성 패턴을 포함한다. 또한, 집적 수동 디바이스(IPD)는 최상부 금속화 층 위의 제1 언더 범프 금속화(UBM) 구조물을 포함하고, 제1 UBM 구조물은, 제1 복수의 도전성 스트립과, 이 제1 복수의 도전성 스트립과 인터리브되는 제2 복수의 도전성 스트립을 포함하고, 제1 복수의 도전성 스트립 각각은 제1 복수의 도전성 패턴의 각각의 도전성 패턴에 전기적으로 결합되고, 제2 복수의 도전성 스트립 각각은 제2 복수의 도전성 패턴의 각각의 도전성 패턴에 전기적으로 결합된다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
본 출원은 "통합 팬 아웃(InFO)의 고성능 집적 수동 디바이스(IPD)를 위한 언더 범프 금속화(UBM) 및 재배선 층(RDL) 설계"라는 발명의 명칭으로 2017년 11월 2일자로 출원된 미국 가특허 출원 번호 제62/580,885호의 우선권을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용된다.
반도체 산업은 다양한 전자 구성 요소들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도의 지속적인 향상으로 인해 급속한 성장을 경험하였다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소한의 피처 크기가 반복적으로 감소하기 때문에, 더 많은 구성 요소들이 주어진 영역 내에 집적될 수 있다. 소형 전자 디바이스들에 대한 수요가 최근 증가함에 따라, 반도체 다이들의 보다 작고 보다 창의적인 패키징 기술들에 대한 필요성이 증가하게 되었다.
이러한 패키징 기술들의 예시로는 통합 팬 아웃(Integrated Fan-Out, InFO) 패키지 기술이 있다. InFO 패키지에서, 다이는 몰딩 재료에 내장된다. 재배선 구조물은 다이의 제1 측면에 형성되고, 다이에 전기적으로 결합된다. 재배선 구조물은 다이의 측면 범위 이상으로 연장된다. 도전성 라인들 또는 도전성 패드들과 같은 재배선 구조물의 전기적 도전성 피처들은 다이의 경계를 넘어서는 위치에서 다이에 전기적으로 접속될 수 있게 한다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논리의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1은 일부 실시예들에서, 집적 수동 디바이스(integrated passive device, IPD)가 부착된 통합 팬 아웃(integrated fan-out, InFO) 패키지의 일부분의 단면도를 도시한다.
도 2, 도 3, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c 및 도 8 내지 도 12는 일부 실시예들에서 상이한 실시예의 집적 수동 디바이스들(IPDs)의 다양한 도면들을 도시한다.
도 13a, 도 13b, 도 14a, 도 14b, 도 15, 도 16, 도 17a 및 도 17b는 일부 실시예들에서 InFO 패키지의 최상부 재배선 층과 IPD의 최상부 금속화 층 사이의 설계 및 상호 작용을 나타내는 다양한 실시예를 도시한다.
도 18은 일부 실시예들에서 복수의 인덕터들의 병렬 결합을 도시하는 회로도이다.
도 19 및 도 20은 일부 실시예들에서 InFO 패키지의 언더 범프 금속화(under bump metallization, UBM) 구조물의 도전성 패턴들에 대한 다양한 설계들을 도시한다.
도 21 및 도 22는 일부 실시예들에서 IPD의 언더 범프 금속화(UBM) 구조물에 대한 다양한 설계들을 도시한다.
도 23은 일부 실시예들에서 반도체 디바이스의 단면도를 도시한다.
도 24는 일부 실시예들에서 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 다른 언급이 없는 한, 유사한 참조 번호들은 동일하거나 유사한 구성 요소들을 나타낸다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어도 이와 마찬가지로 해석될 수 있다.
본 개시의 실시예들은 반도체 패키지들, 특히 집적 수동 디바이스(integrated passive device, IPD)를 포함하는 반도체 패키지들의 방법 및 구조물과 관련하여 논의된다. 일부 실시예들에서, IPD 디바이스의 언더 범프 금속화(under bump metallization, UBM) 구조물은 스트립 모양(strip-shaped)의 도전성 패턴들이거나 또는 빗살 모양(comb-shaped)의 도전성 패턴들을 포함한다. 일부 실시예들에서, 스트립 모양의 도전성 패턴들이거나 또는 빗살 모양의 도전성 패턴들의 핑거들은 IPD의 상부 금속화 층의 도전성 패턴들과 평행하다. 일부 실시예들에서, 스트립 모양의 도전성 패턴들이거나 또는 빗살 모양의 도전성 패턴들의 핑거들은 IPD의 상부 금속화 층의 도전성 패턴들에 수직이다. 일부 실시예들에서, IPD의 UBM 구조물은 통합 팬 아웃(integrated fan-out, InFO) 패키지의 UBM 구조물에 접착된다. 통합 팬 아웃(InFO) 패키지의 최상부 재배선 층은 일부 실시예들에서 IPD의 상부 금속화 층의 도전성 패턴들과 평행하거나 또는 수직인 도전성 패턴들을 갖는다.
도 1은 반도체 패키지(1200)가 통합 팬 아웃(InFO) 패키지(1100) 및 이 InFO 패키지(1100)에 부착된 집적 수동 디바이스(IPD)(180)를 포함하는 반도체 패키지(1200)의 일부분의 단면도를 도시한다. 도 1에 도시된 바와 같이, InFO 패키지(1100)의 UBM 구조물(149)은 예를 들어 솔더 영역(173)을 통해 IPD(180)의 UBM 구조물(189)에 접착된다. 도 1에 도시된 다양한 피처들의 형상들은 단지 예시만을 위한 것이며 제한하고자 하는 것은 아니라는 점을 유의해야 한다. 다른 형상들도 가능하다. 예를 들어, IPD의 UBM 구조물(189)은 도 1에 도시된 바와 같이 우측의 비아(188)와 좌측의 비아(188)를 접속할 수 없다. 다른 예시로서, 솔더 영역(173)은 도 1에 도시된 바와 같이 연속적인 영역이 아니며, 2 이상의 분리된 솔더 영역들을 포함할 수 있다. UBM 구조물(189)에 대한 다양한 실시예들이 이하에서 설명된다. 반도체 패키지(1200)의 이들 및 다른 변형들은 본 개시의 범위 내에 포함되는 것으로 충분히 의도된다.
도 1에 도시된 바와 같이, 통합 팬 아웃(InFO) 패키지(1100)는 몰딩 재료(130)에 내장된 다이(120)(반도체 다이 또는 집적 회로(IC) 다이라고도 칭함), 및 그 다이(120)의 전면(예컨대, 다이 커넥터들(128)을 갖는 다이(120)의 측면) 위에 형성된 재배선 구조물(140)을 포함한다. 재배선 구조물(140)은 이 재배선 구조물(140)의 하나 이상의 유전체 층들(예를 들어, 142/144/146/148)에 형성되는 도전성 라인들(예를 들어, 131/133/135) 및 비아들(예를 들어, 132/134/136/138)과 같은 전기 도전성 피처들을 포함한다. IPD와 접착하기 위한 UBM 구조물(149)은 재배선 구조물(140)의 최상부 유전체 층(예를 들어, 142) 위에 형성되고, 재배선 구조물(140)에 전기적으로 결합된다.
다이(120)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판, 또는 절연체 상의 반도체(semiconductor-on-insulator, SOI) 기판의 활성층을 포함할 수 있다. 반도체 기판은, 게르마늄과 같은 다른 반도체 재료들; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 아세나이드, 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물을 포함할 수 있다. 다중층 기판 또는 그래디언트 기판과 같은 다른 기판들도 사용될 수 있다. 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등과 같은 디바이스들은 반도체 기판 내에 및/또는 반도체 기판 상에 형성될 수 있으며, 예를 들어 집적 회로를 형성하기 위해 반도체 기판 상의 하나 이상의 유전체 층들의 금속화 패턴들을 포함하는 상호 접속 구조물들에 의해 상호 접속될 수 있다.
다이(120)는 외부 접속이 이루어지는 알루미늄 패드들과 같은 패드들을 더 포함한다. 패드들은 다이(120)의 활성 측면 또는 전방 측면으로 지칭될 수 있는 것 위에 있다. 패시베이션 막은 다이(120)의 전방 측면 및 패드들의 부분 상에 형성된다. 개구부는 패시베이션 막을 통해 패드들로 연장된다. 도전성 필러들(예를 들어, 구리와 같은 금속을 포함)과 같은 다이 커넥터들(128)은 패시베이션 막의 개구부 내로 연장하고, 각각의 패드들에 기계적으로 및 전기적으로 결합된다. 다이 커넥터들(128)은, 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터들(128)은 다이(120)의 집적 회로에 전기적으로 결합된다.
유전체 재료(129)는 패시베이션 막 및/또는 다이 커넥터들(128)과 같이 다이(120)의 활성 측면 상에 형성된다. 유전체 재료(129)는 다이 커넥터들(128)을 측 방향으로 캡슐화하고, 유전체 재료(129)는 다이(120)와 측 방향으로 접한다. 유전체 재료(129)는 폴리벤즈옥사졸(Polybenzoxazole, PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene, BCB) 등과 같은 중합체; 실리콘 질화물 등의 질화물; 실리콘 산화물, 인산염 유리(phosphosilicate glass, PSG), 붕규산염 유리(borosilicate glass, BSG), 붕소-도핑된 인산염 유리(boron-doped phosphosilicate glass, BPSG) 등과 같은 산화물; 또는 이들의 조합물일 수 있고, 예를 들어 스핀 코팅, 적층, CVD 등에 의해 형성될 수 있다.
도 1을 참조하면, 다이(120) 둘레의 몰딩 재료(130)는 에폭시, 유기 중합체, 실리카 계 또는 유리 충전제(glass filler)가 첨가되거나 첨가되지 않은 중합체, 또는 다른 재료들을 예시들로서 포함할 수 있다. 몰딩 재료(130)는 웨이퍼 레벨 몰딩, 압축 몰딩, 트랜스퍼 몰딩 등과 같은 임의의 적합한 형성 방법을 사용하여 형성될 수 있다. 도시되지는 않았지만, 몰딩 재료(130)는 다이(120)가 반송파의 제1 측면에 부착된 후에 형성될 수 있으며, 그 후에 몰딩 재료(130)는 반송파의 제1 측면 위에 및 다이(120) 주위에 형성된다. 일부 실시예들에서, 몰딩 재료(130)가 형성되기 전에 도전성 필러들(예를 들어, 도 23의 119 참조)이 반송파의 제1 측면 위에 형성된다.
도 1에 도시된 바와 같이, 재배선 구조물(140)은 다이(120) 및 몰딩 재료(130) 위에 형성된다. 일부 실시예들에서, 재배선 구조물(140)의 하나 이상의 유전체 층들(예를 들어, 142, 144, 146 및 148)은 PBO, 폴리이미드, BCB 등과 같은 중합체; 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물로 형성된다. 하나 이상의 유전체 층들은 스핀 코팅, CVD, 적층 등, 또는 이들의 조합과 같은 적절한 증착 프로세스에 의해 형성될 수 있다.
일부 실시예들에서, 재배선 구조물(140)의 도전성 피처들은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 적절한 도전성 재료로 형성된 도전성 라인들(예를 들어, 131/133/135) 및 도전성 비아들(예를 들어, 132/134/136/138)을 포함한다. 재배선 구조물(140)은 유전체 층을 형성하고, 하부의 도전성 피처들을 노출시키기 위해 유전체 층에 개구부를 형성하고, 유전체 층 및 상기 개구부들 상에 시드층을 형성하고, 시드층 상에 설계된 패턴을 갖는 패터닝된 포토레지스트를 형성하고, 설계된 패턴 및 시드층 위에 도전성 재료를 도금(예를 들어, 전기 도금 또는 무전해 도금)하고, 포토레지스트 및 도전성 재료가 형성되지 않은 시드층의 부분을 제거함으로써 형성될 수 있다. 재배선 구조물(140)을 형성하는 다른 방법들도 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 1의 재배선 구조물들(140) 내의 유전체 층들의 수 및 도전성 피처들의 층들의 수는 단지 비제한적인 예시들이다. 유전체 층들의 다른 개수 및 도전성 피처들의 다른 층들의 개수 또한 가능하며, 이는 본 개시의 범위 내에 포함되도록 완전히 의도된다. 본 명세서에서의 설명은 재배선 구조물(140)의 최상부 RDL로서 재배선 층(redistribution layer, RDL)(131)을 지칭할 수 있으며, 다른 수의 RDL이 재배선 구조물(140)에서 사용될 때, 최상부 RDL은 다이(120)로부터 가장 먼 RDL을 지칭한다는 것을 이해해야 한다.
도 1은 UBM 구조물(149)이 재배선 구조물(140) 위에 형성되고 전기적으로 결합된 통합 팬 아웃(integrated fan-out, InFO) 패키지(1100)의 UBM 구조물(149)을 도시한다. UBM 구조물들(149)을 형성하기 위해, 재배선 구조물(140)의 도전성 피처들(예를 들어, 구리선들 또는 구리 패드들)을 노출시키기 위해 재배선 구조물(140)의 최상부 유전체 층(예를 들어, 142)에 개구부가 형성된다. 개구부가 형성된 후에, UBM 구조물들(149)은 노출된 도전성 피처들과 전기적으로 접촉하여 형성될 수 있다. 일 실시예에서, UBM 구조물들(149)은 티타늄 층, 구리 층, 및 니켈 층과 같은 도전성 재료들의 3 개의 층들을 포함한다. 그러나, UBM 구조물들(149)의 형성에 적합하게 되는 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 재료들 및 층들의 많은 적절한 배열들이 존재한다. UBM 구조물들(149)에 사용될 수 있는 임의의 적절한 재료들 또는 재료의 층들은 본 개시의 범위 내에 포함되는 것으로 완전히 의도된다.
UBM 구조물들(149)은 최상부 유전체 층(예를 들어, 142) 위에 및 최상부 유전체 층을 통과하는 개구부의 내부를 따라 재배선 구조물(140)의 노출된 도전성 피처들에 각각의 층을 형성함으로써 생성될 수 있다. 각각의 층의 형성은 전기 화학 도금과 같은 도금 프로세스를 사용하여 수행될 수 있지만, 스퍼터링, 증발 또는 PECVD 프로세스와 같은 다른 형성 프로세스들이 사용된 재료들에 따라 대안 적으로 사용될 수 있다.
일부 실시예들에서, UBM 구조물(149)은 IPD(180)의 UBM 구조물(189)과 실질적으로 동일한(예를 들어, 제조 에러 마진 내에서) 형상 및/또는 실질적으로 동일한 크기를 가질 수 있다. 예를 들어, 평면도에서, InFO 패키지(1100)의 UBM 구조물(149)의 경계는 IPD(180)의 UBM 구조물(189)의 경계와 완전히 중첩될 수 있다. 따라서, 이하의 논의에서, 달리 언급하지 않는 한, UBM 구조물(149)의 형상 및/또는 크기는 UBM 구조물(189)의 형상 및/또는 크기와 일치하는 것으로 가정한다.
여전히 도 1을 참조하면, IPD(180)는 기판(181) 및 그 기판(181) 내에/그 위에 형성된 커패시터들 또는 인덕터들과 같은 복수의 수동 디바이스들(183)(예를 들어, 183A 및 183B)을 포함한다. 상호 접속 구조물(199)은 유전체 층들(예를 들어, 191/193) 및 이 유전체 층들에 형성된 금속화 층들(예를 들어, 185, 187)을 포함한다. 또한, 상호 접속 구조물(199)은 유전체 층들(191/193) 내에 형성된 비아들(186/188)을 포함한다. UBM 구조물(189)은 IPD(180)의 최상부 유전체 층(예를 들어, 193) 위에 형성된다. UBM 구조물(189)은 상호 접속 구조물(199)을 통해 수동 디바이스들(183)에 전기적으로 결합된다. 도 1에 도시된 바와 같이, UBM 구조물(189)은 예를 들어 솔더 영역들(173)에 의해 UBM 구조물(149)에 접착된다. 다른 실시예들에서, UBM 구조물(189)은 예를 들어 직접 접착 프로세스에 의해 UBM 구조물(149)에 직접 접착되므로, UBM 구조물(189)과 UBM 구조물(149) 사이에 솔더 영역이 형성되지 않는다.
IPD(180)의 기판(181)은 다이(120)의 기판과 동일하거나 유사한 반도체 기판일 수 있으므로 상세한 설명은 반복하지 않는다. 수동 디바이스들(183)은 기판(181)의 내부 또는 기판(181)의 상부에 형성된다. 각각의 수동 디바이스들(183)은 수동 디바이스들(183)을 이 수동 디바이스들(183) 외부의 전기 회로에 전기적으로 결합하기 위해 사용되는 구리 패드들 또는 알루미늄 패드들과 같은 패드들(182/184)을 갖는다. 일부 실시예들에서, 패드들 중 하나(예를 들어, 전원 패드로 지칭될 수 있는 패드(182))는 전원 공급 장치, 예를 들어, 5V 전압 공급기, 3V 전압 공급기, 1.3V 전압 공급기 등에 전기적으로 결합되도록 구성될 수 있고; 다른 패드(예를 들어, 접지 패드로 언급될 수 있는 패드(184))는 전기 접지와 같은 기준 전압에 전기적으로 결합되도록 구성된다. 상호 접속 구조물(199)의 형성은 다이(120)의 상호 접속 구조물을 형성하기 위해 공지되고 사용되는 방법과 같은 임의의 적합한 방법을 사용할 수 있다.
일부 실시예들에서, 수동 디바이스들(183)은 커패시터들이고, 상호 접속 구조물(199)은 예를 들어 수동 디바이스들(183)을 병렬 접속함으로써 2 개 이상의 수동 디바이스들(183)을 전기적으로 결합시킨다. 예를 들어, 접지 패드들(184)은 금속화 층(185)에 의해 함께 전기적으로 결합된다. 전원 패드들(182)은 예를 들어 금속화 층(185/187), 비아들(186/188), 및 UBM 구조물(189)에 의해 전기적으로 함께 결합된다. 당업자는 각각이 C의 캐패시턴스를 갖는 N 개의 병렬 접속된 커패시터들의 등가 캐패시턴스가 N * C임을 이해할 수 있을 것이다. 따라서, 복수의 커패시터들(183)을 병렬 접속함으로써, IPD(180)는 외부 회로 또는 외부 디바이스(예를 들어, InFO 패키지(1100))에 훨씬 큰 등가 커패시턴스(예를 들면, 0.001 ㎌ ~ 100 ㎌)를 제공할 수 있다.
도 1에 도시된 바와 같이, 금속화 층(185)(예를 들어, 도전성 라인)은 수동 디바이스들(183) 위에 형성되고 수동 디바이스들(183)과 전기적으로 결합된다. 금속화 층(187)은 유전체층(191) 위에 형성되고, UBM 구조물(189)은 상호 접속 구조물(199)의 최상부 유전체층(예를 들어, 193) 위에 형성된다. 비아들(186)은 금속화 층들(185 및 187) 사이에 형성되고 금속화 층들(185 및 187)을 전기적으로 결합하고, 비아들(188)은 금속화 층(187)과 UBM 구조물(189) 사이에 형성되고 전기적으로 결합한다. IPD(180)의 모든 피처들이 도 1의 횡단면도에서 볼 수 있는 것은 아니다. 또한, 도 1에 도시된 UBM 구조물(189) 및 전기 접속은 설명의 목적을 위한 것이며 제한적인 것은 아니다. 이하에서 논의되는 바와 같이, UBM 구조물(189)의 다양한 설계 및 UBM 구조물(189)과 상호 접속 구조물(199) 사이의 다양한 전기적 접속이 가능하다. 이들 및 다른 변형은 본 개시 내용의 범위 내에 포함되도록 완전히 의도된 것이다.
도 1의 상호 접속 구조물(199)은 예시 목적을 위해 2 개의 유전체 층들(191/193) 및 2 개의 금속화 층들(185/187)을 갖는다. 다른 수의 유전체층들, 다른 수의 금속화 층들, 및 다른 수의 비아 층들도 가능하며, 이는 본 개시의 범위 내에 포함되는 것으로 완전히 의도된다. 본 명세서의 논의는 상호 접속 구조물(199)의 최상부 금속화 층(예를 들어, 기판(181)으로부터 가장 멀리 떨어진 곳)으로서 금속화 층(187)을 지칭할 수 있으며, 또한 상호 접속 구조물(199)의 최상부 유전체 층으로서 유전체 층(193)을 지칭할 수 있고, 다른 수의 유전체 층들 및 다른 수의 금속화 층들이 상호 접속 구조물(199)에서 사용될 때, 최상부 금속화 층 및 최상부 유전체 층은 각각 기판(181)으로부터 가장 멀리 있는 상호 접속 구조물(199)의 금속화 층 및 유전체 층을 지칭한다는 것을 이해해야 한다.
도 2, 도 3, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 및 도 8 내지 도 12는 상이한 실시예 IPD들의 UBM 구조물(189)의 설계를 도시하는 다양한 도면들(예를 들어, 평면도, 단면도)을 예시한다. 명확히 하기 위해, IPD들의 모든 피처들이 도면들에 도시되어 있는 것은 아니다.
도 2는 일 실시예에 따라 IPD(180A)의 평면도를 도시한다. 명료함을 위해, IPD(180A)의 모든 층들이 도 2의 평면도에 도시되어 있는 것은 아니라는 것을 유의해야 한다. 유사하게, 이하에서 논의되는 다양한 실시예 IPD들(예를 들어, 180B 내지 180F)의 각각의 모든 층들이 각각의 평면도(예를 들어, 도 3, 도 4a, 도 5a, 도 6a 및 도 7a)에 도시되지는 않는다. 도 2의 예시에서, IPD(180A)의 최상부 금속화 층(187)은 복수의 도전성 패턴들(예를 들어, 금속 패턴들)(187P 및 187G)을 포함한다. 특히, 도전성 패턴들(187P/187G)은 서로 평행한 복수의 전기 도전성 피처들(예를 들어, 도전성 라인들, 금속 라인들, 금속 스트립들)을 포함한다. 예를 들어, 복수의 도전성 패턴들(187P/187G)의 종축들(예를 들어, 도 2의 Y 방향을 따라)은 서로 평행하고, 도전성 패턴들(187P/187G)은 도 2에 도시된 바와 같이 서로 균일하게 이격될 수 있다. 또한, 도전성 패턴들(187P)(또는 187G)은 동일한 전압 레벨로 전기적으로 결합된다. 예를 들어, 도전성 패턴들(187P)은 상호 접속 구조물(199)(예를 들어, 도 1 참조)에 의해 전원 패드(182)에 전기적으로 결합되고, 따라서 전원 패드(182)와 동일한 전압을 갖는다. 유사하게, 도전성 패턴들(187G)은 상호 접속 구조물(199)(예를 들어, 도 1 참조)에 의해 접지 패드(184)에 전기적으로 결합되고, 따라서 접지 패드(184)와 동일한 전압을 갖는다. 따라서, 도전성 패턴들(187P)을 전원 패턴들(187P)이라고 칭할 수 있고, 도전성 패턴들(187G)을 접지 패턴들(187G)이라고 칭할 수 있다. 또한, 도전성 패턴들(187P)은 도전성 패턴들(187G)과 인터리브된다. 다시 말해서, 전원 패턴들(187P)과 접지 패턴들(187G)은 최상부의 유전체층(193)에 교대로 배치되어 있다. 일부 실시예들에서, 도전성 패턴들(187P/187G)은 동일하거나 유사한 형상 및/또는 동일하거나 유사한 크기를 갖는다.
도 2에서, IPD(180A)의 UBM 구조물(189)은 복수의 도전성 패턴들(예를 들어, 도전성 라인들, 금속 라인들, 금속 스트립들)(189P 및 189G)을 포함한다. 도시된 실시예에서, 복수의 도전성 패턴들(189P/189G)은 서로 평행하다. 도전성 패턴들(189P/189G)은 서로 균일하게 이격될 수 있다. 일부 실시예들에서, 도전성 패턴들(189P/189G)은 동일하거나 유사한 형상 및/또는 동일하거나 유사한 크기를 갖는다. 도 2에 도시된 바와 같이, 도전성 패턴들(189P)과 도전성 패턴들(187P) 사이에는 일대일 대응이 있고, 도전성 패턴들(189G)과 도전성 패턴들(187G) 사이에는 일대일 대응이 있다. 다시 말해서, 도전성 패턴들(189P)의 각각은 비아들(188)에 의해 도전성 패턴들(187P)의 각각에 전기적으로 결합되고, 도전성 패턴들(189G)의 각각은 비아들(188)에 의해 도전성 패턴들(187G)의 각각에 전기적으로 결합된다.
도 2에 도시된 바와 같이, 도전성 패턴들(189P/189G)은 도전성 패턴들(187P/187G)과 평행하다. 도전성 패턴들(189P/189G)은 도 2의 도전성 패턴들(187P/187G)의 폭(예를 들어, X 방향을 따라 측정됨)보다 작은 폭(예를 들어, X 방향을 따라 측정됨)을 갖도록 예시되었지만, 도전성 패턴들(189P/189G)은 도전성 패턴들(187P/187G)과 동일한 폭 또는 그보다 큰 폭을 가질 수 있다. 유사하게, 도 2에서 도전성 패턴들(189P/189G)의 길이(예를 들어, Y 방향을 따라 측정됨)는 도전성 패턴들(187P/187G)의 길이보다 작지만, 이는 예시 목적을 위한 것이지 제한하려는 것은 아니다. 도전성 패턴들(189P/189G)은 도전성 패턴들(187P/187G)과 동일한 길이 또는 그보다 큰 길이를 가질 수 있다. 또한, 도 2의 비아들(188)의 형상은 원형으로 도시되어 있다. 타원형, 직사각형(예를 들어, 도 3의 188 참조), 라인 형상(예를 들어, 도 4의 188 참조), 직사각형의 그룹(예를 들어, 도 5a의 188 참조) 등과 같은 다른 적합한 형상들이거나, 또는 이들의 조합물이 또한 사용될 수 있으며, 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 3은 일 실시예에 따른 IPD(180B)의 평면도를 도시한다. 도 3의 IPD(180B)는 도 2의 IPD(180A)와 유사하지만, 약간의 변경을 갖는다. 예를 들어, UBM 구조물(189)의 도전성 패턴들(189P/189G)은 최상부 금속화 층(187)의 도전성 패턴들(187P/187G)에 수직이다. 또한, 비아들(188)의 위치는 도전성 패턴(189P)을 대응하는 도전성 패턴(187P)과 접속하고 도전성 패턴(189G)을 대응하는 도전성 패턴들(187G)과 접속하도록 선택된다.
도 3을 계속 참조하면, 도전성 패턴들(189P/189G)의 폭(예를 들어, 도 3의 Y 방향을 따라 측정됨) 및/또는 길이(예를 들어, 도 3의 X 방향을 따라 측정됨)는 도전성 패턴들(187P/187G)보다 작거나, 동등하거나, 또는 더 클 수도 있다. 도 3의 비아들(188)의 형상은 직사각형이지만, 그러나 원형, 타원형, 라인 형상, 밀접하게 이격된 비아의 그라운드 등과 같은 다른 적절한 형상이 또한 사용될 수 있다.
도 4a는 일 실시예에 따른 IPD(180C)의 평면도를 도시한다. 도 4b는도 4a의 영역(500)의 확대도를 도시하고, 도 4c는 도 4a의 단면 A-A를 따른 IPD(180C)의 단면도를 도시한다.
도 4a에서, IPD(180C)의 최상부 금속화 층(187)은 도 2의 도전성 패턴들(187P/187G)과 동일하거나 유사한 복수의 도전성 패턴들(187P/187G)을 갖는다. 그러나, IPD(180C)의 UBM 구조물(189)은 2 개의 빗살 모양의 도전성 패턴들을 포함한다. 빗살 모양의 도전성 패턴들 중 하나는 베이스(189PB)와, 이 베이스(189PB)에 물리적으로 접속된 복수의 핑거들(189PF)을 갖는다. 핑거들(189PF)은 서로 평행하며, 베이스(189PB)는 도 4a에 도시된 바와 같이 핑거들(189PF)에 실질적으로 수직이다. 핑거들(189PF)은 도전성 패턴들(187P)에 평행하고, 도시된 예시에서 도전성 패턴들(187P)과 일대일 대응한다. 비아(188)는 각각의 핑거들(189PF)을 도전성 패턴들(187P) 중 하나에 전기적으로 결합시킨다. 도 4a의 예시에서, 비아(188)는 예를 들어 2 내지 50의 범위와 같은 큰 길이(도 4a의 Y 방향을 따라 측정됨) 대 폭(도 4a의 X 방향을 따라 측정됨) 비율을 갖는 라인 형상을 갖는다. 도 4a에 도시된 바와 같이, 라인 모양의 비아들(188)의 각각은 대응하는 핑거(189PF)의 영역의 높은 비율(예를 들어, 약 50 % 내지 약 99 % 사이)로 중첩된다. 라인 모양의 비아들(188)의 큰 단면적은 형성되는 IPD의 전기 저항을 유리하게 감소시킬 수 있다.
다른 빗살 모양의 도전성 패턴은 베이스(189GB)와, 이 베이스(189GB)에 물리적으로 접속된 복수의 핑거들(189GF)을 갖는다. 핑거들(189GF)은 서로 평행하고, 베이스(189GB)는 도 4a에 도시된 바와 같이 핑거들(189GF)에 실질적으로 수직이다. 핑거들(189GF)은 도전성 패턴들(187G)에 평행하며, 예시된 예시에서 도전성 패턴들(187G)과 일대일 대응한다. 비아들(188)은 각각의 핑거들(189GF)을 도전성 패턴들(187G) 중 하나에 전기적으로 결합시킨다.
도 4a에 도시된 바와 같이, 핑거들(189PF)은 핑거들(189GF)과 인터리브된다. 일부 실시예들에서, 핑거들(189PF) 및 핑거들(189GF)은 서로 균일하게 이격되고, 모든 핑거들(189PF/189GF)은 동일하거나 유사한 크기를 가질 수 있다. 인접한 핑거들(189PF 및 189GF) 사이의 거리(D1)는 일부 실시예들에서 약 5 ㎛ 내지 약 50 ㎛ 사이의 범위일 수 있다. 또한, 빗살 모양의 도전성 패턴의 핑거(예를 들어, 189GF)와 다른 빗살 모양의 도전성 패턴의 베이스(예컨대, 189PB) 사이의 거리(D2)는 일부 실시예에서 약 5 ㎛ 내지 약 50 ㎛ 사이의 범위일 수 있다.
도 4b는 도 4a의 영역(500)의 확대도를 도시한다. 도 4b에 도시된 바와 같이, 핑거(예를 들어, 189GF)의 폭(W1)은 약 5 ㎛ 내지 약 50 ㎛ 사이의 범위일 수 있다. 비아(188)의 측면과 핑거(예를 들어, 189GF)의 대응하는 측면 사이의 거리(S1)는 약 2 ㎛ 내지 약 20 ㎛ 사이의 범위일 수 있고, 비아(188)의 단부와 핑거(예를 들어, 189GF)의 대응하는 단부 사이의 거리(S2)는 약 2 ㎛ 와 약 20 ㎛ 사이의 범위에 있을 수 있다. 또한, 핑거(예를 들어, 189GF)의 측면과 도전성 패턴(예를 들어, 187G)의 대응하는 측면 사이의 거리(S3)는 약 2 ㎛ 내지 약 20 ㎛ 사이의 범위일 수 있다.
도 4c는 IPD(180C)의 일부분의 단면도를 도시한다. 도 4c에 도시된 바와 같이, 상부 금속화 층(187)의 도전성 패턴들(187G) 및 UBM 구조물(189)의 핑거들(189GF)은 접지 패드들(184)에 전기적으로 결합되고; 상부 금속화 층(187)의 도전성 패턴들(187P)과 UBM 구조물(189)의 핑거(189PF)가 전원 패드들(182)에 전기적으로 결합된다.
도 5a는 일 실시예에 따른 IPD(180D)의 평면도를 도시한다. 도 5b는도 5a의 영역(510)의 확대도를 도시하고, 도 5c는 도 5a의 IPD(180D)의 단면 B-B를 따른 단면도를 도시한다.
IPD(180D)는 도 4a의 IPD(180C)와 유사하지만, 비아들(188)에 대한 상이한 형상들을 갖는다. 특히, 빗살 모양의 도전성 패턴의 각각의 핑거들(예를 들어, 189PF)은 복수의 비아들(188)에 의해 최상부 금속화 층(187)의 각각의 도전성 패턴(예를 들어, 187P)에 전기적으로 결합되고, 비아들(188)의 각각은 도 5b에 도시된 바와 같이 밀접하게 이격된 비아들의 그룹(예를 들어, 188A/188B/188C/188D)을 더 포함한다.
도 5b의 확대도에서, 각각의 비아(188)는 4 개의 근접하게 이격된 직사각형 모양의 비아들(188A/188B/188C/188D)의 그룹을 포함한다. 동일한 그룹에 있는 4 개의 비아들은 동일한 크기를 가질 수 있다. 4 개의 비아들의 각각의 폭(T1)은 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있고, 4 개의 비아들의 각각의 폭(T2)은 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있다. 도 5b의 Y 방향을 따라 측정된 그룹 내의 인접한 비아들 사이의 거리(S4)는 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있고, 도 5b의 X 방향을 따라 측정된 그룹 내의 인접한 비아들 사이의 거리(S5)는 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있다. 또한, 핑거(예를 들어, 189GF)의 폭(W2)은 약 5 ㎛ 내지 약 50 ㎛ 사이의 범위일 수 있다. 또한, 도 5b의 X 방향을 따라 측정된 비아(188)의 외부 측면과 핑거(예컨대, 189GF)의 대응하는 측면 사이의 거리(S6)는 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있다. 도 5b의 X 방향을 따라 측정된 핑거(예를 들어, 189GF)의 측면과 도전성 패턴(예를 들어, 187G)의 대응하는 측면 사이의 거리(S7)는 약 2 ㎛ 내지 약 20 ㎛ 사이의 범위일 수 있다. 일부 실시예들에서, 동일한 핑거(예를 들어, 189PF 또는 189GF) 상에 배치된 2 개의 인접한 비아들(188)(각각 밀접하게 이격된 비아들의 그룹을 포함함) 사이의 거리는 약 2 ㎛ 내지 약 100 ㎛ 사이에 있으며, 거리는 도 5a의 Y-방향을 따라 각각의 비아(188)의 중심 사이에서 측정된다.
도 5c는 IPD(180D)의 일부분의 단면도를 도시한다. 도 5c에 도시된 바와 같이, 상부 금속화 층(187)의 도전성 패턴들(187P) 및 UBM 구조물(189)의 핑거들(189PF)은 전원 패드들(182)에 전기적으로 결합된다. 도 5c는 또한 도 5a에 도시된 바와 같이 단면 B-B에 의해 절단된 동일한 그룹 내의 비아들(188A 및 188B)을 도시한다. UBM 구조물(189)의 핑거(189GF)는 단면 B-B에서 보이지 않지만, 다른 비아(188)를 통해 상부 금속화 층(187)의 도전성 패턴(187G)에 전기적으로 결합되고, 도전성 패턴(187G)은 비아(186)를 통해 접지 패드들(184)에 차례로 전기적으로 결합된다.
도 6a는 일 실시예에 따른 IPD(180E)의 평면도를 도시한다. 도 6b는 도 6a의 영역(520)의 확대도를 도시하고, 도 6c는 도 6a의 IPD(180E)의 단면 C-C를 따른 단면도를 도시한다.
도 6a에서, IPD(180E)의 최상부 금속화 층(187)은 도 4a의 도전성 패턴들(187P/187G)과 동일하거나 유사한 복수의 도전성 패턴들(187P/187G)을 갖는다. 그러나, IPD(180E)의 UBM 구조물(189)은 도 4a의 UBM 구조물(189)에 대해 90도 회전된 2 개의 빗살 모양의 도전성 패턴들을 포함한다. 특히, 빗살 모양의 도전성 패턴들의 베이스(예를 들어, 189PB 및 189GB)는 최상부 금속화 층(187)의 도전성 패턴들(187P/187G)과 평행하고, 빗살 모양의 도전성 패턴들의 핑거들(예를 들어, 189PF 및 189GF)은 최상부 금속화 층(187)의 도전성 패턴들(187P/187G)에 수직이다.
도 6a를 참조하면, 빗살 모양의 도전성 패턴들의 각각의 베이스(예를 들어, 189PB 또는 189GB)는 라인 모양의 비아(188L)를 통해 각각의 도전성 패턴(예를 들어, 187P 또는 187G)에 전기적으로 결합된다. 일부 실시예들에서, 라인 모양의 비아(188L)는 대응하는 베이스(예를 들어, 189PB 또는 189GB)의 면적의 높은 비율(예를 들어, 약 50 % 내지 약 99 % 사이)과 중첩된다. 라인 모양의 비아(188L)의 큰 단면적은 형성되는 IPD의 전기 저항을 유리하게 감소시킬 수 있다. 도전성 패턴들(187G)(예를 들어, 도전성 패턴들(187G)의 각각의 길이 방향을 따라)의 위에(예를 들어, 그 위에 직접) 직사각형 형상의 비아들(188G)이 형성되고, 핑거들(189GF)을 도전성 패턴들(187G)과 전기적으로 접속한다. 유사하게, 직사각형 형상의 비아들(188P)이 도전성 패턴들(187P)(예를 들어, 도전성 패턴들(187P)의 각각의 길이 방향을 따라)의 위에(예를 들어, 그 위에 직접) 형성되고, 핑거들(189PF)을 도전성 패턴들(187P)과 전기적으로 접속한다.
도 6b는 도 6a의 영역(520)의 확대도를 도시한다. 도 6b에서, 핑거(예를 들어, 189PF)의 폭(W3)은 약 5 ㎛ 내지 약 50 ㎛ 사이의 범위일 수 있다. 직사각형 모양의 비아(188P)의 측면과 핑거(예컨대, 189PF)의 대응하는 측면 사이의 거리(S8)는 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있다. 직사각형 모양의 비아(188P)의 다른 측면과 도전성 패턴(예컨대, 187P)의 대응하는 측면 사이의 거리(S9)는 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있다.
도 6c는 IPD(180E)의 일부의 단면도를 도시한다. 도 6c에 도시된 바와 같이, 상부 금속화 층(187)의 도전성 패턴들(187P) 및 UBM 구조물(189)의 핑거들(189PF)은 전원 패드들(182)에 전기적으로 결합된다. UBM 구조물(189)의 핑거(189GF)는 횡단면 C-C에서 보이지 않지만, 다른 비아(188)를 통해 상부 금속화 층(187)의 도전성 패턴(187G)에 전기적으로 결합되고, 도전성 패턴(187G)은 비아(186)를 통해 접지 패드들(184)에 차례로 전기적으로 결합된다.
도 7a는 일 실시예에 따른 IPD(180F)의 평면도를 도시한다. 도 7b는도 7a의 영역(530)의 확대도를 도시하고, 도 7c는 단면 D-D를 따라 도 7a의 IPD(180F)의 단면도를 도시한다.
도 7a를 참조하면, IPD(180F)의 도전성 패턴들(187P/187G)과 빗살 모양의 도전성 패턴들(189PB/189PF 및 189GB/189GF)은 도 6a의 IPD(180E)의 도전성 패턴들과 동일하거나 또는 유사하다. 도 6a와 비교하면, 도 6a의 직사각형 모양의 비아들(188P/188G)의 각각은 밀접하게 이격된 비아들의 그룹(도 7b의 188A/188B/188C/188D 참조)으로 대체되었다. 밀접하게 이격된 비아들의 크기 및 밀접하게 이격된 비아들 사이의 간격은 도 5b에 도시된 것과 동일하거나 유사할 수 있으며, 상세한 설명은 반복하지 않는다.
지금부터 도 7b를 참조하면, 핑거(예를 들어, 189PF)의 폭(W4)은 약 5 ㎛ 내지 약 50 ㎛ 사이의 범위일 수 있다. 근접하게 이격된 비아들(188)의 그룹의 외부 측면과 핑거(예컨대, 189PF)의 대응하는 측면 사이의 거리(S10)는 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있다. 핑거(예를 들어, 189PF)의 측면과 도전성 패턴(예컨대, 187P)의 대응하는 측면 사이의 거리(S11)는 약 2 ㎛ 내지 약 10 ㎛ 사이의 범위일 수 있다.
도 7c는 IPD(180F)의 일부분의 단면도를 도시한다. 도 7c에 도시된 바와 같이, 상부 금속화 층(187)의 도전성 패턴들(187P)과 UBM 구조물(189)의 핑거(189PF)는 전원 패드들(182)에 전기적으로 결합된다. 도 7c는 또한 단면 D-D로 절단된 비아들의 동일한 그룹 내의 비아들(188A 및 188B)을 도시한다. UBM 구조물(189)의 핑거(189GF)는 단면 D-D에서 보이지 않지만 다른 비아(188)를 통해 상부 금속화 층(187)의 도전성 패턴(187G)에 전기적으로 결합되고, 도전성 패턴(187G)은 비아(186)를 통해 접지 패드들(184)에 차례로 전기적으로 결합된다.
UBM 구조물(189)의 다양한 실시예 설계들은 IPD의 성능을 향상시킨다. 예를 들어, 스트립 모양의 UBM 구조물들(예를 들어, 도 2 및 도 3 참조) 및 빗살 모양의 UBM 구조물들(예를 들어, 도 4a, 도 5a, 도 6a 및 도 7a 참조)은 IPD의 최상부 금속화 층(187)의 도전성 패턴들(187P/187G)과 UBM 구조물들 사이에 고밀도 비아들(예를 들어, 188)이 형성되도록 하는 높은 피복율(coverage ratio)을 제공하고, 형성되는 IPD의 등가 직렬 저항(ESR)을 감소시킨다. 일부 실시예에서, 피복율(예를 들어, UBM 구조물들(189)의 면적의 합과 도전성 패턴들(187)의 면적의 합 사이의 비율)은 약 0.1 내지 약 0.99이고, 비아들의 밀도(예를 들어, 비아들(188)의 면적의 합과 UBM 구조물들(189)의 면적의 합 사이의 비율)는 약 0.1 내지 약 0.99이다. 또한, 스트립 모양의 UBM 구조물의 인터리브된 도전성 패턴들(189P/189G)에 의해 또는 빗살 모양의 UBM 구조물의 인터리브된 핑거들(189PF/189GF)에 의해 제공되는 인터리브된 전원/접지 패턴들은 전류 경로들(예를 들어, 도전성 패턴들(189P/189G), 비아들(188), 및 도전성 패턴들(187P/187G)을 통과하는 경로들)을 분로시킴으로써, 형성되는 IPD의 등가 직렬 인덕턴스(ESL)를 감소시킨다.
UBM 구조물 설계의 추가의 실시예들은 도 8 내지 도 12에 도시되어 있다. 특히, 도 8 내지 도 12는 각각 IPD(180)의 UBM 구조물(189)에 대한 일 실시예 설계의 평면도를 도시한다. 도 8 내지 도 12의 각각에서, IPD의 상부 금속화 층(187)은 인터리브된 도전성 패턴들(187P/187G)을 가지며, 도전성 패턴들(187P)은 전원 전압에 전기적으로 결합되도록 구성되고, 도전성 패턴들(187G)은 기준 전압(예를 들어, 전기 접지)에 전기적으로 결합되도록 구성된다.
도 8에서, UBM 구조물(189)은 비아들(188)에 의해 도전성 패턴(187P) 및 도전성 패턴(187G)에 각각 전기적으로 결합되는 도전성 패턴(189P) 및 도전성 패턴(189G)을 갖는다. 도 8의 비아들(188)의 각각은 밀접하게 이격된 비아들의 어레이를 포함한다. 도 8에 도시된 바와 같이, 도전성 패턴들(189G/189P)의 폭(D4)은 도전성 패턴들(189G, 189P) 사이의 거리(D3)보다 작다.
도 9에서, UBM 구조물(189)은 비아(188)에 의해 도전성 패턴(187P) 및 도전성 패턴(187G)에 각각 전기적으로 결합되는 도전성 패턴(189P) 및 도전성 패턴(189G)을 갖는다. 도 9의 각각의 비아들(188)은 일부 실시예들에서 도전성 패턴들(189P/189G)의 폭(D6)의 약 50 % 내지 99 % 사이의 폭(D6의 방향을 따라 측정됨)을 갖는다. 도전성 패턴들(189G/189P)의 폭(D6)은 도 9에 도시된 바와 같이 도전성 패턴들(189G, 189P) 사이의 거리(D5)보다 크다.
도 10은 상부 금속화 층의 하부 도전성 패턴들(187P/187G)에 수직인 핑거들(189PF/189GF)을 갖는 빗살 모양의 도전성 패턴들을 갖는 UBM 구조물을 도시한다. 도 6a의 UBM 구조물(180E)과 비교하면, 도 10의 빗살 모양의 도전성 패턴들 중 하나는 베이스(189GB)에 접속된 다른 2 개의 핑거들(예를 들어, 좌측 및 중앙의 핑거들(189GF))보다 넓은 핑거(예를 들어, 가장 오른쪽의 핑거(189GF))를 갖는다. 또한, 각각의 베이스들(예를 들어, 189GB, 189PB)은 그것에 접속된 핑거들의 경계들을 넘어 연장되는 단부(188E)를 갖는다.
도 11은 상부 금속화 층의 하부 도전성 패턴들(187P/187G)과 평행한 핑거들(189PF/189GF)을 갖는 빗살 모양의 도전성 패턴들을 갖는 UBM 구조물을 도시한다. 도 11에서, 라인 모양의 비아들(188)은 대응하는 하부의 도전성 패턴(187G/187P)과 실질적으로 중첩된다(예를 들어, 50 %와 약 99 % 사이에 중첩한다). 또한, 라인 모양의 비아들(188)은 베이스들(예를 들어, 189GB, 189PB) 영역 내로 연장되고 베이스의 일부분과 중첩된다. 일부 실시예들에서, 최 외측 핑거들(예컨대, 도 11의 최상부 핑거(189PF) 및 도 11의 최하부 핑거(189GF))은 최 외측 핑거들 사이의 내측 핑거들(예를 들어, 핑거들(189PF) 및 핑거들(189GF))보다 넓다.
도 12는 상부 금속화 층의 하부 도전성 패턴들(187P/187G)과 평행한 인터리브된 스트립 모양의 도전성 패턴들(189P 및 189F)을 갖는 UBM 구조물을 도시한다. 도 12의 예시에서, 최상부 도전성 패턴(189P) 및 최하부 도전성 패턴(189G)은 그 사이에 배치된 도전성 패턴들(189P/189G)의 폭(WS)보다 큰 폭(WL)을 갖는다. 일부 실시예들에서, 폭(WL)은 약 5 ㎛ 내지 약 50 ㎛이고, 폭(WS)은 약 5 ㎛ 내지 약 50 ㎛이다.
도 8 내지 도 12에 도시된 상이한 실시예의 설계의 성능을 분석하기 위해 시뮬레이션들이 수행되었다. 도 8 내지 도 12의 UBM 구조물들을 갖는 IPD(180)의 ESR 및 ESL은 100 MHz의 주파수에서 시뮬레이션되었다. 시뮬레이션에서 ESR 및 ESL은 UBM 구조물의 두께에 따라 증가한다고 가정한다. 최상부 금속화 층(187)으로부터 UBM 구조물(189)까지의 IPD(180)의 층들이 시뮬레이션들에서 시뮬레이션되었다. 도 8의 UBM 구조물은 UBM 구조물의 다른 설계들과 비교할 기준 설계로 사용될 수 있다. 시뮬레이션 결과에 따르면 18 ㎛의 두께에서 도 8의 UBM 구조물은 ESR이 0.38 mΩ이고 ESL이 1.40 pH인 것을 나타낸다. 도 9의 UBM 구조물은 ESR이 0.06 mΩ이고 ESL이 0.81 pH이고 두께가 18 ㎛이고; 35 ㎛의 두께에서 도 9의 UBM 구조물은 0.10 mΩ의 ESR 및 2.08 pH의 ESL을 갖는다. 도 10 내지 도 12의 UBM 구조물들에 대한 시뮬레이션들은 UBM 구조물들에 대해 35 ㎛의 두께를 사용하여 수행되었고, 전체적으로 ESR 및 ESL의 향상이 관찰되었다. 예를 들어, 도 10의 UBM 구조물은 0.19 mΩ의 ESR 및 0.96 pH의 ESL을 가지며, 도 11의 UBM 구조물은 0.10 mΩ의 ESR 및 0.79 pH의 ESL을 가지며, 도 12의 UBM 구조물은 0.08 mΩ의 ESR 및 0.66 pH의 ESL을 갖는다.
일부 실시예들에서, IPD가 부착되는 InFO 패키지(1100)의 최상부 RDL(131)(도 1 참조)은 IPD의 ESL을 추가로 감소시키기 위해 최상부 금속화 층(187)의 도전성 패턴들(187P/187G)의 설계에 따라서 설계된다. 도 13a, 도 13b, 도 14a, 도 14b, 도 15, 도 16, 도 17a 및 도 17b는 최상부의 금속화 층(187)의 최상부 RDL(131)과 도전성 패턴들(187P/187G) 사이의 설계 및 상호 작용을 나타내는 다양한 실시예들을 도시한다.
도 13a는 일 실시예에서, InFO 패키지(1100)의 최상부 RDL(131), InFO 패키지(1100)의 재배선 구조물(140)의 비아들(132)(도 1 참조), InFO 패키지(1100)의 UBM 구조물(149)(도 1 참조)의 도전성 패턴들(149P/149G), 및 IPD(180)의 최상부 금속화 층(187)의 도전성 패턴들(187P/187G)을 도시하는 평면도를 예시한다. 명확성을 위해, 모든 피처들이 도 13a에 도시되어 있는 것은 아니다. 전술한 바와 같이, InFO 패키지의 UBM 구조물(149)의 도전성 패턴들(149P/149G)은 IPD의 UBM 구조물(189)의 도전성 패턴들(189P/189G)과 일치(예를 들면, 동일한 형상 및/또는 동일한 크기를 가짐)될 수 있다. 예를 들어, 평면도에서, 각각의 도전성 패턴들(149P)은 각각의 도전성 패턴(189P)과 일치되고, 각각의 도전성 패턴(189P)에 전기적으로 결합(예를 들어, 솔더 영역(173)에 의해)된다. 유사하게, 각각의 도전성 패턴(149G)은 각각의 도전성 패턴(189G)과 일치되고, 각각의 도전성 패턴(189G)에 전기적으로 결합(예를 들어, 솔더 영역(173)에 의해)된다.
도 13a에서, 최상부의 RDL(131)은 도전성 패턴들(131G)과 인터리브되는 도전성 패턴들(131P)을 갖는다. 도전성 패턴들(131P)은 비아들(132)에 의해 도전성 패턴들(149P)에 전기적으로 결합되고, 도전성 패턴들(131G)은 비아들(132)에 의해 도전성 패턴들(149G)에 전기적으로 결합된다. 도 13a에 도시된 바와 같이, 도전성 패턴들(131P/131G)은 도전성 패턴들(187P/187G)에 수직이다. 다시 말해서, 도전성 패턴들(131P/131G)의 길이 방향 축은 도전성 패턴들(187P/187G)의 길이 방향 축에 수직이다.
도 13b는 단면 E-E를 따라 도 13a의 단면도를 도시한다. 명확성을 위해, IPD에 근접한 InFO 패키지(1100)의 일부만이 도 13b에 도시되어 있다. 도 13b는 UBM 구조물(149)의 인터리브된 도전성 패턴들(149P/149G)을 도시한다. 점선 화살표 라인들(211)(예를 들어, 211A, 211B 등)은 전원 패턴(149P)(예를 들어, 전원에 접속됨)으로부터 접지 패턴(149G)(예를 들어, 전기 접지에 접속됨)까지의 전류 경로들을 도시한다. 일부 실시예들에서, 전류 경로(211A)에 의해 도시된 바와 같이, 전류는 전원 패턴들(149P)로부터 비아(132)(단면 E-E에서는 보이지 않음)를 통해 최상부 RDL 층(131)의 도전성 패턴들(131G)로 흐르고, 다른 비아(132)를 통해 접지 패턴들(149G)로 다시 흐른다. 일부 실시예들에서, 전류 경로(211B)에 의해 도시된 바와 같이, 전류는 비아들(132/134)(단면 E-E에서는 보이지 않음)을 통해 전원 패턴들(149P)로부터 최상부 RDL(131) 아래의(예를 들어, RDL(131)보다 다이(120)에 더 근접한) RDL 층으로 흐르고, 다른 비아(134), 도전성 패턴(131G), 및 다른 비아(132)를 통해 접지 패턴들(149G)로 다시 흐른다.
도 14a는 도전성 패턴들(131P/131G)이 도전성 패턴들(187P/187G)과 평행한, 도 13a와 유사한 다른 실시예의 설계의 평면도를 도시한다. 도 14b는 도 14a의 단면 F-F를 따른 단면도를 도시한다. 도 14b의 점선 화살표 라인(211)은 도 13b와 유사한 전류 경로들을 도시한다. 일부 실시예들에서, 도 13a의 도전성 패턴들(131P/131G)의 설계는, 도전성 패턴들(187P/187G)에 수직인 도전성 패턴들(131P/131G)을 가짐으로써, 최상부 RDL(131)과 최상부 금속화 층(187) 사이의 전류 경로들을 분로함으로써 ESL을 더 감소시킨다.
도 15 및 도 16은 InFO 패키지의 최상부 RDL(131) 및 IPD의 최상부 금속화 층(187)에 대한 2 개의 추가적인 실시예 설계들을 도시한다. 도 15에서, 도전성 패턴들(131P/131G)이 UBM 구조물(149)의 도전성 패턴들(149P/149G)과 동일한 크기 및 동일한 형상을 가지므로, 도 15의 평면도에서 도전성 패턴들(131P/131G)은 도전성 패턴들(149P/149G)과 완전히 중첩된다. 또한, 도 15의 도전성 패턴들(149P/149G)은 IPD의 UBM 구조물(189)의 도전성 패턴들(189P/189G)과 일치하기 때문에(예를 들어, 동일한 형상 및 동일한 크기를 가짐), 도전성 패턴들(131P/131G)은 UBM 구조물(189)의 도전성 패턴들(189P/189G)과도 일치한다(예컨대, 동일한 크기 및 동일한 형상을 갖는다). 도 15에 도시된 바와 같이, 도전성 패턴들(131P/131G)은 IPD의 최상부 금속화 층(187)의 도전성 패턴들(187P/187G)에 수직이다. 도 16에서, 도전성 패턴들(131P/131G)은 또한 IPD의 도전성 패턴들(187P/187G)에 수직이지만, 도전성 패턴들(149P/149G)과 상이한 형상을 갖는다.
도 17a는 InFO 패키지의 최상부 RDL(131) 및 IPD의 최상부 금속화 층(187)에 대한 다른 실시예 설계를 도시한다. 도 17a에서, 최상부 RDL(131)은 UBM 구조물(149)의 빗살 모양의 도전성 패턴들(예를 들어, 149PB/149PF, 149GB/149GF)과 완전히 중첩되는 빗살 모양의 도전성 패턴들(예를 들어, 131PB/131PF, 131GB/131GF)을 포함한다. 예를 들어, 최상부의 RDL(131)의 빗살 모양의 도전성 패턴들은 핑거들(131PF)(또는 131GF)에 접속되는 베이스(131PB)(또는 131GB)를 포함한다. 유사하게, UBM 구조물(149)의 빗살 모양의 도전성 패턴들은 핑거들(149PF)(또는 149GF)에 접속되는 베이스(149PB)(또는 149GB)를 포함한다.
도 17b는 단면 G-G를 따라 도 17a의 단면도를 도시한다. 도 17b는 또한 도 13b와 유사한 전류 경로들(211)을 도시한다. UBM 구조물(149)의 빗살 모양의 UBM 패턴들의 인터리브된 핑거들(149PF/149GF)에 의해 제공되는 인터리브된 전원/접지 패턴들은 최상부 RDL(131)의 인터리브된 핑거들(예를 들어, 131GF/131PF)과 함께, 전류 경로들을 InFO 패키지로 분로하는 다수의 평행한 도전성 경로들을 제공함으로써, 형성된 IPD의 ESL을 추가로 감소시킨다. 도 13b 및 도 14b에 도시된 것과 같은 다른 실시예 설계들에서의 다수의 평행한 도전성 경로들은 유사한 이유로 ESL을 감소시킬 수 있다.
도 18은 다수의 인덕터들의 병렬 결합에 의한 인덕턴스의 감소를 도시하는 회로도이다. 도 18의 예시에서, 복수의 인덕터들(215)은 병렬로 결합된다. 당업자가 쉽게 이해할 수 있는 바와 같이, 복수의 병렬 접속된 인덕터들(215)의 등가 인덕턴스는 임의의 인덕터들(215)의 인덕턴스보다 더 작다. 예를 들어, 인덕턴스가 L 인 5 개의 인덕터들(215)이 각각 병렬 접속되어 있는 경우, 병렬 접속된 인덕터들(215)의 등가 인덕턴스는 L/5이다. 이것은 전술한 바와 같이, 인터리브된 전원/접지 패턴들을 사용함으로써 ESL의 감소 이유를 추가로 설명할 수 있다.
도 19 및 도 20은 특정 제조 상의 문제점들을 극복하기 위해 InFO 패키지(1100)의 UBM 구조물(149)의 도전성 패턴들(149P/149G)의 다양한 변형들을 도시한다. 예를 들어, 반도체 제조에서 피처 크기가 지속적으로 줄어들기 때문에, 인접한 2 개의 도전성 패턴들(149P, 149G) 사이의 피치가 너무 작아 도전성 패턴들(149P/149G)이 땜납을 사용하여 IPD(180)의 도전성 패턴들(189P/189G)에 접착될 때 땜납 브리징 문제가 발생할 수 있다. 솔더 브리징은 전기 단락의 원인이 되어, 형성된 반도체 디바이스의 오작동 및/또는 손상을 초래할 수 있다. 제조 중의 또 다른 문제점은, 언더필 재료(underfill material)(도 1에 도시되지 않음)가 InFO 패키지(1100)와 IPD(180) 사이의 공간을 채우기 위해 사용될 때, 소위 프리-필 보이드(pre-fill void) 문제로서, 보이드들(예를 들어, 빈 공간들)이 도전성 패턴들 사이(예를 들어, 149P와 149G 사이, 또는 189P와 189G 사이)에 형성될 수 있다.
도 19는 변형된 스트립 모양의 도전성 패턴들(149P'/149G')을 도시한다. 도 19에 도시된 바와 같이, 도전성 패턴들(149P/149G)의 각각의 단부에는 변형된 도전성 패턴들(149P'/149G')을 형성하기 위해 확대된 도전성 패턴(221)(예를 들어, 구리 패턴과 같은 금속 패턴, 또는 구리 패드)이 형성된다. 확대된 도전성 패턴들(221)은 접착하는 동안 도포된 과잉 땜납을 흡수하여 땜납 브리징 문제를 감소시키거나 피하는 것을 돕는다. 확대된 도전성 패턴들(221)은 원래의 도전성 패턴들(149P/149G)을 형성하기 위해 사용된 동일한 처리 단계에서 형성될 수 있다. 도전성 패턴들(221)의 형상은 원형, 타원형, 눈물 모양(tear shaped), 직사각형, 또는 임의의 적합한 형상일 수 있다. 일부 실시예들에서, 확대된 도전성 패턴(221)의 폭 또는 직경은 약 5 ㎛ 내지 약 100 ㎛이다.
도 20은 다른 변형된 도전성 패턴들(149P"/149G")을 도시한다. 도전성 패턴들(149P"/149G")은 도 19의 도전성 패턴들(149P'/149G')과 유사하지만, 각각의 스트립 모양의 도전성 패턴들(149P/149G)은 복수의 분할된 스트립들로 대체되고, 이 분할된 스트립들은 동일한 라인(예를 들어, 원래의 도전성 패턴(149P/149G)의 길이 방향 축) 상에 정렬된 길이 방향 축을 가질 수 있다. 분할된 스트립들 사이의 개구부는 언더필 재료가 인접한 도전성 패턴들(149P"/149G") 사이의 공간으로 더 잘 흐르게 하여, 예비 충전 보이드 문제를 줄이거나 피할 수 있게 한다. 일부 실시예들에서, 도 19 및 도 20에 도시된 도전성 패턴들(예를 들어, 149P'/149G', 149P"/149G")에 대한 변형된 설계를 사용함으로써, InFO 패키지의 UBM 구조물(149)의 도전성 패턴들은 확대된 도전성 패턴(221) 및/또는 변형된 설계의 분할된 스트립들로 인해, IPD의 UBM 구조물(189)의 도전성 패턴들(예를 들어, 189P/189G)과 더 이상 일치하지 않는다.
도 19 및 도 20은 스트립 모양의 도전성 패턴들을 예시들로서 사용한다. 그러나, 원리는 또한 빗살 모양의 도전성 패턴들과 함께 사용될 수 있다. 예를 들어, 확대된 영역은 UBM 구조물(149)의 빗살 모양의 도전성 패턴의 각 핑거의 단부에 형성될 수 있다. 또한, 각각의 핑거는 복수의 분할된 스트립들로 대체될 수 있다. 이들 및 다른 변형들은 본 개시 내용의 범위 내에 포함되는 것으로 완전히 의도된다.
도 21 및 도 22는 일부 실시예들에서 IPD(180)의 UBM 구조물(189)에 대한 다양한 변형된 설계들을 도시한다. 도 21은 베이스(189B) 및 핑거들(189FA/189FB/189FC)이 베이스(189B)에 부착된 빗살 모양의 도전성 패턴을 도시한다. 또한, 도 21은 다른 빗살 모양의 도전성 패턴의 2 개의 핑거들(189FD, 189FE)을 도시한다. 단순한 설계에서, 모든 핑거들과 베이스는 약 5 ㎛와 약 50 ㎛ 사이의 범위일 수 있는 동일한 폭(D5)을 가질 수 있다. 그러나, 피처 크기가 계속 축소되면서, 특히 핑거들이 베이스에 인접한 영역에서 솔더 브리징이 더 많이 발생된다.
솔더 브리징 문제를 극복하기 위해, 빗살 모양의 도전성 패턴의 베이스(189B)는 약 5 ㎛ 내지 약 100 ㎛ 사이의 범위일 수 있는 폭(D7)을 갖도록 넓어진 다. 베이스(189B)가 넓어지면 솔더가 넓어지므로 솔더 브리징 문제를 감소시킨다. 또한, 핑거(189FA)와 같은 베이스(189B)의 단부에 접속된 핑거들 중 하나는 약 5 ㎛ 내지 약 100 ㎛ 사이의 범위일 수 있는 폭(D6)을 갖도록 넓힐 수 있다. 핑거(189FA)를 넓히는 것은 핑거(189FA)가 다른 인접한 도전성 피처(예를 들어, 또 다른 도전성 패턴)에 근접할 때 특히 유용할 수 있다. 솔더 브리징을 더 줄이기 위해, 핑거들(189FD/189FE)의 단부와 베이스(189B) 사이의 거리(S13)는 약 5 ㎛ 내지 약 100 ㎛ 사이의 값으로 증가될 수 있는 한편, 인접한 핑거들 사이의 거리(S12)는 약 5 ㎛ 내지 약 50 ㎛ 사이의 보다 작은 값으로 유지될 수 있다.
도 22는 IPD(180)의 UBM 구조물(189)에 대한 또 다른 변형된 설계를 도시한다. 도 22의 UBM 구조물(189)의 도전성 패턴들은 도 21의 도전성 패턴들과 유사하지만, 변경을 갖는다. 특히, 빗살 모양의 도전성 패턴의 베이스(189B)는 핑거들과 동일한 폭(D5)을 갖는다. 또한, 확장 영역들(231)은 핑거들이 베이스(189B)에 인접하는 곳에 근접하여 형성된다. 확장 영역들(231)은 빗살 모양의 도전성 패턴들을 형성하기 위해 사용된 동일한 처리 단계에서 형성된 도전성 패턴들(예를 들어, 구리 패턴들과 같은 금속 패턴들)일 수 있다. 확장 영역들(231)의 길이(L)는 약 5 ㎛ 내지 약 100 ㎛ 사이의 범위일 수 있다. 확장 영역(231)의 폭(D9)은 D5 와 D9 의 합인 폭(D8)이 약 10 ㎛와 약 200 ㎛ 사이의 범위에 있도록 약 5 ㎛와 약 100 ㎛ 사이의 범위일 수 있다. 확장 영역(231)의 형상은 설명의 목적을 위해 직사각형으로 도시되어 있지만, 타원형, 원형, 레이스 트랙형(직사각형의 대향 단부에 반원형을 갖는 직사각형) 등과 같은 다른 적절한 형상이 사용될 수도 있다. 일부 실시예들에서, 도 21 및 도 22에 도시된 빗살 모양의 도전성 패턴들에 대한 변형된 설계를 사용함으로써, IPD의 UBM 구조물(189)의 빗살 모양의 도전성 패턴들은 InFO 패키지의 UBM 구조물(149)의 빗살 모양의 도전성 패턴들(예를 들어, 149PB/149PF, 149GB/149GF)와 더 이상 일치하지 않는다.
도 23은 일부 실시예들에서 하부 패키지(1100'), 상부 패키지(160), 및 IPD(180)를 포함하는 반도체 패키지(1300)의 단면도를 도시한다. 도 1에 도시된 반도체 패키지(1200)는 도 23에 도시된 반도체 패키지(1300)의 일부분에 대응할 수 있다.
도 23에서, 전술한 IPD들(예를 들어, 180A, 180B, 180C, 180D, 180E, 및 180F) 중 임의의 것일 수 있는 IPD(180)는 도 1의 InFO 패키지(1100)와 같은 InFO 패키지인 하부 패키지(1100')에 부착된다. 하부 패키지(1100')는 전면 재배선 구조물(140)과 후면 재배선 구조물(110) 사이에 다이(120)를 갖는다. 전면 재배선 구조물(140)은 도 1의 재배선 구조물(140)과 동일하거나 유사할 수 있으며, 후면 재배선 구조물(110)은 하나 이상의 유전체 층들(예를 들어, 111/113)에 형성된 도전성 피처들(예를 들어, 도전성 라인들(130) 및 비어들)을 포함한다. 몰딩 재료(130)는 전면 재배선 구조물(140)과 후면 재배선 구조물(110) 사이에 형성된다. 몰딩 재료(130)에는 구리 필러들과 같은 도전성 필러들(119)이 형성된다. 도전성 필러들(119)은 전면 재배선 구조물(140)과 후면 재배선 구조물(110)을 전기적으로 결합한다.
여전히 도 23을 참조하면, 메모리 패키지일 수 있는 상부 패키지(160)가 도전성 접합부들(168)을 통해 하부 패키지(1100')에 접착된다. 도 23에 도시된 바와 같이, 상부 패키지(160)는, 기판(161)과, 이 기판(161)의 상부 표면에 부착된 하나 이상의 반도체 다이들(162)(예를 들어, 메모리 다이들)을 갖는다. 일부 실시예들에서, 기판(161)은 실리콘, 갈륨 비소, 실리콘 온 인슐레이터("SOI") 또는 다른 유사한 재료들을 포함한다. 일부 실시예들에서, 기판(161)은 다층 회로판이다. 일부 실시예들에서, 기판(161)은 비스말레이미드 트리아진(BT) 수지, FR-4(난연성인 에폭시 수지 결합제와 직조된 유리 섬유천으로 구성된 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 기타 보조 재료들을 포함한다. 기판(161)은 기판(161) 내에/기판(161) 위에 형성된 도전성 피처들(예를 들어, 도전성 라인들 및 비아들)을 포함할 수 있다. 도 23에 도시된 바와 같이, 기판(161)은 기판(161)의 상부면 및 하부면 상에 형성된 도전성 패드들(163)을 가지며, 도전성 패드들(163)은 기판(161)의 도전 피처들에 전기적으로 결합된다. 하나 이상의 반도체 다이들(162)은 예를 들어 접착 와이어들(167)에 의해 도전성 패드들(163)에 전기적으로 결합된다. 에폭시, 유기 중합체, 중합체 등을 포함할 수 있는 몰딩 재료(165)는 기판(161) 및 반도체 다이들(162) 주위에 형성된다. 일부 실시예들에서, 몰딩 재료(165)는 도 23에 도시된 바와 같이 기판(161)과 경계를 서로 접합 수 있다.
일부 실시예들에서, 상부 패키지(160)를 후면 재배선 구조물(110)에 전기적 및 기계적으로 결합시키기 위해 리플로우(Reflow) 프로세스가 수행된다. 도전성 접합부들(168)은 도전성 패드들(163)과 도전성 피처(114) 사이에 형성된다. 일부 실시예들에서, 도전성 접합부들(168)은 솔더 영역들, 도전성 필러들(예를 들어, 구리 필러들의 적어도 단부면 상에 솔더 영역들을 갖는 구리 필러들), 또는 임의의 다른 적절한 도전성 접합부들을 포함한다.
다양한 개시된 실시예들에 대한 변경이 가능하고, 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들면, 스트립 모양의 도전성 패턴들(예를 들어, 187P/187G, 189P/189G)의 개수 및 빗살 모양의 도전성 패턴들의 핑거들의 수는 임의의 적절한 수로 변경될 수 있다. 다른 예시로서, 최상부 금속화 층(187)의 다양한 도전성 패턴들(예를 들어, 187P/187G)의 폭 및 길이는 UBM 구조물(189)의 대응하는 도전성 패턴들(예를 들어, 189P/189G)에 대해 조정(예를 들어, 동일하거나, 그 보다 작거나, 또는 그 보다 크다)될 수 있으며, 따라서 다양한 실시예들에 도시된 것으로 제한되지는 않는다. 다양한 실시예들에서의 비아들(예를 들어, 188)의 형상들은 예시된 형상들에 부가하여 임의의 적합한 형상일 수 있다. 또한, 도 19 및 도 20의 도전성 패턴들은 InFO 패키지의 UBM 구조물(149)에 대한 설계들로서 설명되지만, 이들 설계들은 IPD의 UBM 구조물(189)로 적용될 수 있다. 반대로, 도 21 내지 도 22에 도시된 IPD 용 도전성 패턴들은 InFO 패키지의 UBM 구조물(149)로 적용될 수 있다.
실시예들은 이점들을 얻을 수 있다. 예를 들어, IPD의 스트립 모양의 UBM 구조물들(189)(예를 들어, 도 2 및 도 3 참조) 및 IPD의 빗살 모양의 UBM 구조물들(189)(예를 들어, 도 4a, 도 5a, 도 6a 및 도 7a 참조)은 IPD의 UBM 구조물들(189)과 최상부 금속화 층(187) 사이에 고밀도 비아들이 형성되도록 하는 높은 피복율을 제공하며, 그에 따라 형성되는 IPD의 ESR을 감소시킨다. 또한, 스트립 모양의 UBM 구조물(189)의 인터리브된 도전성 패턴들(189P/189G)에 의해 또는 빗살 모양의 UBM 구조물(189)의 인터리브된 핑거들(189PF/189GF)에 의해 제공되는 인터리브된 전원/접지 패턴은 형성된 IPD의 ESL을 감소시키기 위해 전류 경로들을 분로시킨다. 도 19 내지 도 22에 도시된 바와 같은 변형된 UBM 도전성 패턴들은 솔더 브리징 및/또는 프리-필 보이드를 감소시켜, 형성된 반도체 디바이스의 신뢰성 및 제조 수율을 개선시킨다.
도 24는 일부 실시예들에 따라 반도체 디바이스를 제조하는 방법(3000)의 흐름도를 도시한다. 도 24에 도시된 실시예 방법은 많은 가능한 실시예 방법들의 예시일 뿐이라는 것을 이해해야 한다. 당업자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 24에 도시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 24를 참조하면, 단계 3010에서, 기판 위의 수동 디바이스들 위에 수동 디바이스들에 전기적으로 결합된 상호 접속 구조물이 형성되고, 상호 접속 구조물의 상부 금속화 층은 제1 금속 패턴들 및 이 제1 금속 패턴들에 평행한 제2 금속 패턴들을 포함한다. 상호 접속 구조물은 예를 들어 도 1의 상호 접속 구조물(199)일 수 있고, 수동 디바이스는 예를 들어 수동 디바이스들(183)일 수 있다. 상호 접속 구조물의 상부 금속화 층들(187)은 서로 평행한 제1 금속 패턴들(예를 들어, 187P) 및 제2 금속 패턴들(예를 들어, 187G)을 포함할 수 있다. 단계 3020에서, 상호 접속 구조물 위에 제1 언더 범프 금속화(UBM) 구조물이 형성되고, 제1 UBM 구조물은 제1 금속 스트립들 및 이 제1 금속 스트립들에 평행한 제2 금속 스트립들을 포함하고, 제1 금속 스트립들은 제1 금속 패턴들의 각각의 금속 패턴에 전기적으로 결합되며, 제2 금속 스트립들은 제2 금속 패턴들의 각각의 금속 패턴에 전기적으로 결합된다. 제1 UBM 구조물(예컨대, 189)은 서로 평행한 제1 금속 스트립들(예를 들어, 189P, 189PF, 또는 189GF) 및 제2 금속 스트립들(예를 들어, 189G, 189PF, 또는 189GF)을 포함할 수 있다. 제1 금속 스트립들 및 제2 금속 스트립들은 예를 들어 비아들(188)에 의해 각각의 금속 패턴들(예를 들어, 187P, 또는 187G)에 전기적으로 결합될 수 있다. 제1 금속 스트립들(예를 들어, 189P)은 제1 금속 패턴들(예를 들어, 187P)과 평행(예를 들어, 도 2 참조)할 수 있거나, 또는 제1 금속 패턴들에 수직(예를 들어, 도 3 참조)일 수 있다.
일 실시예들에서, 반도체 패키지는 집적 수동 디바이스(IPD)를 포함하고, 이 집적 수동 디바이스(IPD)는, 제1 기판 위의 하나 이상의 수동 디바이스들과; 하나 이상의 수동 디바이스들 위에 전기적으로 결합되는 금속화 층들을 포함하고, 금속화 층들의 최상부 금속화 층은, 제1 복수의 도전성 패턴들과, 이 제1 복수의 도전성 패턴들과 인터리브되는 제2 복수의 도전성 패턴들을 포함한다. 또한, 집적 수동 디바이스(IPD)는 최상부 금속화 층 위의 제1 언더 범프 금속화(UBM) 구조물을 포함하고, 제1 UBM 구조물은, 제1 복수의 도전성 스트립들과, 이 제1 복수의 도전성 스트립들과 인터리브되는 제2 복수의 도전성 스트립들을 포함하고, 제1 복수의 도전성 스트립들의 각각은 제1 복수의 도전성 패턴들 중 각각의 도전성 패턴에 전기적으로 결합되고, 제2 복수의 도전성 스트립들의 각각은 제2 복수의 도전성 패턴들 중 각각의 도전성 패턴에 전기적으로 결합된다. 일 실시예에서, 제1 복수의 도전성 스트립들은 전원에 전기적으로 결합되도록 구성되고, 제2 복수의 도전성 스트립들은 기준 전압에 전기적으로 연결되도록 구성된다. 일 실시예에서, 제1 복수의 도전성 패턴들은 제1 복수의 도전성 스트립들과 평행하다. 일 실시예에서, IPD의 제1 UBM 구조물은, 제1 복수의 도전성 스트립들에 수직인 제1 도전성 스트립과, 제2 복수의 도전성 스트립들에 수직인 제2 도전성 스트립을 더 포함하고, 그 제1 도전성 스트립은 제1 복수의 도전성 스트립들과 동일한 평면에 있으면서 제1 복수의 도전성 스트립들에 물리적으로 접속되며; 그 제2 도전성 스트립은 제2 복수의 도전성 스트립들과 동일한 평면에 있으면서 제2 복수의 도전성 스트립들에 물리적으로 접속되어 있다. 일 실시예에서, 제1 복수의 도전성 패턴들은 제1 복수의 도전성 스트립들에 수직이다. 일 실시예에서, IPD의 제1 UBM 구조물은, 제1 복수의 도전성 스트립들에 수직인 제1 도전성 스트립과, 제2 복수의 도전성 스트립들에 수직인 제2 도전성 스트립을 더 포함하고, 그 제1 도전성 스트립은 제1 복수의 도전성 스트립들과 동일한 평면에 있으면서 제1 복수의 도전성 스트립들에 물리적으로 접속되며; 그 제2 도전성 스트립은 제2 복수의 도전성 스트립들과 동일한 평면에 있으면서 제2 복수의 도전성 스트립들에 물리적으로 접속되어 있다. 일 실시예에서, 반도체 패키지는, 통합 팬 아웃(InFO) 패키지를 더 포함하고, 통합 팬 아웃(InFO) 패키지는, 몰딩 재료에 내장된 다이; 다이 및 몰딩 재료 상에 다이에 전기적으로 결합되는 재배선 구조물로서, 이 재배선 구조물의 상부 재배선 층이, 제3 복수의 도전성 패턴들과, 그 제3 복수의 도전성 패턴들과 인터리브되는 제4 복수의 도전성 패턴들을 포함하는 재배선 구조물; 및 그 재배선 구조물 상에 재배선 구조물의 상부 재배선 층에 전기적으로 결합되고, 제1 UBM 구조물에 접착되는 제2 UBM 구조물을 포함하며, 제3 복수의 도전성 패턴들은 제2 UBM 구조물을 통하여 제1 복수의 도전성 패턴들에 전기적으로 결합되고, 제4 복수의 도전성 패턴들은 제2 UBM 구조물을 통하여 제2 복수의 도전성 패턴들에 전기적으로 결합되어 있다. 일 실시예에서, 제2 UBM 구조물은 제1 UBM 구조물과 동일한 크기 및 동일한 형상을 갖는다. 일 실시예에서, InFO 패키지의 제2 UBM 구조물은, 제1 UBM 구조물의 제1 복수의 도전성 스트립들에 전기적으로 결합된 제3 복수의 도전성 스트립들; 및 제1 UBM 구조물의 제2 복수의 도전성 스트립들에 전기적으로 결합된 제4 복수의 도전성 스트립들을 포함하고, 제3 복수의 도전성 스트립들의 각각은 라인을 따라 배치된 불연속 세그먼트들을 포함하고, 제4 복수의 도전성 스트립들의 각각은 라인을 따라 배치된 불연속 세그먼트들을 포함한다. 일 실시예에서, 제3 복수의 도전성 패턴들은 제1 복수의 도전성 패턴들과 평행하고, 제4 복수의 도전성 패턴들은 제2 복수의 도전성 패턴들과 평행하다. 일 실시예에서, 제3 복수의 도전성 패턴들은 제1 복수의 도전성 패턴들에 수직이고, 제4 복수의 도전성 패턴들은 제2 복수의 도전성 패턴들에 수직이다.
일 실시예에서, 반도체 패키지는 집적 수동 디바이스(IPD)를 포함하고, 이 집적 수동 디바이스(IPD)는, 기판 위의 수동 디바이스들; 그 수동 디바이스들 및 기판 위의 상호 접속 구조물로서, 상호 접속 구조물의 상부 금속화 층은 제1 금속 패턴들 및 이 제1 금속 패턴들과 평행한 제2 금속 패턴들을 가지며, 제2 금속 패턴들은 제1 금속 패턴들과 인터리브되는 상호 접속 구조물; 및 상호 접속 구조물의 상부 금속화 층에 전기적으로 결합된 제1 언더 범프 금속화(UBM) 구조물로서, 이 제1 언더 범프 금속화(UBM) 구조물은 제1 금속 스트립들 및 이 제1 금속 스트립들에 평행한 제2 금속 스트립들을 가지며, 제2 금속 스트립들은 제1 금속 스트립들과 인터리브되고, 제1 금속 스트립들은 제1 금속 패턴들에 전기적으로 결합되며, 제2 금속 스트립들은 제2 금속 패턴들과 전기적으로 결합되는 제1 언더 범프 금속화(UBM) 구조물을 포함한다. 반도체 패키지는 통합 팬 아웃(InFO) 패키지를 더 포함하고, 이 통합 팬 아웃(InFO) 패키지는, 몰딩 재료에 내장된 다이; 몰딩 재료 상에 그 다이에 전기적으로 결합되는 재배선 구조물; 및 재배선 구조물에 전기적으로 결합되는 제2 UBM 구조물을 포함하며, 제2 UBM 구조물의 형상은 제1 UBM 구조물의 형상과 일치하고, 제2 UBM 구조물은 제1 UBM 구조물에 접착되어 있다. 일 실시예에서, 제1 금속 스트립들은 제1 금속 패턴들과 평행하다. 일 실시예에서, 제1 금속 스트립들은 제1 금속 패턴들에 수직이다. 일 실시예에서, IPD의 제1 UBM 구조물은 제1 금속 스트립들에 물리적으로 접속된 제3 금속 스트립을 더 포함하고, 제3 금속 스트립은 제1 금속 스트립들에 수직이고, 제3 금속 스트립의 폭은 제1 금속 스트립들 중 적어도 하나의 스트립의 폭보다 크다. 일 실시예에서, InFO 패키지의 재배선 구조물의 상부 재배선 층은 제3 금속 패턴들 및 제4 금속 패턴들을 포함하고, 제3 금속 패턴들의 형상은 제1 UBM 구조물의 제1 금속 스트립들의 형상과 일치하며, 제4 금속 패턴들의 형상은 제1 UBM 구조물의 제2 금속 스트립들의 형상과 일치한다.
일 실시예에서, 방법은 기판 위의 수동 디바이스들 위에 수동 디바이스들에 전기적으로 결합된 상호 접속 구조물을 형성하는 단계; 및 상호 접속 구조물 위에 제1 언더 범프 금속화(UBM) 구조물을 형성하는 단계를 포함하고, 상호 접속 구조물의 상부 금속화 층은 제1 금속 패턴들 및 이 제1 금속 패턴들에 평행한 제2 금속 패턴들을 포함하며, 제1 UBM 구조물은 제1 금속 스트립들 및 이 제1 금속 스트립들에 평행한 제2 금속 스트립들을 포함하고, 제1 금속 스트립들은 제1 금속 패턴들의 각각의 금속 패턴에 전기적으로 결합되며, 제2 금속 스트립들은 제2 금속 패턴들의 각각의 금속 패턴에 전기적으로 결합된다. 일 실시예에서, 제1 UBM 구조물을 형성하는 단계는 제1 금속 패턴들에 수직이 되도록 제1 금속 스트립들을 형성하는 단계를 포함한다. 일 실시예에서, 방법은 제1 UBM 구조물을 반도체 패키지의 제2 UBM 구조물에 접착하는 단계를 더 포함하고, 접착은 제1 금속 스트립들을 반도체 패키지의 전원에 결합하고, 제2 금속 스트립들을 반도체 패키지의 전기 접지에 결합한다. 일 실시예에서, 반도체 패키지는 다이에 전기적으로 결합된 재배선 구조물을 포함하고, 제2 UBM 구조물은 재배선 구조물에 전기적으로 결합되며, 다이의 말단부의 재배선 구조물의 상부 재배선 층은 제3 금속 스트립들 및 이 제3 금속 스트립들에 평행한 제4 금속 스트립들을 포함하고, 제3 금속 스트립들은 제1 금속 패턴들과 수직이다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
실시예
실시예 1. 반도체 패키지에 있어서,
집적 수동 디바이스(integrated passive device, IPD)
를 포함하고,
상기 IPD는,
제1 기판 위에 있는 하나 이상의 수동 디바이스;
상기 하나 이상의 수동 디바이스 위에 있고 상기 하나 이상의 수동 디바이스에 전기적으로 결합되는 금속화 층으로서, 상기 금속화 층의 최상부 금속화 층은,
제1 복수의 도전성 패턴, 및
상기 제1 복수의 도전성 패턴과 인터리브(interleaved)되는 제2 복수의 도전성 패턴을 포함하는 것인, 상기 금속화 층; 및
상기 최상부 금속화 층 위에 있는 제1 언더 범프 금속화(under bump metallization, UBM) 구조물로서,
제1 복수의 도전성 스트립 - 상기 복수의 도전성 스트립 각각은 상기 제1 복수의 도전성 패턴의 각각의 도전성 패턴에 전기적으로 결합됨 - ,
상기 제1 복수의 도전성 스트립과 인터리브되는 제2 복수의 도전성 스트립 - 상기 제 2 복수의 도전성 스트립 각각은 상기 제2 복수의 도전성 패턴의 각각의 도전성 패턴에 전기적으로 결합됨 - 을 포함하는 상기 제1 UBM 구조물
을 포함하는 것인 반도체 패키지.
실시예 2. 실시예 1에 있어서, 상기 제1 복수의 도전성 스트립은 전원에 전기적으로 결합되도록 구성되고, 상기 제2 복수의 도전성 스트립은 기준 전압에 전기적으로 결합되도록 구성되는 것인 반도체 패키지.
실시예 3. 실시예 1에 있어서, 상기 제1 복수의 도전성 패턴은 상기 제1 복수의 도전성 스트립과 평행한 것인 반도체 패키지.
실시예 4. 실시예 3에 있어서, 상기 IPD의 상기 제1 UBM 구조물은,
상기 제1 복수의 도전성 스트립에 수직이며, 상기 제1 복수의 도전성 스트립과 동일한 평면에 있고, 상기 제1 복수의 도전성 스트립에 물리적으로 접속된 제1 도전성 스트립; 및
상기 제2 복수의 도전성 스트립에 수직이며, 상기 제2 복수의 도전성 스트립과 동일한 평면에 있고, 상기 제2 복수의 도전성 스트립에 물리적으로 접속된 제2 도전성 스트립
을 더 포함하는 것인 반도체 패키지.
실시예 5. 실시예 1에 있어서, 상기 제1 복수의 도전성 패턴은 상기 제1 복수의 도전성 스트립에 수직인 것인 반도체 패키지.
실시예 6. 실시예 5에 있어서, 상기 IPD의 상기 제1 UBM 구조물은,
상기 제1 복수의 도전성 스트립에 수직이며, 상기 제1 복수의 도전성 스트립과 동일한 평면에 있고, 상기 제1 복수의 도전성 스트립에 물리적으로 접속된 제1 도전성 스트립; 및
상기 제2 복수의 도전성 스트립에 수직이며, 상기 제2 복수의 도전성 스트립과 동일한 평면에 있고, 상기 제2 복수의 도전성 스트립에 물리적으로 접속된 제2 도전성 스트립
을 더 포함하는 것인 반도체 패키지.
실시예 7. 실시예 1에 있어서,
통합 팬 아웃(integrated fan-out, InFO) 패키지
를 더 포함하고,
상기 InFO 패키지는,
몰딩 재료에 내장된 다이;
상기 다이 및 상기 몰딩 재료 상에 있고 상기 다이에 전기적으로 결합되는 재배선 구조물로서, 상기 재배선 구조물의 상부 재배선 층은,
제3 복수의 도전성 패턴, 및
상기 제3 복수의 도전성 패턴과 인터리브되는 제4 복수의 도전성 패턴을 포함하는 것인, 상기 재배선 구조물; 및
상기 재배선 구조물 상에 있고, 상기 재배선 구조물의 상기 상부 재배선 층에 전기적으로 결합되고, 상기 제1 UBM 구조물에 접착되는 제2 UBM 구조물
을 포함하며,
상기 제3 복수의 도전성 패턴은 상기 제2 UBM 구조물을 통하여 상기 제1 복수의 도전성 패턴에 전기적으로 결합되고, 상기 제4 복수의 도전성 패턴은 상기 제2 UBM 구조물을 통하여 상기 제2 복수의 도전성 패턴에 전기적으로 결합되는 것인 반도체 패키지.
실시예 8. 실시예 7에 있어서, 상기 제2 UBM 구조물은 상기 제1 UBM 구조물과 동일한 크기 및 동일한 형상을 갖는 것인 반도체 패키지.
실시예 9. 실시예 7에 있어서, 상기 InFO 패키지의 상기 제2 UBM 구조물은,
상기 제1 UBM 구조물의 상기 제1 복수의 도전성 스트립에 전기적으로 결합된 제3 복수의 도전성 스트립; 및
상기 제1 UBM 구조물의 상기 제2 복수의 도전성 스트립에 전기적으로 결합된 제4 복수의 도전성 스트립
을 포함하고,
상기 제3 복수의 도전성 스트립 각각은 라인을 따라 배치된 불연속 세그먼트를 포함하고, 상기 제4 복수의 도전성 스트립 각각은 라인을 따라 배치된 불연속 세그먼트을 포함하는 것인 반도체 패키지.
실시예 10. 실시예 7에 있어서, 상기 제3 복수의 도전성 패턴은 상기 제1 복수의 도전성 패턴과 평행하고, 상기 제4 복수의 도전성 패턴은 상기 제2 복수의 도전성 패턴과 평행한 것인 반도체 패키지.
실시예 11. 실시예 7에 있어서, 상기 제3 복수의 도전성 패턴은 상기 제1 복수의 도전성 패턴에 수직이고, 상기 제4 복수의 도전성 패턴은 상기 제2 복수의 도전성 패턴에 수직인 것인 반도체 패키지.
실시예 12. 반도체 패키지에 있어서,
집적 수동 디바이스(integrated passive device, IPD); 및
통합 팬 아웃(integrated fan-out, InFO) 패키지
를 포함하고,
상기 IPD는,
기판 위에 있는 수동 디바이스;
상기 수동 디바이스 및 상기 기판 위에 있는 상호 접속 구조물 - 상기 상호 접속 구조물의 상부 금속화 층은 제1 금속 패턴 및 상기 제1 금속 패턴과 평행한 제2 금속 패턴을 가지며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과 인터리브 됨 - ; 및
상기 상호 접속 구조물의 상기 상부 금속화 층에 전기적으로 결합된 제1 언더 범프 금속화(under bump metallization, UBM) 구조물 - 상기 제1 UBM 구조물은 제1 금속 스트립 및 상기 제1 금속 스트립에 평행한 제2 금속 스트립을 가지며, 상기 제2 금속 스트립은 상기 제1 금속 스트립과 인터리브되고, 상기 제1 금속 스트립은 상기 제1 금속 패턴에 전기적으로 결합되며, 상기 제2 금속 스트립은 상기 제2 금속 패턴과 전기적으로 결합됨 - 을 포함하고,
상기 InFO 패키지는,
몰딩 재료에 내장된 다이;
상기 몰딩 재료 위에 있고 상기 다이에 전기적으로 결합된 재배선 구조물; 및
상기 재배선 구조물에 전기적으로 결합된 제2 UBM 구조물 - 상기 제2 UBM 구조물의 형상은 상기 제1 UBM 구조물의 형상과 일치하고, 상기 제2 UBM 구조물은 상기 제1 UBM 구조물에 접착됨 - 을 포함하는 것인 반도체 패키지.
실시예 13. 실시예 12에 있어서, 상기 제1 금속 스트립은 상기 제1 금속 패턴과 평행한 것인 반도체 패키지.
실시예 14. 실시예 12에 있어서, 상기 제1 금속 스트립은 상기 제1 금속 패턴에 수직인 것인 반도체 패키지.
실시예 15. 실시예 14에 있어서, 상기 IPD의 상기 제1 UBM 구조물은 상기 제1 금속 스트립에 물리적으로 접속된 제3 금속 스트립을 더 포함하고, 상기 제3 금속 스트립은 상기 제1 금속 스트립에 수직이고, 상기 제3 금속 스트립의 폭은 상기 제1 금속 스트립 중 적어도 하나의 스트립의 폭보다 더 큰 것인 반도체 패키지.
실시예 16. 실시예 12에 있어서, 상기 InFO 패키지의 상기 재배선 구조물의 상부 재배선 층은 제3 금속 패턴 및 제4 금속 패턴을 포함하고, 상기 제3 금속 패턴의 형상은 상기 제1 UBM 구조물의 제1 금속 스트립의 형상과 일치하며, 상기 제4 금속 패턴의 형상은 상기 제1 UBM 구조물의 제2 금속 스트립의 형상과 일치하는 것인 반도체 패키지.
실시예 17. 방법에 있어서,
기판 위의 수동 디바이스 위에 상호 접속 구조물을 형성하는 단계 - 상기 상호접속 구조물은 상기 수동 디바이스에 전기적으로 결합되고, 상기 상호 접속 구조물의 상부 금속화 층은 제1 금속 패턴 및 상기 제1 금속 패턴과 평행한 제2 금속 패턴을 포함함 - ; 및
상기 상호 접속 구조물 위에 제1 언더 범프 금속화(under bump metallization, UBM) 구조물을 형성하는 단계 - 상기 제1 UBM 구조물은 제1 금속 스트립 및 상기 제1 금속 스트립에 평행한 제2 금속 스트립을 포함하며, 상기 제1 금속 스트립은 상기 제1 금속 패턴의 각각의 금속 패턴에 전기적으로 결합되며, 상기 제2 금속 스트립은 상기 제2 금속 패턴의 각각의 금속 패턴에 전기적으로 결합됨 -
를 포함하는 방법.
실시예 18. 실시예 17에 있어서, 상기 제1 UBM 구조물을 형성하는 단계는, 상기 제1 금속 패턴에 수직이 되도록 상기 제1 금속 스트립을 형성하는 단계를 포함하는 것인 방법.
실시예 19. 실시예 17에 있어서, 상기 제1 UBM 구조물을 반도체 패키지의 제2 UBM 구조물에 접착하는 단계
를 더 포함하고,
상기 접착은 상기 제1 금속 스트립을 상기 반도체 패키지의 전원에 결합하고, 상기 제2 금속 스트립을 상기 반도체 패키지의 전기 접지에 결합하는 것인 방법.
실시예 20. 실시예 19에 있어서, 상기 반도체 패키지는 다이에 전기적으로 결합된 재배선 구조물을 포함하고, 상기 제2 UBM 구조물은 상기 재배선 구조물에 전기적으로 결합되며, 상기 다이의 말단부의 재배선 구조물의 상부 재배선 층은 제3 금속 스트립 및 상기 제3 금속 스트립에 평행한 제4 금속 스트립을 포함하고, 상기 제3 금속 스트립은 상기 제1 금속 패턴과 수직인 것인 방법.

Claims (10)

  1. 반도체 패키지에 있어서,
    집적 수동 디바이스(integrated passive device, IPD)
    를 포함하고,
    상기 IPD는,
    제1 기판 위에 있는 하나 이상의 수동 디바이스;
    상기 하나 이상의 수동 디바이스 위에 있고 상기 하나 이상의 수동 디바이스에 전기적으로 결합되는 금속화 층으로서, 상기 금속화 층의 최상부 금속화 층은,
    제1 복수의 도전성 패턴, 및
    상기 제1 복수의 도전성 패턴과 인터리브(interleaved)되는 제2 복수의 도전성 패턴을 포함하는 것인, 상기 금속화 층; 및
    상기 최상부 금속화 층 위에 있는 제1 언더 범프 금속화(under bump metallization, UBM) 구조물로서,
    제1 복수의 도전성 스트립 - 상기 제1 복수의 도전성 스트립 각각은 상기 제1 복수의 도전성 패턴의 각각의 도전성 패턴에 전기적으로 결합됨 - ; 및
    상기 제1 복수의 도전성 스트립과 인터리브되는 제2 복수의 도전성 스트립 - 상기 제 2 복수의 도전성 스트립 각각은 상기 제2 복수의 도전성 패턴의 각각의 도전성 패턴에 전기적으로 결합됨 - 을 포함하고,
    상기 제1 복수의 도전성 패턴 및 상기 제2 복수의 도전성 패턴은 제1 방향으로 연장되고, 상기 제1 복수의 도전성 스트립 및 상기 제2 복수의 도전성 스트립은 제2 방향으로 연장되며, 상기 제1 방향은 상기 제2 방향에 수직인 것인 반도체 패키지.
  2. 제1항에 있어서, 상기 제1 복수의 도전성 스트립은 전원에 전기적으로 결합되도록 구성되고, 상기 제2 복수의 도전성 스트립은 기준 전압에 전기적으로 결합되도록 구성되는 것인 반도체 패키지.
  3. 제1항에 있어서, 상기 IPD의 상기 제1 UBM 구조물은,
    상기 제1 복수의 도전성 스트립에 수직이며, 상기 제1 복수의 도전성 스트립과 동일한 평면에 있고, 상기 제1 복수의 도전성 스트립에 물리적으로 접속된 제1 도전성 스트립; 및
    상기 제2 복수의 도전성 스트립에 수직이며, 상기 제2 복수의 도전성 스트립과 동일한 평면에 있고, 상기 제2 복수의 도전성 스트립에 물리적으로 접속된 제2 도전성 스트립
    을 더 포함하는 것인 반도체 패키지.
  4. 반도체 패키지에 있어서,
    집적 수동 디바이스(integrated passive device, IPD)
    를 포함하고,
    상기 IPD는,
    제1 기판 위에 있는 하나 이상의 수동 디바이스;
    상기 하나 이상의 수동 디바이스 위에 있고 상기 하나 이상의 수동 디바이스에 전기적으로 결합되는 금속화 층으로서, 상기 금속화 층의 최상부 금속화 층은,
    제1 복수의 도전성 패턴, 및
    상기 제1 복수의 도전성 패턴과 인터리브(interleaved)되는 제2 복수의 도전성 패턴을 포함하는 것인, 상기 금속화 층;
    상기 최상부 금속화 층 위에 있는 제1 언더 범프 금속화(under bump metallization, UBM) 구조물로서,
    제1 복수의 도전성 스트립 - 상기 제1 복수의 도전성 스트립 각각은 상기 제1 복수의 도전성 패턴의 각각의 도전성 패턴에 전기적으로 결합됨 - ,
    상기 제1 복수의 도전성 스트립과 인터리브되는 제2 복수의 도전성 스트립 - 상기 제 2 복수의 도전성 스트립 각각은 상기 제2 복수의 도전성 패턴의 각각의 도전성 패턴에 전기적으로 결합됨 - 을 포함하는, 상기 제1 UBM 구조물; 및
    통합 팬 아웃(integrated fan-out, InFO) 패키지를 포함하고,
    상기 InFO 패키지는,
    몰딩 재료에 내장된 다이;
    상기 다이 및 상기 몰딩 재료 상에 있고 상기 다이에 전기적으로 결합되는 재배선 구조물로서, 상기 재배선 구조물의 상부 재배선 층은,
    제3 복수의 도전성 패턴, 및
    상기 제3 복수의 도전성 패턴과 인터리브되는 제4 복수의 도전성 패턴을 포함하는 것인, 상기 재배선 구조물; 및
    상기 재배선 구조물 상에 있고, 상기 재배선 구조물의 상기 상부 재배선 층에 전기적으로 결합되고, 상기 제1 UBM 구조물에 접착되는 제2 UBM 구조물
    을 포함하며,
    상기 제3 복수의 도전성 패턴은 상기 제2 UBM 구조물을 통하여 상기 제1 복수의 도전성 패턴에 전기적으로 결합되고, 상기 제4 복수의 도전성 패턴은 상기 제2 UBM 구조물을 통하여 상기 제2 복수의 도전성 패턴에 전기적으로 결합되는 것인 반도체 패키지.
  5. 제4항에 있어서, 상기 InFO 패키지의 상기 제2 UBM 구조물은,
    상기 제1 UBM 구조물의 상기 제1 복수의 도전성 스트립에 전기적으로 결합된 제3 복수의 도전성 스트립; 및
    상기 제1 UBM 구조물의 상기 제2 복수의 도전성 스트립에 전기적으로 결합된 제4 복수의 도전성 스트립
    을 포함하고,
    상기 제3 복수의 도전성 스트립 각각은 라인을 따라 배치된 불연속 세그먼트를 포함하고, 상기 제4 복수의 도전성 스트립 각각은 라인을 따라 배치된 불연속 세그먼트을 포함하는 것인 반도체 패키지.
  6. 반도체 패키지에 있어서,
    집적 수동 디바이스(integrated passive device, IPD); 및
    통합 팬 아웃(integrated fan-out, InFO) 패키지
    를 포함하고,
    상기 IPD는,
    기판 위에 있는 수동 디바이스;
    상기 수동 디바이스 및 상기 기판 위에 있는 상호 접속 구조물 - 상기 상호 접속 구조물의 상부 금속화 층은 제1 금속 패턴 및 상기 제1 금속 패턴과 평행한 제2 금속 패턴을 가지며, 상기 제2 금속 패턴은 상기 제1 금속 패턴과 인터리브됨 - ; 및
    상기 상호 접속 구조물의 상기 상부 금속화 층에 전기적으로 결합된 제1 언더 범프 금속화(under bump metallization, UBM) 구조물 - 상기 제1 UBM 구조물은 제1 금속 스트립 및 상기 제1 금속 스트립에 평행한 제2 금속 스트립을 가지며, 상기 제2 금속 스트립은 상기 제1 금속 스트립과 인터리브되고, 상기 제1 금속 스트립은 상기 제1 금속 패턴에 전기적으로 결합되며, 상기 제2 금속 스트립은 상기 제2 금속 패턴과 전기적으로 결합됨 - 을 포함하고,
    상기 InFO 패키지는,
    몰딩 재료에 내장된 다이;
    상기 몰딩 재료 위에 있고 상기 다이에 전기적으로 결합된 재배선 구조물; 및
    상기 재배선 구조물에 전기적으로 결합된 제2 UBM 구조물 - 상기 제2 UBM 구조물의 형상은 상기 제1 UBM 구조물의 형상과 일치하고, 상기 제2 UBM 구조물은 상기 제1 UBM 구조물에 접착됨 - 을 포함하는 것인 반도체 패키지.
  7. 방법에 있어서,
    기판 위의 수동 디바이스 위에 상호 접속 구조물을 형성하는 단계 - 상기 상호 접속 구조물은 상기 수동 디바이스에 전기적으로 결합되고, 상기 상호 접속 구조물의 상부 금속화 층은 제1 금속 패턴 및 상기 제1 금속 패턴과 인터리브되는 제2 금속 패턴을 포함함 - ; 및
    상기 상호 접속 구조물 위에 있는 제1 언더 범프 금속화(under bump metallization, UBM) 구조물을 형성하는 단계 - 상기 제1 UBM 구조물은 제1 금속 스트립 및 상기 제1 금속 스트립에 인터리브되는 제2 금속 스트립을 포함하며, 상기 제1 금속 스트립은 상기 제1 금속 패턴의 각각의 금속 패턴에 전기적으로 결합되며, 상기 제2 금속 스트립은 상기 제2 금속 패턴의 각각의 금속 패턴에 전기적으로 결합됨 -
    를 포함하고,
    상기 제1 금속 패턴 및 상기 제2 금속 패턴은 제1 방향으로 연장되고, 상기 제1 금속 스트립 및 상기 제2 금속 스트립은 제2 방향으로 연장되며, 상기 제1 방향은 상기 제2 방향에 수직인 것인 방법.
  8. 제7항에 있어서,
    상기 제1 UBM 구조물을 반도체 패키지의 제2 UBM 구조물에 접착하는 단계
    를 더 포함하고,
    상기 접착은 상기 제1 금속 스트립을 상기 반도체 패키지의 전원에 결합하고, 상기 제2 금속 스트립을 상기 반도체 패키지의 전기 접지에 결합하는 것인 방법.
  9. 제8항에 있어서, 상기 반도체 패키지는 다이에 전기적으로 결합된 재배선 구조물을 포함하고, 상기 제2 UBM 구조물은 상기 재배선 구조물에 전기적으로 결합되며, 상기 다이의 말단부의 재배선 구조물의 상부 재배선 층은 제3 금속 스트립 및 상기 제3 금속 스트립에 평행한 제4 금속 스트립을 포함하고, 상기 제3 금속 스트립은 상기 제1 금속 패턴과 수직인 것인 방법.
  10. 삭제
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