KR102387574B1 - Power semiconductor device - Google Patents

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Abstract

본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성된 적어도 하나의 트렌치와, 상기 적어도 하나의 트렌치 내 일측벽을 따라 형성된 적어도 하나의 제 1 게이트 전극층과, 상기 적어도 하나의 트렌치 내 타측벽을 따라 상기 적어도 하나의 제 1 게이트 전극층과 이격되게 형성된 적어도 하나의 제 2 게이트 전극층과, 상기 적어도 하나의 제 1 게이트 전극층과 상기 반도체층의 사이 및 상기 적어도 하나의 제 2 게이트 전극층과 상기 반도체층의 사이에 형성된 게이트 절연층과, 제 1 도전형을 갖는 드리프트 영역과, 상기 드리프트 영역 상의 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 제 1 도전형을 갖는 소오스 영역과, 상기 적어도 하나의 트렌치의 일부분의 바닥면을 둘러싸도록 상기 반도체층에 형성되고, 제 2 도전형을 갖는 실딩 영역과, 상기 소오스 영역에 연결되며, 상기 적어도 하나의 트렌치 내 상기 적어도 하나의 제 1 게이트 전극층 및 상기 적어도 하나의 제 2 게이트 전극층 사이로 신장되어 상기 실딩 영역에 연결되고 상기 드리프트 영역의 일부분과 접촉하여 쇼트키 배리오 다이오드를 형성하는, 소오스 전극층을 포함한다.A power semiconductor device according to an aspect of the present invention includes a semiconductor layer of silicon carbide (SiC), at least one trench formed by recessing a predetermined depth into the semiconductor layer from a surface of the semiconductor layer, and the at least one trench at least one first gate electrode layer formed along one sidewall of the at least one trench; a gate insulating layer formed between the first gate electrode layer and the semiconductor layer and between the at least one second gate electrode layer and the semiconductor layer; a drift region having a first conductivity type; a shielding formed in the semiconductor layer and formed in the semiconductor layer to surround a bottom surface of a portion of the at least one trench, the well region having a second conductivity type, a source region having a first conductivity type, and a second conductivity type region, connected to the source region, extending between the at least one first gate electrode layer and the at least one second gate electrode layer in the at least one trench to connect to the shielding region and contact a portion of the drift region and a source electrode layer, forming a Schottky Vario diode.

Description

전력 반도체 소자{Power semiconductor device}Power semiconductor device

본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a power semiconductor device for switching power delivery.

전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다. A power semiconductor device is a semiconductor device that operates in a high voltage and high current environment. Such power semiconductor devices are used in fields requiring high power switching, for example, power conversion, power converters, inverters, and the like. For example, the power semiconductor device may include an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field effect transistor (MOSFET), or the like. Such a power semiconductor device is basically required to withstand high voltage, and recently, a high-speed switching operation is additionally required.

이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.Accordingly, a power semiconductor device using silicon carbide (SiC) instead of conventional silicon (Si) is being studied. Silicon carbide (SiC) is a wide-gap semiconductor material having a higher bandgap than silicon, and can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Therefore, silicon carbide has a higher breakdown voltage than silicon, and exhibits excellent heat dissipation, so that it can be operated at a high temperature.

이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 채널 구조를 갖는 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있어서, 이러한 트렌치 하부를 보호하기 위해서 다양한 구조가 적용되고 있지만 수직 채널 구조에서 그 전계를 완화하는 데 한계가 있다.In order to increase the channel density of a power semiconductor device using such silicon carbide, a trench-type gate structure having a vertical channel structure is being studied. In such a trench-type gate structure, there is a problem in that an electric field is concentrated at the edge of the trench, and various structures are applied to protect the lower portion of the trench, but there is a limit in alleviating the electric field in the vertical channel structure.

또한, 이러한 실리콘 카바이드를 이용한 전력 반도체 소자에 있어서, 스위칭 손실을 줄이기 위하여, 내장 다이오드를 사용하고 있으나, 내장 다이오드로는 스위칭 손실을 줄이는 데 한계가 있다.In addition, in the power semiconductor device using silicon carbide, a built-in diode is used to reduce switching loss, but the built-in diode has a limit in reducing switching loss.

대한민국 공개공보 제2011-0049249호(2011.05.112. 공개)Republic of Korea Publication No. 2011-0049249 (published on May 11, 2011)

본 발명은 전술한 문제점을 해결하기 위한 것으로서, 트렌치 모서리에서 전계 집중을 완화하여 그 신뢰성을 높일 수 있는 실리콘 카바이드의 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a silicon carbide power semiconductor device capable of improving reliability by alleviating electric field concentration at the edge of a trench to solve the above problems. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성된 적어도 하나의 트렌치와, 상기 적어도 하나의 트렌치 내 일측벽을 따라 형성된 적어도 하나의 제 1 게이트 전극층과, 상기 적어도 하나의 트렌치 내 타측벽을 따라 상기 적어도 하나의 제 1 게이트 전극층과 이격되게 형성된 적어도 하나의 제 2 게이트 전극층과, 상기 적어도 하나의 제 1 게이트 전극층과 상기 반도체층의 사이 및 상기 적어도 하나의 제 2 게이트 전극층과 상기 반도체층의 사이에 형성된 게이트 절연층과, 상기 적어도 하나의 트렌치 하부로부터 상기 적어도 하나의 트렌치의 측벽 상으로 신장되도록 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역과, 상기 드리프트 영역 상의 상기 반도체층에 상기 적어도 하나의 제 1 게이트 전극층 및 상기 적어도 하나의 제 2 게이트 전극층의 측벽들에 대향되게 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 웰 영역 내 또는 상기 웰 영역 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 적어도 하나의 트렌치의 일부분의 바닥면을 둘러싸도록 상기 반도체층에 형성되고, 제 2 도전형을 갖는 실딩 영역과, 상기 소오스 영역에 연결되며, 상기 적어도 하나의 트렌치 내 상기 적어도 하나의 제 1 게이트 전극층 및 상기 적어도 하나의 제 2 게이트 전극층 사이로 신장되어 상기 실딩 영역에 연결되고 상기 드리프트 영역의 일부분과 접촉하여 쇼트키 배리오 다이오드를 형성하는, 소오스 전극층을 포함한다.A power semiconductor device according to an aspect of the present invention for solving the above problems includes a semiconductor layer of silicon carbide (SiC), and at least one trench formed by recessing a predetermined depth into the semiconductor layer from the surface of the semiconductor layer; , at least one first gate electrode layer formed along one sidewall within the at least one trench, and at least one second gate electrode layer formed to be spaced apart from the at least one first gate electrode layer along the other sidewall within the at least one trench and a gate insulating layer formed between the at least one first gate electrode layer and the semiconductor layer and between the at least one second gate electrode layer and the semiconductor layer, and the at least one trench from below the at least one trench. a drift region formed in the semiconductor layer so as to extend onto a sidewall of a sidewall of the at least one first gate electrode layer and the at least one second gate electrode layer in the semiconductor layer on the drift region, the drift region having a first conductivity type a well region formed opposite to each other and having a second conductivity type; a source region formed in the semiconductor layer in or on the well region and having a first conductivity type and having a first conductivity type; and a portion of the at least one trench a shielding region formed on the semiconductor layer to surround a bottom surface of and a source electrode layer extending between two gate electrode layers, connected to the shielding region, and in contact with a portion of the drift region to form a Schottky vario diode.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역의 상기 일부분은 상기 적어도 하나의 트렌치 내에서 상기 실딩 영역으로부터 노출된 부분일 수 있다.According to the power semiconductor device, the portion of the drift region may be a portion exposed from the shielding region in the at least one trench.

상기 전력 반도체 소자에 따르면, 상기 소오스 전극층과 상기 적어도 하나의 제 1 게이트 전극층의 사이 및 상기 소오스 전극층과 상기 적어도 하나의 제 2 게이트 전극층 사이의 층간 절연층을 더 포함할 수 있다.The power semiconductor device may further include an interlayer insulating layer between the source electrode layer and the at least one first gate electrode layer and between the source electrode layer and the at least one second gate electrode layer.

상기 전력 반도체 소자에 따르면, 상기 실딩 영역은 상기 적어도 하나의 트렌치의 바닥면을 둘러싸고 상기 적어도 하나의 트렌치의 측벽 하부 상으로 더 신장될 수 있다.According to the power semiconductor device, the shielding region may surround a bottom surface of the at least one trench and may further extend below a sidewall of the at least one trench.

상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고 서로 나란하게 배치된 복수의 트렌치들을 포함하고, 상기 적어도 하나의 제 1 게이트 전극층은 상기 복수의 트렌치들 내 일측벽을 따라 형성된 복수의의 제 1 게이트 전극층들을 포함하고, 상기 적어도 하나의 제 2 게이트 전극층은 상기 복수의 트렌치들 내 타측벽을 따라 형성된 복수의의 제 2 게이트 전극층들을 을 포함할 수 있다.According to the power semiconductor device, the at least one trench includes a plurality of trenches extending in one direction in a line type and arranged in parallel with each other, and the at least one first gate electrode layer includes one sidewall of the plurality of trenches. A plurality of first gate electrode layers may include a plurality of first gate electrode layers formed along

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 반도체층에 형성된 채널 영역을 더 포함하고, 상기 채널 영역은 상기 웰 영역의 일부이고 반전 채널이 형성되도록 제 2 도전형을 가질 수 있다.The power semiconductor device may further include a channel region formed in the semiconductor layer between the drift region and the source region, wherein the channel region is a part of the well region and may have a second conductivity type such that an inversion channel is formed. there is.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 반도체층에 형성된 채널 영역을 더 포함하고, 상기 채널 영역은 상기 드리프트 영역의 일부이고, 축적 채널이 형성되도록 제 1 도전형을 가질 수 있다.According to the power semiconductor device, further comprising a channel region formed in the semiconductor layer between the drift region and the source region, wherein the channel region is a part of the drift region and has a first conductivity type such that an accumulation channel is formed can

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑되어 형성될 수 있다.The power semiconductor device may further include a drain region having a first conductivity type in the semiconductor layer under the drift region, wherein the drain region is doped to a higher concentration than the drift region.

상기 전력 반도체 소자에 따르면, 상기 드레인 영역은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고, 상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성될 수 있다.According to the power semiconductor device, the drain region may be provided as a silicon carbide substrate having a first conductivity type, and the drift region may be formed as an epitaxial layer on the drain region.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자에 의하면, 스위칭 속도를 높이고 트렌치 모서리에 전계 집중을 완화하여 소자의 신뢰성을 높일 수 있다. According to the power semiconductor device according to an embodiment of the present invention made as described above, the reliability of the device can be improved by increasing the switching speed and alleviating the concentration of the electric field at the edge of the trench.

물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.Of course, these effects are exemplary, and the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 사시도이다.
도 2는 도 1의 전력 반도체 소자의 II-II선에서 절취한 단면도이다.
도 3은 도 1의 전력 반도체 소자의 III-III선에서 절취한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 보여주는 단면도이다.
도 5 및 도 6은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 단면도이다.
도 7은 본 발명의 실시예들에 따른 전력 반도체 소자의 다이오드들의 특성을 보여주는 그래프이다.1 is a schematic perspective view showing a power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II-II of the power semiconductor device of FIG. 1 .
3 is a cross-sectional view taken along line III-III of the power semiconductor device of FIG. 1 .
4 is a cross-sectional view showing a power semiconductor device according to another embodiment of the present invention.
5 and 6 are cross-sectional views illustrating power semiconductor devices according to still other embodiments of the present invention.
7 is a graph showing characteristics of diodes of a power semiconductor device according to embodiments of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. It is provided to fully inform the In addition, in the drawings for convenience of description, the size of at least some of the components may be exaggerated or reduced. In the drawings, like numbers refer to like elements.

다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. In the drawings, the sizes of layers and regions are exaggerated for the purpose of explanation, and thus are provided to explain the general structures of the present invention.

동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.Like reference signs indicate like elements. When referring to one component as being on another component, such as a layer, region, or substrate, it will be understood that other intervening components may also be present, either directly on top of the other component or in between. On the other hand, when referring to one configuration as being “directly on” of another, it is understood that intervening configurations do not exist.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 개략적인 단면도이고, 도 2는 도 1의 전력 반도체 소자(100)의 II-II선에서 절취한 단면도이고, 도 3은 도 1의 전력 반도체 소자(100)의 III-III선에서 절취한 단면도이다.1 is a schematic cross-sectional view showing a power semiconductor device 100 according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line II-II of the power semiconductor device 100 of FIG. 1 , and FIG. 3 is It is a cross-sectional view taken along line III-III of the power semiconductor device 100 of FIG. 1 .

도 1 내지 도 3을 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118), 제 1 게이트 전극층(120a) 및 제 2 게이트 전극층(120b)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.1 to 3 , the power semiconductor device 100 may include at least a semiconductor layer 105 , a gate insulating layer 118 , a first gate electrode layer 120a , and a second gate electrode layer 120b . . For example, the power semiconductor device 100 may have a power MOSFET structure.

반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다. The semiconductor layer 105 may refer to one or more semiconductor material layers, for example, one or multiple epitaxial layers. Furthermore, the semiconductor layer 105 may refer to one or multiple epitaxial layers on a semiconductor substrate.

예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다. For example, the semiconductor layer 105 may be made of silicon carbide (SiC). More specifically, the semiconductor layer 105 may include at least one epitaxial layer of silicon carbide.

실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.Silicon carbide (SiC) has a wider bandgap than silicon, so it can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Accordingly, the power semiconductor device 100 using silicon carbide as the semiconductor layer 105 has a high breakdown voltage and excellent heat dissipation characteristics compared to the case where silicon is used, and may exhibit stable operating characteristics even at high temperatures.

보다 구체적으로 보면, 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 예피택셜층에 도핑하여 형성될 수 있다. 나아가, 드리프트 영역(107)은 그 일부분이 상방으로 신장된 돌출부(107a)를 포함할 수 있다.More specifically, the semiconductor layer 105 may include a drift region 107 . The drift region 107 may have the first conductivity type, and may be formed by implanting impurities of the first conductivity type into a portion of the semiconductor layer 105 . For example, the drift region 107 may be formed by doping an impurity of the first conductivity type into an epitaxial layer of silicon carbide. Further, the drift region 107 may include a protrusion 107a, a portion of which extends upward.

웰 영역(well region, 110)은 반도체층(105)에 드리프트 영역(107)에 접하도록 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 반도체층(105)에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107) 상에 형성될 수 있다. 전력 반도체 소자(100)의 동작 시, 드리프트 영역(107)은 전하의 수직 이동 경로를 제공할 수 있다.The well region 110 may be formed in contact with the drift region 107 in the semiconductor layer 105 and may have a second conductivity type. For example, the well region 110 may be formed by doping the semiconductor layer 105 with impurities of a second conductivity type opposite to the first conductivity type. For example, the well region 110 may be formed on the drift region 107 . During operation of the power semiconductor device 100 , the drift region 107 may provide a vertical movement path of electric charges.

소오스 영역(source region, 112)은 웰 영역(110) 상에 또는 웰 영역(110) 내에 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 소오스 영역(112)은 웰 영역(110) 또는 반도체층(105)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 소오스 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다.A source region 112 may be formed on or in the well region 110 and may have a first conductivity type. For example, the source region 112 may be formed by doping the well region 110 or the semiconductor layer 105 with an impurity of the first conductivity type. The source region 112 may be formed by doping a higher concentration of impurities of the first conductivity type than the drift region 107 .

부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.Additionally, the drain region 102 may be formed in the semiconductor layer 105 under the drift region 107 and may have a first conductivity type. For example, the drain region 102 may be doped at a higher concentration than the drift region 107 .

일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다. 드리프트 영역(107)은 드레인 영역(102) 또는 실리콘 카바이드의 기판 상에 에피택셜층으로 형성될 수 있다.In some embodiments, the drain region 102 may be provided as a substrate of silicon carbide having a first conductivity type. In this case, the drain region 102 may be understood as a part of the semiconductor layer 105 or as a substrate separate from the semiconductor layer 105 . The drift region 107 may be formed as an epitaxial layer on the drain region 102 or a substrate of silicon carbide.

적어도 하나의 트렌치(116)는 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되어 형성될 수 있다. 예를 들어, 트렌치(116)는 반도체층(105)의 표면으로부터 웰 영역(110)을 관통하고 드리프트 영역(107)의 일부분을 식각하여 형성될 수 있다. The at least one trench 116 may be formed by recessing a predetermined depth into the semiconductor layer 105 from the surface of the semiconductor layer 105 . For example, the trench 116 may be formed by penetrating the well region 110 from the surface of the semiconductor layer 105 and etching a portion of the drift region 107 .

일부 실시예에서, 트렌치(116)의 개수는 전력 반도체 소자(100)의 성능에 따라서 하나 또는 복수로 적절하게 선택될 수 있고, 라인 타입 또는 행렬 구조 등 다양하게 배열될 수 있다.In some embodiments, the number of trenches 116 may be appropriately selected from one or a plurality according to the performance of the power semiconductor device 100 , and may be variously arranged, such as a line type or a matrix structure.

적어도 하나의 제 1 게이트 전극층(120a)은 트렌치(116) 내 일측벽을 따라서 형성되고, 적어도 하나의 제 2 게이트 전극층(120b)은 트렌치(116) 내 타측벽을 따라서 형성될 수 있다. 예를 들어, 제 1 게이트 전극층(120a) 및 제 2 게이트 전극층(120b)은 트렌치(116) 내에서 서로 이격되며 대향되게 배치될 수 있다.The at least one first gate electrode layer 120a may be formed along one sidewall of the trench 116 , and the at least one second gate electrode layer 120b may be formed along the other sidewall of the trench 116 . For example, the first gate electrode layer 120a and the second gate electrode layer 120b may be disposed to face each other and spaced apart from each other in the trench 116 .

예를 들어, 제 1 및 제 2 게이트 전극층들(120a, 120b)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.For example, the first and second gate electrode layers 120a and 120b may include a suitable conductive material, such as polysilicon, metal, metal nitride, metal silicide, or the like, or may include a stacked structure thereof.

일부 실시예에서, 제 1 및 제 2 게이트 전극층들(120a, 120b)은 트렌치(116) 내부로부터 반도체층(105) 상으로 더 돌출되게 형성될 수 있다. 나아가, 제 1 및 제 2 게이트 전극층들(120a, 120b)의 돌출된 부분은 웰 영역(110) 또는 소오스 영역(112) 상으로 더 신장될 수도 있다.In some embodiments, the first and second gate electrode layers 120a and 120b may be formed to further protrude from the inside of the trench 116 onto the semiconductor layer 105 . Furthermore, the protruding portions of the first and second gate electrode layers 120a and 120b may further extend onto the well region 110 or the source region 112 .

게이트 절연층(118)은 트렌치(116)의 측벽들 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 제 1 게이트 전극층(120a)과 반도체층(105)의 사이 및 제 2 게이트 전극층(120b)과 반도체층(105) 사이에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.A gate insulating layer 118 may be formed on sidewalls of the trench 116 . For example, the gate insulating layer 118 may be formed between the first gate electrode layer 120a and the semiconductor layer 105 and between the second gate electrode layer 120b and the semiconductor layer 105 . For example, the gate insulating layer 118 may include an insulating material such as silicon oxide, silicon carbide oxide, silicon nitride, hafnium oxide, zirconium oxide, aluminum oxide, or a stacked structure thereof.

일부 실시예에서, 트렌치(116)는 라인 타입으로 일 방향으로 신장되게 형성될 수 있다. 웰 영역(110)은 트렌치(116)의 양측면들을 상에 형성될 수 있다. 트렌치(116)가 라인 타입으로 형성됨에 따라서, 제 1 게이트 전극층(120a) 및 제 2 게이트 전극층(120b)도 일 방향으로 신장되게 라인 타입으로 형성될 수 있다.In some embodiments, the trench 116 may be formed to extend in one direction in a line type. The well region 110 may be formed on both side surfaces of the trench 116 . As the trench 116 is formed in a line type, the first gate electrode layer 120a and the second gate electrode layer 120b may also be formed in a line type to extend in one direction.

일부 실시예에서, 드리프트 영역(107)은 트렌치(116)의 하부로부터 트렌치(116)의 측벽 상으로 더 신장되게 형성될 수 있다. 예를 들어, 드리프트 영역(107)은 트렌치(116)의 하부로부터 트렌치(116)의 측벽 일부, 예컨대 트렌치(116)의 하부 상으로 신장되도록 형성될 수 있다.In some embodiments, the drift region 107 may be formed to extend further from the bottom of the trench 116 onto the sidewalls of the trench 116 . For example, the drift region 107 may be formed to extend from the bottom of the trench 116 onto a portion of a sidewall of the trench 116 , such as the bottom of the trench 116 .

웰 영역(110)은 드리프트 영역(107) 상의 반도체층(105)에 제 1 및 제 2 게이트 전극층들(120a, 120b)의 측벽들에 대향되게 형성될 수 있다. 예를 들어, 웰 영역(110)은 트렌치(116)의 상부와 접하도록 게이트 절연층(118)에 접하게 형성될 수 있다.The well region 110 may be formed in the semiconductor layer 105 on the drift region 107 to face sidewalls of the first and second gate electrode layers 120a and 120b. For example, the well region 110 may be formed in contact with the gate insulating layer 118 to contact the upper portion of the trench 116 .

실딩 영역(shielding region, 111)은 트렌치(116)의 하부의 필드를 완화시키기 위해서, 트렌치(116)의 일부분의 바닥면을 둘러싸도록 반도체층(105)에 형성될 수 있다. 실딩 영역(111)은 반도체층(105) 또는 드리프트 영역(107)에 제 2 도전형의 불순물을 주입하여 형성될 수 있다. 실딩 영역(111)은 웰 영역(110)과 같은 도핑 타입을 가지며, 웰 영역(110)과 같은 도핑 농도를 갖거나 또는 웰 영역(110)보다 낮은 도핑 농도를 가질 수 있다.A shielding region 111 may be formed in the semiconductor layer 105 to surround a bottom surface of a portion of the trench 116 to relieve a field under the trench 116 . The shielding region 111 may be formed by implanting impurities of the second conductivity type into the semiconductor layer 105 or the drift region 107 . The shielding region 111 may have the same doping type as the well region 110 , and may have the same doping concentration as the well region 110 , or may have a lower doping concentration than the well region 110 .

실딩 영역(111)은 트렌치(116)의 신장 방향을 따라서 트렌치(116)의 바닥면에 전체적으로 형성되지 않고 부분적으로 형성될 수 있다. 예를 들어, 실딩 영역(111)은 트렌치(116)의 신장 방향을 따라서 소정 간격을 두고 복수개 형성될 수도 있다. 이 경우, 실딩 영역(111)이 형성되지 않은 트렌치(116)의 바닥면은 드리프트 영역(107)이 노출될 수 있다. 따라서, 트렌치(116) 내에서 드리프트 영역(107)의 일부분은 실딩 영역(111)으로부터 노출될 수 있다.The shielding region 111 may be partially formed instead of entirely formed on the bottom surface of the trench 116 in the extending direction of the trench 116 . For example, a plurality of shielding regions 111 may be formed at predetermined intervals along the extending direction of the trench 116 . In this case, the drift region 107 may be exposed on the bottom surface of the trench 116 in which the shielding region 111 is not formed. Accordingly, a portion of the drift region 107 within the trench 116 may be exposed from the shielding region 111 .

일부 실시예에서, 실딩 영역(111)은 트렌치(116)의 바닥면을 둘러싸고 트렌치(116)의 측벽 하부 상으로 더 신장될 수 있다. 이에 따라, 트렌치(116)의 바닥 모서리 부분이 실딩 영역(111)에 의해서 충분하게 둘러싸일 수 있으므로, 트렌치(116)의 바닥 모서리 부분에서 전계가 집중되는 것이 완화될 수 있다.In some embodiments, the shielding region 111 may surround a bottom surface of the trench 116 and extend further onto a lower sidewall of the trench 116 . Accordingly, since the bottom edge portion of the trench 116 may be sufficiently surrounded by the shielding region 111 , the concentration of the electric field in the bottom edge portion of the trench 116 may be alleviated.

채널 영역(110a)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110a)은 드리프트 영역(107)에서 소오스 영역(112)으로 이어지도록 제 1 및 제 2 게이트 전극층들(120a, 120b)에 인접하게 웰 영역(110)에 형성될 수 있다. 보다 구체적으로 보면, 채널 영역(110a)은 제 1 및 제 2 게이트 전극층들(120a, 120b)의 일 측면 또는 트렌치(116)의 일 측면(116b) 상의 웰 영역(110)에 수직으로 형성될 수 있다. The channel region 110a may be formed in the semiconductor layer 105 between the drift region 107 and the source region 112 . For example, the channel region 110a may be formed in the well region 110 adjacent to the first and second gate electrode layers 120a and 120b so as to extend from the drift region 107 to the source region 112 . . More specifically, the channel region 110a may be formed perpendicular to the well region 110 on one side of the first and second gate electrode layers 120a and 120b or one side 116b of the trench 116 . there is.

예를 들어, 채널 영역(110a)은 제 2 도전형을 갖고, 전력 반도체 소자(100)의 동작 시 채널 영역(110a)에 반전 채널(inversion channel)이 형성될 수 있다. 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 반대되는 도핑 타입을 갖기 때문에, 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역(110a)은 통상적인 상황에서는 전하의 이동을 허용하지 않지만, 게이트 전극층(120)에 동작 전압이 인가된 경우, 그 내부에 반전 채널이 형성되어 전하의 이동을 허용할 수 있게 된다.For example, the channel region 110a may have a second conductivity type, and an inversion channel may be formed in the channel region 110a during operation of the power semiconductor device 100 . Since the channel region 110a has a doping type opposite to that of the source region 112 and the drift region 107 , the channel region 110a may form a diode junction junction with the source region 112 and the drift region 107 . can Accordingly, although the channel region 110a does not allow the movement of charges under normal circumstances, when an operating voltage is applied to the gate electrode layer 120 , an inversion channel is formed therein to allow the movement of charges. .

일부 실시예에서, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있다. 이 경우, 채널 영역(110a)은 웰 영역(110)과 연속적으로 연결되게 일체로 형성될 수 있다. 채널 영역(110a)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.In some embodiments, the channel region 110a may be a part of the well region 110 . In this case, the channel region 110a may be integrally formed to be continuously connected to the well region 110 . The doping concentration of the impurity of the second conductivity type in the channel region 110a may be the same as that of other portions of the well region 110 or may be different for controlling the threshold voltage.

웰 콘택 영역(114)은 소오스 영역(112) 내에 또는 웰 영역(110) 상에 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 영역(112)을 관통하여 신장되고, 제 2 도전형을 가질 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 영역(112) 내에 형성될 수 있다. 웰 콘택 영역(114)은 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물이 더 고농도로 도핑될 수 있다.The well contact region 114 may be formed in the source region 112 or on the well region 110 . For example, the well contact region 114 may extend from the well region 110 through the source region 112 and may have the second conductivity type. One or a plurality of well contact regions 114 may be formed in the source region 112 . The well contact region 114 may be doped with an impurity of the second conductivity type at a higher concentration than the well region 110 in order to lower the contact resistance.

소오스 전극층(140)은 소오스 영역(112) 및 실딩 영역(111)에 공통으로 연결되도록 형성될 수 있다. 예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.The source electrode layer 140 may be formed to be commonly connected to the source region 112 and the shielding region 111 . For example, the source electrode layer 140 may be formed of an appropriate conductive material, metal, or the like.

예를 들어, 소오스 전극층(140)은 소오스 영역(112)에 접하도록 소오스 영역(112) 상에 형성되고, 트렌치(116) 내 제 1 게이트 전극층(120a) 및 제 2 게이트 전극층(120b) 사이로 신장되어 실딩 영역(111)에 연결될 수 있다. 이에 따라, 트렌치(116) 내에 제 1 게이트 전극층(120a), 소오스 전극층(140) 및 제 2 게이트 전극층(120b)이 배치될 수 있다. 이러한 구조는 트렌치(116) 내에 도전층을 형성한 후 이를 분할하여 제 1 및 제 2 게이트 전극층들(120a, 120b)의 스플릿 게이트 구조를 형성한 후, 그 사이에 소오스 전극층(140)을 형성하여 제조할 수 있다. For example, the source electrode layer 140 is formed on the source region 112 to be in contact with the source region 112 , and extends between the first gate electrode layer 120a and the second gate electrode layer 120b in the trench 116 . to be connected to the shielding region 111 . Accordingly, the first gate electrode layer 120a , the source electrode layer 140 , and the second gate electrode layer 120b may be disposed in the trench 116 . In this structure, a conductive layer is formed in the trench 116 and divided to form a split gate structure of the first and second gate electrode layers 120a and 120b, and a source electrode layer 140 is formed therebetween. can be manufactured.

한편, 소오스 전극층(140)은 트렌치(116) 내 제 1 게이트 전극층(120a) 및 제 2 게이트 전극층(120b) 사이에서 드리프트 영역(107)의 일부분과 접촉하여 쇼트키 배리어 다이오드(schottky barrier diode, SBD)를 형성할 수 있다. 예를 들어, 소오스 전극층(140)은 트렌치(116) 내에서 실딩 영역(111)으로부터 노출된 트렌치(116)의 바닥의 드리프트 영역(107)의 일부분과 접촉하여 쇼트키 배리어 다이오드(SBD)를 형성할 수 있다.On the other hand, the source electrode layer 140 is in contact with a portion of the drift region 107 between the first gate electrode layer 120a and the second gate electrode layer 120b in the trench 116 to form a Schottky barrier diode (SBD). ) can be formed. For example, the source electrode layer 140 contacts a portion of the drift region 107 at the bottom of the trench 116 exposed from the shielding region 111 in the trench 116 to form a Schottky barrier diode (SBD). can do.

쇼트키 배리어 다이오드(SBD)는 금속과 반도체의 직접 접합에 의해서 생기는 쇼트키 장벽을 이용한 다이오드를 지칭할 수 있다. 전력 반도체 소자(100)에는 이러한 쇼트키 배리어 다이오드(SBD) 외에도 바디 다이오드가 기생적으로 형성될 수 있다. 예를 들어, 웰 영역(110)과 드리프트 영역(107) 사이에 바디 다이오드가 형성될 수 있다. 이러한 바디 다이오드는 서로 다른 극성의 반도체가 접합하여 형성된 PN 다이오드의 하나일 수 있다.The Schottky barrier diode (SBD) may refer to a diode using a Schottky barrier generated by direct bonding of a metal and a semiconductor. In the power semiconductor device 100 , in addition to the Schottky barrier diode (SBD), a body diode may be parasitic. For example, a body diode may be formed between the well region 110 and the drift region 107 . This body diode may be one of the PN diodes formed by bonding semiconductors of different polarities.

도 7에 도시된 바와 같이, 쇼트키 배리어 다이오드(SBD)는 PN 다이오드에 비해서 순방향 전압(VF)이 낮으면서 스위칭 특성이 빠른 것을 알 수 있다. 이러한 쇼트키 배리어 다이오드(SBD)는 전력 반도체 소자(100)의 동작에서 바디 다이오드와 더불어 스위칭 손실을 감소시킬 수 있다. 예를 들어, 쇼트키 배리어 다이오드(SBD)와 바디 다이오드는 전력 반도체 소자(100)의 동작에서 프리 휠링 다이오드(free- wheeling diode)로 기능할 수 있다.As shown in FIG. 7 , it can be seen that the Schottky barrier diode (SBD) has a lower forward voltage (VF) and faster switching characteristics than a PN diode. The Schottky barrier diode (SBD) may reduce switching loss together with the body diode in the operation of the power semiconductor device 100 . For example, the Schottky barrier diode SBD and the body diode may function as free-wheeling diodes in the operation of the power semiconductor device 100 .

층간 절연층(130)은 제 1 게이트 전극층(120a)과 소오스 전극층(140)의 사이 및 제 2 게이트 전극층(120b)과 소오스 전극층(140) 사이에 개재될 수 있다. 이에 따라, 제 1 및 제 2 게이트 전극층들(120a, 120b)과 소오스 전극층(140) 사이가 절연될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.The interlayer insulating layer 130 may be interposed between the first gate electrode layer 120a and the source electrode layer 140 and between the second gate electrode layer 120b and the source electrode layer 140 . Accordingly, the first and second gate electrode layers 120a and 120b and the source electrode layer 140 may be insulated. For example, the interlayer insulating layer 130 may include a suitable insulating material, such as an oxide layer, a nitride layer, or a laminate structure thereof.

전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다. In the above-described power semiconductor device 100 , the first conductivity type and the second conductivity type may have opposite conductivity types, but may be either n-type or p-type, respectively. For example, if the first conductivity type is n-type, the second conductivity type is p-type, and vice versa.

보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112), 드레인 영역(102)은 N+ 영역이고, 웰 영역(110), 채널 영역(110a) 및 실딩 영역(111)은 P- 영역이고, 웰 콘택 영역(114)은 P+ 영역일 수 있다.More specifically, when the power semiconductor device 100 is an N-type MOSFET, the drift region 107 is an N- region, the source region 112 and the drain region 102 are an N+ region, and the well region 110, The channel region 110a and the shielding region 111 may be a P− region, and the well contact region 114 may be a P+ region.

전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107) 및 채널 영역(110a)을 통해서 소오스 영역(112)으로 대체로 수직 방향으로 흐를 수 있다.During the operation of the power semiconductor device 100 , current may flow from the drain region 102 to the source region 112 through the drift region 107 and the channel region 110a in a generally vertical direction.

전술한 전력 반도체 소자(100)에 있어서, 실딩 영역(111)은 트렌치(111)의 바닥면 및 바닥 모서리를 둘러싸도록 배치되어, 트렌치(116)의 바닥면에서 제 1 및 제 2 게이트 전극층들(120a, 120b)의 하단에서 전계가 집중되는 문제를 완화시킬 수 있다. 나아가, 소오스 전극층(140)을 트렌치(116) 내부를 통해서 실딩 영역(111)에 연결함으로써, 오프 상태 시 공핍층을 더 확대하여 전하 공유 효과를 높일 수 있다. In the above-described power semiconductor device 100 , the shielding region 111 is disposed to surround the bottom surface and the bottom edge of the trench 111 , and the first and second gate electrode layers ( It is possible to alleviate the problem that the electric field is concentrated at the lower end of 120a and 120b). Furthermore, by connecting the source electrode layer 140 to the shielding region 111 through the inside of the trench 116 , the depletion layer may be further enlarged in the OFF state to increase the charge sharing effect.

이에 따라, 전력 반도체 소자(100)에서 게이트 절연층(118)에 걸리는 전계 마진을 높여, 전력 반도체 소자(100)의 동작 신뢰성을 높일 수 있다. 나아가, 트렌치(116)의 바닥면의 전계를 낮추고, 게이트 절연층(118)에 걸리는 전계를 낮춤으로써, 트렌치(116)의 깊이를 더 깊게 할 수 있어서 정션 저항을 낮출 수 있다.Accordingly, the electric field margin applied to the gate insulating layer 118 in the power semiconductor device 100 may be increased, thereby increasing the operational reliability of the power semiconductor device 100 . Furthermore, by lowering the electric field at the bottom of the trench 116 and lowering the electric field applied to the gate insulating layer 118 , the depth of the trench 116 may be increased, thereby lowering the junction resistance.

도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자(100a)를 보여주는 개략적인 사시도이다. 이 실시예에 따른 전력 반도체 소자(100a)는 도 1 내지 도 3의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이고, 따라서 서로 참조할 수 있고 중복된 설명은 생략된다.4 is a schematic perspective view showing a power semiconductor device 100a according to another embodiment of the present invention. The power semiconductor device 100a according to this embodiment uses or is partially modified from the power semiconductor device 100 of FIGS. 1 to 3 , and thus can be referenced to each other, and overlapping descriptions are omitted.

도 4를 참조하면, 전력 반도체 소자(100a)에서, 복수의 트렌치들(116)이 일 방향으로 신장된 라인 타입으로 서로 나란하게 배치되도록 형성될 수 있다.Referring to FIG. 4 , in the power semiconductor device 100a , a plurality of trenches 116 may be formed to be arranged in parallel with each other in a line type extending in one direction.

복수의 제 1 게이트 전극층들(120a)은 트렌치들(116) 내 일측벽을 따라서 형성되고, 복수의 제 2 게이트 전극층들(120b)은 트렌치들(116) 내 타측벽을 따라서 형성될 수 있다. 제 1 게이트 전극층들(120a) 및 제 2 게이트 전극층들(120b)은 서로 이격되고 그 사이로 소오스 전극층(140)이 실딩 영역(111)에 연결되도록 배치될 수 있다.The plurality of first gate electrode layers 120a may be formed along one sidewall of the trenches 116 , and the plurality of second gate electrode layers 120b may be formed along the other sidewall of the trenches 116 . The first gate electrode layers 120a and the second gate electrode layers 120b may be spaced apart from each other, and the source electrode layer 140 may be disposed to be connected to the shielding region 111 therebetween.

이에 따라, 제 1 및 제 2 게이트 전극층들(120a, 120b)은 트렌치 타입으로 반도체층(105) 내에 형성되고, 트렌치들(116)과 마찬가지로 일 방향으로 나란하게 신장되게 배치될 수 있다.Accordingly, the first and second gate electrode layers 120a and 120b may be formed in the semiconductor layer 105 in a trench type, and may be disposed to extend in parallel in one direction like the trenches 116 .

웰 영역(110)은 트렌치들(116)의 사이의 반도체층(105)에 형성될 수 있다. 나아가, 드리프트 영역(107)은 트렌치들(116) 또는 제 1 및 제 2게이트 전극층들(120a, 120b)을 가로질러 드레인 영역(102) 상에 배치되고, 트렌치들(116) 사이로 더 신장되어 웰 영역(110)과 접할 수 있다.The well region 110 may be formed in the semiconductor layer 105 between the trenches 116 . Further, a drift region 107 is disposed on the drain region 102 across the trenches 116 or the first and second gate electrode layers 120a and 120b, and extends further between the trenches 116 to form a well. It may be in contact with the region 110 .

전력 반도체 소자(100b)에 있어서, 트렌치들(116) 내 제 1 및 제 2게이트 전극층들(120a, 120b)은 스트라이프 타입 또는 라인 타입으로 병렬적으로 조밀하게 배치될 수 있다.In the power semiconductor device 100b, the first and second gate electrode layers 120a and 120b in the trenches 116 may be densely disposed in parallel in a stripe type or a line type.

도 3에 도시된 바와 같이, 전력 반도체 소자(100a)에서, 실딩 영역(111)은 트렌치(116)의 신장 방향을 따라서 연속적으로 반도체층(105)에 형성되지 않고 소정 간격을 두고 형성될 수 있다. 이 경우, 소오스 전극층(140)은 트렌치(116) 내 실딩 영역(111)으로부터 노출된 트렌치(116) 바닥의 드리프트 영역(107)의 일부분과 접촉하여 쇼트키 배리어 다이오드(SBD)를 형성할 수 있다. As shown in FIG. 3 , in the power semiconductor device 100a , the shielding region 111 is not continuously formed in the semiconductor layer 105 along the extension direction of the trench 116 but may be formed at a predetermined interval. . In this case, the source electrode layer 140 may contact a portion of the drift region 107 at the bottom of the trench 116 exposed from the shielding region 111 in the trench 116 to form a Schottky barrier diode SBD. .

전력 반도체 소자(100a)에 따르면, 스위칭 손실을 줄이면서, 트렌치(116) 하부의 전계 집중을 완화하여, 게이트 절연층(118)에 걸리는 전계 마진을 높여, 전력 반도체 소자(100a)의 동작 신뢰성을 높일 수 있다.According to the power semiconductor device 100a, while reducing the switching loss, alleviating the concentration of the electric field under the trench 116, increasing the electric field margin applied to the gate insulating layer 118, the operation reliability of the power semiconductor device 100a can be raised

도 5 및 도 6은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들(100b, 100c)을 보여주는 단면도들이다. 전력 반도체 소자들(100b, 100c)은 전력 반도체 소자(100)에서 채널 구조를 변형한 것이고 서로 참조될 수 있는 바, 실시예들에서 중복된 설명은 생략된다.5 and 6 are cross-sectional views illustrating power semiconductor devices 100b and 100c according to still other embodiments of the present invention. The power semiconductor devices 100b and 100c have a modified channel structure in the power semiconductor device 100 and may be referred to each other, and repeated descriptions in the embodiments are omitted.

도 5를 참조하면, 전력 반도체 소자(100b)에 있어서, 채널 영역(107b)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(107b)은 제 1 도전형을 가질 수 있고, 전력 반도체 소자(100b)의 동작 시 그 내부에 축적 채널(accumulation channel)이 형성될 수 있다.Referring to FIG. 5 , in the power semiconductor device 100b , the channel region 107b may be formed in the semiconductor layer 105 between the drift region 107 and the source region 112 . For example, the channel region 107b may have a first conductivity type, and an accumulation channel may be formed therein during operation of the power semiconductor device 100b.

채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)과 동일한 도핑 타입을 가질 수 있다. 이 경우, 소오스 영역(112), 채널 영역(107b) 및 드리프트 영역(107)은 통상적으로(normally) 전기적으로 연결될 수 있는 구조이다. 하지만, 실리콘 카바이드의 반도체층(105) 구조에서, 탄소 클러스터가 게이트 절연층(118)에 형성되면서 발생된 음의 차지(negative charge)의 영향으로 채널 영역(107b)의 밴드가 위로 휘면서 포텐셜 장벽이 형성된다. 이에 따라, 제 1 및 제 2 게이트 전극층들(120a, 120b)에 동작 전압이 인가되어야, 채널 영역(107b)에 전하 또는 전류의 흐름을 허용하는 축적 채널이 형성될 수 있다.The channel region 107b may have the same doping type as the source region 112 and the drift region 107 . In this case, the source region 112 , the channel region 107b , and the drift region 107 have a structure that can be normally electrically connected. However, in the structure of the semiconductor layer 105 of silicon carbide, the band of the channel region 107b bends upward due to the influence of a negative charge generated while carbon clusters are formed in the gate insulating layer 118 , resulting in a potential barrier. this is formed Accordingly, an operation voltage must be applied to the first and second gate electrode layers 120a and 120b to form an accumulation channel allowing a flow of charge or current to flow in the channel region 107b.

따라서, 채널 영역(107b)에 축적 채널을 형성하기 위해 제 1 및 제 2 게이트 전극층들(120a, 120b)에 인가되어야 하는 문턱 전압은 도 1 내지 도 3의 채널 영역(110a)에 반전 채널을 형성하기 위해서 제 1 및 제 2 게이트 전극층들(120a, 120b)에 인가되어야 하는 문턱 전압보다 크게 낮을 수 있다.Accordingly, the threshold voltage to be applied to the first and second gate electrode layers 120a and 120b to form an accumulation channel in the channel region 107b forms an inversion channel in the channel region 110a of FIGS. 1 to 3 . For this purpose, the threshold voltage to be applied to the first and second gate electrode layers 120a and 120b may be significantly lower than that of the first and second gate electrode layers 120a and 120b.

일부 실시예에서, 채널 영역(107b)은 드리프트 영역(107)의 일부일 수 있다. 예를 들어, 채널 영역(107b)은 드리프트 영역(107)과 일체로 형성될 수 있다. 이 경우, 드리프트 영역(107)은 채널 영역(107b)을 통해서 소오스 영역(112)에 연결될 수 있다. 즉, 채널 영역(107b) 부분에서, 드리프트 영역(107)과 소오스 영역(112)은 서로 접할 수 있다. 이 경우, 채널 영역(107b)은 트렌치(116)의 측벽과 웰 영역(110) 사이에 배치될 수 있다. 채널 영역(107b)의 제 1 도전형의 불순물의 도핑 농도는 드리프트 영역(107)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.In some embodiments, the channel region 107b may be part of the drift region 107 . For example, the channel region 107b may be integrally formed with the drift region 107 . In this case, the drift region 107 may be connected to the source region 112 through the channel region 107b. That is, in the channel region 107b portion, the drift region 107 and the source region 112 may contact each other. In this case, the channel region 107b may be disposed between the sidewall of the trench 116 and the well region 110 . The doping concentration of the impurities of the first conductivity type in the channel region 107b may be the same as that of other portions of the drift region 107 or may be different for controlling the threshold voltage.

한편, 전력 반도체 소자(100b)는 도 3에 도시된 바와 같이, 쇼트키 배리어 다이오드(SBD)를 포함할 수 있다.Meanwhile, as shown in FIG. 3 , the power semiconductor device 100b may include a Schottky barrier diode SBD.

도 6을 참조하면, 채널 영역(107b1)은 트렌치(116)의 측벽과 웰 영역(110) 사이에 배치되고 나아가 소오스 영역(112)과 웰 영역(110) 사이로 더 신장될 수 있다. 따라서, 채널 영역(107b1)은 측벽과 웰 영역(110) 사이의 수직 부분과 소오스 영역(112)과 웰 영역(110) 사이의 수평 부분을 포함할 수 있다. 채널 영역(107b1)은 드리프트 영역(107)의 일부분으로 형성될 수 있다.Referring to FIG. 6 , the channel region 107b1 may be disposed between the sidewall of the trench 116 and the well region 110 and further extend between the source region 112 and the well region 110 . Accordingly, the channel region 107b1 may include a vertical portion between the sidewall and the well region 110 and a horizontal portion between the source region 112 and the well region 110 . The channel region 107b1 may be formed as a part of the drift region 107 .

한편, 전력 반도체 소자들(100b, 100c)은 도 3에 도시된 바와 같이, 쇼트키 배리어 다이오드(SBD)를 포함할 수 있다.Meanwhile, as shown in FIG. 3 , the power semiconductor devices 100b and 100c may include a Schottky barrier diode SBD.

전력 반도체 소자들(100b, 100c)에 의하면 도 1의 전력 반도체 소자(100)의 장점에 부가하여, 문턱 전압을 낮추는 효과를 더 기대할 수 있다.According to the power semiconductor devices 100b and 100c, in addition to the advantages of the power semiconductor device 100 of FIG. 1 , the effect of lowering the threshold voltage can be further expected.

나아가, 전력 반도체 소자들(100b, 100c)은 도 4의 전력 반도체 소자들(100a)과 같이 어레이 타입으로 변형될 수 있다.Furthermore, the power semiconductor devices 100b and 100c may be transformed into an array type like the power semiconductor devices 100a of FIG. 4 .

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, which are merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
111: 실딩 영역
112: 소오스 영역
114: 웰 콘택 영역
118: 게이트 절연층
120a: 제 1 게이트 전극층
120b: 제 2 게이트 전극층
130: 층간 절연층
140: 소오스 전극층100: power semiconductor device
102: drain region
105: semiconductor layer
107: drift zone
110: well area
111: shielding area
112: source area
114: well contact area
118: gate insulating layer
120a: first gate electrode layer
120b: second gate electrode layer
130: interlayer insulating layer
140: source electrode layer

Claims (9)

실리콘 카바이드(SiC)의 반도체층;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성된 적어도 하나의 트렌치;
상기 적어도 하나의 트렌치 내 일측벽을 따라 형성된 적어도 하나의 제 1 게이트 전극층;
상기 적어도 하나의 트렌치 내 타측벽을 따라 상기 적어도 하나의 제 1 게이트 전극층과 이격되게 형성된 적어도 하나의 제 2 게이트 전극층;
상기 적어도 하나의 제 1 게이트 전극층과 상기 반도체층의 사이 및 상기 적어도 하나의 제 2 게이트 전극층과 상기 반도체층의 사이에 형성된 게이트 절연층;
상기 적어도 하나의 트렌치 하부로부터 상기 적어도 하나의 트렌치의 측벽 상으로 신장되도록 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역;
상기 드리프트 영역 상의 상기 반도체층에 상기 적어도 하나의 제 1 게이트 전극층 및 상기 적어도 하나의 제 2 게이트 전극층의 측벽들에 대향되게 형성되고, 제 2 도전형을 갖는 웰 영역;
상기 웰 영역 내 또는 상기 웰 영역 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역;
상기 적어도 하나의 트렌치의 바닥면을 둘러싸도록 상기 반도체층에 형성되되, 상기 적어도 하나의 트렌치의 바닥면 중 일부분을 노출시키며, 제 2 도전형을 갖는 실딩 영역; 및
상기 소오스 영역에 연결되며, 상기 적어도 하나의 트렌치 내에서 상기 적어도 하나의 제 1 게이트 전극층 및 상기 적어도 하나의 제 2 게이트 전극층 사이로 신장되고, 신장된 부분의 바닥면 중 일부분은 상기 실딩 영역에 연결되고 신장된 부분의 바닥면 중 다른 일부분은 상기 실딩 영역에 의해 노출된 부분을 통해 상기 드리프트 영역과 접촉하여 쇼트키 배리어 다이오드를 형성하는, 소오스 전극층;을 포함하는,
전력 반도체 소자.a semiconductor layer of silicon carbide (SiC);
at least one trench formed by recessing a predetermined depth into the semiconductor layer from the surface of the semiconductor layer;
at least one first gate electrode layer formed along one sidewall of the at least one trench;
at least one second gate electrode layer formed to be spaced apart from the at least one first gate electrode layer along the other sidewall of the at least one trench;
a gate insulating layer formed between the at least one first gate electrode layer and the semiconductor layer and between the at least one second gate electrode layer and the semiconductor layer;
a drift region formed in the semiconductor layer to extend from a lower portion of the at least one trench onto a sidewall of the at least one trench, the drift region having a first conductivity type;
a well region formed in the semiconductor layer on the drift region to face sidewalls of the at least one first gate electrode layer and the at least one second gate electrode layer, the well region having a second conductivity type;
a source region formed in the semiconductor layer in or on the well region and having a first conductivity type;
a shielding region formed in the semiconductor layer to surround a bottom surface of the at least one trench, exposing a portion of the bottom surface of the at least one trench, and having a second conductivity type; and
connected to the source region and extending between the at least one first gate electrode layer and the at least one second gate electrode layer in the at least one trench, a portion of a bottom surface of the extended portion being connected to the shielding region; a source electrode layer, wherein another portion of the bottom surface of the elongated portion is in contact with the drift region through a portion exposed by the shielding region to form a Schottky barrier diode;
power semiconductor devices. 삭제delete 제 1 항에 있어서,
상기 소오스 전극층과 상기 적어도 하나의 제 1 게이트 전극층의 사이 및 상기 소오스 전극층과 상기 적어도 하나의 제 2 게이트 전극층 사이의 층간 절연층을 더 포함하는,
전력 반도체 소자.The method of claim 1,
Further comprising an interlayer insulating layer between the source electrode layer and the at least one first gate electrode layer and between the source electrode layer and the at least one second gate electrode layer,
power semiconductor devices. 제 1 항에 있어서,
상기 실딩 영역은 상기 적어도 하나의 트렌치의 바닥면을 둘러싸고 상기 적어도 하나의 트렌치의 측벽 상으로 더 신장된,
전력 반도체 소자.The method of claim 1,
the shielding region surrounds a bottom surface of the at least one trench and extends further onto a sidewall of the at least one trench;
power semiconductor devices. 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고 서로 나란하게 배치된 복수의 트렌치들을 포함하고,
상기 적어도 하나의 제 1 게이트 전극층은 상기 복수의 트렌치들 내 일측벽을 따라 형성된 복수의 제 1 게이트 전극층들을 포함하고,
상기 적어도 하나의 제 2 게이트 전극층은 상기 복수의 트렌치들 내 타측벽을 따라 형성된 복수의 제 2 게이트 전극층들을 포함하는,
전력 반도체 소자.The method of claim 1,
The at least one trench includes a plurality of trenches extending in one direction in a line type and arranged in parallel with each other,
the at least one first gate electrode layer includes a plurality of first gate electrode layers formed along one sidewall of the plurality of trenches;
wherein the at least one second gate electrode layer includes a plurality of second gate electrode layers formed along the other sidewall of the plurality of trenches;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 반도체층에 형성된 채널 영역을 더 포함하고,
상기 채널 영역은 상기 웰 영역의 일부이고 반전 채널이 형성되도록 제 2 도전형을 갖는,
전력 반도체 소자.The method of claim 1,
a channel region formed in the semiconductor layer between the drift region and the source region;
wherein the channel region is part of the well region and has a second conductivity type such that an inversion channel is formed;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 반도체층에 형성된 채널 영역을 더 포함하고,
상기 채널 영역은 상기 드리프트 영역의 일부이고, 축적 채널이 형성되도록 제 1 도전형을 갖는,
전력 반도체 소자.The method of claim 1,
a channel region formed in the semiconductor layer between the drift region and the source region;
wherein the channel region is part of the drift region and has a first conductivity type such that an accumulation channel is formed;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고,
상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑되어 형성된,
전력 반도체 소자.The method of claim 1,
a drain region having a first conductivity type in the semiconductor layer under the drift region;
The drain region is formed by doping at a higher concentration than the drift region,
power semiconductor devices. 제 8 항에 있어서,
상기 드레인 영역은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고,
상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성되는,
전력 반도체 소자.
9. The method of claim 8,
The drain region is provided as a substrate of silicon carbide having a first conductivity type;
wherein the drift region is formed as an epitaxial layer on the drain region;
power semiconductor devices.
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