KR102380338B1 - Wafer-level test method and apparatus of power amplifier chips - Google Patents

Wafer-level test method and apparatus of power amplifier chips Download PDF

Info

Publication number
KR102380338B1
KR102380338B1 KR1020200142347A KR20200142347A KR102380338B1 KR 102380338 B1 KR102380338 B1 KR 102380338B1 KR 1020200142347 A KR1020200142347 A KR 1020200142347A KR 20200142347 A KR20200142347 A KR 20200142347A KR 102380338 B1 KR102380338 B1 KR 102380338B1
Authority
KR
South Korea
Prior art keywords
power amplifier
signal
amplifier chip
wafer
output
Prior art date
Application number
KR1020200142347A
Other languages
Korean (ko)
Inventor
신현철
이용호
서두용
Original Assignee
광운대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 광운대학교 산학협력단 filed Critical 광운대학교 산학협력단
Priority to KR1020200142347A priority Critical patent/KR102380338B1/en
Application granted granted Critical
Publication of KR102380338B1 publication Critical patent/KR102380338B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences

Abstract

The present invention discloses a method and apparatus for testing a wafer level of power amplifier chips. According to the present invention, there is provided an apparatus for testing a wafer level of a plurality of power amplifier chips disposed on a die region of a wafer, which includes: a test signal generator that is disposed in a scribe region of the wafer, and receives power to output a radio frequency (RF) signal to at least one of the plurality of power amplifier chips; and an output detector that is disposed in the scribe region, and receives a signal output through an output terminal by a first power amplifier chip, which receives the RF signal through an input terminal, to convert the signal into a direct current (DC) voltage, wherein it is determined whether the first power amplifier chip is normal through whether the DC voltage reaches a preset voltage after a preset time has elapsed. The present invention can reduce test costs without affecting manufacturing costs of chips.

Description

전력증폭기 칩의 웨이퍼 레벨 테스트 방법 및 장치{Wafer-level test method and apparatus of power amplifier chips}Wafer-level test method and apparatus of power amplifier chips

본 발명은 전력증폭기 칩의 웨이퍼 레벨 테스트 방법 및 장치에 관한 것으로서, 보다 상세하게는, 전력증폭기 칩에 대해 웨이퍼 레벨에서 쉽고 빠르게 테스트할 수 있는 방법 및 장치에 관한 것이다. The present invention relates to a method and apparatus for testing a power amplifier chip at a wafer level, and more particularly, to a method and apparatus for easily and quickly testing a power amplifier chip at a wafer level.

전력증폭기 칩(집적회로 또는 코어회로)를 반도체 웨이퍼에 제작하게 되면, 하나의 웨이퍼 상에 들어있는 칩에 개수는 수백 내지 수천개에 이른다. 이렇게 많은 전력증폭기 칩을 상품화 하기 위해서는 모든 칩들을 빠르게 검증할 필요가 있다. When a power amplifier chip (integrated circuit or core circuit) is manufactured on a semiconductor wafer, the number of chips in one wafer reaches hundreds to thousands. In order to commercialize so many power amplifier chips, it is necessary to quickly verify all chips.

대개 칩의 검증은 패키지된 완제품에 대해 수행하게 되는데, 패키지 레벨 테스트의 경우 많은 시간과 고비용이 필요하다. Chip verification is usually performed on packaged finished products, but package level testing requires a lot of time and high cost.

패키지 레벨 테스트에 비해, 전력증폭기 칩 제작 후 웨이퍼 레벨에서 바로 테스트를 수행하는 것은 시간과 비용을 절감할 수 있는 좋은 방법이다. Compared to package level testing, performing tests directly at the wafer level after manufacturing the power amplifier chip is a good way to save time and money.

웨이퍼 레벨에서 칩의 동작을 바로 검증하기 위해서는 웨이퍼에 직접 프로빙 할 수 있는 특수한 프로브와, 신호 발생기 및 스펙트럼 분석기와 같은 고가의 외부 장비가 연동되어야 한다. 하지만, 이러한 방식은 측정 구성이 고가이고 측정 시간도 많이 소요되어, 칩의 생산 원가를 높이는 요인이 된다.In order to directly verify the operation of the chip at the wafer level, a special probe capable of probing directly on the wafer and expensive external equipment such as signal generators and spectrum analyzers must be linked. However, in this method, the measurement configuration is expensive and measurement time is required, which increases the production cost of the chip.

특허문헌 1(한국등록특허 제10-0151836호, 웨이퍼 레벨 번인 및 테스트 방법)은 웨이퍼 레벨에서 각 전력증폭기의 번인 테스트를 비교적 쉽게 진행하기 위해, 스크라이브 영역에 금속배선을 위치시켜 필요한 전원 공급, 바이어스 전압 등을 한번에 인가할 수 있게 만들었다. 이러한 방법은 스크라이브 영역에 금속배선을 위치시켜 다이의 크기에 영향이 없을 뿐만 아니라, 전원 라인과 바이어스 라인이 한번에 연결되므로 비교적 간단한 연결로 한번에 많은 측정할 수 있는 장점이 있다. 하지만, 웨이퍼 안에 테스트용 추가 배선만 배치하기 때문에 테스트를 위한 신호 발생기나 스펙트럼 분석기 같은 장비는 외부에서 공급해줘야 하는 한계점이 있다. Patent Document 1 (Korean Patent No. 10-0151836, wafer level burn-in and test method) provides necessary power supply and bias by placing metal wires in the scribe area in order to relatively easily perform the burn-in test of each power amplifier at the wafer level. It made it possible to apply voltage, etc. at once. This method not only does not affect the size of the die by locating the metal wiring in the scribe area, but also has the advantage of being able to measure a lot at once with a relatively simple connection because the power line and the bias line are connected at once. However, since only additional wiring for testing is placed in the wafer, there is a limitation in that equipment such as a signal generator or spectrum analyzer for testing must be supplied externally.

특허문헌 2(한국공개특허 제10-2000-0009911호, 메모리 장치들의 웨이퍼 상에서 번-인을 수행하기 위한 회로 및 방법) 및 특허문헌 3(한국등록특허 제10-0355225호, 교류 스트레스의 번-인 테스트가 가능한 집적회로 및 이를 이용한 테스트 방법)은 특허문헌 1과 같이 스크라이브 영역에 전원 공급 및 바이어스 전압을 위한 배선을 배치하고, 거기에 더해 테스트용 회로를 다이 영역 내에 구성하는 방식을 제안하고 있다. 하지만, 테스트용 회로가 다이 영역 내에 있으면, 칩의 사이즈가 커지는 문제가 발생한다. 또, 테스트 회로가 전력증폭기와 근접하게 배치된다면, 전력증폭기 성능의 영향을 줄 수 있다. 예를 들어 RF 설계에서는 임피던스 매칭이 상당히 중요하다. 추가적인 테스트 회로가 전력증폭기 코어에 연결되면 임피던스 매칭이 열화되고 따라서 전체 성능 저하가 발생할 수 있다. Patent Document 2 (Korean Patent Publication No. 10-2000-0009911, Circuit and Method for Performing Burn-in on Wafer of Memory Devices) and Patent Document 3 (Korea Patent No. 10-0355225, Burn-in of AC Stress) In an integrated circuit capable of in-test and a test method using the same), as in Patent Document 1, wiring for power supply and bias voltage is arranged in the scribe area, and in addition, a test circuit is proposed in the die area. . However, if the test circuit is in the die area, a problem arises that the size of the chip becomes large. In addition, if the test circuit is placed close to the power amplifier, the performance of the power amplifier may be affected. For example, impedance matching is very important in RF design. If additional test circuitry is connected to the power amplifier core, the impedance matching will deteriorate and thus overall performance may be degraded.

특허문헌 4(한국공개특허 제10-2005-0028740호, 반도체 칩 테스트 방법)는 특허문헌 1 내지 3과 같이 스크라이브 영역에 전원 공급 및 바이어스 전압을 위한 배선을 구현하고, 테스트 회로도 스크라이브 영역에 위치시켰다. 하지만, 특허문헌 4의 테스트 회로는 단순 주파수 채배기만 예시로 들고 있어서, 전력증폭기 검증에 필요한 신호 발생기 및 스펙트럼 분석기와 같은 외부 장비가 필요한 부분의 해결책은 제시하지 못하고 있다.Patent Document 4 (Korean Patent Publication No. 10-2005-0028740, semiconductor chip test method) implements wiring for power supply and bias voltage in the scribe region as in Patent Documents 1 to 3, and the test circuit is also located in the scribe region . However, since the test circuit of Patent Document 4 only cites a simple frequency multiplier as an example, it does not provide a solution for a part that requires external equipment such as a signal generator and a spectrum analyzer necessary for verifying the power amplifier.

상기한 종래기술의 문제점을 해결하기 위해, 본 발명은 신호 발생기 및 스펙트럼 분석기와 같은 외부 장비 없이 간단한 DC 측정만으로 웨이퍼 상에 형성된 수 많은 전력증폭기 칩의 동작 여부를 빠르게 검증할 수 있는 전력증폭기 칩의 웨이퍼 레벨 테스트 방법 및 장치를 제안하고자 한다. In order to solve the problems of the prior art, the present invention provides a power amplifier chip capable of quickly verifying the operation of numerous power amplifier chips formed on a wafer only by simple DC measurement without external equipment such as a signal generator and a spectrum analyzer. We would like to propose a wafer level test method and apparatus.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 웨이퍼의 다이 영역에 배치되는 복수의 전력증폭기 칩을 웨이퍼 레벨에서 테스트하는 장치로서, 상기 웨이퍼의 스크라이브 영역에 배치되며, 전원을 인가 받아 상기 복수의 전력증폭기 칩 중 적어도 하나로 RF 신호를 출력하는 테스트 신호 발생기; 및 상기 스크라이브 영역에 배치되며, 상기 RF 신호를 입력 단자를 통해 인가 받은 제1 전력증폭기 칩이 출력 단자를 통해 출력하는 신호를 입력 받아 DC 전압으로 변환하는 출력 검출기를 포함하되, 상기 DC 전압이 미리 설정된 시간 경과 후 미리 설정된 전압에 도달했는지 여부를 통해 상기 제1 전력 증폭기 칩이 정상인지 여부가 판단되는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치가 제공된다. In order to achieve the above object, according to an embodiment of the present invention, an apparatus for testing a plurality of power amplifier chips disposed in a die area of a wafer at a wafer level, is disposed in a scribe area of the wafer, and a power supply a test signal generator for receiving an RF signal and outputting an RF signal to at least one of the plurality of power amplifier chips; and an output detector disposed in the scribe area, receiving a signal output by the first power amplifier chip receiving the RF signal through an input terminal and converting it into a DC voltage, wherein the DC voltage is preset A wafer level test apparatus for a power amplifier chip is provided, in which it is determined whether the first power amplifier chip is normal based on whether a preset voltage is reached after a set time has elapsed.

상기 출력 검출기는 상기 복수의 전력 증폭기 칩에 상응하는 개수로 제공될 수 있다. The output detectors may be provided in a number corresponding to the plurality of power amplifier chips.

상기 테스트 신호 발생기는, 발진기 및 버퍼를 포함하며 상기 제1 전력증폭기 칩의 중심 주파수에 근접한 주파수의 RF 신호를 생성할 수 있다.The test signal generator may include an oscillator and a buffer, and may generate an RF signal having a frequency close to a center frequency of the first power amplifier chip.

상기 출력 검출기는, 다이오드 및 캐패시터를 포함할 수 있다.The output detector may include a diode and a capacitor.

상기 출력 검출기는 하나 이상의 트랜지스터 및 캐패시터를 포함할 수 있다.The output detector may include one or more transistors and capacitors.

본 발명의 다른 측면에 따르면, 웨이퍼의 다이 영역에 배치되는 복수의 전력증폭기 칩을 웨이퍼 레벨에서 테스트하는 장치로서, 상기 웨이퍼의 희생용 다이 영역에 배치되며, 전원을 인가 받아 상기 복수의 전력증폭기 칩 중 적어도 하나로 RF 신호를 출력하는 테스트 신호 발생기; 및 상기 희생용 다이 영역에 배치되며, 상기 RF 신호를 입력 단자를 통해 인가 받은 제1 전력증폭기 칩이 출력 단자를 통해 출력하는 신호를 입력 받아 DC 전압으로 변환하는 출력 검출기를 포함하되, 상기 DC 전압이 미리 설정된 시간 경과 후 미리 설정된 전압에 도달했는지 여부를 통해 상기 제1 전력 증폭기 칩이 정상인지 여부가 판단되는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치가 제공된다. According to another aspect of the present invention, there is provided an apparatus for testing a plurality of power amplifier chips disposed in a die area of a wafer at a wafer level, disposed in a sacrificial die area of the wafer, and receiving power applied to the plurality of power amplifier chips a test signal generator outputting an RF signal to at least one of; and an output detector disposed in the sacrificial die region, receiving a signal output by the first power amplifier chip receiving the RF signal through an input terminal and converting it into a DC voltage by receiving the output terminal, the DC voltage A wafer level test apparatus for a power amplifier chip is provided, in which it is determined whether the first power amplifier chip is normal based on whether a preset voltage is reached after the lapse of this preset time.

본 발명의 또 다른 측면에 따르면, 웨이퍼의 다이 영역에 배치되는 복수의 전력증폭기 칩을 웨이퍼 레벨에서 테스트하는 방법으로서, 전원 공급 패드가 상기 웨이퍼의 스크라이브 영역에 배치된 테스트 신호 발생기에 전원을 인가하는 단계; 상기 테스트 신호 발생기가 상기 전원을 인가 받아 상기 복수의 전력증폭기 칩 중 적어도 하나로 RF 신호를 출력하는 단계; 제1 전력증폭기 칩이 상기 RF 신호를 입력 단자를 통해 인가 받아 출력 단자를 통해 신호를 출력하는 단계; 및 상기 스크라이브 영역에 배치된 출력 검출기가 상기 제1 전력증폭기 칩이 출력하는 신호를 입력 받아 DC 전압으로 변환하는 단계를 포함하되, 상기 DC 전압이 미리 설정된 시간 경과 후 미리 설정된 전압에 도달했는지 여부를 통해 상기 제1 전력 증폭기 칩이 정상인지 여부가 판단되는 전력증폭기 칩의 웨이퍼 레벨 테스트 방법이 제공된다. According to another aspect of the present invention, there is provided a method for testing a plurality of power amplifier chips disposed in a die area of a wafer at a wafer level, wherein a power supply pad applies power to a test signal generator disposed in a scribe area of the wafer. step; receiving the power from the test signal generator and outputting an RF signal to at least one of the plurality of power amplifier chips; receiving, by the first power amplifier chip, the RF signal through an input terminal and outputting a signal through an output terminal; and converting, by an output detector disposed in the scribe area, the signal output from the first power amplifier chip to a DC voltage, wherein the DC voltage reaches a preset voltage after a preset time has elapsed. A wafer-level test method of the power amplifier chip is provided, through which it is determined whether the first power amplifier chip is normal.

본 발명의 또 다른 측면에 따르면, 웨이퍼의 다이 영역에 배치되는 복수의 전력증폭기 칩을 웨이퍼 레벨에서 테스트하는 방법으로서, 전원 공급 패드가 상기 웨이퍼의 희생용 다이 영역에 배치된 테스트 신호 발생기에 전원을 인가하는 단계; 상기 테스트 신호 발생기가 상기 전원을 인가 받아 상기 복수의 전력증폭기 칩 중 적어도 하나로 RF 신호를 출력하는 단계; 제1 전력증폭기 칩이 상기 RF 신호를 입력 단자를 통해 인가 받아 출력 단자를 통해 신호를 출력하는 단계; 및 상기 희생용 다이 영역에 배치된 출력 검출기가 상기 제1 전력증폭기 칩이 출력하는 신호를 입력 받아 DC 전압으로 변환하는 단계를 포함하되, 상기 DC 전압이 미리 설정된 시간 경과 후 미리 설정된 전압에 도달했는지 여부를 통해 상기 제1 전력 증폭기 칩이 정상인지 여부가 판단되는 전력증폭기 칩의 웨이퍼 레벨 테스트 방법이 제공된다. According to another aspect of the present invention, there is provided a method for testing a plurality of power amplifier chips disposed in a die area of a wafer at a wafer level, wherein a power supply pad supplies power to a test signal generator disposed in a sacrificial die area of the wafer. applying; receiving the power from the test signal generator and outputting an RF signal to at least one of the plurality of power amplifier chips; receiving, by the first power amplifier chip, the RF signal through an input terminal and outputting a signal through an output terminal; and converting, by an output detector disposed in the sacrificial die region, a signal output from the first power amplifier chip to a DC voltage, wherein the DC voltage reaches a preset voltage after a preset time has elapsed A wafer-level test method of a power amplifier chip is provided in which it is determined whether the first power amplifier chip is normal through whether or not.

본 발명에 따르면, 스크라이브 영역에 테스트 회로를 구성하기 때문에 칩 제작 원가에 영향을 주지 않으면서 테스트 비용을 감소시킬 수 있는 장점이 있다. According to the present invention, since the test circuit is configured in the scribe area, there is an advantage in that the test cost can be reduced without affecting the chip manufacturing cost.

도 1은 일반적으로 전력증폭기가 제작된 반도체 웨이퍼를 도식화한 도면이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 테스트 회로를 도시한 도면이다.
도 3은 본 실시예에 따른 웨이퍼 레벨 테스트 과정을 설명하기 위해 주요 부분의 신호 파형을 도시한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 테스트 회로를 도시한 도면이다.
도 5는 본 발명의 제3 실시예에 따른 테스트 회로를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 테스트 신호 발생기의 회로 구조를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 출력 검출기의 회로 구조를 도시한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 출력 검출기의 회로 구조를 도시한 도면이다. 1 is a schematic diagram of a semiconductor wafer on which a power amplifier is generally manufactured.
2 is a diagram illustrating a test circuit according to a preferred embodiment of the present invention.
3 is a diagram illustrating signal waveforms of main parts to explain a wafer level test process according to the present embodiment.
4 is a diagram illustrating a test circuit according to a second embodiment of the present invention.
5 is a diagram illustrating a test circuit according to a third embodiment of the present invention.
6 is a diagram illustrating a circuit structure of a test signal generator according to an embodiment of the present invention.
7 is a diagram illustrating a circuit structure of an output detector according to an embodiment of the present invention.
8 is a diagram illustrating a circuit structure of an output detector according to another embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.Since the present invention can have various changes and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail.

그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents and substitutes included in the spirit and scope of the present invention.

본 발명은 반도체 웨이퍼에 제작된 모든 전력증폭기 칩(코어 회로)들을 빠른 시간 내에 동작 여부를 검증하기 위한 테스트 방법 및 이에 필요한 회로 구성에 관한 것이다. The present invention relates to a test method for verifying whether all power amplifier chips (core circuits) fabricated on a semiconductor wafer operate within a short time, and a circuit configuration required therefor.

본 발명에서는 전력증폭기 칩 밖에 존재하는 스크라이브 영역에 전원 공급 및 바이어스 전압 공급을 위한 배선과, 전력증폭기 검증을 위한 신호 발생기와 신호 검출기로 이루어진 테스트 회로를 구성한다. In the present invention, a test circuit consisting of wiring for supplying power and bias voltage to the scribe region existing outside the power amplifier chip, and a signal generator and signal detector for verifying the power amplifier is configured.

본 발명에 따르면 전력증폭기 칩에 영향을 주지 않고, 비교적 간단하게 DC 신호 검출만으로 전력증폭기 칩의 동작 여부를 간단하고 빠르게 검증하는 방법 및 회로를 제시한다.According to the present invention, there is provided a method and circuit for simply and quickly verifying whether a power amplifier chip operates by detecting a DC signal relatively simply without affecting the power amplifier chip.

도 1은 일반적으로 전력증폭기가 제작된 반도체 웨이퍼를 도식화한 도면이다. 1 is a schematic diagram of a semiconductor wafer on which a power amplifier is generally manufactured.

전력증폭기는 GaAs, GaN, SiC 등과 같은 화합물 반도체 웨이퍼에 제작되는 것이 일반적이나, 이에 한정됨이 없이, Si 웨이퍼 상에 제작된 전력증폭기에 대해서도 본 발명이 동일하게 적용될 수 있다. The power amplifier is generally manufactured on a compound semiconductor wafer such as GaAs, GaN, SiC, etc., but the present invention is equally applicable to a power amplifier manufactured on a Si wafer without being limited thereto.

도 1에 도시된 바와 같이, 웨이퍼는 전력증폭기 칩이 배치되는 다이 영역과, 각 다이 영역 주변에 다이싱을 하기 위한 스크라이브 영역으로 나뉘어진다. As shown in FIG. 1, the wafer is divided into a die area in which the power amplifier chip is disposed, and a scribe area for dicing around each die area.

도 2는 본 발명의 바람직한 일 실시예에 따른 테스트 회로를 도시한 도면이다. 2 is a diagram illustrating a test circuit according to a preferred embodiment of the present invention.

도 2는 도 1의 다이 영역과 그 주변이 있는 스크라이브 영역의 일부를 확대한 것이고, 여기에 본 발명에 따른 테스트 회로를 구체적으로 포함시킨 것이다. FIG. 2 is an enlarged view of a part of a scribe area having a die area and a periphery thereof of FIG. 1, and a test circuit according to the present invention is specifically included therein.

도 2에 도시된 바와 같이, 본 실시예에 따른 테스트 회로(200)는, 다이 영역에 배치되는 전력증폭기 칩(202)의 테스트를 위해 스크라이브 영역에 형성되며, 여기에 전원 및 바이어스 전압을 공급하기 위한 구성을 포함한다. As shown in Fig. 2, the test circuit 200 according to the present embodiment is formed in the scribe region for testing the power amplifier chip 202 disposed in the die region, and supplies power and bias voltage thereto. includes configuration for

본 실시예에 따른 테스트 회로(200)는 하나의 다이 영역에 형성된 전력증폭기 칩(202)의 테스트를 수행하며, n개의 다이 영역이 존재하는 경우, n개 제공될 수 있다. The test circuit 200 according to the present embodiment tests the power amplifier chip 202 formed in one die area, and when n die areas exist, n may be provided.

본 실시예에 따른 테스트 회로(200)는 테스트 신호 발생기(210) 및 출력 검출기(212)를 포함한다. The test circuit 200 according to the present embodiment includes a test signal generator 210 and an output detector 212 .

전력증폭기 칩(202)은 입력 단자(In) 및 출력 단자(Out)를 포함한다. The power amplifier chip 202 includes an input terminal In and an output terminal Out.

본 실시예에 따른 테스트 신호 발생기(210)는 다이 영역에 있는 전력증폭기 칩(202)의 입력 단자와 연결되고, 출력 검출기(212)는 전력증폭기 칩의 출력 단자와 연결된다. The test signal generator 210 according to this embodiment is connected to the input terminal of the power amplifier chip 202 in the die region, and the output detector 212 is connected to the output terminal of the power amplifier chip.

본 실시예에 따른 출력 검출기(212)는 종래의 스펙트럼 분석기에 비해 간단한 구조로 이루어지며, 또한 테스트 신호 발생기(210) 역시 발진기만으로 구성하기 때문에 스크라이브 영역에 집적이 가능하다.The output detector 212 according to the present embodiment has a simple structure compared to the conventional spectrum analyzer, and since the test signal generator 210 also consists of only an oscillator, it can be integrated in the scribe area.

일반적으로 스크라이브 영역의 폭은 대개 100 um 정도이며, 이 정도 작은 면적에 링오실레이터 형태의 발진기를 충분히 구현할 수 있다. 또한, 면적이 허락한다면 LC 발진기로도 구현이 가능하다.In general, the width of the scribe region is usually about 100 μm, and a ring oscillator type oscillator can be sufficiently implemented in such a small area. In addition, if the area permits, it can be implemented as an LC oscillator.

VDCT, VGCT는 전력증폭기 칩(202)에 필요한 전원 및 바이어스 전압을 인가하기 위한 패드이고, VDDT, VSST는 테스트 회로(200)에 필요한 전원 공급을 위한 패드이다. 각 패드에서 전원을 인가하면 스크라이브 영역에 있는 배선을 따라 연결되어 있는 모든 전력증폭기 칩(202)과 테스트 회로(200)에 전원이 인가되어 모든 회로가 동작하게 된다.V DCT and V GCT are pads for applying power and bias voltages necessary for the power amplifier chip 202 , and V DDT , V SST are pads for supplying power required to the test circuit 200 . When power is applied from each pad, power is applied to all the power amplifier chips 202 and the test circuit 200 connected along the wiring in the scribe area, and all circuits are operated.

도 3은 본 실시예에 따른 웨이퍼 레벨 테스트 과정을 설명하기 위해 주요 부분의 신호 파형을 도시한 도면이다. 3 is a diagram illustrating signal waveforms of main parts to explain a wafer level test process according to the present embodiment.

도 3a와 같이, 최초 시간 t0에 테스트에 필요한 바이어스 및 전원인 VDCT, VGCT, VSST를 인가한다. As shown in FIG. 3A , at an initial time t 0 , V DCT , V GCT , and V SST , which are biases and power for testing, are applied.

이후 도 3b와 같이 t1에 테스트 회로(200)의 전원인 VDDT 를 인가하면, 도 3c와 같이 일정 시간 후인 t2에 테스트 신호 발생기(210)에서 미리 설정된 주파수의 RF 신호가 발생되기 시작한다. Thereafter, when V DDT , which is the power source of the test circuit 200, is applied to t 1 as shown in FIG. 3B, an RF signal of a preset frequency is generated from the test signal generator 210 at t 2 after a predetermined time as shown in FIG. 3C. .

이때 테스트 신호 발생기(210)가 출력하는 RF 신호의 주파수는 전력증폭기 칩(202)의 중심 주파수 근방으로 설정되어 있다. 테스트 신호 발생기(210)의 RF 신호는 전력증폭기 칩(202)의 입력 단자에 인가된다. At this time, the frequency of the RF signal output from the test signal generator 210 is set to be near the center frequency of the power amplifier chip 202 . The RF signal of the test signal generator 210 is applied to the input terminal of the power amplifier chip 202 .

전력증폭기 칩(202)에 입력 신호가 인가되는 동시에 전력증폭기 칩(202)의 출력 단자로 출력 신호가 나오게 된다. While an input signal is applied to the power amplifier chip 202 , an output signal is output to an output terminal of the power amplifier chip 202 .

전력증폭기 칩(202)의 출력 신호는 출력 검출기(212)로 입력된다. The output signal of the power amplifier chip 202 is input to the output detector 212 .

본 실시예에 따른 출력 검출기(212)는 전력증폭기 칩이 출력하는 신호를 DC 전압으로 변환하는 동작을 하는 회로이다. 따라서, 시간이 지남에 따라 출력 검출기(212)의 DC 출력 전압 VPD가 서서히 증가하기 시작한다. The output detector 212 according to the present embodiment is a circuit that converts a signal output from the power amplifier chip into a DC voltage. Accordingly, the DC output voltage V PD of the output detector 212 starts to gradually increase over time.

전력증폭기 칩(202)이 정상 동작을 한다면 도 3d에 도시된 바와 같이, 일정시간 t3에 VPD가 일정 전압 Vpaon에 도달할 것이다. If the power amplifier chip 202 operates normally, as shown in FIG. 3D , V PD will reach a constant voltage V paon at a predetermined time t 3 .

하지만 전력증폭기 칩이 동작하지 않거나 이득이 비정상적으로 낮다면, 도 3e와 같이 출력검출 종료 시간인 t4에서도 출력 검출기(212)의 출력 전압 VPD가 Vpaon에 도달하지 못한다. However, if the power amplifier chip does not operate or the gain is abnormally low, the output voltage V PD of the output detector 212 does not reach V paon even at the output detection end time t 4 as shown in FIG. 3E .

본 실시예에 따르면, 미리 설정된 시간 t4에 출력 검출기(212)의 출력 전압 VPD를 측정하여 Vpaon에 도달하였는지 여부를 판단하는 것으로 전력증폭기 칩의 동작 검증을 완료할 수 있다. According to the present embodiment, by measuring the output voltage V PD of the output detector 212 at a preset time t 4 and determining whether V paon is reached, operation verification of the power amplifier chip can be completed.

여기서, 출력검출 종료 시간인 t4는 테스트 회로 발생기(210)에 포함된 발진기의 출력 및 전력증폭기 칩(202)의 이득으로 결정된다. Here, the output detection end time t 4 is determined by the output of the oscillator included in the test circuit generator 210 and the gain of the power amplifier chip 202 .

미리 설정된 시간 내에 출력 검출기(212)의 출력 전압 VPD가 Vpaon에 도달하면 전력증폭기는 정상동작 하는 것이고, 그렇지 않다면 비정상 동작을 한다고 판단하고, 그 다이는 폐기하게 된다. If the output voltage V PD of the output detector 212 reaches V paon within a preset time, the power amplifier operates normally, otherwise it is determined that an abnormal operation is performed, and the die is discarded.

이후 테스트 종료 시간인 t5에 VDDT의 전원 공급을 중단하면서 모든 검증이 종료된다.After that, at t 5 , which is the test end time, the power supply of V DDT is stopped and all verification is finished.

도 4는 본 발명의 제2 실시예에 따른 테스트 회로를 도시한 도면이다. 4 is a diagram illustrating a test circuit according to a second embodiment of the present invention.

테스트 신호 발생기는 모든 다이 영역에 동일하게 필요하기 때문에 각 다이 영역마다 따로 구성할 필요가 없을 수 있다. Since the test signal generator is required equally for all die areas, it may not be necessary to configure each die area separately.

그래서, 도 4와 같이 하나의 테스트 신호 발생기(210)를 여러 다이 영역에서 공유하고 출력 검출기(212-n)만 각 다이 영역별로 구분하여 구성할 수 있다. 이런 방법으로 테스트 회로를 간단하게 구성할 수 있다. Therefore, as shown in FIG. 4 , a single test signal generator 210 may be shared in several die regions, and only the output detectors 212 - n may be configured separately for each die region. In this way, the test circuit can be configured simply.

n개의 다이 영역에 전력증폭기 칩(202-n)이 존재하는 경우, 본 발명의 제2 실시예에 따른 테스트 회로는 스크라이브 영역에 형성되는 하나의 테스트 신호 발생기(210)와 스크라이브 영역에 형성되며 각 다이 영역에 형성된 전력증폭기 칩에 대응되는 n개의 출력 검출기(212-n)를 포함할 수 있다. When the power amplifier chips 202-n are present in the n die regions, the test circuit according to the second embodiment of the present invention includes one test signal generator 210 formed in the scribe region and one test signal generator 210 formed in the scribe region. It may include n number of output detectors 212 - n corresponding to the power amplifier chip formed in the die region.

이들의 동작은 도 3에서 설명한 것과 동일하므로 이에 대한 상세한 설명은 생략한다. Since their operations are the same as those described in FIG. 3 , a detailed description thereof will be omitted.

도 5는 본 발명의 제3 실시예에 따른 테스트 회로를 도시한 도면이다. 5 is a diagram illustrating a test circuit according to a third embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 제3 실시예에 따르면, 전력증폭기 칩(202)이 배치되는 다이 영역의 중간에 희생용 다이 영역(500)을 하나 할당하여, 희생용 다이 영역(500)에 테스트 신호 발생기(210)와 출력 검출기(212-n, PD)를 배치하고, 스크라이브 영역에는 간단한 배선만 형성하는 구조이다. 5, according to the third embodiment of the present invention, one sacrificial die region 500 is allocated in the middle of the die region in which the power amplifier chip 202 is disposed, so that the sacrificial die region 500 ), the test signal generator 210 and the output detectors 212-n, PD are disposed, and only simple wiring is formed in the scribe area.

이러한 구조는 테스트 회로(200)가 스크라이브 영역에 배치되기 어려운 정도의 크기를 갖는 경우, 하나의 다이 영역을 희생하여 테스트 회로를 배치하는 방식이다. In this structure, when the test circuit 200 has a size that is difficult to be disposed in the scribe area, the test circuit is disposed at the expense of one die area.

이 경우 다이의 갯수가 줄어들어 칩의 원가가 다소 증가하기는 하나, 웨이퍼 레벨 테스트 비용은 낮춤으로써, 전체 전력증폭기 칩의 제작원가를 낮출 수 있는 장점이 있다.In this case, although the number of dies is reduced and the cost of the chip is slightly increased, there is an advantage in that the manufacturing cost of the entire power amplifier chip can be lowered by lowering the wafer level test cost.

도 6은 본 발명의 일 실시예에 따른 테스트 신호 발생기의 회로 구조를 도시한 도면이다.6 is a diagram illustrating a circuit structure of a test signal generator according to an embodiment of the present invention.

도 6에 도시된 바와 같이, 본 실시예에 따른 테스트 신호 발생기(210)는 RF 발진기(600) 및 버퍼(602)를 포함하며, 전원 패드로부터 전원을 인가 받으면 테스트 입력 신호(RF 신호)를 출력한다. As shown in FIG. 6 , the test signal generator 210 according to the present embodiment includes an RF oscillator 600 and a buffer 602 , and outputs a test input signal (RF signal) when power is applied from the power pad. do.

도 7은 본 발명의 일 실시예에 따른 출력 검출기의 회로 구조를 도시한 도면이다. 7 is a diagram illustrating a circuit structure of an output detector according to an embodiment of the present invention.

도 7에 도시된 바와 같이, 본 실시예에 따른 출력 검출기(212)는 다이오드(700)와 커패시터(702)를 포함하며, 전력증폭기의 전압을 적분하여 전력증폭기의 출력을 검출하게 된다. 7, the output detector 212 according to the present embodiment includes a diode 700 and a capacitor 702, and integrates the voltage of the power amplifier to detect the output of the power amplifier.

도 8은 본 발명의 다른 실시예에 따른 출력 검출기의 회로 구조를 도시한 도면이다. 8 is a diagram illustrating a circuit structure of an output detector according to another embodiment of the present invention.

도 8에서는 도 7의 다이오드 대신 트랜지스터(M1,M2)로 출력 검출기를 구성한다.In FIG. 8 , the output detector is configured with transistors M 1 , M 2 instead of the diode of FIG. 7 .

상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.The above-described embodiments of the present invention have been disclosed for purposes of illustration, and various modifications, changes, and additions will be possible within the spirit and scope of the present invention by those skilled in the art having ordinary knowledge of the present invention, and such modifications, changes and additions should be regarded as belonging to the following claims.

Claims (9)

웨이퍼의 다이 영역에 배치되는 복수의 전력증폭기 칩을 웨이퍼 레벨에서 테스트하는 장치로서,
상기 웨이퍼의 스크라이브 영역에 배치되며, 전원을 인가 받아 상기 복수의 전력증폭기 칩 중 적어도 하나로 RF 신호를 출력하는 테스트 신호 발생기; 및
상기 스크라이브 영역에 배치되며, 상기 RF 신호를 입력 단자를 통해 인가 받은 제1 전력증폭기 칩이 출력 단자를 통해 출력하는 신호를 입력 받아 DC 전압으로 변환하는 출력 검출기를 포함하되,
상기 DC 전압이 미리 설정된 시간 경과 후 미리 설정된 전압에 도달했는지 여부를 통해 상기 제1 전력 증폭기 칩이 정상인지 여부가 판단되는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치. An apparatus for testing a plurality of power amplifier chips disposed in a die region of a wafer at a wafer level, comprising:
a test signal generator disposed in the scribe area of the wafer and receiving power to output an RF signal to at least one of the plurality of power amplifier chips; and
An output detector disposed in the scribe area, receiving a signal output by the first power amplifier chip receiving the RF signal through an input terminal, and converting it into a DC voltage,
A wafer level test apparatus for a power amplifier chip in which it is determined whether the first power amplifier chip is normal based on whether the DC voltage reaches a preset voltage after a preset time has elapsed. 제1항에 있어서,
상기 출력 검출기는 상기 복수의 전력 증폭기 칩에 상응하는 개수로 제공되는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치.The method of claim 1,
The output detector is a wafer level test apparatus of a power amplifier chip provided in a number corresponding to the plurality of power amplifier chips. 제1항에 있어서,
상기 테스트 신호 발생기는, 발진기 및 버퍼를 포함하며 상기 제1 전력증폭기 칩의 중심 주파수에 근접한 주파수의 RF 신호를 생성하는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치.The method of claim 1,
The test signal generator includes an oscillator and a buffer, and generates an RF signal having a frequency close to a center frequency of the first power amplifier chip. 제1항에 있어서,
상기 출력 검출기는, 다이오드 및 캐패시터를 포함하는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치.The method of claim 1,
The output detector is a wafer level test apparatus of a power amplifier chip including a diode and a capacitor. 제1항에 있어서,
상기 출력 검출기는 하나 이상의 트랜지스터 및 캐패시터를 포함하는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치.The method of claim 1,
The output detector is a wafer level test apparatus of a power amplifier chip including one or more transistors and capacitors. 웨이퍼의 다이 영역에 배치되는 복수의 전력증폭기 칩을 웨이퍼 레벨에서 테스트하는 장치로서,
상기 웨이퍼의 희생용 다이 영역에 배치되며, 전원을 인가 받아 상기 복수의 전력증폭기 칩 중 적어도 하나로 RF 신호를 출력하는 테스트 신호 발생기; 및
상기 희생용 다이 영역에 배치되며, 상기 RF 신호를 입력 단자를 통해 인가 받은 제1 전력증폭기 칩이 출력 단자를 통해 출력하는 신호를 입력 받아 DC 전압으로 변환하는 출력 검출기를 포함하되,
상기 DC 전압이 미리 설정된 시간 경과 후 미리 설정된 전압에 도달했는지 여부를 통해 상기 제1 전력 증폭기 칩이 정상인지 여부가 판단되는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치.An apparatus for testing a plurality of power amplifier chips disposed in a die region of a wafer at a wafer level, comprising:
a test signal generator disposed on the sacrificial die region of the wafer and receiving power to output an RF signal to at least one of the plurality of power amplifier chips; and
an output detector disposed in the sacrificial die region, receiving a signal output by the first power amplifier chip receiving the RF signal through an input terminal and converting it into a DC voltage,
A wafer level test apparatus for a power amplifier chip in which it is determined whether the first power amplifier chip is normal based on whether the DC voltage reaches a preset voltage after a preset time has elapsed. 제6항에 있어서,
하나의 희생용 다이 영역에 하나의 테스트 신호 발생기와 상기 희생용 다이 영역에 인접한 k개의 출력 검출기가 제공되는 전력증폭기 칩의 웨이퍼 레벨 테스트 장치.7. The method of claim 6,
A wafer level test apparatus for a power amplifier chip, wherein one test signal generator and k output detectors adjacent to the sacrificial die region are provided in one sacrificial die region. 웨이퍼의 다이 영역에 배치되는 복수의 전력증폭기 칩을 웨이퍼 레벨에서 테스트하는 방법으로서,
전원 공급 패드가 상기 웨이퍼의 스크라이브 영역에 배치된 테스트 신호 발생기에 전원을 인가하는 단계;
상기 테스트 신호 발생기가 상기 전원을 인가 받아 상기 복수의 전력증폭기 칩 중 적어도 하나로 RF 신호를 출력하는 단계;
제1 전력증폭기 칩이 상기 RF 신호를 입력 단자를 통해 인가 받아 출력 단자를 통해 신호를 출력하는 단계; 및
상기 스크라이브 영역에 배치된 출력 검출기가 상기 제1 전력증폭기 칩이 출력하는 신호를 입력 받아 DC 전압으로 변환하는 단계를 포함하되,
상기 DC 전압이 미리 설정된 시간 경과 후 미리 설정된 전압에 도달했는지 여부를 통해 상기 제1 전력 증폭기 칩이 정상인지 여부가 판단되는 전력증폭기 칩의 웨이퍼 레벨 테스트 방법. A method of testing a plurality of power amplifier chips disposed in a die region of a wafer at a wafer level, comprising:
applying power to a test signal generator with a power supply pad disposed in a scribe area of the wafer;
receiving the power from the test signal generator and outputting an RF signal to at least one of the plurality of power amplifier chips;
receiving, by the first power amplifier chip, the RF signal through an input terminal and outputting a signal through an output terminal; and
The output detector disposed in the scribe area includes the step of receiving the signal output from the first power amplifier chip and converting it into a DC voltage,
A wafer level test method of a power amplifier chip in which it is determined whether the first power amplifier chip is normal based on whether the DC voltage reaches a preset voltage after a preset time has elapsed. 웨이퍼의 다이 영역에 배치되는 복수의 전력증폭기 칩을 웨이퍼 레벨에서 테스트하는 방법으로서,
전원 공급 패드가 상기 웨이퍼의 희생용 다이 영역에 배치된 테스트 신호 발생기에 전원을 인가하는 단계;
상기 테스트 신호 발생기가 상기 전원을 인가 받아 상기 복수의 전력증폭기 칩 중 적어도 하나로 RF 신호를 출력하는 단계;
제1 전력증폭기 칩이 상기 RF 신호를 입력 단자를 통해 인가 받아 출력 단자를 통해 신호를 출력하는 단계; 및
상기 희생용 다이 영역에 배치된 출력 검출기가 상기 제1 전력증폭기 칩이 출력하는 신호를 입력 받아 DC 전압으로 변환하는 단계를 포함하되,
상기 DC 전압이 미리 설정된 시간 경과 후 미리 설정된 전압에 도달했는지 여부를 통해 상기 제1 전력 증폭기 칩이 정상인지 여부가 판단되는 전력증폭기 칩의 웨이퍼 레벨 테스트 방법.
A method of testing a plurality of power amplifier chips disposed in a die region of a wafer at a wafer level, comprising:
applying power to a test signal generator having a power supply pad disposed in the sacrificial die region of the wafer;
receiving the power from the test signal generator and outputting an RF signal to at least one of the plurality of power amplifier chips;
receiving, by a first power amplifier chip, the RF signal through an input terminal and outputting a signal through an output terminal; and
The output detector disposed in the sacrificial die region receives the signal output from the first power amplifier chip and converts it into a DC voltage,
A wafer level test method of a power amplifier chip in which it is determined whether the first power amplifier chip is normal based on whether the DC voltage reaches a preset voltage after a preset time has elapsed.
KR1020200142347A 2020-10-29 2020-10-29 Wafer-level test method and apparatus of power amplifier chips KR102380338B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200142347A KR102380338B1 (en) 2020-10-29 2020-10-29 Wafer-level test method and apparatus of power amplifier chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200142347A KR102380338B1 (en) 2020-10-29 2020-10-29 Wafer-level test method and apparatus of power amplifier chips

Publications (1)

Publication Number Publication Date
KR102380338B1 true KR102380338B1 (en) 2022-03-29

Family

ID=80995628

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200142347A KR102380338B1 (en) 2020-10-29 2020-10-29 Wafer-level test method and apparatus of power amplifier chips

Country Status (1)

Country Link
KR (1) KR102380338B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115389912A (en) * 2022-08-26 2022-11-25 无锡众享科技有限公司 OTP MCU chip detection device and detection method

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231776A (en) * 2001-01-30 2002-08-16 Nec Microsystems Ltd Semiconductor wafer and its testing method
KR20040059461A (en) * 2002-12-30 2004-07-05 주식회사 하이닉스반도체 Apparatus for measuring internal DC bias of semiconductor device in PKG level
JP2005030877A (en) * 2003-07-11 2005-02-03 Hitachi Ltd Semiconductor integrated circuit device equipped with radio control test function
KR20060073933A (en) * 2003-08-14 2006-06-29 코닌클리즈케 필립스 일렉트로닉스 엔.브이. Calibration of tester and testboard by golden sample
KR20070010665A (en) * 2005-07-19 2007-01-24 주식회사 팬택앤큐리텔 Apparatus for detecting power using radio frequency signal
JP2008526031A (en) * 2004-12-22 2008-07-17 サンディスク コーポレイション Non-contact wafer level burn-in
JP2009192513A (en) * 2008-02-15 2009-08-27 King Yuan Electronics Co Ltd Automatic detection device used for rf noise
JP2010004072A (en) * 2004-09-02 2010-01-07 Panasonic Corp Semiconductor integrated circuit device and method for inspecting the same, semiconductor wafer, and burn-in inspection device
KR20100111278A (en) * 2007-12-18 2010-10-14 시빔, 인코퍼레이티드 Rf integrated circuit test methodology and system
KR20100138046A (en) * 2009-06-24 2010-12-31 주식회사 하이닉스반도체 Rfid device being tested on the wafer and method thereof
KR20110012507A (en) * 2009-07-30 2011-02-09 주식회사 하이닉스반도체 Rfid test system
KR20110108149A (en) * 2010-03-26 2011-10-05 주식회사 하이닉스반도체 Rfid device and test method thereof

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231776A (en) * 2001-01-30 2002-08-16 Nec Microsystems Ltd Semiconductor wafer and its testing method
KR20040059461A (en) * 2002-12-30 2004-07-05 주식회사 하이닉스반도체 Apparatus for measuring internal DC bias of semiconductor device in PKG level
JP2005030877A (en) * 2003-07-11 2005-02-03 Hitachi Ltd Semiconductor integrated circuit device equipped with radio control test function
KR20060073933A (en) * 2003-08-14 2006-06-29 코닌클리즈케 필립스 일렉트로닉스 엔.브이. Calibration of tester and testboard by golden sample
JP2010004072A (en) * 2004-09-02 2010-01-07 Panasonic Corp Semiconductor integrated circuit device and method for inspecting the same, semiconductor wafer, and burn-in inspection device
JP2008526031A (en) * 2004-12-22 2008-07-17 サンディスク コーポレイション Non-contact wafer level burn-in
KR20070010665A (en) * 2005-07-19 2007-01-24 주식회사 팬택앤큐리텔 Apparatus for detecting power using radio frequency signal
KR20100111278A (en) * 2007-12-18 2010-10-14 시빔, 인코퍼레이티드 Rf integrated circuit test methodology and system
JP2009192513A (en) * 2008-02-15 2009-08-27 King Yuan Electronics Co Ltd Automatic detection device used for rf noise
KR20100138046A (en) * 2009-06-24 2010-12-31 주식회사 하이닉스반도체 Rfid device being tested on the wafer and method thereof
KR20110012507A (en) * 2009-07-30 2011-02-09 주식회사 하이닉스반도체 Rfid test system
KR20110108149A (en) * 2010-03-26 2011-10-05 주식회사 하이닉스반도체 Rfid device and test method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115389912A (en) * 2022-08-26 2022-11-25 无锡众享科技有限公司 OTP MCU chip detection device and detection method
CN115389912B (en) * 2022-08-26 2023-08-29 无锡众享科技有限公司 OTP MCU chip detection device and detection method

Similar Documents

Publication Publication Date Title
US8237462B2 (en) Method for wafer-level testing of integrated circuits
US7723724B2 (en) System for using test structures to evaluate a fabrication of a wafer
JP5105720B2 (en) Integrated circuit signal observation apparatus and method
US7623979B2 (en) Calibration of tester and testboard by golden sample
US7478345B2 (en) Apparatus and method for measuring characteristics of dynamic electrical signals in integrated circuits
KR102380338B1 (en) Wafer-level test method and apparatus of power amplifier chips
US20230393195A1 (en) Terahertz Plasmonics for Testing Very Large-Scale Integrated Circuits under Bias
US5870352A (en) DC monitor for active device speed
US6771089B1 (en) Test fixture having an adjustable capacitance and method for testing a semiconductor component
CN111323689B (en) Test key detection circuit
JPS63177437A (en) Testing method for semiconductor integrated circuit device
US20010050936A1 (en) Logic determination device for semiconductor integrated device and logic determination method
Wittwer et al. 80-kelvin automated wafer testing of a 64x64-pixel-readout integratedcircuit
Pelella et al. Performance-based metrology of critical device performance parameters for in-line non-contact high-density intra-die monitor/control on a 32nm SOI advanced logic product platform
JP2002176078A (en) Probe card
KR20090068623A (en) Method and apparatus for testing semiconductor device, method for detecting proper stress voltage

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant