KR102376265B1 - 프로세서를 감시하기 위한 와치독 - Google Patents

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안드레 주트하우스
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Abstract

본 발명은 프로세서(PC)를 감시하기 위한 와치독에 관한 것이다. 이 와치독(WDG)은 프로세스(PC)로 메세지들(MSG)을 보내고 프로세스는 이어서 그 자체 상태 정보 및 선택적으로 시스템 구성요소들(SC)의 상태 정보 및 그 테스트 결과들을 와치독(WDG)에게 응답(ANS)으로서 미리 결정된 횟수로 다시 보낸다. 와치독(WDG)은 적어도 하나의 결과 메모리(ES)를 예를 들어 시프트 레지스터(SR)의 형태로 포함하는데, 여기에 와치독(WDG)은 응답들(ANS)의 히스토리를 기록하고 또한 오류있는 응답들에 있어서의 패턴들을 검사한다. 기록은 개별적인 응답들의 수신 및/또는 스케줄링된 수신 시간 간격들의 종료일 수 있는, 트리거 이벤트에 의해 생성된다. 패턴들에 따라, 프로세서 및/또는 다른 시스템 구성요소들 상에서 시그널링이 수행되는데, 선택적으로 측정들이 도입되고 이들의 구조 및/또는 구현된 프로그램들 및/또는 이 구현들의 우선순위가 적용된다.

Description

프로세서를 감시하기 위한 와치독
본 발명은 2016년 9월 19일에 출원된 독일 특허 출원 제 10 2016 117 556.8호, 2016년 9월 19에 출원된 제 10 2016 117 567.6호, 2016년 9월 19일에 출원된 제 10 2016 117 569.2호, 2016년 9월 19일에 출원된 제 10 2016 117 571.4호, 및 2016년 9월 19일에 출원된 제 10 2016 117 568.4호의 우선의 이익을 주장하고, 그 내용은 본 특허 출원의 주제와 관련하여 여기에 참조에 의해 반영된다.
본 발명은 프로세서를 감시하기 위한 와치독에 관한 것이다. 와치독은 프로세서의 응답을 평가하고 이렇게 할 때 이 응답들의 히스토리적 전개(historic development)를 고려하는데, 보다 상세하게는 특히 패턴들을 인식하는 것에 의한다. 특히, 본 발명은 와치독을 이용해, 특히 부하 상황들(load situations)을 재연하기 위한 패턴 인식을 가지고, 프로세서를 감시하기 위한 방법들에 관한 것으로서, 이때 이 방법은 응답-수신 모델에 기초하여 또는 응답-수신 시간 간격 모델에 기초하여 제어된다.
일반적 소개
차량들에 있어서 안전-관련된 장치들(예를 들어 에어백)을 제어하기 위한 프로세서들의 이용에 있어서, 올바른 프로그램 시퀀스의 모니터링이 해당 어플리케이션들의 안전성에 있어서 가장 중요하다. 이와 관련하여, 수많은 간행물들이 키워드 "와치독(watchdog)" 하에서 발견될 수 있다. 와치독의 목적은 특성들 및 시그널링들에 기초하여 프로세서의 시간적 행동을 평가하고 또한 필요하다면, 적절한 신호들을 다시 송신하는 것에 의해, 그 행동이 예상된 것으로부터 벗어나면 프로세서가 대응을 하도록 야기시키는 데에 있다.
종래 기술
이러한 종류의 와치독은 DE-C- 10 056 408로부터 알려져 있다. 이 장치는 프로세서를 감시하는 데 이용되는데, 이때 와치독은 적어도 하나의 확인된 오류의 발생 이벤트시 오류 메세지를 프로세서로 전송하고 오류 카운터(error counter)를 증가시킨다.
이 단순한 증가는 그 자체로, 단지 오류를 디스플레이해서는 안되는 시스템들에만 적절하다는 단점을 가진다. 하지만, 보다 복잡한 시스템들은 부하 제어가 필요하다. 그러므로, 상향/하향 카운터가 종종 이용된다. 하지만, 이것은 카운터가 통합 방식으로, 이로써 요동치는 경우(fluctuating)에 있어서는 저역통과 필터와 유사하게 작동하지만, 그럼에도 불구하고 좋지 않은 결과들을 발생시키는 단점을 가진다. 이러한 요동시키는 결과들은 예를 들어 연속적인 검사 결과들이 반복적으로 어떤 때는 좋고 어떤 때는 나쁘다면 존재하게 된다.
다른 와치독 개념들은 DE-B-10 2006 028 992, DE-A-10 2004 009 359, DE-A-42 34 910 및 US-A-4 594 685에 기술되어 있다.
이로써 본 발명에 의해 다루어지는 문제는 상기의 종래 기술의 단점들을 가지지 않고 또한 추가적인 장점들을 가지는 해결책을 생성하기 위한 것이다.
이 문제는 제 1 항에 따른 프로세서를 감시하기 위한 방법을 이용하는, 본 발명의 제1 변형에 따라 해결되고; 이 변형의 유리한 실시예들은 제 2 항 내지 제 16 항의 주제이다.
또는, 상기에서 언급된 문제들은 제 17 항에 따른 방법을 이용해 해결되는데, 이때 이 변형의 유리한 개선들은 제 18 항 내지 제 32 항의 주제이다.
마지막으로, 본 발명은 제 33 항에 따른 방법을 이용하는 다른 변형에 따라 이 문제를 해결한다. 이와 관련한 개별적인 실시예들은 제 34 항 내지 제 42 항의 주제이다.
본 발명은 프로세서(PC)를 감시하기 위한 방법에 관한 것이다. 이것은 통상적으로 클럭 생성기(CTR)을 이 와치독(WDG)의 부분으로서 포함하는 와치독(WDG)을 포함한다. 이 프로세서(PC)는 감시를 위해 와치독(WDG)에 연결가능해야 한다. 클럭 생성기는 와치독(WDG)이 와치독(WDG)으로부터 프로세서(PC)로 안내된 질문들에 대하여 미리 결정가능한 응답들(ANS)을 예상하는 스케줄링된 수신 시간 간격(b)을 정의한다. 종래 기술과 대조적으로, 본 발명에 따른 방법은 이제 그 부분으로서 와치독(WDG) 내에 결과 메모리(ES)를 포함하고, 이 결과 메모리는 바람직하게 시프트 레지스터(SR)로서 형성된다. 이 결과 메모리는 이제 바람직하게 n 결과 메모리 셀들을, 또는 시프트 레지스터(SR)의 경우에 있어서는 n 시프트 레지스터 셀들을 포함한다. 여기서, n은 1보다 큰 양의 정수이다. 이 시프트 레지스터 셀들은 예를 들어 결과 메모리 셀 또는 시프트 레지스터 셀 당 단지 하나의 비트를 저장할 수 있는 저장 셀들일 수 있다. 하지만, 더 많은 정보 항목들(information items)이 바람직하게 결과 메모리 셀 또는 시프트 레지스터 셀 내에 저장된다. 결과 메모리 셀 또는 시프트 레지스터 셀은 이로써 가장 단순한 경우에 있어서는 결과 메모리 셀 또는 시프트 레지스터 셀 당 개별적인 하나의 비트일 수 있고 다른 경우들에 있어서는 더 복잡한 데이터 구조들을 포함할 수 있는, 데이터 구조를 저장한다. 이 데이터 구조들 내에 저장된 정보 부분들(information portions) 모두가 항상 사용되어야 하는 것은 아니다. 하지만, 결과 메모리 셀 또는 시프트 레지스터 셀의 데이터 구조 내에, 제1 정보 부분을 위해 제공되는 메모리 공간이 항상 있는 것이 중요하고, 그 기능은 이하에서 설명될 것이다. 결과 메모리(ES) 또는 시프트 레지스터(SR)의 n 결과 메모리 셀들 또는 n 시프트 레지스터 셀들에, 이제 n 버퍼링된 정보 항목들(Inf1 내지 Infn)이 있다. 이 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 상기에서 언급된 데이터 구조를 가지고 그 각각은 적어도 상기 제1 정보 부분을 포함한다. 이 n 버퍼링된 정보 항목들(Inf1 내지 Infn)은 결과 메모리(ES) 또는 시프트 레지스터(SR) 내에 저장된다. 결과 메모리(ES) 또는 시프트 레지스터(SR)의 n 결과 메모리 셀들 또는 n 시프트 레지스터 셀들, 및 이로써 그 안에 저장된 n 버퍼링된 정보 항목들(Inf1 내지 Infn)은, 이제 1부터 n까지 연속적으로 넘버링될 수 있다. 그러므로 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링되어 있는, n 가능한 결과 메모리 위치들로부터 고유한 결과 메모리 위치, 또는 1부터 n까지 연속적으로 넘버링되어 있는, n 시프트 레지스터 위치들로부터 고유한 시프트 레지스터 위치를 획득한다. 이미 설명된 바와 같이, n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 포함하고 또한 더 복잡한 데이터 구조들의 경우에 있어서는 적절하게 추가적인 정보 부분들을 더 포함할 수 있다. 와치독은 제1 자극 수단(stimulating means, QSTM)을 포함하는데, 이것은 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)을 전송하는 데 사용될 수 있다. 예를 들어, 자극 수단은 단순한 라인들(lines)일 수 있는데, 이것은 서로 다른 전위들에 놓여 있을 수 있거나, 또는 복잡한 시리얼 버스 시스템일 수 있다. 와치독(WDG)은 바람직하게 와치독(WDG)의 부분인, 제1 평가 수단(AVAL)의 도움으로 프로세서(PC)로의 질문들에 대한 와치독(WDG)으로의 프로세서(PC)의 응답들(ANS)을 평가한다. 와치독(WDG)은 프로세서(PC)로 프로세서(PC) 그 자체, 그 부분들, 및 추가적인 시스템 구성요소들(SC) 모두에 관련될 수 있는, 메세지들(MSG)을 전송한다. 프로세서(PC), 프로세서(PC)의 관련 부분들 및/또는 추가적인 시스템 구성요소들은 예상되는 결과들을 가지고 예를 들어 미리 결정가능한 테스트들에 대해 연속적으로 수행된다. 단순한 경우들에 있어서, 테스트들은, 예를 들어, 프로그램 카운터 상태들 등의 결정에 관련될 수 있다. 프로세서(PC)는 그후 그 결과를 와치독(WDG)에게 전송한다. 이 결과는 그러므로 적어도 하나의 이전에 수신된 메시지(MSG)에 종속한다. 또한 복수의 메세지들(MSG)이 와치독(WDG)으로의 프로세서(PC)의 응답(ANS)의 내용을 결정하거나 또는 복수의 응답들(ANS)이 하나 또는 그 이상의 수신된 메시지들(MSG)을 고려하여 와치독(WDG)으로 전송되는 것도 가능하다. 하지만 응답들(ANS)이 프로세서(PC)에 의해 전송될 때, 메세지들(MSG)은 내용 뿐만 아니라, 시간도 결정한다. 응답들(ANS)은 이에 대해 스케줄링된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 예상된다. 대조적으로, 시간 간격(a) 또는 응답들(ANS)의 수신이 스케줄링되지 않은 시간이 있다. 이 시간 간격(a)은 바람직하게 스케줄링된 수신 시간 간격(b)과 함께 주기적으로(cyclically) 교대한다. 이에 더하여, 응답들의 평가가 없는 시간/시간 간격들(c) 또한 가능하다. 여기서, "주기적으로"는 이 시간 간격들의 시간적인 길이가 전체적으로 또는 개별적으로 항상 동일해야 하는 것을 의미하지는 않는다. 차라리, 이것은 변할 수 있다. 시간 간격들(a, b, c)의 순서 또한 변할 수 있다. 주기(cycle)는 시간 간격들(a, b, c) 중 적어도 하나를 포함한다. 이제 와치독(WDG)이 프로세서(PC)로부터 응답(ANS)을 수신하면, 와치독(WDG)은 제1 평가 수단(AVAL)을 이용해 프로세서(PC)의 응답(ANS)을 "맞음(correct)" 또는 "틀림(not correct)"으로 평가한다. 그 내용이 맞으면, 즉 미리계산되거나 또는 미리 계산될 수 있는 내용들의 허용 량 또는 요소에 대응하면 그때는 응답(ANS)이 "맞음"이다. 동시에, 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되기 위해, 응답(ANS)은 이 응답(ANS)에 대하여 미리 결정된 수신 시간 간격(b) 내에 와치독(WDG)에 의해 수신되어야 한다. 한편, 응답(ANS)의 내용이 "틀림"이면, 즉 수신 시간 간격에서, 그 내용이 미리 계산된, 내용의 허용 량 또는 요소에 대응하지 않는다면 와치독(WDG)의 제1 평가 수단(AVAL)은 응답(ANS)을 "틀림"으로 평가한다. 미리 설정된 예상 시간 간격들(b)은 이로써 제공될 수 있는데, 이것은 예상 되는 응답(ANS)에 종속하고 또한 적절하게 중첩될 수 있다. 응답(ANS)이 이 응답(ANS)에 대해 미리 결정된 수신 시간 간격(b) 내에서 수신되지 않고, 응답들(ANS)의 수신이 스케줄링되지 않은 시간 간격(a) 내에서 수신되면, 와치독(WDG)의 제1 평가 수단(AVAL)은 유사하게 "틀림"으로 응답(ANS)을 평가한다.
결과 메모리(ES)가 예를 들어, 시프트 레지스터(SR)이면, 프로세서(PC)의 응답(ANS)의 각각의 수신시(본 발명의 기본적인 제1 실시예에 있어서) 또는 스케줄링된 수신 시간 간격(b)의 시간적으로 종료시 또는 와치독(WDG)에 의한 응답(ANS)의 시간적으로 수신 후(본 발명의 기본적인 제2 실시예에 있어서) n번째 버퍼링된 정보 항목(Infn)이 시프트 레지스터(SR)로부터 삭제되고, (n-1) 버퍼링된 정보 항목들 각각은 상기 j번째 시프트 레지스터 위치(pj, 1≤j≤(n-1)로부터 (j+1)번째 시프트 레지스터 위치(pj, 2≤j≤n)로 천이된다. 이때 자유(free)가 되는 1번째 시프트 레지스터 위치(p1)는 그후 새로운 1번째 버퍼링된 정보 항목(Inf1)의 새로운 제1 정보 부분으로서 프로세서(PC)에 의한 적어도 수신된 응답(ANS)의 평가 결과로 채워진다. 새로운 1번째 버퍼링된 정보 항목(Inf1)의 이 제1 정보 부분은 그후 이전의 평가 결과에 종속하여 논리 값 "맞음" 또는 "틀림"에 대응한다.
하지만, 결과 메모리(ES)의 더 일반적인 형식이 있을 수 있다. 결과 메모리(ES)는 와치독(WDG)에 의한 프로세서(PC)의 응답(ANS)의 시간적으로 각각의 수신 후 또는 스케줄링된 수신 시간 간격(b)의 시간적으로 종료시 결과 메모리(ES)의 결과 메모리 셀로부터 적어도 하나의 버퍼링된 정보 항목(예. Infn)을 삭제한다. 동시에 또는 이와 연계하여, 결과 메모리(ES)는 나머지 (n-1) 삭제되지 않은, 버퍼링된 정보 항목들을 원래 할당된 논리적인 결과 메모리 위치들로부터 다른 논리적인 결과 메모리 위치들로 천이시킨다. 이것은 한편으로 정보 데이터의 결과 메모리의 다른 물리적인 결과 메모리 셀들로의 실제 변위에 의해, 또는 더 단순하게는 물리적인 결과 메모리 위치들에, 이로써 결과 메모리 셀들에, 논리적인 결과 메모리 위치들의 재할당으로 구현될 수 있다. 가장 단순한 경우에 있어서, 결과 메모리 셀들 중 어떤 것이 다음에 삭제될지 정의하는, 단지 하나의 기록 포인터(write pointer)가 사용된다. 이때 결과 메모리 셀들 중 하나는 단지 삭제 값만 포함한다. 새로운 정보 항목(예. Inf1)은 이때 이 결과 메모리 셀에 기록된다. 동시에 이 기록 프로세스는 이 결과 메모리 셀의 이전 정보 항목의 삭제 프로세스를 나타낼 수 있다. 적어도 정보 항목의 제1 정보 부분은 관련된 결과 메모리 셀 내에서 정의된다. 바람직하게, "맞음" 또는 "틀림"에 대한 논리 값에 대응하여 프로세서(PC)에 의한 적어도 수신된 응답(ANS)의 평가 결과는 적어도 나머지 (n-1) 버퍼링된 정보 항목들 중 어느 것도 천이되지 않은 관련된 결과 메모리 위치에서, 새로운 버퍼링된 정보 항목(예. Inf1)의 새로운 제1 부분으로서 사용된다.
그러므로 본 발명에 따른 와치독은 프로세서(PC)를 감시하기 위한 방법을 수행한다. 클럭 생성기(CTR)는 와치독(WDG)으로의 프로세서(PC)의 응답(ANS)을 위한 스케줄링된 수신 시간 간격(b)을 미리 설정한다. 와치독(WDG)은 프로세서(PC) 그 자체, 그 부분들 및/또는 추가적인 시스템 구성요소들(SC)에 관련되는 내용들을 가지는 하나 또는 그 이상의 메시지들(MSG)을 프로세서(PC)로 전송한다. 프로세서는 와치독(WDG)으로의 적어도 해당 응답(ANS)의 형태로 적어도 이 메시지들(MSG) 중 하나의 내용에 종속하여 메시지(MSG) 또는 메세지들(MSG)에 응답한다. 와치독은 평가 결과를 생성하기 위해 프로세서(PC)의 적어도 하나의 응답(ANS)이 "맞음"인지 또는 "틀림"인지 평가한다.
이 방법에 있어서 결과 메모리(ES)의 내용은 이제 시간적으로 와치독(WDG)에 의한 응답(ANS)의 수신 후에 또는 시간적으로 스케줄링된 수신 시간 간격(b)의 종료 시에 변경된다. 이전에 설명된 바와 같이, 결과 메모리(ES)는 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 갖는 n 결과 메모리 셀들을 가진다. 여기서, n은 1보다 큰 정수이다. 각각의 결과 메모리 셀은 고유한 논리적인 결과 메모리 위치 및 할당된 고유한 물리적인 결과 메모리 위치를 가지는데, 이것들은 동일할 필요는 없다.
결과 메모리(ES)의 내용은 여기서 할당된 결과 메모리 셀(여기서, 예를 들어 k번째 결과 메모리 셀) 내의 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infk)을 삭제하는 것에 의해 변경된다. 나아가, 결과 메모리(ES) 내의 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)의 적어도 하나의 논리적인 결과 메모리 위치가 변경된다. 이것은 결과 메모리(ES) 내에서 적어도 하나의 버퍼링된 정보 항목(Infj)의 실제 변위에 의해 또한 어드레싱을 변경하는 것에 의해 구현될 수 있다. 이 후자의 경우에 있어서, 내용들은 천이(shift)되지 않고, 대신 결과 메모리 셀들에 할당된 논리적인 결과 메모리 위치들 및 이로 인한 버퍼링된 정보 항목들(Inf1 내지 Infn)이 변경된다. 적어도 하나의 수신된 응답들(ANS)의 평가 결과들은 이때 저장되고 와치독(WDG)에 의해 결과 메모리 내의 새로운 버퍼링된 정보 항목(Infl)의 새로운 제1 정보 부분으로서 이용된다. 단순한 경우로서, 결과 메모리 위치를 항상 가리키는 기록 포인터가 고려될 수 있다. 시간적으로 와치독(WDG)에 의한 응답(ANS)의 수신 후에 또는 시간적으로 스케줄링된 수신 시간 간격(b)의 종료 시에 또는 시간적으로 개별적인 응답(ANS) 수신 후에, 와치독(WDG)은 대응하는 결과 메모리 위치에 있는 버퍼링된 정보 항목(Infk)의 제1 정보 부분을 적어도 하나의 수신된 응답(ANS)의 평가 결과로 덮어쓰고(overwrite) 또한 미리 결정된 다음 결과 메모리 셀로 기록 포인터를 점프한다. 와치독(WDG)에 의한 응답(ANS)의 수신 또는 와치독(WDG)에 의한 각각의 응답(ANS)의 수신 또는 스케줄링된 수신 시간 간격(b)의 종료는 이로써 결과 메모리(ES)에 대한 트리거 이벤트(trigger event)를 나타낸다. 결과 메모리(ES)의 다음 결과 메모리 셀의 다음 기록 포인터 위치를 계산하기 위한 알고리듬은 여기서 바람직하게 기록 포인터가 기록 포인터 포지셔닝의 반복이 있기 전에, 일단 결과 메모리의 바람직하게 모든 결과 메모리 셀들 중 결과 메모리 위치들을 보여주도록 디자인된다.
본 발명의 제1 측면에 따르면, 평가는 와치독(WDG)의 메세지에 대한 프로세서(PC)의 반응(response)마다 수행되고 또한 결과 메모리 내에 저장된다. 여기서, 반응(reaction)은 응답 또는 응답의 부존재를 의미할 수 있다.
본 발명의 제2 측면에 따르면, 평가는 복수의 반응들(즉, 예를 들어 응답들 또는 응답들의 부존재)이 와치독(WDG)의 하나 또는 그 이상의 메시지들에 대한 프로세서(PC)의 부분 상에서 예상되는, 미리 설정된 반응 시간 간격이 지나서 단 한번 수행된다.
양 경우들에 있어서, 예상되는 반응은 응답 또는 응답의 부존재로 구성될 수 있다. 예상이 만족되지 않으면, 이것은 오류를 구성하는 것으로 고려될 수 있지만(예를 들어 프로세서(PC)의 과부하), 이것은 오류 메세지로 반드시 귀결되어야 하는 것은 아니고, 차라리, 이것은 오류 또는 최근 오류들의 무리(히스토리)의 평가에 종속한다.
그러므로 본 발명의 2 가지 변형들 사이의 차이점은 와치독(WDG)의 평가에 있어서 수반되는 프로세서(PC)의 반응들의 수에 놓여 있다. 첫번째 경우에 있어서 반응(응답 또는 응답의 부존재)는 이로써 각각의 미리 설정된 수신 시간 간격에 대하여 예상되고, 두번째 경우에 있어서는 적용가능하다면 프로세서(PC)로의 와치독(WDG)의 하나 또는 그 이상의 메세지들(MSG)에 대하여 프로세서에 의해 적어도 2 개의 반응들이 예상된다. 양 경우들에 있어서의 평가는, 무엇보다도, 예상되는 반응들이 내용 및/또는 시간 측면에서 맞는지 여부에 종속한다.
프로세서(PC)의 "응답"에 대하여 상기 및 하기를 참조하면, 와치독(WDG)의 메세지에 대한 프로세서(PC)의 반응은 이로써, 응답 또는 응답의 부존재로 구성될 수 있음이 의미될 수 있다.
결과 메모리(ES) 내에 평가들을 저장하는 것은 평가 결과들의 시퀀스의 연속적인 "밀고나가기(pushing through)"로, 즉 평가 결과 데이터의 천이 또는 결과 메모리(ES) 상에 저장된 평가 결과 데이터를 가리키는 포인터들의 천이로, 구성될 수 있는데, 이때 이 평가 결과 데이터를 위한 저장 공간은 변하지 않고 남아 있거나 또는 변할 수 있다.
종래 기술과 대조적으로, 본 발명에 따르면, 와치독 내의 평가 결과들은 즉시 사용되지 않고, 저장된다. 이러한 종류의 와치독은 적어도 몇몇의 실시예들에 있어서, 이러한 응답들(ANS)의 저장된 평가들이 미래의 결정들에 대한 기초로서 사용되는 것을 가능하게 해준다. 그러므로 요동치는 결과들은 확인될 수 있고 또한 대응하는 경고들을 위해 사용될 수 있다. 하지만, 장점들은 이에 한정되지 않는다.
본 발명은 예시적인 실시예들 및 도면들에 기초하여 이하에서 설명될 것이다.
도 1은 본 발명에 따라 제공되는 개별적인 구성요소들의 협력의 대략적이고 단순화된 스키마를 보여준다.
도 2는 결과 메모리(ES)로서 시프트 레지스터(SR)를 가지는, 도 1에 따른 스키마를 보여준다.
도 3은 2 단계 평가 프로세스를 보여준다.
도 4는 도 3에 따른 2 단계 평가 프로세스를 보여주는데, 이때 제1 결과 메모리(ES)는 시프트 레지스터(SR)이고 추가적인 결과 메모리(ESB)는 추가적인 시프트 레지스터(SRB)이다.
도 5 내지 도 7은 도 2에 대응하는 시프트 레지스터(SR)를 가지고, 예시적인 1 단계 솔루션의 예시적이고, 연속하는 시간적 행위를 대략적으로 보여준다.
도 8은 도 4에 대응하는 예시적인 2 단계 방법을 보여준다.
도 9는 도 2에 따른 2 단계 방법을 보여주는데, 이때 시프트 레지스터(SR) 내에 저장된 정보의 패턴이 평가된다.
가장 일반적인 형태에 있어서 본 발명은 프로세서(PC)를 감시하기 위한 와치독에 관한 것이다. 와치독(WDG)은 프로세서(PC)로 메세지들(MSG)을 보내는데, 프로세서는 그후 미리 결정된 시간들에서 응답들(ANS)로서, 그 자체에 관련된 그리고 가능하다면 시스템 구성요소들(SC)에 관련된 상태 정보 및 그 테스트 결과들을, 와치독(WDG)으로 다시 보낸다. 와치독(WDG)은 예를 들어 시프트 레지스터(SR)의 형태로 적어도 하나의 결과 메모리(ES)를 포함하는데, 여기에 와치독(WDG)은 응답들(ANS)의 히스토리를 기록하고 또한 오류있는 응답들에 있어서의 패턴들을 검사한다. 기록은 트리거 이벤트에 의해 촉발되는데, 이것은 개별적인 응답들의 수신 및/또는 스케줄링된 수신 시간 간격들의 종료일 수 있다. 패턴들에 따라, 시그널링들이 프로세서 및/또는 다른 시스템 구성요소들 상에서 수행되는데, 이것은 선택적으로 조치들(measures)을 도입하고 그들의 구조 및/또는 구현된 프로그램들 및/또는 이 구현들의 우선순위를 변경한다.
본 발명의 제1 실시예에 있어서, 본 발명에 따른 장치에는 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)이 마련되는데, 이것은 시프트 레지스터(SR)의 버퍼링된 정보(Inf1 내지 Infn)를 평가하는 데 사용된다. 이 제2 평가 수단(VAL)은 시프트 레지스터(SR) 또는 결과 메모리(ES)의 내용에 종속하여 적어도 하나의 제어 신호(RES)를 생성할 수 있고, 이 제어 신호는 프로세서(PC)의 상태를 변경할 수 있다. 예를 들어, 시프트 레지스터(SR) 내에 또는 결과 메모리(ES) 내에 위치되는 "틀림" 정보 항목들의 수 또는 확인된 패턴에 종속하여 제2 평가 수단(VAL)에 의해 다양한 리셋 신호들(reset signals) 또는 방해 신호들(interrupt signals)이 활성화될 수 있고, 이 신호들은 프로세스(PC), 프로그램 시퀀스, 그 부분들, 또는 다른 시스템 구성요소들(SC)에 서로 다른 영향들을 미칠 수 있음이 가능하다. 적어도 하나의 이러한 제어 신호(RES)가 제2 평가 수단(VAL)의 출력 신호들로부터 생성될 수 있다면 충분하다.
이것은, 요동치는 평가 결과들에서조차도, 그 상황에 종속하여, 더 복잡한 상황들이 확인될 수 있고 또한, 프로세서(PC), 및 그 부분들 또는 다른 시스템 구성요소들(SC)은 특정 시그널링들(RES)에 의해 다른 프로그램 시퀀스 또는 다른 조치들을 수행하도록 야기될 수 있다는 장점을 가진다. 이러한 종류의 상황 확인은 종래 기술에서는 알려지지 않았다.
본 발명의 다른 실시예에 있어서, 와치독(WDG)은, 제1 평가 수단(AVAL)을 이용해, 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로 평가한다. 이것은 일반적으로 값들 0 또는 1을 가정하는, 개별 비트이거나, 또는 제1 전위 또는 제2 전위를 가정하는, 라인이다. 다른 실시예들도 가능하다. 본 발명의 다른 실시예는 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가 이제 수신된 응답(ANS)으로 인해, 미리 결정된 수신될 응답들(ANS)의 최대 수를 넘지 않거나, 또는 미리 결정된 수신 시간 간격(b)의 종료시 수신된 응답들(ANS)의 수가 미리 결정된 수신될 응답들(ANS)의 최소 수보다 작지 않다면 응답(ANS)이 와치독(WDG)에 의해 "맞음"으로 평가되는 것을 특징으로 한다. 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가 수신된 응답(ANS)으로 인해, 미리 결정된 수신될 응답들(ANS)의 최대 수, 또는 최대 예상되는 응답들의 수를 넘거나, 또는 미리 결정된 수신 시간 간격(b)의 종료시, 적어도 이 미리 결정된 수신 시간 간격(b)에 대하여 미리 결정된, 미리 결정된 수신될 응답들(ANS)의 최소 수, 또는 최소 예상되는 응답들의 수보다 작다면 응답은 추가적으로 "틀림"이다.
미리 결정된 수신 시간 간격(b) 내의 응답들의 수 또는 응답들 그 자체의 평가는 추가적인 평가들 및 이에 따라 시스템의 더 유연한 반응들을 가능하게 해준다.
본 발명의 다른 실시예에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가는 바람직하게 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Infj 내지 Infn) 중 적어도 하나의, 복수의, 또는 모든 버퍼링된 정보 항목들(Infj)에 추가적으로 종속된다. 이것은 프로세서(PC)의 응답들(ANS)의 내용 및 평가되는 미리 결정된 수신 시간 간격(b)과 관련된 시간일 뿐만 아니라, 이 데이터는 이미 획득된 응답들(ANS)에 관련되어 설정되는 것을 의미한다. 이것은 예를 들어 이전에 구현된 조치들의 종류는 결과 메모리(ES) 또는 시프트 레지스터 내에 개별적인 정보 항목들(Infj 내지 Infn)의 추가적인 정보 부분들의 내용으로서 저장될 수 있다는 장점을 가진다. 예를 들어, 이것은 원하는 부하 상황의 "개선"이 확인되기 전에, 추가적인 노력들의 결과로서 단기간에 상황을 나쁘게 하는 조치들 그 자체일 수 있다. 따라서 이것은 예상되는 바와 같기 때문에, 실제로는 "틀림"으로 평가되어야 하는 응답들이 이전에 구현된 조치들의 결과로서 "맞음"으로서 평가될 수 있다.
본 발명의 다른 실시예에 있어서, 추가적인 평가 수단(VAL)은 시프트 레지스터(SR)의 또는 결과 메모리(ES)의 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 추가적으로 적어도 하나의 추가적인 평가를 생성하도록 작동가능하다. 본 발명의 이 다른 실시예에 있어서, 이 추가적인 평가는 유사하게 시프트 레지스터(SR) 또는 결과 메모리(ES)의 메모리 셀 내에 정보 항목의 추가적인 정보 부분으로서 저장된다. 시프트 레지스터(SR)의 또는 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)은 그러므로 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답들(ANS)의 다양한 평가들에 더하여, 제2 평가 수단(VAL)의 버퍼링된 추가적인 평가를 포함하는데, 이것은 결과 메모리(ES)의 버퍼링된 n 정보 항목들(Infj 내지 Infn) 중 대응하는 버퍼링된 정보 항목(Infj)의 제1 정보 부분에 저장된다.
본 발명의 다른 실시예에 있어서, 제2 평가 수단(VAL)은, 시프트 레지스터 또는 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 j≠k)의 적어도 각각의 하나의 정보 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 추가적으로 적어도 하나의 제2 추가적인 평가를 생성하도록 작동가능하다. 시프트 레지스터(SR) 또는 결과 메모리(ES)의 모든 정보 항목들(Inf1 내지 Infn)은 매우 특히 바람직하게 이러한 종류의 평가에 포함된다.
본 발명의 특히 바람직한 실시예에 있어서, 결과 메모리는 미리 결정된 수신 시간 간격(b)의 종료 시 삭제된다. 여기서, "삭제(deleted)"는 예를 들어 미리 결정된 수신 시간 간격(b)의 종료 시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들이 "틀림"에 대응하는 값으로 설정되는 것을 의미할 수 있다. 하지만, "삭제"는 또한 대신, 미리 결정된 수신 시간 간격(b)의 종료 시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들이 "맞음"에 대응하는 값으로 설정되는 것을 의미할 수 있다. 이것은 이하에서 설명되는 바와 같이, 장치가 2 단계들로 구체화될 때 특히 유리하다.
본 발명의 다른 실시예에 있어서, 본 발명에 따른 원리는 복수의 단계들에서 적용된다. 와치독(WDG)의 부분인, 추가적인 제2 평가 수단(VAL)은, 이전에 설명된 바와 같이 시프트 레지스터(SR) 또는 결과 메모리(ES) 내의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가한다. 하지만 이로써 획득된 평가 결과들은, 적어도 하나의 추가적인 결과 메모리(ESB) 또는 적어도 하나의 추가적인 시프트 레지스터(SRB) 내에 저장된다. 이들은 추가적으로 이제 유사하게 와치독(WDG)의 부분이다. 추가적인 결과 메모리(ERB)는 m (추가적인) 결과 메모리 셀들로 구성되거나, 추가적인 시프트 레지스터(SRB)는 m (추가적인) 시프트 레지스터 셀들로 구성된다. 여기서, m은 1보다 큰 양의 정수이다. 이 추가적인 결과 메모리 셀들 또는 추가적인 시프트 레지스터 셀들 내에 위치되는 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)이 있다. 이 m 추가적인 결과 메모리 셀들 또는 추가적인 시프트 레지스터 셀들과 연관되는, 추가적인 논리적인 및 물리적인 결과 메모리 위치들 또는 추가적인 논리적인 및 물리적인 시프트 레지스터 위치들은 1부터 m까지 연속적으로 넘버링될 수 있다. 그 안에 포함된 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 이로써 이에 따라 1부터 m까지 연속적으로 넘버링될 수 있다. m 결과 메모리 위치들로부터 고유한 논리적인 및 고유한 물리적인 결과 메모리 위치 또는 m 시프트 레지스터 위치들로부터 고유한 논리적인 및 고유한 물리적인 시프트 레지스터 위치는, 1부터 m까지 1대1로, 연속적으로 넘버링되고, 이로써 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각과 연관된다. 이전과 같이, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 여기서 물론 다시 적어도 하나의 제1 정보 부분을 포함한다. 이전과 같이 1 단계 솔루션에 있어서, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은, 적절하게, 이 제1 정보 부분에 관련된 추가적인 정보 부분들을 포함할 수 있다. 여기서, 이것들은 물론, 통상적으로, 반드시 그럴 필요는 없지만, 더 복잡한 데이터 구조들이다. 단순한 경우에 있어서 이것은 하나의 비트이다.
유사하게 바람직하게 와치독(WDG)의 부분인, 추가적인 제2 평가 수단(VALB)은, 이제 추가적인 시프트 레지스터(SRB) 또는 추가적인 결과 메모리(ESB)의 이 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 평가한다.
추가적인 수신 메모리(ESB)가 예를 들어 추가적인 시프트 레지스터(SRB)라면, 추가적인 시프트 레지스터(SRB)는 프로세서(PC)의 각각의 응답(ANS)의 수신 시(본 발명의 이 변형의 제1 근본적인 실시예에 있어서) 또는 시간적으로 와치독(WDG)에 의한 응답(ANS)의 수신 후 또는 시간적으로 스케줄링된 수신 시간 간격(b)의 종료 시(본 발명의 제2 근본적인 실시예에 있어서), 추가적인 시프트 레지스터(SRB)로부터 m 번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고, 그리고 (m-1) 추가적인 버퍼링된 정보 항목들 각각을 j번째 추가적인 시프트 레지스터 위치(pjB, 1≤j≤(m-1))에서 (j+1)번째 시프트 레지스터 위치(pjB, 2≤j≤n)로 천이시킨다. 이때 자유롭게 된 1번째 추가적인 시프트 레지스터 위치는 적어도 제2 평가 수단(VAL)에 의해 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 정보 부분으로서 제1 결과 메모리(ES) 또는 제1 시프트 레지스터(SR)의 n 정보 항목들(Inf1 내지 Infn)의 추가적인 평가의 평가 결과로 시프트 레지스터(SRB)가 채워진다. 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 제1 정보 부분은 그후 제2 평가 수단(VAL)에 의한 제1 결과 메모리(ES) 또는 제1 시프트 레지스터(SR)의 n 정보 항목들(Inf1 내지 Infn)의 이전의 평가의 결과들에 종속하여 논리 값 "맞음" 또는 "틀림"에 대응한다.
하지만, 추가적인 결과 메모리(ESB)의 더 일반적인 형태 또한 있을 수 있다. 추가적인 결과 메모리(ESB)는 시간적으로 와치독(WDG)에 의한 프로세서(PC)의 응답(ANS)의 각각의 수신 후 또는 시간적으로 스케줄링된 수신 시간 간격(b)의 종료 시 추가적인 결과 메모리(ESB)로부터 적어도 하나의 추가적인 버퍼링된 정보 항목(예.InfmB)을 삭제한다. 동시에 또는 이와 관련하여, 추가적인 결과 메모리(ESB)는 추가적인 결과 메모리(ESB) 내의 원래 연관된 논리적인 추가적인 결과 메모리 위치들로부터 다른 논리적인 추가적인 결과 메모리 위치들로 나머지 (m-1) 삭제되지 않은 추가적인 버퍼링된 정보 항목들을 천이시킨다. 이것은 한편으로 정보 데이터의 다른 물리적인 추가적인 결과 메모리 셀들로의 실제 변위에 의해, 또는 훨씬 더 단순하게 논리적인 추가적인 결과 메모리 위치들을 추가적인 물리적인 결과 메모리 위치들에 이로써 추가적인 결과 메모리 셀들에 재할당함으로써, 구현될 수 있다. 가장 단순한 경우에 있어서, 단지 하나의 기록 포인터가 사용되는데, 이것은 추가적인 결과 메모리 셀들 중 어느 것이 다음에 삭제되고 덮어써질지 정의한다. 추가적인 결과 메모리 셀들 중 하나는 그후 단지 삭제된 값만 포함한다. 새로운 추가적인 정보 항목(Inf1B)은 그후 이 추가적인 최종 메모리 셀에 기록된다. 이 기록 프로세스는 동시에 이 추가적인 결과 메모리 셀의 이전 정보의 삭제 프로세스를 나타낸다. 추가적인 정보 항목의 제1 정보 부분은 관련된 추가적인 결과 메모리 셀 내에 적어도 정의된다. "맞음" 또는 "틀림"에 대한 논리 값에 대응하는, 적어도 제1 결과 메모리(ES) 또는 제1 시프트 레지스터(SR)의 n 정보 항목들(Inf1 내지 Infn)의 평가 결과는, 그후 바람직하게 나머지 (m-1) 버퍼링된 추가적인 정보 항목들 중 어느 것도 천이되지 않은, 관련된 추가적인 결과 메모리 위치에서 적어도 새로운 버퍼링된 추가적인 정보 항목(예.Inf1B)의 새로운 제1 부분으로서 사용된다.
"맞음" 또는 "틀림"에 대한 논리 값에 대응하는, 적어도 프로세서(PC)에 의한 수신된 응답(ANS)의 평가 결과는, 나머지 (n-1) 버퍼링된 정보 항목들 중 어느 것도 천이되지 않은, 관련된 결과 메모리 위치에서 적어도 새로운 버퍼링된 정보 항목(예.Inf1)의 새로운 제1 부분으로서 사용된다.
추가적인 제2 평가 수단(VALB)은, 추가적인 결과 메모리(ESB) 또는 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 이 추가적인 버퍼링된 정보 항목들(InfjB)에 종속하여, 이제 제어 신호(RES)를 생성하는데, 이것은 프로세서(PC)의 상태를 변경할 수 있고, 제2 평가 수단(VAL) 대신, 또는 이에 병렬로, 추가적인 변형에 있어서 유사하게 제어 신호(RES)를 생성할 수 있다.
도 1은 본 발명에 따른 장치의 개별적인 구성요소들의 협력의 기본적인 단순화된 스키마를 보여준다. 와치독(WDG)은 자극 수단(QSTM), 제1 평가 수단(AVAL), 내부 클럭 생성기(CTR), 제1 결과 메모리(ES), 및 제2 평가 수단(VAL)을 포함한다. 프로세서(PC)는 여기서 추가적인 시스템 구성요소들(SC)을 포함한다. 제1 자극 수단(QSTM)은 와치독(WDG)으로부터 메세지들(MSG)을 프로세서(PC)로 보내는데, 프로세서는 이 메세지들에 대하여 맞는 시간들에서의 응답들(ANS) 및 예상되는 내용들 및 맞는 수를 가지는 응답들로 응답하는데, 이것은 와치독(WDG)에 의해 점검될 수 있다. 이 점검은 제1 평가 수단(AVAL)에 의해 수행된다. 제1 평가 수단(AVAL)은, 자극 수단(QSTM)이 와치독(WDG)으로부터 프로세서(PC)로 보내졌고 프로세서가 맞는 시간에 예상되는 내용들 및 맞는 수로 상기의 응답들(ANS)을 가지고 응답해야 하고, 와치독(WDG)의 제1 평가 수단(AVAL)에 의해 차례로 점검될 수 있는, 이 메시지들(MSG)에 의해 야기되는 와치독(SDB)으로의 프로세서(PC)의 응답들(ANS)을 평가한다. 이 제1 평가 수단(AVAL)의 평가 결과들은 결과 메모리(ES) 내에 버퍼링되는데, 이것은 이 평가들의 히스토리를 포함한다. 결과 메모리(ES)는 결과 메모리 셀들로 구성된다. 결과 메모리(ES)의 결과 메모리 셀 각각은 1부터 n까지의 수에 의해 연속적으로 넘버링된다. 이것은 한편으로 결과 메모리 셀 각각이 실제 물리적인 결과 메모리 셀 위치를 가지고 다른 한편으로 실제 물리적인 결과 메모리 셀 위치와 동일해서는 안되는 논리적인 결과 메모리 셀 위치를 가지는 것을 의미한다. 결과 메모리는 시프트 레지스터(SR)로서 구현될 수 있다. 결과 메모리(ES)는 바람직하게 시간적으로 와치독(WDG)에 의한 프로세서(PC)의 응답(ANS)의 각각의 수신 후 또는 개별적인 응답들(ANS)의 수신 후 또는 시간적으로 스케쥴링된 수신 시간 간격(b)의 종료 시 결과 메모리(ES)로부터 적어도 하나의 버퍼링된 정보 항목(예.Infn)을 삭제한다. 동시에 또는 이와 관련하여, 결과 메모리(ES)는 나머지 (n-1) 삭제되지 않은, 버퍼링된 정보 항목들을 원래 할당된 논리적인 결과 메모리 위치들로부터 다른 논리적인 결과 메모리 위치들로 천이시킨다. 이것은 한편으로 정보 데이터의 다른 물리적인 결과 메모리 셀들로의 실제 변위에 의해, 또는 훨씬 더 단순하게 논리적인 결과 메모리 위치들의 물리적인 결과 메모리 위치들로 이로써 결과 메모리 셀들로의 재할당에 의해, 구현될 수 있다. 가장 단순한 경우에 있어서 단지 하나의 기록 포인터가 사용되는데, 이것은 결과 메모리 셀들 중 어느 것이 미리 결정가능한 스키마(schema)에 따라 다음에 삭제되고 재위치될지 정의한다. 결과 메모리 셀들 중 하나는 그후 단지 삭제된 값만 포함한다. 버퍼링될 새로운 정보 항목(Inf1)은 그후 이 결과 메모리 셀에 기록된다. 이 기록 프로세스는 동시에 이 결과 메모리 셀의 이전의 정보 항목의 삭제 프로세스를 나타낼 수 있다. 적어도 정보 항목의 제1 정보 부분은 관련된 추가적인 결과 메모리 셀 내에 정의된다. 적어도 제1 평가 수단(AVAL)에 의해 수신된 응답(ANS)의 평가의 결과는 나머지 (n-1) 버퍼링된 정보 항목들 중 어느 것도 천이되지 않은, 관련된 논리적인 결과 메모리 위치에서 적어도 새로운 버퍼링된 정보 항목(예.Inf1)의 새로운 제1 부분으로서 사용된다. "맞음" 또는 "틀림"에 대한 논리 값에 대응하여, 이 결과가 제1 평가 수단(AVAL)에 의해 평가되었는지에 종속하여, 연관된 결과 메모리 셀은 그후 연관된 논리 값을 포함한다. 이로써 이 정보 항목들(Inf1 내지 Infn)은 도 1의 예에 있어서 제2 평가 수단(VAL)에 의해 평가된다. 이것은 결과 메모리(ES) 또는 시프트 레지스터(SR) 내에 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가한다. 여기서, 제2 평가 수단(VAL)은 또한 적절하다면 단지 하나 이상의 평가를 생성할 수 있다. 예를 들어 제2 평가 수단(VAL)은 결과 메모리(ES)의 결과 메모리 셀들 내의 "맞음" 정보 항목들의 수를 정의할 수 있고 또한 이와 임계 값을 비교할 수 있다. 결정된 수가 임계 값 이하에 놓여 있다면, 예를 들어 제어 신호(RES) 또는 다른 대응하는 신호는 프로세서(PC) 또는 그 부분들 또는 다른 시스템 구성요소들(SC)에 영향을 주기 위해 제2 평가 수단(VAL)에 의해 설정될 수 있다. 추가적인 평가들의 형태로 추가적인 신호들 또한 제2 평가 수단(VAL)에 의해 생성될 수 있는데, 예를 들어 이것은 결과 메모리(ES)의 결과 메모리 셀들 내의 특정 패턴들에 대응한다. 클럭 생성기(CTR)는 와치독(WDG)의 모든 관련된 블록들(QSTM, AVAL, SR, VAL)에 대한 시간 신호들을 생성한다. 특히, 클럭 생성기(CTR)는 바람직하게 와치독(WDG)에 의한 프로세서(PC)로의 메시지들(MSG)의 송신 시간(time of sending) 및 이 메세지들(MSG)에 대한 프로세서(PC)의 응답들(ANS)에 대한 스케줄링된 수신 시간 간격들(b)의 시간 위치(time position) 및 지속 시간(duration)을 정의한다. 클럭 생성기(CTR)는 이로써, 바람직하게 프로세서(PC)의 메세지들(MSG)을 수신하는, 제1 평가 수단(AVAL)과 협력하여, 버퍼링된 정보 항목들의 결과 메모리 위치들을 미리 결정된 바와 같은 맞는 시간으로 변경하고 또한 맞는 결과 메모리 셀을 삭제하고 또한 제1 평가 수단(AVAL)의 새로운 평가 결과를 맞는 시간에 맞는 결과 메모리 위치에 기록하기 위해 결과 메모리(ES)를 정리한다.
도 2는 결과 메모리(ES)로서 시프트 레지스터(SR)를 가지고, 도 1에 대응한다.
도 3은 본 발명에 따른 2 단계 장치를 보여준다. 이것은 본 발명에 따른 장치의 개별적인 구성요소들의 협력의 기본적인 단순화된 스키마를 보여준다. 와치독(WDG)은 다시 제1 자극 수단(QSTM), 제1 평가 수단(AVAL), 내부 클럭 생성기(CTR), 제1 결과 메모리(ES), 제2 평가 수단(VAL), 추가적인 결과 메모리(ESB) 및 추가적인 제2 평가 수단(VALB)을 포함한다. 프로세서(PC)는 여기서, 다시 추가적인 시스템 구성요소들(SC)을 포함한다. 제1 자극 수단(QSTM)은 와치독(WDG)으로부터 메세지들(MSG)을 프로세서(PC)로 보내고, 프로세서는 그후 이에 맞는 시간들 및 예상되는 내용들 및 맞는 수를 가지는 응답들(ANS)로 응답하는데, 이것은 와치독(WDG)에 의해 점검될 수 있다. 이 점검은, 다시 제1 평가 수단(AVAL)에 의해 수행된다. 제1 평가 수단(AVAL)은 제1 자극 수단(QSTM)이 와치독(WDG)으로부터 프로세서(PC)로 보내고 또한 프로세서가 맞는 시간에 예상되는 내용들 및 맞는 수로 응답들(ANS)에 대한 상기의 응답들(ANS)로 응답되어야 하고, 와치독(WDG)의 제1 평가 수단(AVAL)에 의해 차례로 점검될 수 있는, 이 메시지들(MSG)에 의해 야기되는 와치독(WDG)으로의 프로세서(PC)의 응답들(ANS)을 평가한다. 제1 평가 수단(AVAL)의 이 평가 결과들은 제1 결과 메모리(ES) 내에 버퍼링되고, 이것은 이 평가들의 히스토리를 포함한다. 결과 메모리(ES)는, 다시 결과 메모리 셀들로 구성된다. 결과 메모리(ES)의 결과 메모리 셀 각각은 1부터 n까지 연속적으로 넘버링된다. 이것은 결과 메모리 셀 각각이 한편으로 실제 물리적인 결과 메모리 셀 위치를 가지고 다른 한편으로 실제 물리적인 결과 메모리 셀 위치와 동일해서는 안되는 논리적인 결과 메모리 셀 위치를 가지는 것을 의미한다. 제1 결과 메모리(ES)는 시프트 레지스터(SR)로서 구현될 수 있다. 제1 결과 메모리(ES)는 바람직하게 시간적으로 와치독(WDG)에 의한 프로세서(PC)의 응답(ANS)의 각각의 수신 후 또는 시간적으로 스케줄링된 수신 시간 간격(b)의 종료 시 결과 메모리(ES)로부터 적어도 하나의 버퍼링된 정보 항목(예.Infn)을 삭제한다. 동시에 또는 이와 관련하여, 제1 결과 메모리(ES)는 나머지 (n-1) 삭제되지 않은, 버퍼링된 정보 항목들을 원래 할당된 논리적인 결과 메모리 위치들로부터 제1 결과 메모리(ES)의 다른 논리적인 결과 메모리 위치들로 천이시킨다. 이것은 한편으로 정보 데이터의 제1 결과 메모리(ES)의 다른 물리적인 결과 메모리 셀들로의 실제 변위에 의해, 또는 훨씬 더 단순하게 논리적인 결과 메모리 위치들의 제1 결과 메모리(ES)의 결과 메모리 셀들로의 재할당에 의해, 구현될 수 있다. 가장 단순한 경우에 있어서, 단지 하나의 제1 기록 포인터가 제1 결과 메모리(ES)에 대하여 사용되는데, 이것은 제1 결과 메모리(ES)의 결과 메모리 셀들 중 어느 것이 다음에 삭제될지 정의한다. 제1 결과 메모리(ES)의 결과 메모리 셀들 중 하나는 그후 단지 삭제 값만 포함한다. 버퍼링될 새로운 정보 항목(Inf1)은 그후 제1 결과 메모리(ES)의 이 결과 메모리 셀에 기록된다. 이 기록 프로세스는 동시에 제1 결과 메모리(ES)의 이 결과 메모리 셀의 이전 정보 항목의 삭제 프로세스를 나타낼 수 있다. 적어도 정보 항목의 제1 정보 부분은 제1 결과 메모리(ES)의 관련된 결과 메모리 셀 내에 정의된다. 적어도 제1 평가 수단(AVAL)에 의한 수신된 응답(ANS)의 평가의 결과는 나머지 (n-1) 버퍼링된 정보 항목들 중 어느 것도 천이되지 않은 제1 결과 메모리(ES)의 관련 논리적인 결과 메모리 위치에서 적어도 새로운 버퍼링된 정보 항목(예.Inf1)의 새로운 제1 부분으로서 사용된다. 이 결과가 논리 값 "맞음" 또는 "틀림"에 대응하여 평가되었는지에 종속하여, 제1 결과 메모리(ES)의 연관된 결과 메모리 셀은 그후 연관된 논리 값을 포함한다. 이로써 버퍼링된 정보 항목들(Inf1 내지 Infn)은 도 3의 예에 있어서 제2 평가 수단(VAL)에 의해 평가된다. 이들은 마지막 평가 결과들을 반영하는, 제1 결과 메모리(ES) 내에 또는 제1 시프트 레지스터(SR) 내에 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가한다. 여기서, 제2 평가 수단(VAL)은 또한 적절하다면 단지 하나 이상의 추가적인 평가를 생성할 수 있다. 예를 들어 제1 결과 메모리(ES) 또는 제1 시프트 레지스터(SR)의 내용의 평가의 범위 내에서 이 제2 평가 수단(VAL)은, 예를 들어 결과 메모리(ES)의 결과 메모리 셀들 내의 "맞음" 정보 항목들의 수를 정의할 수 있고 이를 제1 임계 값과 비교할 수 있다. 이로써 결정된 수가 제1 임계 값 이하에 놓인다면, 결과는 예를 들어 논리적인 값에 대응하여 "맞음"으로 평가되고 다른 경우에 있어서 논리적인 값에 대응하여 "틀림"으로 평가된다.
제2 평가 수단(VAL)의 이 평가 결과들은 이제 유사하게 도 1과 대조적으로 추가적인 결과 메모리(ESB) 내에 버퍼링된다. 이것은 이 평가들의 히스토리를 저장한다. 추가적인 결과 메모리(ESB)는, 제1 결과 메모리(ES)와 유사하게, 결과 메모리 셀들로 구성된다. 추가적인 결과 메모리(ESB)의 각각의 추가적인 결과 메모리 셀은 1부터 m까지의 수에 의해 연속적으로 넘버링된다. 이것은 한편으로 각각의 추가적인 결과 메모리 셀은 실제 물리적인 추가적인 결과 메모리 셀 위치를 가지고 다른 한편으로 실제 물리적인 추가적인 결과 메모리 셀 위치와 동일해서는 안되는 논리적인 추가적인 결과 메모리 셀 위치를 가지는 것을 의미한다. 추가적인 결과 메모리(ESB)는 추가적인 시프트 레지스터(SRB)로 구현될 수 있다. 추가적인 결과 메모리(ESB)는 적어도 하나의 추가적인 버퍼링된 정보 항목(예.InfmB)을 추가적인 결과 메모리(ESB)로부터 시간적으로 와치독(WDG)에 의한 프로세서(PC)의 응답(ANS)의 각각의 수신 후 또는 시간적으로 스케줄링된 수신 시간 간격(b)의 종료 시 삭제한다. 동시에 또는 이와 연관하여, 추가적인 결과 메모리(ESB)는 나머지 (m-1) 삭제되지 않은 버퍼링된 추가적인 정보 항목득을 원래 연관된 논리적인 추가적인 결과 메모리 위치들로부터 추가적인 결과 메모리(ESB)의 다른 논리적인 추가적인 결과 메모리 위치들로 천이시킨다. 이것은 한편으로 추가적인 정보 데이터의 추가적인 결과 메모리(ESB)의 다른 물리적인 추가적인 결과 메모리 셀들로의 실제 변위에 의해, 또는 훨씬 더 단순하게 논리적인 추가적인 결과 메모리 위치들의 추가적인 결과 메모리(ESB)의 추가적인 물리적인 결과 메모리 셀들로의 재할당에 의해, 구현될 수 있다. 가장 단순한 경우에 있어서 단지 하나의 추가적인 기록 포인터가 추가적인 결과 메모리(ESB)를 위해 사용되는데, 이것은 추가적인 결과 메모리(ESB)의 추가적인 결과 메모리 셀들 중 어느 것이 다음에 삭제되거나 또는 덮어써질지 정의한다. 추가적인 결과 메모리(ESB)의 추가적인 결과 메모리 셀들 중 하나는 그후 단지 삭제된 값을 포함한다. 버퍼링될 새로운 추가적인 정보 항목(Inf1B)은 그후 추가적인 결과 메모리(ESB)의 이 추가적인 결과 메모리 셀에 기록된다. 이 기록 프로세스는 동시에 추가적인 결과 메모리(ESB)의 이 추가적인 결과 메모리 셀의 이전의 추가적인 정보 항목의 삭제 프로세스를 나타낼 수 있다. 추가적인 정보 항목의 제1 정보 부분은 적어도 추가적인 결과 메모리(ESB)의 관련 추가적인 결과 메모리 셀 내에 정의된다. 적어도 제2 평가 수단(VAL)에 의한 제1 결과 메모리(ES)의 내용의 추가적인 평가의 추가적인 결과는 적어도 나머지 (n-1) 버퍼링된 추가적인 정보 항목들 중 어느 것도 천이되지 않은 추가적인 결과 메모리(ESB)의 관련 추가적인 결과 메모리 위치에서 새로운 버퍼링된 추가적인 정보 항목(예.Inf1B)의 새로운 제1 부분으로서 사용된다. 이 추가적인 결과가 논리 값 "맞음" 또는 "틀림"에 대응하여 평가되었는지에 종속하여, 추가적인 결과 메모리(ESB)의 연관된 추가적인 결과 메모리 셀이 그후 연관된 논리 값을 포함한다. 이로써 버퍼링된 m 추가적인 정보 항목들(Inf1B 내지 InfmB)은 이제 추가적인 제2 평가 수단(VALB)에 의해 도 3의 예에서 평가된다. 이들은 제2 평가 수단(VAL)의 마지막 평가 결과들을 반영하는, 추가적인 결과 메모리(ESB) 내에 또는 추가적인 시프트 레지스터(SRB) 내에 버퍼링된 m 정보 항목들(Inf1B 내지 InfmB)을 평가한다. 여기서, 추가적인 제2 평가 수단(VALB)은 또한 적절하게 단지 하나 이상의 추가적인 평가를 생성할 수 있다. 도 3의 예에 있어서 이것들은 제1 경고 신호(WRN) 및 제2 경고 신호(WRN2)이다. 예를 들어 추가적인 결과 메모리(ESB) 또는 추가적인 시프트 레지스터(SRB)의 내용의 평가의 범위 내에서 이 추가적인 제2 평가 수단(VALB)은 예를 들어 추가적인 결과 메모리(ESB)의 추가적인 결과 메모리 셀들 내의 "맞음" 정보 항목들의 수를 정의할 수 있고 또한 예를 들어 도 1과 유사하게, 제1 추가적인 임계 값과 이것들을 비교할 수 있다. 이로써 결정된 수가 제1 추가적인 임계 값 이하에 놓여 있다면, 예를 들어, 제어 신호(RES) 또는 프로세서(PC) 또는 그 부분들 또는 다른 시스템 구성요소들(SC)에 영향을 미칠 수 있는 다른 대응하는 신호가 설정될 수 있다. 이로써 결정된 수가 제2 추가적인 임계 값 이하에 놓인다면, 예를 들어 제1 경고 신호(WRN)가 설정될 수 있고, 그 결과 프로세서(PC) 또는 그 부분들 또는 다른 시스템 구성요소들(SC)은 프로세서 또는 시스템 부하를 감소시키기 위한 조치들을 도입할 수 있다. 이로써 결정된 수가 제3 추가적인 임계 값 이하에 놓인다면, 예를 들어 제2 경고 신호(WRN2)가 설정될 수 있고, 그 결과 프로세서(PC) 또는 그 부분들 또는 다른 시스템 구성요소들(SC)은 프로세서 또는 시스템 부하를 더 감소시킬 수 있는 추가적으로 도달하는 조치들을 도입할 수 있다. 이러한 조치들이 충분하지 않다면, 예를 들어 전체 시스템 또는 프로세서 재시작으로 귀결될 수 있는, 예를 들어 제1 제어 신호(RES)는, 예를 들어 마지막으로 설정될 수 있다.
이전에서와 같이, 하지만 추가적인 신호들은 추가적인 평가들의 형태로 추가적인 제2 평가 수단(VALB)에 의해 물론 여기서 생성될 수 있는데, 이것은 예를 들어 추가적인 결과 메모리(ESB)의 추가적인 결과 메모리 셀들 내의 특정 패턴들에 대응할 수 있다. 도 3의 예에 있어서 클럭 생성기(CTR)는 와치독의 모든 관련 블록들(QSTM, AVAL, ES, VAL, ESB, VALB)에 대한 시간 신호들을 생성한다. 특히, 클럭 생성기(CTR)는 다시 바람직하게 프로세서(PC)로의 메세지들(MSG)의 송신 시간 및 이 메세지들(MSG)에 대한 프로세서(PC)의 응답들(ANS)에 대한 스케줄링된 수신 시간 간격들(b)의 시간 위치 및 지속 시간을 정의한다. 이로써 클럭 생성기(CTR)는, 바람직하게 프로세서(PC)의 메세지들(MSG)을 수신하는, 제1 평가 수단(AVAL)과 협력하여, n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 결과 메모리 위치들을 미리 결정된 바와 같은 맞는 시간들로 변경하고 또한 맞는 결과 메모리 셀을 삭제하고 또한 제1 평가 수단(AVAL)의 새로운 평가 결과를 맞는 시간에 제1 결과 메모리(ES)의 맞는 결과 메모리 위치에 기록하기 위해 결과 메모리(ES)를 정리한다. 도 3의 예에 있어서의 클럭 생성기(CTR)는 추가적으로, 바람직하게 제2 평가 수단(VAL)과 협력하여, 유사하게 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfnB)의 추가적인 결과 메모리 위치들을 미리 결정된 바와 같은 맞는 시간들로 변경하고 또한 맞는 추가적인 결과 메모리 셀을 삭제하고 또한 맞는 시간에 추가적인 결과 메모리(ESB)의 맞는 추가적인 결과 메모리 위치로 제2 평가 수단(VAL)의 새로운 평과 결과를 기록하기 위해 추가적인 결과 메모리(ESB)를 정리한다.
도 4는 도 3에 대응하는데, 이때 제1 결과 메모리(ES)는 시프트 레지스터(SR)이고 추가적인 결과 메모리(ESB)는 추가적인 시프트 레지스터(SRB)이다.
도 5 내지 도 7은 도 2에 대응하는 시프트 레지스터(SR)를 가지고, 예시적인 1 단계 솔루션의 예시적이고, 연속적인 시간적 행위를 대략적으로 보여준다. 클럭 생성기(CTR)는 예시적인 윈도우 신호(WD)를 생성한다. 도 5 내지 도 7의 예에 있어서 1-레벨은 응답들이 예상되지 않는 것을 의미하고 또한 그 내용에 무관하게, 1-레벨을 가지는 시간 간격들에 있어서 응답들은 "틀림"으로 평가된다. 윈도우 신호(WD)의 0-레벨을 가지는 시간 간격들에 있어서, 바람직하게 미리 결정된 수의 응답들이 예상된다. 그 내용들이 맞다면, 즉 미리 결정가능한 내용에 대응한다면, 이들은 "맞음"으로 평가된다. 응답들의 벗어나는 수 또한 적절하게 "틀림" 평가로 이어질 수 있다. 도 5 내지 도 7의 예는, 예를 들어 27 개의 시간적인 시간 간격들(P1 내지 P27)을 보여준다. 이 예시적인 27 개의 시간 간격들(P1 내지 P27) 각각은 예를 들어 제1 시간 간격(a) 및 제2 시간 간격(b)으로 나눠진다. 도 5 내지 도 7의 예에 있어서 예시적인 윈도우 신호(WD)는 제1 시간 간격(a)에서 논리적인 1-레벨에 있고 제2 시간 간격(b)에서 논리적인 0-레벨에 있다. 도 5 내지 도 7에 있어서 응답들(ANS)의 시간들은 윈도우 신호(WD) 아래 좌에서 우로의 타임라인 상에서 보여진다. 각각의 응답(ANS)의 시간은 윈도우 신호(WD)와 시간적으로 관련있는 타임라인 상에 대응하는 위치에 상측 또는 하측 화살표에 의해 기호화된다. 하측 화살표는 그 내용이 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된, 와치독(WDG)으로의 프로세서(PC)의 응답(ANS)에 대응한다. 상측 화살표는 그 내용이 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된, 와치독(WDG)으로의 프로세서(PC)의 응답(ANS)에 대응한다. 도 5 내지 도 7의 좌측에는 "맞음"에 대한 "OK" 및 "틀림"에 대한 "NOK" 값들이 표시되어 있다. 도 5 내지 도 7의 예에 있어서 시프트 레지스터(SR)는 제1 결과 메모리(ES)로 사용된다. 이 예에 있어서 시프트 레지스터(SR)는 예를 들어 8 비트를 포함한다. 제1 시간 간격(P1)에서 이것은 값 "00111111"을 포함한다. "b"는 값들이 논리적인 "0"(= "틀림") 또는 논리적인 "1"(="맞음")에 대응할 수 있는 비트 값들임을 지시하도록 의도된다.
제1 시간 간격(P1)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 이 예에 있어서 와치독(WDG)의 내부 클럭 생성기(CTR)는, 통상적으로 구현에 의해 결정될 수 있는, 일정한 지연을 가지는 응답(ANS)의 수신을 고려하여, 프로세서(PC)의 응답(ANS)의 수신 시간 간격에서, 좌로의 시프트 연산과 관련하여 제1 시프트 레지스터(SR)로 제1 평가 수단(AVAL)의 평가 결과의 전달을 생성한다. 시프트 레지스터(SR)의 내용은, 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 그후 이 예에 있어서 "01111111"이다.
제2 시간 간격(P2)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11111111"이다.
제3 시간 간격(P3)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11111111"이다.
제4 시간 간격(P4)에 있어서 와치독(WDG)은 스케줄링되지 않은 수신 시간 간격(a)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞지 않는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11111110"이다.
제5 시간 간격(P5)에 있어서 와치독(WDG)은 스케줄링되지 않은 수신 시간 간격(a)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞지 않는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11111100"이다.
제6 시간 간격(P6)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스(SR)의 내용은 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11111001"이다.
제7 시간 간격(P7)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11110010"이다.
제8 시간 간격(P8)에 있어서 와치독(WDG)은 스케줄링되지 않은 수신 시간 간격(a)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞지 않는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11100100"이다.
제9 시간 간격(P9)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11001000"이다.
제10 시간 간격(P10)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "10010001"이다.
제11 시간 간격(P11)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00100011"이다.
제12 시간 간격(P12)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "01000111"이다.
제13 시간 간격(P13)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 하지만, 프로세서의 하나의 응답(ANS)만이 예상되었다. 그러므로 이 예에 있어서, 실제로 맞는 내용을 갖는 프로세서(PC)의 응답들(ANS)은 "틀림"으로 평가된다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "10001110"이다.
제14 시간 간격(P14)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00011100"이다.
제15 시간 간격(P15)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00111001"이다.
제16 시간 간격(P16)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "01110010"이다.
제17 시간 간격(P17)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11100100"이다.
제18 시간 간격(P18)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "11001000"이다.
제19 시간 간격(P19)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "10010000"이다.
제20 시간 간격(P20)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00100000"이다.
제21 시간 간격(P21)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "01000000"이다.
제22 시간 간격(P22)에 있어서 와치독(WDG)은 스케줄링되지 않은 수신 시간 간격(a)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞지 않는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "10000000"이다.
제23 시간 간격(P23)에 있어서 프로세서(PC)의 응답(ANS)은 스케줄링된 수신 시간 간격(b)에서 예상되었지만, 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 어떠한 응답(ANS)도 수신하지 않는다. 이것은 여기서 제1 평가 수단(AVAL)에 의해 예를 들어 "틀림"으로 평가되는 응답(ANS)으로 평가된다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00000000"이다.
제24 시간 간격(P24)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00000000"이다.
제25 시간 간격(P25)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00000001"이다.
제26 시간 간격(P26)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00000010"이다.
제27 시간 간격(P27)에 있어서 와치독(WDG)은 스케줄링된 수신 시간 간격(b)에서 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되는 응답(ANS)을 수신한다. 시프트 레지스터(SR)의 내용은 맞지 않는 응답(ANS)이 맞는 시간에 수신되었기 때문에, 평가의 전달 및 구현된 시프트 연산 후, 그후 이 예에 있어서 "00000100"이다.
제2 평가 수단(VAL)은 도 5 내지 도 7의 예시적인 시프트 레지스터(SR) 내의 정보 항목들((Inf1 내지 Inf8)을 병렬로 평가한다. 이 예에 있어서 시프트 레지스터(SR)의 내용은 시프트 레지스터의 각각의 시프트 연산 후 제2 평가 수단에 의해 평가된다. 이것은 여기서 시프트 레지스터(SR) 내의 1-레벨들을 카운팅하는 것에 의해 구현되는데, 이것은 예시적인 카운트 값(NO)으로, "맞음"으로 평가되는 최근의 8 개의 시간 간격들의 응답들(ANS)을 구체화한다. 물론 다른 카운팅 방법들 및 평가들도 명백하게 가능하다. 이 예에 있어서 제어 신호(RES)는 예를 들어 시프트 레지스터(SR)가 최근 8 개의 시간 간격들에서 "맞음" 정보로 평가되었던 8 개의 시프트 레지스터 셀들의 8 개의 정보 항목들이 어떠한 정보도 포함하지 않는다면 설정된다. 구현에 따라서 제어 신호(RES)가 도 5 내지 도 7에 도시된 바와 같은 0 비복귀 신호(NRZ 신호, non-return-to-zero signal)가 아니라, 조건의 발생시 단시간 동안만 활성화되고 그후 조건이 다시 발생할 때만 다시 활성화되는, 0 복귀 신호(RTZ 신호, return-to-zero signal)이라면, 이것은 편리할 수 있다. 이 예에 있어서, 제1 경고 신호(WRN)는 시프트 레지스터(SR)가 최근 8 개의 시간 간격들에서 3 개의 맞음 정보 항목들에 대하여 예를 들어 3 개 이하의 정보 항목들(Inf1 내지 Inf8)을 포함한다면 설정된다. 이 예에 있어서 제2 경고 신호(WRN2)는 시프트 레지스터(SR)가 마지막 8 개의 시간 간격들에서 5 개의 맞음 정보 항목들에 대하여 예를 들어 5 개 이하의 정보 항목들(Inf1 내지 Inf8)을 포함한다면 설정된다.
도 8은 도 4에 대응하는 예시적인 2 단계 방법을 보여준다. 제1 결과 메모리(ES)는 여기서 4 비트의 예시적인 폭을 가지는 제1 시프트 레지스터(SR)에 의해 실현된다. 각각의 예에 있어서 제1 시프트 레지스터(SR)는 각각의 응답(ANS)의 수신시 좌로 시프트 연산을 수행하고 또한 가장 우측에 배치된 시프트 레지스터 셀(결과 메모리 셀)로 제1 평가 수단(AVAL)의 평가 결과를 전달한다. 개선된 명확성을 위해, 시프트 레지스터(SR)의 4 개의 버퍼링된 정보 항목들(Inf1 내지 Inf4)의 예시적인 시간적으로 서로 다른 값들은 아래로 오프셋을 가지고 기록되어 있다.
제1 시간 간격(P1)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 그리고 0 개의 예상되지 않는 응답들(ANS)을 수신한다. 모든 응답들(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 어느 것도 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가되지 않는다. 모든 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 스케줄링되지 않은 수신 시간 간격(a)에서 수신되는 응답들은 없다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 4 개의 구현된 시프트 연산들 후 "1111"이다.
제2 시간 간격(P2)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 그리고 0 개의 예상되지 않는 응답들(ANS)을 수신한다. 3 개의 응답들(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 하나는 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된다. 3 개의 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 하나의 응답은 스케줄링되지 않은 수신 시간 간격(a)에서 수신된다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 4 개의 구현된 시프트 연산들 후 "0111"이다.
제3 시간 간격(P3)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 그리고 0 개의 예상되지 않는 응답들(ANS)을 수신한다. 2 개의 응답들(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 2 개는 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된다. 3 개의 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 하나의 응답은 스케줄링되지 않은 수신 시간 간격(a)에서 수신된다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 4 개의 구현된 시프트 연산들 후 "0101"이다.
제4 시간 간격(P4)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 그리고 0 개의 예상되지 않는 응답들(ANS)을 수신한다. 하나의 응답(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 3 개는 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된다. 3 개의 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 하나의 응답은 스케줄링되지 않은 수신 시간 간격(a)에서 수신된다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 4 개의 구현된 시프트 연산들 후 "0001"이다.
제5 시간 간격(P5)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 그리고 0 개의 예상되지 않는 응답들(ANS)을 수신한다. 하나의 응답들(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 3 개는 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된다. 3 개의 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 하나의 응답은 스케줄링되지 않은 수신 시간 간격(a)에서 수신된다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 4 개의 구현된 시프트 연산들 후 "0000"이다.
제6 시간 간격(P6)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 응답들(ANS) 대신 단지 3 개만 수신한다. 2 개의 응답들(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 하나는 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된다. 3 개의 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 스케줄링되지 않은 수신 시간 간격(a)에서 수신된 응답은 없다. 누락된 응답은 여기서 예를 들어 "틀림" 응답으로 평가된다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 3 개의 구현된 시프트 연산들 후 "0110"이다.
제7 시간 간격(P7)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 응답들(ANS) 대신 단지 3 개만 수신한다. 하나의 응답(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 2 개는 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된다. 3 개의 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 스케줄링되지 않은 수신 시간 간격(a)에서 수신된 응답은 없다. 누락된 응답은 여기서 예를 들어 "틀림" 응답으로 평가된다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 3 개의 구현된 시프트 연산들 후 "0001"이다.
제8 시간 간격(P8)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 응답들(ANS) 대신 5 개를 수신한다. 2 개의 응답들(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 3 개는 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된다. 4 개의 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 하나의 응답이 스케줄링되지 않은 수신 시간 간격(a)에서 수신된다. 맞는 내용을 갖는 추가적인 응답은 여기서 예를 들어 "틀림" 응답으로 평가된다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 5 개의 구현된 시프트 연산들 후 "1000"이다.
제9 시간 간격(P9)의 시작에서 시프트 레지스터(SR)의 내용은 리셋 값, 여기서는 예를 들어 "0000"으로, 리셋된다. 이 시간 간격에서 와치독(WDG)은 프로세서(PC)의 4 개의 예상되는 응답들(ANS) 4 개를 수신한다. 하나의 응답(ANS)은 제1 평가 수단(AVAL)에 의해 "맞음"으로 평가된다. 응답들(ANS) 중 3 개는 제1 평가 수단(AVAL)에 의해 "틀림"으로 평가된다. 3 개의 예상되는 응답들은 그 스케줄링된 수신 시간 간격(b)에서 수신된다. 하나의 응답이 스케줄링되지 않은 수신 시간 간격(a)에서 수신된다. 시프트 레지스터(SR)의 내용은 이 예에 있어서 그후 평가의 채택 및 4 개의 구현된 시프트 연산들 후 "0010"이다.
도 8의 이 예에 있어서, 제2 평가 수단(VAL)은 카운트 값(NO)의 형태로 "맞음"으로 평가되는, 와치독(WDG)으로의 마지막 4 개의 응답들을 카운트한다. 이 예에 있어서 제2 평가 수단(VAL)은 이로써 결정된 이 카운트 값(NO)을 제4 임계 값과 비교한다. 이 예에 있어서 카운트 값(NO)이 3인 제4 임계 값 이하에 놓이면, 평가 신호(BW)가 이로써 설정된다. 카운트 값이 그 이상이면, 이 예시적인 평가 신호(BW)는 리셋된다.
이 평가 신호(BW)의 값은 예를 들어 각각의 시간 간격의 종료시, 즉 응답들(ANS)에 대한 각각의 스케줄링된 수신 시간 간격(b)의 종료시, 여기서 추가적인 결과 메모리(ESB)로 표현되는, 추가적인 시프트 레지스터(SRB)로 채용된다.
점검은, 제1 시간 간격(P1) 및 제2 시간 간격(P2)에서 평가 신호(BW)의 논리적인 레벨의 형태로 귀결되고 이로써 여기서 "맞음"을 의미하는, 1-레벨로 평가되고, 다른 시간 간격들에서 여기서 "틀림"을 의미하는, 0-레벨로 평가된다.
이로써 추가적인 시프트 레지스터(SRB)에 저장되는 이 점검 결과들은 추가적인 제2 평가 수단(VALB)에 의해 평가된다. 이것은 여기서 예를 들어 추가적인 시프트 레지스터(SRB) 내의 1-레벨들을 카운팅하는 것에 의해 구현된다. 제2 카운트 값(CCNTB)은 이로써 추가적인 제2 평가 수단(VALB)에 의해 결정된다.
추가적인 제2 평가 수단(VALB)은 이 제2 카운트 값(CCNTB)을 예를 들어 제1 임계 값과 비교하는데, 여기서는 예를 들어 1이다. 제2 카운트 값(CCNTB)이 제1 임계 값 이하에 놓이면, 도 8의 예에 있어서 제어 신호(RES)가 이로써 설정되고 그렇지 않다면 설정되지 않는다.
추가적인 제2 평가 수단(VALB)은 도 8의 예에 있어서 제2 카운트 값(CCNTB)을 예를 들어 여기서 5인, 제2 임계 값과 비교한다. 제2 카운트 값(CCNTB)이 제2 임계 값 이하에 놓이면, 도 8의 예에 있어서 제1 경고 신호(WRN)가 이로써 설정되고 그렇지 않다면 설정되지 않는다.
추가적인 제2 평가 수단(VALB)은 도 8의 예에 있어서 제2 카운트 값(CCNTB)을 예를 들어 여기서 3인, 제3 임계 값과 비교한다. 제2 카운트 값(CCNTB)이 제3 임계 값 이하에 놓이면, 도 8의 예에 있어서 제2 경고 신호(WRN2)가 이로써 설정되고 그렇지 않다면 설정되지 않는다.
도 9의 예는 도 2에 그 기본적인 구조에 있어서 대응한다. 하지만 제2 평가 수단(VAL)에 의한 시프트 레지스터(SR)의 평가는, 이제 도 5 내지 도 7에 대응하는 평가와 다르게 구현된다. 이제 평가되는 것은 1-정보로서 시프트 레지스터(SR)에 저장되는 맞는 응답들의 수가 아니고, 대신 패턴이다. 여기서, 제2 평가 수단은 패턴 "0101"을 검출하고자 시도한다. 이것이 시프트 레지스터(SR)의 4 개의 연속하는 시프트 레지스터 셀들에 존재하면, 이 예에 있어서 내부 평가 신호(여기서 C0101)는 1로 설정된다. 제2 평가 수단(VAL)의 상측/하측 카운터(CCNT)는 평가 신호(C0101)가 1이면 각각의 시간 간격(P1 내지 P9)의 종료시 상측으로 카운트되고, 만약 0이면 하측으로 카운트된다. 상측/하측 카운터(CCNT)의 값이 제1 임계 값(여기서 2) 이상이면, 제1 경고 신호(WRN)는 설정된다. 상측/하측 카운터(CCNT)의 값이 제2 임계 값(여기서는 언급되지 않음) 이상이면, 제2 경고 신호(WRN2)가 설정된다. 상측/하측 카운터(CCNT)의 값이 제3 임계 값(여기서는 언급되지 않음) 이상이면, 제어 신호(RES)가 설정된다.
본 발명은 또한 특징들의 이하의 그룹들 중 하나에 의해 대체적으로 설명될 수 있는데, 이때 특징들의 그룹들은 임의로 서로 결합될 수 있고, 또한 특징들의 하나의 그룹 내의 개별적인 특징들은 하나 또는 그 이상의 다른 특징들의 그룹들의 하나 또는 그 이상의 특징들 및/또는 이전에 설명된 실시예들 중 하나 또는 그 이상과 결합될 수 있다.
1. 프로세서(PC)를 감시하기 위한 장치에 있어서,
- 와치독(WDG)을 포함하고 또한
- 와치독(WDG)의 부분으로서 클럭 생성기(CTR)를 포함하고, 또한
- 와치독(WDG)의 부분으로서 시프트 레지스터(SR)를 포함하고, 또한
- 시프트 레지스터(SR)를 형성하는, n 시프트 레지스터 셀들 내에 저장되는, n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이것은 1부터 n까지 연속적으로 넘버링될 수 있고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링되는 n 시프트 레지스터 위치들로부터 고유한 논리적인 시프트 레지스터 위치를 가지고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 가지고 또한 가능하다면 추가적인 정보 부분들을 가질 수 있고, 또한
- 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)의 전송을 위한 와치독(WDG)의 부분으로서 제1 자극 수단(QSTM)을 포함하고,
- 와치독(WDG)으로의 프로세서(PC)의 응답들(ANS)의 평가를 위한 와치독(WDG)의 부분으로서 제1 평가 수단(AVAL)을 포함하고, 또한
- 이때 와치독(WDG)은 프로세서(PC)로
프로세서(PC) 자체에 또한 추가적인 시스템 구성요소들(SC)에 관련될 수 있는, 메세지들(MSG)을 보내도록 작동가능하고,
- 이때 프로세서(PC)는 이 메시지들(MSG)에 종속하여 와치독(WDG)으로 응답들(ANS)을 보내도록 작동가능하고,
- 이때 와치독(WDG)은 제1 평가 수단(AVAL)을 이용해, "맞음" 또는 "틀림"으로 프로세서(PC)의 응답(ANS)을 평가하도록 작동가능하고,
- 이때
- 그 내용이 적어도 하나의 가능한 예상된 내용과 일치하면, 및
- 그 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되면,
응답(ANS)은 "맞음"이고,
- 이때
- 응답(ANS)의 내용이 적어도 하나의 가능한 예상된 내용과 일치하지 않으면, 또는
- 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되지 않으면,
응답은 "틀림"이고,
- 프로세서(PC)의 응답(ANS)의 각각의 수신 시, 시프트 레지스터(SR)는,
- 이 시프트 레지스터(SR)로부터 이 시프트 레지스터(SR)의 시프트 레지스터 셀 내의 n번째 논리적인 시프트 레지스터 위치에서 n번째 버퍼링된 정보 항목(Infn)을 삭제하고, 또한
- (n-1) 버퍼링된 정보 항목들 각각을 j번째 논리적인 시프트 레지스터 위치(pj, 1≤j≤(n-1)로부터 (j+1)번째 논리적인 시프트 레지스터 위치(pj, 2≤j≤n)로 천이시키고,
- "맞음" 또는 "틀림"에 대한 논리 값에 대응하여, 적어도 새로운 1번째 버퍼링된 정보 항목(Inf1)의 새로운 제1 정보 부분으로서 적어도 프로세서(PC)에 의한 수신된 응답(ANS)의 평가 결과를 이용하는, 장치.
2. 특징 1에 따른 장치에 있어서, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 이때 제2 평가 수단(VAL)은, 시프트 레지스터(SR)의 메모리 셀들 내의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경할 수 있는 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는, 장치.
3. 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 프로세서의 부분으로서 추가적으로 감시가능한 시스템 구성요소들(SC)을 포함하는, 장치.
4. 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제1 예상된 응답(ANS1)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제1 수신 시간 간격(b1)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제1 예상된 응답(ANS1)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 제2 예상된 응답(ANS2)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제2 수신 시간 간격(b2)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제2 예상된 응답(ANS2)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 이때 미리 결정된 제1 수신 시간 간격(b1) 및 미리 결정된 제2 수신 시간 간격(b2)은 서로 다르고 또한 서로 중첩되고,
- 이때 미리 결정된 제1 수신 시간 간격(b1)은 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 또한
- 이때 미리 결정된 제2 수신 시간 간격(b2)은 제1 응답(ANS1)의 평가에 영향을 미치지 않는, 장치.
5. 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 와치독(WDG)은, 제1 평가 수단(AVAL)을 이용해, 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하도록 작동가능하고,
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하지 않거나, 또는 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인, 장치.
6. 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가가 추가적으로 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Infj 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하는 것을 특징으로 하는, 장치.
7. 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가가 추가적으로 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Infj 내지 Infn)에 종속하는 것을 특징으로 하는, 장치.
8. 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제2 평가 수단(VAL)은 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 추가적으로 적어도 하나의 추가적인 평가를 생성하도록 작동가능하고,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)은 제1 정보 부분에 더하여 추가적인 정보 부분으로서 제2 평가 수단(VAL)의 버퍼링될 추가적인 평가를 추가적으로 포함하는 것을 특징으로 하는, 장치.
9. 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 제2 평가 수단(VAL)은, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 j≠k)의 적어도 각각의 하나의 정보 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 적어도 하나의 제2 추가적인 평가를 추가적으로 생성하도록 작동가능한 것을 특징으로 하는, 장치.
10. 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 미리 결정된 수신 시간(b)의 종료시 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
11. 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
12. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 시프트 레지스터 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 1 보다 큰 양의 정수이고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 시프트 레지스터 위치들로부터 고유한 논리적인 추가적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 추가적인 시프트 레지스터(SRB)의 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 평가 수단(VALB)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 프로세서(PC)의 각각의 응답 수신시,
- 이 추가적인 시프트 레지스터(SRB)로부터 추가적인 시프트 레지스터(SRB)의 시프트 레지스터 셀 내의 m번째 논리적인 추가적인 시프트 레지스터 위치에 있는 m번째 버퍼링된 정보 항목(InfmB)을 삭제하고,
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 논리적인 추가적인 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 논리적인 추가적인 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 위치로서, 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들(InfjB)에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
13. 이전의 특징들 중 하나 또는 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 시프트 레지스터 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 1 보다 큰 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 시프트 레지스터 위치들로부터 고유한 논리적인 추가적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 수신 시간 간격(b)의 종료시 또는 수신 시간 간격(b)의 각각의 종료시,
- 이 추가적인 시프트 레지스터(SRB)로부터 추가적인 시프트 레지스터(SRB)의 시프트 레지스터 셀 내의 m번째 논리적인 추가적인 시프트 레지스터 위치에 있는 m번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고,
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 논리적인 추가적인 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 논리적인 추가적인 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 위치로서, 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들(InfjB)에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
14. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 시프트 레지스터 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 시프트 레지스터 위치들로부터 고유한 논리적인 추가적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 미리 결정된 또는 미리 설정된 수 q의 연속적인 수신 시간 간격들(b)의 종료시,
- 이 추가적인 시프트 레지스터(SRB)로부터 추가적인 시프트 레지스터(SRB)의 시프트 레지스터 셀 내의 m번째 논리적인 추가적인 시프트 레지스터 위치에 있는 m번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고,
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 논리적인 추가적인 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 논리적인 추가적인 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 위치로서, 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
15. 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
16. 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
17. 특히 이전의 특징들 중 어느 하나에 따른 프로세서(PC)를 감시하기 위한 장치에 있어서,
- 와치독(WDG)을 포함하고 또한
- 와치독(WDG)의 부분으로서 클럭 생성기(CTR)를 포함하고, 또한
- 와치독(WDG)의 부분으로서 결과 메모리(ES)를 포함하고, 또한
- 결과 메모리(ES)를 형성하는, n 결과 메모리 셀들 내에 저장되는, n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이것은 1부터 n까지 연속적으로 넘버링될 수 있고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링되는 n 결과 메모리 위치들로부터 고유한 논리적인 결과 메모리 위치를 가지고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 가지고 또한 가능하다면 추가적인 정보 부분들을 가질 수 있고, 또한
- 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)의 전송을 위한 와치독(WDG)의 부분으로서 제1 자극 수단(QSTM)을 포함하고,
- 와치독(WDG)으로의 프로세서(PC)의 응답들(ANS)의 평가를 위한 와치독(WDG)의 부분으로서 제1 평가 수단(AVAL)을 포함하고, 또한
- 이때 와치독(WDG)은 프로세서(PC)로
프로세서(PC) 자체에 또한 추가적인 시스템 구성요소들(SC)에 관련될 수 있는, 메세지들(MSG)을 보내도록 작동가능하고,
- 이때 프로세서(PC)는 이 메시지들(MSG)에 종속하여 와치독(WDG)으로 응답들(ANS)을 보내도록 작동가능하고,
- 이때 와치독(WDG)은 제1 평가 수단(AVAL)을 이용해, "맞음" 또는 "틀림"으로 프로세서(PC)의 응답(ANS)을 평가하도록 작동가능하고,
- 이때
- 그 내용이 적어도 하나의 가능한 예상된 내용과 일치하면, 및
- 그 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되면,
응답(ANS)은 "맞음"이고,
- 이때
- 응답(ANS)의 내용이 적어도 하나의 가능한 예상된 내용과 일치하지 않으면, 또는
- 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되지 않으면,
응답은 "틀림"이고,
- 프로세서(PC)의 응답(ANS)의 각각의 수신 시, 결과 메모리(ES)는,
- 이 결과 메모리(ES)로부터 이 결과 메모리(ES)의 결과 메모리 셀 내의 j번째 논리적인 결과 메모리 위치에서 버퍼링된 정보 항목(예. Infj)을 삭제하고, 이때 1≤j≤n이고, 또한
- 나머지 (n-1) 버퍼링된 정보 항목들(Infk, 1≤k≤n 및 k≠j)을 각각의 k번째 결과 메모리 위치(pk, 1≤k≤m 및 k≠j)로부터 다른 논리적인 결과 메모리 위치(pk', k'≠k 및 1≤k'≤n))로 천이시키고, 또한
- "맞음" 또는 "틀림"에 대한 논리 값에 대응하여, 나머지 (n-1) 버퍼링된 정보 항목들 중 어느 것도 천이되지 않은 논리적인 결과 메모리 위치에서 적어도 j번째 버퍼링된 정보 항목(예. Infj')의 새로운 제1 부분으로서 적어도 프로세서(PC)에 의한 수신된 응답(ANS)의 평가 결과를 이용하는, 장치.
18. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 이때 제2 평가 수단(VAL)은, 결과 메모리(ES)의 결과 메모리 셀들 내의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는, 장치.
19. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 프로세서의 부분으로서 추가적으로 감시가능한 시스템 구성요소들(SC)을 포함하는, 장치.
20. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제1 예상된 응답(ANS1)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제1 수신 시간 간격(b1)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제1 예상된 응답(ANS1)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 제2 예상된 응답(ANS2)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제2 수신 시간 간격(b2)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제2 예상된 응답(ANS2)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 이때 미리 결정된 제1 수신 시간 간격(b1) 및 미리 결정된 제2 수신 시간 간격(b2)은 서로 다르고 또한 서로 중첩되고,
- 이때 미리 결정된 제1 수신 시간 간격(b1)은 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 또한
- 이때 미리 결정된 제2 수신 시간 간격(b2)은 제1 응답(ANS1)의 평가에 영향을 미치지 않는, 장치.
21. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 프로세서의 부분으로서 추가적으로 감시가능한 시스템 구성요소들(SC)을 포함하는, 장치.
22. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 와치독(WDG)은, 제1 평가 수단(AVAL)을 이용해, 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하도록 작동가능하고,
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하지 않거나, 또는 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인, 장치.
23. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가가 추가적으로 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하는 것을 특징으로 하는, 장치.
24. 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가가 추가적으로 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn)에 종속하는 것을 특징으로 하는, 장치.
25. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제2 평가 수단(VAL)은 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 추가적으로 적어도 하나의 추가적인 평가를 생성하도록 작동가능하고,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)은 제1 정보 부분에 더하여 추가적인 정보 부분으로서 제2 평가 수단(VAL)의 버퍼링된 추가적인 평가를 추가적으로 포함하는 것을 특징으로 하는, 장치.
26. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 제2 평가 수단(VAL)은, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 j≠k)의 적어도 각각의 하나의 정보 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 적어도 하나의 추가적인 평가를 추가적으로 생성하도록 작동가능한 것을 특징으로 하는, 장치.
27. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
28. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
29. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 결과 메모리(ES)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 결과 메모리(ES)를 포함하고, 또한
- 추가적인 결과 메모리(ESB)를 형성하는, m 추가적인 결과 메모리 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 1 보다 큰 양의 정수이고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 결과 메모리 위치들로부터 고유한 논리적인 추가적인 결과 메모리 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 추가적인 결과 메모리(ESB)의 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 평가 수단(VALB)을 포함하고, 또한
- 이때 추가적인 결과 메모리(ESB)는, 프로세서(PC)의 각각의 응답 수신시,
- 이 추가적인 결과 메모리(ESB)로부터 추가적인 결과 메모리(ESB)의 결과 메모리 셀 내의 j번째 논리적인 추가적인 결과 메모리 위치에서 j번째 추가적인 버퍼링된 정보 항목(InfjB)을 삭제하고, 이때 1≤j≤m이고, 또한
- (m-1) 버퍼링된 정보 항목들(InfkB) 각각을 (이때 1≤k≤m 및 k≠j이고), 각각의 k번째 논리적인 추가적인 결과 메모리 위치(pk, 1≤k≤m 및 k≠j)로부터 다른 논리적인 추가적인 결과 메모리 위치(pk', k'≠k 및 1≤k'≤m)로 천이시키고, 또한
- 나머지 (m-1) 버퍼링된 추가적인 정보 항목들 중 어느 것도 천이되지 않은 논리적인 추가적인 결과 메모리 위치에서 적어도 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 위치로서, 또는 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
30. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 결과 메모리(ESB)를 포함하고, 또한
- 추가적인 결과 메모리(ESB)를 형성하는, m 추가적인 결과 메모리 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 1 보다 큰 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 추가적인 결과 메모리 위치들로부터 고유한 논리적인 추가적인 결과 메모리 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 추가적인 결과 메모리(ESB)의 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfnB)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 평가 수단(VALB)을 포함하고, 또한
- 이때 추가적인 결과 메모리(ESB)는, 수신 시간 간격(b)의 종료시 또는 수신 시간 간격(b)의 각각의 종료시,
- 이 추가적인 결과 메모리(ESB)로부터 추가적인 결과 메모리(ESB)의 결과 메모리 셀 내의 j번째 논리적인 추가적인 결과 메모리 위치에서 j번째 추가적인 버퍼링된 정보 항목(InfjB)을 삭제하고, 이때 1≤j≤m이고, 또한
- (m-1) 버퍼링된 정보 항목들(InfkB) 각각을 (이때 1≤j≤m 및 k≠j이고), 각각의 k번째 논리적인 추가적인 결과 메모리 위치(pk, 1≤k≤m 및 k≠j)로부터 다른 논리적인 추가적인 결과 메모리 위치(pk', k'≠k 및 1≤k'≤m)로 천이시키고, 또한
- 나머지 (m-1) 버퍼링된 추가적인 정보 항목들 중 어느 것도 천이되지 않은 논리적인 추가적인 결과 메모리 위치에서 적어도 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 위치로서, 또는 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
31. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 결과 메모리(ESB)를 포함하고, 또한
- 추가적인 결과 메모리(ESB)를 형성하는, m 추가적인 결과 메모리 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 결과 메모리 위치들로부터 고유한 논리적인 추가적인 결과 메모리 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 추가적인 결과 메모리(ESB)의 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 평가 수단(VALB)을 포함하고, 또한
- 이때 추가적인 결과 메모리(ESB)는, 미리 결정된 또는 미리 설정된 수 q의 연속적인 수신 시간 간격들(b)의 종료시,
- 이 추가적인 결과 메모리(ESB)로부터 추가적인 결과 메모리(ESB)의 결과 메모리 셀 내의 j번째 논리적인 추가적인 결과 메모리 위치에서 j번째 추가적인 버퍼링된 정보 항목(InfjB)을 삭제하고, 이때 1≤j≤m이고, 또한
- (m-1) 버퍼링된 정보 항목들(InfkB) 각각을 (이때 1≤k≤m 및 k≠j이고), 각각의 k번째 논리적인 추가적인 결과 메모리 위치(pk, 1≤k≤m 및 k≠j)로부터 다른 논리적인 추가적인 결과 메모리 위치(pk', k'≠k 및 1≤k'≤m)로 천이시키고, 또한
- 나머지 (m-1) 버퍼링된 추가적인 정보 항목들 중 어느 것도 천이되지 않은 논리적인 추가적인 결과 메모리 위치에서 적어도 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 부분으로서, 또는 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
32. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
33. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
34. 특히 이전의 특징들 중 어느 하나에 따른 프로세서(PC)를 감시하기 위한 장치에 있어서,
- 와치독(WDG)을 포함하고 또한
- 와치독(WDG)의 부분으로서 클럭 생성기(CTR)를 포함하고, 또한
- 와치독(WDG)의 부분으로서 시프트 레지스터(SR)를 포함하고, 또한
- 시프트 레지스터(SR)를 형성하는, n 시프트 레지스터 셀들 내에 저장되는, n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이것은 1부터 n까지 연속적으로 넘버링될 수 있고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링되는 n 시프트 레지스터 위치들로부터 고유한 논리적인 시프트 레지스터 위치를 가지고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 가지고 또한 가능하다면 추가적인 정보 부분들을 가질 수 있고, 또한
- 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)의 전송을 위한 와치독(WDG)의 부분으로서 제1 자극 수단(QSTM)을 포함하고,
- 와치독(WDG)으로의 프로세서(PC)의 응답들(ANS)의 평가를 위한 와치독(WDG)의 부분으로서 제1 평가 수단(AVAL)을 포함하고, 또한
- 이때 와치독(WDG)은 프로세서(PC)로
프로세서(PC) 자체에 또한 추가적인 시스템 구성요소들(SC)에 관련될 수 있는, 메세지들(MSG)을 보내도록 작동가능하고,
- 이때 프로세서(PC)는 이 메시지들(MSG)에 종속하여 와치독(WDG)으로 응답들(ANS)을 보내도록 작동가능하고,
- 이때 와치독(WDG)은 제1 평가 수단(AVAL)을 이용해, "맞음" 또는 "틀림"으로 프로세서(PC)의 응답(ANS)을 평가하도록 작동가능하고,
- 이때
- 그 내용이 적어도 하나의 가능한 예상된 내용과 일치하면, 및
- 그 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되면,
응답(ANS)은 "맞음"이고,
- 이때
- 응답(ANS)의 내용이 적어도 하나의 가능한 예상된 내용과 일치하지 않으면, 또는
- 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되지 않으면,
응답은 "틀림"이고,
- 시프트 레지스터(SR)는, 미리 결정된 수신 시간 간격(b)의 종료시 또는 미리 결정된 수신 시간 간격(b)의 각각의 종료시,
- 이 시프트 레지스터(SR)로부터 이 시프트 레지스터(SR)의 시프트 레지스터 셀 내의 n번째 논리적인 시프트 레지스터 위치에서 n 번째 버퍼링된 정보 항목(Infj)을 삭제하고, 또한
- (n-1) 버퍼링된 정보 항목들 각각을 각각의 j번째 논리적인 시프트 레지스터 위치(pj, 1≤j≤(n-1))로부터 (j+1) 번째 논리적인 시프트 레지스터 위치(pj, 2≤j≤n))로 천이시키고, 또한
- "맞음" 또는 "틀림"에 대한 논리 값에 대응하여, 적어도 새로운 1번째 버퍼링된 정보 항목(Inf1)의 새로운 제1 부분으로서 적어도 프로세서(PC)에 의한 수신된 응답(ANS)의 평가 결과를 이용하는, 장치.
35. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 이때 제2 평가 수단(VAL)은, 시프트 레지스터(SR)의 메모리 셀들 내의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는, 장치.
36. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 프로세서의 부분으로서 추가적으로 감시가능한 시스템 구성요소들(SC)을 포함하는, 장치.
37. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제1 예상된 응답(ANS1)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제1 수신 시간 간격(b1)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제1 예상된 응답(ANS1)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 제2 예상된 응답(ANS2)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제2 수신 시간 간격(b2)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제2 예상된 응답(ANS2)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 이때 미리 결정된 제1 수신 시간 간격(b1) 및 미리 결정된 제2 수신 시간 간격(b2)은 서로 다르고 또한 서로 중첩하고,
- 이때 미리 결정된 제1 수신 시간 간격(b1)은 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 또한
- 이때 미리 결정된 제2 수신 시간 간격(b2)은 제1 응답(ANS1)의 평가에 영향을 미치지 않는, 장치.
38. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 와치독(WDG)은, 제1 평가 수단(AVAL)을 이용해, 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하도록 작동가능하고,
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하지 않거나, 또는 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인, 장치.
39. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가가 추가적으로 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Infj 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하는 것을 특징으로 하는, 장치.
40. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가가 추가적으로 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Infj 내지 Infn)에 종속하는 것을 특징으로 하는, 장치.
41. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제2 평가 수단(VAL)은 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 추가적으로 적어도 하나의 추가적인 평가를 생성하도록 작동가능하고,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)은 제1 정보 부분에 더하여 추가적인 정보 부분으로서 제2 평가 수단(VAL)의 버퍼링된 추가적인 평가를 추가적으로 포함하는 것을 특징으로 하는, 장치.
42. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 제2 평가 수단(VAL)은, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 j≠k)의 적어도 각각의 하나의 정보 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 적어도 하나의 제2 추가적인 평가를 추가적으로 생성하도록 작동가능한 것을 특징으로 하는, 장치.
43. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
44. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
45. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 시프트 레지스터 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 1 보다 큰 양의 정수이고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 시프트 레지스터 위치들로부터 고유한 논리적인 추가적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 프로세서(PC)의 각각의 응답 수신시,
- 이 추가적인 시프트 레지스터(SRB)로부터 추가적인 시프트 레지스터(SRB)의 시프트 레지스터 셀 내의 m번째 논리적인 추가적인 시프트 레지스터 위치에서 m번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고, 또한
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 논리적인 추가적인 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 논리적인 추가적인 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
46. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 시프트 레지스터 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 시프트 레지스터 위치들로부터 고유한 논리적인 추가적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 수신 시간 간격(b)의 종료시 또는 수신 시간 간격(b)의 각각의 종료시,
- 이 추가적인 시프트 레지스터(SRB)로부터 추가적인 시프트 레지스터(SRB)의 시프트 레지스터 셀 내의 m번째 논리적인 추가적인 시프트 레지스터 위치에서 m번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고, 또한
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 논리적인 추가적인 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 논리적인 추가적인 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
47. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 시프트 레지스터 셀들에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 시프트 레지스터 위치들로부터 고유한 논리적인 추가적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 미리 결정된 또는 미리 설정된 수 q의 연속적인 수신 시간 간격들(b)의 종료시,
- 이 추가적인 시프트 레지스터(SRB)로부터 추가적인 시프트 레지스터(SRB)의 시프트 레지스터 셀 내의 m번째 논리적인 추가적인 시프트 레지스터 위치에서 m번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고, 또한
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 논리적인 추가적인 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 논리적인 추가적인 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
48. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
49. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
50. 특히 이전의 특징들 중 어느 하나에 따른 프로세서(PC)를 감시하기 위한 장치에 있어서,
- 와치독(WDG)을 포함하고 또한
- 와치독(WDG)의 부분으로서 클럭 생성기(CTR)를 포함하고, 또한
- 와치독(WDG)의 부분으로서 결과 메모리(ES)를 포함하고, 또한
- 결과 메모리(ES)를 형성하는, n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이것은 1부터 n까지 연속적으로 넘버링될 수 있고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링되는 n 결과 메모리 위치들로부터 고유한 결과 메모리 위치를 가지고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 가지고 또한 가능하다면 추가적인 정보 부분들을 가질 수 있고, 또한
- 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)의 전송을 위한 와치독(WDG)의 부분으로서 제1 자극 수단(QSTM)을 포함하고,
- 와치독(WDG)으로의 프로세서(PC)의 응답들(ANS)의 평가를 위한 와치독(WDG)의 부분으로서 제1 평가 수단(AVAL)을 포함하고, 또한
- 이때 와치독(WDG)은 프로세서(PC)로
프로세서(PC) 자체에 또한 추가적인 시스템 구성요소들(SC)에 관련될 수 있는, 메세지들(MSG)을 보내도록 작동가능하고,
- 이때 프로세서(PC)는 이 메시지들(MSG)에 종속하여 와치독(WDG)으로 응답들(ANS)을 보내도록 작동가능하고,
- 이때 와치독(WDG)은 제1 평가 수단(AVAL)을 이용해, "맞음" 또는 "틀림"으로 프로세서(PC)의 응답(ANS)을 평가하도록 작동가능하고,
- 이때
- 그 내용이 맞으면, 및
- 그 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되면,
응답(ANS)은 "맞음"이고,
- 이때
- 그 응답(ANS)의 내용이 틀리면, 또는
- 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되지 않으면,
응답은 "틀림"이고,
- 결과 메모리(ES)는, 미리 결정된 수신 시간 간격(b)의 종료시 또는 미리 결정된 수신 시간 간격(b)의 각각의 종료시,
- 이 결과 메모리(ES)로부터 버퍼링된 정보 항목(예. Infn)을 삭제하고, 또한
- 나머지 (n-1) 버퍼링된 정보 항목들을 원래 결과 메모리 위치로부터 다른 결과 메모리 위치로 천이시키고, 또한
- "맞음" 또는 "틀림"에 대한 논리 값에 대응하여, 나머지 (n-1) 버퍼링된 정보 항목들 중 어느 것도 천이되지 않은 결과 메모리 위치에서 적어도 새로운 버퍼링된 정보 항목(예. Inf1)의 새로운 제1 부분으로서 적어도 프로세서(PC)에 의한 수신된 응답(ANS)의 평가 결과를 이용하는, 장치.
51. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 이때 제2 평가 수단(VAL)은, 시프트 레지스터(SR)의 내용에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는, 장치.
52. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 프로세서(PC)는 감시를 위해 와치독에 연결가능한, 장치.
53. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 프로세서의 부분으로서 추가적으로 감시가능한 시스템 구성요소들(SC)을 포함하는, 장치.
54. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제1 예상된 응답(ANS1)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제1 수신 시간 간격(b1)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제1 예상된 응답(ANS1)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 제2 예상된 응답(ANS2)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제2 수신 시간 간격(b2)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제2 예상된 응답(ANS2)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 이때 미리 결정된 제1 수신 시간 간격(b1) 및 미리 결정된 제2 수신 시간 간격(b2)은 서로 다르고 또한 서로 중첩하고,
- 이때 미리 결정된 제1 수신 시간 간격(b1)은 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 또한
- 이때 미리 결정된 제2 수신 시간 간격(b2)은 제1 응답(ANS1)의 평가에 영향을 미치지 않는, 장치.
55. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 와치독(WDG)은, 제1 평가 수단(AVAL)을 이용해, 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하도록 작동가능하고,
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 최대 수를 초과하지 않거나, 또는 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는, 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인, 장치.
56. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서의 응답(ANS)의 평가가 추가적으로 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Infj 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하는 것을 특징으로 하는, 장치.
57. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가가 추가적으로 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Infj 내지 Infn)에 종속하는 것을 특징으로 하는, 장치.
58. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제2 평가 수단(VAL)은 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 추가적으로 적어도 하나의 추가적인 평가를 생성하도록 작동가능하고,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)은 제2 평가 수단(VAL)의 버퍼링된 추가적인 평가를 추가적으로 포함하는 것을 특징으로 하는, 장치.
59. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 제2 평가 수단(VAL)은, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 j≠k)의 적어도 각각의 하나의 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 적어도 하나의 제2 추가적인 평가를 추가적으로 생성하도록 작동가능한 것을 특징으로 하는, 장치.
60. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
61. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
62. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 1 보다 큰 양의 정수이고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 시프트 레지스터 위치들로부터 고유한 논리적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 프로세서(PC)의 각각의 응답 수신시,
- 이 추가적인 시프트 레지스터(SRB)로부터 m번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고, 또한
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들(InfjB)에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
63. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 시프트 레지스터 위치들로부터 고유한 논리적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 수신 시간 간격(b)의 종료시 또는 수신 시간 간격(b)의 각각의 종료시,
- 이 추가적인 시프트 레지스터(SRB)로부터 m번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고, 또한
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
64. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 시프트 레지스터(SRB)를 포함하고, 또한
- 추가적인 시프트 레지스터(SRB)를 형성하는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 시프트 레지스터 위치들로부터 고유한 논리적인 시프트 레지스터 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 시프트 레지스터(SR)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 이때 추가적인 시프트 레지스터(SRB)는, 미리 결정된 또는 미리 설정된 수 q의 연속적인 수신 시간 간격들(b)의 종료시,
- 이 추가적인 시프트 레지스터(SRB)로부터 m번째 추가적인 버퍼링된 정보 항목(InfmB)을 삭제하고, 또한
- (m-1) 버퍼링된 정보 항목들(InfjB) 각각을, 각각의 j번째 시프트 레지스터 위치(pj, 1≤j≤(m-1))로부터 (j+1)번째 시프트 레지스터 위치(pj, 2≤j≤m)로 천이시키고, 또한
- 적어도 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)으로서 또는 새로운 1번째 추가적인 버퍼링된 정보 항목(Inf1B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
65. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
66. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
67. 특히 이전의 특징들 중 어느 하나에 따른 프로세서(PC)를 감시하기 위한 방법에 있어서,
- 클럭 생성기(CTR)에 의해, 와치독(WDG)으로의 프로세서(PC)의 응답(ANS)에 대한 스케줄링된 수신 시간 간격을 미리 설정하는 단계;
- 와치독(WDG)으로부터 프로세서(PC)로, 프로세서(PC) 그 자체에 및/또는 추가적인 시스템 구성요소들(SC)에 관련될 수 있는 내용들을 갖는, 하나 또는 그 이상의 메세지를 전송하는 단계;
- 적어도 이 메세지들 중 하나의 내용에 종속하여 프로세서(PC)에 의해 수행되는, 와치독(WDG)으로의 응답(ANS)의 형태로 메세지(MSG)에 응답하는 단계;
- 평가 결과를 생성하기 위해, 와치독(WDG)에 의해 수행되는, "맞음" 또는 "틀림"으로서 와치독(WDG)으로의 프로세서(PC)의 적어도 하나의 응답(ANS)을 평가하는 단계;
- 이때
- 그 내용이 맞으면, 및
- 그 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되면,
응답(ANS)은 "맞음"이고,
- 이때
- 그 응답(ANS)의 내용이 틀리면, 또는
- 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되지 않으면,
응답은 "틀림"이고,
- 제1 정보 부분을 갖는, 및 선택적으로 추가적인 정보 부분들을 갖는, n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 가지는, 결과 메모리(ES)의 내용을 변경하는 단계를 포함하고, 이때 n은 1보다 큰 정수이고,
- 각각의 경우에 있어서 고유한 결과 메모리 위치를 가지고,
- 시간적으로 와치독(WDG)에 의한 응답(ANS)의 수신 후 또는
- 시간적으로 스케줄링된 수신 시간 간격(b)의 종료시
이 변경은,
- n 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(예. Infk)을 삭제하고, 또한
- 결과 메모리(ES)에서 n 정보 항목들(Inf1 내지 Infn)로부터 적어도 하나의 버퍼링된 정보 항목(Infj)의 적어도 하나의 결과 메모리 위치를 변경하고 또한
- 결과 메모리(ES)에서 새로운 버퍼링된 정보 항목(Infl)의 새로운 제1 정보 부분으로서 적어도 하나의 수신된 응답(ANS)의 평가 결과를 이용하는 것에 의하는, 방법.
68. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 제2 평가 수단(VAL)에 의해 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하는 단계, 및
- 프로세서(PC)의 상태를 변경할 수 있는 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는 단계를 추가적으로 포함하는, 방법.
69. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서,
- 와치독(WDG)에 의해 응답으로서 수신된 때 프로세서(PC)의 제1 응답(ANS1)의 평가에 있어서 미리 결정된 수신 시간 간격(b)으로서 사용되기 위해 이 제1 예상되는 응답(ANS1)에 종속하여 제1 미리 결정된 수신 시간 간격(b1)을 고정하는 단계;
- 와치독(WDG)에 의해 응답(ANS)으로서 수신된 때 프로세서(PC)의 제2 응답(ANS2)의 평가에 있어서 미리 결정된 수신 시간 간격(b)으로서 사용되기 위해 이 제2 예상되는 응답(ANS2)에 종속하여 제2 미리 결정된 수신 시간 간격(b2)을 고정하는 단계를 추가적으로 포함하고;
- 이때 미리 결정된 제1 수신 시간 간격(b1) 및 미리 결정된 제2 수신 시간 간격(b2)은 서로 중첩하고 제2 응답(ANS2)에 대하여 미리 결정된 제1 수신 시간 간격(b1)은 그 평가에 영향을 미치지 않고, 또한 제1 응답(ANS1)에 대하여 미리 결정된 제2 수신 시간 간격(b2)은 그 평가에 영향을 미치지 않는, 방법.
70. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하는, 변형된 단계를 포함하고,
- 이때 추가적으로
- 각각의 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하지 않거나, 또는 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는, 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인, 방법.
71. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서, 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 추가적으로 종속하여 프로세서(PC)의 응답(ANS)을 평가하는, 변형된 단계를 포함하는, 방법.
72. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서, 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn)에 추가적으로 종속하여 프로세서(PC)의 응답(ANS)을 평가하는, 변형된 단계를 포함하는, 방법.
73. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 제2 평가 수단(VAL)에 의한 적어도 하나의 추가적인 평가를 추가적으로 생성하는 단계;
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 하나의 버퍼링된 정보 항목(Infj)의 추가적인 정보 항목으로서 이 추가적인 평가를 저장하는 단계를 추가적으로 포함하는, 방법.
74. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 j≠k)의 적어도 각각의 하나의 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 제2 추가적인 평가를 생성하는 추가적인 단계를 포함하는, 방법.
75. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 또는 "맞음"에 대응하는 값으로 모두 설정하는, 추가적인 단계를 포함하는, 방법.
76. 특히 이전의 특징들 중 하나 또는 그 이상에 따른 방법에 있어서,
- 추가적인 평가 결과를 생성하기 위해 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하는 단계;
- 제1 정보 부분을 갖는, 및 선택적으로 추가적인 정보 부분들을 갖는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 가지는, 제2 결과 메모리(ESB)의 내용을 변경하는 단계, 이때 m은 1보다 큰 정수이고,
- 각각의 경우에 있어서 고유한 추가적인 결과 메모리 위치를 가지고,
- 시간적으로 와치독(WDG)에 의한 응답(ANS)의 수신 후 또는
- 시간적으로 스케줄링된 수신 시간 간격(b)의 종료시
이 변경은,
- m 정보 항목들(Inf1B 내지 InfmB) 중 적어도 하나의 추가적인 버퍼링된 정보 항목(Infk)을 삭제하고, 또한
- 추가적인 결과 메모리(ESB)에서 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)로부터 적어도 하나의 추가적인 버퍼링된 정보 항목(InfjB)의 적어도 하나의 결과 메모리 위치를 변경하고 또한
- 추가적인 결과 메모리(ESB)에서 새로운 추가적인 버퍼링된 정보 항목(Infl)의 새로운 제1 정보 부분으로서 추가적인 평가 결과를 이용하는 것에 의하고;
- m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 중 적어도 2 개를 평가하는 단계; 및
- 이 평가 결과에 종속하여 프로세서(PC)의 상태를 변경하는 데 적합한 제어 신호(RES)를 생성하는 단계를 추가적으로 포함하는, 방법.
77. 특히 이전의 특징들 중 어느 하나에 따른 프로세서(PC)를 감시하기 위한 장치에 있어서,
- 와치독(WDG)을 포함하고 또한
- 와치독(WDG)의 부분으로서 클럭 생성기(CTR)를 포함하고, 또한
- 와치독(WDG)의 부분으로서 결과 메모리(ES)를 포함하고, 또한
- 결과 메모리(ES)를 형성하는, n 결과 메모리 셀들 내에 저장되는, n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이것은 1부터 n까지 연속적으로 넘버링될 수 있고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링되는 n 논리적인 결과 메모리 위치들로부터 고유한 논리적인 결과 메모리 위치를 가지고,
- 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 가지고 또한 가능하다면 추가적인 정보 부분들을 가질 수 있고, 또한
- 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)의 전송을 위한 와치독(WDG)의 부분으로서 제1 자극 수단(QSTM)을 포함하고,
- 와치독(WDG)으로의 프로세서(PC)의 응답들(ANS)의 평가를 위한 와치독(WDG)의 부분으로서 제1 평가 수단(AVAL)을 포함하고, 또한
- 이때 와치독(WDG)은 프로세서(PC)로
프로세서(PC) 자체에 또한 추가적인 시스템 구성요소들(SC)에 관련될 수 있는, 메세지들(MSG)을 보내고,
- 이때 프로세서(PC)는 이 메시지들(MSG)에 종속하여 와치독(WDG)으로 응답들(ANS)을 보내도록 작동가능하고,
- 이때 와치독(WDG)은 제1 평가 수단(AVAL)을 이용해, "맞음" 또는 "틀림"으로 프로세서(PC)의 응답(ANS)을 평가하도록 작동가능하고,
- 이때
- 그 내용이 적어도 하나의 가능한 예상되는 내용과 일치하면, 및
- 그 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되면,
응답(ANS)은 "맞음"이고,
- 이때
- 그 응답(ANS)의 내용이 적어도 하나의 가능한 예상되는 내용과 일치하지 않으면, 또는
- 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되지 않으면,
응답은 "틀림"이고,
- 결과 메모리(ES)는, 미리 결정된 수신 시간 간격(b)의 종료시 또는 미리 결정된 수신 시간 간격(b)의 각각의 종료시,
- 이 결과 메모리(ES)로부터 결과 메모리(ES)의 결과 메모리 셀 내의 j번째 논리적인 결과 메모리 위치에 버퍼링된 정보 항목(예. Infj)을 삭제하고, 이때 1≤j≤n이고, 또한
- 나머지 (n-1) 버퍼링된 정보 항목들(1≤k≤n 및 k≠j)을 원래 논리적인 결과 메모리 위치(pk, 1≤k≤m 및 k≠j)로부터 다른 논리적인 결과 메모리 위치(pk', k'≠k 및 1≤k'≤n)로 천이시키고, 또한
- "맞음" 또는 "틀림"에 대한 논리 값에 대응하여, 나머지 (n-1) 버퍼링된 정보 항목들 중 어느 것도 천이되지 않은 논리적인 결과 메모리 위치에서 적어도 j번째 버퍼링된 정보 항목(예. Infj')의 새로운 제1 부분으로서 적어도 프로세서(PC)에 의한 수신된 응답(ANS)의 평가 결과를 이용하는, 장치.
78. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 시프트 레지스터(SR)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 이때 제2 평가 수단(VAL)은, 결과 메모리(ES)의 결과 메모리 셀들 내의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는, 장치.
79. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 프로세서의 부분으로서 추가적으로 감시가능한 시스템 구성요소들(SC)을 포함하는, 장치.
80. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제1 예상된 응답(ANS1)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제1 수신 시간 간격(b1)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제1 예상된 응답(ANS1)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 제2 예상된 응답(ANS2)에, 제1 평가 수단(AVAL)에 의해, 미리 결정된 제2 수신 시간 간격(b2)이 응답(ANS)으로서 와치독(WDG)에 의한 수신 후 제2 예상된 응답(ANS2)의 평가를 위한 미리 결정된 수신 시간 간격(b)으로서 할당되고, 또한
- 이때 미리 결정된 제1 수신 시간 간격(b1) 및 미리 결정된 제2 수신 시간 간격(b2)은 서로 다르고 또한 서로 중첩하고,
- 이때 미리 결정된 제1 수신 시간 간격(b1)은 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 또한
- 이때 미리 결정된 제2 수신 시간 간격(b2)은 제1 응답(ANS1)의 평가에 영향을 미치지 않는, 장치.
81. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 와치독(WDG)은, 제1 평가 수단(AVAL)을 이용해, 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하도록 작동가능하고,
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 최대 수를 초과하지 않거나, 또는 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는, 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인, 장치.
82. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서의 응답(ANS)의 평가가 추가적으로 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하는 것을 특징으로 하는, 장치.
83. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 와치독(WDG)의 제1 평가 수단(AVAL)에 의한 프로세서(PC)의 응답(ANS)의 평가가 추가적으로 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn)에 종속하는 것을 특징으로 하는, 장치.
84. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
- 제2 평가 수단(VAL)은 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 추가적으로 적어도 하나의 추가적인 평가를 생성하도록 작동가능하고,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)은 이 제1 정보 부분에 더하여 추가적인 정보 부분으로서 제2 평가 수단(VAL)의 버퍼링된 추가적인 평가를 추가적으로 포함하는 것을 특징으로 하는, 장치.
85. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 제2 평가 수단(VAL)은, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 j≠k)의 적어도 각각의 하나의 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 적어도 하나의 추가적인 평가를 추가적으로 생성하도록 작동가능한 것을 특징으로 하는, 장치.
86. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
87. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
88. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 결과 메모리(ES)의 n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 결과 메모리(ESB)를 포함하고, 또한
- 추가적인 결과 메모리(ESB)를 형성하는, m 추가적인 결과 메모리 셀들 내에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 1 보다 큰 양의 정수이고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 결과 메모리 위치들로부터 고유한 논리적인 추가적인 결과 메모리 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 추가적인 결과 메모리(ESB)의 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 평가 수단(VALB)을 포함하고, 또한
- 이때 추가적인 결과 메모리(ESB)는, 프로세서(PC)의 각각의 응답 수신시,
- 이 추가적인 결과 메모리(ESB)로부터 추가적인 결과 메모리(ESB)의 결과 메모리 셀 내의 j번째 논리적인 추가적인 결과 메모리 위치에 j번째 추가적인 버퍼링된 정보 항목(InfjB)을 삭제하고, 또한
- (m-1) 버퍼링된 정보 항목들(InfkB) 각각을, 각각의 k번째 논리적인 추가적인 결과 메모리 위치(pk, 1≤k≤m 및 k≠j)로부터 다른 논리적인 추가적인 결과 메모리 위치(pk', 1≤k'≤m 및 k≠k')로 천이시키고, 또한
- 나머지 (m-1) 버퍼링된 추가적인 정보 항목들 중 어느 것도 천이되지 않는 논리적인 추가적인 결과 메모리 위치에서 적어도 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서 또는 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
89. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 결과 메모리(ESB)를 포함하고, 또한
- 추가적인 결과 메모리(ESB)를 형성하는, m 추가적인 결과 메모리 셀들 내에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 양의 정수이고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 추가적인 결과 메모리 위치들로부터 고유한 논리적인 추가적인 결과 메모리 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 추가적인 결과 메모리(ESB)의 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 평가 수단(VALB)을 포함하고, 또한
- 이때 추가적인 결과 메모리(ESB)는, 수신 시간 간격(b)의 종료시 또는 수신 시간 간격(b)의 각각의 종료시,
- 이 추가적인 결과 메모리(ESB)로부터 추가적인 결과 메모리(ESB)의 결과 메모리 셀 내의 j번째 논리적인 추가적인 결과 메모리 위치에서 j번째 추가적인 버퍼링된 정보 항목(InfjB)을 삭제하고, 이때 1≤j≤m이고, 또한
- (m-1) 버퍼링된 정보 항목들(InfkB)(1≤k≤m 및 k≠j) 각각을, 각각의 k번째 논리적인 추가적인 결과 메모리 위치(pk, 1≤k≤m 및 k≠j)로부터 다른 논리적인 추가적인 결과 메모리 위치(pk', 1≤k'≤m 및 k'≠k)로 천이시키고, 또한
- 나머지 (m-1) 버퍼링된 추가적인 정보 항목들 중 어느 것도 천이되지 않는 논리적인 추가적인 결과 메모리 위치에 적어도 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서 또는 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
90. 이전의 특징들 중 하나 또는 그 이상에 따른 장치에 있어서,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고, 또한
- 와치독(WDG)의 부분으로서 적어도 하나의 추가적인 결과 메모리(ESB)를 포함하고, 또한
- 추가적인 결과 메모리(ESB)를 형성하는, m 추가적인 결과 메모리 셀들 내에 저장되는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 포함하고, 이때 m은 양의 정수이고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 m 논리적인 추가적인 결과 메모리 위치들로부터 고유한 논리적인 추가적인 결과 메모리 위치를 가지고, 또한
- 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고, 또한 선택적으로 추가적인 정보 부분들을 포함할 수 있고, 또한
- 추가적인 결과 메모리(ESB)의 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 평가 수단(VALB)을 포함하고, 또한
- 이때 추가적인 결과 메모리(ESB)는, 미리 결정된 또는 미리 설정될 수 q의 연속하는 수신 시간 간격들(b)의 종료시,
- 이 추가적인 결과 메모리(ESB)로부터 추가적인 결과 메모리(ESB)의 결과 메모리 셀 내의 j번째 논리적인 추가적인 결과 메모리 위치에서 j번째 추가적인 버퍼링된 정보 항목(InfjB)을 삭제하고, 이때 1≤j≤m이고, 또한
- (m-1) 버퍼링된 정보 항목들(InfkB)(1≤k≤m 및 k≠j) 각각을, 각각의 k번째 논리적인 추가적인 결과 메모리 위치(pk, 1≤k≤m 및 k≠j)로부터 다른 논리적인 추가적인 결과 메모리 위치(pk', 1≤k'≤m 및 k'≠k)로 천이시키고, 또한
- 나머지 (m-1) 버퍼링된 추가적인 정보 항목들 중 어느 것도 천이되지 않는 논리적인 추가적인 결과 메모리 위치에서 적어도 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서 또는 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 부분으로서 적어도 제2 평가 수단(VAL)의 추가적인 평가의 결과를 사용하고, 또한
- 이때 추가적인 평가 수단(VALB)은, 추가적인 시프트 레지스터(SRB)의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는, 장치.
91. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
92. 특히 이전의 특징들 중 어느 하나에 따른 장치에 있어서,
수 q의 연속하는 수신 시간 간격들(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 장치.
93. 특히 이전의 특징들 중 어느 하나에 따른 프로세서(PC)를 감시하기 위한 방법에 있어서,
- 클럭 생성기(CTR)에 의해, 와치독(WDG)으로의 프로세서(PC)의 응답(ANS)에 대한 스케줄링된 수신 시간 간격을 미리 설정하는 단계;
- 와치독(WDG)으로부터 프로세서(PC)로, 프로세서(PC) 그 자체에 및/또는 추가적인 시스템 구성요소들(SC)에 관련될 수 있는 내용들을 갖는, 하나 또는 복수의 메세지를 전송하는 단계;
- 적어도 이 메세지들 중 하나의 내용에 종속하여 프로세서(PC)에 의해 수행되는, 와치독(WDG)으로의 응답(ANS)의 형태로 메세지(MSG)에 응답하는 단계;
- 평가 결과를 생성하기 위해, 와치독(WDG)에 의해 수행되는, "맞음" 또는 "틀림"으로서 와치독(WDG)으로의 프로세서(PC)의 적어도 하나의 응답(ANS)을 평가하는 단계;
- 이때
- 그 내용이 적어도 하나의 가능한 예상되는 내용과 일치한다면, 및
- 그 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되면,
응답(ANS)은 "맞음"이고,
- 이때
- 그 응답(ANS)의 내용이 적어도 하나의 가능한 예상되는 내용과 일치하지 않는다면, 또는
- 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 와치독(WDG)에 의해 수신되지 않으면,
응답은 "틀림"이고,
- 그 각각이 버퍼링된 정보 항목(Inf1 내지 Infn) 당 제1 정보 부분을 갖는, 및 선택적으로 버퍼링된 정보 항목(Inf1 내지 Infn) 당 추가적인 정보 부분들을 갖는, n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 가지는, 결과 메모리(ES)의 내용을 변경하는 단계를 포함하고, 이때 n은 1보다 큰 정수이고,
- 각각의 경우에 있어서 고유한 결과 메모리 위치를 가지고,
- 시간적으로 와치독(WDG)에 의한 응답(ANS)의 수신 후 또는
- 시간적으로 스케줄링된 수신 시간 간격(b)의 종료시
이 변경은,
- n 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infk)을 삭제하고, 또한
- 결과 메모리(ES)에서 n 정보 항목들(Inf1 내지 Infn)로부터 적어도 하나의 버퍼링된 정보 항목(Infj)의 적어도 하나의 논리적인 결과 메모리 위치를 변경하고 또한
- 결과 메모리(ES)에서 새로운 버퍼링된 정보 항목(Infl)의 새로운 제1 정보 부분으로서 적어도 하나의 수신된 응답(ANS)의 평가 결과를 이용하는 것에 의하는, 방법.
94. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하기 위한 와치독(WDG)의 부분으로서 추가적인 제2 평가 수단(VAL)을 포함하고,
- 버퍼링된 정보 항목들(Inf1 내지 Infn)의 버퍼링된 정보 항목들에 종속하여 평가 결과를 생성하는 것에 의해 제2 평가 수단(VAL)에 의해 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하는 단계, 및
- 프로세서(PC)의 상태를 변경할 수 있는 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는 단계를 추가적으로 포함하는, 방법.
95. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서,
- 와치독(WDG)에 의해 응답으로서 수신된 때 프로세서(PC)의 제1 응답(ANS1)의 평가에 있어서 미리 결정된 수신 시간 간격(b)으로서 사용되기 위해 이 제1 예상되는 응답(ANS1)에 종속하여 제1 미리 결정된 수신 시간 간격(b1)을 고정하는 단계;
- 와치독(WDG)에 의해 응답(ANS)으로서 수신된 때 프로세서(PC)의 제2 응답(ANS2)의 평가에 있어서 미리 결정된 수신 시간 간격(b)으로서 사용되기 위해 이 제2 예상되는 응답(ANS2)에 종속하여 제2 미리 결정된 수신 시간 간격(b2)을 고정하는 단계를 추가적으로 포함하고;
- 이때 미리 결정된 제1 수신 시간 간격(b1) 및 미리 결정된 제2 수신 시간 간격(b2)은 서로 중첩하고 미리 결정된 제1 수신 시간 간격(b1)은 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 또한 미리 결정된 제2 수신 시간 간격(b2)은 제1 응답(ANS1)의 평가에 영향을 미치지 않는, 방법.
96. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서,
- 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하는, 변형된 단계를 포함하고,
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 추가적으로 또한 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하지 않거나, 또는 추가적으로 또한 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
- 이때 추가적으로
- 미리 결정된 수신 시간 간격(b) 내에서, 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는, 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인, 방법.
97. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서, 와치독(WDG)으로 프로세서(PC)의 응답(ANS)의 이 평가에 종속하는 것에 더하여 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn) 중 버퍼링된 정보 항목(Infj)의 적어도 하나의 정보 부분에 추가적으로 종속하여 프로세서(PC)의 응답(ANS)을 평가하는, 변형된 단계를 포함하는, 방법.
98. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서, 와치독(WDG)으로 프로세서(PC)의 응답(ANS)의 이 평가에 종속하는 것에 더하여 결과 메모리(ES)의 버퍼링된 정보 항목들(Infj 내지 Infn)에 추가적으로 종속하여 프로세서(PC)의 응답(ANS)을 평가하는, 변형된 단계를 포함하는, 방법.
99. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서,
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 제2 평가 수단(VAL)에 의한 적어도 하나의 추가적인 평가를 추가적으로 생성하는 단계;
- 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 하나의 버퍼링된 정보 항목(Infj)의 추가적인 정보 항목으로서 이 추가적인 평가를 저장하는 단계를 추가적으로 포함하는, 방법.
100. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 j≠k)의 적어도 각각의 하나의 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 제2 추가적인 평가를 생성하는 추가적인 단계를 포함하는, 방법.
101. 특히 이전의 특징들 중 어느 하나에 따른 방법에 있어서, 미리 결정된 수신 시간 간격(b)의 종료시, 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 제1 정보 부분들은 "틀림"에 대응하는 값으로 또는 "맞음"에 대응하는 값으로 모두 설정하는, 추가적인 단계를 포함하는, 방법.
102. 특히 이전의 특징들 중 하나 또는 그 이상에 따른 방법에 있어서,
- 추가적인 평가 결과를 생성하기 위해 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하는 단계;
- 제1 정보 부분을 갖는, 및 선택적으로 추가적인 정보 부분들을 갖는, m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 가지는, 제2 결과 메모리(ESB)의 내용을 변경하는 단계, 이때 m은 1보다 큰 정수이고,
- 각각의 경우에 있어서 고유한 추가적인 논리적인 결과 메모리 위치를 가지고,
- 시간적으로 와치독(WDG)에 의한 응답(ANS)의 수신 후 또는
- 시간적으로 스케줄링된 수신 시간 간격(b)의 종료시
이 변경은,
- 추가적인 결과 메모리(ESB) 내의 m 정보 항목들(Inf1B 내지 InfmB) 중 적어도 하나의 추가적인 버퍼링된 정보 항목(Infk)을 삭제하고, 또한
- 추가적인 결과 메모리(ESB)에서 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)로부터 적어도 하나의 추가적인 버퍼링된 정보 항목(InfjB)의 적어도 하나의 논리적인 결과 메모리 위치를 변경하고 또한
- 추가적인 결과 메모리(ESB)에서 새로운 추가적인 버퍼링된 정보 항목(Infl)의 새로운 제1 정보 부분으로서 추가적인 평가 결과를 이용하는 것에 의하고;
- m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 중 적어도 2 개를 평가하는 단계; 및
- 이 평가 결과에 종속하여, 프로세서(PC)의 상태를 변경하는 데 적합한 적어도 하나의 제어 신호(RES) 및/또는 적어도 하나의 추가적인 제어 신호(WRN, WRN2)를 생성하는 단계를 추가적으로 포함하는, 방법.
용어
버퍼링된 정보 항목들(Inf1 내지 Infn) 및 (Inf1B 내지 InfnB).
버퍼링된 정보 항목들(Inf1 내지 Infn) 및 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfnB)은 본 발명의 관점에서 적어도 하나의 데이터를 포함하는, 데이터 세트들을 의미하는 것으로 이해되어야 한다. 가장 단순한 경우에 있어서, 정보는 "맞음" 또는 "틀림"과 관련되는데, 이것은 이때 바람직하게 하나의 비트로, 예를 들어 "논리값 1" 또는 "논리값 0"로서, 인코딩된다. 하지만, 이 상세한 설명에서 상기에서 설명된 바와 같이, 더 복잡한 평가들을 수행하고 이로써 개별적인 버퍼링된 정보 항목들로서 평가 벡터들을 이용하는 것도 가능하다.
결과 메모리
결과 메모리는 본 발명의 관점에서 복수의 (n 또는 m) 결과 메모리 셀들로 구성된다. 각각의 결과 메모리 셀은 정보 항목들(Infj) 또는 (InfjB)을 저장할 수 있다. 정보 항목들 각각은 정보 부분들로서 지칭되는, 복수의 서브-정보 항목들을 포함할 수 있다. 이것은 이로써 더 복잡한 데이터 구조일 수 있다. 하지만, 가장 단순한 경우에 있어서, 이러한 종류의 정보 항목은 단지 하나의 비트이다. 결과 메모리 내에 버퍼링된 n 또는 m 정보 항목들(Inf1 내지 Infn) 또는 (Inf1B 내지 InfmB) 각각은 논리적 및 물리적 결과 메모리 위치가 할당될 수 있다. 트리거 이벤트의 경우에 있어서 n 또는 m 정보 항목들(Inf1 내지 Infn) 또는 (Inf1 내지 Infm)은 미리 결정가능한 방식으로 결과 메모리 내에서 천이되거나 또는 스크램블된다. 이것은 논리적인 결과 메모리 위치들을 변경하는 것에 의해 또는 결과 메모리 내의 n 또는 m 정보 (Inf1 내지 Infn) 또는 (Inf1 내지 Infm)의 다른 결과 메모리 셀들로의 실제 변위에 의해, 즉 물리적인 결과 메모리 위치들을 변경하는 것에 의해 순수하게 논리적으로 구현될 수 있다. 결과 메모리의 버퍼링된 정보 항목들 (Inf1 내지 Infn) 또는 (Inf1 내지 Infm)의 미리 결정된 정보 항목은 트리거 이벤트의 경우에 있어서 평가 수단(AVAL, VAL)에 의해 결정되는 평가 값에 의해 적어도 부분적으로 덮어쓰여지고 이로써 삭제된다. 물론, 기록 및 삭제는 연속적으로 순차적으로 수행될 수 있다. 가장 단순한 경우에 있어서 결과 메모리 내에서 기록/읽기 포인터는, 각각의 트리거 이벤트의 경우에 있어서, 미리 결정가능한 방식으로 새로운 결과 메모리 셀 내에 위치될 수 있는데, 이것은 그후 버퍼링되는 평가 결과에 의해 덮어쓰여진다. 결과 메모리 셀들 모두는 바람직하게 하나의 결과 메모리 셀이 한번 더 덮어쓰기 전에, 일단 덮어씌어진다.
트리거 이벤트
시프트 레지스터의 천이 또는 결과 메모리(이하에서는 "결과 메모리"로 설명되는 바와 같이) 내의 정보 항목들의 재구축을 위한 트리거 이벤트는 와치독(WDG)에 의한 프로세서의 응답(ANS)의 수신 또는 와치독(WDG)에 의한 프로세서의 각각의 응답(ANS)의 수신 또는 미리 결정된 수신 시간 간격(b)의 종료 또는 통상적으로, 하지만 반드시 필요하지는 않지만, 다른 시간 간격들(a, c)에 의해 분리되는, 미리 결정된 또는 미리 설정된 수 q의 연속하는 수신 시간 간격들(b)의 종료일 수 있다. 프로세서(PC)의 모든 응답(ANS)이 트리거 신호일 필요는 없다. 하지만, 프로세서(PC)의 모든 응답(ANS)이 트리거 신호라면 바람직하다.
시프트 레지스터(SR)
일반적으로, 시프트 레지스터는 각각의 메모리 위치에서 개별적인 비트를 포함하는 레지스터를 의미하는 것으로 이해되는데, 이것은 클럭 에지의 존재로 좌 또는 우로 천이된다. 하지만, 본 발명의 관점에서, 레지스터 셀들은 단지 하나의 비트 뿐만 아니라, 버퍼링된 정보 항목들(Inf1 내지 Infn) 또는 (Inf1B 내지 InfmB)의 데이터 세트들을 포함한다. 버퍼링된 정보 항목(Infj) 또는 (InfjB)의 이러한 종류의 데이터 세트는 또한 단지 하나의 비트로 구성될 수 있지만, 반드시 그럴 필요는 없다. 시프트 연산을 가능하게 하기 위해, 레지스터 셀들이 사용되는지 여부에 상관없이, 레지스터 셀들의 데이터 구조는 동일해야 한다.
a 응답(ANS)의 수신이 스케쥴링되지 않은, 제1 시간 간격. 이 시간 간격은 와치독(WDG)에 의한 응답들(ANS)의 평가가 없는, 제2 시간 간격(C)과, 또는 프로세서(PC)의 응답(ANS)에 대한 스캐쥴링 수신 시간 간격(B)과, 시간순서대로 중첩하지 않는다. 제1 시간 간격의 시간 길이는 0일 수 있다. 제1 시간 간격의 시간 길이는 제1 시간 간격마다 변할 수 있다.
ANS 제1 자극 수단(QSTM)이 프로세서(PC)로 와치독(WDG)의 부분으로서 보내는 하나 또는 그 이상의 메시지들(MSG)에 대한 프로세서(PC)의 응답.
ANS1 프로세서(PC)의 제1 응답
ANS2 프로세서(PC)의 제2 응답
AVAL 제1 평가 수단(AVAL). 제1 평가 수단은 와치독(WDG)의 부분이다. 이들은 제1 자극 수단(QSTM)이 프로세서(PC)로 와치독(WDG)으로부터 보내고 또한 프로세서가 맞는 시간들에 예상되는 내용들 및 맞는 수로 상기에서 언급된 응답들(ANS)로 응답하여야 하는 메세지들에 의해 야기되는 와치독(WDG)으로의 프로세서(PC)의 응답들(ANS)을 평가하는 데 사용되는데, 이것은 와치독(WDG)의 제1 평가 수단에 의해 차례로 점검될 수 있다.
b 응답(ANS)에 대하여 스케줄링된 수신 시간 간격을 지칭하는, 제2 시간 간격. 제2 시간 간격의 시간 길이는 0보다 커야 한다. 제2 시간 간격의 시간 길이는 제2 시간 간격마다 변할 수 있다.
b1 제1 응답(ANS1)에 대한 제1 수신 시간 간격
b2 제2 응답(ANS2)에 대한 제2 수신 시간 간격
BW 평가 신호
c 제3 시간 간격(c), 여기서는 와치독에 의한 응답들(ANS)의 평가가 없다. 제3 시간 간격은 어떠한 응답들(ANS)의 수신도 없는, 제1 시간 간격(a)과 또는 프로세서(PC)의 응답(ANS)에 대하여 스케줄링된 수신 시간 간격(b), 즉 제2 시간 간격과 시간순서대로 중첩하지 않는다. 제3 시간 간격의 시간 길이는 0일 수 있다. 제3 시간 간격의 시간 길이는 제3 시간 간격마다 변할 수 있다.
CCNTB 제2 카운트 값
CTR 와치독(WDG)의 부분인, 내부 클럭 생성기(CTR)
ES 와치독(WDG)의 부분이고 또한 결과 메모리 셀들로 구성되는, 결과 메모리. 결과 메모리의 각각의 결과 메모리 셀은 1부터 n까지의 수에 의해 연속적으로 넘버링된다. 이것은 각각의 결과 메모리 셀은 한편으로는 실제 물리적인 결과 메모리 셀 위치를 가지고 다른 한편으로는 실제 물리적인 결과 메모리 셀 위치와 동일해서는 안되는 논리적인 결과 메모리 셀 위치를 가지는 것을 의미한다. 결과 메모리는 시프트 레지스터(SR)로 구체화될 수 있다.
ESB 와치독(WDG)의 부분이고 또한 추가적인 결과 메모리 셀들로 구성되는, 추가적인 결과 메모리. 추가적인 결과 메모리의 각각의 추가적인 셀은 1부터 n까지의 수에 의해 연속적으로 넘버링된다. 이것은 각각의 추가적인 결과 메모리의 셀은 한편으로는 실제 물리적인 추가적인 결과 메모리 셀 위치를 가지고 다른 한편으로는 실제 물리적인 추가적인 셀 위치와 동일해서는 안되는 논리적인 셀 위치를 가지는 것을 의미한다. 추가적인 결과 메모리는 (추가적인) 시프트 레지스터(SRB)로 구체화될 수 있다.
Inf1 결과 메모리(ES) 내의 또는 시프트 레지스터(SR) 내의 첫번째 버퍼링된 정보 항목.
Infj 결과 메모리(ES) 내의 또는 시프트 레지스터(SR) 내의 j 번째 버퍼링된 정보 항목.
Infn 결과 메모리(ES) 내의 또는 시프트 레지스터(SR) 내의 n 번째 버퍼링된 정보 항목.
Inf1B 추가적인 결과 메모리(ESB) 내의 또는 추가적인 시프트 레지스터(SRB) 내의 1 번째 추가적인 버퍼링된 정보 항목.
InfjB 추가적인 결과 메모리(ESB) 내의 또는 추가적인 시프트 레지스터(SRB) 내의 j 번째 추가적인 버퍼링된 정보 항목.
InfmB 추가적인 결과 메모리(ESB) 내의 또는 추가적인 시프트 레지스터(SRB) 내의 m 번째 추가적인 버퍼링된 정보 항목.
MSG 프로세서(PC)로 와치독(WDG)의 일부인 제1 자극 수단(QSTM)에 의해 보내진 메세지들. 이것은 그후 스케줄링된 시간 간격들(b)에서 예상되는 내용들 및 맞는 수를 가지는, 응답들(ANS)로 응답되고, 이것은 와치독(WDG)에 의해 점검될 수 있다.
n 결과 메모리(ES) 또는 시프트 레지스터(SR)에 담기는 버퍼링된 정보 항목들(Inf1 내지 Infn)의 수
NO 카운트 값. 이것은 예를 들어 결과 메모리 내에 저장되고 맞음으로 평가되는 "맞음" 평가들의 수이다.
m 추가적인 결과 메모리(ESB) 또는 추가적인 시프트 레지스터(SRB)에 담기는 (추가적인) 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 수
PC 프로세서
p1 첫번째 결과 메모리 셀 또는 첫번째 시프트 레지스터 셀의 첫번째 결과 메모리 위치 또는 첫번째 시프트 레지스터 위치
pj j번째 결과 메모리 셀 또는 j번째 시프트 레지스터 셀의 j번째 결과 메모리 위치 또는 j번째 시프트 레지스터 위치
pn n번째 결과 메모리 셀 또는 n번째 시프트 레지스터 셀의 n번째 결과 메모리 위치 또는 n번째 시프트 레지스터 위치
p1B 추가적인 결과 메모리의 첫번째 결과 메모리 셀 또는 추가적인 시프트 레지스터의 첫번째 시프트 레지스터 셀의 첫번째 결과 메모리 위치 또는 첫번째 시프트 레지스터 위치
pjB 추가적인 결과 메모리의 j번째 결과 메모리 셀 또는 추가적인 시프트 레지스터의 j번째 시프트 레지스터 셀의 j번째 결과 메모리 위치 또는 j번째 시프트 레지스터 위치
pmB 추가적인 결과 메모리의 m번째 결과 메모리 셀 또는 추가적인 시프트 레지스터의 m번째 시프트 레지스터 셀의 m번째 결과 메모리 위치 또는 m번째 시프트 레지스터 위치
q 연속적인 미리 결정된 수신 시간 간격들(b)의 수, 그 종료시 결과 메모리(ES)의 또는 시프트 레지스터의 평가 내용은, 적어도 이 결과 메모리(ES) 또는 이 시프트 레지스터(SR) 내에 버퍼링된 정보 항목들(Inf1 내지 Infn)의 첫번째 부분들의 형태로, "맞음" 또는 "틀림"에 대응하는 값으로 설정되고, 이것은 결과 메모리(ES) 또는 시프트 레지스터(SR)의 리셋 작동에 대응한다. 전체 결과 메모리(ES) 또는 전체 시프트 레지스터(SR)는 바람직하게 리셋된다.
P1 내지 P26 시간적인 시간 간격들
QSTM 제1 자극 수단(QSTM). 제1 자극 수단은 와치독(WDG)의 부분이다. 이들은 프로세서(PC)로 와치독(WDG)으로부터 메세지들(MSG)을 보내는데, 이것은 그후 맞는 시간들에 예상되는 내용들을 가지고 맞는 수로 응답들(ANS)로 응답되고, 이것은 와치독(WDG)에 의해 점검될 수 있다.
RES 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호. 이것은 통상 리셋 신호이고, 이것은 프로세서(PC)가 미리 정의된 상태, 또는 방해 신호로 필요하게 설정되고, 이것은 프로세서(PC)가 현재 프로그램 구현을 방해하고 미리 정의된 프로그램 부분을 구현하도록 야기시킨다.
SC 시스템 구성요소들
SR 시프트 레지스터, 이것은 와치독(WDG)의 부분이고 또한 시프트 레지스터 셀들을 포함한다. 시프트 레지스터의 각각의 시프트 레지스터 셀은 1부터 n까지의 수에 의해 연속적으로 넘버링된다. 이것은 각각의 시프트 레지스터 셀은 한편으로 실제 물리적인 시프트 레지스터 셀 위치를 가지고 다른 한편으로 실제 물리적인 시프트 레지스터 셀 위치와는 동일해서는 안되는 논리적인 시프트 레지스터 셀 위치를 가지는 것을 의미한다. 본 발명의 측면에서, 시프트 레지스터는 "결과 메모리"(ES)라는 용어에 해당된다.
SRB 추가적인 시프트 레지스터, 이것은 와치독(WDG)의 부분이고 또한 (추가적인) 시프트 레지스터 셀들을 포함한다. 추가적인 시프트 레지스터의 각각의 (추가적인) 시프트 레지스터 셀은 1부터 m 까지의 수에 의해 연속적으로 넘버링된다. 이것은 각각의 추가적인 시프트 레지스터 셀은 한편으로 실제 물리적인 (추가적인) 시프트 레지스터 셀 위치를 가지고 다른 한편으로 실제 물리적인 (추가적인) 시프트 레지스터 셀 위치와는 동일해서는 안되는 논리적인 (추가적인) 시프트 레지스터 셀 위치를 가지는 것을 의미한다. 본 발명의 측면에서, 추가적인 시프트 레지스터는 "추가적인 결과 메모리"(ESB)라는 용어에 해당된다.
VAL 와치독(WDG)의 부분인, 제2 평가 수단. 이들은 결과 메모리(ES) 내에 또는 시프트 레지스터(SR) 내에 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가한다. 여기서, 제2 평가 수단은 또한 적절하게 단지 하나 이상의 평가를 생성할 수 있다. 예를 들어, 결과 메모리(ES)의 결과 메모리 셀들 내의 또는 시프트 레지스터(SR)의 시프트 레지스터 셀들 내의 "맞음" 정보 항목들의 수를 정의할 수 있고 또한 이를 임계 값과 비교할 수 있다. 그 수가 제1 추가적인 임계 값 이하에 놓이면, 제어 신호(RES) 또는 프로세서(PC) 또는 그 부품들 또는 다른 시스템 구성요소들(SC)에 영향을 미치기 위한 다른 대응하는 신호가 예를 들어 설정될 수 있다. 추가적인 신호들 또한 추가적인 평가들의 결과로서 생성될 수 있는데, 이것은 예를 들어 결과 메모리(ES)의 결과 메모리 셀들 내의 또는 시프트 레지스터(SR)의 시프트 레지스터 셀들 내의 특정 패턴들에 기초한다.
VALB 와치독(WD)의 부분인, 추가적인 제2 평가 수단. 이들은 추가적인 시프트 레지스터(SRB) 내에 버퍼링된 m 추가적인 정보 항목들(Inf1B 내지 InfmB)을 평가한다. 여기서, 평가 수단은 또한 적절하게 단지 하나 이상의 평가를 생성할 수 있다. 예를 들어, 추가적인 결과 메모리(ESB)의 (추가적인) 결과 메모리 셀들 내의 또는 추가적인 시프트 레지스터(SRB)의 (추가적인) 시프트 레지스터 셀들 내의 "맞음" 정보 항목들의 추가적인 수가 정의될 수 있고 또한 추가적인 임계 값과 비교될 수 있다. 이 추가적인 수가 이 제1 추가적인 임계 값 이하에 놓이면, 제어 신호(RES) 또는 프로세서(PC) 또는 그 부품들 또는 다른 시스템 구성요소들(SC)에 영향을 미치기 위한 다른 대응하는 신호가 예를 들어 설정될 수 있다. 추가적인 신호들 또한 (추가적인) 평가들의 결과로서 생성될 수 있는데, 이것은 예를 들어 추가적인 결과 메모리(ESB)의 (추가적인) 결과 메모리 셀들 내의 또는 추가적인 시프트 레지스터(SRB)의 (추가적인) 시프트 레지스터 셀들 내의 특정 패턴들에 기초한다.
WD 윈도우 신호. 예들에 있어서 1-레벨은 응답들(ANS)이 예상되지 않고 또한 1-레벨을 갖는 이 시간 간격들에서 그 내용에 상관없이, 프로세서(PC)의 응답들(ANS)이 "틀림"으로 평가되는 것을 의미한다. 신호의 0-레벨을 갖는 시간 간격에 있어서, 응답들(ANS)은 바람직하게 미리 결정된 수 만큼 예상된다. 그 내용이 맞다면, 즉 미리 결정가능한 내용에 대응하면, 이것들은 "맞음"으로 평가된다. 응답들(ANS)의 벗어나는 수 또한 적용가능하게 "틀림"으로 귀결될 수 있다.
WDG 와치독
WRN 프로세서(PC)로의 와치독(WDG)의 제1 경고 신호
WRN2 프로세서(PC)로의 와치독(WDG)의 제2 경고 신호

Claims (42)

  1. 와치독(WDG)을 이용해 프로세서(PC)를 감시하기 위한 방법에 있어서, 상기 와치독(WDG)은, 클럭 생성기(CTR), n 결과 메모리 셀들을 가진 결과 메모리(ES), 상기 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)의 전송을 위한 제1 자극 수단(QSTM), 상기 와치독(WDG)의 메세지들에 응답하여 상기 프로세서(PC)에 의해 상기 와치독(WDG)으로 전송되는 상기 프로세서(PC)의 응답들의 평가를 위한 제1 평가 수단(AVAL), 및 상기 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 제2 평가 수단(VAL)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이때 상기 방법에 있어서,
    - n 정보 항목들(Inf1 내지 Infn)은 상기 결과 메모리(ES)의 n 결과 메모리 셀들로 버퍼링되고, 이때 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn)은 1부터 n까지 연속적으로 넘버링되고, 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링된 n 결과 메모리 위치들 중 하나의 결과 메모리 위치에 할당되고, 이때 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 포함하고,
    - 상기 와치독(WDG)은 상기 프로세서(PC) 그 자체에 및 다른 시스템 구성요소들(SC)에 관련될 수 있는 메세지들(MSG)을 상기 프로세서(PC)로 전송하도록 작동가능하고,
    - 상기 프로세서(PC)는 이 메세지들(MSG)에 종속하여 상기 와치독(WDG)으로 응답들(ANS)을 전송하도록 작동가능하고,
    - 상기 와치독(WDG)은, 상기 제1 평가 수단(AVAL)을 이용해, 상기 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로 평가하도록 작동가능하고,
    - 이때
    - 그 내용이 적어도 하나의 가능한 예상된 내용과 일치한다면, 또한
    - 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 상기 와치독(WDG)에 의해 수신된다면, 응답(ANS)은 "맞음"이고, 또한
    - 이때
    - 응답(ANS)의 내용이 적어도 하나의 가능한 예상된 내용과 일치하지 않는다면, 또한
    - 상기 응답(ANS)이 상기 미리 결정된 수신 시간 간격(b) 내에서 상기 와치독(WDG)에 의해 수신되지 않는다면, 응답은 "틀림"이고, 또한
    - 상기 결과 메모리(ES)에, 상기 프로세서(PC)의 응답(ANS)의 각각의 수신시,
    - 상기 결과 메모리(ES)의 하나의 결과 메모리 셀 내의 j번째 결과 메모리 위치에 버퍼링된 정보 항목(예.Infj)이 이 결과 메모리(ES)로부터 삭제되고, 이때 1≤j≤n이고,
    - 나머지 [n-1] 버퍼링된 정보 항목들(Infk)은, 이때 1≤j≤n, k≠j이고, 상기 각각의 k번째 결과 메모리 위치(pk, 1≤k≤n, k≠j)로부터 다른 결과 메모리 위치(pk', k'≠k, 1≤k'≤n)로 각각 천이되고, 또한
    - 상기 나머지 [n-1] 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 어떠한 것도 천이되지 않는 상기 결과 메모리 위치에서 적어도 j'번째 버퍼링된 정보 항목(예.Infj')의 새로운 제1 위치로서, 적어도 "맞음" 또는 "틀림"에 대한 값에 대응하여 상기 프로세서(PC)의 수신된 응답(ANS)의 평가의 결과가 사용되고,
    - 이때 상기 제2 평가 수단(VAL)은, 상기 결과 메모리(ES)의 상기 결과 메모리 셀들 내의 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 버퍼링된 정보 항목들이 확인가능한 미리 결정된 패턴을 포함한다면, 상기 프로세서(PC)의 상태를 변경하기에 적합한 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는, 방법.
  2. 제 1 항에 있어서, 감시될 시스템 구성요소들(SC)은 상기 프로세서(PC)의 부분인 것을 특징으로 하는, 방법.
  3. 제 2 항에 있어서,
    - 제1 예상된 응답(ANS1)에, 상기 제1 평가 수단(AVAL)에 의해, 미리 결정된 제1 수신 시간 간격(b1)이 제1 응답(ANS1)의 수신을 위한 시간 간격으로서 할당되고, 또한
    - 제2 예상된 응답(ANS2)에, 상기 제1 평가 수단(AVAL)에 의해, 미리 결정된 제2 수신 시간 간격(b2)이 제2 응답(ANS2)의 수신을 위한 시간 간격으로서 할당되고, 또한
    - 이때 상기 미리 결정된 제1 수신 시간 간격(b1) 및 상기 미리 결정된 제2 수신 시간 간격(b2)은 서로 다르고 또한 서로 중첩되거나 또는 서로 중첩되지 않고,
    - 이때 상기 미리 결정된 제1 수신 시간 간격(b1)은 상기 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 또한
    - 이때 상기 미리 결정된 제2 수신 시간 간격(b2)은 상기 제1 응답(ANS1)의 평가에 영향을 미치지 않는 것을 특징으로 하는, 방법.
  4. 제 3 항에 있어서,
    - 상기 와치독(WDG)은, 상기 제1 평가 수단(AVAL)을 이용해, 상기 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하도록 작동가능하고,
    - 이때 추가적으로
    - 상기 미리 결정된 수신 시간 간격(b) 내에서, 상기 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 상기 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하지 않거나, 또는 상기 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
    - 이때 대안적으로
    - 상기 각각의 미리 결정된 수신 시간 간격(b) 내에서, 상기 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인 것을 특징으로 하는, 방법.
  5. 제 4 항에 있어서, 상기 와치독(WDG)의 상기 제1 평가 수단(AVAL)에 의한 상기 프로세서(PC)의 상기 응답(ANS)의 평가가 추가적으로 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하는 것을 특징으로 하는, 방법.
  6. 제 5 항에 있어서, 상기 와치독(WDG)의 상기 제1 평가 수단(AVAL)에 의한 상기 프로세서(PC)의 상기 응답(ANS)의 평가가 추가적으로 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)에 종속하는 것을 특징으로 하는, 방법.
  7. 제 1 항에 있어서, 상기 프로세서(PC)는 제2 평가 수단(VAL)을 포함하고, 이때 상기 제2 평가 수단(VAL)은 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 추가적으로 적어도 하나의 추가적인 평가를 생성하도록 작동가능하고, 이때 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)은 상기 제1 정보 부분에 더하여 추가적인 정보 부분으로서 상기 제2 평가 수단(VAL)의 버퍼링될 추가적인 평가를 추가적으로 포함하는 것을 특징으로 하는, 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 와치독(WDG)에는 추가적으로
    - 상기 결과 메모리(ES)의 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 평가를 위한 제2 평가 수단(VAL),
    - m 추가적인 버퍼링될 정보 항목들(Inf1B 내지 InfmB)의 저장을 위한 m 결과 메모리 셀들을 갖는 적어도 하나의 추가적인 결과 메모리(ESB), 이때 m은 1 보다 큰 양의 정수이고, 및
    - m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 평가를 위한 추가적인 평가 수단(VALB)이 마련되어 있고,
    - 이때 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
    - 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 상기 추가적인 결과 메모리(ESB)의 m 결과 메모리 위치들 중 하나의 결과 메모리 위치에 할당되고,
    - 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 정보 부분을 포함하고,
    - 이때 상기 추가적인 결과 메모리(ESB) 내에는, 상기 프로세서(PC)의 각각의 응답 수신시,
    - 상기 추가적인 결과 메모리(ESB)의 하나의 결과 메모리 셀 내의 j번째 결과 메모리 위치에 있는 j번째 추가적인 버퍼링된 정보 항목(InfjB)은 상기 추가적인 결과 메모리(ESB)로부터 결정되고, 이때 1≤j≤m이고,
    - 나머지 [m-1] 추가적인 버퍼링된 정보 항목들(InfkB) 각각은, 이때 1≤k≤m, k≠j이고, 상기 추가적인 결과 메모리(ESB)의 상기 각각의 k번째 결과 메모리 위치(pk, 1≤k≤m, k≠j)로부터 상기 추가적인 결과 메모리(ESB)의 다른 결과 메모리 위치(pk', k'≠k, 1≤k'≤m)로 천이되고, 또한
    - 상기 나머지 [m-1] 추가적인 버퍼링된 정보 항목들 중 어떠한 것도 천이되지 않은 적어도 상기 추가적인 결과 메모리(ESB)의 상기 결과 메모리 위치에서 j'번째 버퍼링된 정보 항목(예.Infj'B)의 새로운 제1 위치로서, 적어도 상기 제2 평가 수단(VAL)의 추가적인 평가의 결과가 사용되고, 또한
    - 이때 상기 추가적인 평가 수단(VALB)은, 상기 추가적인 결과 메모리(ESB)의 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 상기 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는 것을 특징으로 하는, 방법.
  9. 제 8 항에 있어서, 상기 제2 평가 수단(VAL)은, 상기 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, with 1≤j≤n 및 1≤k≤n 및 k≠j)의 적어도 각각의 하나의 정보 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 적어도 하나의 추가적인 평가를 생성하도록 작동가능한 것을 특징으로 하는, 방법.
  10. 제 9 항에 있어서, 상기 미리 결정된 수신 시간 간격(b)의 종료시, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 방법.
  11. 제 10 항에 있어서, 상기 미리 결정된 수신 시간 간격(b)의 종료시, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 방법.
  12. 제 11 항에 있어서, 상기 와치독(WDG)에는 추가적으로
    - 상기 결과 메모리(ES)의 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 제2 평가 수단(VAL),
    - m 추가적인 버퍼링될 정보 항목들(Inf1B 내지 InfmB)의 저장을 위한 m 결과 메모리 셀들을 갖는 적어도 하나의 추가적인 결과 메모리(ESB), 이때 m은 1 보다 큰 양의 정수이고, 및
    - 상기 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 평가를 위한 추가적인 평가 수단(VALB)이 마련되어 있고,
    - 이때 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
    - 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 상기 추가적인 결과 메모리(ESB)의 m 결과 메모리 위치들 중 하나의 결과 메모리 위치에 할당되고,
    - 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고,
    - 이때 상기 추가적인 결과 메모리(ESB)에서, 상기 프로세서(PC)의 각각의 응답 수신시,
    - 상기 추가적인 결과 메모리(ESB)의 하나의 결과 메모리 셀 내의 j번째 결과 메모리 위치에 있는 j번째 추가적인 버퍼링된 정보 항목(InfjB)은 상기 추가적인 결과 메모리(ESB)로부터 결정되고, 이때 1≤j≤m이고,
    - 나머지 [m-1] 버퍼링된 정보 항목들(InfkB) 각각은, 이때 1≤k≤m, k≠j, 상기 추가적인 결과 메모리(ESB)의 상기 각각의 k번째 결과 메모리 위치(pk, 1≤k≤m, k≠j)로부터 상기 추가적인 결과 메모리(ESB)의 다른 결과 메모리 위치(pk', k'≠k, 1≤k'≤m)로 천이되고, 또한
    - 상기 나머지 [m-1] 버퍼링된 추가적인 정보 항목들 중 어떠한 것도 천이되지 않은 적어도 상기 추가적인 결과 메모리(ESB)의 상기 결과 메모리 위치에서 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 부분으로서 또는 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서, 적어도 상기 제2 평가 수단(VAL)의 추가적인 평가의 결과가 사용되고, 또한
    - 이때 상기 추가적인 평가 수단(VALB)은, 상기 추가적인 결과 메모리(ESB)의 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 상기 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는 것을 특징으로 하는, 방법.
  13. 제 1 항에 있어서, 상기 와치독(WDG)에는 추가적으로
    - 상기 결과 메모리(ES)의 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 제2 평가 수단(VAL),
    - m 추가적인 버퍼링될 정보 항목들(Inf1B 내지 InfmB)의 저장을 위한 m 결과 메모리 셀들을 갖는 적어도 하나의 추가적인 결과 메모리(ESB), 이때 m은 1 보다 큰 양의 정수이고, 및
    - 상기 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 평가를 위한 추가적인 평가 수단(VALB)이 마련되어 있고,
    - 이때 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
    - 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 상기 추가적인 결과 메모리(ESB)의 m 결과 메모리 위치들 중 하나의 결과 메모리 위치에 할당되고,
    - 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고,
    - 이때 상기 추가적인 결과 메모리(ESB) 내에는, 미리 결정된 수 q의 연속적인 수신 시간 간격들(b)의 종료 후,
    - 상기 추가적인 결과 메모리(ESB)의 하나의 결과 메모리 셀 내의 j번째 결과 메모리 위치에 있는 j번째 추가적인 버퍼링된 정보 항목(InfjB)은 상기 추가적인 결과 메모리(ESB)로부터 결정되고, 이때 1≤j≤m이고,
    - 나머지 [m-1] 추가적인 버퍼링된 정보 항목들(InfkB) 각각은, 이때 1≤k≤m, k≠j이고, 상기 추가적인 결과 메모리(ESB)의 상기 각각의 k번째 결과 메모리 위치(pk, 1≤k≤m, k≠j)로부터 상기 추가적인 결과 메모리(ESB)의 다른 결과 메모리 위치(pk', k'≠k, 1≤k'≤m)로 천이되고, 또한
    - 상기 나머지 [m-1] 추가적인 버퍼링된 정보 항목들 중 어떠한 것도 천이되지 않은 적어도 상기 추가적인 결과 메모리(ESB)의 상기 결과 메모리 위치에서 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 부분으로서 또는 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서, 상기 미리 결정된 수 q의 연속적인 수신 시간 간격들(b)의 종료 후 수신된 응답 또는 응답들에 종속하여, 적어도 상기 제2 평가 수단(VAL)의 추가적인 평가의 결과가 사용되고, 또한
    - 이때 상기 추가적인 평가 수단(VALB)은, 상기 추가적인 결과 메모리(ESB)의 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 상기 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는 것을 특징으로 하는, 방법.
  14. 제 13 항에 있어서, 상기 수 q의 연속적인 수신 시간 간격들(b)의 종료 후, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 방법.
  15. 제 13 항에 있어서, 상기 수 q의 연속적인 수신 시간 간격들(b)의 종료 후, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 방법.
  16. 제 1 항 또는 제 14 항에 있어서, 상기 와치독(WDG)은 결과 메모리(ES)로서 또는, 마련된다면 추가적인 결과 메모리(ESB)로서, 각각 시프트 레지스터(SR) 및 추가적인 시프트 레지스터(SRB)를 포함하는 것을 특징으로 하는, 방법.
  17. 와치독(WDG)을 이용해 프로세서(PC)를 감시하기 위한 방법에 있어서, 상기 와치독(WDG)은, 클럭 생성기(CTR), n 결과 메모리 셀들을 가지는 결과 메모리(ES), 상기 와치독(WDG)으로부터 상기 프로세서(PC)로 메세지들(MSG)의 전송을 위한 제1 자극 수단(QSTM), 상기 와치독(WDG)의 메세지들에 응답하여 상기 프로세서(PC)에 의해 상기 와치독(WDG)으로 전송되는 상기 프로세서(PC)의 응답들의 평가를 위한 제1 평가 수단(AVAL), 및 상기 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 제2 평가 수단(VAL)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이때 상기 방법에 있어서,
    - n 정보 항목들(Inf1 내지 Infn)은 상기 결과 메모리(ES)의 n 결과 메모리 셀들로 버퍼링되고, 이때 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn)은 1부터 n까지 연속적으로 넘버링되고, 이때 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 1부터 n까지 연속적으로 넘버링된 n 결과 메모리 위치들 중 하나의 결과 메모리 위치에 할당되고, 이때 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 각각은 적어도 하나의 제1 정보 부분을 포함하고,
    - 상기 와치독(WDG)은 상기 프로세서(PC) 그 자체에 및 다른 시스템 구성요소들(SC)에 관련될 수 있는 메세지들(MSG)을 상기 프로세서(PC)로 전송하도록 작동가능하고,
    - 상기 프로세서(PC)는 이 메세지들(MSG)에 종속하여 상기 와치독(WDG)으로 응답들(ANS)을 전송하도록 작동가능하고,
    - 상기 와치독(WDG)은, 상기 제1 평가 수단(AVAL)을 이용해, 상기 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로 평가하도록 작동가능하고,
    - 이때
    - 그 내용이 적어도 하나의 가능한 예상된 내용과 일치한다면, 또한
    - 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 상기 와치독(WDG)에 의해 수신된다면, 응답(ANS)은 "맞음"이고, 또한
    - 이때
    - 응답(ANS)의 내용이 적어도 하나의 가능한 예상된 내용과 일치하지 않는다면, 또는
    - 상기 응답(ANS)이 상기 미리 결정된 수신 시간 간격(b) 내에서 상기 와치독(WDG)에 의해 수신되지 않는다면, 응답은 "틀림"이고, 또한
    - 상기 결과 메모리(ES)에서, 미리 결정된 수신 시간 간격(b)의 종료 후 또는 미리 결정된 수신 시간 간격(b) 각각의 종료 후 또는 복수의 미리 결정된 수신 시간 간격들(b)의 종료 후,
    - 상기 결과 메모리(ES)의 하나의 결과 메모리 셀 내의 j번째 결과 메모리 위치에 버퍼링된 정보 항목(예.Infj)이 이 결과 메모리(ES)로부터 삭제되고, 이때 1≤j≤n이고,
    - 나머지 [n-1] 버퍼링된 정보 항목들(Infk)은, 이때 1≤j≤n, k≠j, 상기 각각의 k번째 결과 메모리 위치(pk, 1≤k≤n, k≠j)로부터 다른 결과 메모리 위치(pk', k'≠k, 1≤k'≤n)로 천이되고, 또한
    - 상기 나머지 [n-1] 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 어떠한 것도 천이되지 않은 적어도 상기 결과 메모리 위치에서 j'번째 버퍼링된 정보 항목(예.Infj')의 새로운 제1 부분으로서, 적어도 "맞음" 또는 "틀림"에 대한 값에 대응하여, 상기 수신 시간 간격 또는 간격들(b)의 종료 전에 수신된 상기 프로세서(PC)의 응답들(ANS) 또는 응답들(ANS)의 평가의 결과가 사용되고,
    - 이때 상기 제2 평가 수단(VAL)은, 상기 결과 메모리(ES)의 상기 결과 메모리 셀들 내의 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 버퍼링된 정보 항목들이 확인가능한 미리 결정된 패턴을 포함한다면, 상기 프로세서(PC)의 상태를 변경하기에 적합한 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는, 방법.
  18. 제 17 항에 있어서, 감시될 시스템 구성요소들(SC)은 상기 프로세서(PC)의 부분인 것을 특징으로 하는, 방법.
  19. 제 18 항에 있어서,
    - 제1 예상된 응답(ANS1)에, 상기 제1 평가 수단(AVAL)에 의해, 미리 결정된 제1 수신 시간 간격(b1)이 제1 응답(ANS1)의 수신을 위한 시간 간격으로서 할당되고, 또한
    - 제2 예상된 응답(ANS2)에, 상기 제1 평가 수단(AVAL)에 의해, 미리 결정된 제2 수신 시간 간격(b2)이 제2 응답(ANS2)의 수신을 위한 시간 간격으로서 할당되고,
    - 이때 상기 미리 결정된 제1 수신 시간 간격(b1) 및 상기 미리 결정된 제2 수신 시간 간격(b2)은 서로 다르고 또한 서로 중첩되거나 또는 서로 중첩되지 않고,
    - 이때 상기 미리 결정된 제1 수신 시간 간격(b1)은 상기 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 또한
    - 이때 상기 미리 결정된 제2 수신 시간 간격(b2)은 상기 제1 응답(ANS1)의 평가에 영향을 미치지 않는 것을 특징으로 하는, 방법.
  20. 제 19 항에 있어서,
    - 상기 와치독(WDG)은, 상기 제1 평가 수단(AVAL)을 이용해, 상기 프로세서(PC)의 응답(ANS)을 "맞음" 또는 "틀림"으로서 평가하도록 작동가능하고,
    - 이때 추가적으로
    - 상기 미리 결정된 수신 시간 간격(b) 내에서, 상기 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 상기 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하지 않거나, 또는 상기 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
    - 이때 대안적으로
    - 상기 각각의 미리 결정된 수신 시간 간격(b) 내에서, 상기 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인 것을 특징으로 하는, 방법.
  21. 제 20 항에 있어서, 상기 와치독(WDG)의 상기 제1 평가 수단(AVAL)에 의한 상기 프로세서(PC)의 상기 응답(ANS)의 평가가 추가적으로 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하는 것을 특징으로 하는, 방법.
  22. 제 21 항에 있어서, 상기 와치독(WDG)의 상기 제1 평가 수단(AVAL)에 의한 상기 프로세서(PC)의 상기 응답(ANS)의 평가가 추가적으로 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)에 종속하는 것을 특징으로 하는, 방법.
  23. 제 17 항에 있어서, 상기 프로세서(PC)는 제2 평가 수단(VAL)을 포함하고, 이때 상기 제2 평가 수단(VAL)은 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여, 추가적으로 적어도 하나의 추가적인 평가를 생성하도록 작동가능하고, 이때 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)은 상기 제1 정보 부분에 더하여 추가적인 정보 부분으로서 상기 제2 평가 수단(VAL)의 버퍼링될 추가적인 평가를 추가적으로 포함하는 것을 특징으로 하는, 방법.
  24. 제 17 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 와치독(WDG)에는 추가적으로
    - 상기 결과 메모리(ES)의 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 평가를 위한 제2 평가 수단(VAL),
    - m 추가적인 버퍼링될 정보 항목들(Inf1B 내지 InfmB)의 저장을 위한 m 결과 메모리 셀들을 갖는 적어도 하나의 추가적인 결과 메모리(ESB), 이때 m은 1 보다 큰 양의 정수이고, 및
    - m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 평가를 위한 추가적인 평가 수단(VALB)이 마련되어 있고,
    - 이때 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
    - 이때 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 상기 추가적인 결과 메모리(ESB)의 m 결과 메모리 위치들 중 하나의 결과 메모리 위치에 할당되고,
    - 이때 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 정보 부분을 포함하고,
    - 이때 상기 추가적인 결과 메모리(ESB)에서, 상기 프로세서(PC)의 각각의 응답 수신시,
    - 상기 추가적인 결과 메모리(ESB)의 하나의 결과 메모리 셀 내의 j번째 결과 메모리 위치에 있는 j번째 추가적인 버퍼링된 정보 항목(InfjB)은 상기 추가적인 결과 메모리(ESB)로부터 결정되고, 이때 1≤j≤m이고,
    - 나머지 [m-1] 추가적인 버퍼링된 정보 항목들(InfkB) 각각은, 이때 1≤k≤m, k≠j, 상기 추가적인 결과 메모리(ESB)의 상기 각각의 k번째 결과 메모리 위치(pk, 1≤k≤m, k≠j)로부터 상기 추가적인 결과 메모리(ESB)의 다른 결과 메모리 위치(pk', k'≠k, 1≤k'≤m)로 천이되고, 또한
    - 상기 나머지 [m-1] 추가적인 버퍼링된 정보 항목들 중 어떠한 것도 천이되지 않은 위치로 적어도 상기 추가적인 결과 메모리(ESB)의 상기 결과 메모리 위치에서 j'번째 버퍼링된 정보 항목(Infj'B)의 새로운 제1 위치로서 또는 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서, 적어도 상기 제2 평가 수단(VAL)의 추가적인 평가의 결과가 사용되고, 또한
    - 이때 상기 추가적인 평가 수단(VALB)은, 상기 추가적인 결과 메모리(ESB)의 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 상기 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는 것을 특징으로 하는, 방법.
  25. 제 23 항에 있어서, 상기 와치독(WDG)에는 추가적으로, 상기 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, 1≤j≤n 및 1≤k≤n 및 k≠j)의 적어도 각각의 하나의 정보 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 적어도 하나의 추가적인 평가를 생성하도록 작동가능한 제2 평가 수단(VAL)이 마련되어 있는 것을 특징으로 하는, 방법.
  26. 제 25 항에 있어서, 상기 미리 결정된 수신 시간 간격(b)의 종료시, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 방법.
  27. 제 25 항에 있어서, 상기 미리 결정된 수신 시간 간격(b)의 종료시, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 방법.
  28. 제 17 항 내지 제 22 항 중 어느 한 항에 있어서, 상기 와치독(WDG)에는 추가적으로
    - 상기 결과 메모리(ES)의 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 제2 평가 수단(VAL),
    - m 추가적인 버퍼링될 정보 항목들(Inf1B 내지 InfmB)의 저장을 위한 m 결과 메모리 셀들을 갖는 적어도 하나의 추가적인 결과 메모리(ESB), 이때 m은 1 보다 큰 양의 정수이고, 및
    - 상기 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 평가를 위한 추가적인 평가 수단(VALB)이 마련되어 있고,
    - 이때 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)은 1부터 m까지 연속적으로 넘버링되고,
    - 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 1부터 m까지 연속적으로 넘버링된 상기 추가적인 결과 메모리(ESB)의 m 결과 메모리 위치들 중 하나의 결과 메모리 위치에 할당되고,
    - 이때 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 각각은 적어도 하나의 제1 정보 부분을 포함하고,
    - 이때 상기 추가적인 결과 메모리(ESB)에서, 상기 수신 시간 간격(b)의 종료 후 또는 각각의 수신 시간 간격(b)의 종료 후 또는 미리 결정된 수 q의 연속하는 수신 시간 간격들(b)의 종료 후,
    - 상기 추가적인 결과 메모리(ESB)의 하나의 결과 메모리 셀 내의 j번째 결과 메모리 위치에 있는 j번째 추가적인 버퍼링된 정보 항목(InfjB)은 상기 추가적인 결과 메모리(ESB)로부터 결정되고, 이때 1≤j≤m이고,
    - 나머지 [m-1] 추가적인 버퍼링된 정보 항목들(InfkB) 각각은, 이때 1≤k≤m, k≠j이고, 상기 추가적인 결과 메모리(ESB)의 상기 각각의 k번째 결과 메모리 위치(pk, 1≤k≤m, k≠j)로부터 상기 추가적인 결과 메모리(ESB)의 다른 결과 메모리 위치(pk', k'≠k, 1≤k'≤m)로 천이되고, 또한
    - 상기 나머지 [m-1] 추가적인 버퍼링된 정보 항목들 중 어떠한 것도 천이되지 않은 적어도 상기 추가적인 결과 메모리(ESB)의 상기 결과 메모리 위치에서 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)의 새로운 제1 부분으로서 또는 새로운 j'번째 추가적인 버퍼링된 정보 항목(Infj'B)으로서, 적어도 상기 종료 또는 상기 수신 시간 간격들(b)까지 수신된 응답 또는 응답들에 종속하여 상기 제2 평가 수단(VAL)의 추가적인 평가의 결과가 사용되고, 또한
    - 이때 상기 추가적인 평가 수단(VALB)은, 상기 추가적인 결과 메모리(ESB)의 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)의 추가적인 버퍼링된 정보 항목들에 종속하여, 상기 프로세서(PC)의 상태를 변경하기에 적합한 제어 신호(RES)를 생성하는 것을 특징으로 하는, 방법.
  29. 제 28 항에 있어서, 상기 수 q의 연속적인 수신 시간 간격들(b)의 종료 후, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들은 "틀림"에 대응하는 값으로 설정되는 것을 특징으로 하는, 방법.
  30. 제 28 항에 있어서, 상기 수 q의 연속적인 수신 시간 간격들(b)의 종료 후, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들은 "맞음"에 대응하는 값으로 설정되는 것을 특징으로 하는, 방법.
  31. 제 30 항에 있어서, 상기 와치독(WDG)은 결과 메모리(ES)로서 또는, 마련된다면 추가적인 결과 메모리(ESB)로서, 각각 시프트 레지스터(SR) 및 추가적인 시프트 레지스터(SRB)를 포함하는 것을 특징으로 하는, 방법.
  32. 와치독(WDG)을 이용해 프로세서(PC)를 감시하기 위한 방법에 있어서, 상기 와치독(WDG)은, 클럭 생성기(CTR), n 결과 메모리 셀들을 가진 결과 메모리(ES), 상기 와치독(WDG)으로부터 프로세서(PC)로 메세지들(MSG)의 전송을 위한 제1 자극 수단(QSTM), 상기 와치독(WDG)의 메세지들에 응답하여 상기 프로세서(PC)에 의해 상기 와치독(WDG)으로 전송되는 상기 프로세서(PC)의 응답들의 평가를 위한 제1 평가 수단(AVAL), 및 상기 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn)의 평가를 위한 제2 평가 수단(VAL)을 포함하고, 이때 n은 1보다 큰 양의 정수이고, 이때 상기 방법에 있어서,
    - 상기 클럭 생성기(CTR)에 의해, 상기 와치독(WDG)으로의 상기 프로세서(PC)의 응답(ANS)을 위한 수신 시간 간격(b)을 미리 설정하는 단계;
    - 상기 와치독(WDG)으로부터 상기 프로세서(PC)로, 상기 프로세서(PC) 자체에 및/또는 추가적인 시스템 구성요소들(SC)에 관련될 수 있는 내용들을 갖는 하나 또는 복수의 메세지들(MSG)을 전송하는 단계;
    - 적어도 이 메세지들(MSG) 중 하나의 내용에 종속하여 상기 프로세서(PC)에 의해 수행되는, 상기 와치독(WDG)에게 응답의 형태로 메세지(MSG)에 응답하는 단계;
    - 평가 결과를 생성하기 위해, 상기 와치독(WDG)에 의해 수행되는, 상기 와치독(WDG)으로의 상기 프로세서(PC)의 적어도 하나의 응답(ANS)을 "맞음" 또는 "틀림"으로 평가하는 단계,
    - 이때
    - 그 내용이 적어도 하나의 가능한 예상된 내용과 일치한다면, 또한
    - 응답(ANS)이 미리 결정된 수신 시간 간격(b) 내에서 상기 와치독(WDG)에 의해 수신된다면, 응답(ANS)은 "맞음"이고, 또한
    - 이때
    - 응답(ANS)의 내용이 적어도 하나의 가능한 예상된 내용과 일치하지 않는다면, 또는
    - 상기 응답(ANS)이 미리 결정된 상기 수신 시간 간격(b) 내에서 상기 와치독(WDG)에 의해 수신되지 않는다면, 응답은 "틀림"이고, 또한
    - 그 각각이 적어도 하나의 제1 정보 부분을 포함하고 또한 그 각각이 결과 메모리 위치에 할당되는, n 버퍼링된 정보 항목들(Inf1 내지 Infn)을 갖는 결과 메모리(ES)의 내용을 변경하는 단계를 포함하고, 이때 n은 1보다 큰 정수이고, 이 변경은
    - 상기 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infk)의 삭제, 및
    - 결과 메모리(ES) 내의 n 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)의 적어도 하나의 논리적 결과 메모리 위치의 변경 및
    - 상기 결과 메모리(ES) 내의 새로운 버퍼링된 정보 항목(Infj)의 새로운 제1 정보 부분으로서 상기 적어도 하나의 수신된 응답(ANS)의 평가 결과의 사용에 의해,
    - 시간적으로 상기 와치독(WDG)에 의한 응답(ANS)의 수신 후 또는
    - 시간적으로 제공된 미리 결정된 상기 수신 시간 간격(b)의 종료 후 수행되고,
    - 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Inf1 내지 Infn)으로부터의 확인가능한 미리 결정된 패턴들에 종속하여 평가 결과를 생성하는 것에 의해 상기 제2 평가 수단(VAL)에 의한 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하는 단계, 및
    - 미리 결정된 패턴의 확인 시, 상기 프로세서(PC)의 상태를 변경하기에 적합한 적어도 하나의 제어 신호(RES)를 생성하거나, 또는 이로부터 이러한 제어 신호(RES)가 유도되는 신호를 생성하는 단계를 포함하는, 방법.
  33. 제 32 항에 있어서, 추가적으로
    - 상기 와치독(WDG)에 의해 수행되는 상기 프로세서(PC)의 제1 응답(ANS1)의 평가에 있어서 미리 결정된 수신 시간 간격(b)으로서 사용하기 위해 제1 예상된 응답(ANS1)에 종속하여 제1 미리 결정된 수신 시간 간격(b1)을 고정하는 단계, 및
    - 상기 와치독(WDG)에 의해 수행되는 상기 프로세서(PC)의 제2 응답(ANS2)의 평가에 있어서 미리 결정된 수신 시간 간격(b)으로서 사용하기 위해 제2 예상된 응답(ANS2)에 종속하여 제2 미리 결정된 수신 시간 간격(b2)을 고정하는 단계를 포함하고,
    - 이때 상기 미리 결정된 제1 수신 시간 간격(b1) 및 상기 미리 결정된 제2 수신 시간 간격(b2)은 서로 중첩되거나 또는 중첩되지 않고, 또한
    - 이때 상기 미리 결정된 제1 수신 시간 간격(b1)은 상기 제2 응답(ANS2)의 평가에 영향을 미치지 않고, 상기 미리 결정된 제2 수신 시간 간격(b2)은 상기 제1 응답(ANS1)의 평가에 영향을 미치지 않는 것을 특징으로 하는, 방법.
  34. 제 33 항에 있어서,
    - 상기 프로세서(PC)의 응답(ANS)의 "맞음" 또는 "틀림"으로서 평가하는 변형 단계를 포함하고,
    - 이때 추가적으로
    - 상기 미리 결정된 수신 시간 간격(b) 내에서, 상기 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가, 상기 수신된 응답(ANS)으로 인해, 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하지 않거나, 또는 상기 미리 결정된 수신 시간 간격(b)의 종료시에, 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작지 않다면 응답(ANS)은 "맞음"이고, 또한
    - 이때 대안적으로
    - 상기 각각의 미리 결정된 수신 시간 간격(b) 내에서, 상기 와치독(WDG)에 의해 수신되는 응답들(ANS)의 수가 수신될 응답들(ANS)의 미리 결정된 최대 수를 초과하거나 또는 수신될 응답들(ANS)의 미리 결정된 최소 수보다 작다면 응답(ANS)은 "틀림"인 것을 특징으로 하는, 방법.
  35. 제 34 항에 있어서, 상기 와치독(WDG)으로의 상기 프로세서(PC)의 응답(ANS)의 평가에 종속하는 것에 더하여 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 하나의 버퍼링된 정보 항목(Infj)의 적어도 하나의 정보 부분에 추가적으로 종속하여 상기 프로세서(PC)의 응답(ANS)을 평가하는 변형 단계를 포함하는, 방법.
  36. 제 35 항에 있어서, 상기 와치독(WDG)으로의 상기 프로세서(PC)의 응답(ANS)의 평가에 종속하는 것에 더하여 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 에 추가적으로 종속하여 상기 프로세서(PC)의 응답(ANS)을 평가하는 변형 단계를 포함하는, 방법.
  37. 제 36 항에 있어서,
    상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 하나의 버퍼링된 정보 항목(Infj)에 종속하여 추가적으로 제2 평가 수단(VAL)에 의한 적어도 하나의 추가적인 평가를 생성하는 단계, 및
    이 추가적인 평가를 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 버퍼링된 정보 항목(Infj)의 추가적인 정보 부분으로서 저장하는 단계를 포함하는, 방법.
  38. 제 37 항에 있어서, 추가적으로
    - 상기 결과 메모리(ES)의 버퍼링된 정보 항목들(Inf1 내지 Infn) 중 적어도 2 개의 서로 다른 버퍼링된 정보 항목들(Infj, Infk, with 1≤j≤n 및 1≤k≤n 및 k≠j)의 적어도 각각의 하나의 정보 부분 중에서 미리 결정된 패턴들의 발생에 종속하여, 제2 추가적인 평가를 생성하는 단계를 포함하는, 방법.
  39. 제 38 항에 있어서, 추가적으로
    상기 미리 결정된 수신 시간 간격(b)의 종료시, 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)의 상기 제1 정보 부분들 모두를 "틀림"에 대응하는 값으로 또는 "맞음"에 대응하는 값으로 설정하는 단계를 포함하는, 방법.
  40. 제 32 항 내지 제 39 항 중 어느 한 항에 있어서, 추가적으로
    - n 추가적인 평가 결과를 설정하기 위해 상기 결과 메모리(ES)의 상기 버퍼링된 정보 항목들(Inf1 내지 Infn)을 평가하는 단계; 및
    - 제1 정보 부분 및 선택적으로 추가적인 정보 부분들을 갖는 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB)을 갖는 추가적인 결과 메모리(ESB)의 내용을 변경하는 단계, 이때 m은 1보다 큰 정수이고,
    - 상기 추가적인 결과 메모리(ESB) 내의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 중 적어도 하나의 추가적인 버퍼링된 정보 항목(Infk)의 삭제, 및
    - 상기 추가적인 결과 메모리(ESB) 내의 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 중 적어도 하나의 버퍼링된 정보 항목(InfjB)의 적어도 하나의 논리적 결과 메모리 위치의 변경 및
    - 상기 추가적인 결과 메모리(ESB) 내의 새로운 추가적인 버퍼링된 정보 항목(Infj)의 새로운 제1 정보 부분으로서 상기 추가적인 평가 결과의 사용에 의해,
    - 각각의 하나의 결과 메모리 위치에서,
    - 시간적으로 상기 와치독(WDG)에 의한 응답(ANS)의 수신 후 또는
    - 시간적으로 제공된 미리 결정된 상기 수신 시간 간격(b)의 종료 후 수행되고,
    - 상기 m 추가적인 버퍼링된 정보 항목들(Inf1B 내지 InfmB) 중 적어도 2 개를 평가하는 단계, 및
    - 이 평가의 결과에 종속하여, 상기 프로세서(PC)의 상태를 변경하기에 적합한 적어도 하나의 제어 신호(RES) 및/또는 적어도 하나의 추가적인 제어 신호(WRN, WRN2)를 생성하는 단계를 포함하는 것을 특징으로 하는, 방법.
  41. 삭제
  42. 삭제
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