KR102367593B1

KR102367593B1 - An Ultra-low-power Data Buffer Design for future High-performance DDR6/7 LR-DIMM applications

Info

Publication number: KR102367593B1
Application number: KR1020200069034A
Authority: KR
Inventors: 변경수
Original assignee: 주식회사 딥아이
Priority date: 2020-04-17
Filing date: 2020-06-08
Publication date: 2022-02-25
Also published as: KR20210128879A

Abstract

차세대 고성능 DDR6/7 LR-DIMM 애플리케이션을 위한 초 저전력 데이터 버퍼가 제시된다. 본 발명에서 제안하는 차세대 고성능 DDR6/7 LR-DIMM 애플리케이션을 위한 초 저전력 데이터 버퍼 시스템은 CPU로부터 저속 클럭을 입력 받고, 고속 클럭을 위한 추가 클럭 버퍼를 포함하는 저전력 클럭킹 인터페이스, 저전력 클럭킹 인터페이스로부터 클럭을 입력 받아 ILFM을 통해 고속 클럭으로 변환하는 복수의 D램 및 각각의 D램으로부터 클럭을 입력 받고, 송신부와 수신부를 포함하는 복수의 데이터 버퍼를 포함하고, 복수의 데이터 버퍼 각각은 세 개의 인버터와 두 개의 저항을 포함하는 송신부 및 세 개의 인버터와 두 개의 저항을 포함하고, 세 개의 인버터의 크기는 순차적으로 증가하는 수신부를 포함하며, 데이터 속도를 증가시키기 위한 저항성 피드백 출력 드라이버를 이용한다. An ultra-low-power data buffer for next-generation high-performance DDR6/7 LR-DIMM applications is presented. The ultra-low-power data buffer system for the next-generation high-performance DDR6/7 LR-DIMM application proposed by the present invention receives a low-speed clock input from the CPU and receives the clock from the low-power clocking interface and low-power clocking interface including an additional clock buffer for the high-speed clock. A plurality of DRAMs that receive input and convert to a high-speed clock through ILFM, and a plurality of data buffers that receive clocks from each DRAM and include a transmitter and a receiver, each of the plurality of data buffers includes three inverters and two It includes a transmitter including two resistors, three inverters and two resistors, and a receiver in which the size of the three inverters increases sequentially, and a resistive feedback output driver is used to increase the data rate.

Description

An Ultra-low-power Data Buffer Design for future High-performance DDR6/7 LR-DIMM applications

본 발명은 차세대 고성능 DDR6/7 LR-DIMM 애플리케이션을 위한 초 저전력 데이터 버퍼 설계에 관한 것이다. The present invention relates to an ultra-low power data buffer design for next-generation high-performance DDR6/7 LR-DIMM applications.

최근에는 차세대 클라우드, 서버, 모바일 기기를 위한 고속 LR-DIMM 데이터 버퍼의 필요성이 대두되고 있다. 그러나 기존의 데이터 버퍼는 임피던스 매칭을 위한 저항이 있는 CMOS 트랜지스터를 사용한 단순한 출력 드라이브를 기반으로 한다. 단순한 아키텍처로, 기존의 데이터 버퍼는 속도 제한과 데이터 신호를 구동하기 위한 높은 전력 소비로 어려움을 겪고 있다. 따라서 저항성 피드백과 통합되어 훨씬 더 높은 데이터 전송률을 달성할 수 있는 새로운 데이터 버퍼를 필요로 한다. Recently, the need for high-speed LR-DIMM data buffers for next-generation cloud, server and mobile devices is emerging. However, conventional data buffers are based on simple output drives using CMOS transistors with resistors for impedance matching. With a simple architecture, conventional data buffers suffer from rate limitations and high power consumption to drive data signals. Therefore, there is a need for a new data buffer that can be integrated with resistive feedback to achieve much higher data rates.

본 발명이 이루고자 하는 기술적 과제는 저항성 피드백과 통합되어 훨씬 더 높은 데이터 전송률을 달성할 수 있는 새로운 데이터 버퍼를 제공하는데 있다. 또한 D램 내부의 ILFM(Injection-Lock-Frequency-Multipliers)을 통해 동기화에 필요한 고주파 클럭을 생성하고자 한다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a new data buffer that can achieve much higher data rates by integrating with resistive feedback. In addition, the high-frequency clock required for synchronization is to be generated through the ILFM (Injection-Lock-Frequency-Multipliers) inside the DRAM.

일 측면에 있어서, 본 발명에서 제안하는 차세대 고성능 DDR6/7 LR-DIMM 애플리케이션을 위한 초 저전력 데이터 버퍼 시스템은 CPU로부터 저속 클럭을 입력 받고, 고속 클럭을 위한 추가 클럭 버퍼를 포함하는 저전력 클럭킹 인터페이스, 저전력 클럭킹 인터페이스로부터 클럭을 입력 받아 ILFM을 통해 고속 클럭으로 변환하는 복수의 D램 및 각각의 D램으로부터 클럭을 입력 받고, 송신부와 수신부를 포함하는 복수의 데이터 버퍼를 포함하고, 복수의 데이터 버퍼 각각은 세 개의 인버터와 두 개의 저항을 포함하는 송신부 및 세 개의 인버터와 두 개의 저항을 포함하고, 세 개의 인버터의 크기는 순차적으로 증가하는 수신부를 포함하며, 데이터 속도를 증가시키기 위한 저항성 피드백 출력 드라이버를 이용한다. In one aspect, the ultra-low-power data buffer system for the next-generation high-performance DDR6/7 LR-DIMM application proposed by the present invention receives a low-speed clock input from the CPU, a low-power clocking interface including an additional clock buffer for the high-speed clock, low power A plurality of DRAMs that receive a clock input from the clocking interface and convert it to a high-speed clock through ILFM, and a plurality of data buffers that receive clocks from each DRAM and include a transmitter and a receiver, each of the plurality of data buffers includes: A transmitter including three inverters and two resistors and a receiver including three inverters and two resistors, the size of the three inverters is sequentially increased, and a resistive feedback output driver is used to increase the data rate. .

복수의 D램은 입력 받은 저속 클럭을 ILFM을 통해 고주파 클럭으로 변환하고, ILFM은 칩 크기를 감소시키고, 라우팅 금속의 저항과 기생 캐패시턴스를 감소시키기 위해 단일 분산 인덕터를 사용한다. A plurality of DRAMs converts the received low-speed clock into a high-frequency clock through ILFM, and the ILFM uses a single distributed inductor to reduce chip size and reduce the resistance and parasitic capacitance of routing metals.

복수의 D램은 모든 D램 간의 전송 지연시간 클럭킹의 동기화를 수행하여 입력 받은 저속 클럭을 동기식 고속 클럭으로 변환한다. A plurality of DRAMs perform synchronization of transmission delay time clocking among all DRAMs to convert the received low-speed clock into a synchronous high-speed clock.

복수의 데이터 버퍼는 각각의 수신부가 ASB(Active Signal Boosting)로 구성되고, 능동 인덕터(active inductor)를 사용하는 ASB에 의해 이득 주파수 대역을 확장시킨다. In the plurality of data buffers, each receiving unit is configured with Active Signal Boosting (ASB), and the gain frequency band is extended by the ASB using an active inductor.

복수의 데이터 버퍼의 각각의 송신부는 음성피드백의 효과를 위해 첫 번째 단의 인버터와 마지막 단의 인버터에 저항이 병렬 연결되고, 첫 번째 단의 인버터는 저항과 병렬 연결되어 증폭기의 대역폭을 증가시켜 고속 데이터를 수신하고, 두 번째 단의 인버터는 첫 번째 단을 거치면서 감쇄된 데이터의 크기를 다시 증폭시키고, 마지막 단의 인버터는 첫 번째 단의 저항보다 작은 저항과 병렬 연결되고, 데이터가 채널을 거쳐 수신부로 전송되도록 한다. Each transmitter of the plurality of data buffers has a resistor connected in parallel to the inverter of the first stage and the inverter of the last stage for the effect of voice feedback, and the inverter of the first stage is connected in parallel with the resistor to increase the bandwidth of the amplifier and increase the bandwidth of the amplifier. After receiving data, the inverter of the second stage amplifies the size of the attenuated data again as it passes through the first stage, and the inverter of the last stage is connected in parallel with a resistance smaller than the resistance of the first stage, and the data passes through the channel to be transmitted to the receiver.

복수의 데이터 버퍼의 각각의 수신부는 음성피드백의 효과를 위해 수신부의 첫 번째 단의 인버터와 마지막 단의 인버터에 저항이 병렬 연결되고, 감쇄된 데이터의 크기를 차례로 증폭시키기 위해 순차적으로 증가하는 크기의 인버터를 갖는다. Each receiving unit of the plurality of data buffers has a resistor connected in parallel to the inverter of the first stage and the inverter of the last stage of the receiving unit for the effect of voice feedback, and has a size that increases sequentially to sequentially amplify the size of the attenuated data. have an inverter.

복수의 데이터 버퍼의 각각의 수신부는 첫 번째 단의 인버터는 저항과 병렬 연결되어 증폭기의 대역폭을 증가시켜 고속 데이터를 수신하고, 두 번째 단의 인버터는 첫 번째 단을 거치면서 감쇄된 데이터의 크기를 다시 증폭시키고, 마지막 단의 인버터는 첫 번째 단의 저항보다 큰 저항과 병렬 연결되어 데이터를 복구시킨다.In each receiving unit of the plurality of data buffers, the inverter of the first stage is connected in parallel with the resistor to increase the bandwidth of the amplifier to receive high-speed data, and the inverter of the second stage adjusts the size of the attenuated data through the first stage. It is amplified again, and the inverter of the last stage is connected in parallel with a resistance greater than the resistance of the first stage to recover data.

본 발명의 실시예들에 따르면 제안하는 초 저전력 데이터 버퍼가 저항성 피드백과 통합되어 훨씬 더 높은 데이터 전송률을 달성할 수 있고, D램 내부의 ILFM(Injection-Lock-Frequency-Multipliers)을 통해 동기화에 필요한 고주파 클럭을 생성할 수 있다.According to the embodiments of the present invention, the proposed ultra-low-power data buffer is integrated with resistive feedback to achieve a much higher data rate, and is required for synchronization through the ILFM (Injection-Lock-Frequency-Multipliers) inside the DRAM. A high-frequency clock can be generated.

도 1은 본 발명의 일 실시예에 따른 차세대 고성능 DDR6/7 LR-DIMM 애플리케이션을 위한 초 저전력 데이터 버퍼를 포함하는 전체 아키텍처를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 저전력 클럭킹 인터페이스를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 D램의 내부 구조를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 저전력 고속 ILFM의 회로를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 데이터 버퍼의 내부 구조를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.1 is a diagram illustrating an overall architecture including an ultra-low-power data buffer for a next-generation high-performance DDR6/7 LR-DIMM application according to an embodiment of the present invention.
2 is a diagram illustrating a low-power clocking interface according to an embodiment of the present invention.
3 is a diagram illustrating an internal structure of a DRAM according to an embodiment of the present invention.
4 is a diagram illustrating a circuit of a low-power high-speed ILFM according to an embodiment of the present invention.
5 is a diagram illustrating an internal structure of a data buffer according to an embodiment of the present invention.
6 is a diagram illustrating a simulation result according to an embodiment of the present invention.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 차세대 고성능 DDR6/7 LR-DIMM 애플리케이션을 위한 초 저전력 데이터 버퍼를 포함하는 전체 아키텍처를 나타내는 도면이다. 1 is a diagram illustrating an overall architecture including an ultra-low power data buffer for a next-generation high-performance DDR6/7 LR-DIMM application according to an embodiment of the present invention.

기존의 데이터 버퍼는 임피던스 매칭 저항기가 있는 간단한 CMOS 인버터를 기반으로 한다. 증폭기가 기생 저항과 캐패시턴스로 인해 어려움을 겪으므로 기존의 아키텍처는 데이터 버퍼의 속도 제한을 야기한다. Conventional data buffers are based on simple CMOS inverters with impedance matching resistors. Because amplifiers suffer from parasitic resistances and capacitances, conventional architectures cause rate-limiting of data buffers.

도 1은 본 발명의 일 실시예에 따른 피드백 메커니즘이 오프칩 데이터 통신에 대역폭 확장 및 개선된 임피던스 매칭을 제공하기 때문에 훨씬 더 높은 데이터 속도를 제공할 수 있는 저항성 피드백 출력 드라이버를 활용하여 차세대 고성능 LR-DIMM 애플리케이션을 위한 데이터 버퍼를 나타낸다. 1 illustrates a next-generation high-performance LR utilizing a resistive feedback output driver capable of providing much higher data rates because the feedback mechanism provides bandwidth extension and improved impedance matching for off-chip data communications in accordance with an embodiment of the present invention; - Indicates the data buffer for DIMM applications.

따라서 제안한 데이터 버퍼 설계는 향후 LR-DIMM 메모리 애플리케이션의 데이터 트랜잭션 속도를 크게 높일 수 있다. 그러나 데이터 전송 속도가 높은 작동을 위해서는 동기식 데이터 통신의 개선을 위해 각 D램 내부에 고주파 클럭도 필요하다. 따라서, ILFM 기반 클럭킹 아키텍처는 각 DRAM에 더 높은 클럭 주파수 신호를 제공할 수도 있다. ILFM 기반 클럭킹의 주요 장점은 제안된 데이터에 고효율 고주파 클럭 신호를 제공할 수 있다는 것이다. Therefore, the proposed data buffer design can significantly increase the data transaction speed of future LR-DIMM memory applications. However, for operation with a high data rate, a high-frequency clock is also required inside each DRAM to improve synchronous data communication. Thus, an ILFM based clocking architecture may provide a higher clock frequency signal to each DRAM. The main advantage of ILFM-based clocking is that it can provide a high-efficiency high-frequency clock signal to the proposed data.

본 발명의 일 실시예에 따른 차세대 고성능 DDR6/7 LR-DIMM 애플리케이션을 위한 초 저전력 데이터 버퍼의 전체 아키텍처는 저전력 클럭킹 인터페이스(110), 복수의 D램(120) 및 복수의 데이터 버퍼(130)를 포함한다. The overall architecture of the ultra-low-power data buffer for the next-generation high-performance DDR6/7 LR-DIMM application according to an embodiment of the present invention includes a low-power clocking interface 110 , a plurality of DRAMs 120 and a plurality of data buffers 130 . include

저전력 클럭킹 인터페이스(110)는 CPU로부터 저속 클럭을 입력 받고, 고속 클럭을 위한 추가 클럭 버퍼를 포함한다. The low-power clocking interface 110 receives a low-speed clock input from the CPU and includes an additional clock buffer for the high-speed clock.

복수의 D램(120)은 저전력 클럭킹 인터페이스로부터 클럭을 입력 받아 ILFM을 통해 고속 클럭으로 변환한다. The plurality of DRAMs 120 receives clocks from the low-power clocking interface and converts them into high-speed clocks through the ILFM.

복수의 D램(120)은 입력 받은 저속 클럭을 ILFM을 통해 고주파 클럭으로 변환하고, ILFM은 칩 크기를 감소시키고, 라우팅 금속의 저항과 기생 캐패시턴스를 감소시키기 위해 단일 분산 인덕터를 사용한다. 모든 D램 간의 전송 지연시간 클럭킹의 동기화를 수행하여 입력 받은 저속 클럭을 동기식 고속 클럭으로 변환한다. The plurality of DRAMs 120 converts the received low-speed clock into a high-frequency clock through the ILFM, and the ILFM uses a single distributed inductor to reduce the chip size and reduce the resistance and parasitic capacitance of the routing metal. Synchronizes transmission delay time clocking between all DRAMs to convert the received low-speed clock into a synchronous high-speed clock.

복수의 데이터 버퍼(130)는 각각의 D램으로부터 클럭을 입력 받고, 송신부와 수신부를 포함한다. 복수의 데이터 버퍼(130) 각각은 세 개의 인버터와 두 개의 저항을 포함하는 송신부 및 세 개의 인버터와 두 개의 저항을 포함하고, 세 개의 인버터의 크기는 순차적으로 증가하는 수신부를 포함하며, 데이터 속도를 증가시키기 위한 저항성 피드백 출력 드라이버를 이용한다. The plurality of data buffers 130 receive clocks from respective DRAMs, and include a transmitter and a receiver. Each of the plurality of data buffers 130 includes a transmitter including three inverters and two resistors and a receiver including three inverters and two resistors, and the size of the three inverters sequentially increases, and the data rate is Use a resistive feedback output driver to increase.

복수의 데이터 버퍼(130)는 각각의 수신부가 ASB(Active Signal Boosting)로 구성되고, 능동 인덕터(active inductor)를 사용하는 ASB에 의해 이득 주파수 대역을 확장시킨다. In the plurality of data buffers 130 , each receiving unit is configured with Active Signal Boosting (ASB), and the gain frequency band is extended by the ASB using an active inductor.

도 2는 본 발명의 일 실시예에 따른 저전력 클럭킹 인터페이스를 나타내는 도면이다. 2 is a diagram illustrating a low-power clocking interface according to an embodiment of the present invention.

제안하는 저전력 클럭킹 인터페이스(210)는 CPU로부터 저속 클럭을 입력 받고, 고속 클럭을 위한 추가 클럭 버퍼를 포함한다. 저전력 클럭킹 인터페이스는 CPU로부터 저속 클럭을 입력 받기 위한 클럭 버퍼 및 클럭을 복구하기 위한 측면의 클럭 버퍼를 포함한다. The proposed low-power clocking interface 210 receives a low-speed clock from the CPU and includes an additional clock buffer for the high-speed clock. The low-power clocking interface includes a clock buffer for receiving a low-speed clock input from the CPU and a side clock buffer for recovering the clock.

도 3은 본 발명의 일 실시예에 따른 D램의 내부 구조를 나타내는 도면이다. 3 is a diagram illustrating an internal structure of a DRAM according to an embodiment of the present invention.

제안하는 D램(300)은 입력 버퍼(310)를 통해 저속 클럭을 입력 받는다. 각 D램(300)에서는 ILFM(320)을 통해 저속 클럭(예를 들어, 1GHz)을 고속 클럭(예를 들어, 저주파 클럭 신호의 n배, 5GHz ~ 36GHz)으로 변환한다. 이후, DFF(330)를 통해 고속 클럭을 출력한다. 제안된 아키텍처의 장점은 모든 D램 간의 전송 지연시간 클럭킹의 동기화이다. The proposed DRAM 300 receives a low-speed clock input through the input buffer 310 . Each DRAM 300 converts a low-speed clock (eg, 1 GHz) into a high-speed clock (eg, n times the low-frequency clock signal, 5 GHz to 36 GHz) through the ILFM 320 . Thereafter, the high-speed clock is output through the DFF 330 . The advantage of the proposed architecture is synchronization of transmission latency clocking between all DRAMs.

각 D램 내부(300)에서 저주파 클럭은 ILFM(320)에 의해 예상되는 고주파 클럭(예를 들어, 36GHz)으로 변환된다. 시뮬레이션 결과, 저주파 클럭 송수신기의 전력 비용은 스케일업된 기존 송수신기(즉, 12.8Ghz 11.4mW)보다 8~10배 낮다(즉, 1GHz 1.2mW). Inside each DRAM 300, the low-frequency clock is converted into a high-frequency clock (eg, 36 GHz) expected by the ILFM (320). Simulation results show that the power cost of the low-frequency clocked transceiver is 8-10 times lower (ie 1 GHz 1.2 mW) than the scaled-up conventional transceiver (ie 12.8 Ghz 11.4 mW).

도 4는 본 발명의 일 실시예에 따른 저전력 고속 ILFM의 회로를 나타내는 도면이다.4 is a diagram illustrating a circuit of a low-power high-speed ILFM according to an embodiment of the present invention.

도 4(a)은 본 발명의 일 실시예에 따른 개선된 클럭킹 애플리케이션을 위한 저전력 고속 ILFM의 회로이고, 도 4(b)은 본 발명의 일 실시예에 따른 분산형 단일 인덕터(Distributed Single Inductor)의 레이아웃 및 회로를 나타내는 도면이다. Figure 4 (a) is a circuit of a low-power high-speed ILFM for an improved clocking application according to an embodiment of the present invention, Figure 4 (b) is a distributed single inductor (Distributed Single Inductor) according to an embodiment of the present invention It is a diagram showing the layout and circuit of

개선된 클럭킹 애플리케이션을 위한 저전력 고속 ILFM(Injection-Locked Frequency Multipliers)은 입력 신호를 입력 받는 입력 트랜지스터(M3, M4), 고주파 클럭 생성을 위한 복수의 인덕터(L1, L2, L3 및 L4) 및 생성된 고주파 클럭을 출력하기 위한 출력 트랜지스터(M1, M2)를 포함한다. Low-power, high-speed, injection-locked frequency multipliers (ILFMs) for advanced clocking applications include an input transistor (M3, M4) that receives an input signal, a plurality of inductors (L1, L2, L3, and L4) for generating a high-frequency clock, and a and output transistors M1 and M2 for outputting a high-frequency clock.

복수의 인덕터(L1, L2, L3 및 L4)는 고주파 클럭 생성을 위해 온칩 인덕터를 결합하여 분산형 단일 인덕터(Distributed Single Inductor)로 레이아웃된다. The plurality of inductors L1, L2, L3 and L4 are laid out as a distributed single inductor by combining an on-chip inductor to generate a high-frequency clock.

본 발명의 실시예에 따르면, 복수의 인덕터(L1, L2, L3 및 L4) 중 제1 인덕터(L1) 및 제2 인덕터(L2)는 제1 메탈 레이어(Metal8)에 레이아웃되고, 제3 인덕터(L3) 및 제4 인덕터(L4)는 제2 메탈 레이어(Metal7)에 레이아웃될 수 있다. According to an embodiment of the present invention, the first inductor L1 and the second inductor L2 among the plurality of inductors L1, L2, L3 and L4 are laid out on the first metal layer Metal8, and the third inductor ( L3) and the fourth inductor L4 may be laid out on the second metal layer Metal7.

복수의 인덕터(L1, L2, L3 및 L4)는 칩 면적을 감소시키고 인접한 인덕터들 간의 긴 금속 라우팅 와이어를 제거하기 위해 분산형 단일 인덕터로 레이아웃된다. Multiple inductors L1, L2, L3 and L4 are laid out as a distributed single inductor to reduce chip area and eliminate long metal routing wires between adjacent inductors.

복수의 인덕터(L1, L2, L3 및 L4)는 고주파 클럭 생성을 위해 온칩 인덕터를 결합하여 분산형 단일 인덕터로 레이아웃되고, 신호 커플링의 효율성을 증가시키고 신호 저하를 방지하며 활성 회로에 대칭 임피던스를 제공한다. A plurality of inductors (L1, L2, L3, and L4) are laid out as a distributed single inductor by combining the on-chip inductors for high-frequency clock generation, increasing the efficiency of signal coupling, preventing signal degradation, and providing a symmetrical impedance to the active circuit. to provide.

본 발명의 실시예에 따른 저전력 고속 ILFM은 NTV(Near-Threshold Voltage) 작동 영역에서 작동함으로써 전력 소비량을 감소시킬 수 있다. 분산형 단일 인덕터로 레이아웃되는 복수의 인덕터의 크기를 스케일링함으로써 고주파 클럭을 생성할 수 있다. The low-power, high-speed ILFM according to an embodiment of the present invention can reduce power consumption by operating in a near-threshold voltage (NTV) operating region. A high-frequency clock can be generated by scaling the sizes of a plurality of inductors that are laid out as a distributed single inductor.

고주파 클럭 생성의 경우 많은 인덕터를 활용할 필요가 있다. 그러나 제안된 ILFM은 도 4(b)과 같이 온칩 인덕터를 결합하여 분산형 단일 인덕터를 활용한다. 제안된 ILFM 토폴로지의 이점은 칩 면적 효율을 향상시키고 인접한 인덕터들 사이의 긴 금속 라우팅 와이어를 제거할 수 있다는 것이다. 따라서 제안된 ILFM은 신호 커플링의 효율성을 높이고 신호 저하를 방지하며 활성 회로에 완벽한 대칭 임피던스를 제공한다. 또한 제안된 ILFM은 전원 공급이 낮은 공급 전압(예를 들어, 0.5V ~ 0.6V)에서 작동하는 NTV(Near-Threshold Voltage) 작동 영역에서 작동한다. 전원이 공급 전압의 제곱에 비례하기 때문에 ILFM의 전력 소비량을 크게 줄일 수 있기 때문이다. 또한 분산 인덕터의 크기를 스케일링(scaling)함으로써, 제안하는 ILFM은 차세대 고속 통신 시스템을 위하여 저주파 입력 신호(예를 들어, 0.8GHz ~ 3.6GHz)를 주입함으로써 매우 높은 주파수 출력 클럭 신호(예를 들어, 5GHz에서 36GHz까지)를 생성할 수 있다. For high-frequency clock generation, it is necessary to utilize many inductors. However, the proposed ILFM utilizes a distributed single inductor by combining an on-chip inductor as shown in Fig. 4(b). The advantages of the proposed ILFM topology are that it can improve chip area efficiency and eliminate long metal routing wires between adjacent inductors. Therefore, the proposed ILFM increases the efficiency of signal coupling, prevents signal degradation, and provides a perfectly symmetrical impedance to the active circuit. In addition, the proposed ILFM operates in a near-threshold voltage (NTV) operating region where the power supply operates at a low supply voltage (eg, 0.5V to 0.6V). Because the power is proportional to the square of the supply voltage, the power consumption of the ILFM can be greatly reduced. In addition, by scaling the size of the distributed inductor, the proposed ILFM injects a low-frequency input signal (eg, 0.8 GHz to 3.6 GHz) for a next-generation high-speed communication system, thereby providing a very high-frequency output clock signal (eg, from 5 GHz to 36 GHz).

도 5는 본 발명의 일 실시예에 따른 데이터 버퍼의 내부 구조를 나타내는 도면이다. 5 is a diagram illustrating an internal structure of a data buffer according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 데이터 버퍼는 도 5(a)와 같이 송신부(TX)와 수신부(RX)를 포함한다. 송신부(TX)와 수신부(RX)의 내부 구조를 도 5(b)에 더욱 상세히 나타내었다. The data buffer according to an embodiment of the present invention includes a transmitter TX and a receiver RX as shown in FIG. 5( a ). The internal structures of the transmitter TX and the receiver RX are shown in more detail in FIG. 5( b ).

본 발명은 메모리의 성능을 극대화하기 위하여 기존에 사용되는 HBM 토폴로지와는 달리 수신부의 구성을 ASB 토폴로지를 이용하였다. ASB는 다량의 멀티-드롭(multi-drop) 구조에서도 빠른 데이터 전송 속도와 높은 신뢰성을 확보할 수 있다. In order to maximize memory performance, the present invention uses an ASB topology for the configuration of the receiver, unlike the HBM topology used in the past. ASB can secure fast data transmission speed and high reliability even in a large amount of multi-drop structure.

제안하는 액티브 신호 부스팅을 사용하는 고 대역폭 근사-임계 3D HBM 인터페이스 시스템은 송신부(510) 및 수신부(520)를 포함한다. The proposed high-bandwidth approximation-threshold 3D HBM interface system using active signal boosting includes a transmitter 510 and a receiver 520 .

송신부(510)는 세 개의 인버터(511, 512, 513)와 두 개의 저항(514, 515)을 포함한다. 송신부(510)는 음성피드백의 효과를 위해 첫 번째 단의 인버터(511)와 마지막 단의 인버터(513)에 각각 저항(514, 515)을 병렬 연결한다. The transmitter 510 includes three inverters 511 , 512 , and 513 and two resistors 514 and 515 . The transmitter 510 connects resistors 514 and 515 in parallel to the inverter 511 of the first stage and the inverter 513 of the last stage, respectively, for the effect of voice feedback.

송신부(510)는 첫 번째 단의 인버터(511)에 저항(514)을 병렬 연결하여 증폭기의 대역폭을 증가시켜 고속 데이터를 수신한다. 그리고, 두 번째 단의 인버터(512)는 첫 번째 단을 거치면서 감쇄된 데이터의 크기를 다시 증폭시킨다. 마지막 단의 인버터(513)는 첫 번째 단의 저항(514)보다 작은 저항(515)과 병렬 연결하고, 데이터가 채널을 거쳐 수신부(520)로 전송되도록 한다. The transmitter 510 receives high-speed data by connecting a resistor 514 to the inverter 511 of the first stage in parallel to increase the bandwidth of the amplifier. Then, the inverter 512 of the second stage amplifies the size of the data attenuated while passing through the first stage. The inverter 513 of the last stage is connected in parallel with a resistor 515 smaller than the resistor 514 of the first stage, and data is transmitted to the receiver 520 through the channel.

본 발명의 실시예에 따르면, 첫 번째 인버터(511)는 10k의 저항(514)과 병렬 연결하여 증폭기의 대역폭을 넓혀 빠른 속도의 데이터를 받을 수 있다. 두 번째 인버터(512)는 적당한 크기의 저항을 사용하여 조금 감쇄한 데이터의 크기를 다시 증폭시킬 수 있다. 마지막 인버터(513)의 크기는 증가시키고 첫 번째 단의 저항(514)보다 작은 저항(515)과 병렬 연결하였고, 데이터가 채널을 거쳐 수신기로 원만하게 전송될 수 있도록 한다. According to the embodiment of the present invention, the first inverter 511 is connected in parallel with the 10k resistor 514 to widen the bandwidth of the amplifier to receive high-speed data. The second inverter 512 can amplify the slightly attenuated size of data again using a resistor of an appropriate size. The size of the last inverter 513 is increased and connected in parallel with a resistor 515 smaller than the resistor 514 of the first stage, so that data can be smoothly transmitted to the receiver through the channel.

수신부(520)는 세 개의 인버터(521, 522, 523)와 두 개의 저항(524, 525)을 포함하고, 세 개의 인버터(521, 522, 523)의 크기는 순차적으로 증가한다. 수신부(520)도 음성피드백의 효과를 위해 첫 번째 단의 인버터(521)와 마지막 단의 인버터(523)에 각각 저항(524, 525)을 병렬 연결한다. The receiver 520 includes three inverters 521 , 522 , 523 and two resistors 524 and 525 , and the sizes of the three inverters 521 , 522 , and 523 sequentially increase. The receiver 520 also connects resistors 524 and 525 in parallel to the inverter 521 of the first stage and the inverter 523 of the last stage for the effect of voice feedback, respectively.

수신부(520)는 감쇄된 데이터의 크기를 차례로 증폭시키기 위해 순차적으로 증가하는 크기의 인버터를 갖는다. The receiving unit 520 has an inverter having a sequentially increasing size in order to sequentially amplify the size of the attenuated data.

수신부(520)는 첫 번째 단의 인버터(521)에 저항(524)을 병렬 연결하여 증폭기의 대역폭을 증가시켜 고속 데이터를 수신한다. 그리고, 두 번째 단의 인버터(522)는 첫 번째 단을 거치면서 감쇄된 데이터의 크기를 다시 증폭시킨다. 마지막 단의 인버터(523)는 첫 번째 단의 저항(524)보다 큰 저항(525)과 병렬 연결하여 데이터를 복구시킨다. The receiver 520 receives high-speed data by connecting a resistor 524 to the inverter 521 of the first stage in parallel to increase the bandwidth of the amplifier. Then, the inverter 522 of the second stage amplifies the size of the data attenuated while passing through the first stage. The inverter 523 of the last stage is connected in parallel with a resistor 525 larger than the resistor 524 of the first stage to recover data.

본 발명의 실시예에 따르면, 수신부(520)는 송신부(510)와 동일한 구조이지만 송신부(510)와는 달리 줄어든 신호를 차례로 증가시키기 위해 인버터의 크기를 순차적으로 증가시킬 수 있다. 수신부(520)의 첫 번째 단의 인버터(521)에 큰 대역폭의 데이터를 수신하기 위해 40Ω의 작은 저항(524)을 사용할 수 있다. 중간의 인버터(522)를 통해 다시 데이터를 증가시키고 마지막의 5kΩ의 큰 저항(525)과 인버터(523)를 병렬 연결하여 데이터를 기존과 동일하게 원상복구 시킬 수 있다.According to an embodiment of the present invention, the receiver 520 has the same structure as the transmitter 510 , but unlike the transmitter 510 , the size of the inverter may be sequentially increased in order to sequentially increase the reduced signal. A small resistor 524 of 40Ω may be used to receive data of a large bandwidth to the inverter 521 of the first stage of the receiver 520 . The data can be restored to the original state by increasing the data again through the inverter 522 in the middle and connecting the last large resistor 525 of 5 kΩ and the inverter 523 in parallel.

각 스택의 수신부는 ASB(Active Signal Boosting)로 구성되고, 능동 인덕터(active inductor)를 사용하는 ASB에 의해 이득 주파수 대역을 확장시킬 수 있다. The receiver of each stack is configured with Active Signal Boosting (ASB), and the gain frequency band may be extended by the ASB using an active inductor.

도 6은 본 발명의 일 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.6 is a diagram illustrating a simulation result according to an embodiment of the present invention.

도 6(a)는 6.4Gb/s 데이터 속도에서 제안된 데이터 버퍼 송수신기에 대한 시뮬레이션 결과이다. 데이터 입력 스트림은 피슈도랜덤 이진 시퀀스에서 CPU 측의 송신부로 전달되고, 데이터 버퍼 블록에 의해 복구된 후, 데이터 신호가 D램 내부의 수신부로 전달된다. 수신부의 출력에서 측정한 신호는 도 6(b)와 같이 명확한 아이다이어그램으로 나타난다. 6(a) is a simulation result for the proposed data buffer transceiver at a data rate of 6.4 Gb/s. The data input stream is transmitted to the CPU-side transmitting unit in a pseudorandom binary sequence, and after being recovered by the data buffer block, the data signal is transmitted to the receiving unit inside the DRAM. The signal measured at the output of the receiver is shown as a clear eye diagram as shown in FIG. 6(b).

<표 1><Table 1>

표 1은 데이터 속도와 에너지 효율 모두에서 성능 요약을 나타낸다.Table 1 presents a performance summary in both data rate and energy efficiency.

제안된 데이터 버퍼는 CPU와 차세대 DDR6/7 LR-DIMM 애플리케이션 간에 고속 및 저전력 데이터 통신을 가능하게 한다.The proposed data buffer enables high-speed and low-power data communication between CPU and next-generation DDR6/7 LR-DIMM applications.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The device described above may be implemented as a hardware component, a software component, and/or a combination of the hardware component and the software component. For example, devices and components described in the embodiments may include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. A processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For convenience of understanding, although one processing device is sometimes described as being used, one of ordinary skill in the art will recognize that the processing device includes a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that can include For example, the processing device may include a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as parallel processors.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.Software may comprise a computer program, code, instructions, or a combination of one or more thereof, which configures a processing device to operate as desired or is independently or collectively processed You can command the device. The software and/or data may be any kind of machine, component, physical device, virtual equipment, computer storage medium or apparatus, to be interpreted by or to provide instructions or data to the processing device. may be embodied in The software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored in one or more computer-readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　 The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the embodiment, or may be known and available to those skilled in the art of computer software. Examples of the computer-readable recording medium include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floppy disks. - includes magneto-optical media, and hardware devices specially configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine language codes such as those generated by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims

a low-power clocking interface that receives a low-speed clock from the CPU and includes an additional clock buffer for the high-speed clock;
a plurality of DRAMs that receive a clock from a low-power clocking interface and convert it into a high-speed clock through ILFM; and
A plurality of data buffers receiving a clock from each DRAM and including a transmitter and a receiver
including,
Each of the plurality of data buffers,
A transmitter comprising three inverters and two resistors and a receiver comprising three inverters and two resistors, the size of the three inverters sequentially increasing, using a resistive feedback output driver to increase the data rate
Ultra-low power data buffer system.

According to claim 1,
Multiple DRAMs,
It converts the received low-speed clock into a high-frequency clock through ILFM,
ILFM reduces chip size and uses a single distributed inductor to reduce the resistance and parasitic capacitance of the routing metal.
Ultra-low power data buffer system.

According to claim 1,
Multiple DRAMs,
Transmission delay time clocking between all DRAMs is synchronized to convert the received low-speed clock into a synchronous high-speed clock.
Ultra-low power data buffer system.

According to claim 1,
A plurality of data buffers,
Each receiver is composed of ASB (Active Signal Boosting), and the gain frequency band is extended by ASB using an active inductor.
Ultra-low power data buffer system.

According to claim 1,
Each transmitting unit of the plurality of data buffers,
For the effect of voice feedback, resistors are connected in parallel to the inverter of the first stage and the inverter of the last stage,
The inverter of the first stage is connected in parallel with the resistor to increase the bandwidth of the amplifier to receive high-speed data,
The inverter of the second stage amplifies the size of the data that has been attenuated while going through the first stage,
The inverter of the last stage is connected in parallel with a resistance smaller than the resistance of the first stage, and the data is transmitted to the receiver through the channel.
Ultra-low power data buffer system.

According to claim 1,
Each receiving unit of the plurality of data buffers,
For the effect of voice feedback, resistors are connected in parallel to the inverter of the first stage and the inverter of the last stage of the receiver, and the inverter has an inverter of sequentially increasing size to sequentially amplify the size of the attenuated data.
Ultra-low power data buffer system.

7. The method of claim 6,
Each receiving unit of the plurality of data buffers,
The inverter of the first stage is connected in parallel with the resistor to increase the bandwidth of the amplifier to receive high-speed data,
The inverter of the second stage amplifies the size of the data that has been attenuated while going through the first stage,
The inverter of the last stage is connected in parallel with a resistance greater than the resistance of the first stage to recover data.
Ultra-low power data buffer system.