KR102322422B1 - High-speed Data Buffer for Next-generation DDR6/7 LR-DIMM Server Platform Applications - Google Patents
High-speed Data Buffer for Next-generation DDR6/7 LR-DIMM Server Platform Applications Download PDFInfo
- Publication number
- KR102322422B1 KR102322422B1 KR1020200069035A KR20200069035A KR102322422B1 KR 102322422 B1 KR102322422 B1 KR 102322422B1 KR 1020200069035 A KR1020200069035 A KR 1020200069035A KR 20200069035 A KR20200069035 A KR 20200069035A KR 102322422 B1 KR102322422 B1 KR 102322422B1
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- speed
- data
- data buffer
- low
- Prior art date
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 62
- 230000005540 biological transmission Effects 0.000 claims abstract description 25
- 230000001939 inductive effect Effects 0.000 claims abstract description 25
- 239000007853 buffer solution Substances 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 14
- 238000004088 simulation Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 235000002911 Salvia sclarea Nutrition 0.000 description 1
- 244000182022 Salvia sclarea Species 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Abstract
차세대 DDR6/7 LR-DIMM 서버 플랫폼 애플리케이션을 위한 고속 데이터 버퍼가 제시된다. 본 발명에서 제안하는 차세대 DDR6/7 LR-DIMM 서버 플랫폼 애플리케이션을 위한 고속 데이터 버퍼 시스템은 CPU로부터 저속 클럭을 입력 받고, 고속 클럭을 위한 추가 클럭 버퍼를 포함하는 저전력 클럭킹 인터페이스, 저전력 클럭킹 인터페이스로부터 클럭을 입력 받아 ILFM을 통해 고속 클럭으로 변환하는 복수의 D램 및 각각의 D램으로부터 클럭을 입력 받고, 송신부와 수신부를 포함하는 복수의 데이터 버퍼를 포함하고, 복수의 데이터 버퍼 각각은 데이터 전송 대역폭을 증가시키기 위해 데이터 버퍼에 대해 복수의 단의 인덕티브 차동 증폭기를 사용한다.A high-speed data buffer for next-generation DDR6/7 LR-DIMM server platform applications is presented. The high-speed data buffer system for the next-generation DDR6/7 LR-DIMM server platform application proposed in the present invention receives a low-speed clock input from the CPU and receives the clock from the low-power clocking interface and the low-power clocking interface including an additional clock buffer for the high-speed clock. A plurality of DRAMs that receive input and convert to a high-speed clock through ILFM, and a plurality of data buffers that receive clocks from each DRAM and include a transmitter and a receiver, each of the plurality of data buffers increasing the data transmission bandwidth To achieve this, a multi-stage inductive differential amplifier is used for the data buffer.
Description
본 발명은 차세대 DDR6/7 LR-DIMM 서버 플랫폼 애플리케이션을 위한 고속 데이터 버퍼에 관한 것이다. The present invention relates to a high-speed data buffer for next-generation DDR6/7 LR-DIMM server platform applications.
최근에는 미래 클라우드, 서버, 모바일 기기를 위한 고속 LR-DIMM 데이터 버퍼의 필요성이 대두되고 있다. 그러나 기존의 데이터 버퍼는 임피던스 매칭을 위해 저항기가 있는 CMOS 트랜지스터를 사용한 단순한 출력 드라이브를 기반으로 한다. 단순한 아키텍처로 기존의 데이터 버퍼는 속도 제한과 데이터 신호를 구동하기 위한 높은 전력 소비로 어려움을 겪고 있다. 따라서, 데이터-대역폭 확대와 에너지 효율을 크게 향상시키기 위해 인덕티브 기반 입력 및 출력 드라이버를 갖는 새로운 데이터 버퍼를 필요로 한다.Recently, the need for high-speed LR-DIMM data buffers for future cloud, server, and mobile devices is emerging. However, conventional data buffers are based on simple output drives using CMOS transistors with resistors for impedance matching. With a simple architecture, conventional data buffers suffer from rate limitations and high power consumption to drive data signals. Therefore, there is a need for new data buffers with inductive-based input and output drivers to greatly improve data-bandwidth expansion and energy efficiency.
본 발명이 이루고자 하는 기술적 과제는 데이터-대역폭 확대와 에너지 효율을 크게 향상시키기 위해 인덕티브 기반 입력 및 출력 드라이버를 갖는 새로운 데이터 버퍼를 제공 하는데 있다. 또한 D램 내부의 ILFM(Injection-Lock-Frequency-Multipliers)을 통해 동기화에 필요한 고주파 클럭을 생성하고자 한다. An object of the present invention is to provide a new data buffer having an inductive-based input and output driver in order to increase data-bandwidth and significantly improve energy efficiency. In addition, it is intended to generate a high-frequency clock required for synchronization through the ILFM (Injection-Lock-Frequency-Multipliers) inside the DRAM.
일 측면에 있어서, 본 발명에서 제안하는 차세대 DDR6/7 LR-DIMM 서버 플랫폼 애플리케이션을 위한 고속 데이터 버퍼 시스템은 CPU로부터 저속 클럭을 입력 받고, 고속 클럭을 위한 추가 클럭 버퍼를 포함하는 저전력 클럭킹 인터페이스, 저전력 클럭킹 인터페이스로부터 클럭을 입력 받아 ILFM을 통해 고속 클럭으로 변환하는 복수의 D램 및 각각의 D램으로부터 클럭을 입력 받고, 송신부와 수신부를 포함하는 복수의 데이터 버퍼를 포함하고, 복수의 데이터 버퍼 각각은 데이터 전송 대역폭을 증가시키기 위해 데이터 버퍼에 대해 복수의 단의 인덕티브 차동 증폭기를 사용한다. In one aspect, the high-speed data buffer system for the next-generation DDR6/7 LR-DIMM server platform application proposed by the present invention receives a low-speed clock input from the CPU, a low-power clocking interface including an additional clock buffer for the high-speed clock, low power a plurality of DRAMs that receive a clock input from the clocking interface and convert it into a high-speed clock through ILFM, and a plurality of data buffers that receive clocks from each DRAM and include a transmitter and a receiver, each of the plurality of data buffers includes: A multi-stage inductive differential amplifier is used for the data buffer to increase the data transmission bandwidth.
복수의 D램은 입력 받은 저속 클럭을 ILFM을 통해 고주파 클럭으로 변환하고, ILFM은 칩 크기를 감소시키고, 라우팅 금속의 저항과 기생 캐패시턴스를 감소시키기 위해 단일 분산 인덕터를 사용한다. A plurality of DRAMs converts the received low-speed clock into a high-frequency clock through ILFM, and the ILFM uses a single distributed inductor to reduce chip size and reduce the resistance and parasitic capacitance of routing metals.
복수의 D램은 모든 D램 간의 전송 지연시간 클럭킹의 동기화를 수행하여 입력 받은 저속 클럭을 동기식 고속 클럭으로 변환한다. The plurality of DRAMs perform synchronization of transmission delay time clocking among all DRAMs to convert the received low-speed clock into a synchronous high-speed clock.
복수의 데이터 버퍼 각각은 제로(zero) 내지 투-폴(two poles) 시스템을 사용함으로써 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 복수의 단의 인덕티브 차동 증폭기에 통합된다. In each of the plurality of data buffers, an inductor is integrated into the inductive differential amplifier of the plurality of stages in order to expand the bandwidth of data transmission by using a zero to two poles system.
본 발명의 실시예에 따른 복수의 데이터 버퍼의 각각의 수신부는 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 통합된 세 개의 단의 인덕티브 차동 증폭기를 사용할 수 있다. Each receiving unit of the plurality of data buffers according to an embodiment of the present invention may use a three-stage inductive differential amplifier having an integrated inductor in order to expand the bandwidth of data transmission.
본 발명의 실시예에 따른 복수의 데이터 버퍼의 각각의 송신부는 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 통합된 두 개의 단의 인덕티브 차동 증폭기를 사용할 수 있다. Each transmitter of the plurality of data buffers according to an embodiment of the present invention may use a two-stage inductive differential amplifier having an integrated inductor in order to expand a bandwidth of data transmission.
본 발명의 실시예들에 따르면 인덕티브 기반 입력 및 출력 드라이버를 갖는 고속 데이터 버퍼를 통해 데이터-대역폭 확대와 에너지 효율을 크게 향상시킬 수 있고, D램 내부의 ILFM(Injection-Lock-Frequency-Multipliers)을 통해 동기화에 필요한 고주파 클럭을 생성할 수 있다. According to embodiments of the present invention, data-bandwidth expansion and energy efficiency can be greatly improved through a high-speed data buffer having an inductive-based input and output driver, and injection-lock-frequency-multipliers (ILFM) inside DRAM can generate the high-frequency clock required for synchronization.
도 1은 본 발명의 일 실시예에 따른 차세대 DDR6/7 LR-DIMM 서버 플랫폼 애플리케이션을 위한 고속 데이터 버퍼의 전체 아키텍처를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 저전력 클럭킹 인터페이스를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 D램의 내부 구조를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 저전력 고속 ILFM의 회로를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 데이터 버퍼의 내부 구조를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다. 1 is a diagram illustrating the overall architecture of a high-speed data buffer for a next-generation DDR6/7 LR-DIMM server platform application according to an embodiment of the present invention.
2 is a diagram illustrating a low-power clocking interface according to an embodiment of the present invention.
3 is a diagram illustrating an internal structure of a DRAM according to an embodiment of the present invention.
4 is a diagram illustrating a circuit of a low-power high-speed ILFM according to an embodiment of the present invention.
5 is a diagram illustrating an internal structure of a data buffer according to an embodiment of the present invention.
6 is a diagram illustrating a simulation result according to an embodiment of the present invention.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 차세대 DDR6/7 LR-DIMM 서버 플랫폼 애플리케이션을 위한 고속 데이터 버퍼의 전체 아키텍처를 나타내는 도면이다. 1 is a diagram illustrating the overall architecture of a high-speed data buffer for a next-generation DDR6/7 LR-DIMM server platform application according to an embodiment of the present invention.
기존의 데이터 버퍼는 임피던스 매칭 저항기가 있는 간단한 CMOS 인버터를 기반으로 한다. 증폭기가 기생 저항과 정전 용량으로 인해 어려움을 겪으므로 이 아키텍처는 데이터 버퍼의 속도 제한을 야기한다.Conventional data buffers are based on simple CMOS inverters with impedance matching resistors. As the amplifier suffers from parasitic resistance and capacitance, this architecture causes rate limiting of the data buffer.
도 1과 같이 제안된 아키텍처는 CPU에서 D램으로의 데이터 전송 대역폭을 증가시키기 위해 데이터 버퍼에 대해 복수의 단의 인덕티브 차동 증폭기를 사용한다. 이것은 인덕터가 기존의 차동 증폭기에 구현될 때 인덕티브 피킹(inductive peaking) 원리로부터 비롯된다. The proposed architecture as shown in FIG. 1 uses a plurality of inductive differential amplifiers for the data buffer to increase the data transmission bandwidth from the CPU to the DRAM. This stems from the principle of inductive peaking when an inductor is implemented in a conventional differential amplifier.
주파수 영역에서 기존의 차동 증폭기는 고주파 영역에서 점점 감쇄되는 기생 캐패시턴스와 저항을 가진 원-폴(one pole) 또는 투-폴(two poles) 시스템으로 작동한다. 따라서, 제로(zero) 내지 투-폴 시스템을 사용함으로써 데이터 전송의 대역폭을 크게 확대하기 위하여 인덕터가 제안된 데이터 버퍼 증폭기에 통합된다. 하지만, 높은 데이터 전송률 동작의 경우, 동기식 데이터 통신의 향상을 위해 각 D램 내부에 고주파 클럭을 필요로 한다. 따라서, ILFM 기반 클럭킹 아키텍처는 각 D램에 더 높은 클럭 주파수 신호를 제공할 수도 있다. ILFM 기반 클럭킹의 주요 장점은 제안된 데이터에 고효율 고주파 클럭 신호를 제공할 수 있다는 것이다. In the frequency domain, the conventional differential amplifier operates as a one-pole or two-pole system with parasitic capacitance and resistance that gradually attenuates in the high frequency domain. Therefore, an inductor is incorporated in the proposed data buffer amplifier to greatly expand the bandwidth of data transmission by using a zero to two-pole system. However, in the case of a high data rate operation, a high-frequency clock is required inside each DRAM to improve synchronous data communication. Therefore, the ILFM-based clocking architecture may provide a higher clock frequency signal to each DRAM. The main advantage of ILFM-based clocking is that it can provide a high-efficiency high-frequency clock signal to the proposed data.
본 발명의 일 실시예에 따른 차세대 DDR6/7 LR-DIMM 서버 플랫폼 애플리케이션을 위한 고속 데이터 버퍼의 전체 아키텍처는 저전력 클럭킹 인터페이스(110), 복수의 D램(120) 및 복수의 데이터 버퍼(130)를 포함한다. The overall architecture of the high-speed data buffer for the next-generation DDR6/7 LR-DIMM server platform application according to an embodiment of the present invention is a low-
저전력 클럭킹 인터페이스(110)는 CPU로부터 저속 클럭을 입력 받고, 고속 클럭을 위한 추가 클럭 버퍼를 포함한다. The low-
복수의 D램(120)은 저전력 클럭킹 인터페이스로부터 클럭을 입력 받아 ILFM을 통해 고속 클럭으로 변환한다. The plurality of
복수의 D램(120)은 입력 받은 저속 클럭을 ILFM을 통해 고주파 클럭으로 변환하고, ILFM은 칩 크기를 감소시키고, 라우팅 금속의 저항과 기생 캐패시턴스를 감소시키기 위해 단일 분산 인덕터를 사용한다. 모든 D램 간의 전송 지연시간 클럭킹의 동기화를 수행하여 입력 받은 저속 클럭을 동기식 고속 클럭으로 변환한다.The plurality of
복수의 데이터 버퍼(130)는 각각의 D램으로부터 클럭을 입력 받고, 송신부와 수신부를 포함한다. 복수의 데이터 버퍼 각각은 데이터 전송 대역폭을 증가시키기 위해 데이터 버퍼에 대해 복수의 단의 인덕티브 차동 증폭기를 사용한다. The plurality of
복수의 데이터 버퍼 각각은 제로(zero) 내지 투-폴(two poles) 시스템을 사용함으로써 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 복수의 단의 인덕티브 차동 증폭기에 통합된다. In each of the plurality of data buffers, an inductor is integrated into the inductive differential amplifier of the plurality of stages in order to expand the bandwidth of data transmission by using a zero to two poles system.
본 발명의 실시예에서, 복수의 데이터 버퍼의 각각의 수신부는 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 통합된 세 개의 단의 인덕티브 차동 증폭기를 사용할 수 있다. In an embodiment of the present invention, each receiving unit of the plurality of data buffers may use a three-stage inductive differential amplifier having an integrated inductor in order to expand the bandwidth of data transmission.
본 발명의 실시예에서, 복수의 데이터 버퍼의 각각의 송신부는 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 통합된 두 개의 단의 인덕티브 차동 증폭기를 사용할 수 있다. In an embodiment of the present invention, each transmitter of the plurality of data buffers may use a two-stage inductive differential amplifier having an integrated inductor in order to expand the bandwidth of data transmission.
도 2는 본 발명의 일 실시예에 따른 저전력 클럭킹 인터페이스를 나타내는 도면이다. 2 is a diagram illustrating a low-power clocking interface according to an embodiment of the present invention.
제안하는 저전력 클럭킹 인터페이스(210)는 CPU로부터 저속 클럭을 입력 받고, 고속 클럭을 위한 추가 클럭 버퍼를 포함한다. 저전력 클럭킹 인터페이스는 CPU로부터 저속 클럭을 입력 받기 위한 클럭 버퍼 및 클럭을 복구하기 위한 측면의 클럭 버퍼를 포함한다. The proposed low-
도 3은 본 발명의 일 실시예에 따른 D램의 내부 구조를 나타내는 도면이다. 3 is a diagram illustrating an internal structure of a DRAM according to an embodiment of the present invention.
제안하는 D램(300)은 입력 버퍼(310)를 통해 저속 클럭을 입력 받는다. 각 D램(300)에서는 ILFM(320)을 통해 저속 클럭(예를 들어, 1GHz)을 고속 클럭(예를 들어, 저주파 클럭 신호의 n배, 5GHz ~ 36GHz)으로 변환한다. 이후, DFF(330)를 통해 고속 클럭을 출력한다. 제안된 아키텍처의 장점은 모든 D램 간의 전송 지연시간 클럭킹의 동기화이다. The proposed
각 D램 내부(300)에서 저주파 클럭은 ILFM(320)에 의해 예상되는 고주파 클럭(예를 들어, 36GHz)으로 변환된다. 시뮬레이션 결과, 저주파 클럭 송수신기의 전력 비용은 스케일업된 기존 송수신기(즉, 12.8Ghz 11.4mW)보다 8~10배 낮다(즉, 1GHz 1.2mW). Inside each
도 4는 본 발명의 일 실시예에 따른 저전력 고속 ILFM의 회로를 나타내는 도면이다.4 is a diagram illustrating a circuit of a low-power high-speed ILFM according to an embodiment of the present invention.
도 4(a)은 본 발명의 일 실시예에 따른 개선된 클럭킹 애플리케이션을 위한 저전력 고속 ILFM의 회로이고, 도 4(b)은 본 발명의 일 실시예에 따른 분산형 단일 인덕터(Distributed Single Inductor)의 레이아웃 및 회로를 나타내는 도면이다. Figure 4 (a) is a circuit of a low-power high-speed ILFM for an improved clocking application according to an embodiment of the present invention, Figure 4 (b) is a distributed single inductor (Distributed Single Inductor) according to an embodiment of the present invention It is a diagram showing the layout and circuit of
개선된 클럭킹 애플리케이션을 위한 저전력 고속 ILFM(Injection-Locked Frequency Multipliers)은 입력 신호를 입력 받는 입력 트랜지스터(M3, M4), 고주파 클럭 생성을 위한 복수의 인덕터(L1, L2, L3 및 L4) 및 생성된 고주파 클럭을 출력하기 위한 출력 트랜지스터(M1, M2)를 포함한다. Low-power, high-speed, injection-locked frequency multipliers (ILFMs) for advanced clocking applications include an input transistor (M3, M4) that receives an input signal, a plurality of inductors (L1, L2, L3, and L4) for generating a high-frequency clock, and a and output transistors M1 and M2 for outputting a high-frequency clock.
복수의 인덕터(L1, L2, L3 및 L4)는 고주파 클럭 생성을 위해 온칩 인덕터를 결합하여 분산형 단일 인덕터(Distributed Single Inductor)로 레이아웃된다. The plurality of inductors L1, L2, L3 and L4 are laid out as a distributed single inductor by combining an on-chip inductor to generate a high-frequency clock.
본 발명의 실시예에 따르면, 복수의 인덕터(L1, L2, L3 및 L4) 중 제1 인덕터(L1) 및 제2 인덕터(L2)는 제1 메탈 레이어(Metal8)에 레이아웃되고, 제3 인덕터(L3) 및 제4 인덕터(L4)는 제2 메탈 레이어(Metal7)에 레이아웃될 수 있다. According to the embodiment of the present invention, the first inductor L1 and the second inductor L2 among the plurality of inductors L1, L2, L3 and L4 are laid out on the first metal layer Metal8, and the third inductor ( L3) and the fourth inductor L4 may be laid out on the second metal layer Metal7.
복수의 인덕터(L1, L2, L3 및 L4)는 칩 면적을 감소시키고 인접한 인덕터들 간의 긴 금속 라우팅 와이어를 제거하기 위해 분산형 단일 인덕터로 레이아웃된다. Multiple inductors L1, L2, L3 and L4 are laid out as a distributed single inductor to reduce chip area and eliminate long metal routing wires between adjacent inductors.
복수의 인덕터(L1, L2, L3 및 L4)는 고주파 클럭 생성을 위해 온칩 인덕터를 결합하여 분산형 단일 인덕터로 레이아웃되고, 신호 커플링의 효율성을 증가시키고 신호 저하를 방지하며 활성 회로에 대칭 임피던스를 제공한다. A plurality of inductors (L1, L2, L3, and L4) are laid out as a distributed single inductor by combining the on-chip inductors for high-frequency clock generation, increasing the efficiency of signal coupling, preventing signal degradation, and providing a symmetrical impedance to the active circuit. to provide.
본 발명의 실시예에 따른 저전력 고속 ILFM은 NTV(Near-Threshold Voltage) 작동 영역에서 작동함으로써 전력 소비량을 감소시킬 수 있다. 분산형 단일 인덕터로 레이아웃되는 복수의 인덕터의 크기를 스케일링함으로써 고주파 클럭을 생성할 수 있다. The low-power high-speed ILFM according to an embodiment of the present invention can reduce power consumption by operating in a near-threshold voltage (NTV) operating region. A high-frequency clock can be generated by scaling the sizes of a plurality of inductors that are laid out as a distributed single inductor.
고주파 클럭 생성의 경우 많은 인덕터를 활용할 필요가 있다. 그러나 제안된 ILFM은 도 4(b)과 같이 온칩 인덕터를 결합하여 분산형 단일 인덕터를 활용한다. 제안된 ILFM 토폴로지의 이점은 칩 면적 효율을 향상시키고 인접한 인덕터들 사이의 긴 금속 라우팅 와이어를 제거할 수 있다는 것이다. 따라서 제안된 ILFM은 신호 커플링의 효율성을 높이고 신호 저하를 방지하며 활성 회로에 완벽한 대칭 임피던스를 제공한다. 또한 제안된 ILFM은 전원 공급이 낮은 공급 전압(예를 들어, 0.5V ~ 0.6V)에서 작동하는 NTV(Near-Threshold Voltage) 작동 영역에서 작동한다. 전원이 공급 전압의 제곱에 비례하기 때문에 ILFM의 전력 소비량을 크게 줄일 수 있기 때문이다. 또한 분산 인덕터의 크기를 스케일링(scaling)함으로써, 제안하는 ILFM은 차세대 고속 통신 시스템을 위하여 저주파 입력 신호(예를 들어, 0.8GHz ~ 3.6GHz)를 주입함으로써 매우 높은 주파수 출력 클럭 신호(예를 들어, 5GHz에서 36GHz까지)를 생성할 수 있다. For high-frequency clock generation, it is necessary to utilize many inductors. However, the proposed ILFM utilizes a distributed single inductor by combining an on-chip inductor as shown in FIG. 4(b). The advantage of the proposed ILFM topology is that it can improve chip area efficiency and eliminate long metal routing wires between adjacent inductors. Therefore, the proposed ILFM improves the efficiency of signal coupling, prevents signal degradation, and provides a perfectly symmetrical impedance to the active circuit. In addition, the proposed ILFM operates in a near-threshold voltage (NTV) operating region where the power supply operates at a low supply voltage (eg, 0.5V to 0.6V). Because the power is proportional to the square of the supply voltage, the power consumption of the ILFM can be greatly reduced. In addition, by scaling the size of the distributed inductor, the proposed ILFM injects a low-frequency input signal (eg, 0.8 GHz to 3.6 GHz) for a next-generation high-speed communication system, thereby providing a very high-frequency output clock signal (eg, from 5 GHz to 36 GHz).
도 5는 본 발명의 일 실시예에 따른 데이터 버퍼의 내부 구조를 나타내는 도면이다. 5 is a diagram illustrating an internal structure of a data buffer according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 데이터 버퍼는 도 5(a)와 같이 송신부(TX)와 수신부(RX)를 포함한다. 송신부(TX)와 수신부(RX)의 내부 구조를 도 5(b)에 더욱 상세히 나타내었다. The data buffer according to an embodiment of the present invention includes a transmitter TX and a receiver RX as shown in FIG. 5( a ). The internal structures of the transmitter TX and the receiver RX are shown in more detail in FIG. 5(b) .
도 5(b)를 참조하면, 제안하는 데이터 버퍼는 수신부(510) 및 송신부(520)를 포함한다. Referring to FIG. 5B , the proposed data buffer includes a
복수의 데이터 버퍼 각각은 데이터 전송 대역폭을 증가시키기 위해 데이터 버퍼에 대해 복수의 단의 인덕티브 차동 증폭기를 사용한다. Each of the plurality of data buffers uses a plurality of stages of inductive differential amplifiers for the data buffers to increase the data transmission bandwidth.
복수의 데이터 버퍼 각각은 제로(zero) 내지 투-폴(two poles) 시스템을 사용함으로써 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 복수의 단의 인덕티브 차동 증폭기에 통합된다. In each of the plurality of data buffers, an inductor is integrated into the inductive differential amplifier of the plurality of stages in order to expand the bandwidth of data transmission by using a zero to two poles system.
본 발명의 실시예에서, 복수의 데이터 버퍼의 각각의 수신부는 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 통합된 세 개의 단의 인덕티브 차동 증폭기를 사용할 수 있다. In an embodiment of the present invention, each receiving unit of the plurality of data buffers may use a three-stage inductive differential amplifier having an integrated inductor in order to expand the bandwidth of data transmission.
본 발명의 실시예에서, 복수의 데이터 버퍼의 각각의 송신부는 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 통합된 두 개의 단의 인덕티브 차동 증폭기를 사용할 수 있다. In an embodiment of the present invention, each transmitter of the plurality of data buffers may use a two-stage inductive differential amplifier having an integrated inductor in order to expand the bandwidth of data transmission.
기존의 데이터 버퍼는 임피던스 매칭 저항기가 있는 간단한 CMOS 인버터를 기반으로 한다. 증폭기가 기생 저항과 정전 용량으로 인해 어려움을 겪으므로 이 아키텍처는 데이터 버퍼의 속도 제한을 야기한다.Conventional data buffers are based on simple CMOS inverters with impedance matching resistors. As the amplifier suffers from parasitic resistance and capacitance, this architecture causes rate limiting of the data buffer.
도 5와 같이 제안된 아키텍처는 CPU에서 D램으로의 데이터 전송 대역폭을 증가시키기 위해 데이터 버퍼에 대해 복수의 단의 인덕티브 차동 증폭기를 사용한다. 이것은 인덕터가 기존의 차동 증폭기에 구현될 때 인덕티브 피킹(inductive peaking) 원리로부터 비롯된다. The proposed architecture as shown in FIG. 5 uses a plurality of inductive differential amplifiers for the data buffer in order to increase the data transmission bandwidth from the CPU to the DRAM. This stems from the principle of inductive peaking when an inductor is implemented in a conventional differential amplifier.
주파수 영역에서 기존의 차동 증폭기는 고주파 영역에서 점점 감쇄되는 기생 캐패시턴스와 저항을 가진 원-폴(one pole) 또는 투-폴(two poles) 시스템으로 작동한다. 따라서, 제로(zero) 내지 투-폴 시스템을 사용함으로써 데이터 전송의 대역폭을 크게 확대하기 위하여 인덕터가 제안된 데이터 버퍼 증폭기에 통합된다. In the frequency domain, the conventional differential amplifier operates as a one-pole or two-pole system with parasitic capacitance and resistance that gradually attenuates in the high frequency domain. Therefore, an inductor is incorporated in the proposed data buffer amplifier to greatly expand the bandwidth of data transmission by using a zero to two-pole system.
도 6은 본 발명의 일 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.6 is a diagram illustrating a simulation result according to an embodiment of the present invention.
도 6(a)는 12.8Gb/s 데이터 속도에서 제안된 데이터 버퍼 송수신기에 대한 시뮬레이션 결과이다. 데이터 입력 스트림은 피슈도랜덤 이진 시퀀스에서 CPU 측의 송신부로 전달되고, 데이터 버퍼 블록에 의해 복구된 후, 데이터 신호가 D램 내부의 수신부로 전달된다. 수신부의 출력에서 측정한 신호는 도 6(b)와 같이 명확한 아이다이어그램으로 나타난다. 6(a) is a simulation result for the proposed data buffer transceiver at a data rate of 12.8 Gb/s. The data input stream is transmitted to the CPU-side transmitting unit in a p pseudorandom binary sequence, and after being recovered by the data buffer block, the data signal is transmitted to the receiving unit inside the DRAM. The signal measured at the output of the receiver is shown as a clear eye diagram as shown in FIG. 6(b).
<표 1><Table 1>
표 1과 같이 제안된 데이터 버퍼의 성능은 종래기술과 비교했을 때 데이터-대역폭과 에너지 효율 모두 향상되었다.As shown in Table 1, the performance of the proposed data buffer is improved in both data-bandwidth and energy efficiency compared to the prior art.
인덕티브 피킹의 신호 부스팅을 사용하는 제안된 데이터 버퍼는 CPU와 미래의 DDR6/7 LR-DIMM 애플리케이션 간에 고속 및 저전력 데이터 통신을 가능하게 한다. The proposed data buffer using signal boosting of inductive peaking enables high-speed and low-power data communication between the CPU and future DDR6/7 LR-DIMM applications.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The device described above may be implemented as a hardware component, a software component, and/or a combination of the hardware component and the software component. For example, devices and components described in the embodiments may include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For convenience of understanding, although one processing device is sometimes described as being used, one of ordinary skill in the art will recognize that the processing device includes a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that can include For example, the processing device may include a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as parallel processors.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may comprise a computer program, code, instructions, or a combination of one or more thereof, which configures a processing device to operate as desired or is independently or collectively processed You can command the device. The software and/or data may be any kind of machine, component, physical device, virtual equipment, computer storage medium or device, to be interpreted by or to provide instructions or data to the processing device. may be embodied in The software may be distributed over networked computer systems, and stored or executed in a distributed manner. Software and data may be stored in one or more computer-readable recording media.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the embodiment, or may be known and available to those skilled in the art of computer software. Examples of the computer-readable recording medium include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic such as floppy disks. - includes magneto-optical media, and hardware devices specially configured to store and carry out program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine language codes such as those generated by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in a different order than the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.
Claims (6)
저전력 클럭킹 인터페이스로부터 출력되는 클럭을 입력 받아 상기 클럭의 속도를 증가시키도록 변환하기 위해 고주파 클럭 신호를 제공하는 ILFM(Injection-Lock-Frequency-Multipliers)을 포함하는 복수의 D램; 및
각각의 D램으로부터 출력되는 클럭을 입력 받고, 송신부와 수신부를 포함하는 복수의 데이터 버퍼
를 포함하고,
복수의 데이터 버퍼 각각은,
송신부와 수신부에 데이터 전송 대역폭을 증가시키기 위한 복수의 단의 인덕티브 차동 증폭기를 사용하는
고속 데이터 버퍼 시스템. a low-power clocking interface that receives a clock from the CPU and includes an additional clock buffer for increasing the speed of the input clock;
a plurality of DRAMs including injection-lock-frequency-multipliers (ILFMs) that receive a clock output from a low-power clocking interface and provide a high-frequency clock signal to convert the clock to increase the speed of the clock; and
A plurality of data buffers that receive a clock output from each DRAM and include a transmitter and a receiver
including,
Each of the plurality of data buffers,
It uses a multi-stage inductive differential amplifier to increase the data transmission bandwidth in the transmitter and receiver.
High-speed data buffer system.
복수의 D램은,
입력 받은 클럭의 속도를 증가시키도록 ILFM을 통해 변환하고,
ILFM은 칩 크기를 감소시키고, 라우팅 금속의 저항과 기생 캐패시턴스를 감소시키기 위해 단일 분산 인덕터를 사용하는
고속 데이터 버퍼 시스템. According to claim 1,
Multiple DRAMs,
It is converted through ILFM to increase the speed of the input clock,
ILFM reduces chip size and uses a single distributed inductor to reduce the resistance and parasitic capacitance of the routing metal.
High-speed data buffer system.
복수의 D램은,
모든 D램 간의 전송 지연시간 클럭킹의 동기화를 수행하여 입력 받은 클럭을 동기식 클럭으로 변환하는
고속 데이터 버퍼 시스템. According to claim 1,
Multiple DRAMs,
Transmission delay time clocking between all DRAMs is synchronized to convert the received clock into a synchronous clock.
High-speed data buffer system.
복수의 데이터 버퍼 각각은,
제로(zero) 내지 투-폴(two poles) 시스템을 사용함으로써 데이터 전송의 대역폭을 확대하기 위하여 인덕터가 복수의 단의 인덕티브 차동 증폭기에 통합되는
고속 데이터 버퍼 시스템. According to claim 1,
Each of the plurality of data buffers,
In order to expand the bandwidth of data transmission by using a zero to two pole system, an inductor is integrated into a multi-stage inductive differential amplifier.
High-speed data buffer system.
복수의 데이터 버퍼의 각각의 수신부는,
데이터 전송의 대역폭을 확대하기 위하여 인덕터가 통합된 세 개의 단의 인덕티브 차동 증폭기를 사용하는
고속 데이터 버퍼 시스템. 5. The method of claim 4,
Each receiving unit of the plurality of data buffers,
A three-stage inductive differential amplifier with an integrated inductor is used to expand the bandwidth of data transmission.
High-speed data buffer system.
복수의 데이터 버퍼의 각각의 송신부는,
데이터 전송의 대역폭을 확대하기 위하여 인덕터가 통합된 두 개의 단의 인덕티브 차동 증폭기를 사용하는
고속 데이터 버퍼 시스템.5. The method of claim 4,
Each transmitting unit of the plurality of data buffers,
A two-stage inductive differential amplifier with an integrated inductor is used to expand the bandwidth of data transmission.
High-speed data buffer system.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20200046649 | 2020-04-17 | ||
| KR1020200046649 | 2020-04-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210128880A KR20210128880A (en) | 2021-10-27 |
| KR102322422B1 true KR102322422B1 (en) | 2021-11-05 |
Family
ID=78287310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200069035A KR102322422B1 (en) | 2020-04-17 | 2020-06-08 | High-speed Data Buffer for Next-generation DDR6/7 LR-DIMM Server Platform Applications |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102322422B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140281192A1 (en) | 2013-03-15 | 2014-09-18 | International Business Machines Corporation | Tagging in memory control unit (mcu) |
| US20190238142A1 (en) | 2012-03-26 | 2019-08-01 | Rambus Inc. | Method and apparatus for source-synchronous signaling |
-
2020
- 2020-06-08 KR KR1020200069035A patent/KR102322422B1/en active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190238142A1 (en) | 2012-03-26 | 2019-08-01 | Rambus Inc. | Method and apparatus for source-synchronous signaling |
| US20140281192A1 (en) | 2013-03-15 | 2014-09-18 | International Business Machines Corporation | Tagging in memory control unit (mcu) |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20210128880A (en) | 2021-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6400745B2 (en) | Apparatus and method for reducing switching jitter | |
| CN205283520U (en) | Can reshuffle transmitter and bimodulus driver and system thereof | |
| TW201217956A (en) | Methods and apparatus for low power out-of-band communications | |
| CN103389952A (en) | System on chip (soc), method of operating the soc, and system having the soc | |
| US9285826B2 (en) | Deterministic clock crossing | |
| US8736328B2 (en) | Low power, jitter and latency clocking with common reference clock signals for on-package input/output interfaces | |
| CN106662903B (en) | It is coupled using the supply voltage node of switch | |
| KR101588346B1 (en) | On-package input/output architecture | |
| JP2002330065A (en) | Sensitive self-clock type receiver for multi-chip super- conductor circuit | |
| JP2013175261A (en) | Command decoders | |
| CN105247436B (en) | Voltage regulator with feedforward and feedback control | |
| KR102322422B1 (en) | High-speed Data Buffer for Next-generation DDR6/7 LR-DIMM Server Platform Applications | |
| KR20180117824A (en) | Wireless communication device and method | |
| US9274544B2 (en) | Sideband initialization | |
| KR102367593B1 (en) | An Ultra-low-power Data Buffer Design for future High-performance DDR6/7 LR-DIMM applications | |
| KR102367591B1 (en) | An low-power clocking interface for next-generation high-speed DRR6/7 applications | |
| JP2013098976A (en) | Wireless signal transmitting/receiving apparatus, wireless signal transmitting method, and wireless signal receiving method which are for semiconductor system | |
| KR101702286B1 (en) | Mode selective balanced encoded interconnect | |
| US10749663B1 (en) | Method and apparatus for simultaneous propagation of multiple clockfrequencies in serializer/deserializer (SerDes) Macros | |
| CN104008076A (en) | Bus data signal transmitting method and device capable of supporting DVFS | |
| KR101598740B1 (en) | Non-linear termination for an on-package input/output architecture | |
| US9030339B2 (en) | Transmitting device and receiving device | |
| KR102421174B1 (en) | An low-power high-speed ILFM for advanced clocking applications | |
| Das et al. | Low Power Design of 40 Gigabit Ethernet Media Access Controller Using Hyper Transport Protocol IO Standard | |
| CN108268087B (en) | Semiconductor device, semiconductor system, and method of operating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |