KR102362755B1 - Ternary inverter providing adjustable intermediate voltage - Google Patents

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Abstract

본 출원은 3진법 인버터에 관한 것으로, 특히, 조절 가능한 중간 전압을 제공하는 3진법 인버터를 제공하기 위한 것이다. 본 출원의 일 실시예에 따른 3진법 인버터는 제1 및 제2 물질이 결합된 이종 접합으로 형성된 제1 채널을 포함하는 제1 트랜지스터 및 상기 제1 물질로 형성된 제2 채널을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 물질은 상기 제1 채널의 영역 중 적어도 일부와 상기 제2 채널의 전체 영역에 걸쳐 형성된다. 본 출원의 실시예에 따른 3진법 인버터는 조절이 가능한 중간 전압을 제공할 수 있다. 따라서, 중간 전압을 로우 전압과 하이 전압으로부터 용이하게 식별할 수 있다.The present application relates to a ternary inverter, and in particular, to provide a ternary inverter that provides an adjustable intermediate voltage. A ternary inverter according to an embodiment of the present application includes a first transistor including a first channel formed of a heterojunction in which first and second materials are combined, and a second transistor including a second channel formed of the first material. including, wherein the first material is formed over at least a portion of an area of the first channel and an entire area of the second channel. The ternary inverter according to the embodiment of the present application may provide an adjustable intermediate voltage. Accordingly, the intermediate voltage can be easily discriminated from the low voltage and the high voltage.

Description

조절 가능한 중간 전압을 제공하는 3진법 인버터{TERNARY INVERTER PROVIDING ADJUSTABLE INTERMEDIATE VOLTAGE}TERNARY INVERTER PROVIDING ADJUSTABLE INTERMEDIATE VOLTAGE with adjustable intermediate voltage

본 출원은 3진법 인버터에 관한 것이다. This application relates to a ternary inverter.

실리콘 등을 기반으로 한 기존의 반도체를 이용한 트랜지스터는 크게 2가지 영역에서 동작이 수행된다. 첫째는 선형 영역에서 스위치로 동작한다. 즉, 게이트 전압이 인가되어 채널 영역에서 강한 반전(strong inversion)이 일어나고, 소스-드레인 사이의 전류량이 작은 경우, 트랜지스터는 온/오프 동작을 수행하는 스위치로 작용한다. 둘째는 포화 영역에서 전류원으로 동작한다. 전류원으로 사용하는 경우, 이는 소신호 영역에서 액티브 로드 등으로 사용된다.Transistors using conventional semiconductors based on silicon or the like operate in two main areas. The first acts as a switch in the linear domain. That is, when strong inversion occurs in the channel region due to the application of the gate voltage, and the amount of current between the source and drain is small, the transistor acts as a switch performing an on/off operation. Second, it operates as a current source in the saturation region. When used as a current source, it is used as an active load or the like in a small signal region.

통상적인 디지털 반도체 소자에서 트랜지스터는 스위치로 사용된다. 따라서, 인버터 또는 버퍼를 구성하면, 온/오프 동작에 의한 두가지 형태의 신호만이 출력된다. 즉, 디지털 신호에서는 "0"과 "1"이라는 2진 논리만이 출력되는 특징이 있다.In a typical digital semiconductor device, a transistor is used as a switch. Accordingly, when an inverter or a buffer is configured, only two types of signals are output by the on/off operation. That is, in the digital signal, only binary logic of “0” and “1” is output.

최근, 동일한 면적에 많은 정보량을 처리해야 하는 반도체 소자는 전통적인 2진 논리의 사용만으로는 그 한계를 가지고 있다. 따라서, 메모리 등에서는 2가지 상태 이외에 다른 상태를 구현하여 하나의 논리 소자 또는 메모리 단위에서 더 많은 정보를 처리하고, 더 많은 정보를 저장하고자 하는 요구가 증가하고 있다.Recently, semiconductor devices that have to process a large amount of information in the same area have their limitations only by using traditional binary logic. Accordingly, there is an increasing demand for processing more information and storing more information in one logic element or memory unit by implementing states other than the two states.

본 출원의 실시예는 조절 가능한 중간 전압 특성을 가지는 3진법 인버터를 제공한다. An embodiment of the present application provides a ternary inverter having an adjustable intermediate voltage characteristic.

본 출원의 일 실시예에 따른 3진법 인버터는 제1 및 제2 물질이 결합된 이종 접합으로 형성된 제1 채널을 포함하는 제1 트랜지스터 및 상기 제1 물질로 형성된 제2 채널을 포함하는 제2 트랜지스터를 포함하고, 상기 제1 물질은 상기 제1 채널의 적어도 일부 영역과 상기 제2 채널의 전체 영역에 걸쳐 형성된다. A ternary inverter according to an embodiment of the present application includes a first transistor including a first channel formed of a heterojunction in which first and second materials are combined, and a second transistor including a second channel formed of the first material. including, wherein the first material is formed over at least a partial area of the first channel and an entire area of the second channel.

실시예에 있어서, 상기 제1 및 제2 트랜지스터는 상기 제1 물질의 두께 길이가 가변됨에 따라 기설정된 전압 구간에서 조절이 가능한 중간 전압을 생성한다. In an embodiment, the first and second transistors generate an adjustable intermediate voltage in a preset voltage range as the thickness and length of the first material are varied.

실시예에 있어서, 상기 제1 물질은 프린팅 방식에 의하여 형성되며, 프린팅 단위 횟수가 증가함에 따라 상기 제1 물질의 두께 및 단위 면적당 밀도 중 적어도 하나가 증가한다. In an embodiment, the first material is formed by a printing method, and as the number of printing units increases, at least one of a thickness and a density per unit area of the first material increases.

실시예에 있어서, 상기 제1 물질의 두께가 증가할수록 상기 중간 전압의 크기는 감소한다. In an embodiment, as the thickness of the first material increases, the magnitude of the intermediate voltage decreases.

실시예에 있어서, 상기 제1 트랜지스터는 안티 양극성 트랜지스터에 대응되고, 제2 트랜지스터는 P타입 트랜지스터에 대응된다. In an embodiment, the first transistor corresponds to an anti-bipolar transistor, and the second transistor corresponds to a P-type transistor.

실시예에 있어서, 상기 제2 트랜지스터가 N 타입 트랜지스터에 대응되는 경우, 상기 중간 전압의 크기는 상기 제1 물질의 두께가 증가함에 따라 증가한다. In an embodiment, when the second transistor corresponds to an N-type transistor, the magnitude of the intermediate voltage increases as the thickness of the first material increases.

실시예에 있어서, 상기 제1 물질은 단일벽탄소나노튜브이고, 상기 제2 물질은 인듐산화물이다. In an embodiment, the first material is a single-walled carbon nanotube, and the second material is indium oxide.

실시예에 있어서, 상기 제1 물질은 상기 제1 채널의 적어도 일부 영역과 상기 제2 채널의 적어도 일부 영역에 걸쳐 잉크젯 프린팅 방식으로 프린팅된다. In an embodiment, the first material is printed over at least a partial area of the first channel and at least a partial area of the second channel by an inkjet printing method.

본 출원의 일 실시예에 따른 3진법 인버터는 제1 및 제2 물질이 결합된 이종 접합으로 형성된 제1 채널을 포함하는 제1 트랜지스터, 상기 제1 물질로 형성된 제2 채널을 포함하는 제2 트랜지스터 및 상기 제1 및 제2 트랜지스터가 일면에 적층되는 기판을 더 포함하고, 상기 기판은 상기 제1 트랜지스터의 소스에 연결된 제1 전극, 상기 제2 트랜지스터의 소스에 연결된 제2 전극 및 상기 제1 및 제2 트랜지스터의 각 드레인에 연결된 제3 전극을 포함한다. A ternary inverter according to an embodiment of the present application includes a first transistor including a first channel formed of a heterojunction in which first and second materials are combined, and a second transistor including a second channel formed of the first material. and a substrate on which the first and second transistors are stacked on one surface, wherein the substrate includes a first electrode connected to the source of the first transistor, a second electrode connected to the source of the second transistor, and the first and and a third electrode coupled to each drain of the second transistor.

실시예에 있어서, 상기 제1 및 제2 트랜지스터는 상기 기판의 타면에 각 게이트가 개별적으로 형성된다. In an embodiment, each gate of the first and second transistors is individually formed on the other surface of the substrate.

실시예에 있어서, 상기 제1 전극이 접지에 연결되고, 상기 제2 전극이 동작 전압을 제공받으며, 상기 각 게이트를 통해 입력 전압을 입력받는 경우, 상기 제1 및 제2 트랜지스터는 상기 제3 전극을 통해 로우 전압, 하이 전압 및 중간 전압 중 어느 하나의 출력 전압을 출력한다. In an embodiment, when the first electrode is connected to the ground, the second electrode receives an operating voltage, and receives an input voltage through each of the gates, the first and second transistors are connected to the third electrode Output any one of a low voltage, a high voltage, and an intermediate voltage through

실시예에 있어서, 상기 입력 전압이 기설정된 로우 레벨에 해당하는 경우, 상기 제1 트랜지스터는 스위칭 오프되고, 상기 제2 트랜지스터는 스위칭 온된다. In an embodiment, when the input voltage corresponds to a preset low level, the first transistor is switched off and the second transistor is switched on.

실시예에 있어서, 상기 입력 전압이 상기 기설정된 로우 레벨보다 일정 크기 큰 기설정된 제1 중간 레벨로 증가하는 경우, 상기 제1 트랜지스터의 드레인 전류는 증가되고, 상기 제2 트랜지스터의 드레인 전류는 감소된다. In an embodiment, when the input voltage increases to a predetermined first intermediate level that is greater than the predetermined low level by a predetermined magnitude, the drain current of the first transistor is increased and the drain current of the second transistor is decreased .

실시예에 있어서, 상기 입력 전압이 상기 기설정된 제1 중간 레벨보다 일정 크기 큰 기설정된 제2 중간 레벨로 증가하는 경우, 상기 제1 및 제2 트랜지스터의 드레인 전류는 감소된다. In an embodiment, when the input voltage increases to a second predetermined intermediate level that is greater than the first predetermined intermediate level by a predetermined magnitude, drain currents of the first and second transistors are reduced.

실시예에 있어서, 상기 입력 전압이 상기 기설정된 제2 중간 레벨보다 일정 크기 큰 기설정된 하이 레벨로 증가하는 경우, 상기 제2 트랜지스터의 드레인 전류는 상기 제1 트랜지스터의 드레인 전류보다 더 감소된다. In an embodiment, when the input voltage increases to a predetermined high level that is greater than the predetermined second intermediate level by a predetermined magnitude, the drain current of the second transistor is further reduced than the drain current of the first transistor.

본 출원의 다른 실시예에 따른 3진법 인버터는 평면뷰 상에서 제1 물질이 프린팅되는 제2 프린팅 영역과 제2 물질이 프린팅되는 제1 프린트 영역을 포함하는 제1 트랜지스터 및 상기 제1 물질이 프린팅되는 제3 프린트 영역을 포함하는 제2 트랜지스터를 포함하고, 상기 제2 프린트 영역의 최대 두께 길이는 단면뷰 상에서 상기 제1 및 제3 프린트 영역의 두께보다 일정 크기 이상으로 크게 형성된다. A ternary inverter according to another embodiment of the present application includes a first transistor including a second printing area on which a first material is printed and a first print area on which a second material is printed on a plan view, and a method in which the first material is printed. A second transistor including a third printed area, wherein a maximum thickness of the second printed area is greater than a thickness of the first and third printed areas in a cross-sectional view by a predetermined size or more.

실시예에 있어서, 상기 제1 트랜지스터는 상기 제1 및 제2 물질이 이종 결합되는 제1 채널을 포함하고, 안티 양극성 트랜지스터에 대응된다. In an embodiment, the first transistor includes a first channel in which the first and second materials are heterogeneously coupled, and corresponds to an anti-bipolar transistor.

실시예에 있어서, 상기 제2 트랜지스터가 상기 제1 물질로 형성된 제2 채널을 포함하는 P타입 트랜지스터에 대응되는 경우, 상기 중간 전압의 크기는 상기 제1 물질의 최대 두께 길이가 증가함에 따라 감소된다. In an embodiment, when the second transistor corresponds to a P-type transistor including a second channel formed of the first material, the magnitude of the intermediate voltage decreases as the maximum thickness of the first material increases. .

실시예에 있어서, 상기 제2 트랜지스터가 상기 제1 물질로 형성된 제2 채널을 포함하는 N 타입 트랜지스터에 대응되는 경우, 상기 중간 전압의 크기는 상기 제1 물질의 최대 두께 길이가 증가함에 따라 증가한다. In an embodiment, when the second transistor corresponds to an N-type transistor including a second channel formed of the first material, the magnitude of the intermediate voltage increases as the maximum thickness length of the first material increases. .

실시예에 있어서, 상기 제2 프린트 영역은 평면뷰 상에서 상기 제1 및 제2 트랜지스터가 겹쳐지는 중복 영역을 포함한다.In an embodiment, the second print area includes an overlapping area in which the first and second transistors overlap in a plan view.

본 출원의 실시예에 따르면, 3진법 인버터는 조절이 가능한 중간 전압을 제하여, 다치논리회로 설계에 보다 용이하게 사용될 수 있다. According to the embodiment of the present application, the ternary inverter can be used more easily in designing a multi-value logic circuit by removing an adjustable intermediate voltage.

도 1은 본 출원의 일 실시예에 따른 3진법 인버터의 단면도이다.
도 2는 도 1의 프린팅 단위 횟수에 따라 조절이 가능한 중간 전압을 설명하기 위한 도이다.
도 3은 도 1의 제1 트랜지스터에 대한 전달 특성을 나타내는 그래프이다.
도 4는 도 1의 제2 트랜지스터에 대한 전달 특성을 나타내는 그래프이다.
도 5는 도 1은 본 출원의 일 실시예에 따른 3진법 인버터에 대한 개략적인 사시도이다.
도 6은 도 5의 3진법 인버터의 광학 이미지에 대한 평면도이다.
도 7은 도 5의 3진법 인버터에 대한 단면도이다.
도 8은 도 5의 3진법 인버터에 대한 회로도이다.
도 9는 도 8의 입력 전압에 따라 흐르는 각 트랜지스터의 드레인 전류의 교차점으로 정해지는 3진법 인버터의 동작 전압을 설명하기 위한 그래프이다.
도 10은 도 8의 입력 전압에 따른 출력 전압을 설명하기 위한 그래프이다. 1 is a cross-sectional view of a ternary inverter according to an embodiment of the present application.
FIG. 2 is a diagram for explaining an intermediate voltage that can be adjusted according to the number of printing units of FIG. 1 .
3 is a graph illustrating a transfer characteristic of the first transistor of FIG. 1 .
4 is a graph illustrating a transfer characteristic of the second transistor of FIG. 1 .
5 is a schematic perspective view of a ternary inverter according to an embodiment of the present application.
6 is a plan view of an optical image of the ternary inverter of FIG. 5 .
7 is a cross-sectional view of the ternary inverter of FIG. 5 .
8 is a circuit diagram of the ternary inverter of FIG. 5 .
9 is a graph for explaining the operating voltage of the ternary inverter, which is determined by the intersection of the drain currents of each transistor flowing according to the input voltage of FIG. 8 .
FIG. 10 is a graph for explaining an output voltage according to the input voltage of FIG. 8 .

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 출원의 실시형태를 설명한다. 그러나, 본 출원의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 출원의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 출원의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present application will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present application may be modified in various other forms, and the scope of the present application is not limited to the embodiments described below. In addition, the embodiments of the present application are provided in order to more completely explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 출원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.And in order to clearly explain the present application in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and components having the same function within the scope of the same idea are referred to as the same. It is explained using symbols. Furthermore, throughout the specification, when a part "includes" a certain element, it means that other elements may be further included, rather than excluding other elements, unless otherwise stated.

도 1은 본 출원의 일 실시예에 따른 3진법 인버터(10)의 단면도이고, 도 2는 도 1의 프린팅 단위 횟수에 따라 조절이 가능한 중간 전압을 설명하기 위한 도이며, 도 3은 도 1의 제1 트랜지스터(T1)에 대한 전달 특성을 나타내는 그래프이고, 도 4는 도 1의 제2 트랜지스터(T2)에 대한 전달 특성을 나타내는 그래프이다. 1 is a cross-sectional view of a ternary inverter 10 according to an embodiment of the present application, FIG. 2 is a diagram for explaining an intermediate voltage adjustable according to the number of printing units of FIG. 1, and FIG. It is a graph showing the transfer characteristics of the first transistor T1 , and FIG. 4 is a graph showing the transfer characteristics of the second transistor T2 of FIG. 1 .

도 1 내지 도 4를 참조하면, 3진법 인버터(10)는 제1 및 제2 트랜지스터(T1, T2)를 포함할 수 있다. 1 to 4 , the ternary inverter 10 may include first and second transistors T1 and T2 .

먼저, 제1 트랜지스터(T1)는 P-N 이종 접합으로 형성된 제1 채널(C1)을 포함할 수 있다. First, the first transistor T1 may include a first channel C1 formed of a P-N heterojunction.

여기서, 이종 접합은 반데르발스(van der Waal) 기반으로 이종 결합된 제1 및 제2 물질을 포함할 수 있다. 이때, 제1 물질은 단일벽탄소나노튜브(Single-Walled Carbon NanoTube, CNTs)이고, 제2 물질은 인듐산화물(Indium Oxide, InO)일 수 있다. Here, the heterojunction may include the first and second materials hetero-bonded based on van der Waal. In this case, the first material may be single-walled carbon nanotubes (CNTs), and the second material may be indium oxide (InO).

또한, 제1 및 제2 물질은 다양한 반도체 물질들로 적용될 수 있으며, 예를 들면, 저분자 유기물 반도체, 고분자 유기물 반도체, InGaZnO, ZnO, ZnSnO 와 같은 다양한 종류의 산화물 반도체, 이차원 반도체, 양자점 반도체 및 반도체 나노와이어 중 적어도 어느 하나로 적용될 수 있다. In addition, the first and second materials may be applied to various semiconductor materials, for example, various types of oxide semiconductors such as low molecular weight semiconductors, high molecular weight semiconductors, InGaZnO, ZnO, ZnSnO, two-dimensional semiconductors, quantum dot semiconductors, and semiconductors. It may be applied to at least any one of nanowires.

또한, 제1 트랜지스터(T1)는 안티 양극성 트랜지스터(Anti-Ambipolar FET)에 대응될 수 있다. Also, the first transistor T1 may correspond to an anti-ambipolar FET.

다음으로, 제2 트랜지스터(T2)는 제1 물질로 형성된 제2 채널(C2)을 포함할 수 있다. Next, the second transistor T2 may include a second channel C2 formed of a first material.

실시예에 따른 제1 물질은 제2 채널(C2)의 전체 영역과 제1 채널(C1)의 적어도 일부 영역에 걸쳐 형성될 수 있다. 이때, 제1 물질은 제2 채널(C2)의 전체 영역과 제1 채널(C1)의 일부 영역에 겹쳐지도록 잉크젯 프린팅 방식으로 프린팅될 수 있다. 여기서, 잉크젯 프린팅 방식은 사물인터넷 관련 제품들이 인체에 밀착된 형태로 구동되기 위해, 플렉시블(flexible)하고 웨어러블(wearable)한 대면적 기판에 용이하게 패터닝(patterning)하고, 적층시키기 위한 방법 중 하나일 수 있다. The first material according to the embodiment may be formed over the entire area of the second channel C2 and at least a partial area of the first channel C1 . In this case, the first material may be printed by inkjet printing so as to overlap the entire area of the second channel C2 and a partial area of the first channel C1 . Here, the inkjet printing method is one of methods for easily patterning and laminating on a flexible and wearable large-area substrate so that IoT-related products are driven in close contact with the human body. can

본 출원에서 제1 물질은 잉크젯 프린팅 방식으로 적층되지만 이를 한정하는 것은 아니며, 예를 들면, 스크린 프린팅 (screen printing), 미세 접촉 프린팅 (micro-contact printing), 임프린팅 (imprinting), 그라비아 프린팅 (gravure printing), 그라비아-옵셋 프린팅 (gravure-offset printing) 및 플렉소 프린팅 (Flexography printing) 중 어느 하나의 프린팅 방식 또는 일반적으로 널리 사용되는 진공 증착 방식을 포함한 다양한 적층 방식으로도 적층 또는 패턴화될 수 있다. In the present application, the first material is laminated by an inkjet printing method, but is not limited thereto, and for example, screen printing, micro-contact printing, imprinting, gravure printing (gravure). printing), gravure-offset printing, and flexography printing can be laminated or patterned in various lamination methods, including any one of printing methods or generally widely used vacuum deposition methods. .

실시예에 따라, 제1 물질은 제2 채널(C2)의 적어도 일부 영역과 제1 채널(C1)의 적어도 일부 영역에 걸쳐 형성될 수도 있다. In some embodiments, the first material may be formed over at least a partial area of the second channel C2 and at least a partial area of the first channel C1 .

또한, 제2 트랜지스터(T2)는 P 타입의 트랜지스터(P-type FET)에 대응될 수 있다. 여기서, P 타입 트랜지스터는 P타입 반도체를 의미할 수 있다. 예를 들면, 제1 트랜지스터(T1)가 양극성 트랜지스터에 대응되고, 제2 트랜지스터(T2)가 P 타입의 트랜지스터(P-type FET)에 대응되는 경우, 제1 트랜지스터(T1)는 인버터의 풀 다운으로서 동작하고, 제2 트랜지스터(T2)는 인버터의 풀 업으로서 동작할 수 있다. Also, the second transistor T2 may correspond to a P-type transistor (P-type FET). Here, the P-type transistor may mean a P-type semiconductor. For example, when the first transistor T1 corresponds to a bipolar transistor and the second transistor T2 corresponds to a P-type transistor (P-type FET), the first transistor T1 is pulled down of the inverter. , and the second transistor T2 may operate as a pull-up of the inverter.

본 출원의 실시예에 따른 제1 및 제2 트랜지스터(T1, T2)는 제1 물질의 두께 길이(l1)가 가변됨에 따라 기설정된 전압 구간에서 조절이 가능한 중간 전압을 제공함으로써, 원하는 다치회로설계의 특성을 만족하는 인버터를 제공할 수 있다. The first and second transistors T1 and T2 according to the embodiment of the present application provide an adjustable intermediate voltage in a preset voltage range as the thickness and length l1 of the first material is varied, thereby designing a desired multi-value circuit. An inverter satisfying the characteristics of can be provided.

여기서, 기설정된 전압 구간은 2진 출력 값 사이의 구간일 수 있다. 예를 들면, 기설정된 전압 구간은 2진 출력 값에 해당하는 로우 전압과 하이 전압 사이의 전압 구간일 수 있다. Here, the preset voltage section may be a section between binary output values. For example, the preset voltage section may be a voltage section between a low voltage and a high voltage corresponding to a binary output value.

또한, 제1 물질의 두께 길이(L1)는 제1 및 제2 채널(C1, C2)에 겹쳐지도록 프린팅하는 잉크젯 프린팅 방식의 프린팅 단위 횟수에 비례하여 증가될 수 있다. 이때, 본 출원의 일 실시예에 같이 탄소나노튜브를 사용하는 경우, 단위 면적당 밀도도 증가할 수 있다. 본 출원에서, 상기 프린팅 단위 횟수는 프린팅 횟수마다 기설정된 두께 길이만큼 프린팅됨을 의미하는 것이지만 이를 한정하는 것은 아니며, 실시예에 따라 서로 다른 두께로 프린팅되어, 제1 및 제2 물질이 서로 다른 두께로 형성될 수도 있다. 또한, 제1 물질은 각 영역에서 서로 다른 두께로 형성될 수 있다. In addition, the thickness and length L1 of the first material may be increased in proportion to the number of printing units of the inkjet printing method in which printing overlaps the first and second channels C1 and C2 . In this case, when carbon nanotubes are used as in the embodiment of the present application, the density per unit area may also be increased. In the present application, the number of printing units means that a predetermined thickness length is printed for each number of printing, but is not limited thereto. may be formed. Also, the first material may be formed to have a different thickness in each region.

이때, 프린팅 단위 횟수와 중간 전압의 크기는 서로 반비례 관계로 가변될 수 있다. 예를 들면, 물질에 대한 프린팅 단위 횟수가 증가될수록 물질 두께 길이는 일정 크기 만큼 증가되고 중간 전압은 기설정된 전압 구간에서 감소될 수 있다. 또한, 물질에 대한 프린팅 단위 횟수가 감소될수록 물질 두께 길이는 일정 크기만큼 감소되고 중간 전압은 기설정된 전압 구간에서 증가될 수 있다. In this case, the number of printing units and the magnitude of the intermediate voltage may be varied in inverse proportion to each other. For example, as the number of printing units for the material is increased, the thickness of the material may be increased by a predetermined size and the intermediate voltage may be decreased in a preset voltage section. In addition, as the number of printing units for the material is decreased, the thickness of the material may be decreased by a predetermined size and the intermediate voltage may be increased in a preset voltage section.

실시예에 따른 제1 물질의 최대 두께 길이와 중간 전압의 크기는 서로 반비례할 수 있다. The maximum thickness length of the first material according to the embodiment and the magnitude of the intermediate voltage may be inversely proportional to each other.

예를 들면, 도 2에 도시된 바와 같이, 프린팅 단위 횟수가 1회인 경우, 제1 물질의 최대 두께 길이(L1)는 제1 두께 길이이고, 중간 전압은 약 1.4 V에 대응될 수 있다. 또한, 프린팅 단위 횟수가 2회인 경우, 제1 물질의 최대 두께 길이(L1)는 제2 두께 길이이고, 중간 전압은 약 1.2 V에 대응될 수 있다. 또한, 프린팅 단위 횟수가 3회인 경우, 제1 물질의 최대 두께 길이(L1)는 제3 두께 길이이고, 중간 전압은 약 1.2 V에 대응될 수 있다. 또한, 프린팅 단위 횟수가 4회인 경우, 제1 물질의 최대 두께 길이(L1)는 제4 두께 길이이고, 중간 전압은 약 0.7 V에 대응될 수 있다. For example, as shown in FIG. 2 , when the number of printing units is one, the maximum thickness length L1 of the first material may be the first thickness length, and the intermediate voltage may correspond to about 1.4 V. In addition, when the number of printing units is 2, the maximum thickness length L1 of the first material may be the second thickness length, and the intermediate voltage may correspond to about 1.2 V. In addition, when the number of printing units is 3, the maximum thickness length L1 of the first material may be the third thickness length, and the intermediate voltage may correspond to about 1.2 V. In addition, when the number of printing units is 4, the maximum thickness length L1 of the first material may be the fourth thickness length, and the intermediate voltage may correspond to about 0.7 V.

여기서, 제1 두께 길이는 제1 내지 제4 두께 길이 중 최소 크기를 가지고, 제4 두께 크기는 제1 내지 제4 두께 길이 중 최대 크기를 가지며, 제2 두께 길이는 제1 두께 길이와 제2 두께 길이 사이의 크기를 가지고, 제3 두께 길이는 제2 두께 길이와 제4 두께 길이 사이의 크기를 가질 수 있다. 즉, 중간 전압의 레벨 크기는 프린팅 단위 횟수에 반비례하는 비율로 가변될 수 있다. Here, the first thickness length has a minimum size among the first to fourth thickness lengths, the fourth thickness size has a maximum size among the first to fourth thickness lengths, and the second thickness length is the first thickness length and the second thickness length. and a size between the thickness lengths, and the third thickness length may have a size between the second thickness length and the fourth thickness length. That is, the level of the intermediate voltage may be varied at a rate that is inversely proportional to the number of printing units.

이상에서, 설명의 편의를 위해 프린팅 단위 횟수를 4회로 설명하였으나, 이를 한정하는 것은 아니다. In the above, the number of printing units has been described as 4 for convenience of explanation, but the present invention is not limited thereto.

실시예에 따른 제1 및 제2 트랜지스터(T1, T2)는 서로 상보적인 전달 특성을 가질 수 있다. The first and second transistors T1 and T2 according to the embodiment may have complementary transfer characteristics.

도 3에 도시된 바와 같이, 제1 트랜지스터(T1)는 안티 양극성 트랜지스터(Anti-Ambipolar FETs)의 드레인 전류 곡선을 나타내는 전달 특성을 가질 수 있다. 이때, 제1 트랜지스터(T1)는 제1 물질의 두께가 증가함에 따라, 드레인 전류의 최대 값이 증가하는 전달 특성을 가질 수 있다. 3 , the first transistor T1 may have a transfer characteristic representing the drain current curve of the anti-ambipolar FETs. In this case, the first transistor T1 may have a transfer characteristic in which the maximum value of the drain current increases as the thickness of the first material increases.

한편, 도 4에 도시된 바와 같이, 제2 트랜지스터(T2)는 unipolar의 드레인 전류 곡선을 나타내는 전달 특성을 가질 수 있다. 제2 트랜지스터(T2)는 제1 물질의 두께가 증가함에 따라, VGS 대비 드레인 전류 크기 변화량이 감소되고 드레인 전류의 최대값이 증가하는 전달 특성을 가질 수 있다. Meanwhile, as shown in FIG. 4 , the second transistor T2 may have a transfer characteristic showing a unipolar drain current curve. As the thickness of the first material increases, the second transistor T2 may have a transfer characteristic in which the amount of change in the magnitude of the drain current relative to VGS is reduced and the maximum value of the drain current is increased.

실시예에 따른, 제2 트랜지스터(T2)가 N 타입의 트랜지스터(N-type FET)에 대응되는 경우, 중간 전압의 크기는 제1 물질의 두께가 증가함에 따라 증가할 수 있다. 여기서, N 타입 트랜지스터는 N타입 반도체를 의미할 수 있다. 예를 들면, 제1 트랜지스터(T1)가 양극성 트랜지스터에 대응되고, 제2 트랜지스터(T2)가 N 타입의 트랜지스터(N-type FET)에 대응되는 경우, 제1 트랜지스터(T1)는 인버터의 풀 업으로서 동작하고, 제2 트랜지스터(T2)는 인버터의 풀 다운으로서 동작할 수 있다. According to an embodiment, when the second transistor T2 corresponds to an N-type transistor (N-type FET), the magnitude of the intermediate voltage may increase as the thickness of the first material increases. Here, the N-type transistor may mean an N-type semiconductor. For example, when the first transistor T1 corresponds to a bipolar transistor and the second transistor T2 corresponds to an N-type transistor (N-type FET), the first transistor T1 is a pull-up of the inverter. , and the second transistor T2 may operate as a pull-down of the inverter.

구체적으로, 제1 트랜지스터(T1)가 인버터의 풀 업으로서 동작하고, 제2 트랜지스터(T2)가 인버터의 풀 다운으로서 동작할 때, 제1 트랜지스터(T1)의 제1 물질이 고정 두께인 경우, 제2 트랜지스터(T2)는 제1 물질의 두께가 증가함에 따라 중간 전압은 감소될 수 있다. Specifically, when the first transistor T1 operates as a pull-up of the inverter and the second transistor T2 operates as a pull-down of the inverter, when the first material of the first transistor T1 has a fixed thickness, The intermediate voltage of the second transistor T2 may decrease as the thickness of the first material increases.

도 5는 도 1은 본 출원의 다른 실시예에 따른 3진법 인버터(10)에 대한 개략적인 사시도이고, 도 6은 도 5의 3진법 인버터(10)의 광학 이미지에 대한 평면도이며, 도 7은 도 5의 3진법 인버터(10)에 대한 단면도이다. FIG. 5 is a schematic perspective view of a ternary inverter 10 according to another embodiment of the present application, FIG. 6 is a plan view of an optical image of the ternary inverter 10 of FIG. 5, and FIG. 7 is It is a cross-sectional view of the ternary inverter 10 of FIG.

도 1 및 도 5 내지 도 7을 참조하면, 3진법 인버터(10)는 제1 및 제2 트랜지스터(T1, T2)와 기판(20)을 포함할 수 있다. 이하, 도 1에서 설명된 동일한 부재번호의 제1 및 제2 트랜지스터(T1, T2)에 대한 중복된 설명은 생략될 것이다. 1 and 5 to 7 , the ternary inverter 10 may include first and second transistors T1 and T2 and a substrate 20 . Hereinafter, redundant descriptions of the first and second transistors T1 and T2 having the same reference numerals described in FIG. 1 will be omitted.

먼저, 제1 트랜지스터(T1)는 평면뷰 상에서 제1 물질이 프린팅되는 제2 프린팅 영역(P2)과 제2 물질이 프린팅되는 제1 프린트 영역(P1)을 포함할 수 있다. First, in a plan view, the first transistor T1 may include a second printing area P2 on which a first material is printed and a first print area P1 on which a second material is printed.

다음으로, 제2 트랜지스터(T2)는 제1 물질이 프린팅되는 제3 프린트 영역(P3)을 포함할 수 있다. Next, the second transistor T2 may include a third print region P3 on which the first material is printed.

본 출원의 실시예에 따른 제2 프린트 영역(P2)의 최대 두께 길이((L2)는 단면뷰 상에서 상기 제1 및 제3 프린트 영역(P1, P3)의 최대 두께 길이(L1, L3)보다 일정 크기 이상으로 크게 형성될 수 있다. The maximum thickness length (L2) of the second print area P2 according to the embodiment of the present application is more constant than the maximum thickness length (L1, L3) of the first and third print areas P1 and P3 in the cross-sectional view It may be formed larger than the size.

이때, 제2 프린트 영역(P2)에 대한 프린팅 단위 횟수는 제1 및 제3 프린트 영역(P1, P3)에 대한 프린팅 단위 횟수보다 크거나 같을 수 있다. 예를 들면, 제1 및 제2 물질이 프린팅 단위 횟수마다 동일 두께 길이로 프린팅되는 것으로 가정하면, 제2 프린트 영역(P2)은 제1 및 제3 프린트 영역(P1, P3)보다 많은 횟수로 프린팅될 수 있다. In this case, the number of printing units for the second print area P2 may be greater than or equal to the number of printing units for the first and third print areas P1 and P3 . For example, assuming that the first and second materials are printed with the same thickness and length every number of printing units, the second print area P2 is printed more times than the first and third print areas P1 and P3. can be

실시예에 따라, 제1 및 제2 물질이 진공 증착 시간에 따라 서로 다른 두께로 진공 증착되는 경우, 제2 프린트 영역(P2)은 제1 및 제3 프린트 영역(P1, P3)보다 큰 두께로 증착 형성될 수 있다. 이때, 제1 물질이 제2 프린트 영역(P2)에 진공 증착되는 시간은 제2 물질이 제1 프린트 영역(P1)에 진공 증착되는 시간과 제1 물질이 제3 프린트 영역(P3)에 진공 증착되는 시간보다 더 클 수 있다. 더불어, 제1 물질이 2 프린트 영역(P2)에 진공 증착되는 증착 속도 및 단위 시간당 증착 두께도 제2 물질이 제1 프린트 영역(P1)에 진공 증착되는 증착 속도 및 단위 시간당 증착 두께와 제1 물질이 제3 프린트 영역(P3)에 진공 증착되는 증착 속도 및 단위 시간당 증착 두께보다 더 클 수 있다. According to an embodiment, when the first and second materials are vacuum-deposited to have different thicknesses according to the vacuum deposition time, the second printed area P2 may have a thickness greater than that of the first and third printed areas P1 and P3. It can be formed by deposition. In this case, the vacuum deposition time for the first material on the second print area P2 is the time for the second material vacuum deposition on the first print area P1 and the vacuum deposition for the first material on the third print area P3. It may be greater than the time In addition, the deposition rate and the deposition thickness per unit time at which the first material is vacuum deposited in the second print area P2 are also the deposition rate and the deposition thickness per unit time at which the second material is vacuum deposited in the first printed area P1 and the first material. It may be greater than the deposition rate and the deposition thickness per unit time of vacuum deposition on the third print area P3 .

또한, 제2 프린트 영역(P2)은 평면뷰 상에서 제1 및 제2 트랜지스터(T1, T2)가 겹쳐져 결합된 중복 영역(overlap region)을 포함할 수 있다. In addition, the second print region P2 may include an overlap region in which the first and second transistors T1 and T2 overlap and are coupled in a plan view.

이러한 중복 영역의 최대 두께는 단면뷰 상에서 제2 프린트 영역(P2)의 나머지 영역과 제3 프린트 영역(P3)의 최대 두께보다 큰 두께를 가질 수 있다. 이때, 중복 영역, 제2 프린트 영역(P2)의 나머지 영역과 제3 프린트 영역(P3)은 서로 동일한 제1 물질로 형성될 수 있다. The maximum thickness of the overlapping area may be greater than the maximum thickness of the remaining areas of the second printed area P2 and the third printed area P3 in the cross-sectional view. In this case, the overlapping area, the remaining area of the second printing area P2 and the third printing area P3 may be formed of the same first material.

일 실시예에 따른 제2 및 제3 프린트 영역(P2, P3)이 P 타입 트랜지스터인 경우, 중간 전압은 제2 프린트 영역(P2)의 최대 두께 길이(L2)가 증가할수록 감소되고, 제3 프린트 영역(P3)의 최대 두께 길이(L3)가 증가할수록 증가될 수 있다. 여기서, 제2 및 제3 프린트 영역(P2, P3)에 형성된 제1 물질은 단일벽탄소나노튜브일 수 있다. When the second and third print regions P2 and P3 according to an exemplary embodiment are P-type transistors, the intermediate voltage decreases as the maximum thickness and length L2 of the second print region P2 increases, and the third print region P2 increases. The maximum thickness of the region P3 may increase as the length L3 increases. Here, the first material formed in the second and third print areas P2 and P3 may be single-walled carbon nanotubes.

다른 실시예에 따른 제2 및 제3 프린트 영역(P2, P3)이 N 타입 트랜지스터인 경우, 중간 전압은 제2 프린트 영역(P2)의 최대 두께 길이(L2)가 증가할수록 증가되고, 제3 프린트 영역(P3)의 최대 두께 길이(L3)가 증가할수록 감소될 수 있다. 여기서, 제2 및 제3 프린트 영역(P2, P3)에 형성된 제1 물질은 인듐산화물일 수 있다. When the second and third print regions P2 and P3 according to another embodiment are N-type transistors, the intermediate voltage increases as the maximum thickness length L2 of the second print region P2 increases, and the third print region P2 increases. The maximum thickness of the region P3 may decrease as the length L3 increases. Here, the first material formed in the second and third print areas P2 and P3 may be indium oxide.

다음으로, 기판(20)은 HfO2 박막이 형성된 일면 상에 제1 및 제2 트랜지스터(T1, T2)와 제1 내지 제3 전극(21~23)이 적층될 수 있다.Next, first and second transistors T1 and T2 and first to third electrodes 21 to 23 may be stacked on one surface of the substrate 20 on which the HfO2 thin film is formed.

구체적으로, 제1 내지 제3 전극(21~23)은 은(Ag) 성분을 포함하지만 Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Zr, Nb, Mo, Tc, Ru, Oh, Pd, Ag, Cd, In, Sn, Sb, W, Os, Ir, Pt, Ag, Pb 등과 같은 1 종 이상의 금속 또는 이들의 합금 또는 합금 산화물, 카본블랙(Carbon black), 그라파이트(Graphite), 탄소나노튜브(Carbon nanotube)와 같은 전도성 탄소 및 전도성 고분자 군에서 선택되는 어느 하나 이상의 성분을 포함할 수도 있다. Specifically, the first to third electrodes 21 to 23 include a silver (Ag) component, but Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Zr, Nb, Mo , Tc, Ru, Oh, Pd, Ag, Cd, In, Sn, Sb, W, Os, Ir, Pt, Ag, Pb, etc., or an alloy or alloy oxide thereof, carbon black , graphite (Graphite), it may include any one or more components selected from the group of conductive carbon and conductive polymers such as carbon nanotube (Carbon nanotube).

도 8은 도 5의 3진법 인버터(10)에 대한 회로도이며, 도 9는 도 8의 입력 전압에 따라 흐르는 각 트랜지스터의 드레인 전류의 교차점으로 정해지는 3진법 인버터의 동작 전압을 설명하기 위한 그래프이고, 도 10은 도 8의 입력 전압에 따른 출력 전압을 설명하기 위한 그래프이다. 8 is a circuit diagram of the ternary inverter 10 of FIG. 5, and FIG. 9 is a graph for explaining the operating voltage of the ternary inverter determined by the intersection of the drain currents of each transistor flowing according to the input voltage of FIG. , FIG. 10 is a graph for explaining an output voltage according to the input voltage of FIG. 8 .

도 1 내지 도 8을 참조하면, 제1 및 제2 트랜지스터(T1, T2) 각각에는 소스(S1, S2), 드레인(D1, D2) 및 게이트(G1, G2)가 형성될 수 있다. 1 to 8 , sources S1 and S2 , drains D1 and D2 , and gates G1 and G2 may be formed in the first and second transistors T1 and T2 , respectively.

먼저, 제1 트랜지스터(T1)의 소스(S1)는 제1 전극(21)에 연결되고, 제1 트랜지스터(T1)의 드레인(D1)은 제2 전극(22)에 연결될 수 있다. First, the source S1 of the first transistor T1 may be connected to the first electrode 21 , and the drain D1 of the first transistor T1 may be connected to the second electrode 22 .

다음으로, 제2 트랜지스터(T2)의 소스(S2)는 제3 전극(23)에 연결되고, 제2 트랜지스터(T2)의 드레인(D2)은 제2 전극(22)에 연결될 수 있다. 여기서, 제1 트랜지스터(T1)의 드레인(D1)과 제2 트랜지스터(T2)의 드레인(D2)은 서로 직렬로 연결될 수 있다. Next, the source S2 of the second transistor T2 may be connected to the third electrode 23 , and the drain D2 of the second transistor T2 may be connected to the second electrode 22 . Here, the drain D1 of the first transistor T1 and the drain D2 of the second transistor T2 may be connected in series with each other.

이때, 제1 및 제2 트랜지스터(T1, T2)의 각 게이트(G1, G2)는 기판(20)의 타면에 공통 백 게이트(Common back-gate)로 형성되어, 입력 전압(VIN)을 입력받을 수 있다. In this case, the gates G1 and G2 of the first and second transistors T1 and T2 are formed as a common back-gate on the other surface of the substrate 20 to input the input voltage V IN . can receive

실시예에 따라, 제1 및 제2 트랜지스터(T1, T2)의 각 게이트(G1, G2)는 기판(20)의 타면에 개별적으로 형성되어, 입력 전압(VIN)을 입력받을 수 있다. 본 출원에서 각 게이트(G1, G2) 또는 공통 백 게이트(Common back-gate)가 기판의 타면에 형성되는 Bottom gate 구조로 기재되지만 이를 한정하는 것은 아니며, Top gate 구조로도 형성될 수 있다. According to an embodiment, each of the gates G1 and G2 of the first and second transistors T1 and T2 may be individually formed on the other surface of the substrate 20 to receive the input voltage V IN . In the present application, although it is described as a bottom gate structure in which each of the gates G1 and G2 or a common back-gate is formed on the other surface of the substrate, the present application is not limited thereto, and may also be formed as a top gate structure.

또한, 제1 트랜지스터(T1)의 소스(S1)는 제1 전극(21)을 통해 접지에 연결되고, 제2 트랜지스터(T2)의 소스(S2)는 제3 전극(23)을 통해 동작 전압(VDD)을 제공받으며, 제1 및 제2 트랜지스터(T1, T2)의 각 드레인(D1, D2)은 제2 전극(22)을 통해 출력 전압(VOUT)을 출력하도록 형성될 수 있다. In addition, the source S1 of the first transistor T1 is connected to the ground through the first electrode 21 , and the source S2 of the second transistor T2 is connected to the operating voltage ( VDD), and the drains D1 and D2 of the first and second transistors T1 and T2 may be formed to output the output voltage V OUT through the second electrode 22 .

한편, 제1 트랜지스터(T1)가 풀업으로 동작하고, 제2 트랜지스터(T2)가 풀 다운으로서 동작할 때, 제1 트랜지스터(T1)의 소스(S1)는 제1 전극(21)을 통해 동작 전압(VDD)을 제공받고, 제2 트랜지스터(T2)의 소스(S2)는 제3 전극(23)을 통해 접지에 연결될 수 있다. Meanwhile, when the first transistor T1 operates in the pull-up mode and the second transistor T2 operates in the pull-down mode, the source S1 of the first transistor T1 receives an operating voltage through the first electrode 21 . VDD is provided, and the source S2 of the second transistor T2 may be connected to the ground through the third electrode 23 .

구체적으로, 도 9(a)에 도시된 바와 같이, 입력 전압(VIN)이 기설정된 로우 레벨(VLOW)에 해당하는 경우, 제1 트랜지스터(T1)는 스위칭 OFF 되고 제2 트랜지스터(T2)는 스위칭 ON 되어, 제1 트랜지스터(T1)는 제1 드레인 전류(ID1)가 흐르지 않고, 제2 트랜지스터(T2)는 제2 드레인 전류(ID2)가 흐를 수 있다. Specifically, as shown in FIG. 9( a ), when the input voltage V IN corresponds to the preset low level V LOW , the first transistor T1 is switched off and the second transistor T2 is switched off. is switched on, so that the first drain current I D1 does not flow through the first transistor T1 and the second drain current I D2 flows through the second transistor T2.

이때, 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선이 교차될 때, 출력 전압(VOUT)은 도 10(a)에 도시된 바와 같이, 동작 전압(VDD)에 대응되는 하이 전압(VOUT_H)으로 출력될 수 있다. 예를 들면, 하이 전압(VOUT_H)은 '1'의 논리 상태에 대응되는 전압일 수 있다. At this time, when the curve of the first drain current I D1 and the curve of the second drain current I D2 intersect, the output voltage V OUT is the operating voltage VDD as shown in FIG. 10A . ) may be output as a high voltage V OUT_H corresponding to the . For example, the high voltage V OUT_H may be a voltage corresponding to a logic state of '1'.

또한, 도 9(b)에 도시된 바와 같이, 입력 전압(VIN)이 기설정된 제1 중간 레벨(VMID_1)로 증가하는 경우, 제1 드레인 전류(ID1)가 증가되고, 제2 드레인 전류(ID2)가 감소될 수 있다. In addition, as shown in FIG. 9B , when the input voltage V IN increases to a predetermined first intermediate level V MID_1 , the first drain current I D1 increases, and the second drain The current I D2 may be reduced.

이때, 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선이 교차될 때, 출력 전압(VOUT)은 도 10(b)에 도시된 바와 같이, 동작 전압(VDD)에 대응되는 하이 전압(VOUT_H)으로부터 감소될 수 있다. At this time, when the curve of the first drain current I D1 and the curve of the second drain current I D2 intersect, the output voltage V OUT is the operating voltage VDD as shown in FIG. 10( b ). ) may be reduced from the high voltage V OUT_H corresponding to the .

또한, 도 9(c)에 도시된 바와 같이, 입력 전압(VIN)이 기설정된 제2 중간 레벨(VMID_2)로 증가하는 경우, 제1 드레인 전류(ID1)와 제2 드레인 전류(ID2)는 각각 감소되고, 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선 사이의 교차점은 일정 값으로 유지될 수 있다. 여기서, 제2 중간 레벨(VMID_2)은 제1 중간 레벨(VMID_1)보다 큰 크기일 수 있다. In addition, as shown in FIG. 9( c ), when the input voltage V IN increases to the second predetermined intermediate level V MID_2 , the first drain current I D1 and the second drain current I D2 ) may be decreased, and an intersection point between the curve of the first drain current I D1 and the curve of the second drain current I D2 may be maintained at a constant value. Here, the second intermediate level V MID_2 may be larger than the first intermediate level V MID_1 .

이때, 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선이 교차될 때, 출력 전압(VOUT)은 도 10(c)에 도시된 바와 같이, 제2 전극(22)을 통해 중간 전압(VOUT_M)을 출력할 수 있다. 여기서, 중간 전압(VOUT_M)은 '1/2'의 논리 상태에 대응되는 전압일 수 있다. 즉, 중간 전압(VOUT_M)은 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선 사이의 교차점이 일정 값으로 유지됨에 따라, 일정하게 유지될 수 있다. At this time, when the curve of the first drain current I D1 and the curve of the second drain current I D2 intersect, the output voltage V OUT is the second electrode ( 22) through the intermediate voltage (V OUT_M ) can be output. Here, the intermediate voltage V OUT_M may be a voltage corresponding to a logic state of '1/2'. That is, the intermediate voltage V OUT_M may be constantly maintained as the intersection point between the curve of the first drain current I D1 and the curve of the second drain current I D2 is maintained at a constant value.

또한, 도 9(d)에 도시된 바와 같이, 입력 전압(VIN)이 기설정된 하이 레벨(VHIGH)로 증가하는 경우, 제1 드레인 전류(ID1)와 제2 드레인 전류(ID2)는 제2 중간 레벨(MID_2)일 때보다 더 감소될 수 있다. 이때, 제2 드레인 전류(ID2)는 제1 드레인 전류(ID1)보다 더 감소되어, 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선 사이의 교차점은 0V의 드레인 전압(VD)에 근접한 위치에 위치할 수 있다. Also, as shown in FIG. 9(d) , when the input voltage V IN increases to a preset high level V HIGH , the first drain current I D1 and the second drain current I D2 are may be further reduced than at the second intermediate level MID_2. At this time, the second drain current I D2 is further reduced than the first drain current I D1 , so that the intersection point between the curve of the first drain current I D1 and the curve of the second drain current I D2 is 0V It may be located at a position close to the drain voltage VD of

이때, 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선이 교차될 때, 출력 전압(VOUT)은 도 10(d)에 도시된 바와 같이, 제2 전극(22)을 통해 로우 전압(VOUT_L)을 출력할 수 있다. 여기서, 로우 전압(VOUT_L)은 '0'의 논리 상태에 대응되는 전압로서, 중간 전압(VOUT_M)은 로우 전압(VOUT_L)과 하이 전압(VOUT_H) 사이 구간에 대응되는 전압일 수 있다. At this time, when the curve of the first drain current (I D1 ) and the curve of the second drain current (I D2 ) intersect, the output voltage (V OUT ) is the second electrode ( 22) may output the low voltage V OUT_L . Here, the low voltage V OUT_L is a voltage corresponding to a logic state of '0', and the intermediate voltage V OUT_M may be a voltage corresponding to a section between the low voltage V OUT_L and the high voltage V OUT_H . .

실시예에 따른 중간 전압(VOUT_M)은 제1 물질의 두께가 증가함에 따라 크기가 감소될 수 있다. The intermediate voltage V OUT_M according to the embodiment may decrease in size as the thickness of the first material increases.

구체적으로, 제2 트랜지스터(T2)가 P타입 트랜지스터인 경우, 제1 드레인 전류(ID1)의 곡선은 도 3에 도시된 바와 같이, 제1 물질의 두께가 증가함에 따라 최대 값이 증가할 수 있다. 즉, 도 9(b)와 도 9(c)에 도시된 바와 같이, 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선의 교차점은 제1 물질의 두께가 증가함에 따라 감소하게 되므로, 중간 전압(VOUT_M)은 감소될 수 있다. Specifically, when the second transistor T2 is a P-type transistor, the maximum value of the curve of the first drain current I D1 may increase as the thickness of the first material increases as shown in FIG. 3 . have. That is, as shown in FIGS. 9(b) and 9(c), the intersection of the curve of the first drain current I D1 and the curve of the second drain current I D2 increases the thickness of the first material. As it decreases, the intermediate voltage V OUT_M may be decreased.

또한, 제2 트랜지스터(T2)가 N타입 트랜지스터인 경우, 제2 드레인 전류(ID2)의 곡선은 도 4에 도시된 바와 같이, 제1 물질의 두께가 증가함에 따라 최대 값(Ipeak)이 증가할 수 있다. 즉, 도 9(b)와 도 9(c)에 도시된 바와 같이, 제1 드레인 전류(ID1)의 곡선과 제2 드레인 전류(ID2)의 곡선의 교차점은 제1 물질의 두께가 증가함에 따라 증가하게 되므로, 중간 전압(VOUT_M)은 증가될 수 있다. In addition, when the second transistor T2 is an N-type transistor, as shown in FIG. 4 , the curve of the second drain current I D2 has a maximum value I peak as the thickness of the first material increases. can increase That is, as shown in FIGS. 9(b) and 9(c), the intersection of the curve of the first drain current I D1 and the curve of the second drain current I D2 increases the thickness of the first material. As it increases, the intermediate voltage V OUT_M may be increased.

본 출원은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 출원의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present application has been described with reference to an embodiment shown in the drawings, this is merely exemplary, and those of ordinary skill in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present application should be determined by the technical spirit of the appended claims.

T1: 제1 트랜지스터
T2: 제2 트랜지스터
10: 3진법 인버터
20: 기판T1: first transistor
T2: second transistor
10: ternary inverter
20: substrate

Claims (20)

제1 및 제2 물질이 결합된 이종 접합으로 형성된 제1 채널을 포함하는 제1 트랜지스터; 및
상기 제1 물질로 형성된 제2 채널을 포함하는 제2 트랜지스터를 포함하고,
상기 제1 물질은, 상기 제1 채널의 적어도 일부 영역과 상기 제2 채널의 전체 영역에 걸쳐 형성되고,
상기 제1 및 제2 트랜지스터는 상기 제1 물질의 두께 길이가 가변됨에 따라 기설정된 전압 구간에서 조절이 가능한 중간 전압을 생성하는, 3진법 인버터.a first transistor including a first channel formed of a heterojunction in which first and second materials are bonded; and
a second transistor including a second channel formed of the first material;
The first material is formed over at least a partial region of the first channel and an entire region of the second channel,
The first and second transistors generate an adjustable intermediate voltage in a preset voltage range as the thickness and length of the first material are varied, a ternary inverter. 삭제delete 제1항에 있어서,
상기 제1 물질은 프린팅 방식에 의하여 형성되며, 프린팅 단위 횟수가 증가함에 따라 상기 제1 물질의 두께 및 단위 면적당 밀도 중 적어도 하나가 증가하는, 3진법 인버터.According to claim 1,
The first material is formed by a printing method, and as the number of printing units increases, at least one of a thickness and a density per unit area of the first material increases as the number of printing units increases. 제1항에 있어서,
상기 제1 물질의 두께가 증가할수록 상기 중간 전압의 크기는 감소하는, 3진법 인버터.The method of claim 1,
As the thickness of the first material increases, the magnitude of the intermediate voltage decreases. 제1항에 있어서,
상기 제1 트랜지스터는 안티 양극성 트랜지스터에 대응되고, 제2 트랜지스터는 P 타입 트랜지스터에 대응되는, 3진법 인버터. According to claim 1,
wherein the first transistor corresponds to an anti-bipolar transistor, and the second transistor corresponds to a P-type transistor. 제1항에 있어서,
상기 제2 트랜지스터가 N 타입 트랜지스터에 대응되는 경우, 상기 중간 전압의 크기는 상기 제1 물질의 최대 두께 길이가 증가함에 따라 증가하는, 3진법 인버터. According to claim 1,
When the second transistor corresponds to an N-type transistor, the magnitude of the intermediate voltage increases as the maximum thickness length of the first material increases. 제1항에 있어서,
상기 제1 물질은 단일벽탄소나노튜브이고, 상기 제2 물질은 인듐산화물인, 3진법 인버터. The method of claim 1,
The first material is a single-walled carbon nanotube, and the second material is indium oxide, a ternary inverter. 제1 항에 있어서,
상기 제1 물질은 상기 제1 채널의 적어도 일부 영역과 상기 제2 채널의 적어도 일부 영역에 걸쳐 잉크젯 프린팅 방식으로 프린팅되는, 3진법 인버터.According to claim 1,
The first material is printed over at least a partial area of the first channel and at least a partial area of the second channel by an inkjet printing method. 제1 및 제2 물질이 결합된 이종 접합으로 형성된 제1 채널을 포함하는 제1 트랜지스터;
상기 제1 물질로 형성된 제2 채널을 포함하는 제2 트랜지스터; 및
상기 제1 및 제2 트랜지스터가 일면에 적층되는 기판을 더 포함하고,
상기 기판은
상기 제1 트랜지스터의 소스에 연결된 제1 전극;
상기 제2 트랜지스터의 소스에 연결된 제2 전극; 및
상기 제1 및 제2 트랜지스터의 각 드레인에 연결된 제3 전극을 포함하고,
상기 제1 및 제2 트랜지스터는 상기 제1 물질의 두께 길이가 가변됨에 따라 기설정된 전압 구간에서 조절이 가능한 중간 전압을 생성하는, 3진법 인버터. a first transistor including a first channel formed of a heterojunction in which first and second materials are bonded;
a second transistor including a second channel formed of the first material; and
Further comprising a substrate on which the first and second transistors are stacked on one surface,
the substrate is
a first electrode connected to the source of the first transistor;
a second electrode connected to the source of the second transistor; and
a third electrode connected to each drain of the first and second transistors;
The first and second transistors generate an adjustable intermediate voltage in a preset voltage range as the thickness and length of the first material are varied, a ternary inverter. 제9항에 있어서,
상기 제1 및 제2 트랜지스터는 상기 기판의 타면에 각 게이트가 개별적으로 형성되는, 3진법 인버터.10. The method of claim 9,
In the first and second transistors, each gate is individually formed on the other surface of the substrate. 제10항에 있어서,
상기 제1 전극이 접지에 연결되고, 상기 제2 전극이 동작 전압을 제공받으며, 상기 각 게이트를 통해 입력 전압을 입력받는 경우,
상기 제1 및 제2 트랜지스터는 상기 제3 전극을 통해 로우 전압, 하이 전압 및 중간 전압 중 어느 하나의 출력 전압을 출력하는, 3진법 인버터. 11. The method of claim 10,
When the first electrode is connected to the ground, the second electrode receives an operating voltage, and receives an input voltage through each gate,
The first and second transistors output any one of a low voltage, a high voltage, and an intermediate voltage through the third electrode, a ternary inverter. 제11항에 있어서,
상기 입력 전압이 기설정된 로우 레벨에 해당하는 경우, 상기 제1 트랜지스터는 스위칭 오프되고, 상기 제2 트랜지스터는 스위칭 온되는, 3진법 인버터. 12. The method of claim 11,
When the input voltage corresponds to a preset low level, the first transistor is switched off and the second transistor is switched on, a ternary inverter. 제12항에 있어서,
상기 입력 전압이 상기 기설정된 로우 레벨보다 일정 크기 큰 기설정된 제1 중간 레벨로 증가하는 경우,
상기 제1 트랜지스터의 드레인 전류는 증가되고, 상기 제2 트랜지스터의 드레인 전류는 감소되는, 3진법 인버터. 13. The method of claim 12,
When the input voltage increases to a predetermined first intermediate level that is greater than the predetermined low level by a predetermined size,
wherein the drain current of the first transistor is increased and the drain current of the second transistor is decreased. 제13항에 있어서,
상기 입력 전압이 상기 기설정된 제1 중간 레벨보다 일정 크기 큰 기설정된 제2 중간 레벨로 증가하는 경우, 상기 제1 및 제2 트랜지스터의 드레인 전류는 감소되는, 3진법 인버터. 14. The method of claim 13,
When the input voltage increases to a second predetermined intermediate level that is greater than the first predetermined intermediate level by a predetermined magnitude, drain currents of the first and second transistors are decreased. 제14항에 있어서,
상기 입력 전압이 상기 기설정된 제2 중간 레벨보다 일정 크기 큰 기설정된 하이 레벨로 증가하는 경우,
상기 제2 트랜지스터의 드레인 전류는 상기 제1 트랜지스터의 드레인 전류보다 더 감소되는, 3진법 인버터.15. The method of claim 14,
When the input voltage increases to a predetermined high level, which is larger than the predetermined second intermediate level,
wherein the drain current of the second transistor is further reduced than the drain current of the first transistor. 평면뷰 상에서 제1 물질이 프린팅되는 제2 프린트 영역과 제2 물질이 프린팅되는 제1 프린트 영역을 포함하는 제1 트랜지스터; 및
상기 제1 물질이 프린팅되는 제3 프린트 영역을 포함하는 제2 트랜지스터를 포함하고,
상기 제1 및 제2 트랜지스터는 기판의 일면에 적층되고,
상기 제2 프린트 영역은 평면뷰 상에서 상기 제1 및 제2 트랜지스터가 겹쳐지는 중복 영역을 포함하며,
상기 제2 프린트 영역의 최대 두께 길이는 단면뷰 상에서 상기 제1 및 제3 프린트 영역의 두께보다 일정 크기 이상으로 크게 형성된, 3진법 인버터. a first transistor including a second print area on which a first material is printed and a first print area on which a second material is printed on a plan view; and
a second transistor including a third print region on which the first material is printed;
The first and second transistors are stacked on one surface of the substrate,
The second print area includes an overlapping area in which the first and second transistors overlap in a plan view,
The maximum thickness and length of the second printed area is formed to be larger than the thickness of the first and third printed areas by a predetermined size or more in a cross-sectional view. 제16항에 있어서,
상기 제1 트랜지스터는 상기 제1 및 제2 물질이 이종 결합되는 제1 채널을 포함하고, 안티 양극성 트랜지스터에 대응되는, 3진법 인버터. 17. The method of claim 16,
wherein the first transistor includes a first channel to which the first and second materials are heterogeneously coupled, and corresponds to an anti-bipolar transistor. 제16항에 있어서,
상기 제2 트랜지스터가 상기 제1 물질로 형성된 제2 채널을 포함하는 P타입 트랜지스터에 대응되는 경우, 중간 전압의 크기는 상기 제1 물질의 최대 두께 길이가 증가함에 따라 감소되는, 3진법 인버터. 17. The method of claim 16,
When the second transistor corresponds to a P-type transistor including a second channel formed of the first material, the magnitude of the intermediate voltage decreases as the maximum thickness length of the first material increases. 제16항에 있어서,
상기 제2 트랜지스터가 상기 제1 물질로 형성된 제2 채널을 포함하는 N 타입 트랜지스터에 대응되는 경우, 중간 전압의 크기는 상기 제1 물질의 최대 두께 길이가 증가함에 따라 증가하는, 3진법 인버터. 17. The method of claim 16,
When the second transistor corresponds to an N-type transistor including a second channel formed of the first material, the magnitude of the intermediate voltage increases as the maximum thickness length of the first material increases. 삭제delete
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